prescott benchmarks?!

[mapel110]

http://www.computerdiy.com.tw/modules/news/article.php?storyid=108
die seite wurde von warp2search verlinkt

/edit
bild entfernt
300x200 kb = 60 mb traffic :o das reicht. :)

[Endorphine]

Hmm, warum denn nicht ein einziger aussagekräftiger Benchmark, oder wenigstens nachvollziehbare synthetische Messungen? ;(

Susisandra - :no:
CPUBench2003 - 188% Steigerung in einem Einzeltest - passten da Daten oder Code zufällig nicht mehr in 512 kiB L2-Cache? :jester:
PCMark/3DMark - :bigl2:

Mir kommt's wieder so vor, als würden dort nichtssagende Pseudobenchmarks präsentiert, damit man sich mit den Aussagen schnell wieder aus der Öffentlichkeit zurückziehen kann, wenn ein realer Prescott ernsthaft vermessen wird. Nur keine wirklichen Fakten präsentieren...

[mapel110]

hm, also den 2001er 3dmark kann man immerhin so interpretieren, dass der neue prescott bei games wohl nicht langsamer sein wird als der northwood.
der 2001 ist ja immerhin bei einer 5950er ultra(wurde im test verwendet) meist CPU-limitiert.

ansonsten heissts wohl warten auf aceshardware ;)

[Tomi]

Original geschrieben von mapel110
hm, also den 2001er 3dmark kann man immerhin so interpretieren, dass der neue prescott bei games wohl nicht langsamer sein wird als der northwood.


Dies hat ja ernsthaft keiner erwartet. Andererseits wird aber ein Prescott in nicht Cache limitierten Anwendungen auch nicht wirklich schneller sein als ein gleichgetakteter Northwood. Deswegen hoffe ich mal dass Intel fix einen 3,4 oder 3,6 GHZ Prescott aus dem Ärmel zieht und nicht mit 3 GHZ Modellen zum benchen antritt denn das wird auch im Vergleich zum Athlon 64 eine peinliche Nummer.

[mapel110]

um benchmarks zu gewinnen gibts ja den pentium4 (E)xtreme (E)xpensive ;)

/edit
in dem verlinkten "test" steht übrigens was von 1,35 vcore. das wäre doch schon mal ein indiz für die schon vorhandene taktfreudigkeit :)

[BlackBirdSR]

Original geschrieben von Endorphine
Hmm, warum denn nicht ein einziger aussagekräftiger Benchmark, oder wenigstens nachvollziehbare synthetische Messungen? ;(

Susisandra - :no:
CPUBench2003 - 188% Steigerung in einem Einzeltest - passten da Daten oder Code zufällig nicht mehr in 512 kiB L2-Cache? :jester:
PCMark/3DMark - :bigl2:


regst du dich über die ganze Welt so auf?

Ich hab ja jetzt schon genug Benchmarks in der Richtugn gesehen, und solange das keine ábsichtlich verkrüppelten Testmodelle sind (man erinnere sich an den ersten K7)...
... sieht es doch so aus, als ist Prescott bei rein Rechenintensiven Anwendungen langsamer.
Das wussten und erwarteten wir ja bereits.

Ohne den Codemix nicht zu kennen, kann man natürlich nur grobe Aussagen machen, aber die extra IMul Einheit scheint auch nicht so viel zu bringen. Mal sehen wie das im SMT Betrieb aussieht.
Auch die ausgegliederten FPU/SIMD Teile scheinen nicht zur Leistungssteigerung (unter SSE2) beizutragen.
In Situationen, welche vom Speichersubsystem abhängen, schient Prescott diese Schwächen wieder ausbügeln zu können. Ist ja auch logisch.
Naja, das wussten wir ja vorher schon. Sind also auch nicht schlauer.

Natürlich muss man ein wenig analysieren und vergleichen, statt sich darüber aufzuregen wie scheisse die Welt ist.

[Endorphine]

Original geschrieben von BlackBirdSR
regst du dich über die ganze Welt so auf? Aufregen? Ich hab nur geschrieben, was ich davon halte - nix halt, die "Benchmarks" haben keine Aussagekraft. Keine Erkenntnisfindung. Original geschrieben von BlackBirdSR
Ich hab ja jetzt schon genug Benchmarks in der Richtugn gesehen, und solange das keine ábsichtlich verkrüppelten Testmodelle sind (man erinnere sich an den ersten K7)...
... sieht es doch so aus, als ist Prescott bei rein Rechenintensiven Anwendungen langsamer.
Das wussten und erwarteten wir ja bereits. Bis jetzt ist das doch nach meinem Wissensstand erst der zweite veröffentliche "Benchmark". Wobei der erste auch aus Fernost kam und ähnlich faktenlos war. Da es immer noch keine offiziellen/gesicherten Informationen zu den Interna des Prescott gibt (remember: die verlängerte Pipeline rutschte einem Intel-Mitarbeiter vor ein paar Tagen 'raus - schon denkt die halbe Welt über den Prescott komplett anders und alle surfen auf der "pro-MHz-Leistung"-Welle) gibt es auch noch nichts zu wissen. Nur mehr oder weniger gesicherte Spekulationen, bis es echte Reviews von kompetenten Seiten wie Aceshardware gibt. Original geschrieben von BlackBirdSR
Ohne den Codemix nicht zu kennen, kann man natürlich nur grobe Aussagen machen, aber die extra IMul Einheit scheint auch nicht so viel zu bringen. Mal sehen wie das im SMT Betrieb aussieht.
Auch die ausgegliederten FPU/SIMD Teile scheinen nicht zur Leistungssteigerung (unter SSE2) beizutragen.
In Situationen, welche vom Speichersubsystem abhängen, schient Prescott diese Schwächen wieder ausbügeln zu können. Ist ja auch logisch.
Naja, das wussten wir ja vorher schon. Sind also auch nicht schlauer.

Natürlich muss man ein wenig analysieren und vergleichen, statt sich darüber aufzuregen wie scheisse die Welt ist. Ich schrieb doch nur, dass die Benchmarks nichts aussagen. Das ist alles. Es ist ein Test, der keine Erkenntnisse bringt. Oder ist Susi Sandra seit neuestem dokumentiert und ein nachvollziehbarer synthetischer Benchmark? Gleiche Frage zu Futuremark und CPUBench2003.

Ich versteh' auch nicht, was du mit aufregen meinst.

[Endorphine]

Original geschrieben von mapel110
in dem verlinkten "test" steht übrigens was von 1,35 vcore. das wäre doch schon mal ein indiz für die schon vorhandene taktfreudigkeit :) Jo, das fand ich auch seltsam. Sollten das nicht 1,2 Volt Kernspannung sein? Eventuell sind das aber auch Schwierigkeiten der Mainboards, weil der Prescott noch nicht dokumentiert ist und möglicherweise seine gewünschte Versorgungsspannung anders kodiert.

Was mir auch wieder sauer aufstösst: CPU-Z wurde scheinbar schon Prescott-ready geschrieben. Dennoch erkennt es einen L1-Code Cache mit 12k µOps Größe. Sollten das nicht auch 16k sein? Immerhin ist es ja bereits dokumentiert, was wo an welcher Stelle auszulesen ist und welche Werte wie zu interpretieren sind - inklusive grösserem L1 I-Cache.

[BlackBirdSR]

Original geschrieben von Endorphine
Jo, das fand ich auch seltsam. Sollten das nicht 1,2 Volt Kernspannung sein? Eventuell sind das aber auch Schwierigkeiten der Mainboards, weil der Prescott noch nicht dokumentiert ist und möglicherweise seine gewünschte Versorgungsspannung anders kodiert.

Was mir auch wieder sauer aufstösst: CPU-Z wurde scheinbar schon Prescott-ready geschrieben. Dennoch erkennt es einen L1-Code Cache mit 12k µOps Größe. Sollten das nicht auch 16k sein? Immerhin ist es ja bereits dokumentiert, was wo an welcher Stelle auszulesen ist und welche Werte wie zu interpretieren sind - inklusive grösserem L1 I-Cache.

Ich glaube nicht, dass Intel bei 1.2V landen wird. Nicht wenn sie bis 4GHz wollen.
1.35V klingen vertretbar.
Besonders zu Beginn des Prozesses.

Was den TraceCache angeht:
Es sieht eben nicht so aus, als hätte Intel da aufgestockt. Warum auch?
Ist bestimmt höllisch teuer.

[Endorphine]

Original geschrieben von BlackBirdSR
Ich glaube nicht, dass Intel bei 1.2V landen wird. IIRC gab's da mal ein paar Powerpointfolien auf einem IDF, die von angepeilten 1,2 Volt für den P1262 sprachen. Imho wären 1,35 Volt auch schon ziemlich viel für die ultrafeinen Strukturen. Original geschrieben von BlackBirdSR
Nicht wenn sie bis 4GHz wollen. Die Spannung zu erhöhen ist imho immer eins der letzten Mittel, wenn ein Prozess bereits vollständig ausgereizt ist und den Yield für höchste Taktraten limitiert. Wenn das schon vor dem Start der P1262-Massenproduktion der Fall sein sollte hätte Intel wahrlich ein Problem. Wenn, dann wird die Spannungserhöhung am Ende des Lebenszyklus' des Prozesses kommen. Ich denke nicht, dass der Prescott so schlecht taktbar ist, dass schon bei 2,8 GHz die Spannung fast bis auf das Niveau des 130 nm Vorgängers gebracht werden muss. Original geschrieben von BlackBirdSR
1.35V klingen vertretbar.
Besonders zu Beginn des Prozesses. Da denke ich genau in die andere Richtung: am Anfang reichen niedrige Spannungen. Bzw. anfangs müssen diese auch reichen, weil die Fertigungsqualität keine hohen Spannungen zulässt (Lebensdauer der ICs). Ich wiederhole mir zwar, aber: wenn schon ganz am Anfang zu solchen Holzfällermethoden gegriffen werden muss wäre ganz gewaltig etwas faul an Architektur und Produktion. Die bisherige Verzögerung des Prescott verbuche ich noch unter Startschwierigkeiten des global ersten 90 nm CMOS-Prozesses auf 300 mm Wafern. Original geschrieben von BlackBirdSR
Was den TraceCache angeht:
Es sieht eben nicht so aus, als hätte Intel da aufgestockt. Warum auch?
Ist bestimmt höllisch teuer. Teuer ist nur ein niedriger Yield pro Wafer. :) Daraus kann man grundsätzlich erst mal zwei kostentreibende Faktoren ableiten:
- grosse IC-Fläche -> Fehler auf dem Wafer führen proportional zu mehr Verdienstausfall als bei kleinerer IC-Fläche. Der doppelt grosse L1 instruction cache nimmt aber immer noch wenig Anteil an der IC-Fläche (http://www.chip-architect.com/news/2003_03_06_Looking_at_Intels_Prescott.html#(1)%20%20Instruction%20Trace%20Cache% 20Extended) ein. Das ist es nicht.
- schlechte Taktbarkeit der Architektur - die Kerne werden ja nach Takt selektiert. Ich denke nicht, dass ein von 12 auf 16k µOps (nur +33,33%!) die Taktbarkeit nennenswert verändert.

Ich glaube nicht, dass Intel wegen zu hoher Kosten bei 12k µOps bleibt. Das wäre zumindest für mich eine Überraschung.

[Endorphine]

Hab's noch gefunden. =) Intel peilt bei 90 nm CMOS (der grüne Graph) 1,2 Volt Versorgungsspannung und 0,2 mA/µm drive current (Steuerstrom für einen Transistor?) an. Siehe Anhang.

[BlackBirdSR]

[SIZE=1]IIRC gab's da mal ein paar Powerpointfolien auf einem IDF, die von angepeilten 1,2 Volt für den P1262 sprachen. Imho wären 1,35 Volt auch schon ziemlich viel für die ultrafeinen Strukturen.

angepeilt, angepeilt.
Du bist doch sonst nicht so, sondern stellst immer Alles in Frage. Es hat sich Viel getan, und während es nicht auszuschließen ist, dass diese Modelle nur spezielle frühere Testsamples sind, kann man genauso wenig ausschließen, dass 1.35V die Kernspannung sein wird. Zumindest zu Beginn.
Thema ultrafeine Strukturen: Sicher dass du nicht bei der GS arbeitest? Die schreiben in letzter Zeit auch so Superlative.


Die Spannung zu erhöhen ist imho immer eins der letzten Mittel, wenn ein Prozess bereits vollständig ausgereizt ist und den Yield für höchste Taktraten limitiert. Wenn das schon vor dem Start der P1262-Massenproduktion der Fall sein sollte hätte Intel wahrlich ein Problem. Wenn, dann wird die Spannungserhöhung am Ende des Lebenszyklus' des Prozesses kommen. Ich denke nicht, dass der Prescott so schlecht taktbar ist, dass schon bei 2,8 GHz die Spannung fast bis auf das Niveau des 130 nm Vorgängers gebracht werden muss.

Die Spannung zu erhöhen, ist sogar eines DER wichtigsten Mittel und die Yields zu erhöhen, solange das Problem bei Signallaufzeiten, Treibern oder ähnlichem liegt.
Du musst dir auch mal klar werden, dass es besser ist, die Spannung über den ganzen Lebenszyklus nicht zu verändern, also auch nicht anzuheben, als ständig nachzubessern. Das kostet Geld, Zeit und die netten Blicke der Mainboardhersteller.
Ein Fertigungsprozess wird eben mit der Zeit reifen und besser. Die nötigen Spannungen sinken mit neuen Steppings und Modifikationen. Als Beispiel wäre nur einmal der Barton zu nennen. 1.65V, wo doch für viele Modelle locker auch 1.55V reichen würden.
Und 1.65V scheint wahrlich etwas zu viel für 130nm. Oder etwa doch nicht?
Mein eigener schafft 1.55V bei 2.2GHz. Und das ist kein Einzellfall.
So wie Leckströme und anderweitige Störungen ansteigen, wird man auch gezwungen sein die Spannung Anfangs noch etwas höher zu lassen.
AMDs SOI Prozess verschlingt auch viel mehr als man angenommen hätte. Es ist eben nicht so einfach.
Selbst AMD hat zu Beginn noch mit 1.55V statt 1.45V gearbeitet.


Da denke ich genau in die andere Richtung: am Anfang reichen niedrige Spannungen. Bzw. anfangs müssen diese auch reichen, weil die Fertigungsqualität keine hohen Spannungen zulässt (Lebensdauer der ICs). Ich wiederhole mir zwar, aber: wenn schon ganz am Anfang zu solchen Holzfällermethoden gegriffen werden muss wäre ganz gewaltig etwas faul an Architektur und Produktion. Die bisherige Verzögerung des Prescott verbuche ich noch unter Startschwierigkeiten des global ersten 90 nm CMOS-Prozesses auf 300 mm Wafern.

Zeig mir doch mal, dass sich die Lebensdauer der ICs unter größere Spannung im Laufe der Fertigung noch verbessert?
Elektromigration, Spannungsdurchstöße, heisse Elektronen.. das Alles fällt und steht mit den Designrules des Prozesses und dem Design der CPU. Wenn ich nicht speziell dafür sorge, dass meine CPU mehr Spannung verträgt, ändert sich im Laufe der Produktion auch nicht mehr viel daran.
Ich kann es auch nur nocheinmal sagen.
Zu Beginn des Prozesses wird eine höhere Spannung einfach benötigt. Danach könnte diese gesenkt werden. Der Aufwand lohnt sich jedoch nicht, solange die CPU nicht ausserhalb der Toleranz betrieben wird. Stattdessen kann man bei gleichbleibender Spannung, schnellere CPUs verkaufen.
Verzweiflungstaten gibt es immer, wenn man die CPUs nicht schnell genug skalieren kann, und einem der Konkurrent im Nacken sitzt. Dann wird die Spannung eben erhöht.
Ob die Produktionsprescotts 1.35V haben oder nicht, abwarten. Aber ausschließen würde ich das ganz und gar nicht.
Ausserdem gibt es noch mehr Faktoren, als simple "Startschwierigkeiten" bei 90nm auf 300mm Wafern. Faktoren die viel gewichtiger sind. Die Leckströme z.B. Intel scheint ne Menge Fluss vom Gate ins Substrat zu haben. Das sind keine Angelegenheiten die sich alleine durch Fertigungsqualität lösen lassen.

Teuer ist nur ein niedriger Yield pro Wafer. :)
Am Ende ja..
aber wir wollen doch nicht so oberflächlich sein oder?


- grosse IC-Fläche -> Fehler auf dem Wafer führen proportional zu mehr Verdienstausfall als bei kleinerer IC-Fläche. Der doppelt grosse L1 instruction cache nimmt aber immer noch wenig Anteil an der IC-Fläche (http://www.chip-architect.com/news/2003_03_06_Looking_at_Intels_Prescott.html#(1)%20%20Instruction%20Trace%20Cache% 20Extended) ein. Das ist es nicht.
Warum sollte es?

Wie schon gesagt, gibt es weitere Faktoren, wenn man einmal über den Horizont der puren Fertigung hinausblickt.


- schlechte Taktbarkeit der Architektur - die Kerne werden ja nach Takt selektiert. Ich denke nicht, dass ein von 12 auf 16k µOps (nur +33,33%!) die Taktbarkeit nennenswert verändert.
Nur 33.33%.. schön wenn man die Welt alleine mit Zahlen begreifen kann.
Hier geht es um einen der fundamentalsten Bereiche des P7.
Intel hat sich extrem bemüht die Signallaufzeiten auf ein beeindruckendes Minimum zu reduzieren. Woher willst du wissen, welche Eingriffe zusätzliche EInträge in den Trace Segmenten erfordern? Welche auswirkungen hat eine zusätzliche TraceLine auf die Skalierbarkeit?.. warum sendet der Tracecache nur jeden anderen Takt? Weil Intel dazu Lust hatte? oder sich hier eines der komplexesten Teile der CPU befindet?
Ist der mögliche Gewinn von 4Ops pro Takt überhaupt Ertragreich, wo der Durschnitt doch eh weit darunter liegt.

Ich glaube nicht, dass Intel wegen zu hoher Kosten bei 12k µOps bleibt. Das wäre zumindest für mich eine Überraschung.

Tja, Kosten sind eben nicht gleich Kosten.
Wenn wir mal von Geld weggehen, bleibt da noch Zeit als Kostenfaktor. Oder Aufwand, Skalierbarkeit, Machbarkeit, Leistung, Kompomisse, Wärmeentwicklung..
Kosten alleine als Fertigungskosten zu betrachten ist in der Hinsicht arg Oberflächlich.

[BlackBirdSR]

Original geschrieben von Endorphine
Hab's noch gefunden. =) Intel peilt bei 90 nm CMOS (der grüne Graph) 1,2 Volt Versorgungsspannung und 0,2 mA/µm drive current (Steuerstrom für einen Transistor?) an. Siehe Anhang.

toll, und was soll man mit so einer Grafik anfangen ohne Angabe des Datums?
Ich kann dir auch ein paar Folien von 97 hinklatschen.

[Endorphine]

Heut mit dem falschen Bein aufgestanden, BlackbirdSR? :???:

[Kakarot]

ein paar recht interessante Artikel zum Thema Prescott:
http://www.pconline.com.cn/pchardware/tpylab/cpu/0401/298500.html
http://www.hkepc.com/hwdb/lga775-1.htm


http://www.hkepc.com/hwdb/lga775/cpuz.png

hab mal relevante Teile, des 2. Artikels (Seite 2) übersetzt:

Simultaneously under the arteries Prescott also is possibly slower than Northwood! ?

If must distinguish Prescott and the Northwood technical distinction, may say is the L1 & L2 Cache size, the SSE3 support, the Hyper-Threading improvement and most makes one dispute is Prescott increases to 32 Pipeline by former 20.

Actually CPU must increase the quick time arteries to be possible to obtain from two aspects ︰ (1) in system regulation improvement (2) in technical improvement. But now the space which was allowed to improve in the system regulation already was not big, calculated further reduces the thin system regulation, but had to face the technical question had numerous number, for example produced the huge quantity of heat, produced the good rate question. But Intel in order to continue consistent Gao Shihmai policy, when the soldier 行險, the use is enlarging CPU Pipeline Stage promotes the arteries.


Increases Pipeline the Stage by no means best good medicine

Why increases Pipeline Stage may increase when the arteries! ? First we must shallowly discuss the Pipeline principle, Prescott has 32Stage Pipeline, may divide into on behalf of CPU an instruction 32 to carry on, but each Mhz may operate two Stage, therefore 32Stage on probably needs 16Mhz (about reason work), but CPU may the identical time make ten several instructions, after but the new instruction needs to wait for on instruction Stage to complete can start, therefore if Stage obtains thin 1., namely each time arteries work the component can less also be able to complete as soon as possible, starts the next instruction, like this can be easier increases when the arteries.

But this theory is the supposition CPU work never makes a mistake can establish, but present CPU all is the use pays in advance the result (Branch Prediction) to increase the efficiency, but pays in advance the result is cannot 100% truest, when in 32 Stage if Stage makes a mistake, the work needs reto carry on, but other need obtain this to be connected this work instruction very to be also possible to have reto carry on, implicates and delays, less is bigger than Stage which Stage more pays in advance the result makes a mistake when makes.

When increases Stage makes the arteries and the potency can promote, the key lies in Branch Prediction the accuracy, but some Engineer CPU factory indicated must complete Branch Prediction is extremely difficult, whether 32 does Pipeline increase the potency must regard when the arteries increase obtained potency, whether or not eliminates because of pays in advance the result which the wrong detention brings.

But the author in some Intel release conference knew in under the identical time arteries, certain formulas transports the guild on Northwood to be more effective than Prescott, looked like is different sends as a result of the Pipeline number design, therefore simultaneously under the arteries 1MB L2 Cache Prescott unexpectedly is defeated, looked like increases the Pipeline number by no means best good medicine.

[x-dragon]

Hier gibts noch auf Seite 12 eine sehr ähnliche Grafik, wobei die hier sogar noch weiter runtergehen ... (soll von 2003 sein):

http://arch.cs.pku.edu.cn/users/chengxu/architecture2003/20nmpressfoils.pdf

[Endorphine]

Thx Kakarot, super Links! :up:

Insbesondere dieses Bild finde ich interessant - Grantsdale MCH ohne Kühler, PCI-Express Graka und DDR1-SDRAM(!!).
http://www.hkepc.com/hwdb/lga775/install5.jpg

Die Gerüchte, dass sich DDR2-SDRAM noch weiter verspätet scheinen sich zu bewahrheiten.

Edit: Tatsache, eine Seite später:
http://www.pconline.com.cn/pchardware/tpylab/cpu/0401/pic/0117_heat_1_s.jpg (http://www.pconline.com.cn/pchardware/tpylab/cpu/0401/pic/0117_heat_1.jpg)

Breaking News...

[Kakarot]

Original geschrieben von Endorphine
Insbesondere dieses Bild finde ich interessant - Grantsdale MCH (?) ohne Kühler, PCI-Express Graka (?) und DDR1-SDRAM(!!)?
Tests the platform:

Intel Pentium4 E 2.8GHz (Prescott; 0.09 micron; 1C$m L2 Cache)
Intel i915-G male version motherboard (Grantsdale-G, Intel Extreme Graphics3)
256MB DDR400
ATI RV380 (PCI Express x16)
WindowsXP Pro SP1
ATI catalyst 7.98 for PCI Express

scheint nen Intel-Board zu sein, wenn man sich den MCH-Kühlerkörper ansieht.


Original geschrieben von Endorphine
Die Gerüchte, dass sich DDR2-SDRAM noch weiter verspätet scheinen sich zu bewahrheiten.

sehe ich auch so, ist mir erst garnicht aufgefallen, da ich wohl zu fixiert auf die Pipe war. :D


In the system platform, nearly all products all belong to the research and development security, in order to this evaluation it may be said has used many manpower physical resource, finally only then has facilitated this test. According to the correlation researches and develops the public figure to disclose that, on hand this Prescott basically belongs to the finally test the edition, and other and does not have the difference in the performance, only the quite tremendous influence performance is A0 the version i915-G motherboard. Test sample is same with Intel the former A0, cannot completely support double channel DDR, selected the memory, the actuation has not been still perfect, but this edition male version motherboard already was allowed to support the DDRII memory, later we will continue for everybody to broadcast the DDRII memory the evaluation.

But reveals the card aspect, looked from hand RV380, regardless of works or the wiring all nearly is a retail sales version is same, may see PCI Express the x16 connection reveals the card to have to reveal the card in the wiring compared to AGP to come simply. But because this section RV380 revealed the card still to belong to the male version stage, therefore was same in the PCB layer and Radeon 9,600 Pro. Revealed the card driver still insufficiently to consummate, although we have used the newest edition driver, but because coordinated with the motherboard aspect still was not too good, test result barely satisfactory.

[Endorphine]

Original geschrieben von Kakarot
Tests the platform:

Intel Pentium4 E 2.8GHz (Prescott; 0.09 micron; 1C$m L2 Cache)
Intel i915-G male version motherboard (Grantsdale-G, Intel Extreme Graphics3)
256MB DDR400
ATI RV380 (PCI Express x16)
WindowsXP Pro SP1
ATI catalyst 7.98 for PCI Express

scheint nen Intel-Board zu sein, wenn man sich den MCH-Kühlerkörper ansieht. Hmm ja, bei den Pics mit den schwarzen DIMM-Sockeln ja.

Das Bild mit dem MCH-Kühler (der so nach Intel aussieht) scheint aber ein Board von Gigabyte zu sein. Wäre mir zumindest was ganz neues, wenn Intel mal solche quietschbunten Sockel auf den eigenen Boards verlötet:
http://www.hkepc.com/hwdb/lga775/install1.jpg

Edit: am unteren Bildrand steht auch was von "DDR1". :)

[Kakarot]

anscheind wird nicht immer das selbe Board verwendet -- einmal RAM-Slots "bunt", einmal schwarz. :grübel:

[dildo4u]

Original geschrieben von Kakarot
anscheind wird nicht immer das selbe Board verwendet -- einmal RAM-Slots "bunt", einmal schwarz. :grübel: Find die Benchmakrs eh nich relevant da das Board somit das billigste aller neuen 775Boards sein dürfte
Siehe hier---> http://www.hardtecs4u.de/?id=1074768410,59331,ht4u.php
Die billigen Boards haben weiterhin DDR1 die teueren DDR2

[Gast]

Original geschrieben von Endorphine
Hmm ja, bei den Pics mit den schwarzen DIMM-Sockeln ja.

Das Bild mit dem MCH-Kühler (der so nach Intel aussieht) scheint aber ein Board von Gigabyte zu sein.

Das auf dem letzten Bild ist 100% ein Gigabyteboard sieht man an den Ramsockel Farben.

[Endorphine]

Original geschrieben von Gast
Das auf dem letzten Bild ist 100% ein Gigabyteboard sieht man an den Ramsockel Farben. Naja, es ist ein Anhaltspunkt, der sehr logisch erscheint. Mehr nicht. :)

Die Farben hat Gigabyte ja nicht patentiert. Zudem stammen die Sockel eh' nur von Zulieferern. Ich vermutete ja auch nur an Hand der Farben der Sockel, dass es von Gigabyte stammen könnte.

[Bokill]

Wer hat Interesse an diese Art von Aufmerksamkeit?

Weswegen die Pipelinediskussion?

Seit fast einem Jahr ist offiziell bekannt dass die Pipeline verlängert wird.
http://www.xbitlabs.com/articles/cpu/display/prescott-sse.html

SSE Technology in New Intel Prescott Processors

Category: CPU
by Lev Dymchenko
03/25/2003 | 10:30 PM

At the last Intel Developer Forum the new PC processor from Intel was officially introduced to the public (see this news story for more information on the new solution). It is a next generation processor, manufactured with 90nm technology. This allows clocking it at up to 4-5GHz frequencies. The new manufacturing process must have made it economically justifiable to increase the L2 cache up to 1MB as well as the L1 cache: its size was doubled. The FSB frequency grew to 800MHz. Overall, nearly every unit of the CPU has been somehow improved. But what does this polished-off product bring to software developers? A larger cache is a good thing: you worry less about the speed of reading/writing into memory, which often becomes a limiting factor. But this doesn’t eliminate all problems; when there are a lot of data, even a double-sized cache won’t help much.


The higher speed of the front-side bus suggests that the new Intel’s processor will be rather well-balanced, free from evident bottlenecks, unlike some previous processor models, which didn’t give us performance growth proportional to their frequency growth.

But things like the new seven-layer CPU design are hardly of any interest to software developers. It is much more important for them to know what new processor instructions have now become available, what optimization techniques should be used in the program to reach maximum performance, or at least, to do not slower than by the previous processor models. The last processor from Intel, Pentium 4, required significant software optimization to achieve higher performance. Across a wide range of tasks, Pentium 4 would lose to Pentium III of the same, or even twice as low frequency. We will discuss this phenomenon in detail later in this article. So far we have to point out that the main reasons were connected with the need for radical redesign of the processor core, so that it could support higher frequencies.

There is nothing revolutionary about the new CPU core from Intel. Everything, Pentium 4 dislikes (especially branching), was handed over to the 90nm newcomer. It even grew worse! In order to increase the clock-rate, they increased the pipeline length for Prescott, so we may expect quite significant performance losses when an incorrect branch prediction attempt leads to pipeline clearing.

But there is also good news; the extension of the processor instruction set. The software developers were “very pleased” about the introduction of MMX, SSE and SSE2, as they had to do extra work to optimize their programs for these instructions. Otherwise, the programs would never run fast. But those 13 new instructions introduced in Prescott do mean a great ease of the developer’s lot.
...

Und dies ist nur die erste Seite eines sehr gelungenen Artikels

Warum wird dieser Artikel beständig und beharrlich ignoriert?
Will da jemand ständig "News" produzieren die lediglich "Olds" sind?

Weitere echte News sind bisher nicht gekommen, alles Wachsweiche "Leaks"... solange die c`t oder andere glaubwürdige Medien nicht mehr schreiben misstraue ich grundsätlich solchen Marketingaktionen.

Ich biete eine Pipelineverlängerung von 12 Stufen wer bietet mehr... 15... 18... 33 TOP wird am besonders glaubwürdigen Magazin "T*G" verkauft...

Endo hat schon recht mit dem Hinweis, dass zur Analyse einer CPU alles andere genutzt werden sollte aber nicht Sandra.
Die Grösse zum Trace Cache verwundert mich aber nicht... waren 12.000 µOps nicht schon lange angekündigt?

16.000µOps sollten doch dem Tejas vorbehalten sein.

Lediglich der Klassische L1 Cache sollte verdoppelt werden von 8 auf 16 KB, der Tejas sollte doch dann 24 KB bekommen.

Ich sach nur abwarten und Tee trinken...

Ich schreibe lieber handfeste Analysen als frische "Olds"

MFG Bokill

[Yami]

http://www.theinquirer.net/?article=13847