DRAM: posted Precharge

[GloomY]

http://www.ocztechnology.com/aboutocz/press/2004/94

Das übliche Blabla (OCZ, wir sind toll) überlesen und den wichtigen Inhalt betrachten:
Posted Precharge is a novel feature to provide an effective workaround for the limited number of open pages in current DRAM technology. Through a series of minor die modifications, DataSecure’s Posted Precharge technology (patent pending) allows keeping memory rows open while accessing different pages in the same bank. If a secondary access to the same bank occurs, data are immediately available without the need of reopening the memory page. Through the integration of SRAM registers it is further possible to reduce CAS latency to warrant quasi-isochronous data access on read commands.
[...]
Especially in server applications with a high percentage of random accesses [...], posted precharge will allow not only recurrent accesses to the same page while maintaining superb bandwidth, but also opening the next page before the minimum bank cycle time is satisfied, which has been a major performance problem in any non-streaming application.
Siehe dazu auch:
http://www.lostcircuits.com/discus/messages/75/2303.html?1081385910

Endlich wird es was mit schnellerem DRAM. Wie bei mir schon an anderer Stelle gefordert muss man eben etwas mehr Logik (hier einfach nur ein paar mehr Sense Amps) um die Speicherzellen herum einbauen und dann kann man die DRAM Latenz wahrscheinlich schon deutlich senken. =)

edit: So, jetzt stimmt die URL. Was so ein einiger kleiner "/" hinten dran ausmachen kann... :|

[BlackBirdSR]

entweder interessiert es keinen, oder du hast sie überfordert ;)

Zumnindest muss sich in Sachen Speicher was tun. Man wird in Sachen Hauptspeicher langsam aber sicher zur ausschlaggebenden Bremse im Desktopmarkt.
Bei Servern kanns ja egal sein, sie Opteron/Itanium/EV7 etc.

[Haarmann]

BlackBirdSR

Was sollte man darauf auch antworten? Soll ich wirklich meine Meinung sagen? Das hiesse dann viel Rauch und keine Feuer. Das Grundproblem von DRAM, welches sich danck BGA lösen liesse ist die 2 stufige Adressierung. Würde mans direkt wie SRAM adressieren, wärs wohl um einiges schneller zu kriegen ;).

[mrdigital]

Haarmann, was meinst du mit BGA? Ball Grid Array? Wenn ja, dann ist es Blödsinn, was hat die Verpackung von einem DRAM Chip mit der Art wie Adressen an den DRAM Chip übertragen werden zu tun?

[Gast]

Original geschrieben von mrdigital
Haarmann, was meinst du mit BGA? Ball Grid Array? Wenn ja, dann ist es Blödsinn, was hat die Verpackung von einem DRAM Chip mit der Art wie Adressen an den DRAM Chip übertragen werden zu tun? bei grakar ram ermöglicht das bga höhere Frequenzen. Dürfte also auch für Hauptspeicher geelten.



Das Grundproblem von DRAM, welches sich danck BGA lösen liesse ist die 2 stufige Adressierung

In diesem satz steht ein liese
Vermutlich bräuchte man diese 2 stufige adressierung nicht mehr oder bei bga gehäusen ist das prob ohnehin weg.
aber ist nur ne vermutung

[Haarmann]

mrdigital

Pinzahl... Eine gemultiplexte Adresse von sagen wir 24 Bit teilen wir mal mental in 2 mal 12 auf, was 12 Pins braucht und addiere eines zum sagen was gerade ankommt (Zeile oder Spalte), wogegen das direkte Verfahren 24 Pins brauchte. Wenn Dir mal die klassischen RAMs so ansiehst, dann wirste schnell merken, dass man die Chips dazu verlängern müsste - das kostet Geld - zudem ist auch die Elektronik drinnen nicht billiger. Per BGA hat sich das Pinproblem entschärft seitens der Gehäuse. Sieht man deutlich an den wesentlich kleineren Gehäusen für die Steine, womit z.B. auf einfachste Weise nun BX taugliche Notebook SO-DIMM mit 256MB und 16 Chips möglich wurden, wogegen zuvor nur 8 Chips aufm Modul waren.
Da kommt man doch glatt in die Versuchung die Pinzahl etwas zu erhöhen und die Latenz zu senken ;).

[Muh-sagt-die-Kuh]

Original geschrieben von Gast
bei grakar ram ermöglicht das bga höhere Frequenzen. Dürfte also auch für Hauptspeicher geelten.Eher nein, hier dürfte die Steckverbindung zwischen Mainboard und DIMM der limitierende Faktor sein.

[Haarmann]

Muh-sagt-die-Kuh

Da sind wir uns ja mal einig ;). Gibts denn sowas? Muss gleich nen Kreuz an die Decke machen.

[mrdigital]

Original geschrieben von Haarmann
mrdigital

Pinzahl... Eine gemultiplexte Adresse von sagen wir 24 Bit teilen wir mal mental in 2 mal 12 auf, was 12 Pins braucht und addiere eines zum sagen was gerade ankommt (Zeile oder Spalte), wogegen das direkte Verfahren 24 Pins brauchte. Wenn Dir mal die klassischen RAMs so ansiehst, dann wirste schnell merken, dass man die Chips dazu verlängern müsste - das kostet Geld - zudem ist auch die Elektronik drinnen nicht billiger. Per BGA hat sich das Pinproblem entschärft seitens der Gehäuse. Sieht man deutlich an den wesentlich kleineren Gehäusen für die Steine, womit z.B. auf einfachste Weise nun BX taugliche Notebook SO-DIMM mit 256MB und 16 Chips möglich wurden, wogegen zuvor nur 8 Chips aufm Modul waren.
Da kommt man doch glatt in die Versuchung die Pinzahl etwas zu erhöhen und die Latenz zu senken ;).
In dem Artikel wurde ein neues Addressierungsverfahren vorgestellt, und das lässt sich Gehäusebauform unabhängig realisiern. Das BGA Vorteile ist ja unbestritten aber sie ist nicht Voraussetztung. Der Artikel beschreit ein Verfahren, mit dem sich die im Baustein entstehenden Latenzzeiten verkürzen lassen. Durch BGA werden die Latzenzeiten im Baustein inneren nicht pre se kleiner (man kann eben eine hörere Frequenz realisieren). Wenn man das Adressmultiplexing abschaft, werden die Page Wechsel Latenzen auch nicht besser.

[Haarmann]

mrdigital

Pages sind die Folge des Multiplexings - Also wieso wieder mal Symptome bekämpfen statt Ursachen?

[Gast]

lag ich ja nicht falsch;)

@muh-sagt-die-kuh

Du meinst jetzt die sockel aufm board oder?

kann man dort nicht diese dingens (ich meine die art wie intel die neuen cpus in den sockel haut) verwenden?

ist doch auch was mit kugeln anstat pins gewesen.
Scheis allehol

[mrdigital]

Original geschrieben von Haarmann
mrdigital

Pages sind die Folge des Multiplexings - Also wieso wieder mal Symptome bekämpfen statt Ursachen?
es ist genau andresrum... aber DRAM hat eine lange Entwicklungsgeschichte, und nochmal, natürlich liesen sich auch andere Adressierungsverfahren in TSOP oder sonst welcher Gehäuseform realisieren, das ist der Punkt Haarmann.

[Haarmann]

mrdigital

Sagt Dir rein zufälligerweise Mosys 1T SRAM was?

http://www.heise.de/newsticker/meldung/14394

Das wär z.B. mal wirklich ne Verbesserung...

[GloomY]

Schön, dass sich hier doch noch eine Diskussion entwickelt hat =)Original geschrieben von Haarmann
BlackBirdSR

Was sollte man darauf auch antworten? Soll ich wirklich meine Meinung sagen? Das hiesse dann viel Rauch und keine Feuer. Das Grundproblem von DRAM, welches sich danck BGA lösen liesse ist die 2 stufige Adressierung. Würde mans direkt wie SRAM adressieren, wärs wohl um einiges schneller zu kriegen ;). Ich denke ohne Multiplexing würde man die Kosten für die Herstellung doch deutlich erhöhen. Ich persönlich hätte damit kein Problem, aber der Rest der Industrie schon. ;)

Der Ansatz, der hier versucht wird, ist imho deswegen so interessant, weil er erstens ganz gute Perforamanceverbesserungen verspricht, aber trotzdem kaum mehr kostet (ein zweites Paar Sense Amps und minimal mehr Logik). Daher denke ich, dass er eine reale Chance hätte :)
Original geschrieben von mrdigital
Wenn man das Adressmultiplexing abschaft, werden die Page Wechsel Latenzen auch nicht besser. Wenn man Multiplexing abschafft, dann gibt es wahrscheinlich keine Pages mehr. Bei den ersten DRAMs musste man bei jedem Zugriff Zeilen- und Spalten-Adresse übergeben, selbst wenn der nächste Zugriff in der gleichen Zeile lag (z.B. Burst). Das quasie unnötige Anlegen der Zeilenadresse kostet natürlich Zeit, daher hat man dies mit Fast Page Mode RAM abgeschafft.
Wenn man nun kein Multiplexing mehr benutzt, so wird immer die komplette Adresse übertragen und die Angesprochene Verzögerung zwischen Zeilen- und Spaltenadresse entfällt.

[mrdigital]

dass das Adressmultiplexing nicht optimal ist ist mir klar, ich dachte, dass dieses Multiplexing eben deswegen betrieben wird, weil DRAMs nunmal in Pages organisiert sind, d.h. die Pageorganisation ist Ursache für das Multiplexing und nicht das Multiplexing Ursache für die Pageorganisation des DRAM. Man kann auf diese Pageorganisation leider nicht verzichten, da der Adressierungslogigaufwand enorm steigen würde, wenn man ein direktes Adressmapping anwenden würde.

[Haarmann]

mrdigital

Das Teil von mosys braucht nur 15% mehr Fläche, bietet aber sehr viel mehr Leistung dafür. Bei RAMBUS wars ja glaubs 30% mehr Fläche und RAMBUS war bei gleicher Busbreite definitiv schneller als DDR. Erst als man DDR auf 128 erhöhte wurde es vorerst gleichschnell. Allerdings war RAMBUS nach wie vor nicht mit guten Latenzen gesegnet. Aber DDR2 wird das auch nicht sein. Mosys war imho seit Jahren ein innovativer Hersteller, seien es EDRAM, MBRAM oder diese 1T-SRAM. Alles geniale Sachen, die mit wenig Aufwand viel Leistung brachten. Wenn man übrigens weiss, dass man eh die nächsten 4 oder 8 Bit braucht, dann lässt sich der Speicher auch so ummodeln, dass er diese gerade liefert - ungefragt sogar.

GloomY

Die Leute löhnen einiges mehr an 15% Mehrpreis für Corair LL oder ähnliche Module ;). Also am Preis kanns eigentlich gar nicht liegen, wenn mans mal so betrachtet.
Ich halte es jedenfalls für sinnvoll, sich mal auf sowas zu konzentrieren, statt immer wieder die gleichen Fehler vor sich hin zu schieben. Ein sogenanntes 25ns EDO Steinchen auf ner Voodoo2 hatte doch nur 25ns Zykluszeit soweit ich weiss. Das hatte damit einiges weniger an Latenz, denn was wir Heute nutzen. Bandbreite kann man jedenfalls mit günstigen Lösungen jederzeit herbeischaffen. Nehmen wir im Geiste dieses EDO Steinchen und lassen das Teil gleich 4 oder 8 Bit an einen synchronisierten "DDR" Auslesepuffer liefern gleichzeitig übermitteln. Dürfte die Transistorkosten einer toten Schuhsohle haben, aber der Effekt ist, dass die Bandbreite brachial ansteigt auf heutiges Niveau. Die Latenz bliebe aber drunter...

[GloomY]

Original geschrieben von mrdigital
dass das Adressmultiplexing nicht optimal ist ist mir klar, ich dachte, dass dieses Multiplexing eben deswegen betrieben wird, weil DRAMs nunmal in Pages organisiert sind, d.h. die Pageorganisation ist Ursache für das Multiplexing und nicht das Multiplexing Ursache für die Pageorganisation des DRAM. Man kann auf diese Pageorganisation leider nicht verzichten, da der Adressierungslogigaufwand enorm steigen würde, wenn man ein direktes Adressmapping anwenden würde. Also was nun zuerst da war, kann ich nicht zweifelsfrei feststellen, jedoch ist mir bei klassischem DRAM keine Page bekannt.

In wie fern würde das gleichzeitige Adressieren von Zeile und Spalte den Aufwandt stark erhöhen? Die Frage ist, wie nicht gemultiplexter Speicher intern funktioniert, also ob z.B. weiterhin sowas wie eine komplette Page aus den Speicherzellen ausgelesen wird, oder ob das z.B. nur noch für die einzelne Zelle(n) geschieht, welche adressiert werden...?!
Original geschrieben von Haarmann
Die Leute löhnen einiges mehr an 15% Mehrpreis für Corair LL oder ähnliche Module ;). Also am Preis kanns eigentlich gar nicht liegen, wenn mans mal so betrachtet.Das ist sicherlich nicht der Standarduser. Der Großteil der Speicherproduktion wird in Rechnern verkauft, bei denen die Leute, die davor sitzen, nicht die geringste Ahnung davon haben, was intern abgeht. Die wenigen "Power-User" machen da wirklich nur einen Bruchteil davon aus.
Original geschrieben von Haarmann
Ich halte es jedenfalls für sinnvoll, sich mal auf sowas zu konzentrieren, statt immer wieder die gleichen Fehler vor sich hin zu schieben. Ein sogenanntes 25ns EDO Steinchen auf ner Voodoo2 hatte doch nur 25ns Zykluszeit soweit ich weiss. Das hatte damit einiges weniger an Latenz, denn was wir Heute nutzen.Zykluszeit != Zugriffszeit. :nono: Die Zykluszeit ist die (minimale) Zeit, die zwischen zwei aufeinanderfolgenden Zugriffen vergeht (also z.B. beim Bursten). Diese ist seit (SDR-)SDRAM ziemlich gut (1 Takt), nur die Zugriffszeit, also die Zeit für die Adressierung einer zufällig (!) ausgewählten Adresse, ist viel zu hoch. Und darum geht es hier nämlich.
Original geschrieben von Haarmann
Bandbreite kann man jedenfalls mit günstigen Lösungen jederzeit herbeischaffen. Nehmen wir im Geiste dieses EDO Steinchen und lassen das Teil gleich 4 oder 8 Bit an einen synchronisierten "DDR" Auslesepuffer liefern gleichzeitig übermitteln. Dürfte die Transistorkosten einer toten Schuhsohle haben, aber der Effekt ist, dass die Bandbreite brachial ansteigt auf heutiges Niveau. Die Latenz bliebe aber drunter... Ja, Bandbreite ist weniger ein Problem, aber deine Lösung mit EDO-Speicher aber DDR-Output ist wohl technisch schwer (wenn überhaupt) zu realisieren.

[mrdigital]

Original geschrieben von GloomY
...
In wie fern würde das gleichzeitige Adressieren von Zeile und Spalte den Aufwandt stark erhöhen? Die Frage ist, wie nicht gemultiplexter Speicher intern funktioniert, also ob z.B. weiterhin sowas wie eine komplette Page aus den Speicherzellen ausgelesen wird, oder ob das z.B. nur noch für die einzelne Zelle(n) geschieht, welche adressiert werden...?!
...
Schon jetzt ist ein nicht unerheblicher Teil der DRAM Fläche nur Adressierungs und Ausleselogik.
Der Aufwand für einen Adressdecoder sieht so aus:

Um einen Speicher mit 2^N Speicherworten Kapazität zu Adressieren braucht man also
2^N (UND) Gatter mit jeweils N Eingängen.
Ein N-Fach UND Gatter braucht in statischer CMOS 30 Transistoren. Um diese Menge Gatter "auf einen Schlag" treiben zu können bräuchte man ja absoltulte Monster Treiberschaltungen (mit einem Fanout von 2^N eben). Da ist es doch günstiger, man teilt in 2^P+Q mit N=P+Q und man braucht dann weniger Gatter (2^P + 2^Q), die dann auch noch mit einem kleinerem Treiber angesteuert werden können. Dazu kommt ja auch noch, dass der Speicher selbst in einer Matrix aufgebaut ist, und da ist es nunmal zweckmässig, nicht jede Speicherzelle direkt zu Adressieren, sondern über Spalten und Zeilen. Das liegt ja vor allem daran, das man eine möglichst quadratische Fläche anstrebt und wenn der Speicher eine geringere Wortbreite als "Adressbreite" hat, würden sich (physisch) sehr lange aber schchmale (nur Wortbreite) Speicherfelder ergeben. Durch die Aufteilung in 2^Q und 2^P erhält man eher eine quadratische Speichermatrix (die dann ja auch noch günstiger wegen der kürzeren Leitungslängen ist, im Vergleich zur langen schmalen).

edit: aber auf deine Frage bezogen, ist es recht egal, ob man dem DRAM die Adresse am Stück oder in 2 Happen übermittelt. Letztlich kann man ja aus einer Adresse im DRAM wieder Spalten und Zeilenadressen generieren. Würde aber mer Pins am Gehäuse verbrauchen. Evtl könnte man mit der "direkten" Adressierung einen Takt rausholen (aber selbst da bin ich mir nicht sicher, denn immerin brauchten die Adressdekoder ohnehin ne Weile, bis die Speicherzelle selektiert ist, und wenn der Spaltendekoder etwas kleiner als der Zeilendekoder ist, dann ist der auch schneller, d.h. wenn man den erst einen Takt später füttert, sind sie (Zeile und Spalte) nacher doch wieder gleichzeitig fertig.

[Lord Nikon]

Original geschrieben von GloomY
Zykluszeit != Zugriffszeit. :nono: Die Zykluszeit ist die (minimale) Zeit, die zwischen zwei aufeinanderfolgenden Zugriffen vergeht (also z.B. beim Bursten). Diese ist seit (SDR-)SDRAM ziemlich gut (1 Takt), nur die Zugriffszeit, also die Zeit für die Adressierung einer zufällig (!) ausgewählten Adresse, ist viel zu hoch. Und darum geht es hier nämlich.

Bist du dir sicher das beim Burst nur 1 Takt benötigt wird?
Ich habe das so gelernt:
Bei Normalen Modus:
5 Takte werden für eine Speicherzelle benötigt, also 15 Takte für 3 Zellen.
Burst Modus:
Hier wird der gesamte Adressbereich für die Zellen einmal angegeben und dann wird nur noch hintereinander weg geschrieben.
5+3+3=11 Takte für 3 Zellen.

[Haarmann]

GloomY

Naja der klassische "Dell" User kaufte sich auch weiterhin Dell, als diese mit Pentium 3 und Rambus liefen. Das dies nicht günstig war, das ist sicher jedem aufgefallen. Die Leute bezahlen imho den Preis eh. Von daher scheint es keinen Nachteil darzustellen, wenn man nen teureres Modul verbaut. Das ist natürlich nun nur auf Dell Kunden gemünzt.

Ich glaub nicht, dass ich Zykluszeit=Zugriffszeit gesagt hab. Ich weiss nur noch, dass nen IBM FPM RAM mit 70ns oder 60ns Zykluszeit nur 17ns zwischen 2 sequenziellen Zugriffen braucht. EDO ist bekanntlich da nicht schneller - man kann nur die Daten noch später abholen. Wenn ich nun die Werte verkleinere/skaliere auf die 25ns, dann kommen ganz andere Werte hin.
Falls ich falsch bin nur korrigieren. 70ns Zykluszeit war (Also bei FPM und EDO - nicht bei SDR) doch die Zeit, die minimal ebnötigt wurde für nen wahlfreien Zugriff inkl. "Erhohlungszeit". Das die Chipsets dies nie richtig ausnutzen ist dann ein anderes Paar Schuhe. Leider vergessen die Seiten immer wieder zu sagen, ob diese 70ns nur für Zugriffe in der gleichen Seite gelten oder nicht...

Meine Erinnerungen decken sich nicht ganz mit den Artikeln hier, aber liegen nicht weit entfernt. Der Unterschied ist imho Oben klar ausgedrückt worden.

http://arstechnica.com/paedia/r/ram_guide/ram_guide.part1-1.html
http://arstechnica.com/paedia/r/ram_guide/ram_guide.part2-1.html
http://arstechnica.com/paedia/r/ram_guide/ram_guide.part3-1.html

Das da hier aber zeigte dann das, was ich wichtig fand und sagen wollt.

http://www.dewassoc.com/performance/memory/memory_speeds.htm

Dort fehlt aber imho der echte Fast Page Mode und nur der Page Mode wird gezeigt.

"Ja, Bandbreite ist weniger ein Problem, aber deine Lösung mit EDO-Speicher aber DDR-Output ist wohl technisch schwer (wenn überhaupt) zu realisieren."

Man sollte das nicht zu wörtlich verstehen...
Ich wollte damit sagen, dass man statt nur 1 Bit aus der Seite zu nehmen, auch gleich die 7 folgenden mitnehmen kann und diese 8 dann in nen FIFO Puffer schreibt, welcher dann abgebaut wird. Das Verfahren ist imho ähnlich DDR2, wo intern auch nur der halbe Takt gefahren wird mit "doppelter Breite". Ich hoffe ich habs erklären können, dass man auch nachkommt, was ich gemeint hab.

Falls irgendwas nicht ganz klar ist - nur fragen.

mrdigital

Das Problem ist oft ein Anderes. Setzen wir den Fall, dass Dein Modul bei 133 MHz 2.2 Takte, bis der Befehl abgearbeitet ist, dann kann ich erst nach 3 Takten quasi den neuen Befehl schicken. Ist der aber schon übermittelt, dann kann das RAM schon nach 2.2 Takten beginnen. Wie Mosys mit seinen 1T SRAM zeigt, lässt sich da ne Menge erreichen/verstecken. Extremstes Beispiel war das EDRAM, welches schlicht etwas SRAM ins DRAM integrierte. Damit lässt sich sogar gleichzeitig lesen und schreiben.

[GloomY]

Original geschrieben von Lord Nikon
Bist du dir sicher das beim Burst nur 1 Takt benötigt wird?Ja, definitiv für alles ab SDRAM und höher. Das ist gerade der Vorteil dieser Speichertechologie, dass das Bursten deutlich schneller geht und damit die Bandbreite zugenommen hat.
Original geschrieben von Lord Nikon
Ich habe das so gelernt:
Bei Normalen Modus:
5 Takte werden für eine Speicherzelle benötigt, also 15 Takte für 3 Zellen.
Burst Modus:
Hier wird der gesamte Adressbereich für die Zellen einmal angegeben und dann wird nur noch hintereinander weg geschrieben.
5+3+3=11 Takte für 3 Zellen. Drei Takte zwischen nachfolgenden Zugriffen waren imho bei Fast Page Mode RAM üblichm, bei EDO waren es 2.

Und die 5 Takte am Anfang sind wohl auch nur eine Faustregel, zumindest bei aktuellem Speicher kommt es auf die Timings an (tRCD und CAS Latency um genau zu sein). "5-3-3-3" erinnert mich sehr an FP Mode RAM.

[Haarmann]

GloomY

Wenn man das BIOS "hacken" konnte, dann gingen mit jedem ollen FPM 60ns auch 5-2-2-2 Bursts ;). FPM ist drum erstaunlich schnell, wenn es Daten so liefern muss. Daher fand ichs schade, dass der Fast Page Mode nicht genau beschrieben wurd.

[StefanV]

Original geschrieben von GloomY
Ja, definitiv für alles ab SDRAM und höher. Das ist gerade der Vorteil dieser Speichertechologie, dass das Bursten deutlich schneller geht und damit die Bandbreite zugenommen hat.

Öhm, wars bei Burst EDOs nicht auch so ähnlich?

[Haarmann]

Stefan Payne

Ja und BEDO wa schneller als SDR, aber nur bist 66 1 fähig.

[PhoenixFG]

Ist gleichzeitiges Lesen und Schreiben nicht ein alter Hut. Es gibt doch Dualported-RAM. Ich glaub WRAM oder VRAM der mal eine Weile von Matrox für Grafikkarten genutzt wurde, bot auf diese Art und Weise die Möglichkeit für gleichzeitiges Lesen und Schreiben.

MfG

[StefanV]

Original geschrieben von PhoenixFG
Ist gleichzeitiges Lesen und Schreiben nicht ein alter Hut. Es gibt doch Dualported-RAM. Ich glaub WRAM oder VRAM der mal eine Weile von Matrox für Grafikkarten genutzt wurde, bot auf diese Art und Weise die Möglichkeit für gleichzeitiges Lesen und Schreiben.

MfG
Streich das "und" zwischen WRAM und VRAM, dann stimmts.

VRAM wurde von vielen eingesetzt, z.B. von S3 bei der 'Porsche Serie' und der Virge VX sowie ein paar anderen, allerdings nur auf absoluten Oberklasse Karten.

WRAM war eine Weiterentwicklung von VRAM, wurde von Matrox und Number 9 eingesetzt.

[Haarmann]

PhoenixFG

Ein VRAM war ein "fauler Zauber". Da der RAMDAC einfach linear auslas, hat man nem normalen DRAM paar Pins mehr spendiert, die nun Daten sequentiel liefern konnten aus nem Puffer. Man hatte quasi ein DRAM kreiert mit 2 Ausleseschnittstellen. Da der RAMDAC eh keine Daten schreibt erfüllte es seinen Zweck. WRAM konnte imho noch Blockweise kopieren.

[Gast]

mal ne frage

Fine Pitch Ball Grid Array

DDR2 Speichermodule mit planarem Aufbau

Die haben son gehäuse bzw packing was ist da besser?

Diese neuen 2-GByte-DIMMs sind aus 36 einzelnen 512-Mbit-DDR2-Speicherchips in JEDEC (Joint Electronic Device Engineering Council)-kompatiblen 60-Ball-FBGAs aufgebaut. Die Speicherchips arbeiten mit 400 Mbit/s und 533 Mbit/s. Mit der Einführung der planaren 2-GByte-DDR2 Registered DIMMs erweitert Infineon sein umfangreiches Portfolio an DDR2-Modulen in Register-Ausführung mit Kapazitäten von 256 MByte, 512 MByte, 1 GByte, 2 GByte und 4 GByte. Außer den 4-GByte-DDR2-DIMM basieren alle Module auf einem planaren Design.

[GloomY]

Original geschrieben von Haarmann
GloomY

Wenn man das BIOS "hacken" konnte, dann gingen mit jedem ollen FPM 60ns auch 5-2-2-2 Bursts ;). FPM ist drum erstaunlich schnell, wenn es Daten so liefern muss. Daher fand ichs schade, dass der Fast Page Mode nicht genau beschrieben wurd. Für damalige Verhältnisse vielleicht relativ schnell, aber du willst doch nicht ernsthaft für heutige Speichertechnologie FPMode vorschlagen, oder? FPM RAM hat immer noch den Nachteil, dass es solange es Daten überträgt nicht die Adresse der nachfolgenden Spalte annehmen und den Zugriff intern schon vorbereiten kann. Erst wenn der Transfer fertig ist, kann FPM RAM den nächsten Zugriff bearbeiten. Soetwas wie X-1-1-1 Timings ist also bei FPM prinzipiell nicht möglich.

Und die Burst Länge von 4 Takten ist für heutige Zeiten natürlich auch zu kurz, wobei dies nicht nur für FPM sondern auch für EDO zutrifft. Sicher wäre das kein großes Problem, hier nachzuhelfen.
Original geschrieben von Stefan Payne
Öhm, wars bei Burst EDOs nicht auch so ähnlich? Jep. Imho hatte BEDO 5-1-1-1 Timings beim Lesen. Sehr populäre war BEDO imho aber auch nicht. Aber ich müsste da noch mal genauer nachschauen...
Original geschrieben von Haarmann
Ja und BEDO wa schneller als SDR, aber nur bist 66 1 fähig. Darf ich fragen, wieso BEDO schneller war? Beim Schreiben sollte SDRAM doch eigentlich bessere Timings haben, oder?
Original geschrieben von PhoenixFG
Ist gleichzeitiges Lesen und Schreiben nicht ein alter Hut. Es gibt doch Dualported-RAM. Ich glaub WRAM oder VRAM der mal eine Weile von Matrox für Grafikkarten genutzt wurde, bot auf diese Art und Weise die Möglichkeit für gleichzeitiges Lesen und Schreiben.

MfG Es geht hier nicht um gleichzeitiges Lesen und Schreiben sondern quasie um gleichzeitiges Lesen und Lesen ;)

Das kritische Element ist momentan die Zugriffszeit, also die Zeit für den aller ersten Zugriff. Dieser ist insbesondere deswegen kritisch, weil das meistens genau die Daten sind, die benötigt werden bzw. (um es noch deutlicher auszudrücken): die Daten, auf die momentan gewartet wird.

Mit posted Precharge werden intern nun quasie zwei verschiedene Zugriffe parallel bearbeitet. Man kann daher die Zugriffszeiten hinter bereits stattfindenden Transfers verbergen. Von Aussen sieht das so aus, als ob der RAM nur eine Page hätte, aber viel niedrigere Timings besäße.
Momentan scheit Posted Precharge mit 2 Reihen von Sense Amps auszukommen, was aber schon einen guten Effekt für die Zugriffszeit haben dürfte. Und sehr viel teurer wird das Ganze wohl auch nicht :)

[Haarmann]

GloomY

Ich wollte damit nur andeuten, dass es für diese Bursts auf nur 16ns oder 17ns kam. Leider wurde diese gute Zeit nie ausgenutzt, weil die Chipsätze immer so langweilig synchron/pseudosynchron gehalten wurden. Seit wir in der Welt des Caches mit der Linelänge X leben, ists nimmer zentral, wann das erste Byte eintrümmert, sondern wann der Burst zuende ist, resp die Linie voll. Würde man messerscharf timen, dann wäre bei 66MHz, mit nem 17ns fähigen FPM Steinen die Möglichkeit für 6-1-1-1 gegeben. Natürlich läuft das RAM dann asynchron. EDO kriegte sogar 5-1-1-1 hin. Auf Gafikkarten wurden solche Bursts immer genutzt, aber die ach so tollen Chipsets versagten hier auf der ganzen Linie. Das bei asynchronen DRAMs sehr sinnvolle Interleaving sah man auch so gut wie nie implementiert. Damit liessen sich statt 5-2-2-2 auch gleich 5-1-1-1 realisieren. Allerdings hätte man dann die SDRAMs nicht verkaufen können, weil diese zu Anfang auch bei 66MHz nie 5-1-1-1 hatten, sondern leider 7-1-1-1. Macht nen satten Takt schneller als EDO bei nem 4er Burst - wow ;). Das galt dann aber glaubs nur bei nem Pagehit. Hart getimte EDO Systeme waren in der Lage SDR Systeme mitem gleichen Chipset zu schlagen. Dafür kauft sich doch keiner neuen Speicher. Wer noch nen altes Board hat, das die Timings genau anzeigt und EDO und SDR fähig ist, kanns sonst mal nachsehen.

BEDO hatte wieder den schnelleren Zugriff. Sonst hätte gar Niemand je die Idee dazu gehabt. Ist wie Pipelined Burst Cache vs Sync Burst Cache. Bei 66MHz war der Pipelined nur 3-1-1-1 und der Sync 2-1-1-1. Das hinderte aber kaum nen Hersteller Pipelined Chips zu verbauen. Bei 100MHz kam dann der Sync nimmer mit. Gleiches galt für BEDO vs SDR.

EDRAM war ähnlich, nur nutzte man statt 2 Sens Amps (oder mehr) einfach gleich SRAM für genau 4 Pages (auch da sind andere Zahlen möglich). Böse gesagt alter Hut ;). EDRAM hatte übrigens 35ns Zugriffszeit und 15ns Zykluszeit und damals habs noch 486er und paar Pentium.