RAM Timings 2,5-4-4-5 viel besser als 3-4-4-8, oder nicht?

[Gast-2]

Mich interesiert mal ob die Timings bei PC4000 2,5-4-4-5 viel besser sind als 3-4-4-8, oder ist der Unterschied nicht so toll.

Für eine Antwort bedanke ich mich schon jetzt.

[Ikon]

Der Unterschied ist wohl "nicht so toll", da die beiden mittleren Werte (pre-charge time & RAS to CAS delay) den weitaus größten Einfluss auf die praktischen Latenzen haben.

Eine Anmerkung: Ein Timing von 2,5-4-4-5 macht wenig Sinn, da das ACT to pre-charge delay (der letzte Wert) mindestens* so hoch wie die Summe der beiden mittleren Werte sein muss. Korrekt wäre in diesem Fall also 2,5-4-4-8 oder 2,5-4-4-9.

*unter Umständen muss man noch ein oder zwei zusätzliche Takte für den Speicher-Controller opfern

[Gast-2]

Danke für die schnelle Antwort.

[Duran05]

Von welcher Plattform redest du denn? Athlon 64? Intel? Athlon XP?

Das macht schon einen Unterschied...

Dieser Artikel hier sollte eigentlich sollte alles klären: http://www.de.tomshardware.com/praxis/20040123/index.html

[resonatorman]

Ikon hats schon genau richtig gesagt.
Anzumerken wäre noch, daß bei DDR-Ram die CAS-Latency (der erste Wert) keinen so großen Einfluß mehr hat, d.h. zwischen CL 2,5 und CL 3 wirst du bei ansonsten identischen Werten keinen Unterschied spüren. Die Bedeutung, die der CAS-Latency immer noch zugemessen wird, stammt aus SDR-Zeiten.

[GloomY]

2,5-4-4-x macht fast gar nicht gegenüber 3,0-4-4-y aus. Wie Ikon schon richtig gesagt hat, ist bei DDR SDRAM tRCD und tRP deutlich wichtiger.
Eine Anmerkung: Ein Timing von 2,5-4-4-5 macht wenig Sinn, da das ACT to pre-charge delay (der letzte Wert) mindestens* so hoch wie die Summe der beiden mittleren Werte sein muss. Korrekt wäre in diesem Fall also 2,5-4-4-8 oder 2,5-4-4-9.

*unter Umständen muss man noch ein oder zwei zusätzliche Takte für den Speicher-Controller opfernNee, nicht ganz ;)
tRP hat nicht wirklich etwas mit tRAS zu tun. tRP ist ja die Zeit, die der Speicher zum Schliessen der Page braucht, tRAS aber die Zeit nach dem Öffnen bis man frühestens wieder Schliessen darf, also mit dem Schliessen beginnen darf.

Für tRAS ist zwingend notwendig, minimal tRCD plus die minimale Anzahl an Takten, die der Controller unterstützt (ich kenne keinen, der weniger als 4 Übertragungen, also 2 Takte unterstützt). Das absolute (technische) Minimum ist als tRCD plus 2 Takte, aber das ist nicht wirklich immer sinnvoll. Denn hier wird ja eventuell ein Burst abgebrochen, bevor er fertig ist (bei einer Burst-Length von 8).

Am Sinnvollsten ist es daher, mindestens tRCD plus die Länge eines kompletten Bursts abzuwarten. Ein Burst dauert in Takten so lange wie die Anzahl der Übertragungen durch 2 ergibt (2 Übertragungen pro Takt bei DDR SDRAM).

Bei einer Burst-Lenght von 8 und tRCD von 4 Takten muss tRAS also mindestens 8 Takte lang sein (4+8/2).

[Ikon]

Danke, GloomY, man lernt nie aus :)

Zur Einstellung der tRAS gibt es noch einen interessanten Tipp von Mushkin (http://www.mushkin.com/mushkin/pop-up/latencies.htm), die dort angegebene Formel lautet tRCD + CAS + 2.

Was sagst du dazu?

<- stellt Speichertiming jetzt von 2-2-2-4-1 auf 2-2-2-6-1 um (was nach beiden Formeln optimal wäre)

[GloomY]

Danke, GloomY, man lernt nie aus :)

Zur Einstellung der tRAS gibt es noch einen interessanten Tipp von Mushkin (http://www.mushkin.com/mushkin/pop-up/latencies.htm), die dort angegebene Formel lautet tRCD + CAS + 2.

Was sagst du dazu?

<- stellt Speichertiming jetzt von 2-2-2-4-1 auf 2-2-2-6-1 um (was nach beiden Formeln optimal wäre)Die CAS Latency hat nicht wirklich etwas damit zu tun. Für tRAS sind einzig und allein die beiden Zeitpunkte für das Öffnen und das Schließen der Page relevant. Die CL spezifiziert, nach wie vielen Takten nach einem READ Command auf eine geöffnete Page die Daten an den Ausgangspins ausgegeben werden. Der Zeitpunkt der frühesten sinnvollen Schliessung wird durch die Datenausgabe nicht beeinflusst.
Ich sehe das im Moment so, dass man halt irgend eine Formel genommen hat und weil sie dann nicht stimmte, noch mal eben zwei Takte dazuaddiert hat...


btw: Was machst du bei einer CL von 2,5 Takten? Man kann die Page nicht nach x und einem halben Takt schliessen. Commands können aber immer nur zum Zeitpunkt ganzer Takte ausgeführt werden...

[Wuge]

2,5-4-4-x macht fast gar nicht gegenüber 3,0-4-4-y aus. Wie Ikon schon richtig gesagt hat, ist bei DDR SDRAM tRCD und tRP deutlich wichtiger.
Nee, nicht ganz ;)
tRP hat nicht wirklich etwas mit tRAS zu tun. tRP ist ja die Zeit, die der Speicher zum Schliessen der Page braucht, tRAS aber die Zeit nach dem Öffnen bis man frühestens wieder Schliessen darf, also mit dem Schliessen beginnen darf.

Für tRAS ist zwingend notwendig, minimal tRCD plus die minimale Anzahl an Takten, die der Controller unterstützt (ich kenne keinen, der weniger als 4 Übertragungen, also 2 Takte unterstützt). Das absolute (technische) Minimum ist als tRCD plus 2 Takte, aber das ist nicht wirklich immer sinnvoll. Denn hier wird ja eventuell ein Burst abgebrochen, bevor er fertig ist (bei einer Burst-Length von 8).

Am Sinnvollsten ist es daher, mindestens tRCD plus die Länge eines kompletten Bursts abzuwarten. Ein Burst dauert in Takten so lange wie die Anzahl der Übertragungen durch 2 ergibt (2 Übertragungen pro Takt bei DDR SDRAM).

Bei einer Burst-Lenght von 8 und tRCD von 4 Takten muss tRAS also mindestens 8 Takte lang sein (4+8/2).

ich war bisher der meinung, dass diese grafik richtig ist. gib mal deinen senf dazu ab, denn die grafik passt ja nicht zu deiner erklärung:

http://home.arcor.de/twnetextern/scheme_de.GIF

Demnach müsste TRas = TRCD+TCL+Burstlength/2-TRP sein...

[GloomY]

ich war bisher der meinung, dass diese grafik richtig ist. gib mal deinen senf dazu ab, denn die grafik passt ja nicht zu deiner erklärung:

http://home.arcor.de/twnetextern/scheme_de.GIF

Demnach müsste TRas = TRCD+TCL+Burstlength/2-TRP sein...Die Grafik passt doch hervorragen. Dort kannst du (fast) alles ablesen, was du benötigst. :)

Wie Groß ist tRAS hier? Die 7 Takte setzen sich aus drei Takten tRCD und vier Takten für BL/2 zusammen :)

Ich glaube der Fehler bei deiner obigen Formel ist, dass du den Zeitpunkt des Verlassens der Daten über die Pins (grau markiert als "Datenübertragung") mit dem Zeitpunkt verwechselst, wo intern die Daten aus den Sense Amps ausgelesen werden (nachdem tRCD abgelaufen ist). (Siehe Anhang)
Wenn du nämlich diese graue 8er-Reihe nimmst und bis zum dem Zeitpunkt vorverschiebst, an dem tRCD zu Ende ist, dann siehst du dass sich dieses Auslesen der Daten genau in dem Zeitfenster bewegt, welches nach dem Ablaufen von tRCD und dem Beginn von tRP definiert wird. Das ist eben genau die Dauer eines Burstes und gleichzeitig die Dauer, wie lange die Page geöffnet ist.
tRAS ist ja nichts anderes als die Zeit zum Öffnen plus die Zeit bis frühestens wieder zugemacht wird. Das ist eben sinnvollerweise nach dem AUSLESEN (nicht der Datenübertragung) eines kompletten Bursts der Fall.

Und es macht ebenfalls nichts, dass die Page schon geschlossen ist, aber die Daten des Bursts trotzdem über die Datenpins nach außen weg übertragen werden. Diese wurden beim Auslesen aus den Sense Amps kopiert und eben genau so lange zurückgehalten, wie die CAS Latency andauert (quasie dass die beiden grauen Balken versetzt, also zeitlich verschoben, sind).

Noch Fragen? Eigentlich ist das alles recht logisch, wenn man es mal verstanden hat =)

[Wuge]

Jetzt verstehe ich nur Eins noch nicht, die Datenübertragung aus den Speicherzellen beginnt ja nach deiner Erklärung nachdem TRCD abgelaufen ist.
Zu diesem Zeitpunkt ist doch die Zelle noch nicht adressiert worden (nur die Page)? Die Zellenadressierung wird doch erst nach Ablauf von TRCD gemacht... Müsste da nicht mindestens ein Takt draufgehen bevor die Daten gelesen werden?

TCL ist dann die Zeit, die vom Auslesen aus der Zelle bis zum Bereitstellen am Pin vergeht, oder?

Achja, im Prinzip macht es doch nichts, TRAS kürzer einzustellen, da der Wert, den man im BIOS einstellt nur den min. Wert darstellt aber nach oben offen ist, solange der Burst andauert?

Und wenn wir gleich mal dabei sind :) Ein Burst muss nur in maximaler Länge ausgeführt werden, wenn die Daten auch benötigt werden, oder werden immer 8 Zellen ausgelesen, auch wenn nur der Inhalt einer benötigt wird?

[GloomY]

Jetzt verstehe ich nur Eins noch nicht, die Datenübertragung aus den Speicherzellen beginnt ja nach deiner Erklärung nachdem TRCD abgelaufen ist.
Zu diesem Zeitpunkt ist doch die Zelle noch nicht adressiert worden (nur die Page)? Die Zellenadressierung wird doch erst nach Ablauf von TRCD gemacht... Müsste da nicht mindestens ein Takt draufgehen bevor die Daten gelesen werden?Wenn du einen Speicheradressierungsvorgang beginnst (ACTIVE Command samt Übertragung der Zeilenadresse), dann werden die Daten einer kompletten Page aus den Speicherzellen ausgelesen und in die Sense Amps kopiert. Damit ist der Zugriff für die Zellen selbst an sich abgeschlossen. Der Rest des Zugriffs spielt sich (bis auf das Zurückschreiben nach erfolgtem Zugriff) nur noch zwischen den Sense Amps und den I/O Buffern ab.

Also:
Nachdem tRCD abgelaufen ist, liegen die Daten einer kompletten Page aus der Speichermatrix komplett und "sicher" (im Sinne von elektrisch stabil für einen Lese- oder Schreib-Zugriff) in den Sense Amps vor. Dann wird ein READ Command gesendet, mit dem die Spaltenadresse übertragen wird. Damit werden die Daten ab der zugehörigen Spalte von den Sense Amps an die I/O Buffer gesendet. Dies braucht wieder etwas Zeit, deswegen senden die I/O Buffer nicht sofort sondern eben erst nach einer gewissen Zeit, der CAS Latency.
Es werden solange Daten aus den nachfolgenden Bereichen aus den Sense Amps geholt, bis entweder die BL erreicht ist oder der Burst durch einen vorzeitigen Abbruch (PRECHARGE Command) gekappt wird. In allen Fällen findet die Übertragung der bisher aus den Sense Amps geholten Daten über die Datenpins nach "aussen" immer um den Zeitfaktor der CAS Latency verzögert statt.

Nachdem man die gewünschten Daten ausgelesen hat, muss man die Page nur noch schliessen (PRECHARGE Command). Das dauert eben tRP lange. Guck' dir mit dieser Erklärung einfach nochmal das obigen Diagramm an, dann wird's (hoffentlich) klar =)
TCL ist dann die Zeit, die vom Auslesen aus der Zelle bis zum Bereitstellen am Pin vergeht, oder?Nein, vom Auslesen aus den Sense Amps bis zur Ausgabe an den Pins.

btw: Man spricht von CL, nicht von tCL (hab' ich auch mal eine Zeit lang falsch gemacht). tCL (clock low) ist nämlich leider schon vergeben und ist das Gegenstück zu tCH (clock high) und bezeichnet die Zeit, in der die Taktsignale ansteigen bzw. abfallen.
Achja, im Prinzip macht es doch nichts, TRAS kürzer einzustellen, da der Wert, den man im BIOS einstellt nur den min. Wert darstellt aber nach oben offen ist, solange der Burst andauert?Zum einen ist es (wie unten erläutert) eine Performance-Sache und zum anderen eine Frage, wie schnell der Speicher das kann. Niedrige tRAS Zeit bedeutet kurze Zeit zwischen dem Auslesen der elektrischen Ladung aus den Kondensatoren der Speicherzellen in die Sense Amps und dem exakten Gegenteil, nämlich des Ladens der Kondensatoren durch die Sense Amps.

Dieses Umschalten von "Empfangen" und dann gleich schnell wieder "Senden" geht eben nicht sofort sondern hat eine gewisse Verzögerung. Wenn diese unterschritten wird, dann kann nicht mehr sichergestellt werden, dass die Inhalte auch wieder richtig in die Speicherzellen zurückgeschrieben werden.
Und wenn wir gleich mal dabei sind :) Ein Burst muss nur in maximaler Länge ausgeführt werden, wenn die Daten auch benötigt werden, oder werden immer 8 Zellen ausgelesen, auch wenn nur der Inhalt einer benötigt wird?Es werden quasie immer mehrere Übertragungen benötigt. Der Hauptbenutzer des Speichers ist die CPU und die holt immer ganze Cachelines, also Blöcke der Größe 32 Byte (P3, K6), 64 Byte (alle Athlons) oder 128 Byte (P4) aus dem Speicher. Das sind eben meistens 4 (selten) oder 8 Übertragungen.
Wenn man 8 Übertragungen benötigt und z.B. durch einen vorzeitigen Unterbruch nur 4 Übertragungen aus dem Speicher erhält, dann fehlen eben noch die restlichen 4. Diese müssen dann nochmal adressiert werden, was natürlich Zeit kostet und damit die Performance verschlechtert. Deswegen möchte man wenn man schon die ganzen Wartezeiten zum Adressieren benötigt dann auch möglichst alles, was man braucht, in einem Rutsch übertragen.

Die berechtigte Frage ist, ob der Speichercontroller so intelligent ist und eine Übertragung, die er durch niedrigere tRAS Werte schon früher abbrechen könnte, auch wirklich bis zu Ende durchführt. Zumindest hat Michael Schütte - Betreiber von Lostcircuits.com und seines Zeichens RAM-Guru - diesbezüglich mir gegenüber geäußert, dass die Speichercontroller relativ beschränkt seien (kann den Link mal raussuchen bei Interesse). Man muss ihnen also quasie den vorzeitigen Abbruch verbieten, sonst machen sie es, weil sie noch eine Reihe anderer Zugriffe in ihrer Warteschlange haben...

[Wuge]

vielen Dank für die ausführliche Erklärung, ich bin jetzt durchgestiegen... Hab mir den Thread komplett auf die Festplatte gespeichert. Leider liest man zu viel unvollständige oder falsche Erklärungen zu solchen Vorgängen im Internet.

TRAS wird bei mir jetzt auf 7 gestellt.

[Gast-2]

Den Thread hatte ich eröffnet weil ich mir für mein Intel System entweder Speicher OCZ PC4000 Gold Edition 250MHZ bei CAS 2,5-4-4-7, oder Corsair XMS3200XL PC3200 bei CAS 2-2-2-5 mit Samsung TCCD Chip holen möchte. Der Corsair soll ja auch mit 250 FSB laufen.

Welchen von beiden Speicher würdet Ihr empfehlen.

[Wuge]

also ich hab (siehe sig) den Corsair Speicher drinn. Er geht mit 2-2-2-5 über 210 MHz, genau hab ichs noch nicht ausgelotet. Aktuell hab ich mein System aufgrund der sommerlichen Temperaturen mit 236 FSB und 2,5-3-3-7 laufen.

Hab aber schon Tests mit FSB 240+ gemacht und hab den Speicher bei 2,65V und 2,5-3-3-6 nicht an die Grenzen bringen können. Denk mal mit 2,85V geht er bis 260 ohne schlechtere Timings.

P.S. Das er bei FSB 215+ kein CL2 mehr schafft liegt sicher am Board, hatte vorher Kingston HyperX drinn, der ließ sich über 197MHz auch nicht mehr mit CL2 betreiben.

[resonatorman]

Wuge
Guck mal in deine PMs.

[Tomcat70]

nach lesen des ganzen threads kommt man ja fast zu dem schluss das die meisten rams spd-mässig "falsch programmiert" sind?!

wie tragisch ist denn nun ein zu kurzes tras in der praxis tatsächlich?

ich hab z.b spd im bios eingestellt und mein board verwendet laut aida 2.5-3-2-6

ist das nun ein risiko oder nicht?

und wie lange ist ein burst beim i875 (mit eingeschaltetem PAT)?