Archiv verlassen und diese Seite im Standarddesign anzeigen : Centaur / VIA bringt 64 Bit CPU in H1 2006
stickedy
2004-10-05, 23:40:10
Siehe hier:
http://www.via.com.tw/en/resources/pressroom/2004_archive/pr041005_fpf-isaiah.jsp
http://www.theinquirer.net/?article=18888
Ich tippe mal auf ein Design für AMD Sockel, also mit HT-Anbindung. Würde mich wundern, wenn sie weiterhin was für Intel-Sockel bringen würden... Wäre natürlich auch möglich, dass es die CPU nur für embedded Lösungen gibt und nicht als standalone Desktop-Version!
Trotzdem imho auf jeden Fall interessant! Bin mal gespannt, ob das endlich mal ne neue Architektur von Centaur ist oder wieder nur ein aufgebohrter WinChip C6 ;)
Aachenmade
2004-10-06, 00:41:41
Da in der Ankündigung auf der Via-Seite nichts von einem integrierten Speichercontroller zu finden ist, bezweifle ich jetzt einfach mal daß der Prozi für A64 Boards geeignet sein wird. Der "High-Speed-Fronsidebus" hört sich eher nach P4 Chipsätzen an. Allerdings kann es natürlich auch sein, daß sie was eigenes nehmen.
Bye
Aachenmade
BlackBirdSR
2004-10-06, 07:15:25
Ich tippe auf den P4 Bus.
Ansonsten hört man von einer OutofOrder CPU.
Scheint ein größeres Unternehmen zu sein, als nur ein bischen den CN aufzubohren.
StefanV
2004-10-06, 08:45:25
Ich auch.
Die Frage ist nur welcher Sockel:
LGA775 oder den 'veralteten' S478??
€dit:
Wenn Mem Conti integriert, dann natürlich S754 bzw S939, was anderes macht dann auch keinen Sinn, naja, mal abwarten und Tee rauchen...
Holundermann
2004-10-06, 09:35:42
eben auf heise gelesen:
Vom Opteron hat der CN aber nicht nur eine 64-Bit-Erweiterung (und das NX-Bit) übernommen, sondern auch die Idee, einen Speichercontroller in den Prozessor zu integrieren, worauf der Centaur-Chef aber nicht weiter einging.
link: http://www.heise.de/newsticker/meldung/51846
also doch s939 :)
eben auf heise gelesen:
Vom Opteron hat der CN aber nicht nur eine 64-Bit-Erweiterung (und das NX-Bit) übernommen, sondern auch die Idee, einen Speichercontroller in den Prozessor zu integrieren, worauf der Centaur-Chef aber nicht weiter einging.
link: http://www.heise.de/newsticker/meldung/51846
also doch s939 :)
Das hat klare Performancevorteile für VIA und Memcontroller bauen können se ja auch ;) Warum also nicht?
Bald VIA Prozessoren auf SIS oder NV Chipsätzen benutzen :D
Das klingt alles sehr interessant.
Vorallem in Sachen FPU und SSE2.
Allerdings kennen wir ja die Versprechen der Hersteller. Es wird selten so heiss gekocht, wie propagiert ;)
BBSR
Holundermann
2004-10-06, 10:59:43
naja, vorallem weil das ja mehr auf den serverbetrieb abzielt und da gibts halt dann schon interessantere alternativen von amd und intel (multicore...) aber preislich stehn die via prozessoren sicher gut da!
CamRon
2004-10-06, 11:21:05
Von den Specs her hört sich der Prozessor definitiv interessant an. Allerdings erinnere ich mich noch sehr gut an die "stark gesteigerte FPU-Performance" im Gegensatz zu den alten Cyrixen in der C3 CPU :|
Es wäre allerdings toll, wenn VIA die Erfahrung im Stromsparen miteinfliessen lässt...
BubbleBoy
2004-10-06, 11:37:11
.
Bin mal gespannt, ob es die neuen Dinger dann wirklich einzeln gibt oder doch wieder nur bereits aufgelötet.
? die aktuellen gibts doch auch einzeln
stickedy
2004-10-06, 12:19:23
Also angeblich soll es den Esther aka C5J aka C7 (also den Nachfolger des C3) ja nicht mehr als Sockel-Version geben. Allerdings deutet doch zwischenzeitlich viel drauf hin, dass diese Absicht geändert wurde:
1. Benennung C7 und C7-M, Eden wird für embedded/LowPower beibehalten. Würde es keine Sockel-Version geben, würde der C7 keinen Sinn machen.
2. Unterstützung des Pentium M/4 Buses und einer eigenen Centaur/VIA-Lösung. Ohne Sockel könnte man auf den Intel-Bus verzichten, da ja sonst sowieso nur mit eigenen Chipsätzen verknüpft werden würde.
Wenn es den C7 also als Sockel-Versionn geben wird, dann schätz ich mal, dass das beim CN auch so sein wird.
Allerdings spricht Heise ausdrücklich von einem "VIA-Bus", ein anderer wird nicht erwähnt... Das spricht wohl eher gegen Socket754/939 und HT, aber zum gegenwärtigen Zeitpunkt kann man da wohl nur spekulieren. Möglich wäre auch eine Hybrid-Version wie der C5J (ist im Heise-Artikel falsch ausgeführt: C5J ist ein C5P + NX-Bit + SSE2 (vermutlich) + zusätzlich VIA-Bus zum GTL+Protokoll! Sollte ne email schreiben...), der wär dann für embedded Sachen und für Sockel-Version gerüstet.
Das Design der CPu hört sich jedenfalls gut an! Scheinbar ist das wirklich ne komplett neue Architektur! Und das nach über 10 Jahren...
StefanV
2004-10-06, 13:13:47
Allerdings spricht Heise ausdrücklich von einem "VIA-Bus", ein anderer wird nicht erwähnt... Das spricht wohl eher gegen Socket754/939 und HT, aber zum gegenwärtigen Zeitpunkt kann man da wohl nur spekulieren. Möglich wäre auch eine Hybrid-Version wie der C5J (ist im Heise-Artikel falsch ausgeführt: C5J ist ein C5P + NX-Bit + SSE2 (vermutlich) + zusätzlich VIA-Bus zum GTL+Protokoll! Sollte ne email schreiben...), der wär dann für embedded Sachen und für Sockel-Version gerüstet.
Hm, V-Link?? :)
incurable
2004-10-07, 12:18:42
Also Intel-Sockel darf Via jedenfalls nicht benutzten.
Also Intel-Sockel darf Via jedenfalls nicht benutzten.
glaube doch, denn die haben das lizensiert.
stickedy
2004-10-07, 15:32:44
VIA hat zugesagt, die Sockel nur für ne gewissen Zeit zu nutzen. Ich denke, es waren 5 Jahre. Wenn man die Zeitspanne sie dieser Vereinbarung und dem Zeitpunkt, zu dem die CPU fertig sein soll, dann dürften die 5 Jahre zum größten Teil rum sein, würde sich also imho nicht rentieren...
incurable
2004-10-07, 15:35:26
Nein, lizensiert haben sie die P4-Busprotokolle, im gleichen Vertrag steht aber auch, dass Via keine Sockel-kompatiblen Prozessoren vermarkten darf:
As part of the agreement Intel granted VIA a license to sell microprocessors that are compatible with the x86 instruction set but not pin compatible or bus compatible with Intel microprocessors.
As part of the agreement Intel granted VIA a license to sell microprocessors that are compatible with the x86 instruction set but not pin compatible or bus compatible with Intel microprocessors.
Alles klar :rolleyes:
http://www.via.com.tw/en/resources/pressroom/2003_archive/pr030408patentcase.jsp
Dann wirds wohl doch ein AMD Sockel werden ;)
Probieren wir doch mal, zwischen den Zeilen zu lesen ... :confused:
http://www.xbitlabs.com/articles/chipsets/display/via-interview-2.html
StefanV
2004-10-07, 16:31:00
Probieren wir doch mal, zwischen den Zeilen zu lesen ... :confused:
http://www.xbitlabs.com/articles/chipsets/display/via-interview-2.html
Und was sagt uns das?! :|
Bin ich der einzige den es vom Hocker reißt, dass VIA ein "Out of Order"-Design bringen will?
Das ist doch ein radikaler Umschwung von der bisherigen Strategie. Ich wüsste nicht wie sich dieses Teil noch von der Konkurrenz in Form von z.B. Intels Shelton absetzen sollte.
Die Unterschiede dürften marginal sein, VIA kann höchstens noch mit der Plattform punkten.
Shelton?
da wäre doch die Frage, für wie blöd intel die 3.Welt hält, oder :rolleyes:
Warum sollte Centaur nicht ein großer Wurf gelingen?
Ich erwarte weder AMD noch intel Sockel.
Scheinbar geht Via in Nichen im Server und Homecinemamarkt und bleibt beim Mini-ITX :wink:
Bokill
2004-10-08, 15:27:52
Ich denke auch, dass der neue C7 einen eigenen Bus/Link spendiert bekommt. Aber mit einer I/O Einheit, die sowohl noch auf den derzeitigen Plattformen von VIA läuft, wie auch dann später auf eigenständigen Lösungen ... vermute ich.
Quellen direkt darüber habe ich nicht über meine Vermutung. Aber ich denke, dass VIA ihre bisherige Basis nicht zerstören wollen, da wäre solch ein Bastard für verscheidene I/O Standards in sich logisch.
Eigenständige Plattformen hat VIA ja schon geschaffen ... schauen wir mal :)
MFG Bokill
robbitop
2004-10-09, 13:18:31
ich frage mich, ob die FPU endlich pipelined ist.
BlackBirdSR
2004-10-09, 13:24:20
ich frage mich, ob die FPU endlich pipelined ist.
In Sachen FPU dürfte sich schon einiges tun, schließlich hat man mit der jetzigen FP-Leistung des C5 keine Chance mehr gegen Celerons und Semprons oder gar GeodeNX.
Ob es reicht um AMD und Intel Paroli bieten zu können?
Hängt wohl am Ende auch viel von der SSE2 Implementierung ab. (Win64 nutzt ja nur noch skalares SSE2 für Gleitkommaberechnungen)
robbitop
2004-10-09, 13:30:14
skalar im Sinne von: 1 FPU schafft 4 Skalare Ops/Takt?
ich frage mich, ob die FPU endlich pipelined ist.
Die hat schon immer ne Pipeline und ist sogar Superskalar, nur kann der Prozessor nicht Out-Of-Order ausführen.
Win64 nutzt ja nur noch skalares SSE2 für Gleitkommaberechnungen
Das machst du eh mit den normalen FPU Einheiten. Im Prinzip ist es sogar einfacher, weil man es leichter dekodieren kann.
BlackBirdSR
2004-10-09, 13:52:59
skalar im Sinne von: 1 FPU schafft 4 Skalare Ops/Takt?
Nein, im Sinne von 1 FPU schafft 1Op/Takt.
Aber eben nicht über den x87 Befehlssatz, sondern über den von SSE2.
Der Stack fällt so z.B weg, ausserdem hat man 16 statt 8 Register.
robbitop
2004-10-10, 03:30:29
Die hat schon immer ne Pipeline und ist sogar Superskalar, nur kann der Prozessor nicht Out-Of-Order ausführen.
würdest Du das für die Unwissenden (u.A. mich :)) erläutern?
Nein, im Sinne von 1 FPU schafft 1Op/Takt.
Aber eben nicht über den x87 Befehlssatz, sondern über den von SSE2.
Der Stack fällt so z.B weg, ausserdem hat man 16 statt 8 Register.
-> dito. Bitte erläutern, da ich damit kaum was anfangen kann :(
BlackBirdSR
2004-10-10, 09:09:25
würdest Du das für die Unwissenden (u.A. mich :)) erläutern?
(
Um überhaupt zu funktionieren braucht jede CPU eine Pipeline.
Quasi die Strecke beginnend mit dem Holen der Befehle aus dem Cache bis zum rauswerfen aus dem Kern.
Die jetzigen Via Chips müssen dabei durch ca 16 Stufen für ALU Befehle.
(müssten also eigentlich nach der Bauernregel Pipeline = Takt, sehr hoch kommen. Aber da gibts so viele anderer Variablen die das beschränken)
Wenn du dann noch eine komplett pipelined Einheit hast, kann diese jeden Takt einen neuen Befehl annehmen.
Nehmen wir an, ein Befehl benötigt 4 Takte (Stell dir ne Warteschlange mit 4 Plätzen vor) für die Ausführung.
Beim 2. Takt rückt er einen Schritt weiter in der Pipeline, während ein neuer Befehl auf Platz1 einrückt. Nach 4 Takten hast du 4 Befehle in der Pipeline.
Es wird nun jeden Takt ein Befehl fertig. Bei einer Non-pipelined Einheit würde es immer 4 Takte dauern bis ein Befehl fertig wird.
Superskalar sind eigentlich alle CPUs seit dem Pentium. Das heisst grob nichts Anderes, als dass die CPU mehrere Befehle gleichzeitig an die AUsführungseinheiten übergeben kann.
AMD spricht z.B gerne von einer 9-fach Superskalaren CPU. Mag vielleicht mit etwas Altersblindheit in der Theorie stimmen. ;)
Beim Via C3 dürfte das viel weniger sein.
OutofOrder ist eine Technik um die CPU besser auszulasten.
Normal legt der Compiler die Reihenfolge der Befehlsausführung fest.
Streng nach Programmablauf eben. Allerdings ist das nicht immer optimal um die CPU auszulasten.
Also analysiert die CPU den Code und erlaubt sich, diesen so auszuführen wie sie es für richtig hält. Wenn Code findet, der nicht von einander abhängig ist, spielt es keine Rolle wer zuerst ausgeführt wird.
Wichtig ist nur, dass man sie in Reihenfolge wieder aus dem Kern schmeisst.
Wenn die CPU nur InOrder ist (SUN, IA64, Via C3) muss entweder der Compiler ordentlich schufften, oder es bleibt Performance auf der Strecke.
Der Nachteil von OutofOrder-Execution ist der Aufwand den es benötigt.
zur Sache mit der FPU:
Normal kann ein K8 ja maximal 2 skalare FP-Operationen gleichzeitig durchführen.
Also eine ADD und eine MUL Operation.
Aus versch. Gründen nimmt man die FP-Einheiten auch für SSE/MMX und Co her.
Bei SSE2 gibt es jetzt allerdings nicht nur die Möglichkeit SIMD Code auszuführen, man kann damit auch "ganz normal" rechnen.
Statt 2x64Bit im 128Bit Register rechnet man eben nur mit einem 64Bit Wert.
Wegen den FPUs kann der K8 ja 1xADD & 1xMUL. Das ändert sich hier nicht.
Es bleibt also bei 2 OPs/Takt.
Da man die aber als SSE2 Befehle ausführt, fallen einige Nachteile der alten FPU weg.
So bekommt man z.B nur durch SSE2 doppelt so viele Register.
robbitop
2004-10-10, 09:55:09
was bringen mir mehr Register?
Wenn ich SIMD voll ausschöpfe habe ich aus beiden FPUs theoretisch 8 aritmetische Ops/Takt. Ich denke mal, dass die CPU deutlich flexibler ist, als ALUs in VPUs. Sie sollten also Vertikales und Horizontales Splitting beherrschen und somit von 2 Vec4 OPs bishin zu 8 skalaren Ops kommen (wenn denn in dem Takt auch genau 4 skalare MULs und 4skalare OPs gebraucht werden).
Klingt für mich nach einem schlechten Tausch ( 8 gegen 2)...oder verstehe ich es noch immer nicht?
@coda
soweit ich weiss hat man beim C3 durchgemessen, dass deren Rechenwerke nur alle 16 Takte ein Ergebnis ausspucken. Somit können also keine neuen Befehle in die Pipeline während einer bereits in der Pipeline ist. Und da man zum Ausmessen ganz einfache Operationen nimmt (einzelene MAD's), sollte bei dieser Messung Out of Order keine Rolle spielen (oder wieder Denkfehler meinerseits??).
Somit sind die C3 Rechenwerke nicht fully pipelined
BlackBirdSR
2004-10-10, 10:04:28
was bringen mir mehr Register?
Wenn ich SIMD voll ausschöpfe habe ich aus beiden FPUs theoretisch 8 aritmetische Ops/Takt. Ich denke mal, dass die CPU deutlich flexibler ist, als ALUs in VPUs. Sie sollten also Vertikales und Horizontales Splitting beherrschen und somit von 2 Vec4 OPs bishin zu 8 skalaren Ops kommen (wenn denn in dem Takt auch genau 4 skalare MULs und 4skalare OPs gebraucht werden).
Klingt für mich nach einem schlechten Tausch ( 8 gegen 2)...oder verstehe ich es noch immer nicht?
Du kannst durch SIMD entweder 4Ops á 32Bit berechnen oder 2Ops á 64Bit.
Realistisch sind vielleicht 2.7-3 respektive 1-3-1.7 Ops/Takt.
Also maximal 2x [ADD&MUL]
Leider ist es nicht so leicht, Code zu vektorisieren. Daher spielt SIMD noch immer eine relativ kleine Rolle.
Mehr Register erlauben es dir, mehr Daten bereitzuhalten, ohne dass man ständig Auslagern und nachladen müsste. Bringt auch ein paar Prozent.
@coda
soweit ich weiss hat man beim C3 durchgemessen, dass deren Rechenwerke nur alle 16 Takte ein Ergebnis ausspucken. Somit können also keine neuen Befehle in die Pipeline während einer bereits in der Pipeline ist. Und da man zum Ausmessen ganz einfache Operationen nimmt (einzelene MAD's), sollte bei dieser Messung Out of Order keine Rolle spielen (oder wieder Denkfehler meinerseits??).
Somit sind die C3 Rechenwerke nicht fully pipelined
Ich weiss es nicht genau.
Eigentlich sollten sie pipelined sein.
Allerdings können solche Ergebnisse wegen InOrder und sonstigen Sachen arg verfälscht werden. Dass die FPU des C3 aber so richtig schwach ist, daran sollte es keinen Zweifel geben ;)
mrdigital
2004-10-10, 10:46:01
Register sind der schnellste Speicher, auf den eine Rechenmaschine zugreifen kann. Keine Waistates, Latzenzen oder sonst was, die Information ist nach einem Takt da bzw in einem Takt gespeichert. Ein Speicherzugriff ist um Grössenordnungen langsamr (ca Faktor 10 wenn die Daten aus dem L1 Cache kommen, Faktor 20 für den L2 und Faktor 100 und mehr wenn sie aus dem RAM kommen)
Endorphine
2004-10-10, 12:15:03
Bin ich der einzige den es vom Hocker reißt, dass VIA ein "Out of Order"-Design bringen will?
Das ist doch ein radikaler Umschwung von der bisherigen Strategie. Ich wüsste nicht wie sich dieses Teil noch von der Konkurrenz in Form von z.B. Intels Shelton absetzen sollte.
Die Unterschiede dürften marginal sein, VIA kann höchstens noch mit der Plattform punkten. Geht mir genau so. Ich frage mich vor allem, wie VIA mit einer "entdrosselten" OOO-Konstruktion mit dem bisherigen kleinen Budget die Leistungsaufnahme begrenzen will...
Der Shelton könnte überhaupt ein EPIA-Killer sein, wenn Intel nur gewillt wäre, da richtig etwas draus zu machen und die Plattform in zig Ausstattungsvarianten für jede Nische anbietet. Vor allem mit DVI, S-Video, S/P-DIF etc. ab Werk, was VIA bis heute nicht schafft.
Der CN400 mit FSB200 fehlt auch immer noch (sollte schon Anfang 2004 im Laden stehen), ebenso ist bis auf ein Sample bei PC-Watch noch kein C5P aufgetaucht. VIA lässt sich einfach viel zu viel Zeit für jede noch so kleine Weiterentwicklung imho. Und vom C5Z sehe ich auch nichts...
Irgendwie ziemlich enttäuschend derzeit. Die einzige greifbare Innovation ist die VT8237-Southbridge, gepaart mit dem VT8623 (CLE266 NB), toll. Das ist alles, was innerhalb von 2 Jahren an Neuigkeiten kam. Dabei ist die VT8237 auch schon wieder veraltet, ein VIA VT8251 mit 2 PCIe-Lanes wäre Stand der Technik. Dass das immer alles so lange dauern muss bei VIA... :rolleyes:
Mir fallen sogar noch weitere Dinge ein, die immer wieder gezeigt, aber nie produziert wurden: dual-C5P auf Mini-ITX mit CN400 und VT8237. Gezeigt auf dem Microprocessor Forum 2003. Und - wo gibt's die Dinger nun ein Jahr später zu kaufen?
Ich habe irgendwie das Gefühl, dass VIA derzeit nur die cash cow EPIA melkt, bis es nicht mehr geht, und dabei teure Entwicklungen so lange hinauszögert, bis wirklich niemand mehr die veraltete bestehende Hardware haben will. Konkurrenz (z. B. durch den Shelton) wäre imho wirklich mal bitter nötig, um VIA Feuer unter dem Hintern zu machen.
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