Infos zum neuen Itanium

[BlackBirdSR]

Ohne viele Kommentare..

http://babelfish.altavista.com/babelfish/trurl_pagecontent?lp=ja_en&trurl=http%3a%2f%2fpcweb.mycom.co.jp%2farticles%2f2005%2f02%2f11%2fisscc2%2f

oder vielleicht doch:
Intel gibt an, dass die 1.5 Milliarden Transistoren für den L3 Cache 5W verbrauchen sollen.

[GloomY]

Ohne viele Kommentare..

http://babelfish.altavista.com/babelfish/trurl_pagecontent?lp=ja_en&trurl=http%3a%2f%2fpcweb.mycom.co.jp%2farticles%2f2005%2f02%2f11%2fisscc2%2f

oder vielleicht doch:
Intel gibt an, dass die 1.5 Milliarden Transistoren für den L3 Cache 5W verbrauchen sollen....d.h. 95W für den Core? Das kommt mir ehrlich gesagt recht viel vor, wo der Core doch relativ einfach gehalten sein soll. Versteht jemand den Absatz unter den beiden Kuchengrafiken?

Ansonsten: dynamische Übertaktung durch Foxton scheint recht interessant zu sein (bis zu 10% schneller). Und natürlich dass der L2 Cache nun harvard-mäßig in Befehle und Daten unterteilt ist. Ich deute das als eine Notwendigkeit, die durch die immens große Codierung der EPIC Befehle entstanden ist...

[Stone2001]

oder vielleicht doch:
Intel gibt an, dass die 1.5 Milliarden Transistoren für den L3 Cache 5W verbrauchen sollen.
hmmm, das ist bemerkenswert! Intel muß seine 90nm Fertigung inzwischen wirklich im Griff haben. Voher hätte ich alleine die statische Verlustleistung der Caches auf 15W oder mehr beziffert (das wären dann 10-8A je Transistor gewesen). Ok, wenn man bedenkt, was Intel inzwischen für Techniken entwickelt hat... . Respekt Intel.
Was mich jetzt noch interessieren würde ist, wie sich die 1.5 Milliarden Transistoren der Caches aufteilen, vorallem wenn man bedenkt, das Intel als L3-Cache eine '1T-SRAM-Zelle' (im Prinzip also DRAM AFAIK) benutzt. Selbst mit einer 6T-Zelle kommt man auf 250MB Ram. Die angegebenen 24MB sind in etwa 150 Millionen Transistoren (angenommen Intel verwendet eine 6T-Zelle) plus ein paar als Schreib bzw. Leseverstärker oder Ausgangsregister.

Was mir auch gerade noch aufgefallen ist, das Intel nur 7 Lagen Kupfer zur Verdrahtung benötigt. IBM verwendet beim Power5 schon 8!

[GloomY]

AFAIK ist der L3 Cache reines SRAM. Dann kommen auch die 1,5 Mrd. Transistoren hin. (24 MiB * (6 Transistoren / Bit) = 24 * 1024 * 1024 * 8Bit/Byte * (6 T/ Bit) = ~ 1,5 Mrd. Transistoren)

[Muh-sagt-die-Kuh]

...d.h. 95W für den Core? Das kommt mir ehrlich gesagt recht viel vor, wo der Core doch relativ einfach gehalten sein soll. Versteht jemand den Absatz unter den beiden Kuchengrafiken?95 W für 2 Cores ;)

Das haut so pi-ma-Daumen hin, ein Itanium-Core ist zwar relativ simpel gestrickt, hat aber viele Ausführungseinheiten die dank Predication auch recht viel zu tun haben..Und natürlich dass der L2 Cache nun harvard-mäßig in Befehle und Daten unterteilt ist. Ich deute das als eine Notwendigkeit, die durch die immens große Codierung der EPIC Befehle entstanden ist...Das ist definitiv eine Notwendigkeit.....die einen ziemlich großen Anteil an der Performancesteigerung haben sollte. Die Architektur lebt von ihrer großen low-latency Caches, wobei Montecito mit seinem coarse-grained Multithreading nicht ganz so empfindlich wie seine Vorgänger sein dürfte.

[Stone2001]

AFAIK ist der L3 Cache reines SRAM. Dann kommen auch die 1,5 Mrd. Transistoren hin. (24 MiB * (6 Transistoren / Bit) = 24 * 1024 * 1024 * 8Bit/Byte * (6 T/ Bit) = ~ 1,5 Mrd. Transistoren)
Jetzt hab ich meinen Fehler! Danke!