GeForce256 - RAM-Controller

[aths]

Ich erinnere mich dunkel, dass schon GeForce256 das 128-Bit-DDR-Interface irgendwie in 4x64 Leitungen aufteilte. Hat jemand weiterführende Links, oder bin ich da total auf dem Holzweg?

[Ganon]

Hab ich noch nicht gehört! Zumindest nicht in Verbindung mit der GF1DDR! Macht das nicht die GF3 mit mit ihrer Lightspeed Memory Architecture?

[ow]

Holzweg AFAIK.:D

[Doomtrain]

Soweit ich weiß, hat der GeForce keinerlei gesplitteten Bus. Braucht er auch nicht, da er nicht so Bandbreitenlimitiert ist. Das Verhältnis zur Füllrate ist sehr gut (480MP zu 4,8GB so um die Kante rum.

[ow]

Doomtrain


Die theoretische Bandbreite ist nicht das Problem, sondern die Ausnutzung selbiger in der Praxis.


Der Gf1 hat vier Pipes. Wenn eine davon in's RAM schreibt/aus dem RAM liest, habe die drei anderen Pause (kein RAM-Zugriff moeglich).

Beim GF3/4 koenne alle 4 Pipes simultan ueber den CBMC schreibend/lesend auf's RAM zugreifen. Die Pipes blockieren sich nicht gegenseitig.