Dual Cell-Based Blade

[up¦²]

Based on the IBM Cell BE (Broadband Engine) processor.
...
will offer unprecedented peak performance of 400 GFLOPS and feature two IBM Cell BE processors, as well as XDR memory from Rambus.
...
Scalable to seven blades in a 7U configuration, the Dual Cell-Based Blade is expected to provide up to 2.8 teraFLOPS of processing performance in a 7U form factor, and up to 16 teraFLOPS in a six-foot rack.
...
will run on the Linux OS, and Mercury will provide the Eclipse-based open source software framework necessary to harness the tremendous processing power of the Cell processor architecture -- integrating the compilers, debuggers, math libraries, utilities and middleware in a seamless fashion.


http://www.mc.com/cell/press2.cfm


Datasheet:
http://www.mc.com/literature/literature_files/Cell_blade-ds.pdf

[Jesus]

hm

The Power™ processing element (PPE) has dual hardware multithreading
and a standard VMX vector processing engine. It has separate
32 KB L1 data and instruction caches and 512 KB of L2 cache.

Ist das also ein DD2 CELL?

[GloomY]

hm

Ist das also ein DD2 CELL?Was ist ein "DD2 Cell"?

[zeckensack]

Was ist ein "DD2 Cell"?Ein Respin des ursprünglichen Cell-Designs, mit einem leicht verstärkten "PPE". Dieses Respin hat auch seinen Weg in die PS3 gefunden, wie man hört.

[Coda]

Ist das also ein DD2 CELL?Sieht so aus.
Der eine Core ist stärker als die zwei alten einzelnen, also wird man wohl kaum alte sehen.

[GloomY]

Ein Respin des ursprünglichen Cell-Designs, mit einem leicht verstärkten "PPE". Dieses Respin hat auch seinen Weg in die PS3 gefunden, wie man hört.Ahja.

Danke Google hab' ich mich jetzt auch informiert (http://www.realworldtech.com/page.cfm?ArticleID=RWT072405191325). :)

[up¦²]

Zum Artikel von David Wang (RWT) passt einer von Hannibal (AT):
More information on STI's Cell (http://arstechnica.com/news.ars/post/20050825-5242.html)

:wink:

[Jesus]

Sieht so aus.
Der eine Core ist stärker als die zwei alten einzelnen, also wird man wohl kaum alte sehen.

Warne da je zwei drin? Afaik wurden doch nur welche mit einer kleine PPE gebaut...

[Demirug]

Schade ich hatte eigentlich auf ein anders Produkt von Mecury gehoft.

Coda, kann es sein das du da DualCore mit DualThreading durcheinader gebracht hast?

[Coda]

Coda, kann es sein das du da DualCore mit DualThreading durcheinader gebracht hast?Nein. In einem Sony-Paper das ich gelesen habe steht eindeutig drin, dass man die PPU als zwei unabhängige Cores betrachten soll und sie eigentlich nur Kontrolllogik sharen.

[Demirug]

Nein. In einem Sony-Paper das ich gelesen habe steht eindeutig drin, dass man die PPU als zwei unabhängige Cores betrachten soll und sie eigentlich nur Kontrolllogik sharen.

Jetzt weiß ich was du meinst. Den Text kenne ich sowie eine zusätzliche Erklärung eines Entwicklers dazu. Wichtig dabei ist der Zusatz "Bei halben Takt". Das Multithreading Prinzip das bei der PPU genutzt wird funktioniert am besten wenn die beiden Threads immer wechselweise eine Instruktion in den Kern einbringen.

[mocad_tom]

Das In-Order-Design + SMT ergänzen sich sehr gut.
Hat ein Thread einen Cache-Miss und muß warten kann derweil der andere die Pipeline auslasten.
Besonders ins Gewicht fällt dies bei der Xbox360-CPU.
Jon Stokes spekuliert sogar, das diese PPEs diesen Threads Prioritäten zuweisen können.
http://arstechnica.com/articles/paedia/cpu/xbox360-2.ars/5

Ein Thread der mehr Stalls oder Cache misses verursacht kann dabei eine höhere Prio erhalten als ein relativ linearer Thread. Bei Misses füllt der lineare Thread trotzdem die Pipe - so die Theorie.

Grüße,
Tom