Neues zum K8L

[Datenschleuder]

Von der Praesentation auf dem Spring Processor Forum:

0. Native quad core
1. Hypertransport up to 5.2GT/s
2. Separate power planes and pstates for north bridge and CPU
3. 128b FPUs - see 14,15
4. 48b virtual/physical addressing and 1GB pages
5. Support for DDR2, eventually DDR3, FBD1,FBD2
6. I/O virtualization and nested page tables
7. RAS features
8. 32B instead of 16B ifetch
9. Indirect branch predictors
10. OOO load execution
11. Several new instructions

Coprocessors: media processing, JVM/CLR acceleration, TOE, XML or SSL processing.


http://img399.imageshack.us/img399/4862/k8ldieshot9xn.jpg (http://imageshack.us)

[reunion]

Hier die Quelle: http://www.the-inquirer.net/?article=31761 :rolleyes:

[Coda]

Manche Sache in dem Artikel machen mal wieder überhaupt keinen Sinn. Inq halt.

[Gast]

reunion[/POST]']Hier die Quelle: http://www.the-inquirer.net/?article=31761 :rolleyes:Nein, die gelisteten Punkte sind gesammelte Infos von den Folien auf der Konferenz.

uebrigens:
http://img353.imageshack.us/img353/904/bobo107988hv.jpg (http://imageshack.us)

[reunion]

Der Brisbane soll laut DailyTech soagr noch 2006 kommen:
http://www.dailytech.com/article.aspx?newsid=2354

[SKYNET]

reunion[/POST]']Der Brisbane soll laut DailyTech soagr noch 2006 kommen:
http://www.dailytech.com/article.aspx?newsid=2354

dann steige ich ja doch noch, dieses jahr auf AM2 um... mist! X-D

[dildo4u]

reunion[/POST]']Der Brisbane soll laut DailyTech soagr noch 2006 kommen:
http://www.dailytech.com/article.aspx?newsid=2354
Und der Brisbane ist dann der sagenumwobende 8KL? weil laut dieser liste sind die 65nm X2 nicht wirklich schneller da wird sogar nur bis zum 4800 gelistet.

AMD 65nm Desktop Processor Roadmap 2006
Processor Socket Core TDP Launch Date
Athlon 64 4800+ AM2 Dual ??? 12/06
Athlon 64 4600+ AM2 Dual ??? 12/06
Athlon 64 4400+ AM2 Dual ??? 12/06
Athlon 64 4200+ AM2 Dual ??? 12/06

[Godmode]

Datenschleuder[/POST]']
0. Native quad core


Heißt das, alle 4 Kerne auf einem Stück Silizium?

[reunion]

dildo4u[/POST]']Und der Brisbane ist dann der sagenumwobende 8KL? weil laut dieser liste sind die 65nm X2 nicht wirklich schneller da wird sogar nur bis zum 4800 gelistet.

AMD 65nm Desktop Processor Roadmap 2006
Processor Socket Core TDP Launch Date
Athlon 64 4800+ AM2 Dual ??? 12/06
Athlon 64 4600+ AM2 Dual ??? 12/06
Athlon 64 4400+ AM2 Dual ??? 12/06
Athlon 64 4200+ AM2 Dual ??? 12/06

Es ist bei AMD üblich, mit der Einführung eines neuen Fertigungsprozesses immer zuerst die niedriger getakteten Modelle einzuführen. Das war bei Umstieg auf 130nm so, beim Umstieg auf 90nm ebenfalls, und das wird vermutlich auch beim Umstieg auf 65nm nicht anders sein.

[Coda]

bans3i[/POST]']Heißt das, alle 4 Kerne auf einem Stück Silizium?
Da es auch einen Die-Shot davon gibt sollte man ziemlich davon ausgehen. Anders lässt sich das mit der DirectConnect-Infrastruktur auch schlecht machen.

[aylano]

Und der Brisbane ist dann der sagenumwobende 8KL? weil laut dieser liste sind die 65nm X2 nicht wirklich schneller ...
Athlon 64 4200+ AM2 Dual ??? 12/06
Interessanter wäre es, wie viel Ghz so ein CPU hat.

http://images.dailytech.com/nimage/1456_large_am2_brisbane.png

Interessant ist bei dieser Grafik, dass die Preisenkungen pro Quartal ca. 20% sein sollen. Vorausgesetzt der Preis für z.B. "mainstream 2" bleibt konstant.
Es sieht so aus, als ob es trotz Conroe keine sehr großen Preisstürze bei AMD geben soll.

[Stone2001]

Heise.de (http://www.heise.de/newsticker/meldung/73197) zufolge hat http://www.hkepc.com/ berichtet, dass die Quad-Core erst im ersten Halbjahr 2008 herauskommen.

[R0d!x]

Ist es echt wahrscheinlich, dass der K8L schon DDR3 unterstützen wird?
Dann wäre DDR2 ja nicht gerade lange aktuell und man könnte versuchen bis zum DDR3 auf DDR(1) zu setzen.

[YfOrU]

Stone2001[/POST]']Heise.de (http://www.heise.de/newsticker/meldung/73197) zufolge hat http://www.hkepc.com/ berichtet, dass die Quad-Core erst im ersten Halbjahr 2008 herauskommen.

ab spätestens Mitte 2007 sollten zumindest die Kapazitäten in 65nm vorhanden sein um Quad-Core Cpus zu produzieren. Primär interessant sind die eh erstmal nur im Servermarkt und evtl noch fürn paar Highend Workstations. Allzugroß ist das Marktvolumen für solche Chips momentan nicht. Stichwort Parallelisierung.
Ich vermute das sich die Meldung von hkepc nur auf die Desktop Quad-Cores bezieht - und die würden momentan auch wenig Sinn ergeben.
Das Geschäft mit sehr teuren Quad-Core Server Cpus wird sich AMD sicher nicht entgehn lassen wollen. Bei Cpu Preisen von mehreren tausend € würd sich auch eine relativ magere Ausbeute verschmerzen lassen.
Nachdem sich die Server/Desktop Cpus relativ sicher wieder nur im Packaging unterscheiden werden kann man davon ausgehn das sich das Desktopangebot nach der Nachfrage und Fertigungskapazität richten wird.
Wenn ich mir AMDs Produktstrategie in letzter Zeit anschau halt ichs für wahrscheinlich das die ersten Quadcores fürn Desktop als FX kommen werden und zwar deutlich bevor die ersten regulären Quad Desktop Cpus erhältlich sind.

[Gast]

aber bitte nicht zu lang exclusiv für FX denn die preise sind nur krank.

[GloomY]

Mal ein paar Gedanken meinerseits zu den genannten technischen Details:
Datenschleuder[/POST]']1. Hypertransport up to 5.2GT/s"up to"? Das finde ich ein bisschen schwammig. Mich interessiert die konkrete Frequenz. 2,6 GHz Hypertransport würde eine deutliche Skalierungsverbesserung bei 8- und 16-Socket-Systemen bringen (im Vergleich zu 1 GHz momentan). Wieviel sind's denn nun konkret?
Datenschleuder[/POST]']2. Separate power planes and pstates for north bridge and CPUEs wird mit mehr Cores immer wichtiger, dass man einzelne davon unabhängig abschalten / runtertakten etc. kann. Also sicher eine gute Entscheidung. Angesichts der neuen Core-Mikroarchitektur von Intel, die ja ziemlich sparsam beim Stromverbrauch ist, hat AMD hier die Konkurrenz sehr hart im Nacken...
Datenschleuder[/POST]']3. 128b FPUs - see 14,15Sehe ich technisch als nicht sehr notwendig an, weil es nicht viele Applikationen gibt, die wirklich vom SSE Durchsatz limitiert sind. Meist kommt eh der Speicher nicht hinterher.
Vielleicht ist es aber gut, dass man bei systhetischen Benchmarks, die genau jenes messen, nicht um 100% hinter Intels Core-Prozessoren zurückfallen, auch wenn es bei realen Anwendungen wie gesagt nicht viel bringt. Vielleicht was für den HPC-Bereich?

Ich würde sagen, dass das wohl eher gut für's Marketing mit schönen Benchmarks ist als wirklich notwendig oder nützlich. Heise schreibt übrigends von zwei 128b SSE-Befehlen pro Takt. Das wäre wiederum das Doppelte von Core bzw. das vierfache vom jetzigen K8.
Datenschleuder[/POST]']4. 48b virtual/physical addressingWar bisher AFAIK 48/40 (virtuell/physikalisch). So ganz sehe ich den Sinn dahinter nicht. 40 Bit reichen für 1 TiB physikalischen Speicher aus.
Der K8 ist ein NUMA-Systen mit maximal 8 Knoten, was der K8L wahrscheinlich auf bis zu 32 erweitern wird. Baut man Rechner mit mehr als 8 bzw. 32 Knoten, dann muss man sowieso vom Konzept der shared-memory Architektur Abschied nehmen und Daten mittels Message-Passing austauschen.

Selbst bei 1 TiB RAM und 32 Knoten sind das immer noch 32 GiB pro Knoten. Wem reicht das nicht?
Naja okay. Lieber zu viel Addressleitungen als zu wenig. ;)
Datenschleuder[/POST]']1GB pagesAh! =)
Ich könnte hier jetzt eine Abhandlung über die Vor- und Nachteile von großen und kleinen Seiten schreiben, will mich aber lieber kurz fassen: Große Pages sind gerade für viel sehr Speicher ein Segen, weil sie TLB-Misses reduzieren.

Andere Architekturen wie Itanium oder SPARC habe große Pages (z.B. 256 MiB) schon lange. Das bringt messbar Vorteile bei sehr viel Speicher.
Datenschleuder[/POST]']6. I/O virtualizationDa brauch' ich mehr Information zu.
Datenschleuder[/POST]']7. RAS featuresSehr schön. Gerade im Server- und HPC-Bereich haben andere Plattformen wie Itanium, Alpha oder Sparc einige Features, die x86 bisher nicht geboten hat.
Datenschleuder[/POST]']8. 32B instead of 16B ifetchWenn sich an den Decodern nichts ändert, dann hat das wenig Sinn. Es gibt nur wenig Fälle, in denen die 16 Bytes pro Takt nicht für drei x86-Befehle ausreichen.

Wenn es natürlich mehr Decoder gibt, dann schon! ;) Vielleicht ist das ja ein Anzeichen für eine breitere Architektur mit mehr Decodern im Fornt-End des K8L?! *spekulier* :)
Datenschleuder[/POST]']9. Indirect branch predictorsMehr Details! Branch Prediction ist sicherlich ein Punkt, an dem der K7 bzw. K8 noch verbessert werden kann.
Datenschleuder[/POST]']10. OOO load executionGut, aber nicht so gut wie Intels "Memory Disambiguation" (keine spekulativen Stores). Immerhin sind Loads aber auch häufiger als Stores, also hat man den häufigeren Fall auch abgedeckt. :)

[Bokill]

Ich denke, da kommen die Details am Juni, wenn den Analysten noch mehr gezeigt wird.

Vieles deutete sich schon lange an. Besseres OoO, bessere Sprungvorhersage war schon lange ein Thema. Für mich stellt sich die Frage, wie breit die L1, L2, L3 Caches angebunden sind.

Immerhin hat Intel mit der 265 bittigen Anbindung des L2 Caches die "PentiumPro Kerne" (bis einschliesslich dem Yonah) sehr gut ausreizen können.

Die Frage nach HyperTransport ist klar beantwortbar. Der K8L wird ziemlich sicher HyperTransport 3.0 ausnutzen können.

Habe ich das richtig mitbekommen, 4 HyperTransportlinks?

MFG Bobo(2006)

[reunion]

Stone2001[/POST]']Heise.de (http://www.heise.de/newsticker/meldung/73197) zufolge hat http://www.hkepc.com/ berichtet, dass die Quad-Core erst im ersten Halbjahr 2008 herauskommen.

Das ist schon länger bekannt, allerdings soll das nur für den Desktopmarkt gelten:

http://img154.imageshack.us/img154/4467/quadcoreroadmapqjvnecdr8i2r9hn.jpg

Intel bringt ja zu beginn auch keine "echten" Quad-Core, sondern nur zwei Dual-Core-Chips auf einem Package.

[w0mbat]

Wird der K8L dem Core 2 Duo Paroli bieten oder sogar abhängen können?
Könnt ihr da schon was erkennen?

[rpm8200]

Ohje. Frag lieber nicht sowas. Sonst kommt wieder n flame erster Güte dabei raus.

Auf Deine Frage sage ich mal: Ich weiss es nicht, denn keine der CPUs ist schon auf normalem Wege zu haben. Das muss man wohl abwarten.

[Hakim]

w0mbat[/POST]']Wird der K8L dem Core 2 Duo Paroli bieten oder sogar abhängen können?
Könnt ihr da schon was erkennen?
das kann dir derzeit keiner beantworten! Zu hoffen wärs da wir davon nur profitieren können

[Gast]

K8L quad core soll im 1.Quartual 2007 kommen: http://www.digitimes.com/mobos/a20060327A5019.html

http://www.heise.de/newsticker/meldung/73197
http://img65.imageshack.us/img65/9463/14rj3.jpg (http://imageshack.us)

[pippo]

Dafür steht in einer heutigen News (http://www.dailytech.com/article.aspx?newsid=2388) von DailyTech, dass man ziemlich sicher davon ausgehen kann, dass es bei 2008 bleibt.

Ich bin mir mitlerweile auch nicht mehr sicher. Dass SSE4 fehlt, man unter Zugzwang ist und genug Zeit hatte spricht für 2007, HT 3.0 dagegen für 2008

[Raff]

Nur so am Rande: K8L? Sprecht das mal Englisch aus. "Käi Äit Äll" – Keitel? Harvey? (http://www.imdb.com/name/nm0000172/) ;)

Fiel mir nur gerade auf.

MfG,
Raff

[Gast]

pippo[/POST]']Dafür steht in einer heutigen News (http://www.dailytech.com/article.aspx?newsid=2388) von DailyTech, dass man ziemlich sicher davon ausgehen kann, dass es bei 2008 bleibt.Nein. Dort steht dass ein CPU mit dem Kodename "Greyhound" dann erscheinen wird. Keine Aussage dazu wann der erste vierfach Prozessor von AMD kommt.

[reunion]

Hm, der große Coup scheint der K8L ja nicht zu werden.

[BlackBirdSR]

reunion[/POST]']Hm, der große Coup scheint der K8L ja nicht zu werden.

Es scheint sich mehr geändert zu haben, als ich überhaupt erwartet hätte.

[SKYNET]

BlackBirdSR[/POST]']Es scheint sich mehr geändert zu haben, als ich überhaupt erwartet hätte.

der wird sicher vieles haben, was eigentlich für den K9 gedacht war... also wird der sicherlich auch "etwas" besser performen, als nen "normaler" K8.

[BlackBirdSR]

SKYNET[/POST]']der wird sicher vieles haben, was eigentlich für den K9 gedacht war... also wird der sicherlich auch "etwas" besser performen, als nen "normaler" K8.

Nachdem was der K9 angeblich war, glaube ich das nicht im geringsten.

[pippo]

Gast[/POST]']Nein. Dort steht dass ein CPU mit dem Kodename "Greyhound" dann erscheinen wird. Keine Aussage dazu wann der erste vierfach Prozessor von AMD kommt.
Ach, und du glaubst, dass wenn der K8L fürn Server (Greyhound) erst 2008 kommt, dann wäre es möglich, dass der K8L fürn Desktop schon Anfang 2007 kommt? Halte ich für sehr unwahrscheinlich

[RLZ]

Interessant dürft auch ein DualCore auf der Basis sein. Vielleicht kommt der ja früher.
reunion[/POST]']Hm, der große Coup scheint der K8L ja nicht zu werden.
Was bringt dich zu dieser Schlussfolgerung?

[stav0815]

BlackBirdSR[/POST]']Es scheint sich mehr geändert zu haben, als ich überhaupt erwartet hätte.
Was hast du erwartet? Einen normalen K8 mit L3 Cache?
Ich bitte dich, dafür mach ich nen neuen Kern, belass aber den Generationsnamen bei.

[reunion]

RLZ[/POST]']Was bringt dich zu dieser Schlussfolgerung?

Zum einen der sich anbahnende, große Performancesprung mit Conroe, und zum anderen die doch größtenteils auf den Servermarkt ausgerichteten Verbesserungen beim K8L.

/Edit: Was kann man sich eigentlich darunter vorstellen?

Coprocessors: media processing, JVM/CLR acceleration, TOE, XML or SSL processing.

[Coda]

reunion[/POST]']die doch größtenteils auf den Servermarkt ausgerichteten Verbesserungen beim K8L.
Außer dem L3-Cache seh ich da nix.

reunion[/POST]']/Edit: Was kann man sich eigentlich darunter vorstellen?
Zeug was am Hypertransport als Coprozessor hängt eben.

[reunion]

DailyTech hat übrigens auch einen (kleinen) vollständigen Die-Shot inkl. Cache. An der L2-Cache-größe scheint sich nichts getan zu haben.

http://images.dailytech.com/frontpage/fp__k8l.jpg

[reunion]

Coda[/POST]']Außer dem L3-Cache seh ich da nix.


Naja, SSE-Performance limtiert aktuell wohl kaum, ein HT-Takt von 5.2Ghz dürfte wohl höchstens in Mehr-Wege-Servern einen Vorteil bringen, für den erweiterte Adressraum gilt das gleiche, DDR3-Support ist zwar ganz nett, wird allerdings wohl auch nicht den großen Performancesprung bringen, unterschiedliche Spannungen bei CPU und NB senken zwar den Stromverbrauch, bringen aber keine zusätzliche Leistung,...

Auf den Servermarkt ausgerichtet war vielleicht etwas zu einfach formuliert, aber den großen Performancesprung scheint es mit diesen Änderungen vermutlich nicht zu geben.


Zeug was am Hypertransport als Coprozessor hängt eben.

Achso, ich dachte das ist schon bei der CPU mit dabei. Danke.

[RLZ]

reunion[/POST]']Zum einen der sich anbahnende, große Performancesprung mit Conroe, und zum anderen die doch größtenteil auf den Servermarkt ausgerichteten Verbesserungen beim K8L.
Die Änderungen könnten auf jeden Fall reichen um wieder aufzuholen.
Allein durch die "Out-of-Order load execution" kann man imo wohl mit 5-10% Leistungsgewinn rechnen. Im SSE Bereich ist man mit 8 SP oder 4 DP Werten pro Takt und Core auch vorm Intel "Core". Interessant ist auch ein Vergleich der DP Leistung des gesamten Quadcores mit dem Cell. X-D

Was kann man sich eigentlich darunter vorstellen?
HTX-Karten mit dedizierten Prozessoren aka Clearspeed etc.

[robbitop]

reunion[/POST]']Naja, SSE-Performance limtiert aktuell wohl kaum
Mit einem 64 Bit Betriebssystem werden doch nur noch die SIMD Units verwendet. Ich könnte mir gut vorstellen, dass es da was bringt.

[Bokill]

reunion[/POST]'] ... , ein HT-Takt von 5.2Ghz dürfte wohl höchstens in Mehr-Wege-Servern einen Vorteil bringen, Der Witz daran ist nicht die erhöhte Bandbreite, sondern das Splitten der HyperTransportLinks. Das kann auf Wunsch (wenn die Chips dem HTr 3.0 Standard entsprechen) weiter aufgeteilt werden.

So mutiert ein entsprechender Opteron (der anfänglich 3 HTr Links hatte) nun mit 4 und möglicherweise mehr Links ausgestattet werden. So rüstet AMD ziemlich unauffällig seine High Speedinterconncts in der Gesamtzahl auf den Stand von einstmals DECs Alpha EV-7. Der Alpha EV-7 hatte 4 High Speedinterconnects + 2 Speicherbusse + einen dezidierten Southbridgebus.

... DDR3-Support ist zwar ganz nett, wird allerdings wohl auch nicht den großen Performancesprung bringen, Darum geht es gar nicht, sondern es geht darum den Speicherstandard zu bieten, der zum Erscheinen und etwas später UpToDate ist. Das wird dann potenziell eben DDR3 und FB-DIMM (bei sehr viel Speicher) sein. Das macht AMD nicht besser und schlechter wie Intel. Beide werden auf DDR3 und FB-DIMM setzen. So einfach ist das.

unterschiedliche Spannungen bei CPU und NB senken zwar den Stromverbrauch, bringen aber keine zusätzliche Leistung ... Natürlich ist das nicht direkt Leistungssteigernd. Aber ... Wenn es ein Hersteller schafft in der meisten Zeit unnötig Energie zu verschwenden, so hilft die vermiedene Wärme am Ende doch noch in sicheren Grenzen den Takt hochzutreiben (oder noch mehr Energie zu sparen).

Komme mal runter von deiner Übertakter-Desktopsicht. Leistung bringen praktisch alle CPU Architekturen. Der Kampf um Vorherrschaft läuft die nächsten 2-3 Jahre über Energieeffizienz.

Nur bei ausgesprochenen Spezialfällen wird dann auf die maximale Leistungsfähigkeit pro Kern geachtet. Und genau dann kommen auch Spezialchips wie NECs SX8 in das HighPerformanceComputing Feld ... Die CPU Welt besteht eben nicht nur aus AMD und Intel, da kommen auch noch ganz andere Mitwettbewerber* in den Fokus.

MFG Bobo(2006)

* = und auch gänzlich andere Chipgattungen wie zum Beispiel FPGAs

[Coda]

reunion[/POST]']Naja, SSE-Performance limtiert aktuell wohl kaum, ein HT-Takt von 5.2Ghz dürfte wohl höchstens in Mehr-Wege-Servern einen Vorteil bringen, für den erweiterte Adressraum gilt das gleiche, DDR3-Support ist zwar ganz nett, wird allerdings wohl auch nicht den großen Performancesprung bringen, unterschiedliche Spannungen bei CPU und NB senken zwar den Stromverbrauch, bringen aber keine zusätzliche Leistung,...
Du hast auch die wesentlichen Teile vergessen. Die verbesserte Sprungvorhersagelogik, zusammen mit OOO-Loads und verbessertem Prefetching ist das was zählt. Nicht das SSE-Zeug.

Das ist nämlich schon ein gutes Stück von dem was Conroe so schnell macht.

robbitop[/POST]']Mit einem 64 Bit Betriebssystem werden doch nur noch die SIMD Units verwendet. Ich könnte mir gut vorstellen, dass es da was bringt.
Für Scalar-SSE2 bringt das gar nix.

[Gast]

reunion[/POST]']DailyTech hat übrigens auch einen (kleinen) vollständigen Die-Shot inkl. Cache. An der L2-Cache-größe scheint sich nichts getan zu haben.http://images.dailytech.com/frontpage/fp__k8l.jpgSoviel zu deiner Faehigkeit CPUs zu analysieren... das ist ein Fragment eines AMD-Pressebildes zum A64 X2 und nicht K8L!

http://img76.imageshack.us/img76/2563/a64x2core7re.jpg (http://imageshack.us)

[Gast]

Raff[/POST]']Nur so am Rande: K8L? Sprecht das mal Englisch aus. "Käi Äit Äll" – Keitel? Harvey? (http://www.imdb.com/name/nm0000172/) ;)

Fiel mir nur gerade auf.

MfG,
Rafflol

Gemeint ist natürlich der General Keitel (http://de.wikipedia.org/wiki/Wilhelm_Keitel)

Ab fünnffffurrrrfünnffuntvierrrzig wird Intälll errrrschossen, und so weiter... :D

[Bokill]

Gast[/POST]']lol

Gemeint ist natürlich der General Keitel (http://de.wikipedia.org/wiki/Wilhelm_Keitel)

Ab fünnffffurrrrfünnffuntvierrrzig wird Intälll errrrschossen, und so weiter... :D Ein deutscher Nazigeneral, bekannt auch als "Lakaitel" ist nicht gerade eine von AMD gewünschte Assoziation ... oder etwa doch ... ?

MFG Bobo(2006)

[Gast]

Bokill[/POST]']Ein deutscher Nazigeneral, bekannt auch als "Lakaitel" ist nicht gerade eine von AMD gewünschte Assoziation ... oder etwa doch ... ?

MFG Bobo(2006)

War doch nur Spaaaaass. ;(

Obwohl, evtl. hat AMD ja eine etwas "konservative" Ossi-PR-Agentur mit der Namensgebung beauftragt. *ggg* *duckwegbinraus*

[reunion]

Gast[/POST]']Soviel zu deiner Faehigkeit CPUs zu analysieren... das ist ein Fragment eines AMD-Pressebildes zum A64 X2 und nicht K8L!

http://img76.imageshack.us/img76/2563/a64x2core7re.jpg (http://imageshack.us)

Toll, das erklärt dann auch die identische L2-Cache-Größe. :D
Ich hatte mich darauf verlassen, dass DailyTech bei einem Topic, bei welches es um den K8L geht, auch das entsprechende Die abbildet, und nicht irgendeinen zusammengeschnittenen Toledo-Shot. Durch die kleine Größe und der seltsamen Verstümmelung wirkte es auf mich auf den ersten Blick wie ein K8L.

Bokill[/POST]']Komme mal runter von deiner Übertakter-Desktopsicht. Leistung bringen praktisch alle CPU Architekturen. Der Kampf um Vorherrschaft läuft die nächsten 2-3 Jahre über Energieeffizienz.

Nur bei ausgesprochenen Spezialfällen wird dann auf die maximale Leistungsfähigkeit pro Kern geachtet. Und genau dann kommen auch Spezialchips wie NECs SX8 in das HighPerformanceComputing Feld ... Die CPU Welt besteht eben nicht nur aus AMD und Intel, da kommen auch noch ganz andere Mitwettbewerber* in den Fokus.

MFG Bobo(2006)

* = und auch gänzlich andere Chipgattungen wie zum Beispiel FPGAs

Das ist ja alles schön und gut, nur habe ich davon nichts.

[Trap]

Das SSE Zeug bringt aber was für Supercomputing.

[reunion]

Coda[/POST]']Du hast auch die wesentlichen Teile vergessen. Die verbesserte Sprungvorhersagelogik, zusammen mit OOO-Loads und verbessertem Prefetching ist das was zählt. Nicht das SSE-Zeug.

Das ist nämlich schon ein gutes Stück von dem was Conroe so schnell macht.


Wir werden sehen, inwieweit sich dadurch die Performance tatsächlich verbessert. Für mich ist das Ganze jedenfalls viel zu schwammig formuliert. Mittlerweile ließt man ja schon fast bei jeden neuen Chip von verbesserter Sprungvorhersage, verbessertem Prefetching, etc.

[SavageX]

Trap[/POST]']Das SSE Zeug bringt aber was für Supercomputing.

und sicherlich auch was für superpi ;)

Da der ganze FP Kram in absehbarer Zeit auf SSE abgewälzt wird erwarte ich aber auch im Real Life(tm) Verbesserungen.

[Bokill]

reunion[/POST]'] ... Das ist ja alles schön und gut, nur habe ich davon nichts. Doch doch ... kalte Füsse ... durch die kalte Abluft aus dem PC :D

[Coda]

reunion[/POST]']Wir werden sehen, inwieweit sich dadurch die Performance tatsächlich verbessert. Für mich ist das Ganze jedenfalls viel zu schwammig formuliert. Mittlerweile ließt man ja schon fast bei jeden neuen Chip von verbesserter Sprungvorhersage, verbessertem Prefetching, etc.
Was ist daran "schwammig"? Fehlende OOO-Loads sind eines der großen Probleme von K7 und K8, das ist bekannt.

[reunion]

Coda[/POST]']Was ist daran "schwammig"? Fehlende OOO-Loads sind eines der großen Probleme von K7 und K8, das ist bekannt.

Das habe ich ja auch nicht ohne Grund außen vor gelassen.

[BlackBirdSR]

SavageX[/POST]']und sicherlich auch was für superpi ;)

Da der ganze FP Kram in absehbarer Zeit auf SSE abgewälzt wird erwarte ich aber auch im Real Life(tm) Verbesserungen.

SuperPi arbeitet mir uralten Algortihmen ohne jegliche SIMD Optimierungen.
Da bringts gar nichts.

Und der ganze FP Kram wird nur auf Skalar-SSE2 abgewälzt. Das hat mit SIMD nichts zu tun.

[SavageX]

BlackBirdSR[/POST]']SuperPi arbeitet mir uralten Algortihmen ohne jegliche SIMD Optimierungen.
Da bringts gar nichts.


Nun, laut Google gibt es zumindest SSE2/3 Patches für das Dingen. Keine Ahnung, ob das für "offizielle" Benches erlaubt ist.

BlackBirdSR[/POST]']
Und der ganze FP Kram wird nur auf Skalar-SSE2 abgewälzt. Das hat mit SIMD nichts zu tun.

Err... selbst wenn der x87 Code ohne Ausnutzung von SIMD auf SSE umgesetzt wird profitiert er von mehr SSE Bums.

[BlackBirdSR]

SavageX[/POST]']Nun, laut Google gibt es zumindest SSE2/3 Patches für das Dingen. Keine Ahnung, ob das für "offizielle" Benches erlaubt ist.



Err... selbst wenn der x87 Code ohne Ausnutzung von SIMD auf SSE umgesetzt wird profitiert er von mehr SSE Bums.

ich glaube die SSE2/3 modifizierten Versionen sind ungern gesehen.
Kann mich aber irren.


Der größere "SSE-Bums" kommt von zusätzlichen SSE-Integer Einheiten und den 128Bit breiten FPUs/SSE-Einheiten.
Das gilt aber nur für den SIMD-Modus.
Bei Skalar-SSE2 bleibt es bei max 2DP/cycle.
Das kann der K8 bei x87.

So bleibt bei Skalar-SSE2 also z.B die verdoppelte Anzahl an Registern und der fehlende Stack übrig.
Aber wie großartig die Leistungssteigerungen sind, kann man ja an native 64Bit Software für Windows x64 sehen. :/

[SavageX]

BlackBirdSR[/POST]']
Der größere "SSE-Bums" kommt von zusätzlichen SSE-Integer Einheiten und den 128Bit breiten FPUs/SSE-Einheiten.
Das gilt aber nur für den SIMD-Modus.
Bei Skalar-SSE2 bleibt es bei max 2DP/cycle.
Das kann der K8 bei x87.

So bleibt bei Skalar-SSE2 also z.B die verdoppelte Anzahl an Registern und der fehlende Stack übrig.
Aber wie großartig die Leistungssteigerungen sind, kann man ja an native 64Bit Software für Windows x64 sehen. :/

Oh, okay. Danke für die Erklärung.

[Gast]

BlackBirdSR[/POST]']Aber wie großartig die Leistungssteigerungen sind, kann man ja an native 64Bit Software für Windows x64 sehen. :/
Hängt halt ganz vom Anwendungsfall ab. Auf unserem Opteron-Cluster, der in erster Linie mit FEM/FEA beschäftigt wird, spürt man auf jedem Fall eine deutliche Leistungssteigerung, wenn die Knoten im Long-Mode laufen.

[reunion]

Ich schmeiß das mal hier rein:

Gearing Up For AMD Revision G: Before there was K8L, there was Rev G
(http://www.dailytech.com/article.aspx?newsid=2489)
Also ist Brisbane noch kein K8L.

[StefanV]

BlackBirdSR[/POST]']Aber wie großartig die Leistungssteigerungen sind, kann man ja an native 64Bit Software für Windows x64 sehen. :/
Bei aktueller, angepasster Software, ja.

Es gibt aber durchaus Software, die bedeutend schneller ist, immer dann, wenn man die Vorteile von x86-64 nutzen kann, z.B. man 64bit (oder gar 128bit) Integer Werte benötigt, oder aber massig Adressraum...

[reunion]

Datenschleuder[/POST]']
http://img399.imageshack.us/img399/4862/k8ldieshot9xn.jpg (http://imageshack.us)

Was auch auffällt, ist, dass der L2-Cache beim K8L offensichtlich arg beschnitten wurde.

[Trap]

reunion[/POST]']Was auch auffällt, ist, dass der L2-Cache beim K8L offensichtlich arg beschnitten wurde.
In der Chipfläche verkleinert. Wenn der Cache Z-RAM ist dann kann der trotz der kleineren Chipfläche durchaus gleich viel Daten speichern.

[Gast]

stark beschnitten wahrscheinlich nicht. Gerüchten zufolge werden es wahrscheinlich 4 x 512kb. Also so viel wie andere x2 heute schon haben! Es gibt zwar auch heute schon 2 x 1024kb, diese machen sich aber ja kaum bemerkbar.
Wahrscheinlich wird es noch einen gemeinsamen l3 mit 2mb. Das dürfte das auch wieder ausgleichen. 1 Kern könnte also theoretisch auf 2,5mb zurückgreifen. Alle vier zusammen/gleichzeitig auf 1mb. Also im Endeffekt genauso wie jetzt auch.

MfG

[robbitop]

reunion[/POST]']Was auch auffällt, ist, dass der L2-Cache beim K8L offensichtlich arg beschnitten wurde.
Der wurde nicht beschnitten, das ist der neue HD-L2 Cache. Da gab's mal ein schönes Bild mit 'nem K8 65nm Prototypen mit dem HD L2. Die Chipfläche blieb gleich (warum auch immer) und 50% der vorher benützten Fläche waren plötzlich leer.

[Coda]

reunion[/POST]']Was auch auffällt, ist, dass der L2-Cache beim K8L offensichtlich arg beschnitten wurde.
Nein. AMD hat kleineres SRAM entwickelt.

Trap[/POST]']In der Chipfläche verkleinert. Wenn der Cache Z-RAM ist dann kann der trotz der kleineren Chipfläche durchaus gleich viel Daten speichern.
Z-RAM ist DRAM, das kannst du als Cache knicken.

[reunion]

Coda[/POST]']Nein. AMD hat kleineres SRAM entwickelt.


Du willst mir erzählen, dass auf diesem kleinen Fleck nebem dem Die 1MB Cache sitzt?
Das wäre ja mindestens eine Verkleinerung um 50%!

[BlackBirdSR]

reunion[/POST]']Du willst mir erzählen, dass auf diesem kleinen Fleck nebem dem Die 1MB Cache sitzt?
Das wäre ja mindestens eine Verkleinerung um 50%!

Wäre sehr gut möglich.
AMDs hatte traditionell weniger dicht gepackte SRAM-Zellen.
Wenn du dir Bilder von Intel CPUs ansiehst, sind größere Caches auch relativ klein.

[robbitop]

reunion[/POST]']Du willst mir erzählen, dass auf diesem kleinen Fleck nebem dem Die 1MB Cache sitzt?
Das wäre ja mindestens eine Verkleinerung um 50%!
Gegenüber der Packdichte von intel ist das nur ein kleiner Schritt. Aber ja 50% kommen hin. Im Arstechnica Forum war ein DIE-Shot von einem 65nm K8 Prototypen mit dem neuen HD-L2 Cache zu sehen, die DIE-Größe blieb die selbe (warum auch immer) aber man sah dort, wo der ehem. Cache war plötzlich eine ~50%ige "Lücke".

[OBrian]

... die DIE-Größe blieb die selbe (warum auch immer) ...Da es nur ein Prototyp war, wollten sie wahrscheinlich nicht noch das Routing komplett anpassen. Außenrum sind ja auch noch die HT- und RAM-Controller angeordnet. Bei einem Prototypen ist es ja nicht so wichtig, jeden Quadratmillimeter Silizium zu nutzen, Hauptsache er wird möglichst bald zum Laufen gebracht.

[Bokill]

Ich denke wir müssen uns noch wenige Tage gedulden (ca. 2 Tage), dann wird auf dem Analytenmeeting von AMD ein Feuerwerk an News vermutlich abgelassen.

Die Fab 38 muss ja auch mit irgendwas beschäftigt sein und die optimistischen Zukunftsplanungen stützen. Ein K8L mit HyperTransport von 2 GHz (4 GHz Datenratentakt) wird auch nicht ewig richten.

MFG Bobo(2006)

[Gast]

Z-RAM ist DRAM, das kannst du als Cache knicken.

Als was soll Z-Ram dann in Prozessoren zum Einsatz kommen ?

[OBrian]

In dem Sinne gar nicht, selbst als L3 Cache ist es wahrscheinlich nicht so toll. Aber es kann natürlich sein, daß AMD sich davon verschiedene Techniken abgeschaut hat, um auch den SRAM zu verdichten.

[Bokill]

Gast[/POST]']Als was soll Z-Ram dann in Prozessoren zum Einsatz kommen ? Genau dafür soll auch Z-RAM taugen. Die Entwickler von Z-RAM sprechen davon die Mischarchitekturen von S-RAM und Flash damit zu ersetzen.

Und eben diese Mischarchitekturen für SoC (System on Chips) gieren nicht nach extrem kurzen Latenzen, sondern nach viel Cache zu billigsten Systempreisen.

Z-RAM ist daher gar nicht angedacht für L1, Cache, sondern bestenfalls für L2 Cache, aber sehr gut geeignet um L3 Cache einzuführen auf CPUs wie dem K8 (oder anderen vergleichbar dicken Eisen).

Allerdings basiert Z-RAM auf einen einstmals gefürchteten (negativen) Effekt der SOI Technologie. Da ist der PowerPC 4, Power 5, PPC 970 eher dafür geeignet, als ein typischer Intel Prozessor. Ganz einfach deswegen, weil Intel SOI Technologie vermied.

IBM, Motorola, Freescale, TSMC, UMC, Chartered und AMD hingegen beherrschen SOI Technologie recht gut.

MFG Bobo(2006)

[Gast]

Es gibt mal wieder neues zum K8L zu vermelden:

http://www.computerbase.de/news/hardware/prozessoren/amd/2006/juni/amd_analyst_day_details_architektur/

[Gast]

Gast[/POST]']Es gibt mal wieder neues zum K8L zu vermelden:

http://www.computerbase.de/news/hardware/prozessoren/amd/2006/juni/amd_analyst_day_details_architektur/Die Cache-Architektur klingt sehr sehr gut.

[reunion]

Höchst interessant. :)
Der L2-Cache wurde offensichtlich wirklich auf 512KB reduziert. Dafür gibts einen 2MB shared L3-Cache.

Und so sehen die Performanceaussichten von AMD aus:

http://pics.computerbase.de/1/4/6/8/5/3.jpg

Die Kernaussage dieser Doku ist auch schnell erklärt. Performance/Watt ist neuerdings wohl alles. Selbst die Taktrate soll sich bei jedem Kern unabhängig voneinander regeln lassen.

[Gast]

http://img243.imageshack.us/img243/65/56vl1.jpg (http://imageshack.us)

[Gast]

http://img376.imageshack.us/img376/552/slide730eb.jpg (http://imageshack.us)

Athlon64 X4 8000+ und 4x4 -> der HAMMER :)

[dildo4u]

Gast[/POST]']http://img376.imageshack.us/img376/552/slide730eb.jpg (http://imageshack.us)

Athlon64 X4 8000+ und 4x4 -> der HAMMER :)Oh oh das steht nur was von Dual core FX nicht das AMD das nur für den FX bringt 2mal 1000€ für die CPUs :down:

[Gast]

http://img473.imageshack.us/img473/623/123ka.jpg (http://imageshack.us)

[GloomY]

Gast[/POST]']Es gibt mal wieder neues zum K8L zu vermelden:

http://www.computerbase.de/news/hardware/prozessoren/amd/2006/juni/amd_analyst_day_details_architektur/Davon abgesehen, dass Computerbase die Anzahl der HT-Links beim jetzigen K8 auf 4 (drei kohärente plus einen nicht-kohärenten) setzt (was natürlich falsch ist) und damit die Neuigkeit verpasst, dass der K8L vier statt die bisherigen drei HT-Links besitzt, sind die anderen Fakten trotzdem erstaunlich.

Zwei 128 Bit SSE Befehle pro Takt zusammen mit einem 128 Bit Dual-ported L1 Cache (bisher: 64 Bit dual-ported) ergeben einen massiven SSE-Durchsatz. Die zitierte Hypertransport-Geschwindigkeit von 5,2 GT/s ist auch eine deutliche Zunahme. Allerdings kommt diese nicht ganz an die zitierten 6,4 GT/s von CSI ran. Verglichen mit jetzt (2 GT/s) ist das trotzdem sehr gut.

Am meisten hat mich aber die Sache mit dem 8-Socket-System beeindruckt, welches vollkommen verbunden ist - also jeder Knoten mit jedem anderen Knoten verbunden ist. Zwar dann nur per 8Bit HT und damit mit niedrigerem Durchsatz, aber die Latenz ist weiterhin wie in einem 2-Socket System =)

edit: Ach ja, der K8L bleibt ein dreifach superskalarer Prozessor. Ich hatte ja an anderer Stelle spekuliert, dass auf Grund des 32B Instruction Fetch möglicherweise auch ein weiterer Decoder dazukommt. Laut diesem Diagramm (http://pics.computerbase.de/1/4/6/8/5/7.jpg) hat sich das aber wohl nicht bestätigt.
Es scheint wohl eher so zu sein, dass im Zuge der Umstellung des L1-D von 64 auf 128 Bit je Port der L1-I auch von 128 auf 256 Bit umgestellt wurde. Für den Durchsatz der drei Decoder reichen aber größtenteils 128 Bit (16 Bytes) je Takt aus.

[Sk_Antilles]

GloomY[/POST]']Davon abgesehen, dass Computerbase die Anzahl der HT-Links beim jetzigen K8 auf 4 (drei kohärente plus einen nicht-kohärenten) setzt (was natürlich falsch ist) und damit die Neuigkeit verpasst, dass der K8L vier statt die bisherigen drei HT-Links besitzt, sind die anderen Fakten trotzdem erstaunlich.

Zwei 128 Bit SSE Befehle pro Takt zusammen mit einem 128 Bit Dual-ported L1 Cache (bisher: 64 Bit dual-ported) ergeben einen massiven SSE-Durchsatz. Die zitierte Hypertransport-Geschwindigkeit von 5,2 GT/s sind auch eine deutliche Zunahme.

Am meisten hat mich aber die Sache mit dem 8-Socket-System beeindruckt, welches vollkommen verbunden ist - also jeder Knoten mit jedem anderen Knoten verbunden ist. Zwar dann nur per 8Bit HT und damit mit niedrigerem Durchsatz, aber die Latenz ist weiterhin wie in einem 2-Socket System =)

Ich wollte gerade schreiben, was denn die Meinung der Experten denn sei. =)

€: geile Posting Anzahl ;D

[reunion]

AMD scheint ja tatsächlich auf längere Sicht mit dieser "4x4 Platform" zu planen.

[dildo4u]

reunion[/POST]']AMD scheint ja tatsächlich auf längere Sicht mit dieser "4x4 Platform" zu planen.Jup sogar Quad Core mal 2 sorry aber High-End hin oder her aber 8 Cores für ein Desktop System. :|

[pippo]

Man scheint es aber immer noch nicht für nötig zu halten, die Bandbreite des L2-Cache zu erhöhen

[Sk_Antilles]

Wie sieht es eigentlich von der OS Seite aus? Ich meine 2 Cpus à 4 cores. Sind denn die gängigen 0815 OSse (XP home, XP Pro, Vista in den verschiedenen Geschmacksrichtungen) dafür überhaupt ausgelegt?

[AnarchX]

Sk_Antilles[/POST]']Wie sieht es eigentlich von der OS Seite aus? Ich meine 2 Cpus à 4 cores. Sind denn die gängigen 0815 OSse (XP home, XP Pro, Vista in den verschiedenen Geschmacksrichtungen) dafür überhaupt ausgelegt?

Bei XP darf man 2 Sockel haben, wieviele Kerne die CPUs haben ist egal.

[Sk_Antilles]

AnarchX[/POST]']Bei XP darf man 2 Sockel haben, wieviele Kerne die CPUs haben ist egal.

Wollte eher darauf hinaus ob die OSse damit überhaupt "klar kommen". bzw. das OS mit den 8 Cores überhaupt "vernünftig" umgehen kann. :)

[pippo]

Genau genommen ist XP doch bis heute nicht fähig, sinnvoll mit SingleCores umzugehen :)

[GloomY]

pippo[/POST]']Man scheint es aber immer noch nicht für nötig zu halten, die Bandbreite des L2-Cache zu erhöhenSo weit ich die Diagramme richtig interpretiert habe, ist der L2 per 128 Bit angebunden. (btw: Der K7 hatte nur eine 64 Bit Anbindung.)

Das ist schon weniger als die Core-Architektur mit ihren 256 Bit/Takt, aber dennoch denke ich, dass es nicht zu stark limitieren sollte. Klar wäre bei zwei 128 Bit Ports des L1-D auch eine 256 Bit Anbindung des L2 drin gewesen. Interessant zu wissen wäre, in wie weit das HPC-Applikationen bremst, die mit dem K8L ja nun über massig SSE Durchsatz verfügen.

[AnarchX]

Sk_Antilles[/POST]']Wollte eher darauf hinaus ob die OSse damit überhaupt "klar kommen". bzw. das OS mit den 8 Cores überhaupt "vernünftig" umgehen kann. :)

Was heißt vernünftig?
Laufen wird es, aber ob XP die Last intelligent zuweisen kann, bezweifele ich.

[GloomY]

AnarchX[/POST]']Was heißt vernünftig?
Laufen wird es, aber ob XP die Last intelligent zuweisen kann, bezweifele ich.Och doch, das Ausbalancieren von mehreren Threads kriegt so ziemlich jedes Betriebssystem hin, welches mehrere Prozessoren unterstützt.

[robbitop]

Aber dennoch sehen die 512kiB winzig ggü dem Logikteil aus. Der neue HD L2 Spart ordentlich DIE Fläche.

[Sk_Antilles]

AnarchX[/POST]']Was heißt vernünftig?
Laufen wird es, aber ob XP die Last intelligent zuweisen kann, bezweifele ich.

Ok, laufen wird es, ist aber z.B. XP überhaupt in der Lage die 8 Cores so zu verwalten, dass die Last gleichmäßig und sinnvoll verteilt wird. Am Ende kann es sein, dass - nehmen wir mal an - XP nur zB 4 Cores überhaupt bedienen kann. Wie sieht es denn damit genau aus? Gibt es da eine Grenze?

[GloomY]

robbitop[/POST]']Aber dennoch sehen die 512kiB winzig ggü dem Logikteil aus. Der neue HD L2 Spart ordentlich DIE Fläche.Das ist richtig. Weisst du genaueres, was dieser "HD L2" ist?

[GloomY]

Sk_Antilles[/POST]']Ok, laufen wird es, ist aber z.B. XP überhaupt in der Lage die 8 Cores so zu verwalten, dass die Last gleichmäßig und sinnvoll verteilt wird. Am Ende kann es sein, dass - nehmen wir mal an - XP nur zB 4 Cores überhaupt bedienen kann. Wie sieht es denn damit genau aus? Gibt es da eine Grenze?Ja, es gibt sicher Grenzen. Und so weit ich mich erinnere, liegen die bei den Consumer-OS Versionen von XP bei 4 Cores. Erst die Server/Enterprise Versionen können dann mehr verwalten. So ganz genau weiss ich das aber nicht mehr, bitte nicht schlagen, wenn ich da falsch liege.

edit: Und keine Ahnung wie das bei Vista aussieht. Vielleicht ist das Limit dann auch bei den Consumer-Versionen angehoben worden.

[reunion]

ZRAM scheint beim L3-Cache auch (noch) nicht eingesetzt zu werden.

[robbitop]

GloomY[/POST]']Das ist richtig. Weisst du genaueres, was dieser "HD L2" ist?
Nein, lediglich, dass AMD in Koorperation mit IBM an der Packdichte von SRAM Zellen gearbeitet hat. Der HD L2 ist das Ergebnis. Intel hat es ja Jahrelang schön vorgemacht, wie dicht man L2 Cache packen kann.

[3d]

ich hab immer gelsen, daß xp nur 2 kerne unterstützt.
?
also was denn jetzt?

[AnarchX]

3d[/POST]']ich hab immer gelsen, daß xp nur 2 kerne unterstützt.
?
also was denn jetzt?

Es sind 2 Sockel, die man vor den Dualcores noch 2 CPUs gleichzusetzen hatte.

[reunion]

robbitop[/POST]']Nein, lediglich, dass AMD in Koorperation mit IBM an der Packdichte von SRAM Zellen gearbeitet hat. Der HD L2 ist das Ergebnis. Intel hat es ja Jahrelang schön vorgemacht, wie dicht man L2 Cache packen kann.

Gibt es eigentlich auch einen Grund, warum der L1-Cache nicht dichter gepackt wird? Die 128KB L1-Cache (sind es überhaupt noch 128KB oder wurde dieser auch halbiert?) benötigen auf diesem Shot ca. 60% der Größe des 512KB L2-Caches.

Gast[/POST]']AMD rockt!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

Naja, ob das reicht, um an Conroe vorbeizuziehen?
Mit Ausnahme des SSE-Durchsatzes (u.a.) scheint Conroe bei vielen Dingen noch immer die Nase vorn zu haben.

[Gast]

AnarchX[/POST]']Bei XP darf man 2 Sockel haben, wieviele Kerne die CPUs haben ist egal.Das gilt nur für XP Pro, die Home-Version ist auf einen Sockel beschränkt.

[reunion]

AMD hat noch einige Details präsentiert:
http://www.computerbase.de/news/hardware/prozessoren/amd/2006/juni/amd_analyst_day_neue_roadmap_2008/
http://www.computerbase.de/news/hardware/prozessoren/amd/2006/juni/amd_analyst_day_co-prozessoren/

[GloomY]

reunion[/POST]']Gibt es eigentlich auch einen Grund, warum der L1-Cache nicht dichter gepackt wird? Die 128KB L1-Cache (sind es überhaupt noch 128KB oder wurde dieser auch halbiert?) benötigen auf diesem Shot ca. 60% der Größe des 512KB L2-Caches.Es sind zwei Caches mit je 64 kiB Nutzdaten. Der L1-I Cache ist übrigends real 102 kiB (http://www.chip-architect.com/news/2003_09_21_Detailed_Architecture_of_AMDs_64bit_Core.html#4.1) groß (weil Parity, Pre-Decode Bits und Branch Selector Bits zusätzlich darin gespeichert werden). Der L1-D ist im Übrigen dual-ported, so dass man dessen Größe auch nicht 1:1 mit dem single-ported L2 vergleichen kann.

[reunion]

GloomY[/POST]']Es sind zwei Caches mit je 64 kiB Nutzdaten. Der L1-I Cache ist übrigends real 102 kiB (http://www.chip-architect.com/news/2003_09_21_Detailed_Architecture_of_AMDs_64bit_Core.html#4.1) groß (weil Parity, Pre-Decode Bits und Branch Selector Bits zusätzlich darin gespeichert werden). Der L1-D ist im Übrigen dual-ported, so dass man dessen Größe auch nicht 1:1 mit dem single-ported L2 vergleichen kann.

Vielen dank, mich hat die Folie mit den 64KB L1-Cache etwas irritiert.

Hier noch etwas zu AMDs zukünftigen Fertigungsplänen:
http://www.computerbase.de/news/wirtschaft/unternehmen/amd/2006/juni/amd_analyst_day_mitte_2008_45/

"Fully positioned to service 1/3 of the Market by 2008"

[Gast]

Also AMD legt ja richtg los. Wenn man sich die ganzen Folien auf Computerbase so anschaut muss man sagen um AMD muss einem nicht Bange werden. Vor allem im Profibereich wird AMD gegenüber Intel ziemlich auftrumpfen können.
Der HTX-Port wird, wenn er von den Partnern gut angenommen wird dazu führen das AMD im Server- und Workstation-Bereich immer das optimale Design anbieten kann, egal ob der Kunde nun FLOPs ohne Ende braucht, oder aber einen JAVA-Bechleuniger. Einfach die Zusatzkarte auswechseln und voila schon ist der Computer für spezielle Einsatzgebiete optimiert.

[Gast]

Ach ja,

nochwas vergessen. AMD spricht in den Slides ja was von 60% mehr Leistung pro Watt für Mobile-Rechner. Heist das nun, das der Turion in 65nm mit bis zu 3GHz laufen wird? Denn 2,4GHz x 1,6^0,5 wären 3.0GHz.

Oder stimmt da was nicht bei der Überlegung?


Manfred

[GloomY]

Gast[/POST]']Ach ja,

nochwas vergessen. AMD spricht in den Slides ja was von 60% mehr Leistung pro Watt für Mobile-Rechner. Heist das nun, das der Turion in 65nm mit bis zu 3GHz laufen wird? Denn 2,4GHz x 1,6^0,5 wären 3.0GHz.

Oder stimmt da was nicht bei der Überlegung?Es kann ja auch heissen, dass die neuen Mobil-CPUs genau so schnell wie die alten sind, aber dafür 60% weniger Strom verbrauchen. Oder 30% mehr Leistung haben und gleichzeitig 30% weniger verbrauchen (ich hoffe, dass man das so einfach rechnen kann...).

[rpm8200]

GloomY[/POST]']... (ich hoffe, dass man das so einfach rechnen kann...).Ich denke nicht, aber Deinem Grundgedanken stimme ich voll zu. Es wird dabei wohl nicht um 60% mehr Takt gehen.

[turboschlumpf]

Könnten die CPU-Gurus eventuell mal bitte die Verbesserungen des K8L-Cores sowie deren praktischen Nutzen bewerten? Ein Vergleich mit Intels NGMA sowie die jeweiligen stärken und schwächen der beiden Architekturen wären ebenfalls interessant. =)

[reunion]

http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2768

"Cache enhancements include the capability to support 2x128-bit loads per cycle from the 64k L1 cache (which is half the size of the K8 L1 cache)"

[turboschlumpf]

Falls der Link an mich gerichtet war: Wie oben schon erwähnt würden mich die persönlichen Einschätzungen der CPU-Gurus interessieren.

Was bringen die zwei 128 bit SSE-Befele pro Takt wirklich? Wie gut ist die verbesserte Sprungvorhersage und OoO-Execution im Vergleich zu Core? Ist der L3-Cache eher eine Notlösung gegen die massiven L2-Caches von Intel? Was bringen die anderen Verbesserungen und wird K8L in Sachen IPC Core wieder überholen? Wieviel schneller ist eigentlich ein "echter" Quad-Core im Vergleich zu der Quad-Core-Implementation von Kentsfield? Wann kommt K8L und muss dieser eventuell schon gegen den Nachfolger von Conroe antreten? Und wie wirken sich AMDs 12 Monate Rückstand bei der Einführung neuer Fertigungsprozesse aus?

[drmaniac]

reunion[/POST]']AMD hat noch einige Details präsentiert:
http://www.computerbase.de/news/hardware/prozessoren/amd/2006/juni/amd_analyst_day_neue_roadmap_2008/
http://www.computerbase.de/news/hardware/prozessoren/amd/2006/juni/amd_analyst_day_co-prozessoren/

genau :)

http://www.forum-3dcenter.org/vbulletin/showthread.php?t=300453

[IVN]

turboschlumpf[/POST]']Falls der Link an mich gerichtet war: Wie oben schon erwähnt würden mich die persönlichen Einschätzungen der CPU-Gurus interessieren.

Was bringen die zwei 128 bit SSE-Befele pro Takt wirklich? Wie gut ist die verbesserte Sprungvorhersage und OoO-Execution im Vergleich zu Core? Ist der L3-Cache eher eine Notlösung gegen die massiven L2-Caches von Intel? Was bringen die anderen Verbesserungen und wird K8L in Sachen IPC Core wieder überholen? Wieviel schneller ist eigentlich ein "echter" Quad-Core im Vergleich zu der Quad-Core-Implementation von Kentsfield? Wann kommt K8L und muss dieser eventuell schon gegen den Nachfolger von Conroe antreten? Und wie wirken sich AMDs 12 Monate Rückstand bei der Einführung neuer Fertigungsprozesse aus?
Ich bin kein Guru (eher ein Noob), ich kann dir aber sagen dass das wenig bringt.
Es gibt zu wenig Software die SSE nutzt. Oder ist die SSE-Einheit gar kein Flaschenhals in einer Applikation.

[Gast]

Im Vergleich zu ENtburst oder zum K8 ist das ja die vierfache SSE-Leistung ?
(SSE-Einheiten von K8 und Netburst haben soweit ich weiss eine Busbreite von 64-bit, Core hat 128 bit und K8L nun 2*128bit).
Doch was genau bringen SSE-Einheiten und wie schlägt sich das dann in Real-World-Performance nieder ?

[Bokill]

Gast[/POST]'] ... Doch was genau bringen SSE-Einheiten und wie schlägt sich das dann in Real-World-Performance nieder ? Unter 64 Bit Windows wird die Legacy x87 Gleitkommaeinheit nicht mehr genutzt. Da muss SSE eingesetzt werden, oder halt eben wie früher über die Integereinheiten Gleitkommaberechnung (schnarchlangsam) eingesetzt werden.

Die SSE2 Einheiten waren schon von Anfang 128 bittig ausgelegt. Das Problem war aber, dass nicht alle Berechnungen in die 128 Bit breiten SSE2 Register aufgefüllt und ausgeführt wurden.

[GloomY]

pippo[/POST]']Man scheint es aber immer noch nicht für nötig zu halten, die Bandbreite des L2-Cache zu erhöhenRealworldtech (http://www.realworldtech.com/page.cfm?ArticleID=RWT060206035626) schreibt dazu:Additionally, it is easy to deduce, based on information about the load/store units that the bus between the L1 and L2 caches has been widened to 256 bits.Also doch mehr Bandbreite für mehr Pfeffer! ;)

[saddevil]

Bokill[/POST]']Unter 64 Bit Windows wird die Legacy x87 Gleitkommaeinheit nicht mehr genutzt. Da muss SSE eingesetzt werden, oder halt eben wie früher über die Integereinheiten Gleitkommaberechnung (schnarchlangsam) eingesetzt werden.

Die SSE2 Einheiten waren schon von Anfang 128 bittig ausgelegt. Das Problem war aber, dass nicht alle Berechnungen in die 128 Bit breiten SSE2 Register aufgefüllt und ausgeführt wurden.

das würde bedeuten AMD rechnet mit dem umstieg der leute zu vista ...
um dort vieleicht doch damit einen blumentopf zu gewinnen

der conroe ist doch hier wieder etwas schwächer bestückt als der K8L

[Bokill]

GloomY[/POST]']Realworldtech (http://www.realworldtech.com/page.cfm?ArticleID=RWT060206035626) schreibt dazu:Also doch mehr Bandbreite für mehr Pfeffer! ;) Huii ... hat sich AMD endlich aufgerafft sich Intel anzugleichen?

Schon die Pentium III in Sockelversion hatten da ja einen 256 Bit breiten Bus/Link zwischen L1 und L2 Cache. Und der gab dem Pentium III doch einen anständigen Leistungsschub (nicht nur weil der L2 Cache dann on Die war).

Der Schritt von AMD mit breiterer L2 Cacheanbindung kann meiner Meinung nach in Ausnahmefällen einen 5-10 % starken Leistungsschub geben (Maximum, nicht durchschnittlich +10%).

THX für den Hinweis GloomY :)

MFG Bobo(2006)

[Foxbat]

Könnten die CPU-Gurus eventuell mal bitte die Verbesserungen des K8L-Cores sowie deren praktischen Nutzen bewerten?

genau, kann jemand von euch die ganzen Folien für Normalsterbliche übersetzten, damit man wenigstens eine Vorstellung hat, was da auf uns zukommt.

Warum? Ganz einfach, ich möchte mir evtl ein Conroe oder spätestens 07 ein Kentsfield kaufen und würde gern wissen was der K8L noch reissen könnte, auch wenn es reine SPEKULATIONEN eureseits wären, also bitte :rolleyes:

mfg

[reunion]

GloomY[/POST]']Realworldtech (http://www.realworldtech.com/page.cfm?ArticleID=RWT060206035626) schreibt dazu:Also doch mehr Bandbreite für mehr Pfeffer! ;)

Wie darf man das verstehen?
Die Bandbreite zwischen dem L1- und L2-Cache wurde auf 256-bit verdoppelt, aber die Bandbreite zwischen L2-Cache und dem "Cache-Controller" blieb bei 128-bit, während der L1-Cache auch eine 256-bit Anbindungen zum "Cache-Controller" besitzt?
Ist die Bandbreite zwischen L1- und L2-Cache entscheidend, oder die direkt zum "Cache-Controller"?

[reunion]

INQ hat noch ein paar Gerüchte zum Rev. G K8:
http://www.the-inquirer.net/?article=32322

[BlackBirdSR]

saddevil[/POST]']das würde bedeuten AMD rechnet mit dem umstieg der leute zu vista ...
um dort vieleicht doch damit einen blumentopf zu gewinnen

der conroe ist doch hier wieder etwas schwächer bestückt als der K8L

Stopp: Kurz Inne halten.

die 64Bit Versionen von Windows nutzen zwar SSE2 als x87 Ersatz. Allerdings in der skalaren Variante.
D.h nichts Anderes, als dass die gleichen Berechnungen über die SSE2 Einheiten ausgeführt werden.
Dabei bleibt es bei 32Bit und 64Bit FP-Werten.
Die 128Bit breiten Einheiten kommen nur im SIMD Einsatz zum Zug.

Der K8, K8L und Conroe haben immernoch einen Durchsatz von 2FP Op/ Takt.