Intels Tukwila: Quad-Core, integrierter Speichercontroller, CSI...

[GloomY]

4 Cores 6 MiB L3 pro Core Cores über Crossbar on-die miteinander verbunden on-die Memory-Controller für wahrscheinlich 4 Fully Buffered DIMM - Kanäle Cache-coherency directory für bessere Skalierbarkeit in Multiprozessorsystemen Common System Interconnect 4 "volle" und 2 "halbe" Links 6,4 oder 4,8 GigaTransaction/s pro Richtung Breite der Links bisher unbekannt; 8 Bit würden ~64 GB/s ergeben; 16 Bit: 128 GB/s :eek: direkte Verbindung zwischen CPUs bei Mehrprozessorsystem (wie bei Hypertransport)

http://www.realworldtech.com/includes/images/News/Tukwila.jpg

Quelle (http://www.realworldtech.com/page.cfm?NewsID=361&section=news&date=05-05-2006#361)

[AnarchX]

x86?

[GloomY]

AnarchX[/POST]']x86?Nein, Itanium. Steht doch groß oben drüber ;)

[AnarchX]

GloomY[/POST]']Nein, Itanium. Steht doch groß oben drüber ;)

Hätte ja auch einer neuer Itanium auf Corebasis sein könne, da Woodcrests doch in bestimmten Bereichen, dem Itanium doch schon sehr nah kommen.

[GloomY]

AnarchX[/POST]']Hätte ja auch einer neuer Itanium auf Corebasis sein könne, da Woodcrests doch in bestimmten Bereichen, dem Itanium doch schon sehr nah kommen.Was meinst du damit? Itanium ist immer noch EPIC, Woodcrest it x86-64. Auch wenn sie vielleicht (in Zukunft) die gleichen Chipsätze, CSI uvm. benutzen, liegen immer noch Welten dazwischen ;)

[stav0815]

GloomY[/POST]']Nein, Itanium. Steht doch groß oben drüber ;)
vielleicht meint er eine Emulation oder dergleichen...

[Coda]

Gibts nur noch in Software auf Itanics.

AnarchX[/POST]']Hätte ja auch einer neuer Itanium auf Corebasis sein könne, da Woodcrests doch in bestimmten Bereichen, dem Itanium doch schon sehr nah kommen.
Ha?

[turboschlumpf]

Auf der Folie von Intel ist aber von 24 MiB L2-Cache die Rede, L3-Cache sehe ich da nirgends.

Könnten die CPU-Gurus eventuell ein paar Kommentare zu obigen Spezifikationen abgeben? War das zu erwarten, oder ist es eher einen Überraschung? Hat Intel einfach die Technik von AMD nachgebaut oder ist das in etwa genauso beeindruckend wie die Leistung von Conroe?

Und für wann ist denn Tukwila geplant?

[GloomY]

turboschlumpf[/POST]']Auf der Folie von Intel ist aber von 24 MiB L2-Cache die Rede, L3-Cache sehe ich da nirgends.Tatsächlich. Hab' ich gar nicht bemerkt...

Aber weil Tukwila eine Weiterentwicklung von Montecito ist, gehe ich eher davon aus, dass Tukwila eine ähnliche Speicherhierarchie wie Montecito haben wird - also L1- und L2-Caches unverändert; nur etwas weniger L3.
turboschlumpf[/POST]']Könnten die CPU-Gurus eventuell ein paar Kommentare zu obigen Spezifikationen abgeben? War das zu erwarten, oder ist es eher einen Überraschung?Es war schon etwas länger zu hören, dass CSI als eine Art Konkurrenz zu Hypertransport bei Tukwila eingeführt werden wird. Man munkelte auch, dass CSI elektrisch große Ähnlichkeiten zu PCI-Express haben soll - insofern waren die Leistungsdaten in etwa abzusehen. 6,4 GT/s sind aber dennoch sehr beeindruckend und eher mehr als ich erwartet habe.

Dass der Speichercontroller auf den Prozessor-die wandert, war ebenso klar und eigentlich nur eine Frage der Zeit. Mit mehr und mehr Cores kann ein einzelner Bus nicht mehr die Bandbreiten für alle gemeinsam zur Verfügung stellen.
Ohne die Verfügbarkeit eines Hochgeschwindigkeits-Interconnects (wie HT oder CSI) für die Verbindung zwischen den Sockeln und zur Anbindung von I/O macht ein integrierter Speichercontroller nun mal keinen Sinn. Für mich war klar, dass sobald CSI verfügbar ist, Intel auch den Speichercontroller auf den Prozessor verlagern wird. Durch die Einführung von FB-DIMMs muss man sich auch nicht umbedingt auf die Speichertechnologie festlegen, weil der auf dem Modul untergebrachte Puffer-Chip es im Prinzip erlauben würde, die Speichertechnologie zu wechseln, ohne dass der Chipsatz etwas davon mitbekommen würde.

Etwas unerwartet für mich ist dass Tukwila "nur" 6 MiB L3 Cache pro Core bekommen wird. Gegenüber Montecito ist das eine Halbierung. Sicher hat aber die Tatsache, dass Tuwila 4 Cores integriert, dazu geführt, dass es eine Flächenbegrenzung für die einzelnen Cores (und damit dem L3 Cache als größten Flächenverbraucher) gegeben hat.
turboschlumpf[/POST]']Hat Intel einfach die Technik von AMD nachgebaut oder ist das in etwa genauso beeindruckend wie die Leistung von Conroe?Nachgebaut ist sicher nicht der richtige Ausdruck, zumal AMD nicht die NUMA-Architektur erfunden hat.

Leistungsdaten gibt es noch keine konkreten, aber Montecito wird schon recht hoch gehandelt und kann mit Power5/6 konkurrieren.
All diese Systeme haben gemeinsam, dass ein Privatmann sie sich wahrscheinlich nie leisten kann. Aber genau diese "dicken Eisen" haben mich schon immer fasziniert... ;)
turboschlumpf[/POST]']Und für wann ist denn Tukwila geplant?2008.

[StefanV]

GloomY[/POST]']
All diese Systeme haben gemeinsam, dass ein Privatmann sie sich wahrscheinlich nie leisten kann. Aber genau diese "dicken Eisen" haben mich schon immer fasziniert... ;)
Och, so teuer sind die ersten Itanics nun auch wieder nicht (mehr) ;)

CPUs gibts schon ab 100€, das Problem ist da eher, 'nen Board zu finden...

€dit: 2x800MHz für 400€ (http://cgi.ebay.de/HP-i2000-Itanium-2-x-800-MHz_W0QQitemZ9730175584QQcategoryZ65567QQrdZ1QQcmdZViewItem) :O

[fl_li]

StefanV[/POST]']Och, so teuer sind die ersten Itanics nun auch wieder nicht (mehr) ;)

CPUs gibts schon ab 100€, das Problem ist da eher, 'nen Board zu finden...

€dit: 2x800MHz für 400€ (http://cgi.ebay.de/HP-i2000-Itanium-2-x-800-MHz_W0QQitemZ9730175584QQcategoryZ65567QQrdZ1QQcmdZViewItem) :O

So teuer ist ein Board auch wieder nicht http://cgi.ebay.de/HP-Itanium-2-Motherboard-A7844-69510-fuer-ZX2000-NEU_W0QQitemZ9731012747QQcategoryZ65572QQrdZ1QQcmdZViewItem ;) ;D

[StefanV]

fl_li[/POST]']So teuer ist ein Board auch wieder nicht http://cgi.ebay.de/HP-Itanium-2-Motherboard-A7844-69510-fuer-ZX2000-NEU_W0QQitemZ9731012747QQcategoryZ65572QQrdZ1QQcmdZViewItem ;) ;D
Ja, diesesmal gibts ein ganzes...

Das letzte mal als ich nach Itanic schaute, hab ich nur viele einzelne Teile gesehen...

Da brauchte man dann 4 oder 5 Teile...

[GloomY]

Ich redete nicht von Jahre alten Systemen wie einem Itanium1 sondern von aktuellen und zukünftigen High-Performance Multi-Core Systemen, die fünf-, sechs- oder sogar siebenstellige Beträge kosten werden.

[patermatrix]

Etwas unerwartet für mich ist dass Tukwila "nur" 6 MiB L3 Cache pro Core bekommen wird. Gegenüber Montecito ist das eine Halbierung. Sicher hat aber die Tatsache, dass Tuwila 4 Cores integriert, dazu geführt, dass es eine Flächenbegrenzung für die einzelnen Cores (und damit dem L3 Cache als größten Flächenverbraucher) gegeben hat.

Wieso gibt es bei solchen Prozessoren eine Flächenbegrenzung?
Aber genau diese "dicken Eisen" haben mich schon immer fasziniert... ;)
Mich auch! :umassa:

[StefanV]

GloomY[/POST]']Ich redete nicht von Jahre alten Systemen wie einem Itanium1 sondern von aktuellen und zukünftigen High-Performance Multi-Core Systemen, die fünf-, sechs- oder sogar siebenstellige Beträge kosten werden.
Ja, aber irgendwann werden diese Dinge recht günstig sein...

Ein S603 Prozessorchen bekommst z.B. hinterhergeworfen, will wohl niemand ;)
Die neueren Dinge sind natürlich a bisserl teurer, logisch...

Jetzt bleibts nur abzuwarten, wie sich das Teil in der Praxis schlägt...
GloomY[/POST]']
All diese Systeme haben gemeinsam, dass ein Privatmann sie sich wahrscheinlich nie leisten kann. Aber genau diese "dicken Eisen" haben mich schon immer fasziniert... ;)
Richtig, aus dem Grunde hab ich mir auch mal 'nen S603 Sys angeschafft X-D
Den Alpha hab ich aus 'nem Müllcontainer gerettet...
Ist aber steinalt, lief bei mir auch nie, leider :( :(
(hätts wohl erst anschmeißen und dann zerlegen sollen, nicht umgekehrt)...

[GloomY]

patermatrix[/POST]']Wieso gibt es bei solchen Prozessoren eine Flächenbegrenzung?Ich hab' mich vielleicht etwas blöd ausgedrückt: Das sind ökonomische Überlegungen. Wenn man einen Prozessor entwirft, dann hat man meist vom Management eine Vorgabe, wie groß der Die maximal werden darf. Wenn man nun die Anzahl der Cores verdoppelt, noch Speichercontroller, Cache-Kohärenz Directory und CSI-Links auf den Die packt, dann wird dieser eben schon ziemlich groß. Deshalb sucht man nach Möglichkeiten die Fläche zu reduzieren.
patermatrix[/POST]']Mich auch! :umassa:=)

[Bokill]

GloomY[/POST]'] ... Es war schon etwas länger zu hören, dass CSI als eine Art Konkurrenz zu Hypertransport bei Tukwila eingeführt werden wird. Eigentlich hat Intel jetzt schon CSI. Denn die Chipsätze ab dem i915 haben ein PCI-Expressartiges Chipinterface. "Nur" die CPU war bis jetzt immer noch über einen klasssichen Bus angebunden (GTL+).

Man munkelte auch, dass CSI elektrisch große Ähnlichkeiten zu PCI-Express haben soll - insofern waren die Leistungsdaten in etwa abzusehen. 6,4 GT/s sind aber dennoch sehr beeindruckend und eher mehr als ich erwartet habe. Warum beeindruckend. Das ist bis dahin ein machbarer Standard. Da wird sich PCI-Express, HyperTransport 3.x, Rapid IO nicht um Welten unterscheiden.

... Durch die Einführung von FB-DIMMs muss man sich auch nicht umbedingt auf die Speichertechnologie festlegen, weil der auf dem Modul untergebrachte Puffer-Chip es im Prinzip erlauben würde, die Speichertechnologie zu wechseln, ohne dass der Chipsatz etwas davon mitbekommen würde. Volle Zustimmung. Zudem ermöglicht FB-DIMM parallele Ein und Ausgabe ... das scheint mir in weiten Teil noch nicht angekommen zu sein. Da sind die Einwendungen mit zusätzlichen Latenzen mit dem AMB-Chip zwar richtig, führen aber so doch auf den Holzweg.

... Nachgebaut ist sicher nicht der richtige Ausdruck, zumal AMD nicht die NUMA-Architektur erfunden hat. Das ist richtig, es ist Unsinnig Fortschritt nur einer Firma zuzuschreiben. Genaugenommen hat AMD auch "nur" sehr gekonnt von der Alpha EV-8 Topologie "kopiert".

All diese Systeme haben gemeinsam, dass ein Privatmann sie sich wahrscheinlich nie leisten kann. Aber genau diese "dicken Eisen" haben mich schon immer fasziniert... ;)
2008. :D

[GloomY]

Bokill[/POST]']Eigentlich hat Intel jetzt schon CSI. Denn die Chipsätze ab dem i915 haben ein PCI-Expressartiges Chipinterface. "Nur" die CPU war bis jetzt immer noch über einen klasssichen Bus angebunden (GTL+).CSI ist wohl etwas besser als die jetzige Form der Verbindung zwischen North- und Southbridge.
Bokill[/POST]']Warum beeindruckend. Das ist bis dahin ein machbarer Standard. Da wird sich PCI-Express, HyperTransport 3.x, Rapid IO nicht um Welten unterscheiden.So weit ich weiß, liegt HT momentan bei 2 GT/s (*), und PCI-Express bei 2,5 GT/s - wobei 5 GT/s von der PCI-Sig für einen unbestimmten Zeitpunkt in der Zukunft in Planung sind. Rapid I/O weiß ich jetzt nicht auswendig.
Damit verglichen erscheinen 6,4 GT/s schon mal recht viel, oder?

(*) Okay, spezifiziert sind mit HT 2.0B bis zu 2,8 GT/s und mit HT 3.0 bis zu 5,2 GT/s. Das hat aber bisher noch niemand in Silizium implementiert...
Bokill[/POST]']Volle Zustimmung. Zudem ermöglicht FB-DIMM parallele Ein und Ausgabe ... das scheint mir in weiten Teil noch nicht angekommen zu sein. Da sind die Einwendungen mit zusätzlichen Latenzen mit dem AMB-Chip zwar richtig, führen aber so doch auf den Holzweg.Ja, zwischen dem AMB und dem Chipsatz kann gleichzeitig in beide Richtungen Daten übertragen werden. Aber zwischen AMB und Speicherchips wohl weiterhin nur in eine Richtung gleichzeitig. Gleichzeitig in beide Richtungen gibt die momentane Speichertechnologie (DDR-1, -2 , GDDR-1 bis -4) nicht her.

[Coda]

Ist halt auch immer eine Kostenfrage und ob man so einen Interconnect überhaupt braucht.

PCIe braucht ja auch schon sehr teure PHYs - ich weiß nicht wie das mit HT aussieht.

[Bokill]

GloomY[/POST]']CSI ist wohl etwas besser als die jetzige Form der Verbindung zwischen North- und Southbridge. Ja klar. Intel hat das DMI (Digital Media Interface), auch als CSI bekannt (Abkürzung mir Unbekannt. CSI als Chipinterface seit der Chipsatzserie i915), nun endlich vom Kopf auf die Füsse gestellt und die CPU als Host deklariert ... endlich.

So weit ich weiß, liegt HT momentan bei 2 GT/s (*), und PCI-Express bei 2,5 GT/s - wobei 5 GT/s von der PCI-Sig für einen unbestimmten Zeitpunkt in der Zukunft in Planung sind. Rapid I/O weiß ich jetzt nicht auswendig.
Damit verglichen erscheinen 6,4 GT/s schon mal recht viel, oder?

(*) Okay, spezifiziert sind mit HT 2.0B bis zu 2,8 GT/s und mit HT 3.0 bis zu 5,2 GT/s. Das hat aber bisher noch niemand in Silizium implementiert...
Hab ja nicht gesagt, dass CSI wenig oder schlecht ist. ;)

Aber die Konkurrenz entwickelt ja auch schon beständig weiter. HyperTransport 3.0 ist seit wenigen Wochen aktuell und spätestens ab dem K8l auch konkretes Silizium. Der K8L wird mit einem Takt von 2 GHz antreten (4 GHz Datenratentakt, da DDR Übertragungsverfahren) und ab Frühjahr 2007 nahe, aber nicht ganz an die zukünftigen Datenraten von CSI kommen. Aber HyperTransport hat immer wieder auch seine Datenraten weiter steigern können.

Ja, zwischen dem AMB und dem Chipsatz kann gleichzeitig in beide Richtungen Daten übertragen werden. Nur darum ging es mir. Die dahinter liegenden Speicherchips selber sind noch über den dämlichen Speicherbus angebunden. Zukünftige FB-DIMM Chipsätze und Prozessoren mit FB-DIMM Interface sehen direkt aber nur noch den AMB-Chip, aber das hattest du ja schon selber gesagt.

MFG Bobo(2006)

[(del)]

GloomY[/POST]']6,4 GT/s sind aber dennoch sehr beeindruckend und eher mehr als ich erwartet habe
Uhm. Inwiefern unterscheiden sich Intels sagenhafte Folien von den sagenhaften von ATI und Nvidia?

Ohne die Verfügbarkeit eines Hochgeschwindigkeits-Interconnects (wie HT oder CSI) für die Verbindung zwischen den Sockeln und zur Anbindung von I/O macht ein integrierter Speichercontroller nun mal keinen Sinn. Für mich war klar, dass sobald CSI verfügbar ist, Intel auch den Speichercontroller auf den Prozessor verlagern wird
Inwiefern ist das nun aber so aufregend? Das haben wir mit dem K8 seit Jahren auf dem Desktop :| Daß Intel paar Sachen in die falsche Richtung entwickelte oder aber "bissl" hinter AMD lag ist ja klar. Daß sie irgendwannmal nachziehen werden, war auch klar.

Nur bleibt das alles wohl noch ne Weile alleine Itanium vorenthalten. Und wenn ich sehe was man mittlerweile auffährt um die Überlegenheit von EPIC zu demonstrieren, dann fehlts bei mir. Sorry :| Core so rauszuputzen ginge auch und dann kommt EPIC wieder schwer ins Schwitzen. Bei Kompilaten halber Größe (x86-64) und diesbezüglich erhabenen 2MB L2-Cache und 2x 64KB L1-Cache.

Tukwila kommt mir nicht so sehr muskulös vor. Eher schweinefett. Und schweineteuer ;)

"Faszinierender" find ich da schon zB. Niagara oder Olympus. Der Olympus kann aber auf der Folie mit Tukwila nicht mithalten. Wie denn auch. Mit 2 Cores, 2x 128KB L1 und 6MB L2. Ich nehme aber an, die Primepower holen sich trotzdem nach und nach wieder alle wichtigen Anwendungsbenchmarks. Oder bleiben wenigstens unter den ersten 3 Maschinen. Und das rentabel.

[GloomY]

BessereHälfte[/POST]']Uhm. Inwiefern unterscheiden sich Intels sagenhafte Folien von den sagenhaften von ATI und Nvidia?Sorry, die Frage verstehe ich nicht. Haben ATi oder NVidia denn auch Lösungen anzubieten, die CPUs direkt miteinander verbinden? Das wäre mir neu.

Um es noch mal tabellarisch darzustellen, warum ich die Daten von CSI "beeindruckend" finde:
Interconnect Übertragungsrate
--------------------------------------------------------------
Hypertransport (jetzt auf Boards) 2 GT/s
Hypertransport 2.0 (jetzt spezifiziert) bis zu 3,2 GT/s
Hypertransport 3.0 (2008) bis zu 5,6 GT/s

PCI-Express (jetzt) 2,5 GT/s
PCI-Express (geplant zu unbestimmtem Zeitpunkt) 5 GT/s

CSI "langsam" (2008) 4,8 GT/s
CSI "schnell" (2008) 6,4 GT/s
BessereHälfte[/POST]']Inwiefern ist das nun aber so aufregend? Das haben wir mit dem K8 seit Jahren auf dem Desktop :| Daß Intel paar Sachen in die falsche Richtung entwickelte oder aber "bissl" hinter AMD lag ist ja klar. Daß sie irgendwannmal nachziehen werden, war auch klar.Die Geschwindigkeit ist beeindruckend. Das wirkt sich natürlich auch auf die Latenz und damit auf die Skalierbarkeit bei Mehrsockel-Systemen aus. Wir sind heutzutage mit dem K8 weit von dem entfernt, was 2008 Hypertransport 3.0 und CSI leisten können.
BessereHälfte[/POST]']Nur bleibt das alles wohl noch ne Weile alleine Itanium vorenthalten.Nö, 2008 werden wohl auch die x86-Prozessoren mit CSI laufen.
BessereHälfte[/POST]']Und wenn ich sehe was man mittlerweile auffährt um die Überlegenheit von EPIC zu demonstrieren, dann fehlts bei mir. Sorry :| Core so rauszuputzen ginge auch und dann kommt EPIC wieder schwer ins Schwitzen. Bei Kompilaten halber Größe (x86-64) und diesbezüglich erhabenen 2MB L2-Cache und 2x 64KB L1-Cache.Ich bin ja normalerweise recht kritisch was EPIC angeht, aber an der Stelle muss ich schon mal sagen, dass diese schon ihre Existenzberechtigung hat. Bei Anwendungen aus dem HPC-Bereich ist der Itanium schon sehr stark, nicht zuletzt wegen seinen beiden FP-MAC Einheiten und den riesigen Bandbreiten (512 Bit L2 Cacheanbindung).
BessereHälfte[/POST]']"Faszinierender" find ich da schon zB. Niagara oder Olympus. Der Olympus kann aber auf der Folie mit Tukwila nicht mithalten. Wie denn auch. Mit 2 Cores, 2x 128KB L1 und 6MB L2. Ich nehme aber an, die Primepower holen sich trotzdem nach und nach wieder alle wichtigen Anwendungsbenchmarks. Oder bleiben wenigstens unter den ersten 3 Maschinen. Und das rentabel.Klar, SPARC64 ist sicher auch ein großer Konkurrent in dem Bereich. Interessant ist, dass der Olympus ja auch die gleiche Multithreading-Technik wie Montecito (und damit auch Tukwila einsetzt): Jeweils zwei Threads mit Switch-On-Event MT.

[reunion]

Naja, HT3.0 kommt mit dem K8L schon 2007 (nicht 2008). Bis 2008 fließt noch viel Wasser den Bach hinunter, wer weiß wie weit das HT-Protokoll bis dahin schon ist? - Sofern Intel das Datum für CSI überhaupt halten kann. Beeindruckend finde ich da schon eher die immense Cachegröße des Tukwila.

[GloomY]

reunion[/POST]']Naja, HT3.0 kommt mit dem K8L schon Anfang 2007. 2008 kann es schon wieder ein verbessertes HT-Protokoll geben,Ich bezweifel aber, dass sie die maximalen Frequenzen von bis zu 5,6 GT/s schon Anfang 2007 hinbekommen. Momentan sind's ja auch nur 2 GT/s, obwohl schon seit einiger Zeit mit HT 2.0B bis zu 3,2 GT/s spezifiziert sind.

Das, was als Maximum in den Specs drin steht ist halt nicht umbedingt das, was zur selben Zeit auch implementiert wird. Das interessante an CSI ist imho halt, dass diese genannten 6,4 GT/s wirklich auch gebaut werden (so weit man das im Vorraus abschätzen kann) und nicht nur auf dem Papier stehen.
reunion[/POST]'] im übrigen weiß man nicht ob Intel das Datum auch halten kann.Gut, das weiß man nie im Vorraus. Genausogut könnte sich auch Hypertransport verspäten etc.
reunion[/POST]']Beeindruckend finde ich da eher die immense Cachegröße des Tukwila.Nachdem Montecito schon 26,5 MiB Cache (für 2 Cores) hat, finde ich die rund 30 MiB von Tukwila (für 4 Cores) nicht so beeindruckend. Die L3 Cachegröße sinkt sogar von 12 auf 6 MiB pro Core.

[Coda]

Kann es nicht sein, dass CSI einfach doppelt so breit ist? Oder ist das jetzt für die gleiche Linkgröße?

[GloomY]

Coda[/POST]']Kann es nicht sein, dass CSI einfach doppelt so breit ist? Oder ist das jetzt für die gleiche Linkgröße?Über die Breite von CSI weiss man noch nichts. Bisher ging's nur um die Frequenz bzw. Datenrate.

[Coda]

Also pro Leitungspaar?

[GloomY]

Coda[/POST]']Also pro Leitungspaar?Ja, genau.

[Bokill]

GloomY[/POST]']Ich bezweifel aber, dass sie die maximalen Frequenzen von bis zu 5,6 GT/s schon Anfang 2007 hinbekommen. Momentan sind's ja auch nur 2 GT/s, obwohl schon seit einiger Zeit mit HT 2.0B bis zu 3,2 GT/s spezifiziert sind. Nun ja, die Spezifikationen sind verabschiedet zu HyperTransport 3.0. In so fern muss es im Labor auch Silizium geben, die die technisch/ökonomischen Grenzen eingrenzen half.

Das ist ist mithin etwas mehr als eine Ankündigung ohne weitere Angaben.
[...] Das interessante an CSI ist imho halt, dass diese genannten 6,4 GT/s wirklich auch gebaut werden (so weit man das im Vorraus abschätzen kann) und nicht nur auf dem Papier stehen. Also was denn nun? Wird das so gebaut ja oder nein? Um es abzukürzen. Intel legt sich in der Öffentlichkeit jetzt schon fest. Ob nun mit oder ohne White-Papers.
Von daher gehe ich auch davon aus, dass Intel sich nahe daran halten wird.

[...] Genausogut könnte sich auch Hypertransport verspäten etc. Alles kann sich verspäten. Aber AMD sprach jetzt von funktionierenden (Klein)Seriensilizium bei 65 nm. Das wird nun aller Wahrscheinlichkeit nach ein K8L sein.

Und dieser K8L wird HyperTransport 3.0 haben (was nach der Analystenkonferenz nun feststeht). Ein Hersteller sprach schon früher von 2 GHz Takt (http://www.orthy.de/index.php?option=com_content&task=view&id=1573&Itemid=53) [orthy.de] (4 GHz Datenratentakt, da DDR Übertragungsverfahren).
Ich gehe von Quartal 1 im Jahr 2007 aus, ab dem der K8L den Profimassenmarkt sieht.

Das ist demnach (wenn man es so sieht) mit dem Tukwila (http://www.realworldtech.com/includes/images/News/Tukwila.jpg) (jpg) [Realworldtech.com] ca. ein Jahr später.

FB-DIMM soll der AMD Analystenkonfernz nach ab 2008 aktuell werden, wie DDR3, aber auch potenziell noch mehr L3 Cache. In so fern wirkt der Tukwila nach wie vor beeindruckend, aber ist nicht (mehr) der Überbrenner von den Tech-Daten.

Für 2007 wäre ein Tukwila hingegen ein Monster, was man von der Papierform kaum überbieten kann. Spannend ist die Takt- und Fertigungsfrage, da musste die Itaniumlinie bislang Abstriche machen, aus welchen Gründen auch immer.

Nachtrag: Übrigens wird im Jahr 2008 sicher auch der Rock von Sun raus sein, ein massives Multicoredesign und dazu vermutlich ein leichtgewichtiger Niagara 2.

Parallel wird es noch den Power 6 bis dahin geben, der Taktmässig deutlich zulegen soll (wie sich die Zeiten doch ändern ;) ) und vermutlich wird sich die Zweitauflage vom Cell einfinden. Und auch Fujitsu will sich noch nicht von seiner SPARC Familie verabschieden. Dickschiffe wird es also auch im Jahr 2008 nach wie vor geben.

MFG Bobo(2006)

[(del)]

GloomY[/POST]']Sorry, die Frage verstehe ich nicht. Haben ATi oder NVidia denn auch Lösungen anzubieten, die CPUs direkt miteinander verbinden? Das wäre mir neu
Nein. Mir ging es eher um die Art der Präsentation allgemein. Sind solche Folien nicht exakt "für uns" bestimmt? ;)

Nö, 2008 werden wohl auch die x86-Prozessoren mit CSI laufen
Ja, genau das nenn ich 'eine Weile'.

Ich bin ja normalerweise recht kritisch was EPIC angeht, aber an der Stelle muss ich schon mal sagen, dass diese schon ihre Existenzberechtigung hat. Bei Anwendungen aus dem HPC-Bereich ist der Itanium schon sehr stark, nicht zuletzt wegen seinen beiden FP-MAC Einheiten und den riesigen Bandbreiten (512 Bit L2 Cacheanbindung)
Mal doof angemerkt: EPIC lebt von riesigen Caches, riesigen Speicherbandbreiten, riesigen Executables und riesigen Hauptspeichern. Wie schlecht sind also die Rechenwerke? Ich will das Teil auch nicht immer und überall schlecht reden, aber die Art wie man dieser Architektur Beine macht ist schon recht... aufwendig. Und halt sehr teuer. Bzw. wohl sehr subventioniert um verkäuflich zu sein. Bissl verkäuflich. SGI hats jedenfalls nicht geholfen.

Klar, SPARC64 ist sicher auch ein großer Konkurrent in dem Bereich. Interessant ist, dass der Olympus ja auch die gleiche Multithreading-Technik wie Montecito (und damit auch Tukwila einsetzt): Jeweils zwei Threads mit Switch-On-Event MT.
Jep. Nennt sich da Vertical MT (VMT).

@Bokill
SPARC wird erstmal leben. Was Numbercruncher angeht - soweit ich das richtig gepeilt habe - legen Sun und Fujitsu für die übernächste Generation die Entwicklung zusammen. Auch die Patente. Daher wird es wohl keinen UltraSPARC-V geben, weil es schon lange SPARC64-V gibt.

Was "InetServer" angeht. So eine T2000 rockt samt Solaris10 (FireEngine) im RL ein 10Gbit Netzwerk :eek: Mit einem 275W Netzteil :cool: Und womöglich einer Anwendung die auch vor 4 Jahren kompiliert wurde. DAS sind Sachen die im Buisness ziehen.
Die 500W Brüzelkisten die wir uns auf die Schreibtische stellen, auf Tukwila-Folien ehrfürchtig starrend, sollten einen nicht blind machen.

Es ist jedenfalls richtig, daß es bis 2008 und Tukwila - falls Intel die nächste EPIC-CPU nicht traditionsgemäß um mind. halbes Jahr verschiebt - noch einiges passieren wird.

p.s.:
Obwohl es Sun auch nicht so prächtig geht. Sie haben vieles einfach verpennt oder verschlampt. Das sag ich jetzt nicht als irgendein Sun-Fanboy :| aber ein Untergang von Sun tut dem Markt nicht gut. Genauso wie der Untergang von SGI. So wird Sun eher oder später imho eine Abteilung von Fujitsu für Solaris und simultaneous threads processing.

[turboschlumpf]

Wie sieht es eigentlich mit der "low latency" des CSI aus? Hypertransport soll diesbezüglich ja schon recht gut sein. Kann Intel da noch mehr herausgeholt haben?

Nö, 2008 werden wohl auch die x86-Prozessoren mit CSI laufen.
Echt? Hätte ich jetzt nicht damit gerechnet, dass Intel das auch gleich auf dem Desktop bringt. Naja, Zeit dafür wirds allemal!

atsächlich. Hab' ich gar nicht bemerkt...

Aber weil Tukwila eine Weiterentwicklung von Montecito ist, gehe ich eher davon aus, dass Tukwila eine ähnliche Speicherhierarchie wie Montecito haben wird - also L1- und L2-Caches unverändert; nur etwas weniger L3.
Hm, wie wahrscheinlich ist es, dass sich Intel auf einer Präsentationsfolie einen Schreibfehler leistet? Das wäre übrigens auch eine Erklärung für die verringerte größe des Caches.

Gibt es eigentlich auch schon Informationen darüber wieviel Millionen oder besser Milliarden Transistoren Tukwila verschlingt?

[GloomY]

BessereHälfte[/POST]']Nein. Mir ging es eher um die Art der Präsentation allgemein. Sind solche Folien nicht exakt "für uns" bestimmt? ;)Sorry, aber ich verstehe immer noch nicht ganz, was du uns sagen willst.
BessereHälfte[/POST]']Mal doof angemerkt: EPIC lebt von riesigen Caches, riesigen Speicherbandbreiten, riesigen Executables und riesigen Hauptspeichern.Bis auf die Größe der Executables frage ich: Welche Architektur aus dem HPC-Bereich tut das nicht? Schau' dir Alpha an (schon 1998 mit 8 MiB L2 Cache). Schau dir Fujitsus SPARC64 V an mit 6 MiB L2 Cache. Schau' dir PA-RISC an mit dem PA-8800 (32 MiB L2 Cache in 1T-SRAM Technologie). Schau' dir POWER mit dem Power5 an mit seinen 36 MiB L3 Cache pro (Dual-Core) CPU.

Genau so Speicherbandbreite: Da gibt's sogar andere Architekturen, die weitaus mehr als der Itanium haben. Riesen Hauptspeicher ist sowieso Pflicht ;)
BessereHälfte[/POST]']Wie schlecht sind also die Rechenwerke? Ich will das Teil auch nicht immer und überall schlecht reden, aber die Art wie man dieser Architektur Beine macht ist schon recht... aufwendig. Und halt sehr teuer. Bzw. wohl sehr subventioniert um verkäuflich zu sein. Bissl verkäuflich. SGI hats jedenfalls nicht geholfen.Über die Rechenwerke kann ich mich nicht beschweren. Gerade die FP-MACs beim Itanium2 sind aller erste Sahne: Vollkommen gepipelined und nur eine Latency von fünf Takten. Da brauchen manch andere Architekturen für reine die FP-Addition schon länger.
Und Andreas Stiller schrieb in seinem "Know-How"-Artikel über den Itanium in der C't 13/2001 dass bei bestimmten Operationen kein ihm bekanntes Rechenwerk hinterherkommt.
BessereHälfte[/POST]']Jep. Nennt sich da Vertical MT (VMT).Ja, es gibt mehrere Ausdrucksweisen dafür. VMT kenne ich auch.
turboschlumpf[/POST]']Wie sieht es eigentlich mit der "low latency" des CSI aus? Hypertransport soll diesbezüglich ja schon recht gut sein. Kann Intel da noch mehr herausgeholt haben?Da ist nichts drüber bekannt. Da CSI aber eine gewisse Ähnlichkeit zu PCI-Express haben soll (angeblich), glaube ich nicht, dass CSI an die Latenz von HT bei gleichem Takt herankommen wird.

PCI-Express hat ja eine richtige Protokollstruktur mit mehreren Ebenen (ähnlich ISO/OSI Schichtmodell beim Netzwerk), bei der natürlich auch mehr Aufwand getrieben werden muss, um diese unterschiedlichen Ebene einzupacken und auf der Gegenseite wieder zu entpacken bzw. irgendwo zwischendrin (im Switch) teilweise wieder zu entpacken.
Hypertransport ist da viel einfacher gestrickt weil es nur eine Schicht besitzt, auf der alles geregelt wird. Sicherlich hat das auch ein paar Beschränkungen zur Folge (wie z.B. keine beliebige Topologie), aber für den Einsatzzweck als Interconnect auf einem Board ist das nicht weiter schlimm.

Auf der anderen Seite hat CSI ja durch den höheren Takt eine geringere Zykluszeit, womit man gegenüber Hypertransport wieder etwas gewinnen kann. Wieviel hängt natürlich vom konkreten Taktunterschied ab.

Kurz gefasst: Nach den obigen Zahlen in der Tabelle spekuliere ich, dass CSI wahrscheinlich mehr Bandbreite aber eine (leicht) schlechtere Latenz als Hypertransport haben wird.
turboschlumpf[/POST]']Hm, wie wahrscheinlich ist es, dass sich Intel auf einer Präsentationsfolie einen Schreibfehler leistet? Das wäre übrigens auch eine Erklärung für die verringerte größe des Caches.Ich find's auch ein bisschen komisch, aber David Kanter von RWT schreibt auch von L3 Cache statt L2. Und dem vertraue ich in dieser Beziehung schon.

Darüber hinaus würden 6 MiB L2 Cache wohl keinen Sinn ergeben.

edit:
Manche Leute fangen (warum auch immer :crazy: ) beim Itanium an, den ersten Cache als L0 zu zählen. Der dritte Cache ist somit dann der L2. Siehe z.B. hier (http://upload.wikimedia.org/wikipedia/en/0/08/Montecito_micrograph.jpg).
turboschlumpf[/POST]']Gibt es eigentlich auch schon Informationen darüber wieviel Millionen oder besser Milliarden Transistoren Tukwila verschlingt?Imho nein, aber ich schätze mal grob 2 Milliarden (Montecito hat ja schon 1,72 Mrd.) Transistoren.

[GloomY]

Bokill[/POST]']Nun ja, die Spezifikationen sind verabschiedet zu HyperTransport 3.0. In so fern muss es im Labor auch Silizium geben, die die technisch/ökonomischen Grenzen eingrenzen half.
Das ist ist mithin etwas mehr als eine Ankündigung ohne weitere Angaben.Ja, da hast du wahrscheinlich Recht. Mich hat aber u.a. etwas stutzig gemacht, dass in den HT 2.0B Specs, die ich vor ein paar Wochen ausführlich studiert habe, die 2,6 GHz Frequenz zwar angegeben war, aber die elektrischen Details für den Link noch nicht erstellt waren. Keine Ahnung wie das bei den HT 3.0 Specs aussieht. Da müsste ich mal nachschauen.
Bokill[/POST]']Also was denn nun? Wird das so gebaut ja oder nein? Um es abzukürzen. Intel legt sich in der Öffentlichkeit jetzt schon fest. Ob nun mit oder ohne White-Papers.
Von daher gehe ich auch davon aus, dass Intel sich nahe daran halten wird.Eben. Das glaube ich auch.
Bokill[/POST]']Und dieser K8L wird HyperTransport 3.0 haben (was nach der Analystenkonferenz nun feststeht). Ein Hersteller sprach schon früher von 2 GHz Takt (http://www.orthy.de/index.php?option=com_content&task=view&id=1573&Itemid=53) [orthy.de] (4 GHz Datenratentakt, da DDR Übertragungsverfahren).
Ich gehe von Quartal 1 im Jahr 2007 aus, ab dem der K8L den Profimassenmarkt sieht.

Das ist demnach (wenn man es so sieht) mit dem Tukwila (http://www.realworldtech.com/includes/images/News/Tukwila.jpg) (jpg) [Realworldtech.com] ca. ein Jahr später.Ah, das mit den 2 GHz (Real-)Takt wusste ich nicht. Es stellt sich aber weiterhin die Frage, ob der HT 3.0 im K8L nun wirklich auch mit 5,6 GT/s arbeitet. Laut HT Specs muss ja nicht jedes Gerät die volle Geschwindigkeit unterstützen. Vielleicht geht es AMD ja auch nur darum, dass man z.B. die 16 Bit Links in zwei 8 Bit Links aufspalten kann, was ja erst mit HT 3.0 möglich ist (oder auch Link Power Management).
Will sagen: HT 3.0 sagt nichts direkt über den Takt aus nur über die Möglichkeiten mit diesem "nach oben" zu gehen.
Bokill[/POST]']Für 2007 wäre ein Tukwila hingegen ein Monster, was man von der Papierform kaum überbieten kann. Spannend ist die Takt- und Fertigungsfrage, da musste die Itaniumlinie bislang Abstriche machen, aus welchen Gründen auch immer.

Nachtrag: Übrigens wird im Jahr 2008 sicher auch der Rock von Sun raus sein, ein massives Multicoredesign und dazu vermutlich ein leichtgewichtiger Niagara 2.

Parallel wird es noch den Power 6 bis dahin geben, der Taktmässig deutlich zulegen soll (wie sich die Zeiten doch ändern ;) ) und vermutlich wird sich die Zweitauflage vom Cell einfinden. Und auch Fujitsu will sich noch nicht von seiner SPARC Familie verabschieden. Dickschiffe wird es also auch im Jahr 2008 nach wie vor geben.Ja :D Und was für geile Teile. Aaah, lecker! ;)

[Bokill]

BessereHälfte[/POST]']
@Bokill
SPARC wird erstmal leben. Was Numbercruncher angeht - soweit ich das richtig gepeilt habe - legen Sun und Fujitsu für die übernächste Generation die Entwicklung zusammen. Auch die Patente. Daher wird es wohl keinen UltraSPARC-V geben, weil es schon lange SPARC64-V gibt. Der SPARC64-V* war eine eigenständige Fujitsuentwicklung und der SPARC64-VI (und die Plusshrinkings) sind die Fujitsu Weiterentwicklungen davon. Mit dem SPARC64-V (http://www.fujitsu.com/global/services/computing/server/unix/news/featurestory/sparc_1.html) [fujitsu.com] kamen ungewöhnliche Sicherheitsfeatures per Hardware rein, die so mancher Hersteller erst jetzt so einführt.

p.s.:
Obwohl es Sun auch nicht so prächtig geht. Sie haben vieles einfach verpennt oder verschlampt. Das sag ich jetzt nicht als irgendein Sun-Fanboy :| aber ein Untergang von Sun tut dem Markt nicht gut. Genauso wie der Untergang von SGI. So wird Sun eher oder später imho eine Abteilung von Fujitsu für Solaris und simultaneous threads processing. Dir ist klar dass sie Mitte 2005 den weltgrössten Speicherserverspezialisten in einem fetten Milliardendeal aufgekauft haben? Die letzten Quartalszahlen berücksichtigen eben diesen Deal.

Laut Sun verkaufen sich die X86-64 Server wie blöde bei Sun, und die Niagaras werden denen aus den Händen gerissen ... allerdings entwickeln sich die SPARC-Classics bei Sun zu Ladenhütern bzw. locken kaum noch Neukunden. Die UltraSPARC III, IV scheinen vorwiegend dem Bestandsschutz zu dienen, obwhl der UltraSPARC IV+ weiterhin auch eine bärenstarke CPU ist.

Mit anderen Worten, Sun geht es meiner Meinung nach besser, wie es vielfach die klasssiche Fachpresse vermitteln mag. Aber du hast Recht, hätten sie den Niagara + Rock nicht in der Mache gehabt, dann droht Sun das Schicksal von einstmals big DEC.

Jedenfalls kann man dort (http://www.orthy.de/modules.php?name=News&file=article&sid=1423) [orthy.de] meine subjektive Sicht der Dinge nachlesen.

PS: Mit Einführung eben jenes Tukwilas sind nun alle Dickschiffe mit OnDie Speicherkontrollern ausgestattet, bzw. haben einen völlig separaten Speicherbus, der völllig unabhängig vom Systembus/Link arbeitet.

* = Vorstellung 2001, Einführung 2002, 2004/2005 Shrinking mit 90 nm

MFG Bobo(2006)

[Trap]

GloomY[/POST]']Ich bezweifel aber, dass sie die maximalen Frequenzen von bis zu 5,6 GT/s schon Anfang 2007 hinbekommen. Momentan sind's ja auch nur 2 GT/s, obwohl schon seit einiger Zeit mit HT 2.0B bis zu 3,2 GT/s spezifiziert sind.
Was ist an 5.6 GT/s so toll? Man kann heute FPGAs mit 6.4 Gbps transceivern bestellen (ob man sie geliefert bekommt ist eine andere Frage ;)): http://altera.com/products/devices/stratix2gx/s2gx-index.jsp oder http://www.xilinx.com/products/silicon_solutions/fpgas/virtex/virtex4/capabilities/rocketio.htm

[(del)]

Bokill[/POST]']Der SPARC64-V* war eine eigenständige Fujitsuentwicklung
Ich weiß zwar jetzt nicht woher, aber irgendwie weiß ich das schon seit Ewigkeiten ;) Das hat auch mit dem was ich getippert habe imho nicht direkt etwas zu tun.

Dir ist klar dass sie Mitte 2005 den weltgrössten Speicherserverspezialisten in einem fetten Milliardendeal aufgekauft haben?
Ich weiß es. Ja.

Die letzten Quartalszahlen berücksichtigen eben diesen Deal
Der aktuelle - weitere - Entlassungstsunami wohl auch.

Laut Sun verkaufen sich die X86-64 Server wie blöde bei Sun, und die Niagaras werden denen aus den Händen gerissen ... allerdings entwickeln sie die SPARC-Classics bei Sun zu Ladenhütern bzw. locken kaum noch Neukunden
Das war schon länger so. Wer Sparc fahren wollte, holte sich das immer mehr von Fujitsu. Daher ASP. Aber nun wird das langsam doch noch OT.

[sloth9]

Der Tukwila mag ja ganz toll werden, aber der Montecito ist bereits gefloppt: Sehr spät, nur 1,6 GHz, FSB nicht auf 800 angehoben, Übertaktungstechnologie nicht drin usw.

Bereits bei Erscheinen hat er in den wichtigen 8 Sockel/16 Kern-Systemen bereits gegen entsprechende Opteron- u. Power-Syteme kaum ne Chance. Im Supercomputing-Bereich schwindet die Bedeutung.
Ob der Quadcore-Woodcrest da noch einen Markt übriglässt? Durchfüttern (wirtschaftlich) muss er in sowieso.