Pipelining auf Mikroarchitektur- oder ISA-Ebene?

[Gast]

Findet Pipelining auf der Mikroarchitektur- oder ISA-Ebene statt?

So wie ich das kenne, wird beim Pipelining ein Prozessorzyklus, in dem (vorher) immer genau ein Mikrobefehl abgearbeitet wurde, in mehrere aufgeteilt, sodass mehrere Mikrobefehle versetzt gleichzeitig abgearbeitet werden können. --> Also Mikroarchitektur-Ebene?

Oder kann man das auch mit ISA-Befehlen machen? (bei CISC ist das bestimmt schwer, bei RISC fallen doch Mikroarchitektur und ISA zusammen?)

[Gast]

bei x86-prozessoren findet das pipelining auf architekturebene statt.

beispielsweise bei IA64 (itanium) und anderen VLIW-prozessoren wird allerdings vom compiler auf ISA-ebene parallelisiert.

[Gast]

Auch in EPIC-Prozessoren findet das Pipelining auf Architekturebene statt, das hat mit VLIW-Superskalarität nichts am Hut.