Cache und embedded DRAM

[PhoenixFG]

Hi!

Ich hätte da mal eine winzige Frage zum Unterschied zwischen OnChip-Caches und embedded DRAM. Ist das nicht irgendwie das gleiche? Oder anders, wo liegt der Unterschied. Und welches sind die Vor- bzw. Nachteile der Technologien?

[StefanV]

Cache-> idR SRAM
eDRAM-> DRAM, wie der Name schon sagt :9

Die Caches sind idR auch kleiner als embeddet DRAM.

Ein 1MB Cache in einer GPU wäre undenkbar :)

[PhoenixFG]

Hm, darauf hätte ich auch selbst kommen können. Aber was ist nun das tolle an den SRAM-Zellen? Sind es allein die Latenzzeiten, die niedriger sind als bei DRAM? Hidden refresh beherrscht DRAM ja heutzutage schon, so dass die Refreshzyklen nicht ins Gewicht fallen dürften.

MfG

[StefanV]

kein Refresh, sehr kurze Zugriffszeit, das sind die Vorteile von SRAM.


Allerdings sind die Zugriffszeiten deutlichst geringer als bei DRAM :)

[GloomY]

DRAM nutzt imho Multiplexing, d.h. Spalten- und Zeilenadresse werden über die selben Pins in den Speicherchip übertragen, was natürlich doppelt so lange dauert, als bei SRAM (jeweils seperate Leitungen).

Das macht SRAM schneller, aber natürlich auch teurer.

[Exxtreme]

Tja, es gibt schon einige Unterschiede zw. Chache und eDRAM. Ein Cache besteht, wie schon gesagt, meist aus SRAM. SRAM hat den Vorteil, daß die Latenzzeiten wirklich sehr niedrig sind, meist 2-1-1-1(!) weil u.A. kein Multiplexing zum Zuge kommt. Der Nachteil ist, daß eine SRAM-Zelle ziemlich komplex ist. Man kann z.B. eine FlipFlop-Schaltung (http://www.informatik.uni-rostock.de/~ap102/frequenzteiler/) dazu nehmen, welche mind. 2 Transistoren benötigt. Normalerweise sind SRAM-Zellen dann doch noch etwas komplizierter aufgebaut.

eDRAM besteht wiederum aus "normalen" DRAM. Eine DRAM-Zelle besteht meist nur aus einem Transistor und einem Kondensator. Der Vorteil ist, daß eine DRAM-Zelle relativ einfach aufgebaut ist und mit wenig "Bauteilen" auskommt. Das macht das ganze billig in der Herstellung. Da aber aus Kostengründen meist Multiplexing zum Zuge kommt, sind die Latenzziten im Vgl. zu SRAM ziemlich schlecht. Auch das Refreshing drückt die Leistung.

Gruß
Alex

[PhoenixFG]

Hi!

Hm, wenn bei SRAM jeweils Adress- und Datenleitungen benutzt werden, so sollte dies doch auch bei DRAM möglich sein, ohne Mehrkosten zu verursachen, oder? Damit wäre zumindest ein Vorteil von SRAM weg. Mit getrennten Leitungen müsste doch DRAM eine recht schnelle und dabei noch einigermaßen kostengünstige Lösung für z.b. 3rd-Level-Caches sein, oder?

Auch wenn es etwas OT ist, aber was für Caches nutzen eigentlich Grafikchips? NUR L1 oder auch L2? Ist das etwas über die Größen bekannt?

MfG

[GloomY]

Originally posted by PhoenixFG
Hi!

Hm, wenn bei SRAM jeweils Adress- und Datenleitungen benutzt werden,Das ist bei jedem RAM der Fall. Nur ist der Unterschied, daß die Adressleitungen beim DRAM doppelt genutzt werden (für die Zeilen- und Spaltenadressierung), während es bei SRAM dafür jeweils eigene Pins gibt.
Originally posted by PhoenixFG
... so sollte dies doch auch bei DRAM möglich sein, ohne Mehrkosten zu verursachen, oder? Damit wäre zumindest ein Vorteil von SRAM weg. Mit getrennten Leitungen müsste doch DRAM eine recht schnelle und dabei noch einigermaßen kostengünstige Lösung für z.b. 3rd-Level-Caches sein, oder?
Gibt's schon und nennt sich 1T-SRAM. ;)

Ist eine etwas verwirrende Bezeichnung, da es sich um nämlich um DRAM Speicherzellen handelt. Ist aber relativ flott und wird daher eben mit dem schnellen SRAM verglichen.

Mehrkosten verursachen mehr Pins auf jeden Fall. Das liegt einfach in der Natur der Sache. Das Packaging wird schwieriger und damit aufwändiger und bei integrierten Speicher ohne Package ist die Verdrahtung in das bisherige Chipdesign auf Grund der vielen Anschlüsse einfach nicht so einfach hinzubekommen als wenn man nur die Hälfte der Adresspins hätte.

[ow]

Das Multiplexing der Zeilen- und Spaltenadressen bei DRAM hängt direkt mit dessen Funktionsweise/Aufbau zusammen.

Man kann einem DRAM-Chip nicht beide Adressen gleichzeitig übergeben bzw. es würde nichts bringen.

[GloomY]

Originally posted by ow
Das Multiplexing der Zeilen- und Spaltenadressen bei DRAM hängt direkt mit dessen Funktionsweise/Aufbau zusammen.

Man kann einem DRAM-Chip nicht beide Adressen gleichzeitig übergeben bzw. es würde nichts bringen. Bei "normalem" DRAM geht es nicht, aber bei 1T-SRAM schon:

"A '1 Transistor SRAM' is basically a paradox and describes a technology that originated in the 1980s as Pseudo Static RAM. One Transistor SRAM indicates SRAM pinout, functionality and timing while the cells use DRAM technology. For the record, '1 Transistor SRAM' and 'Pseudo Static RAM' are synonymous even though the industry has begun adopting the term 1 Transistor or 1 T SRAM over the Pseudo Static RAM name. It still does not preclude 1T SRAM from having to restore the data after a read and needing the periodical refresh in order to retain data.

On the other hand, the system sees the memory equivalent to an SRAM, that is, row and column addresses are given in a non-multiplexed manner via separate address pins. The advantage is an initial access time getting close to an SRAM with the footprint and, more importantly, cost factor of a DRAM. The disadvantages are that DRAMs are still marginally slower than SRAM and further need to be refreshed once in awhile. On the other hand, refresh penalties are in the order of less than 1% and, therefore, are negligible."

Quelle: http://www.lostcircuits.com/cpu/hp_pa8800/3.shtml

[ow]

Die Speicherzellen bei 1T SRAM sind DRAM-Zellen und funktionieren auch genauso wie diese.
Also nacheinander adressieren von Zeilen und Spalten.

[GloomY]

Originally posted by ow
Die Speicherzellen bei 1T SRAM sind DRAM-Zellen und funktionieren auch genauso wie diese.
Also nacheinander adressieren von Zeilen und Spalten. Und wie erklärst du dir dann obige ge-quotete Zeilen? ???

edit: Es kann ja nicht Sinn und Zweck sein, daß man die Adresspins verdoppelt, dann aber doch Zeilen- und Spaltenadresse nacheinander an den Speicherchip übergibt.

Außerdem kann ich mir auch nicht erklären, wie sonst die "initial access time getting close to an SRAM" zustande kommen soll.

[Liszca]

Originally posted by GloomY
Das macht SRAM schneller, aber natürlich auch teurer.

teuerer weil complexer gebaut, sdram ist hingegen extrem simpel!