DDR – "Doppelter Takt" oder was?

[aths]

Was mich bei der Erklärung von DDR-Technologie immer irritiert ist, dass angeblich bei steigender und fallender Flanke Daten übertragen würden. Jetzt bei DDR3 soll, wenn ich das richtig mitgeschnitten habe, das Verhältnis sogar 4:1 sein. Ist das eine Erklärung für Noobs und in Wahrheit hat man nur internes Dual- oder Quadchannel? Oder werden tatsächlich pro Takt und Leitung mehr als ein Bit übertragen?

[robbitop]

Extern wird DDR3 wie alle DDRs mit halbem Takt (also DDR"667" mit 333 MHz) angesprochen. Intern gibt es tatsaechlich eine Taktreduzierung und dafuer eine Busverbreiterung.

[dargo]

Was mich bei der Erklärung von DDR-Technologie immer irritiert ist, dass angeblich bei steigender und fallender Flanke Daten übertragen würden. Jetzt bei DDR3 soll, wenn ich das richtig mitgeschnitten habe, das Verhältnis sogar 4:1 sein. Ist das eine Erklärung für Noobs und in Wahrheit hat man nur internes Dual- oder Quadchannel? Oder werden tatsächlich pro Takt und Leitung mehr als ein Bit übertragen?
Huch, also das wäre mir neu. Afiak wird nur die Taktrate gesteigert (eventuell paar Timings auch noch), aber ob das im Verhältnis 4:1 resultiert bzw. ob man das den "Noobs" so verkaufen kann bezweifle ich mal stark.

[aths]

Ja mein Fehler, bei DDR2 ist das wohl schon so. (Bild auf http://www.hardtecs4u.com/reviews/2007/ddr3/index3.php)

[Gast]

Und GDDR4 arbeitet intern mit 8-Bit-Prefetches statt vieren. So sind horrend getaktete IO-Pads möglich, intern bleibt die Kirche aber im Dorf.

[aths]

Was ist jetzt ein 8-Bit-Prefetch?

Im HT4U-Artikel steht "DDR3 geht nun noch einen Schritt weiter. Das Verhältnis zwischen Bus- und Coreclock verdoppelt sich auf 4:1, pro Coretakt beträgt der Prefetch nun acht Bits."

Welcher DDR-Speicher (kein GDDR) hat nun angeblich 4:1?

[Gast]

Lies den Artikel doch einfach mal....


Bei DDR2 wurden Speicherkern und Speicher-IO nicht mehr gleich getaktet. Kern lief doppelt so schnell, IO blieb "gleich".

DDR400 (200 MHz): Kern 200, IO 200 -> 1:1
DDR2-800 (400 MHz): Kern 200, IO 400 -> 1:2
GDDR4-"2000" (1.000 MHz): Kern 250, IO 1.000 -> 1:4

Ob das bei GDDR3 bereits schon so ist, glaube ich nicht. DDR3 hab ich keine Ahnung - frag HT4U.

[StefanV]

ist doch ganz einfach, eigentlich:

Der I/O Takt ist der vorgegebene, das wird dann mit Takt X, der bei steigender und fallender Flanke was überträgt übertragen.

Wie die DRAM Zelle dadrin arbeitet, ist eigentlich unerheblich, die anzusteuern übernimmt die Steuerungslogik, das kann man auch nicht wirklich sichtbar machen.
Es wird gesagt, das der Takt der DRAM Zellen (und nur der) bei DDR-II gesenkt wurde, die dafür aber doppelt so viele Daten liefern...

Warum man sowas macht, kann eigentlich nur einen Grund haben: es ist nicht möglich mit bestehender Technologie den Takt weiter anzuheben...

[StefanV]

Ob das bei GDDR3 bereits schon so ist, glaube ich nicht. DDR3 hab ich keine Ahnung - frag HT4U.
Bei GDDR RAM wird das ganze etwas komplizierter, GDDR-II RAM basiert AFAIk auf DDR1, GDDR-3 auf DDR-II SDRAM und erst GDDR-4 auf DDR-3 SDRAM.

Aber auch nur ganz grob, das sind eigentlich eigene 'RAM Standars', eigentlich sind es 'zwischendinger' und haben teilweise schon Funktionen implementiert, die vom 'Nachfolger' stammen.
ABer das müsstet ihr euch mal selbst genauer anschauen, ist schon etwas her, das ich darüber was gelesen hab...

[Mailwurm]

Was ist jetzt ein 8-Bit-Prefetch?

Im HT4U-Artikel steht "DDR3 geht nun noch einen Schritt weiter. Das Verhältnis zwischen Bus- und Coreclock verdoppelt sich auf 4:1, pro Coretakt beträgt der Prefetch nun acht Bits."

Welcher DDR-Speicher (kein GDDR) hat nun angeblich 4:1?

Bei DDR3 ist das Verhältnis aus Kern zu I/O-Takt 1:4, der Prefetch ist 8, da ja das DDR-Prinzip noch hinzukommt.

Prefetch = 2 (DDR) x Verhältnis aus I/O zu Chiptakt

SDR hat Prefetch von 1, Chiptakt gleich Bustakt und kein DDR

DDR1 hat Prefetch von 2, Chiptakt gleich Bustakt, aber dafür noch zusätzlich DDR

DDR2 hat Prefetch von 4, Bustakt doppelt so groß wie Chiptakt und DDR

DDR3 hat Prefetch von 8, Bustakt viermal so groß wie Chiptakt und DDR

[aths]

Aber realisiert wird die Bandbreite intern durch Dual- bzw. Quadchannel?

[Spasstiger]

Aber realisiert wird die Bandbreite intern durch Dual- bzw. Quadchannel?
Ja, kann man so sagen. Es werden bei DDR3/GDDR4 von 8 Chips parallel 8 aufeinanderfolgende Speicheradressen gelesen oder beschrieben.
Bei DDR3-Speicher ist deshalb die geringste Burstlänge von zu lesenden Datenwörtern 8 (bei DDR1-RAM = 2), man verlässt sich auf das Lokalitätsprinzip. Keine Ahnung, wie negativ sich das auf die Effizienz auswirkt.

[Coda]

Auf der Datenleitung wird natürlich tatsächlich die doppelte oder vierfache Datenmenge übertragen und damit liegt dort auch der zwei- oder vierfache Takt an.

Aber sämtliche Steuerbefehle etc. laufen nur mit dem normalen Takt.

[fooboo]

Warum man sowas macht, kann eigentlich nur einen Grund haben: es ist nicht möglich mit bestehender Technologie den Takt weiter anzuheben...

"Können" wohl schon, eher "nicht wollen", Stichwort "Leitungs-Kapazität umladen". Man will ja mit den Dingern auch nicht unnötig viel Strom verbraten. :)