Wafergrößen

[e.v.o]

Mahlzeit,
ich wollte mal von euch wissen auf was für Wafern die 65nm und 45nm CPUs von Intel gefertigt werden und wieviel CPUs auf einen Wafern passen (Core 2 Duo und Core 2 Quad).
Interessant wäre auch ob jemand Defektraten kennt bzw. gerüchte dazu weiss ;)

Grüße,
e.v.o

[EDIT]
Hier steht etwas von std. 300mm Wafern, also 30cm. Da passen ja tausende Chips drauf? Aber da die Dinger rund sind: Wie ist das da mit der Aufteilung?
Runde Chips? Oder wie soll ich mir das vorstellen?

Intel exposes 45nm Core 2 Duo (http://www.reghardware.co.uk/2007/01/27/intel_reveals_penryn/)
List of Intel Core 2 microprocessors (http://en.wikipedia.org/wiki/List_of_Intel_Core_2_microprocessors)
- 300mm Wafer (durchmesser, Radius 150mm)
- E8xxx (45nm) CPUs haben 107 mm²
- http://upload.wikimedia.org/wikipedia/commons/thumb/0/0d/Area_of_a_circle.svg/800px-Area_of_a_circle.svg.png
- Pi * r²
---
- 3.14 * 150² = 70 650 (http://www.google.com/search?hl=en&q=3.14+%2A+150%5E2&btnG=Search)
- 70 650 / 107 = 660.280374 (http://www.google.com/search?hl=en&q=70650+%2F+107&btnG=Search)

Also wären das ca. 600 Chips pro Wafer ?

[axis-of-evil]

Tausende Dies passen da sicher nicht drauf, es sei den vom Atom, es sind eher ein paar hundert. Das hängt aber von der Anzahl der Kerne pro CPU und der Größe des Caches ab. Genaue Zahlen wird dir da niemand sagen können, denn das sind gut gehütete Geheimnise.

Die Aufteilung ist so wie es auf dem Bild im link von dir zu sehen ist. Dies am Rand sind Ausschuss und kommen in die Tonne. Die richtig guten CPUs liegen in der Regel eher in der Mitte bzw um die Mitte herum.

[Coda]

300mm-Wafer haben eine Fläche von ~706cm². Die Wii-CPU hat ne Die-Size von 18,9mm² (viel kleinere Chips gibt's nicht), da passen also wirklich >4000 davon drauf.

Selbst bei Penryn sind es noch >600.

[axis-of-evil]

>600 sind aber keine "tausende" :tongue:

das größte Problem bei 45nm wird aber der Yield sein :rolleyes:

[user77]

wie man sieht kann man keine 100% erreichen, da die chips am rand nicht vollständig sind.

http://www.sandpile.org/impl/pics/amd/k8/wafer_300mm_65nm_1024k_sc.jpg

[Spasstiger]

Hier mal eine Faustformel aus einer meiner Vorlesungen:

Anzahl Dice pro Wafer = Fläche_Wafer/Fläche_Chip - Umfang_Wafer/Diagonale_Chip

Ein Beispiel: Durchmesser_Wafer = 30 cm => Fläche_Wafer = Pi*(15 cm)² = 706,85 cm², Umfang_Wafer = Pi*30 cm = 94,25 cm
Länge_Chip = 1,3 cm, Breite_Chip = 0,8 cm => Fläche_Chip = 1,04 cm², Diagonale_Chip = 1,53 cm
=> Anzahl Dice pro Wafer = 706,85 cm²/1,04 cm² - 94,25 cm/1,53 cm = 679,66-61,60=618,06
=> Abgerundet ergibt das 618 Dice bzw. Chips pro Wafer


Und was die Defektrate angeht: Wir nahmen bei einer Aufgabe zur Fertigung von Cell-Chips sowohl in 90 nm als auch in 65 nm eine Defektdichte von im Mittel 0,5 Defekten von cm² an. Das ganze bei angenommener Poisson-Wahrscheinlichkeitsverteilung, so dass sich die Defektwahrscheinlichkeit folgendermaßen errechnet:

p(i) = exp(-A*D)*(A*D)^i/i!

Wobei p(i) die Wahrscheinlichkeit für i Fehler auf einer Chipfläche A mit der Defektdichte D ist. Das Ausrufezeichen steht für die Fakultät.

Ein Beispiel: D=0,5/cm², A=1,04 cm², i=0, d.h. keine Fehler
=> p(0) = exp(-0,52)*0,52^0/0!=exp(-0,52)*1/1=exp(-0,52)=0,595
=> Mit einer Wahrscheinlichkeit von ungefähr 60% treten keine Fehler auf der gegebenen Chipfläche auf.
=> Mit den oben errechneten 618 Chips pro Wafer kommt man auf 0,6*618=371 tatsächlich voll funktionsfähige Chips pro Wafer.
=> Mit 1,04 cm² Fläche pro Chip, hat man so 371*1,04 cm² = 385,84 cm² an voll funktionsfähiger Chipfläche pro Wafer. D.h. von den 706,85 cm² der gesamten Waferfläche sind etwa 55% tatsächlich mit fehlerfreien Chips genutzt.

In der Praxis liegen die Yieldraten natürlich höher, weil man zum einen vermutlich geringere Defektdichten als 0,5/cm² hat und weil zum anderen auch teildefekte Chips in der Regel weitergenutzt werden können (z.B. Fehler im Cachebereich => ein Teil des Caches wird deaktiviert und der Chip als Low-Cost-Modell verkauft).

[BlackBirdSR]

(z.B. Fehler im Cachebereich => ein Teil des Caches wird deaktiviert und der Chip als Low-Cost-Modell verkauft).

Da hier sehr oft Redundanz zum Einsatz kommt, ist ein Punktdefekt im Cacheberei sogar meist relativ unkritisch und die CPU muss nichteinmal als Low-Cost-Modell verkauft werden.

[RavenTS]

Da hier sehr oft Redundanz zum Einsatz kommt, ist ein Punktdefekt im Cacheberei sogar meist relativ unkritisch und die CPU muss nichteinmal als Low-Cost-Modell verkauft werden.

Je größer die Caches desto mehr Yield quasi?! Wär ja ne schöne Idee um seine Yields hochzutreiben ;) aber bedeutet Yield jetzt eigentlich wieviele CPUs man ganz auf den Wafer backen kann oder wieviele man schlussendlich (voll) funktionsfähig rausbekommt? Ist das definiert?

[axis-of-evil]

Es gibt verschiedene Arten von Yield, zb. LineYield. Das ist die Anzahl der Wafer die am Ende ganz aus der Fabrik kommen, egal ob die Dies darauf funktionieren. Dann gibt es noch den SortYield der Aussagt wieviele Dies auf dem Wafer funktionieren. Nachlesen kann man das glaub ich im Sematech Benchmark an dem viele Hersteller teilnehmen. Die dort gezeigten Werte sind natürlich anonym so das jeder Teilnehmer nur seine eigenen erkennt und somit sieht wo er im Ranking steht.

[e.v.o]

Interessant.
Hi Spasstiger, kannst dich gerne mal wieder im D3M Forum/IRC einfinden ;)

Also sind 660 Chips drauf, von denen ca. 618 theoretisch verwendet werden könnten.
Mit ca. 10%iger Ausfallrate darf man ja wohl rechnen, oder? Ich denke 90% Ausbeute dürfte schon verdammt gut sein. Also grob geschätzt ~550 Chips sind mit Sicherheit drin.

Danke für eure Erklärungen :)

[axis-of-evil]

Ich denke 90% fullcore und fullcache wird selbst intel nicht packen:eek:

[e.v.o]

Naja, das war ehr darauf bezogen das 90% verwertbar sind.
Ob das nun vollwertige Chips sind, oder Celerons, etc. seit mal dahingestellt.

Wie werden die Chips auf den Wafern eigentlich durchnummeriert? Geht das im Uhrzeigersinn? Oder wird das in Rows und Columns angegeben?

[Gast]

Hab mal mit einem Infineon Mitarbeiter drüber gesprochen. Der meinte, dass 90% - 95% yield bei Intel und AMD realistisch sind. Allerdings verdanken die das zum Teil der großen Stückzahl und damit dem Aufwand, der wirtschaftlich betrieben werden kann. (Er selbst arbeitet an der Fertigung von kleineren custom designs. 70% sind da wohl schon ein guter Wert)

[killhack]

@evo:

Die Nummerierung wird nach Reihen und Spalten vorgenommen. Dann bekommt jeder Chip eine Nummer entsprechend xxyy-Lage. Ein Chip in Spalte 5; Reihe 3 hat also die Nummer 503.

[Immortal]

Um die 90% ist bei DRAM und CPUs realistisch, bei ganz neuen Prozessen vielleicht anfangs auch weniger. Der Vorteil fuer die Hersteller ist ja, dass es hier nur sehr wenige verschiedene Typen von Chips gibt, die Linien also gut auf hohen yield bei einem bestimmten Chip getrimmt werden koennen. Bei Foundries wie TSMC, oder auch bei beliebigen ASIC-Herstellern wie eben Infineon, geht das weniger, weil die viele verschiedene Designs durchschleusen muessen. Der Mix, der fuer den einen Chip gut funktioniert, kann bei einem anderen total daneben liegen, deswegen koennen die ihre Parameter nicht so stark aendern, sondern muessen die vorrangig konstant halten. Da haengt es also staerker vom Produkt ab, was an yield rauskommt. Abgesehen davon, dass bei manchen Arten von Designs tendenziell leichter ein hoeherer yield zu erzielen ist als bei anderen, gibt es auch in der Entwicklungsphase (Design und Layout) Moeglichkeiten, einen besseren yield zu erreichen.

Fuer Chips ausser CPUs/DRAMs laesst es sich also nicht so pauschal sagen, was die an yield haben. Bei sehr kleinen Stueckzahlen ist es fast egal, was die Chips an yield haben, weil die Entwicklungskosten sowieso ueber den Fertigungskosten liegen. Und wenn man gewisse Verpflichtungen hat, liefern zu muessen, werden auch Produkte mit unter 20% yield handverlesen durch die Linie getragen... Aber so um die 50% sollten es auch bei ASICs schon sein, wenn man noch was dran verdienen will.

EDIT: Ups, sorry, der Artikel war ja offenbar schon älter.

[e.v.o]

Super!
Immer her mit den Infos!
Hätte nie gedacht das Intel tatsächlich 90 bis 95% Ausbeute hat! Wirklich beeindruckend!

@killhack
Danke! Sehr interessant! Also muss die Nummer aufjedenfall IMMER 4 stellig sein... und man müsste der Berechnung ein Quadrat zu Grunde legen...

[Gast]

Wieso belichtet man die Wafer eigentlich nicht auf dem Kopf stehend?

Ich meine, die müssen ja unheimlich viel Geld dafür ausgeben,
daß in dem Raum kein Staubpartikel herumfleigt.
Würde man die Wafer aber nun auf den Kopft stellen und quasi auf einem Fließband das an der Decke hängt entlang fahren, dann würde die Schwerkraft dafür sorgen, daß die Staubpartikel (elektrostatische Anziehung mal ausgenommen) vom Waver herunterfallen.

[Gast]

PS: Und den Wafer kann man per Luftunterdruck an der Decke halten.

[Zool]

Wieso belichtet man die Wafer eigentlich nicht auf dem Kopf stehend?

Ich meine, die müssen ja unheimlich viel Geld dafür ausgeben,
daß in dem Raum kein Staubpartikel herumfleigt.
Würde man die Wafer aber nun auf den Kopft stellen und quasi auf einem Fließband das an der Decke hängt entlang fahren, dann würde die Schwerkraft dafür sorgen, daß die Staubpartikel (elektrostatische Anziehung mal ausgenommen) vom Waver herunterfallen.

Staub, der sich auf dem Wafer absetzt ist ein nur geringes Probleme. Größere Staub wird durch technischen Stickstoff (Güte 3.0 und besser) kontinuierlich von den Wafern weggeblasen.
Das Problem sind die Staubteilchen in der Luft, die die Waferbelichtung durch Beugung und Streuung behindern. Bei Wellenlängen im UV stört halt jedes Staubteilchen von >100nm Durchmesser.


In Zukunft wird das alles noch teurer, wenn man die optische EUV-Lithographie komplett ausgereizt hat (ab 22nm) und man zur großtechnischen Elektronenlithographie übergehen wird. Dann wird man riesige Hochvakuumkammern zur Belichtung benötigen.

[haifisch1896]

Es wird doch auch nicht nur belichtet, sondern auch geätzt, wenn ich mich nicht irre. Wie funktioniert das eigentlich zusammen? Und inwiefern spielt Staub da eine Rolle?

[GeneralHanno]

450mm wafer erst 2017!

http://www.fudzilla.com/index.php?option=com_content&task=view&id=9873&Itemid=35

[e.v.o]

@evo:

Die Nummerierung wird nach Reihen und Spalten vorgenommen. Dann bekommt jeder Chip eine Nummer entsprechend xxyy-Lage. Ein Chip in Spalte 5; Reihe 3 hat also die Nummer 503.

Wie kommt dann bei einem C2D eine Nummer von 4572 zustande?
Theoretisch sollte das nicht möglich sein.
Die C2D DIEs haben 107mm². Macht ca. 8.65mm x 12,34mm. Das ergibt wiederrum 34 - 35 DIEs in der Breite und 24 - 25 DIEs in der Höhe. Also dürfte die höchstmögliche Nummer hier 3525 bzw. 2535 sein.

Mich würde ernsthaft interessieren für was das CoreStepping steht...

[Gast]

Tausende Dies passen da sicher nicht drauf, es sei den vom Atom, es sind eher ein paar hundert. Das hängt aber von der Anzahl der Kerne pro CPU und der Größe des Caches ab. Genaue Zahlen wird dir da niemand sagen können, denn das sind gut gehütete Geheimnise.

Die Aufteilung ist so wie es auf dem Bild im link von dir zu sehen ist. Dies am Rand sind Ausschuss und kommen in die Tonne. Die richtig guten CPUs liegen in der Regel eher in der Mitte bzw um die Mitte herum.

Das ist falsch, die Qualität ist verteilt. Die Yieldrates sind eines der bestens gehüteten Geheimnisse

[killhack]

@evo:

Ich habe keine Ahnung ob und in welchem Zusammenhang diese Nummer mit der Positionsnummer des Dies auf dem Wafer steht. Wenn das so ist, bitte ich um eine Quelle zum Nachlesen.

Ich persönlich kenne nur ersteres System.

[axis-of-evil]

Das ist falsch, die Qualität ist verteilt. Die Yieldrates sind eines der bestens gehüteten Geheimnisse

Ich kenne die Yieldrates, ich habe damit beruflich zu tun.

[Soundwave1983]

Was mich mal interessieren würde:
Wie "verbessert" man eigentlich die Yield-Rate eines Chips...sagen wir mal die des G200 von nVidia?

[axis-of-evil]

Die größten YieldEinbrüche kommen ja durch MicroKratzer, Partikel, abgelöste Strukturen und solche Sachen. Wie die das in den Griff bekommen werden die wohl nicht sagen ;)

[MaiKi]

hab von dem ganzen hier nicht so viel ahnung, aber wie sieht das eigentlich aus mit der maximal möglichen chip größe? wäre es möglich die komplette fläche eines wafers zu einem chip zu machen? wär ja ne gewaltige leistung dahinter oder? ^^
würd mich nur mal interessieren

[Gast]

In Zukunft wird das alles noch teurer, wenn man die optische EUV-Lithographie komplett ausgereizt hat (ab 22nm) und man zur großtechnischen Elektronenlithographie übergehen wird. Dann wird man riesige Hochvakuumkammern zur Belichtung benötigen.

Naja, die haben dann aber enorme Vorteile, denn die sind mit Sicherheit dann staubfrei, da jeder Staub definitv nach unten fällt.

Hier im Vakuum macht's dann schon Sinn die Waver an die Decke zu hängen.


Das einzige Problem sind dann nur noch die Energiekosten für die Vakuumkammern, aber die werden wohl auch nicht wesentlich höher sein als die Reinraumtechnik die man heute benutzen muß.

[haifisch1896]

Ich denke die Chance, nur Fehler in unkritischen Bereichen zu haben, wäre da zu gering.

@Gast
Dann kann aber Staub in den Belichter (wie heißt das auf schlau?) kommen und sich dort auf die Linse legen bzw. zwischen her fliegen.

[godess]

Warum sind Wafer eigentlich rund? Bei quadraten müsste man die am Rand doch nicht wegschmeißen oder?

[Gast]

hab von dem ganzen hier nicht so viel ahnung, aber wie sieht das eigentlich aus mit der maximal möglichen chip größe? wäre es möglich die komplette fläche eines wafers zu einem chip zu machen? wär ja ne gewaltige leistung dahinter oder? ^^
würd mich nur mal interessieren

Bei einer Wahrscheinlichkeit von 95 % Yieldrate für das ganze DIE gemessen währen hunderte Dies auf jedenfall schonmal Schrott und man würde von 100 ganzen Dies nur eines bekommen, auf dem der Chip, der das ganze Die einnimmt 100 % fehlerfrei funktioniert.
Und so ne CPU würd dann sicher ne Milliarde kosten.

Macht also keiner.
Es ist schlichtweg unvernünftig und wenn man in diese eine Riesen CPU Redunanz einbaut, dann gewinnt man nicht viel.

Es ist daher sinnvoller den Prozess zu schrumpfen, dadurch bekommt man auch mehr Bauteile auf einen Chip.

[Gast]

@Gast
Dann kann aber Staub in den Belichter (wie heißt das auf schlau?) kommen und sich dort auf die Linse legen bzw. zwischen her fliegen.

Nein, nicht bei der Elektronenlithograpie die im Prinzip eine Elektronenkanone darstellt.
D.h. die Elektronen werden den Staub einfach wegschießen.


Bei Licht Lithographie hättest du allerdings Recht, denn da müßte der Lichtdruck schon sehr stark sein, um irgendwelche Atome aus dem Weg zu räumen.

[Gast]

Warum sind Wafer eigentlich rund? Bei quadraten müsste man die am Rand doch nicht wegschmeißen oder?

Weil Siliziumkristalle nunmal rund wachsen.

Außerdem kann man runde Kristalle besser transportieren, da sie rollen können.
Eckige würden an der Ecke abbrechen.

[NiCoSt]

Nein, nicht bei der Elektronenlithograpie die im Prinzip eine Elektronenkanone darstellt.
D.h. die Elektronen werden den Staub einfach wegschießen.


Bei Licht Lithographie hättest du allerdings Recht, denn da müßte der Lichtdruck schon sehr stark sein, um irgendwelche Atome aus dem Weg zu räumen.


lol, ich will mal sehen wie ne massenfertigungsfab ne elektronenlitho aufzieht...hier reden die experten... ^^

also es wird nicht kopfüber belichtet, weil sonst staub z.b. auf die maske fallen könnte, der mit abgebildet werden könnte und somit das ergebnis unbruachbar macht.

"Das Ding" heißt auf schlau Stepper

und btw interessiert staub auf linsen nur sekundär, da der eh out of focus ist...

[SavageX]

Weil Siliziumkristalle nunmal rund wachsen.

Nö, hat was mit dem Tegelziehverfahren zu tun, siehe z.B. http://de.wikipedia.org/wiki/Czochralski-Verfahren

Gibt übrigens auch quadratische Wafer - die allerdings für polykristallines Silizium. Deshalb sind Solarzellen üblicherweise quadratisch. Da wird flüssiges Silizium in eckige Formen gegossen (so kriegt man allerdings keinen Monokristall hin).


Außerdem kann man runde Kristalle besser transportieren, da sie rollen können.
Eckige würden an der Ecke abbrechen.

Würde mich sehr wundern, wenn man die sündteuren monokristallinen "Zäpfchen" wie Bierfässer durch die Gegend rollt (da mag ich mich aber irren).

[Gast]

lol, ich will mal sehen wie ne massenfertigungsfab ne elektronenlitho aufzieht...

Lies mal Zools Posting.
Die großtechnische Elektronentiho wird kommen, denn bei Licht ist bald Schluß.


hier reden die experten... ^^

Natürlich reden hier nur die Experten, glaubst du ernsthaft, daß hier DAUs in diesem Thread mitmischen würden bzw. überhaupt kompetent könnten?



also es wird nicht kopfüber belichtet, weil sonst staub z.b. auf die maske fallen könnte, der mit abgebildet werden könnte und somit das ergebnis unbruachbar macht.

Eine Elektronenlitho braucht keine Maske, da der Schaltplan mit einem gesteuerten bzw. gelenkten Elektronenstrahl aufgetragen wird.
Die Maske existiert also nur virtuell im Computer.

Und das kann auch physikalisch auch gar nicht anders funktionieren, da eine Maske die im Weg steht die Elektronen nur ablenken, streuen oder gar schlucken würde.

[haifisch1896]

Natürlich reden hier nur die Experten, glaubst du ernsthaft, daß hier DAUs in diesem Thread mitmischen würden bzw. überhaupt kompetent könnten?
Oder die, die wie ich mehr darüber lernen wollen:)


"Das Ding" heißt auf schlau Stepper
Danke!

[NiCoSt]

Lies mal Zools Posting.
Die großtechnische Elektronentiho wird kommen, denn bei Licht ist bald Schluß.


Natürlich reden hier nur die Experten, glaubst du ernsthaft, daß hier DAUs in diesem Thread mitmischen würden bzw. überhaupt kompetent könnten?



Eine Elektronenlitho braucht keine Maske, da der Schaltplan mit einem gesteuerten bzw. gelenkten Elektronenstrahl aufgetragen wird.
Die Maske existiert also nur virtuell im Computer.

Und das kann auch physikalisch auch gar nicht anders funktionieren, da eine Maske die im Weg steht die Elektronen nur ablenken, streuen oder gar schlucken würde.

sorry, aber da fehlen mir die worte. ne, ich überlege sachlich darauf einzugehen, aber ich denke, das lohnt sich bei leuten wie dir nicht... glaub mir, das ist bullshit, mehr sage ich dazu nicht.

@hendrikhey
wenn du konkrete (spiezielle) fragen zur Feritgung im HL bereich hast frag mich lieber per PN als dich von gästen irretieren zu lassen...

E: muss mich trotzdem korrigieren, dass mit dem staub auf der maske ist ebenfalls quatsch (da ist idr ein sog. pellicle drauf, das partikel out of focus hält). Ich denke das man nicht kopfüber belichtet hat handlinggründe und möglicherweise andere mechanische ursachen. Ein 300mm wafer mit einer dicke von 0,7mm würde sich nicht unmerklich durchbiegen, folglich wäre das abbild nicht homogen scharf. möglicherweise wäre die gefahr beim waferhandling auch um einiges größer, was man einfach vermeiden will.

[Gast]

nach all den tollen Postings in denen die Experten den bösen Staub mit den Powerelektronen (Die sind übrigens Grün, glaubt mir ich weiß das.) mal ernsthaft:

Hochvakuum wird bereits bei der EUV Lithografie verwendet da die UV-Strahlung bereits viel zu stark von normaler Luft absorbiert wird.
Die Verringerung der Wellenlänge bringt eine Anzahl technologischer Änderungen mit sich. Mit seiner sehr kurzen Wellenlänge von 13,5 nm wird das EUV-Licht schon von Luft und von den meisten Materialien vollständig absorbiert. Die mittlere Absorptionslänge in Luft beträgt weniger als einen Millimeter, somit wird die Verwendung von Hochvakuum unumgänglich.
Probleme bei der EUV sind vor allem die Lichtquellen (eine Art Plasmalampe) sowie Spiegel und Masken da Licht mit so kurzer Wellenlänge sehr stark von den Materialien absorbiert wird bzw. es garkein Medium gibt das für diese Wellenlänge transparent ist. Deswegen braucht man auch entsprechend starke Lampen - damit überhaupt etwas auf dem Fotolack ankommt.

Aktuell eingesetzt wird übrigens Licht aus ArF Lasern das mit 192 nm Wellenlänge bereits deutlich langwelliger ist als die Abgebildeten Strukturen (bekanntlich 45nm). Realisiert wird das indem man eine Spezielle Optik verwendet und der Zwischenraum zwischen Optik und Fotolack /auf dem Wafer) mit etwas aufgefüllt wird das eine höhere Apertur hat als Luft. -> Reinstwasser.

[NiCoSt]

Aktuell eingesetzt wird übrigens Licht aus ArF Lasern das mit 192 nm Wellenlänge bereits deutlich langwelliger ist als die Abgebildeten Strukturen (bekanntlich 45nm). Realisiert wird das indem man eine Spezielle Optik verwendet und der Zwischenraum zwischen Optik und Fotolack /auf dem Wafer) mit etwas aufgefüllt wird das eine höhere Apertur hat als Luft. -> Reinstwasser.

ergänzend kann ich noch sagen das dies erreicht wird durch missachtung des rayleigh-kriteriums und diversen tricks was den fotolack betrifft...

[axis-of-evil]

Aktuell eingesetzt wird übrigens Licht aus ArF Lasern das mit 192 nm Wellenlänge bereits deutlich langwelliger ist als die Abgebildeten Strukturen (bekanntlich 45nm). Realisiert wird das indem man eine Spezielle Optik verwendet und der Zwischenraum zwischen Optik und Fotolack /auf dem Wafer) mit etwas aufgefüllt wird das eine höhere Apertur hat als Luft. -> Reinstwasser.

nennt sich immersion lithographie und wird auch aktuell verwendet

[=Floi=]

http://www.forum-3dcenter.org/vbulletin/showthread.php?p=6782195#post6782195

94,25 cm/1,53 cm
wie kommt man eigentlich auf diese berechnung?

[Gast]

nach all den tollen Postings in denen die Experten den bösen Staub mit den Powerelektronen (Die sind übrigens Grün, glaubt mir ich weiß das.)



Das ist nicht korrekt.

Elektronen sind blau.

Die Beweisführung findest du hier im Forum der Physiker:
http://www.fsphysik.de/forum/showthread.php?t=4923

[NiCoSt]

warum ist der strom dann gelb?

[e.v.o]

Mich interessiert wie die Positionierung der DIEs auf dem Wafer von Statten geht.
Reihen und Spalten scheint bei einem 300mm Wafer nicht zu stimmen, da die Bezeichnung nicht mit dem CoreStepping überein geht. Eventuell wäre eine fortlaufende Nummerierung möglich.

Intel gibt ja Infos zu ihrer Fab32 preis:
http://www.intel.com/pressroom/kits/manufacturing/Fab32/index.htm

http://www.intel.com/pressroom/kits/manufacturing/Fab32/images/f32int4.jpg
In diesen FOUP werden jeweils 15 Wafer durch die Fabrik geschickt.
Wie hoch ist eigentlich der Output einer solchen Fabrik? Intel gibt ca. 2 Monate bis zum fertigen Produkt an und in dem Video huschen ja etliche dieser FOUPs durch die Fabrik. Da müssten ja pro Tag tausende rauskommen und pro Woche fast 10000 tausende CPUs.

[NiCoSt]

Mich interessiert wie die Positionierung der DIEs auf dem Wafer von Statten geht.


Am Rand des Wafers gibt es eine Kerbe, den Notch, andem man sich orientiert.


Wie hoch ist eigentlich der Output einer solchen Fabrik? Intel gibt ca. 2 Monate bis zum fertigen Produkt an und in dem Video huschen ja etliche dieser FOUPs durch die Fabrik. Da müssten ja pro Tag tausende rauskommen und pro Woche fast 10000 tausende CPUs.

genau weiß ich es nicht, aber 10^5...10^6 Stück/Monat sind imo nicht unrealistisch

[Gast]

Tach...

Der Standard-FrontOpeningUnifiedPod fasst 25 Wafer. Zu 12"-Anfangszeiten gab's auch noch 13er. Und in hinreichend großen Fabs sind einige tausend im Umlauf, richtig.

Zur Lage der Dice aufm Wafer: Das regelt die Wafermap (siehe SEMI) nach Wafertest. Reihen und Spaltenweise nach der Notch orientiert, nach BIN-Klassen sortiert. Eine Nummer auf dem gehäusten Chip kann mWn nicht unmittelbar auf den Wafer rückübertragen werden. Maximal über Zwischenschritte (Los>Frame>Wafer o.Ä.). Wäre logistisch zu umfangreich ein Die-Tracking in der Fab (BE) zu fahren.

[e.v.o]

Ah, also stimmt das doch es was mit der Ausrichtung zu tun hat!
Ist diese Notch immer an der gleichen Stelle?

Kann jemand was zu dem reinen Wert einer solchen Silziumschreibe sagen bzw. hat noch mehr Informationen über die Produktion im allgemeinen? Das ist ja extrem kompliziert und ich bin immernoch fasziniert davon wie es möglich ist ein solches Produkt in Massenproduktion herzustellen..

[Spasstiger]

Kann jemand was zu dem reinen Wert einer solchen Silziumschreibe sagen bzw. hat noch mehr Informationen über die Produktion im allgemeinen? Das ist ja extrem kompliziert und ich bin immernoch fasziniert davon wie es möglich ist ein solches Produkt in Massenproduktion herzustellen..
Als 300-mm-Wafer eingeführt wurden, lag der Preis pro Scheibe irgendwo knapp über 3000€. Inzwischen dürfte er deutlich reduziert sein, wenn man sich anschaut, wie günstig Flashspeicher mit seinen Milliarden von Transistoren verkauft werden kann (8 GB ~ 10€).

http://www.forum-3dcenter.org/vbulletin/showthread.php?p=6782195#post6782195

94,25 cm/1,53 cm
wie kommt man eigentlich auf diese berechnung?
Meinst du die Zahlen oder die Faustformel?
94,25 cm = Umfang eines 300-mm-Wafers (300 mm * Pi)
1,53 cm = Durchmesser des angenommenen Chips (berechnet über Pythagoras)

Die Faustformel sollte man wohl erhalten, wenn man eine exakte Formel aufstellt und dann eine Näherung für kleine Dice im Verhältnis zum Wafer macht. Wir haben es in der Vorlesung nicht genau berechnet. In der Praxis übernehmen Computerprogramme die Berechnung.

[Drill]

Ah, also stimmt das doch es was mit der Ausrichtung zu tun hat!
Ist diese Notch immer an der gleichen Stelle?

kommt drauf an was du mit an gleicher stelle meinst.
typischerweise dient der notch zur ausrichung des wafers, jedoch kann dieser sich bei unterschiedlicher kristallorintierung des siliziums an verschiedenen stellen befinden( bzw wird dann mit 2 notches oder flats gearbeitet


Kann jemand was zu dem reinen Wert einer solchen Silziumschreibe sagen bzw. hat noch mehr Informationen über die Produktion im allgemeinen? Das ist ja extrem kompliziert und ich bin immernoch fasziniert davon wie es möglich ist ein solches Produkt in Massenproduktion herzustellen..

also das herstellen von reinstsilizium ist gar nicht so kompliziert.

im prinzip wird einfach nur quarzsand in einem kessel mit kohlenstoff reduziert:
SiO2 + 2C -----> Si + 2CO

das daraus entstandene rohsilizium ist noch sehr verunreinigt, so dass man dieses in eine kammer eingeleitet, in der sich salzsäure befindet. diese reagiert mit dem silizium zu trichlorsilan:
Si + 3HCl -----> SiHCl3 + H2

das trichlorsilan wird jetzt einfach noch in eine kammer geleitet in welcher ein polykristalliner siliziumkristall erhitzt wird, so dass das trichlorsilan aufgespalten und das silizium sich am siliziumstab absetzt und somit reines polykristallines silizium entseht.

nun hast du polykristallines silizium. zum herstellen eines wafers brauchst du aber monokritallines silizium.

um das zu gewinnen gibt es mehrere verfahren.

meistens werden tiegelziehverfahren oder zonenziehverfahren benutzt.

beim tiegelziehverfahren wird das polykristalline silizium in einem quarzkessel geschmolzen und dann ein rotierender, die kristallorientierung vorgebener, einkristalliner impfkristall in die schmelze getaucht und anschließend sehr langsam (und ich meine sehr langsam; kann je nach größe des siliziumstabes mehrre stunden dauern) unter rotation des kessels und des impfkristalls(in entgegengesetzer richtung) heruasgezogen. dabei bildet sich ein langer einkristalliner siliziumstab derdann einfach nur noch gesägt werden muss.

wenn du ein paar illustrationen brauchst kann ich gerne welchehochladen bzw. kannst du auch bei wikipedia unter Czochralski-Verfahren(tiegelziehverfahren) nachkucken.

ich hoffe ich hab auch noch alles richtig in erinnerung. ist schon ne weile her das ich das während meiner ausbildung hatte.