Interne Prozessorverbindungen

[=Floi=]

Hallo
wie breit und wieviele daten können intern zwischen den einzelnen prozessorkernen übertagen werden?
beim core2 ging es ja nur über den fsb wie sieht es beim phenom2 und beim i7 aus? läuft es hier auch über den bus, oder ist da intern eine verbindung. durch den monolitischen kern wäre es hier ja kein problem und man könnte erheblich mehr daten darüber transportieren.

[Spasstiger]

Daten werden über den L3-Cache ausgetauscht.

[AnarchX]

Beim Core 2 und wohl auch Core i7 gab es aber auch eine Verbindung zwischen den L1-Caches.

[Coda]

Err. Nein?

[Flashpoint]

Err. Nein?

Err. wie dann?

[BAGZZlash]

Err. wie dann?
Die einzelnen Kerne können sich untereinander nicht direkt über den L1 cache austauschen. Jeder Kern hat seinen eigenen, exklusiven L1 cache.

[AnarchX]

Each core in Nehalem has a private unified 256KB L2 cache that is 8 way associative and provides extremely fast access to data and instructions. The load to use latency was not precisely disclosed, but Intel architect Ronak Singhal indicated that it was less than 12 cycles. The L2 cache is neither inclusive nor exclusive with respect to the L1D cache. Like the Core 2, Nehalem can transfer data between the private caches of two cores, although not at full transfer rates.
http://www.realworldtech.com/page.cfm?ArticleID=RWT040208182719&p=7

[anddill]

Das heißt aber nicht, daß da eine Hardware-Verbindung vorhanden sein muß.

[Gast]

Beim Core 2 und wohl auch Core i7 gab es aber auch eine Verbindung zwischen den L1-Caches.

Intel verwendet inklusive caches, da wäre sowas völlig sinnlos, der höchste cachelevel hab bei intel immer die gesamten daten von allen anderen caches gespeichert.

Wenn es im L3 (beim i7) bzw. beim L2 (Core2) ein miss gibt, dann sind die daten auch implizit nicht in den caches der anderen kerne vorhanden. Gibt es ein hit kann man sie gleich direkt vom L2/L3 holen, ein umweg über die anderen kerne wäre sinnlos.

[BlackBirdSR]

Der Phenom kann den Inhalt der L2-Caches abgleichen, das ist allerdings auch keine direkte interne Kommunikation.

[mrt]

Das können alle K8/9/10 um genau zu sein. :)

[Lawmachine79]

Das können alle K8/9/10 um genau zu sein. :)
WTF is t3h K9?!?

[Pinoccio]

WTF is t3h K9?!?Ein Doppelkern-K8?

mfg

[Lawmachine79]

Ein Doppelkern-K8?

mfg
Ich dachte immer, ein Doppelkern-K8, wäre ein Doppelkern-K8 - wußte nicht, daß der auch K9 genannt wurde.

[reunion]

Vor den Kernen steckt auch noch eine Crossbar.

[RavenTS]

Ich dachte immer, ein Doppelkern-K8, wäre ein Doppelkern-K8 - wußte nicht, daß der auch K9 genannt wurde.

Das war glaub auch erst so eine nachträgliche Umbenennungs-Aktion...

[Gast]

Die K11-Kerne (Griffin, auch bekannt als Turion) nicht vergessen.
(Die werden in Cpu-Z als "Family 11" bezeichnet, daher K11)

[SavageX]

Die K11-Kerne (Griffin, auch bekannt als Turion) nicht vergessen.
(Die werden in Cpu-Z als "Family 11" bezeichnet, daher K11)

Deshalb sind die K8 auch als KF bekannt?

;-)

[=Floi=]

ich dachte die kerne müssen auch so noch miteinander kommunizieren. gibt es da keine eigene verbindung und geht da alles über den bus und bauchen die kerne nur die daten der caches des anderen kerns? gibt es da keine kommunikation woran der andere kern gerade arbeitet und andere interne sachen?

[Gast HITCHER]

auf Anandtech steht etwas über das Istanbul HT-Assist Feature, womit sich Daten zwischen den CPU-Kernen schneller und effizienter austauschen lassen.

http://www.anandtech.com/showdoc.aspx?i=3571&p=2

Allerdings geht es da um 4- oder gar noch mehrfach- Sockelsysteme,
und der Austausch erfolgt über HT-Links im L3 Cache.

Bei Einsockel-Systemen muß dann wohl im L2 Cache ausgetauscht werden,
obwohl das beim Core2 wegen seinem shared-Cache wohl ausfällt.




" The processor with the Invalid data in its cache (CPU 0, let's say) might then wish to modify that chunk of data, but it could not do so while the only valid copy of the data is in the cache of the other processor (CPU 1). Instead, CPU 0 would have to wait until CPU 1 wrote the modified data back to main memory before proceeding—and that takes time, bus bandwidth, and memory bandwidth. This is the great drawback of MESI.

AMD sought to address this problem by making use of a cache coherency protocol called MOESI, which adds a fifth possible state to its quiver: Owner. (MOESI is used by all Opterons and was even used by the Athlon MP and 760MP chipset back in the day.) A CPU that "owns" certain data has that data in its cache, has modified it, and yet makes it available to other CPUs. Data flagged as Owner in an Opteron cache can be delivered directly from the cache of CPU 0 into the cache of CPU 1 via a CPU-to-CPU HyperTransport link, without having to be written to main memory.

That alone is a nice enhancement over MESI, but the dual-core Opterons take things a step further. In the dual-core chip, cache coherency for the two local CPU cores is still managed via MOESI, but updates and data transfers happen through the system request interface (SRI) rather than via HyperTransport. This interface runs at the speed of the CPU, so transfers from the cache on core 0 into the cache on core 1 should happen very, very quickly. Externally, MOESI updates from a pair of cores in a socket are grouped in order to keep HyperTransport utilization low. "
Quelle: http://techreport.com/articles.x/8236/2

[Gast]

gibt es da keine kommunikation woran der andere kern gerade arbeitet und andere interne sachen?

Nein, wofür auch, die kerne arbeiten komplett unabhängig.

Einzig die daten müssen konsistent gehalten werden, es muss verhindert werden, dass ein kern bei einem speicherzugriff veraltete daten bekommt, weil sie beispielsweise in einem anderen kern überschrieben wurden, aber noch nicht in den speicher zurückgeschrieben wurden.

Eine weitere kommunikation ist nicht notwendig. In der regel sollten die einzelnen kerne sowieso an verschiedenen daten arbeiten, ansonsten wird die skalierung sehr schnell sehr schlecht.