Intel mit 3D-Transistor - Ivy Bridge Tri-Gate 22nm

[AnarchX]

Intels große Ankündigung:

http://www.intel.com/newsroom/kits/22nm/gallery/images/p_Intel-22nm_Transistor.jpg

Intel Reinvents Transistors Using New 3-D Structure

New Transistors for 22 Nanometer Chips Have An Unprecedented Combination of Power Savings and Performance Gains

NEWS HIGHLIGHTS

Intel announces a major technical breakthrough and historic innovation in microprocessors: the world’s first 3-D transistors, called Tri-Gate, in a production technology.
The transition to 3-D Tri-Gate transistors sustains the pace of technology advancement, fueling Moore’s Law for years to come.
An unprecedented combination of performance improvement and power reduction to enable new innovations across a range of future 22nm-based devices from the smallest handhelds to powerful cloud-based servers.
Intel demonstrates a 22nm microprocessor – codenamed “Ivy Bridge” – that will be the first high-volume chip to use 3-D Tri-Gate transistors.
http://finance.yahoo.com/news/Intel-Reinvents-Transistors-bw-4288465347.html?x=0&.v=1

Mehr im Press-Room: http://newsroom.intel.com/docs/DOC-2032

[steve.it]

Video Animation: Mark Bohr Gets Small: 22nm Explained (http://www.youtube.com/watch?v=YIkMaQJSyP8&feature=player_embedded#at=247)

[w0mbat]

also das sagt mir nichts, außer: wenn ivy wirklich mit 22nm@3d kommt werd ich den wohl haben müssen.

[Nightspider]

Wurde schon gesagt, welche expliziten Vorteile für den Anwender rausspringen?

Stromersparnis und Taktvorteil?

Kann mir jetzt schwer vorstellen, das man Teile der bisherigen 2D Architektur mal eben als 3D Refresh rausbringt.

Auf jeden Fall wird wohl ein Ivy Bridge Prozessor mein aktuellen Sandy Bridge beerben - Sockel 1155 Kompatibilität sei dank.

[Spasstiger]

Was ich mich frage: Ist die Verkleinerung der minimalen Strukturbreite von 32 nm auf 22 nm alleine das Resultat der 3D-Gates oder man generell alle Strukturbreiten verkleinert?

Wurde schon gesagt, welche expliziten Vorteile für den Anwender rausspringen?
Immer mehr Transistoren auf gleicher Fläche, Fertigung mit unter 20-nm-Strukturbreite in Sichtweite. Moore's Law hat bei Intel weiterhin Bestand.
Ob es elektrisch Vorteile hat, weiß ich nicht. Die Gate-Widerstände müssten durch den räumlichen Aufbau sinken.

[Gipsel]

Was ich mich frage: Ist die Verkleinerung der minimalen Strukturbreite von 32 nm auf 22 nm alleine das Resultat der 3D-Gates oder man generell alle Strukturbreiten verkleinert?

Immer mehr Transistoren auf gleicher Fläche, Fertigung mit unter 20-nm-Strukturbreite in Sichtweite. Moore's Law hat bei Intel weiterhin Bestand.
Ob es elektrisch Vorteile hat, weiß ich nicht. Die Gate-Widerstände müssten durch den räumlichen Aufbau sinken.
Nein, die belichteten Strukturen werden schon kleiner. Allerdings gibt es kaum noch Vorteile (elektrischer Art) die Transistoren mit dem herkömmlichen Aufbau viel kleiner zu machen. Daher geht man den Schritt zu den FinFETs bzw. den Dual- (GF/IBM) oder Tri-Gate-Transistoren.
Edit: Es ist mit Multigates wohl auch etwas einfacher, die Transistoren an sich kleiner zu bekommen.

[AnarchX]

Also kann man wohl annehmen, dass 22nm Trigate im Endeffekt mehr oder weniger das liefert, was bisherige Prozesswechsel erreicht haben?

[Ronny145]

Die entsprechende News Meldung von computerbase: http://www.computerbase.de/news/wirtschaft/unternehmen/intel/2011/mai/intel-kuendigt-revolutionaeren-3d-transistor-an/

[Coda]

Ich wundere mich etwas darüber, weil es beispielsweise selbst schon lange auf Wikipedia stand, dass man für 22nm wohl 3D-Strukturen braucht.

[Nightspider]

Die dritte Dimension erlaubt aber auch bei den Transistoren selbst entscheidende Vorteile. Waren die kleinen Bauteile bisher in zwei Dimensionen gefangen, erlaubt die zusätzliche Dimension flächenmäßig kleinere Transistoren. Intel erwartet deshalb eine doppelte Packdichte bei der 22-nm-Fertigung im Vergleich zur aktuellen 32-nm-Herstellung.

hmm

[Coda]

lolwut?

Das ist bei jedem Shrink so? :ugly:

[Dalai-lamer]

Hm, ich hoffe das schon die Nachfolgetechnologie in Arbeit ist. Wenn dies ejetzt schon 10 Jahe zum entwickeln gedauert hat ^^

Wo ist die Grenze bei diesen neuen FINFETS ?
10 nm ?

Langsam wird es dünn ^^

[Nightspider]

lolwut?

Das ist bei jedem Shrink so? :ugly:

Ich war im Kopf gerade irgendwie bei einem halfnode, von 32 auf 22 ist es ja ein fullnode.
Dennoch wäre die Zunahme der Packungsdichte ohne Trigate Transistoren vielleicht nur bei 80-90% oder so. Das weiß wohl nur Intel.

[Spasstiger]

Edit: Es ist mit Multigates wohl auch etwas einfacher, die Transistoren an sich kleiner zu bekommen.
Also ist das wohl die Schlüsseltechnologie, mit der man die Verkleinerung auf 22 nm Strukturbreite geschafft hat.

[AffenJack]

Bei CB gibts auch Folien wo Intel den Transistor Gate Delay von planar und 3d vergleicht, also vll wäre auch noch normale Fertigung wie bisher möglich. CB schreibt ja auch, dass Intel eher damit rechnet, dass die Mitbewerber erst beim 1x Schritt darauf wechseln. Ob da was dran ist allerdings ka.

[Coda]

Ich war im Kopf gerade irgendwie bei einem halfnode, von 32 auf 22 ist es ja ein fullnode.
Dennoch wäre die Zunahme der Packungsdichte ohne Trigate Transistoren vielleicht nur bei 80-90% oder so. Das weiß wohl nur Intel.
Ohne Trigate wäre vermutlich einfach der Leckstrom viel zu groß gewesen. Ich denke auch AMD wird in 22nm auf 3D-Strukturen umschwenken.

[(del)]

Immer mehr Transistoren auf gleicher Fläche, Fertigung mit unter 20-nm-Strukturbreite in Sichtweite.Heißt jetzt? :) Stromerspranis ist klar. Immer mehr Transistoren bedeutet ja schons seit einiger Zeit nicht automatisch mehr Speed. Es sei denn riesige Caches hauen noch was raus. 10 SSE5/AVX-Befehle mehr? ;)

Hat das einen positiven Effekt/Einfluß auf weitere Überarbeitung und Optimierung der Logik? Mehr Takt ohne die Pipelines wieder arschlang zu machen?

p.s.:
Seitdem der 2500er schmerzfrei auf allen Kernen mit 4Ghz geht ist mir CPU-Leistung irgendwie egal geworden. Man wird schnell satt heutzutage :(

[Mars81]

Ohne Trigate wäre vermutlich einfach der Leckstrom viel zu groß gewesen. Ich denke auch AMD wird in 22nm auf 3D-Strukturen umschwenken.

Intel spricht aber von einem Technologievorsprung von bis zu 3 Jahren gegenüber seinen Mitbewerbern. Falls das stimmt wäre es für AMD schon bitter!

[san.salvador]

Intel spricht aber von einem Technologievorsprung von bis zu 3 Jahren gegenüber seinen Mitbewerbern. Falls das stimmt wäre es für AMD schon bitter!
Davon sind wir heute schon nicht weit entfernt.

[(del)]

Technologisch ist AMD eine Tochterfirma von IBM ;) Zwischen IBM, der ja auch "Mitbewerber" ist, und Intel gibt es allgemein keine 3 Jahre Vorsprung für Intel.

IBM scheint mir sogar manchmal zu warten bis Intel mal was ausrollt :| Wahrscheinlich sehen sie das als Feldtest =)

[Spasstiger]

Heißt jetzt?
Für dich heißt es einfach nur, dass es einen 22-nm-Prozess bei Intel gibt und die Basis für weitere Nodes gelegt ist. Die Mitbewerber hinken da möglicherweise weit hinterher, so dass Intel evtl. schon in 16 nm Mikroprozessoren fertigt, während z.B. Global Foundries noch nichtmal 22 nm anbietet.
Trigate heißt nicht, dass die Logik revolutioniert wird.

[Gipsel]

Ich wundere mich etwas darüber, weil es beispielsweise selbst schon lange auf Wikipedia stand, dass man für 22nm wohl 3D-Strukturen braucht.
Der Spiegel ist aber auch nicht viel besser und tippt auch nur das PR-Material von Intel ab (http://www.spiegel.de/netzwelt/gadgets/0,1518,760751,00.html) :rolleyes::
Das dürfte zunächst einmal der Konkurrenz schaden. Vor allem AMD, Intels einziger ernsthafter Konkurrent im Bereich der Prozessoren für Desktop-PC, Notebooks und Server, wird an der Ankündigung der 3-D-Chips zu knabbern haben. Bisher jedenfalls gibt es keine Hinweise, dass AMD eine ähnliche Technik vorweisen kann.
Dabei steht auf der von Dir erwähnten Wikipedia, das TSMC(!) schon Ende 2002 (!) einen entsprechenden 25nm Prototypen präsentiert hat. Okay, nicht massenfertigungstauglich damals, aber jetzt von einer "Neuerfindung des Transistors" zu sprechen und zu behaupten, die anderen hätten nicht auch schon längst sowas in der Mache ist doch wohl ein wenig blauäugig. Und Die Aussage, daß unterhalb 32/28nm langsam multigates deutliche Vorteile zeigen und wohl eingesetzt werden, steht schon seit Jahren dort und stammt aus einem Report der ITRS (International Technology Roadmap for Semiconductors) von 2006. Eine einfache Google-Suche mit entsprechenden Stichwörtern (http://www.google.de/#hl=de&biw=1276&bih=825&q=AMD+FinFET&aq=f&aqi=&aql=f&oq=AMD+FinFET&pbx=1&bav=on.2,or.r_gc.r_pw.&fp=759c3373ff5ccd3c) liefert auch schon sehr alte Artikel zu Tage. ;)

Achja, 22nm planare Transistoren gehen natürlich auch zu bauen. Die haben wohl "nur" Faktor ~10 höheres subthreshold leakage, was jetzt aber auch nicht der totale Killer ist, da es nicht die einzige Leakage-Form darstellt.

[Nightspider]

Eben, AMD könnte vielleicht auch ohne Verzug 22nm anbieten, in 1-2 Jahren aber nur mit geringen Vorteilen im Takt, sondern nur in der Flächenersparnis.
Intel könnte hingegen starke Vorteile bei der Taktfrequenz haben. Dann müssen AMDs Bulldozer(2) mit 6-8 Kernen vielleicht gegen Ivy Bridge CPUs mit 4 Kernen und 4,5-5Ghz antreten.
Aber das wird wohl erst die Zukunft zeigen.

Auf jeden Fall könnte es so weitergehen, das AMD deutlich geringere Gewinne pro Wafer einfährt, da Intel einen fullnode vorraus ist mit deutlich höheren Taktraten bzw. etwas höherer ProMhzLeistung kämpft, während AMD deutlich mehr Waferfläche opfern muss um mit 6-8 Kernen gegenzuhalten zu können.

Das könnte wiederum heißen das wir von Intel 2012 weiterhin im Mainstream Markt keine 6 Kerne sehen werden.

[=Floi=]

die flächenersparnis ist bei amd imho sowieso wichtiger wie bei intel, da die chips auch bisher immer größer waren und man bei amd auch keine so straffe gewinnstruktur hat. hier zählt noch jeder wafer...

edit
zum 2. absatz.
so ist es doch jetzt auch schon. intel dominiert nach belieben und könnte viel stärker anreßen, wenn sie denn wollten.

[Gipsel]

Eben, AMD könnte vielleicht auch ohne Verzug 22nm anbieten, in 1-2 Jahren aber nur mit geringen Vorteilen im Takt, sondern nur in der Flächenersparnis.
Intel könnte hingegen starke Vorteile bei der Taktfrequenz haben. Dann müssen AMDs Bulldozer(2) mit 6-8 Kernen vielleicht gegen Ivy Bridge CPUs mit 4 Kernen und 4,5-5Ghz antreten.Eine interessante Spekulation in diesem Zusammenhang (okay, falsches Forum, ich weiß) ergibt sich aus Folgendem. Charlie von SemiAccurate (ich weiß) meinte vor etwa einem Monat, daß Intel die Trigates erstmal nur bei SRAM (also Cache) einsetzen wird. Im letzten Artikel hat er zwar gesagt, daß das falsch war und Intel auch Logik-Transistoren so baut, aber es wird ihm öfter eine Nähe zu AMD unterstellt und es ist Tatsache, daß von Toshiba/AMD/IBM Ende 2008 32nm FinFET-SRAM-Zellen vorgestellt wurden (waren nur halb so groß wie planare 32nm SRAM-Zellen bei gleicher Strukturgröße) und der Einsatz bei 22nm in Aussicht gestellt wurde. Hier mal ein Foto des 32nm SRAMs von damals:

http://www.golem.de/0812/64203-finfet_sram_cells.png

Also vielleicht macht es GF ja so, daß zuerst die SRAMs (wo man die FinFETs durch die regulären Strukturen einfacher und mit mehr Auswirkungen auf die Größe einsetzen kann) so gebaut werden und die Logik später folgt. Allerdings dürfte das etwas schwierig mit der Ausführung der Prozeßschritte werden (FinFETs benötigen andere Fertigungsschritte als planare Transistoren) und die Idee von Charlie war wahrscheinlich von Anfang an nichts mehr als heiße Luft. :rolleyes:

Edit:
Übrigens bin ich gerade über das Foto gestolpert:
http://semiaccurate.com/static/uploads/2010/10_october/gtc_1.jpg

[Nightspider]

Versteh ich das jetzt richtig, das man mit FinFETs bis zu 50% an Fläche einsparen kann, unabhängig von der Lithographiestufe?
Das würde ja bedeuten, das Intel mit dem 22nm Prozess sozusagen 2 Steps auf einmal macht und bis zu 75% Fläche einsparen kann im Gegensatz zu 32nm.

[Neurosphere]

AMD/IBM wollten ja auf FinFETs gehen.

Gibt es da an sich schon einen großen Unterschied zwischen dieser Technik und Intels Tri-Gate? Damals hat Intel eine höhere "performance" gegenüber FinFETs angepriesen sowie eine bessere skalierbarkeit. Ob das jetzt nur Marketingegebluber war (2002) wäre mal interessant.

[mboeller]

hier mal was von der Konkurrenz:

Fully Depleted SOI: http://semimd.com/wp-content/uploads/2011/02/SOIconsortium_FDSOI_QA.pdf

[AffenJack]

FDSOI ist aber weiterhin planar. Ist halt die Frage ob GF bei 22nm nicht nur mit FDSOI kommt und später erst FInFet bringt. Wenn ich deinen Link so lese ist FinFet wohl besser als FDSOI, aber schwerer zu fertigen.

[Neurosphere]

Jup, wie einen Post vorher schon geschrieben, AMD/IBM=FinFET.

[Gipsel]

Alle Multigates sind auch FinFETs=3D-Transistor.

[Neurosphere]

Alle Multigates sind auch FinFETs=3D-Transistor.

Hast recht. Der Unterschied war das AMD/IBM Dual-Gates und Intel Tri-Gates verwenden wollen.

[mboeller]

posting von Hans de Vries auf aceshardware:

schaut so aus, als ob FD-SOI for allem bei Mobil-CPUs und GPUs was bringt:

http://www.advancedsubstratenews.com/2011/02/soi-consortiums-phenomenal-fd-soiarm-results/

+125% Leistung sind nicht schlecht (+25% für den neuen Process-Node und +80% für FD-SOI) wenn sie das wirklich umsetzen können.

[Nightspider]

Kann mir jemand erklären, warum die Vorteile bei HighEnd CPUs nicht so durchschlagen?

[looking glass]

Ganz konkrete Frage, ist schon irgend etwas "zahlwerkiges" bekannt was das im Detail bedeutet, z.B. bei gleichem Takt wie viel Stromersparnis, bei gleichem Stromverbrauch wie viel mehr an MHz, oder bei gleicher DIE Fläche wie viel mehr an, z.B. Cache?

Für mich hört sich das bisher so nach voll Labor an, als ob das noch nicht nächstes Jahr kommen würde, sondern noch Entwicklungsbestandteil wäre, wen man versteht was ich meine...

[RLZ]

Ganz konkrete Frage, ist schon irgend etwas "zahlwerkiges" bekannt was das im Detail bedeutet, z.B. bei gleichem Takt wie viel Stromersparnis, bei gleichem Stromverbrauch wie viel mehr an MHz, oder bei gleicher DIE Fläche wie viel mehr an, z.B. Cache?

Für mich hört sich das bisher so nach voll Labor an, als ob das noch nicht nächstes Jahr kommen würde, sondern noch Entwicklungsbestandteil wäre, wen man versteht was ich meine...
Im ersten Posting ist die Intel Informationsseite verlinkt, die Präsentationen mit allen bisher bekannten Informationen enthält.
"Voll Labor" hat sich das vielleicht 2009 bei der ersten Präsentation angehört.


Edit:
Die ersten Trigate Ergebnisse hat Intel sogar 2002 (http://www.heise.de/newsticker/meldung/IDF-Tri-Gate-Transistoren-und-13-4-nm-Lithographie-61413.html) präsentiert.

[looking glass]

Ich dachte da eher an, ähh, Benchmarks und Co., wen das 2012 kommen soll, soweit mitbekommen, müssten doch erste Sampels schon in der Gegen rum schwirren oder nicht?

[Dalai-lamer]

Erste Notebook sund PC's mit IB wurden ja schon gezeigt.
Nur leider keine Benchmarks.
Vllt warten sie noch auf Bulldozer

[Nightspider]

Wieviel % eines NAND-Flash-Chips bestehen denn aus Transistoren? (Und woraus besteht der Rest?)

Intel produziert doch auch Flash Speicher in den eigenen Fabriken. Kann man denn auch größere Vorteile bei der Packungsdichte von NAND durch 3D-Transistoren erwarten?

[mboeller]

mal was neues zur Konkurrenz: Der Artikel auf realworldtech zeigt IMHO die Vor- und Nachteile von Tri-gate und FD-SOI schön auf.


The three transistor options that Intel evaluated at 22nm were conventional planar, tri-gate and fully depleted silicon-on-insulator (FD-SOI, sometimes referred to as extremely thin SOI). Scaling bulk transistors to 22nm was the low-risk fallback plan. It is known to work, but with much smaller performance gains and complications from variation. FD-SOI has very similar benefits to a tri-gate device, but is planar. It relies on placing a ~10nm oxide layer between the wafer and a thin layer of silicon, which achieves slightly better isolation than tri-gate and similar benefits. One advantage is that FD-SOI is compatible with body-biasing techniques, which can improve performance. Despite this, there are significant challenges; as with all SOI, it is very hard to build diodes (for static electricity protection) – the oxide layer must be removed. More importantly, it is very expensive. Intel estimates that FD-SOI increases the cost of a finished wafer by 10%, compared to 2-3% for tri-gate. The cost for FDSOI is prohibitive for Intel (and TSMC), precluding it as an option. So the decision came down to whether Intel’s manufacturing group was confident that they could get tri-gates into high volume at 22nm.



Link: http://www.realworldtech.com/page.cfm?ArticleID=RWT050511195446

[Ronny145]

Ich poste es einfach mal hier. Interviews mit Mark Bohr bezüglich der Fertigung sind immer ganz interessant. Ein paar der interessanten habe ich rausgepickt.


SMD: Will EUV make 10nm? And if it doesn’t, what effect will that have on Intel?
Bohr: For a process module as critical as lithography, Intel always has more than one option we pursue. In this era, the options are either EUV or 193nm immersion with multi-patterning.

SMD: Is Intel sticking to bulk CMOS or will move to new materials such as fully depleted SOI?
Bohr: We see more advantages in bulk than SOI. I won’t say SOI won’t be in the future. There may be some device structure that is better done in SOI than bulk. But I don’t see than happening right now. When we first announced that we were making TriGate or finFET devices at 22nm, we said we’re making these devices on SOI, as well. But we think there are cost advantages to doing TriGate on bulk rather than SOI. That’s our plan for the foreseeable future.

SMD: What comes after the current finFET?
Bohr: The finFET is scalable to 14nm.

SMD: But if you’re at 22nm, 14nm isn’t very far away, so you’ve got to be working on the next step.
Bohr: For Intel, you’re right. For other companies, it’s many years away. For 10nm, which is where I’m spending most of my time these days, I know we have a solution. I can’t elaborate at this point.

SMD: At 10nm aren’t you running into quantum effects?
Bohr: Everything gets different and tougher, but the problems are solvable—at least at that generation.

SMD: How far ahead can you see?
Bohr: I know we can get to 10nm. Beyond that, our research group is working on solutions for 7nm and 5nm. I have confidence we’ll have solutions for those. But by the time we’re down to 5nm we’ll be looking at non-familiar devices and device structures. That’s what we’ll have to do to get down to that level.
http://semimd.com/blog/2012/10/18/deep-inside-intel/
http://www.behardware.com/articles/877-1/idf-interview-with-intel-s-mark-bohr.html


Das behardware Interview ist etwas älter, der Vollständigkeit halber mit verlinkt.