Skylake - DDR4, Gen9 GPU @ 14nm (2016) & Skylake-X - up to 18C @ 14FF++ (2017)

[w0mbat]

Klar wird es kein reines "renaming", aber die meisten werde Hardwarebeschleunigung wohl nicht als Aufrüstgrund sehen.

[tdon]

Ums aufrüsten geht es nicht, USB 3.1 wäre ein noch viel kleinerer Aufrüstgrund. 10 Bit HW und HDMI 2.0 sind die wichtigsten Features, die bei Skylake fehlen. Das ist viel wichtiger als weitere +5-10% CPU speed.

[HOT]

http://www.computerbase.de/2015-11/intel-roadmap-zeitplaene-fuer-broadwell-e-kaby-lake-apollo-lake-und-co./

KabyLake definitiv 4-Kerner, nicht mehr (der ist auch garantiert nicht verlötet). Es gibt auch einen GT4e-Skylake für LGA1151, wie nett :D.
Die Roadmap markiert offenbar den Produktionsstart, Kaufbar sind die CPUs dann in 2017.

Bei USB3.1 könnten einfach Zusatzcontroller mit einkalkuliert worden sein als Vorgabe für die Mobo-Hersteller. Das ist offenbar gelockert worden.

[YfOrU]

Surface Pro 4 mit Core m3-6Y30: (Skylake, 4,5W TDP, passiv)
http://www.notebookcheck.com/Test-Microsoft-Surface-Pro-4-Core-m3-Tablet.154335.0.html

CPU Last:
http://www.notebookcheck.com/fileadmin/_processed_/csm_STRESS_CPU_4cd9876bea.png

GPU Last:
http://www.notebookcheck.com/fileadmin/_processed_/csm_STRESS_GPI_9faa028567.png

CPU+GPU Last:
http://www.notebookcheck.com/fileadmin/_processed_/csm_STRESS_BOTH_56a85a803e.png

Skylake-Y scheint in diesem TDP Bereich deutlich besser als Broadwell-Y zu funktionieren.

[tdon]

Surface Pro 4 mit Core m3-6Y30: (Skylake, 4,5W TDP, passiv)
http://www.notebookcheck.com/Test-Microsoft-Surface-Pro-4-Core-m3-Tablet.154335.0.html

Skylake-Y scheint in diesem TDP Bereich deutlich besser als Broadwell-Y zu funktionieren.



Die beiden gaming Benchmarks sind sehr viel schneller.

http://www.notebookcheck.com/Test-Dell-XPS-13-9350-InfinityEdge-Notebook.153562.0.html
http://www.notebookcheck.com/Test-HP-Spectre-x360-13-i5-6200U-Convertible.153774.0.html

In Bioshock sind die 15W Geräte von Skylake-U kaum schneller.


http://www.notebookcheck.net/Acer-Aspire-V3-371-Notebook-Review.135831.0.html

Broadwell-U ist da schon langsamer mit deutlich mehr TDP.

[YfOrU]

Passt ganz gut dazu: Surface Pro 4 mit Core i7-6650U (Iris 540, 64 MB eDRAM, 15W TDP)

http://www.notebookcheck.com/Test-Microsoft-Surface-Pro-4-Core-i7-vs-Core-i5-vs-Core-m3.156105.0.html

Dafür das die TDP weiterhin bei nur 15W liegt (wie bei Skylake-U mit GT 520) ist das schon recht ordentlich.

[fondness]

Unfassbar was Intel Generation für Generation in diesem Grenzbereich heraus holt. Noch einen Shrink und sie können ihre High-Performance-Cores in ein Smartphone stecken^^

[tdon]

Passt ganz gut dazu: Surface Pro 4 mit Core i7-6650U (Iris 540, 64 MB eDRAM, 15W TDP)

http://www.notebookcheck.com/Test-Microsoft-Surface-Pro-4-Core-i7-vs-Core-i5-vs-Core-m3.156105.0.html

Dafür das die TDP weiterhin bei nur 15W liegt (wie bei Skylake-U mit GT 520) ist das schon recht ordentlich.


Das sind etwa +75% in Bioshock zur 15W GT2. Wahrscheinlich bringt der edram einiges, denn die GT3 15W hat sich sonst eher wenig absetzen können. Starke Bandbreiten Limitierung wurde damals schon vermutet. Die Gen9 scheint außerdem den Takt besser halten zu können bei den den 15W Modellen im Vergleich zur Gen8. Problem ist immer nur, dass Intel Premium Aufpreise verlangt.

[Nightspider]

Das liegt auf jeden Fall am eDRAM.
So Boost kriegen wir in 2-3 Jahren hoffentlich bei jeder IGP durch HBM RAM.

[YfOrU]

Skylake-U Package:

i3-6100U (2C+GT2) 98.5mm²
http://www.technikaffe.de/anleitung/intel_nuc6i3sykh_im_test_15.jpg

i5-6260U (2C+GT3e mit 64MB) grob geschätzt um die 160mm²
http://www.technikaffe.de/anleitung/intel_nuc6i5sykh_im_test_14.jpg


Broadwell-U Package:

i3-5010U (2C+GT2) 82mm²
http://www.technikaffe.de/anleitung/intel_nuc5i3ryk_im_test_30.jpg

i5-5250U (2C+GT3) 133mm²
http://www.technikaffe.de/anleitung/intel_nuc5i5ryk_im_test_27.jpg


Haswell-U/H Package:

i5-4210Y (2C+GT2) 130mm²
http://pics.computerbase.de/5/8/2/9/6/6-1080.90870594.jpg

i5-4250U (2C+GT3) 181mm²
http://pics.computerbase.de/5/2/8/1/7/3-1080.280747217.jpg

i7-4770R (4C+GT3e mit 128MB) 260mm²
http://pics.computerbase.de/5/6/5/7/7/13-1080.2689286501.jpg

[tdon]

Skylake-U Package:

i3-6100U (2C+GT2) 98.5mm²
http://www.technikaffe.de/anleitung/intel_nuc6i3sykh_im_test_15.jpg


Das hast du gemessen oder woher diese Größe? Mehr als 90 mm² sieht das nicht aus, leider ist das Bild verzerrt. Ich kann mir nicht sicher sein.

[YfOrU]

Die Quelle dafür ist Anandtech (ganz unten, 2+2): http://www.anandtech.com/show/9582/intel-skylake-mobile-desktop-launch-architecture-analysis

[tdon]

Die Quelle dafür ist Anandtech (ganz unten, 2+2): http://www.anandtech.com/show/9582/intel-skylake-mobile-desktop-launch-architecture-analysis


Das haben die doch auch nur gemessen oder geschätzt bei Skylake. Die liegen da wohl ein bisschen zu hoch. Vom 4+2 Die gibt es wirklich gute Bilder, der liegt bei 118 mm². Und ich denke 2+2 und 4+2 trennen nicht nur 20 mm². Die mischen offizielle specs mit ihren "Analysen". Das kannst du nicht als Fakt hinstellen.

[YfOrU]

Es gibt von Intel keine offiziellen Zahlen mehr. Das BGA Package des Core M hat 20 auf 16,5mm:
http://ark.intel.com/de/products/88198/Intel-Core-m3-6Y30-Processor-4M-Cache-up-to-2_20-GHz?_ga=1.86691359.628151005.1455553235
http://pics.computerbase.de/6/7/4/6/7/2-1080.544242910.jpg

Da komme ich auf 97,5mm².

[Nightspider]

Cannonlake kommt mit AVX-512

http://www.computerbase.de/2016-02/intel-cannonlake-avx-512/

AVX-512 für Prozessoren von klein bis groß

Nach der Einführung 2013 hat Intel diese Instruktionen aber weiter ausgebaut und bereits 2014 zusätzliche Funktionen nachgeschoben – exakt diese werden bei den kommenden Prozessoren zum Einsatz kommen. Die Server-Prozessoren auf Basis der Skylake-Architektur werden laut den neuen Informationen fünf wichtige Erweiterungen bekommen (AVX512F, AVX512CD, AVX512DQ, AVX512BW, AVX512VL), die Cannonlake-Architektur wird bereits in der kleinsten Ausbaustufe zusätzlich zwei weitere Bausteine erhalten (AVX512IFMA, AVX512VBMI) und darüber hinaus SHA-Unterstützung sowie Support für UMPI bieten.

Laut Intel sorgen die BW- und DQ-Instruktionen für zusätzliche Leistung bei Integer- und Fließkommaberechnungen, während die Vector Length Extensions (VL) helfen, dass die neuen AVX-512-Befehle nicht immer nur in 512-Bit, sondern auch 128- und 256-Bit arbeiten. Weitere Details hält die aktualisierte Ausgabe des Programmierleitfadens von Intel (PDF) (https://software.intel.com/sites/default/files/managed/b4/3a/319433-024.pdf) bereit, der mit dem Stand von Februar 2016 1.180 Seiten umfasst und auch die Informationen zu den neuen Cannonlake-AVX-512-Befehlen bereits enthält.

Frühestens im zweiten Halbjahr 2017 verfügbar

Nach bisherigem Stand wird die Cannonlake-Architektur im zweiten Halbjahr 2017 in 10-nm-Fertigung vorgestellt. Da dies eine Verzögerung von gut einem Jahr gegenüber dem klassischen Tick-Tock-Modell bedeutet, wird Intel in diesem Jahr den Skylake-Refresh Kaby Lake veröffentlichen. Skylake-EP auf der Purley-Plattform mit bis zu 28 Kernen wird ebenfalls im zweiten Halbjahr 2017 erwartet. AVX-512 hält damit nahezu zeitgleich ins High-End- sowie klassische Endkunden-Segment Einzug.

[hardtech]

Ende 2017? Uiii, da hält aber eine geköpfte 4790k cpu aber durchaus lange.
da es infrastrukturseitig (nativer support neuer standards wie z.b. usb 3.1) auch nicht besser mit der einfürhung am markt aussieht, ist die gekaufte hardware doch erstaunlich lange frisch und schnell. finde ich gut!

[Zero-11]

Ende 2017? Uiii, da hält aber eine geköpfte 4790k cpu aber durchaus lange.
da es infrastrukturseitig (nativer support neuer standards wie z.b. usb 3.1) auch nicht besser mit der einfürhung am markt aussieht, ist die gekaufte hardware doch erstaunlich lange frisch und schnell. finde ich gut!

Was vergleichst du hier Desktop mit Mobile?

[Ravenhearth]

Bittewas?

[dildo4u]

Screens vom Sockel LGA 3647 mit Six? Channel Ram

http://wccftech.com/intel-skylake-e-lga-3647-hexa-channel-memory/

http://www.tweaktown.com/news/52336/intels-next-gen-skylake-processor-arrive-lga-3647-socket/index.html?utm_source=dlvr.it&utm_medium=twitter&utm_campaign=tweaktown

[y33H@]

:biggrin:

http://scr3.golem.de/screenshots/1503/XeonPhi-KnightsLanding/thumb620/Knights-Landing-02.JPG

[iuno]

Ja, dachte mir schon dass mir das doch bekannt vorkommt, aber war zu faul zu schauen ob es stimmt :P ;D

Aber wie ist das jetzt? Ist es eine dumme Falschinfo, dass Skylake-E so einen fetten Sockel bekommen oder kommen beide auf denselben? :eek:

[Skysnake]

Die werden wohl beide den gleichen Sockel bekommen. Mit XeonPhi hat man ja den Sockel quasi jetzt eingeführt. Da macht es durchaus Sinn, den auch für Skylake-E zu verwenden, da man so den Nutzern sehr viel flexibilität geben kann.

Die OEMs wirds auch freuen, weil man nur ein Board entwickeln muss.

[Nightspider]

Werden nicht eh ein Teil der RAM-Slots für Xpoint benötigt?

Zb. 4Ram Riegel (QuadChannel) + 2 Xpoint Riegel?

[Loeschzwerg]

http://www.computerbase.de/2016-06/noctua-mounting-kit-sockel-am4-kuehler-lga-3.467/

Intels neuer Sockel P, der mit Knights Landing sein Debüt feiert und später auch bei den Skylake-EP-Prozessoren und der Purley-Plattform genutzt werden wird, ist ein Riese. Insgesamt 3.647 Kontaktflächen wird dieser bieten, noch einmal über 75 Prozent mehr als die erst kürzlich vorgestellten Broadwell-E im Sockel LGA 2011-3. Dies gilt auch für die kommenden AMD Opteron auf Zen-Basis, deren neuer Sockel SP3 ebenfalls ein riesiges Kaliber besitzen soll.

Hier noch mal zur Bestätigung bezüglich Sockel P.

[y33H@]

Hmmm ...
Skylake-E will use new LGA 3647 socket and use 6-channel DDR4 memoryFortunately, the speculations are usually wrong ...

[Nightspider]

Für Xpoint müsste sich auf jeden Fall etwas ändern. Dafür werden sicherlich auch etliche Pins benötigt und die Mainboards werden auch etwas anders ausfallen müssen.

Wollen wir eigentlich für Kaby Lake einen extra Thread aufmachen?

Gabs schon Neuigkeiten zu Kaby Lake? Gerade in Bezug auf eDRAM?
Vor etlichen Monaten schwirrten ja mal 2*128MB eDRAM für die mobile Top-Variante herum.
Ich kann nur hoffen das die Desktop-Topmodelle auch etwas eDRAM bekommen werden.

[tdon]

https://benchlife.info/intel-study-skylake-x-kaby-lake-x-and-basin-falls-for-skylake-w-06022016/


Da steht was von Socket-R für SKL-X.

Wobei im Slide SKL-W steht, sieht aber nach Consumer aus.

[Loeschzwerg]

Ja, es wird sicher wieder zwei Sockel geben. E/EP Plattform (Single und Dual Sockel) und EX (Multi Sockel), wenn wir beim aktuellen Namensschema bleiben.

Sockel P für Workstations wäre sicherlich ein ziemlicher Kostentreiber.

[y33H@]

So Artikel finde ich ja befremdlich: http://seekingalpha.com/article/3981215-intel-skip-kaby-lake-go-straight-cannonlake?auth_param=ed0hk:1bll9kq:02034b26583f269e05fc0479ef45d5a2

[Nightspider]

Hat denn kein Journalist mal auf der Messe gefragt ob vllt eDRAM Versionen von Kaby Lake im Sockel kommen? :S

Meine letzte Hoffnung ist das vielleicht mal ein Mainboard-Hersteller sich erbarmt und den Skylake Xeon E3-1585 v5 mit eDRAM auf einem Gaming-OC Board herausbringt für Gamer. :D

Wäre mir dann auch scheiß egal ob das Ding verlötet ist oder nicht solange ich noch overclocken kann. 3,9Ghz hat das Ding als Turbo.

[tdon]

So Artikel finde ich ja befremdlich: http://seekingalpha.com/article/3981215-intel-skip-kaby-lake-go-straight-cannonlake?auth_param=ed0hk:1bll9kq:02034b26583f269e05fc0479ef45d5a2


Das sieht mir nach einem ahnungslosen Spinner aus. Als wenn Cannonlake dann schneller kommen würde, wo doch die Fertigstellung der verkleinerten Fertigung der limitierende Faktor sein dürfte.

Die Benchmarks im GPU Limit sind auch einfach nur Lol, da wäre Cannonlake kein bisschen schneller. Den größten Vorteil über Skylake, nämlich vollen HEVC/VP9 support, erwähnt der Spinner mit keinem Wort.

[tdon]

SKUs der mobilen Ableger von Kabylake: https://benchlife.info/intel-7th-gen-y-series-will-change-to-core-i7-aka-core-m7-0702016/


Beim Turbo hat Intel mehr getan, das sind je nach Modell 300-500 Mhz mehr als bei Skylake.

[AnarchX]

Interessant, Skylake X(10C/4MC) und Kabylake X (4C/2MC) auf einer gemeinsamen Plattform: https://benchlife.info/skylake-x-and-kaby-lake-x-confirm-with-lga-2066-and-2017-q3-07172016/

[Dant3]

Verstehe ich das richtig ... ich kann also anfang 2017 ein 2066er Board mit einem 4 Kern Kaby Prozessor kaufen und auf dieses dann bei Bedarf im Herbst, einen Skylake - X Prozessor mit 6 / 8 Kernen verbauen?

[Nightspider]

Klingt für mich so als ob die 2066er Boards aber erst (deutlich) später kommen als die Mainstream Boards. Von daher bringt es dir ja nichts von Kaby Lake X auf Skylake X zu wechseln bzw. überhaupt erst ein Kaby Lake QuadCore zu kaufen.

Die starke Cache Reduzierung spricht meiner Meinung nach für eine deutliche Preissenkung der 8 und 10 Kern CPUs.

Die Sockel-Veränderungen sind sicherlich Xpoint bedingt. Bin mal gespannt was da so abgehen wird nächstes Jahr.

2017 wird auf jeden Fall das spannendste CPU Jahr seit sehr langer Zeit.

[Dant3]

Ich dachte Kaby - X wäre quasi der "mainstream" Prozessor, aka i7 mit HT, so wie der i7 6700k im Moment. Das wäre dann aber wohl Kaby - S, welcher ja auf dem alten Sockel untergebracht wird.

So verfällt der spätere Upgrade Gedanke auf ein 6 / 8 Kerne Prozessor durch simples wechseln der CPU natürlich. Schade.

[Nightspider]

Und Kaby Lake X gibt es nur für 2066 und ist daher nicht Mainstream. Kann aber gut sein das die 2066er Boards sich preislich nicht mehr so hoch einfinden wie bisherige Highend Boards.

[iuno]

Ich dachte Kaby - X wäre quasi der "mainstream" Prozessor, aka i7 mit HT, so wie der i7 6700k im Moment. Das wäre dann aber wohl Kaby - S, welcher ja auf dem alten Sockel untergebracht wird.
Wie kommst du darauf?
Das Schema ist doch schon laengerem so:

Y, U, H, S, X

Nach steigender TDP angeordnet, Y, U, H sind BGA, fuer mobile, S LGA (die gesockelten) fuer Desktop bis hoch zum i7-k mit offenem Multi und X dann das darueber.

Hinter einem KBL-X mit 4C wuerde ich eher einen stark Beschnittenen Chip mit hohem Takt erwarten, gab es ja bei BDW-X/Broadwell-E auch, iirc :confused:
Edit: OK, habe das Chinesische nur ueberflogen. Mit so wenigen PCI Lanes und Cache kommt das offenbar nicht mehr hin...

[Nightspider]

Bei CB gabs ja auch schon eine News dazu:

https://www.computerbase.de/2016-07/intel-kaby-lake-x-skylake-x-4-10-kerne-lga-2066/

[Ex3cut3r]

Ich versteht gar nix mehr!? Welcher wird jetzt der I7-6700k Nachfolger und was ersetzt die Haswell E reihe? Skylake X oder was? :confused:

[dildo4u]

Das 112 Watt Modell wir der 6700k Nachfolger im Prinzip ein Devil's Canyon.(Mehr Takt sonst nix)
Skylake X ist der Broadwell E Nachfolger,Haswell E ist nicht mehr das aktuelle High-Modell.

[Ex3cut3r]

Aha wieso heißt der dann nicht einfach Skylake E ? ^^

Achja Broadwell gabs ja auch noch, stimmt.

[dildo4u]

Skylake X hat ein neuen Sockel,daher wird er nicht mehr E genannt.
E war Sockel 2011,von Sandy Bridge E bis Broadwell E.

[Ex3cut3r]

Na und, hätte man trotz neuem Sockel übernehmen sollen. Von E auf X ist aber ein großer Sprung F wäre wohl logischer gewesen, was für eine Kunden Verwirrung.

Was aber das schlimmste ist, das der Mainstream jetzt auch einen Buchstaben hinten dran hat, nämlich Kaby Lake X....was ein schmarn...wie soll dann der Highend Kaby Lake nächstes Jahr heißen? Wieder Kaby Lake E?

[Emperator]

Es wird kein High End Kaby Lake geben, denn es gab ja auch kein High End Devils Canyon. Kaby Lake ist ja eigentlich nur ein Skylake-Refresh mit verbesserter GPU.

Und der kleiner Cache scheint wohl aus den Erfahrungen mit Xeon D zu resultieren, der auch nur 1,5 MB pro Kern hat und trotzdem Leistungsmäßig bei gleichen Takt mit den Xeon-EP Varianten die 2,5 MB pro Kern haben mithält.

[Skysnake]

Das X wird halt 1-Sockel + OC Fähigkeit bedeuten.

Sprich keine Dual-Sockelvarianten von den CPUs und eben viel weniger L3/LL Cache als bei den EP/EX CPUs.

Man bekommt wohl eben einfach gar keinen Ableger der Server CPUs mehr, was auch so durchaus zu erwarten war meiner Meinung nach.

[Nightspider]

Coffee Lake mit 6 Kernen für das Mainstream Segment ab 2018 - weiterhin in 14nm

https://pics.computerbase.de/7/3/4/8/1/1-1080.2294305965.jpg

https://www.computerbase.de/2016-07/intel-coffee-lake-cannon-lake-14-10-nm-cpu-6-kerne/

Das wird dann also die 4. Generation in 14nm und Cannon Lake scheint es gar nicht im Desktop zu geben.

Hier bietet sich also für 1-2 Jahre die Chance für AMD mit ihren 8 Zen Kernen zu punkten.

[iuno]

Interessant finde ich vor allem, dass der 6-Kerner die GT3e(!) bekommen soll. Da es keinen Shrink gibt wird der Chip also verglichen mit SKL/KBL groesser und bekommt zudem noch den eDRAM verpasst. Das wird sicher nicht billig.

8-Kerner und mehr hat Intel auf 2011/2066. Wie teuer und wie schnell AMDs 8-Kerner werden, weiss noch keiner, Intel hat da aber eigentlich viel Spielraum. Interessanter wird dann imho das Duell zw. den GT3e Chips gegen Zen APUs und ob AMD endlich eine APU mit HBM bringt. Wenn man das Zen Modul mit 4 Kernen anschaut ist fuer mich zumindest eine APU mit 6 Kernen fuers erste unwahrscheinlich.

[dildo4u]

Interessant finde ich vor allem, dass der 6-Kerner die GT3e(!) bekommen soll.

Vieleicht gilt das nur für die Notebook Version.

[Nightspider]

Gab doch jetzt schon bei Skylake eine große Version mit eDRAM aber eben auch nur als BGA Variante für Intels NUC / Skull Mini PCs.
Selbiges wird wohl auch bei Kaby Lake der Falls ein und dementsprechend bestimmt auch bei Coffee Lake.

[Loeschzwerg]

Die Roadmap zeigt doch nur BGA Prozessoren und die stehen auf einem anderen Papier als das LGA Lineup.

[HOT]

Man scheint sich bei 10nm auf sehr kleine Dies beschränken zu wollen, also 2 Kerne mit GT2-Grafik.
Die Roadmap zeigt doch nur BGA Prozessoren und die stehen auf einem anderen Papier als das LGA Lineup.
Wenn die Cannonlake >U/Y auf der Folie schon nicht auftauchen, wieso sollten sich plötzlich im Desktop auftauchen, wo noch höhere Taktraten normal sind? Das macht keinen Sinn. Cannonlake scheint wieder nur ein kleiner Zwischenschritt zu sein. Man wird 10nm vielleicht gar nicht flächendeckend einsetzen sondern direkt auf 7nm herunterspringen nach CoffeeLake.

[Loeschzwerg]

Man scheint sich bei 10nm auf sehr kleine Dies beschränken zu wollen, also 2 Kerne mit GT2-Grafik. Ich vermute, dass 10nm einfach nicht leistungsfähiger ist bei hohen Taktraten.

Würde ich da nicht unbedingt herauslesen. Vermutlich will man eher die verfügbare Kapazität in das nötige Segment schieben.

Wenn die Cannonlake >U/Y auf der Folie schon nicht auftauchen, wieso sollten sich plötzlich im Desktop auftauchen, wo noch höhere Taktraten normal sind? Das macht keinen Sinn. Cannonlake scheint wieder nur ein kleiner Zwischenschritt zu sein. Man wird 10nm vielleicht gar nicht flächendeckend einsetzen sondern direkt auf 7nm herunterspringen nach CoffeeLake.

Darum ging es mir nicht. Meine Aussage zielte auf "Hier bietet sich also für 1-2 Jahre die Chance für AMD mit ihren 8 Zen Kernen zu punkten. " ab.

[HOT]

die Kapazität ist die Folge, nicht die Ursache, das passt nicht. Die Ursache wäre, dass 10nm für den Leistungsgewinn einfach zu teuer ist und man deshalb nur wenig Kapazität zur Verfügung stellen will. Zudem scheint die Die-Größe Intel einfach zu riskant zu sein, erinnert ein wenig an Broadwell Y/U.
Im Desktop wird der einfach mit 4-6 Kernen und GT3 (ohne e) kommen. Dann ist bestimmt 4 Kerne ohne SMT der i3, 4 mit SMT der i5 und der 6-Kerner i7. Die 2-Kerner bleiben dann Celerons und Pentiums. 6 Kerne + SMT werden wir dann wohl nur als X-Version auf dem Sockel 2066 sehen.

Also:
Celeron = 2 Kerne ohne SMT
Pentium = 2 Kerne mit SMT
I3 = 4 Kerne ohne SMT
I5 = 4 Kerne mit SMT
I7 = 6 Kerne ohne SMT
I7 X = 6 Kerne mit SMT @ 2066

Hat AMDs Zen ja schon was gebracht.

Edit:
Darum ging es mir nicht. Meine Aussage zielte auf "Hier bietet sich also für 1-2 Jahre die Chance für AMD mit ihren 8 Zen Kernen zu punkten. " ab.
Ach so, jo das ist denke ich eh davon unabhängig ob Intel 14 oder 10nm ansetzt, da 10nm kaum so große Leistungssprünge bringen wird, dass man AMD damit abhängen könnte.

[iuno]

Vieleicht gilt das nur für die Notebook Version.
Gab doch jetzt schon bei Skylake eine große Version mit eDRAM aber eben auch nur als BGA Variante für Intels NUC / Skull Mini PCs.
Selbiges wird wohl auch bei Kaby Lake der Falls ein und dementsprechend bestimmt auch bei Coffee Lake.

Klar, die hatten aber bisher keine 6 Kerne :P
Die S-Serie ist ja gar nicht aufgelistet, ich wuerde daher mal nicht ausschliessen, dass dieser 6 Kerner nicht fuer den Desktop kommt. Klares Alleinstellungsmerkmal und andere Zielgruppe als die 6 Kerner auf dem grossen Sockel

[dildo4u]

Also ist es jetzt ziehmlich Sicher das Intel mit 4 Core's+ SMT gegen AMD 8 Zen Core antritt?Schätze mal über den Takt wenn die 3Ghz für Zen stimmen.

[Nightspider]

Also ist es jetzt ziehmlich Sicher das Intel mit 4 Core's+ SMT gegen AMD 8 Zen Core antritt?Schätze mal über den Takt wenn die 3Ghz für Zen stimmen.

Hängt ja einzig und allein vom Preis von Zen ab.

Wenn die 8C Zens teuer werden kann auch Intels teure Plattform konkurrieren. Vor allem die günstige 6 Kern Variante.

[iuno]

Also ist es jetzt ziehmlich Sicher das Intel mit 4 Core's+ SMT gegen AMD 8 Zen Core antritt?Schätze mal über den Takt wenn die 3Ghz für Zen stimmen.
Sehe ueberhaupt keinen Zusammenhang. Bei Zen sind weder Taktraten noch Preise noch Leistung bekannt.
Die angeblichen Taktraten der ersten Engineering Samples sagen doch ueberhaupt nichts aus

[MilesEdgeworth]

Es gibt erste angebliche Benchmarks zu einem Kaby Lake U bei Notebookcheck (http://www.notebookcheck.com/Intel-Erste-Kaby-Lake-Benchmarks-durchgesickert.171686.0.html).

Kurzfassung:
Im Cinebench Single sind es >= +10% gegenüber dem i7 6500U. Multithreaded fällt der 7500U etwas zurück. Bei OpenGL werden knapp 20% zugelegt.
Auch im 3D Mark gibt es Leistungszuwächse.

Sollte an den Ergebnissen etwas dran sein wäre ich positiv überrascht, mit einem Plus auf CPU-Seite hätte ich nicht gerechnet.

[y33H@]

Die haben das ja selbst getestet, so verstehe ich das ... angesichts von 14FF+ und den geleakten Specs war das zu erwarten.

[gmb]

Ist das wirklich 14FF+?


http://www.coolaler.com/content.php/6761

i7-7700k soll mit 4.2-4.5 Ghz takten. Das ist ein ziemlicher hoher Takt.

[Mortalvision]

Optimierter Fertigungsprozess = höherer Takt. Imho ein realistischer Wert, ca. 5-7% mehr an Takt ist doch OK ;)

[Nightspider]

Kommt Skylake-E dann auch im 14nm+ Prozess oder noch im "alten" 14nm Prozess?

Wenn ja wäre es leichter zwischen zwischen 7700K und Skylake-E HexaCore/OctaCore zu entscheiden.

Für alle Games würde ich 7700K favorisieren. Nur für Star Citizen bräuchte ich kommendes Jahr 6 oder 8 Kerne. :uponder:

[YfOrU]

Kaby Lake-U: Neben 2C+GT3e kommt erstmals 4C+GT2 mit 15W TDP:
http://www.notebookcheck.com/Intel-Kaby-Lake-Quad-Core-ULV-Prozessoren-in-2017.172185.0.html

Intel drückt mit Kaby Lake deutlich mehr aufs Gas als erwartet/befürchtet.

[HOT]

Auch Skylake E wird sicherlich 14FF+ einsetzen und damit einige 100MHz mehr auf die Waage bringen, also 6 Kerne in Richtung 4GHz bringen. Bislang haben die E-Prozessoren eigentlich immer das Neueste außer dem Kern als Solchem mitbekommen.

[deekey777]

Kaby Lake-U: Neben 2C+GT3e kommt erstmals 4C+GT2 mit 15W TDP:
http://www.notebookcheck.com/Intel-Kaby-Lake-Quad-Core-ULV-Prozessoren-in-2017.172185.0.html

Intel drückt mit Kaby Lake deutlich mehr aufs Gas als erwartet/befürchtet.
Das ist wirklich eine coole Sache. Klar, 15W sind nicht ideal, aber vier echte Kerne und eine externe Grafikkarte können aus einem 2in1-Gerät eine echte Gaming-Maschine machen (und eigentlich auch aus Ultrabooks, also aus solchen Geräten, die so einen U-Vierkerner und TB3 haben).

[gmb]

Mir hätte eine TDP von 25 Watt besser gefallen. Damit wäre der Taktspielraum viel größer.

[YfOrU]

4C+GT2 in der 28W Klasse zusammen mit den flotteren 2C+GT3e SKUs wäre schon auch was gewesen. Wobei die ziemlich in der Nische sitzen denn deutlich mehr als 15W CPU TDP schaffen die wenigsten Ultrabook Designs. Das 4C in dem Bereich (15W) kommen wird war abzusehen, erwartet habe ich das aber (Intel) eigentlich erst mit Cannonlake. Genaugenommen schließt Intel damit frühzeitig eine Lücke im Portfolio denn AMD dürfte mit Raven Ridge nächstes Jahr ähnliches vorhaben.

[Undertaker]

Kaby Lake-U: Neben 2C+GT3e kommt erstmals 4C+GT2 mit 15W TDP:
http://www.notebookcheck.com/Intel-Kaby-Lake-Quad-Core-ULV-Prozessoren-in-2017.172185.0.html

Intel drückt mit Kaby Lake deutlich mehr aufs Gas als erwartet/befürchtet.

Das wurde wirklich höchste Zeit. Mit 2-Kern-Turbotaktraten deutlich über 3 GHz waren die schnellsten Modelle zuletzt schon völlig "überzüchtet" und viel zu weit von einem sinnvollen Sweet-Spot entfernt. Gut zu erkennen daran, wie nahe Core m den 15W Modellen zuletzt kam.

Imo kann man bei Kaby Lake 15W durchaus mit 2,1 - 2,3 GHz als stabilem 4-Kern-Turbo rechnen. Das dürfte dann auf einen Leistungssprung von 40 - 50% bei Multithreading hinauslaufen. :up:

Mir hätte eine TDP von 25 Watt besser gefallen. Damit wäre der Taktspielraum viel größer.

Kann der Notebookhersteller doch auf 25W anheben wenn er möchte.

[YfOrU]

Das der Spielraum für 4C bei 15W TDP grundsätzlich vorhanden ist zeigt auch Broadwell-DE. Da gibt es inzwischen 12C (1,5 Ghz Base) mit 2*10GbE bei 45W. Mit gut 2 Ghz bei Last auf 4C ist mit Blick auf die aktuellen Core M auf jeden Fall zu rechnen. Für Geräte wie das Surface Pro wäre das vor allen im stationären Einsatz ne tolle Sache :)

[Nightspider]

Kommt Kaby Lake X jetzt später als der 7700K (Kaby Lake S) ?

Oder kommt der unlocked 7700K sowieso nur für den großen Sockel LGA2066 und für LGA1151 wird es nur die locked Varianten geben? :confused:
Kaby Lake X kommt ja anscheinend auch ohne IGP, soll aber unlocked sein.

Ich brauch die IGP zwar wirklich fast nie, außer mal kurz als Übergangslösung beim Grafikkartenwechsel aber wenn die Kaby Lake X Variante dann genauso teuer oder teurer wie der 7700K wird, trotz fehlender IGP, wäre das schon schade. Soll Intel doch halt lieber nen fetten L4 Cache anstatt der IGP aufs Die schnallen. ^^

Wobei das sowieso nur eine Rolle spielt wenn Kaby Lake und Kabe Lake X gleichzeitig auf den Markt kommen sollten.
Ich würde mir halt gerne eine 7700K als Kaby Lake X Variante kaufen um später auf einen HexaCore Skylake-E wechseln zu können. (für Star Citizen)

Ist alles etwas unklar derzeit ob es ja nur noch 3-4 Monate bis zum Release sind.

[YfOrU]

Da Kaby Lake-X (4C/8T) auf LGA 2066 sitzen wird ist die integrierte GPU nicht nutzbar (deaktiviert da kein Video Out) und eine Verfügbarkeit ist erst mit der Einführung der Plattform gegeben. Diese kommt mit Skylake-X als Nachfolger von Broadwell-E/LGA 2011-3 (Q3/Q4 2017, Basin Falls).

Mit Kaby Lake-S hat das praktisch nichts zu tun. Dieser löst schlichtweg Skylake-S auf LGA 1151 ab (Q1/2017). Also alles wie gehabt inkl. SKUs mit offenen Multi.

[Nightspider]

Warum bringt Intel dann aber überhaupt Kaby Lake X heraus wenn gleichzeitig Skylake-X schon auf dem Markt ist?

Welche Daseinsberechtigung hat dann Kaby Lake X, wenn dieser nicht mal die Vorteile der 2066er Plattform (QuadChannel, mehr Lanes,...) ausnutzen kann?

->
http://www.3dcenter.org/dateien/abbildungen/Intel-Kaby-Lake-X-Skylake-X-Spezifikationen.preview.jpg

Ich ging bisher immer davon aus das Kaby Lake X (deutlich) vor Skylake X auf den Markt kommt. Dann hätte Kaby Lake X ja wengistens eine (kurze) Daseinsberechtigung.

[YfOrU]

Intel wird damit die Lücke (Kosten/Leistung) zwischen den beiden Plattformen verringern und gegenüber Kaby Lake-S sollte die X Variante auf LGA 2066 etwas mehr Spielraum bieten (OC). Auch von höheren Frequenzen (@Stock) ist aufgrund der höheren TDP auszugehen. Bezüglich ST Performance wird es sicher das flotteste was Intel zu bieten hat und dafür gibt es genaugenommen auch einen Markt.

LGA 2066:

http://www.pcgameshardware.de/screenshots/662x/2016/07/basin-falls-pcgh.jpg

[Nightspider]

Der 7700K kommt ja schon mit 4,5Ghz Boost. Ob da noch viel Spielraum für einen Kaby Lake X ist?

Vielleicht selektiert Intel ja die besonders OC-freudigen Dies für Kaby Lake X und/oder verlötet diese zusätzlich.
Von eDRAM wage ich ja gar nicht mehr zu träumen. ^^"

[Nightspider]

Es ist noch ein SiSoft Benchmark aufgetaucht:

http://i.imgur.com/DtppCJy.png
Looks like 8% faster than 6700K, after accounting for clock speed increase it looks like just another 3% tweak.

I think what will be actually interesting is if Kaby Lake will have better overclocking ability.

https://forums.anandtech.com/threads/7700k-leaked-benches-sisoft.2484921/

[iuno]

Intel Kaby Lake enthüllt : Sechs Modelle mit deutlich mehr Takt für Notebooks & Co
https://www.computerbase.de/2016-08/kaby-lake-prozessor-intel/

Desktop Modelle, Xeons und jene mit Iris zur CES 2017

wie erwartet(?!): h.265 (10 Bit) geht jetzt auch in UHD (de- und encoding), VP9 ist auch dabei

[Nightspider]

3,6Ghz Boost für einen Core M mit 4,5W TDP sind schon sehr nett.

An den CPU-Kernen scheint sich wirklich nichts geändert zu haben. Wir werden dort also ausschließlich vom besseren Fertigungsprozess und damit von höheren Taktraten profitieren.

Wir müssen also die Daumen drücken das alle 7700K CPUs die 5Ghz schaffen und einige noch weiter gehen.

Mit der 10nm Generation dürften wir Ende nächsten Jahres dann die 4Ghz bei einem i7 in Tablets erleben.

[Hübie]

Genau genommen müssen wir die Daumen drücken, dass Zen Intel so richtig in die Suppe spuckt und solche albernen Gebahren ein Ende haben. 350€ für einen Mickymaus-Die seit gefühlt 7 Jahren ist doch nun wirklich keine bequeme Situation und nun lötet man einfach dass was vorher 115x war mit auf die großen Packages drauf und nutzt nur 50% der möglichen Resourcen, während der Käufer (wahrscheinlich) nicht mehr die Möglichkeit erhält Billig-Boards zu kaufen. Irgendwie gefällt mir das alles überhaupt nicht.

Bei AMD stört mich Dual-Channel, aber da warten wir ab wie der performt.

[Nightspider]

Kaby Lake (X) hat doch auch nur Dual-Core.

Allerdings warte ich seit ~10 Monaten darauf das mal einer testet ob Quad-Channel überhaupt etwas bringt in Games und wenn ja, wieviel. Und das am besten noch mit Modulen bis DDR4-4000.

[Loeschzwerg]

Intel Kaby Lake enthüllt : Sechs Modelle mit deutlich mehr Takt für Notebooks & Co
https://www.computerbase.de/2016-08/kaby-lake-prozessor-intel/

Desktop Modelle, Xeons und jene mit Iris Pro zur CES 2017

wie erwartet(?!): h.265 (10 Bit) geht jetzt auch in UHD (de- und encoding), VP9 ist auch dabei

Ich denke mit "Iris" wird nur GT3e gemeint sein, also die kleine Variante mit 48 EUs + eDRAM. Schade dass sich an den EUs generell nichts geändert hat und alles immer noch auf Gen9 basiert.

Abgesehen von besserer Effizienz durch 14nm+ scheint Kaby Lake recht langweilig zu werden.

[gmb]

http://www.notebookcheck.com/Kaby-Lake-Core-i7-7500U-im-Test-Skylake-auf-Steroiden.172422.0.html


Dort gibt es ein Test mit i7-7500U.

[iuno]

OK, da steht auch nirgends pro :redface:

Gibt es gar keine Iris Pro mehr oder erst noch spaeter?

[Loeschzwerg]

Vielleicht später (~Q4 2017) oder man lässt die entsprechenden Skylake Modelle bis zum Kaby Lake Nachfolger weiterlaufen. Denke der Bedarf scheint bei dem Preis der Iris Pro APUs nicht sonderlich hoch zu sein. Kommt vielleicht wieder wenn AMD nachzieht.

http://www.notebookcheck.com/Kaby-Lake-Core-i7-7500U-im-Test-Skylake-auf-Steroiden.172422.0.html


Dort gibt es ein Test mit i7-7500U.

Öha, durch den optimierten Prozess und den geschickten Boost Einsatz haut die HD Graphics 620 ganz schön an Leistung raus :) Da wäre ein "7770HQ" eigentlich ganz interessant.

[Locuza]

Auch, wenn mit der eingebauten Chipgrafikeinheit von Kaby Lake das Spielen von aktuellen Titeln wie Overwatch möglich sein soll, kam es bei ersten Demos zu wilden Tearing-Effekten. Darauf angesprochen gab Intel zu, dass der Prozessor noch kein Adaptive-Sync unterstützt (von AMD unter dem Namen Freesync vermarktet) - Intel bestätigte vor einem Jahr, dass man die Unterstützung in Zukunft einführen wolle.
http://www.pcgameshardware.de/Kaby-Lake-U-Codename-264865/Specials/Release-Mobile-1206129/

Meh, meeehhh.

[Unicous]

Dort gibt es ein Test mit i7-7500U.

Hoffentlich gibt es später noch 1 2. .

@Locuza

War aber schon vorher klar. Sie hätte aber mal etwas konkreter sagen können ob sie daran weiterarbeiten. Ein wenig mehr commitment seitens Intel wäre schön.

[Loeschzwerg]

Verzögert sich die Sync-Schlacht halt bis nach 2017 ;(

[Nightspider]

Waren nicht mal sogar Kaby Lake Iris Pro Derivate mit 256MB eDRAM geplant?

Abgesehen von besserer Effizienz durch 14nm+ scheint Kaby Lake recht langweilig zu werden.

Könnte immerhin für etwas mehr Spannung in der OC-Szene sorgen. So ein 7700K unter Wasser mit 5,2Ghz wäre schon was Feines.


Verzögert sich die Sync-Schlacht halt bis nach 2017 ;(

Das ist in der Tat sehr schade.

[robbitop]

Coffee Lake:

http://wccftech.com/intel-14nm-coffee-lake-10nm-cannonlake-2018/

6C/12T @Mainstreamsockel +GT3e (also eDRAM!)

Klingt IMO interessanter als so ziemlich alle anderen Intel CPUs. Allerdings befürchte ich, dass so wie bei Kaby Lake nur Skylake mArch verbaut ist.

[Nightspider]

Verstehe ich nicht. Was soll auf einmal eine GT3e im Desktop LGA?

Am Ende gilt der eDRAM doch wieder nur für die BGA Variante.

[robbitop]

eDRAM bringt richtig IPC? ;)

[Nightspider]

Du meinst also wegen Zen?
Sonst hätte Intel das ja schon bei Skylake und Kaby Lake machen können.

Vielleicht auch um nicht zu schlecht im Vergleich zu den 10nm mobile chips dazustehen.

Ob es diese 6Core+eDRAM Variante dann wieder in der "X" Plattform (LGA2066) geben wird ist die nächste Frage. Tendenziell aber nicht.
Nur wäre dann die Coffee Lake 6 Core+eDRAM Variante schneller als ihr Sockel 2066 Pendant, die kein eDRAM besitzt. Im schlimmsten Fall 10-20% langsamer bei deutlich höherem Preis.

Da passt einiges noch nicht. Gerade bei der LGA 2066 Plattform stehen noch zu viele Fragezeichen.

[robbitop]

Wegen Zen, wegen verlängerten Prozesslebenszeiten... da kann man nur spekulieren. Schön jedenfalls, dass Intel auf einmal 6C in den Mainstream (-sockel) bringen will und dass eDRAM richtig was bringt.

Das wäre endlich mal wieder ein Grund, die CPU aufzurüsten.

[S940]

Wegen Zen, wegen verlängerten Prozesslebenszeiten... da kann man nur spekulieren. Schön jedenfalls, dass Intel auf einmal 6C in den Mainstream (-sockel) bringen will und dass eDRAM richtig was bringt.

Das wäre endlich mal wieder ein Grund, die CPU aufzurüsten.

Ja das klingt endlich mal wieder interessant. Aber ehrlich .. Intel wird da sicherlich wieder nen neuen Sockel kreiren und 2018 ist 14nm auch schon fast ein altbackener Prozess.

Wenns dann echt nur Skylake-Kerne werden, gehts schon fast in die Richtung mid-range / low-end.

[Nightspider]

In jedem Fall müsste Coffee Lake oder Cannonlake eine komplett neue CPU-Architektur mitbringen.

Würde Cannonlake eine neue Architektur und einen neuen Fertigungsprozess bekommen würde man zwei Schritte vor der Desktop-Plattform liegen.
Oder Coffee Lake ist schon die neue Architektur und Cannonlake ist ein geshrinkter Coffee Lake.

Ja das klingt endlich mal wieder interessant. Aber ehrlich .. Intel wird da sicherlich wieder nen neuen Sockel kreiren und 2018 ist 14nm auch schon fast ein altbackener Prozess.

Da Kaby Lake ja erst einen komplett neuen Chipsatz bekommt wäre es bescheuert wenn Coffee Lake schon wieder einen Neuen bekommen würde. Deswegen gehe ich davon aus das Coffee Lake auch im Sockel 1155 laufen wird. Dann wahrscheinlich aber auch nur auf dem 2017er Chipsatz.

[robbitop]

Ach naja. Neue CPU Archs kommen eh nur noch alle 3 Jahre. Siehe neues Tick-Tock Modell. Und zuletzt brachte Skylake im Mittel aller Benchmarks gerade mal ~6% mehr IPC als Haswell.
eDRAM bringt wesentlich mehr.

Neue Fertigungsprozesse sind im Desktop-CPU Bereich in Punkto Taktrate seit Langem keine Verbesserung mehr. Seit 32 nm / Sandy ist hier nicht viel passiert.

Insofern wären 6C im Mainstreamsockel kombiniert mit eDRAM schon nett. Klar besser wäre 10 nm und Icelake mArch.

Cannonlake ist IMO kein neue mArch. Das ist nur ein Refresh. So wie Ivy und Broadwell. IMO kaum nennenswert in IPC Hinsicht.

[Nightspider]

Das neue Tick-Tock Modell sagt doch nur explizit etwas über die verschobenen Fertigungsprozesse aus.
Skylake, Kaby Lake und Coffee Lake sind Tocks. Coffee Lake kann imo auch genauso gut schon eine überarbeitete CPU-Architektur enthalten. Alles andere wäre auch verwunderlich nachdem Kaby Lake die Skylake-Kerne enthält.
Wenigstens kleine Änderungen sind im CPU Teil deswegen auch für Coffee Lake zu erwarten, denke ich mir. Selbst wenn es nur wieder ~5% sind.

Falls Coffee-Lake wirklich mit eDRAM im LGA 1155 kommt wäre es nicht schlecht wenn das 2018 dann wenigstens Dual-Channel ist (2*128MB eDRAM) oder noch besser gleich HBM.

[Gipsel]

Coffee Lake:

http://wccftech.com/intel-14nm-coffee-lake-10nm-cannonlake-2018/

6C/12T @Mainstreamsockel +GT3e (also eDRAM!)

Klingt IMO interessanter als so ziemlich alle anderen Intel CPUs.
Ähm, GT3e steht da bei den "U" und "H" Prozessorlinien dran (die dort erwähnten sind allesamt für Notebooks), ganz genau wie bei Skylake und Kabylake. Das mit dem Desktopsockel + GT3e steht nirgendwo.

[robbitop]

Wenigstens kleine Änderungen sind im CPU Teil deswegen auch für Coffee Lake zu erwarten, denke ich mir. Selbst wenn es nur wieder ~5% sind.



Was heißt "nur 5%"? Vor allem in Bezug auf kleine Änderungen. Inzwischen scheinen wir an dem Punkt angekommen zu sein, wo eine neue mArch mit viel Aufwand in diese Gefilde kommt.

@Gipsel

Du hast Recht! Also ggf. doch kein eDRAM für K-Modelle im Mainstreamsockel.

[S940]

Das neue Tick-Tock Modell sagt doch nur explizit etwas über die verschobenen Fertigungsprozesse aus.
Skylake, Kaby Lake und Coffee Lake sind Tocks. Coffee Lake kann imo auch genauso gut schon eine überarbeitete CPU-Architektur enthalten.
Naja, "überarbeitet" waren in letzter Zeit einfach ein paar größere Puffer, aber das gabs nur bei Ticks, da durch den kleineren Herstellungsprozess sowas locker drin war. Ob man das nun bei den 3x Tocks also auch sehen wird, ist die große Frage.

Ansonsten heißts bei Heise:
Apropos: Nach Kaby Lake kommen Coffee Lake in 14nm++ und Cannon Lake als 10-nm-Shrink. Eine neue Architektur steht erst danach wieder auf Intels Roadmap: Ice Lake.
http://www.heise.de/newsticker/meldung/Kaby-Lake-Intel-bringt-siebte-Generation-der-Core-i-Prozessoren-3308002.html

[Virtual]

Was heißt "nur 5%"? Vor allem in Bezug auf kleine Änderungen. Inzwischen scheinen wir an dem Punkt angekommen zu sein, wo eine neue mArch mit viel Aufwand in diese Gefilde kommt.

@Gipsel

Du hast Recht! Also ggf. doch kein eDRAM für K-Modelle im Mainstreamsockel.

Naja, es ginge schon mehr, wenn Intel nur das ganze Pulver mit einer Generation verschießen würde. Machen sie aber nicht aus ganz nachvollziehbaren Gründen. Die Kuh "Anwender" muss mit kleinen Schritten gemolken werden, um weiterhin die hohen Investitionen in neue Fabs finanzieren zu können. Aber grundsätzlich hast Du recht. Die großen Schritte in der IPC oder dem Takt sind auf absehbare Zeit vorbei.

[robbitop]

Irgendwann bekommt man halt nicht mehr ILP aus einem Thread, weil er nicht mehr hergibt. Demganzen nähert man sich IMO asymptotisch. Mit exponentiell steigendem Aufwand. Und dummerweise sind die Lebenszyklen für Fertungsprozesse so lang wie nie zuvor. Dementsprechend stagniert auch der mArch Fortschritt. Jedes % mehr Leistung kostet auch Leistungsaufnahme.

[HOT]

Cannonlake ist mehr oder weniger ein Skylake-Shrink und CoffeeLake wird KabyLake-Technik mit einer anderen Organisation verbinden, wenn da jetzt noch eDRAM dazu kommt ist das ziemlich schlau. Das dürfte schon für einen massiven Boost sorgen. Icelake bringt dann bestimmt on-Die eDRAM mit, genau wie Zen+ mMn eDRAM (in 14HP) integrieren wird.

[nordic_pegasus]

soweit ich mich an die Skylake-Artikel aus dem letztem Jahr erinnere, sollte Skylake-S mit 4+4e zeitgleich mit KabyLake erscheinen. Wobei damals geschrieben wurde, dass Skylake-S 4+4e zwingend einen 200er Chipsatz voraussetzen würde (analog zu Broadwell und den H/Z97 Chipsatz). Von daher ist noch kein Verzug vorhanden, solange noch der richtige Unterbau fehlt.

[mksn7]

Bezüglich der theoretischen Grenze, an die sich die IPC wohl asymptotisch annähern soll: Der Codemix von heute ist ja nicht der gleiche wie der von vor zehn Jahren (von uralten Binaries von alten Benchmarks mal abgesehen), gibts da Hoffnungen dass Compiler durch andere Optimierungsprioritäten noch etwas mehr IPC ermöglichen? Die Anzahl der ausgeführten Instruktionen gering zu halten ist mittlerweile weniger wichtig als möglichst wenig Dependencies und schlecht vorhersagbare Sprünge.

Auf der Algorithmenseite sollte da auch eher noch mehr zu holen sein.

[Tesseract]

die allgemeinen compileroptimierungen helfen den alten architekturen aber auch und moderne compiler sind bereits so gut, dass es fast schon eine kunst ist code zu schreiben der schlecht kompiliert. was es braucht ist bessere parallelisierung + mehr cores im mainstream und eventuell ein ganz anderes paradigma als homogene superscaler.

[HPVD]

was meint ihr:
werden die kommenden E/EP/EX Versionen von Skylake wohl bereits
a) von den Prozessverbesserungen von Kabylake (14+) profitieren können (höherer Turbotakt)?
b) ebenfalls speedshift 2.0 mitbringen?

oder bleibt für die alles wie beim "ursprünglichen" Skylake?

[y33H@]

Ist beides anzunehmen.

[mksn7]

die allgemeinen compileroptimierungen helfen den alten architekturen aber auch und moderne compiler sind bereits so gut, dass es fast schon eine kunst ist code zu schreiben der schlecht kompiliert. was es braucht ist bessere parallelisierung + mehr cores im mainstream und eventuell ein ganz anderes paradigma als homogene superscaler.

Ein ganz anderer Ansatz wäre/ist natürlich irgendwann der einzige Weg vorwärts.

Instruction Set Erweiterungen wie SIMD reduizieren ja sogar die IPC, erhöhen aber trotzdem die Leistung.

Mir fällt nur auf, dass es einige Compileroptimierungen gibt, die früher toll waren, heute aber völlig irrelevant sind. Und so gibt es vielleicht heute auch Transformationen, die früher nachteilig waren, aber heute Vorteile bringen.

[Skysnake]

Bezüglich der theoretischen Grenze, an die sich die IPC wohl asymptotisch annähern soll: Der Codemix von heute ist ja nicht der gleiche wie der von vor zehn Jahren (von uralten Binaries von alten Benchmarks mal abgesehen), gibts da Hoffnungen dass Compiler durch andere Optimierungsprioritäten noch etwas mehr IPC ermöglichen? Die Anzahl der ausgeführten Instruktionen gering zu halten ist mittlerweile weniger wichtig als möglichst wenig Dependencies und schlecht vorhersagbare Sprünge.

Auf der Algorithmenseite sollte da auch eher noch mehr zu holen sein.
Also was die Algorithmen anbelangt, dann gibt es da ein riesiges Feld zu beackern. Das kann man sooo nicht beantworten. Das Problem ist nicht, das es keine Algorithmen gibt, die sicherlich eine höhere IPC ermöglichen, aber es gibt eben auch MEHR! als genug, bei denen es nicht geht, und der Anteil an denen die nichts mehr hergeben steigt eben. Ist dann immer nur die Frage, wie stark welche Kategorie benutzt wird. MAn kann die Parallelität da aber nicht ins unendliche treiben. Worauf es sehr sehr oft hinaus läuft, wenn man sich die Algorithmen anschaut, dann ist das "einfach" Weak scaling oder noch schlimmer. Man macht sich also die Arbeit einfacher. Die Time-To-Solution wird damit aber nicht kürzer!!! Ich analysiere z.B. aktuell eine Anwendung, bei der eine Iteration nur rund 30ms lang dauert auf einem 2x12 Cores Haswell node. Das Ding wirst du aber nicht wirklich massiv schneller machen könne, wiel mehr Cores es einfach nicht bringen, da ist der Overhead einfach zu groß. Zudem ist da auch ein ganz schöner teil an seriellem Code drin. Klar, man könnte die CPUs noch viel viel viel breiter machen, aber zu 99,9999% der Zeit würdest du das mit Standardsoftware einfach nicht nutzen können.

die allgemeinen compileroptimierungen helfen den alten architekturen aber auch und moderne compiler sind bereits so gut, dass es fast schon eine kunst ist code zu schreiben der schlecht kompiliert. was es braucht ist bessere parallelisierung + mehr cores im mainstream und eventuell ein ganz anderes paradigma als homogene superscaler.
BITTE BITTE BITTE hört auf auf die Compilerbauer zu hoffen... Die Diskussion hatte ich im Studium schon mit mehr als genug Leuten... Wir haben heute die Compiler die wir haben, weil Massen an intelligenten Leuten die Compiler verbessert haben. Da wird es keine großen Sprünge geben.

Und es ist unglaublich einfach beschissenen Code zu schreiben, mit dem du den Compiler das Genick brichst. Verstreue Funktionen über mehrere Dateien, die du einzeln compilierst und dann dynamisch linkst...

Ansonsten auch ganz nett sind >3 Arrays in Fortran innerhalb einer subroutine. Da wird bei der vierten angenommen, dass Sie nicht allignt ist, egal ob das stimmt oder nicht.

Und so kannste quasi beliebig weiter machen.

Klar die heutigen Compiler sind schon echt richtige Monster, aber zu denken es wäre schwer ihnen ein Bein zu stellen ist SEHR! falsch.

[Tesseract]

Ich analysiere z.B. aktuell eine Anwendung, bei der eine Iteration nur rund 30ms lang dauert auf einem 2x12 Cores Haswell node. Das Ding wirst du aber nicht wirklich massiv schneller machen könne
der durchschnitts-PC (inkl. aller laptops) hat aber nicht 24 cores sondern im schnitt eher so in richtung ~2,3 wenns hoch kommt und es gibt haufenweise software die mit wahscheinlich >80% overhead durch diverse zusammenklick-frameworks nichtmal die durchschnittlichen 2,3 cores auch nur annähernd auslasten kann.

BITTE BITTE BITTE hört auf auf die Compilerbauer zu hoffen...
ich hoffe auf überhaupt nix. dass sich bzgl. compileroptimierungen nichtmehr viel tun wird ist genau das was ich sagen wollte. die low hanging fruits sind da schon lange weg.

Und es ist unglaublich einfach beschissenen Code zu schreiben, mit dem du den Compiler das Genick brichst. Verstreue Funktionen über mehrere Dateien, die du einzeln compilierst und dann dynamisch linkst...
ist ja auch vollkommen klar, dass der compiler etwas nicht optimieren kann zu dem er keinen vollständigen zugriff hat.

Ansonsten auch ganz nett sind >3 Arrays in Fortran innerhalb einer subroutine. Da wird bei der vierten angenommen, dass Sie nicht allignt ist, egal ob das stimmt oder nicht.
ich hab keine ahnung in welchem zustand fortrancompiler sind, solche obskuren probleme fallen mir z.B. für gcc auf die schnelle aber nicht ein. wenn da irgendwas nicht passt hat das meistens einen offensichtlichen grund an dem nicht der compiler sondern die grundkonzepte schuld sind.

[nordic_pegasus]

Du hast Recht! Also ggf. doch kein eDRAM für K-Modelle im Mainstreamsockel.

um diese Diskussion nochmals fortzuführen: vgl. z.B. diesen Artikel von wccftech vom letzten Jahr http://wccftech.com/intel-2016-roadmap-leaked-confirms-kaby-lakes-10-core-broadwelle-apollo-lake-processors/

Demnach war Skylake 4+4e schon damals für Ende 2016 angedacht. Vorallem da wohl zwingend ein Intel 200er Chipsatz erforderlich sein soll, kann der Skylake (6775-C?) erst zusammen mit Kaby Lake kommen.

Die Hoffnung stirbt zuletzt. 256MB eDRAM wären schon sehr nice auf Sockel 1151.

[gmb]

Vergiss wccftech, beschränke dich auf Original Quellen. SKL 4+4e für Desktop war für Q4 2016-Q1 2017 geplant, und zwar mit 64 MB edram. Da diese Roadmaps aber schon mindestens 1 Jahr alt sind und Intel einige überraschende Änderungen zuletzt parat hatte (Coffee Lake, SKL-X usw), sollte man das erstmal vergessen.

Eine aktuelle und detaillierte Desktop Roadmap gab es schon länger nicht mehr. Auf der Hand liegen würde es, wenn Coffe Lake als Zwischenpart zu Cannonlake oder Icelake auch für Desktop debütiert nach Kabylake. H- und S-Serie von 4+2 sind immer aus dem gleichen Die entstanden, somit gibt es berechtigte Hoffnung auf 6C mit edram für LGA 1151. In Spielen könnte der edram einen netten IPC Boost mit sich bringen.

[Skysnake]

ich hoffe auf überhaupt nix. dass sich bzgl. compileroptimierungen nichtmehr viel tun wird ist genau das was ich sagen wollte. die low hanging fruits sind da schon lange weg.


ist ja auch vollkommen klar, dass der compiler etwas nicht optimieren kann zu dem er keinen vollständigen zugriff hat.

Ich wollte es auch nur nochmals ganz deutlich hervorheben, da war der quote nicht 100% passend, weil deine Intention schon ankam, aber hatte grad nicht den Nerv das passend zu machen ;)


ich hab keine ahnung in welchem zustand fortrancompiler sind, solche obskuren probleme fallen mir z.B. für gcc auf die schnelle aber nicht ein. wenn da irgendwas nicht passt hat das meistens einen offensichtlichen grund an dem nicht der compiler sondern die grundkonzepte schuld sind.
Das gilt für den ifortran compiler. Also nen ordentlicher compiler. Ich habe auch erstmal mit den Ohren geschlackert, als ich das gelesen habe, also derartige "überraschungen" findest du immer wieder. FORTRAN ist da teilweise ein grauß dadurch, das man submatrizen bearbeiten/übergeben kann...

Bei C/C++ gibt es aber auch genug Punkte, wo sich der Compiler das Genick bricht, einfach weil die Programmiersprache an sich eben kein aliasing verbietet. Damit kann der Compiler nicht mehr wissen, ob sich der Mist überlappt oder nicht....

Das ist am Ende immer so ein Problem. Die compiler können echt scheis viel, aber sobald man mal von den einfachen Beispielen weg geht, kommen die öfters ins Straucheln. Und das "tolle" ist ja, dass durch multiple Codepfade man teilweise nicht mal mehr irgend eine Chance hat zu erkennen, was denn die CPU am Ende wirklich ausführt, und was der Compiler sich zwar ausdenkt an verqueren Lösungen, man aber die Randbedingungen eben nie oder so gut wie nie erfüllt...

Ich musste die letzten Monate meine Meinung von Compilern durchaus nochmasl schwer revidieren, da so manches große Projekt teilweise Compiler das Genick gebrochen hat. Ist halt alles gar nicht so einfach. Der Compiler bekommt halt nur den Code, und meiner Meinung nach sind C/C++ und auch FORTRAN zu schwach in ihrer Semantik sind. CUDA/OpenCL empfinde ich da teilweise als besser in einigen Punkten, da die Datenabhängigkeiten durch das Threadingmodell klarer für den Compiler sind, und man eben auch weniger Cohärenz zusichert. Aber wie dem auch sei, Compiler arbeiten eben mit einer Blackbox und dafür arbeiten Sie insgesamt schon ziemlich gut, wenn man sich so anschaut was viele an Code verbrechen, wobei auch die wenigsten sich wirklich anschauen wie effizient ihr code wirklich ist. Meist ist er ja einfach "schnell genug" und wenn nicht, muss es eh einfach nur irgendwie fertig werden.... :(

[StefanV]

Neue Fertigungsprozesse sind im Desktop-CPU Bereich in Punkto Taktrate seit Langem keine Verbesserung mehr. Seit 32 nm / Sandy ist hier nicht viel passiert.
Richtig, es geht eher wieder runter mit dem maximal erreichbarem Takt...

[Korvaun]

Es ist praktisch ausgeschlossen, aber trotz allem wäre es sehr interessant wenn Intel mal einen Prozzi ala "Pascal-Hochtakt-Design" produzieren würde. Könnte mir vorstellen das dann 5-6Ghz unter Luftkühlung durchaus machbar wären.

[iuno]

Könnte mir vorstellen das dann 5-6Ghz unter Luftkühlung durchaus machbar wären.
https://www.computerbase.de/2016-01/broadwell-ep-spezialmodelle-mit-bis-zu-5.1-ghz-takt-bei-165-watt-tdp/

;p

[Pixelmonk]

Große Sprünge bei der Taktfrequenz würd' ich nicht mehr erwarten. Dennard Scaling ist schon seit ~10 Jahren gebrochen. Moore's Law wird in den nächsten Jahren mit hoher Wahrscheinlichkeit auch enden.

Post-Dennard Scaling and the final Years of Moore's Law (PDF) (https://www.hs-augsburg.de/medium/download/fki/person/maertin_christian/PostDennard.pdf)

After Moore's Law (the economist) (http://www.economist.com/technology-quarterly/2016-03-12/after-moores-law)

JpgV6rCn5-g

[mksn7]

Die compiler können echt scheis viel, aber sobald man mal von den einfachen Beispielen weg geht, kommen die öfters ins Straucheln.

Jup, das kenn ich auch so. Die Leistung der Compiler schwankt zwischen genial und bescheuert. Und manchmal findet man wirklich nicht raus, wovon der Compiler sich da hat verwirren lassen.

Die meisten C++ Abstraktionen treten ja prinzipiell mit dem Anspruch an, sich wieder auf simplen Maschinencode "zusammen falten" zu lassen (bspw. das übergeben eines extra Vergleichsoperators, fühlt sich schlimm an weil functioncall, sollte aber geinlinet und mitoptimiert werden). In der Praxis hört der Compiler aber vielleicht aber einer bestimmten Tiefe an inlining auf oder macht nicht genügend Passes etc. Es gibt halt auch noch den Anspruch an den Compiler, dass das kompilieren nicht ewig lang dauert.

Auch ein Problem: Compiler kennen unglaublich viele schlaue Codetransformationen. Was aber wirklich schwierig ist, ist zu Erkennen ob das in dem vorliegenden Fall überhaupt sinnvoll ist, grad wenn nicht bekannt ist ob die Schleife drei mal oder 100000 mal läuft. Die meisten Sachen sind dann eben in wenigen Fällen echt toll, aber in den meisten Fällen etwas schlechter. Und dann lässt mans lieber, weils im Schnitt schlechter ist. Hängt auch von code typ ab. Für Numerikkram kann man da oft recht aggressiv rangehen, für allgemeinen Code ist das dann nicht so hilfreich. Das könnte auch ein Grund für den Vorsprung vom Intel Compiler sein, der muss kein general purpose compiler sein wie der GCC, sondern wird vor allem für HPC Sachen verwendet. Und da zahlt sich mehr Aggresivität eher aus.


Aber eben trotzdem ein bisschen meine naive Hoffnung, dass der Pool an Code, den eine CPU so ausführt und wo ILP extrahiert werden soll, ja nicht statisch bleibt, sondern sich auch ein bisschen an die CPUs anpasst.

[Skysnake]

naja, ich habe auch schon gesehen, dass agressive Optimierung zu langsameren Code geführt hat, einfach weil die Schleifen nicht soo lange waren und man die meisten Optimierungen eben nie nutzen konnte....

Richtig blöde daran ist vor allem, dass du dann vor dem Code sitzt und keine Ahnung hast, was denn nun das Problem vom compiler ist, bzw was er denn jetzt daraus macht. ~100 Zeilen Code -> >10k Zeilen Assembler... Das ist total behämmert und nicht mehr überschaubar, was denn nun das Problem ist.

[Loeschzwerg]

Skylake-EP mit bis zu 32C:
https://world.taobao.com/item/541993786911.htm?fromSite=main (Quelle)
http://wccftech.com/intel-xeon-e5-2699-v5-skylake-ep/

[danarcho]

...
Danke, die Grafik wollte ich auch schon raussuchen.
Es gibt noch eine weitere, die einen theoretischen Prozessor mit 100% ILP (Instruction Level Parallelism) Ausnutzung simuliert. Sehr weit sind wir nicht davon entfernt. Und das heißt, man brauch sich wirklich keine großen Hoffnungen machen, dass da noch großartig was geht. Bei der Strukturbreite ebenfalls nicht und bei den Compilern würde ich auch nicht viel erwarten. (Zumindest nicht von den C/C++-Compilern.)
Inlining, Loop unrolling, register allocation, constant propagation usw. sind alle ziemlich abgefrühstückt. Höchstens ein paar Verbesserungen kann man in Zukunft noch von den auto-vectorizern erwarten. Teilweise muss man halt bei C/C++ ein paar pragmas drankleben. Ein paar Hoffnungen habe ich für Rust übrig, da wir dort (glaube ich) kein aliasing haben. D.h. der vectorizer könnte aggressiver vorgehen.
Im Moment sieht es aber so aus, dass man mit intrinsics arbeiten muss, wenn man wirklich seinen code handoptimieren möchte.
Manche Leute erwarten sich vom SPMD programming model noch etwas für HPC (siehe ispc und konsorten), was ich persönlich aber eher skeptisch sehe.

Das viel größere Potential liegt meiner Meinung nach darin, überhaupt wieder hardware-näher zu programmieren (tschüss java, python, ruby, javascript, etc. ) und noch ganz woanders: (nur ein Beispiel)

[The_Invisible]

Welche zeitkritischen Sachen sind bitte in Skriptsprachen implementiert? Man kann in Python in Minuten komplexe Programme schreiben wo man in C/C++ wahrscheinlich einen Tag brauchen würde. Außerdem sind die meisten Befehle in Python eh nur Wrapper-Aufrufe auf kompilierte Libs. Es hat schon alles seine Berechtigung.

[danarcho]

Welche zeitkritischen Sachen sind bitte in Skriptsprachen implementiert? Man kann in Python in Minuten komplexe Programme schreiben wo man in C/C++ wahrscheinlich einen Tag brauchen würde. Außerdem sind die meisten Befehle in Python eh nur Wrapper-Aufrufe auf kompilierte Libs. Es hat schon alles seine Berechtigung.
Ich will dir gar nicht widersprechen, außerdem habe ich mich wohl etwas zu weit ins OT befördert. Aber Database Engines in Java, serverseitiges PHP und Javascript. Es gäbe sicher einige Stellen, wo man etwas tun könnte.
Oder aber man baut sich einfach einen neuen 32core Intel E5 Skylake-EP ein (Stichwort für back to topic ;) )

[Loeschzwerg]

Ein paar Sandra 2015 Werte zu Skylake-EP Prozzis auf dem Supermicro X11DPI: http://ranker.sisoftware.net/show_system.php?q=cea598ab99a194a69fb9dee3d2f486bb8badc4f9ccea82bf8aacd4e9d8fe9b fec3f3d5a69bab&l=de

Hier ein Bild vom Mainboard:
https://www.heise.de/ct/zcontent/16/26-hocmsmeta/1482422320783574/tn_skylakeboard_ast_PR.jpg
(Quelle: Heise (https://www.heise.de/ct/ausgabe/2016-26-Von-Horizont-und-Vertizont-3553368.html))

[HPVD]

hmm das Board sieht mit 2x8 RAM Plätzen irgendwie nicht nach den erwarteten 6Channel pro CPU aus -
eher wieder nach wie gehabt 4Channel/CPU...

[HPVD]

wobei - wenn man sich die Farbgebung anschaut sind 6 RAM-Steckplätze pro CPU blau und 2 schwarz - bisher waren es i.d.R immer 4 blaue + 4 oder +8 schwarze

aber eine unsymetrische RAM-Bestückung??

[The_Invisible]

Für was braucht man 6Channel, limitieren 4 schon irgendwo? Müsste man min ja schon 24 bzw 48gb ram verbauen :-D

[Nightspider]

Falls man in der Theorie mal wirklich 10 oder 12 Kerne auslasten sollte incl. AVX2 vielleicht.

Für Games dürfte DualChannel mit DDR4_4000 interessanter sein.

[Loeschzwerg]

hmm das Board sieht mit 2x8 RAM Plätzen irgendwie nicht nach den erwarteten 6Channel pro CPU aus -
eher wieder nach wie gehabt 4Channel/CPU...

Auf diesem speziellen Board ist dafür einfach kein Platz, aber es wird zu 100% Boards mit 6-Channel Anbindung geben.

Edit:
Hier z.B. sieht man 6-Channel:
http://media.bestofmicro.com/H/T/586433/original/IMG_1661.jpg
http://www.startlr.com/wp-content/uploads/2016/10/There-were-images-of-the-giant-Intel-LGA-3647-socket-for-Skylake-EX-processors-and-Knights-Landing.jpg

---

Der Nutzen ist doch offensichtlich nicht für den 0815 Anwender der sich eine Dual-CPU Workstation zusammenschustert ;)

[BlacKi]

wird skylake x für den desktop mit quadchannel kommen?

[Loeschzwerg]

Halte ich für sehr wahrscheinlich. 6CH macht die Geschichte unnötig teuer ohne wirklich einen Nutzen zu haben. Vielleicht wird es darüber hinaus spezielle 1S Boards geben, mit der Voraussetzung einen Skylake-EP für 6CH.

[BlacKi]

sind die kosten eher bei den boards höher oder cpu seitig? ich nehme mal an das hauptsächlich das mainboard teurer wird.

[Loeschzwerg]

Das Mainboard wäre ganz klar teurer.

Die Frage ist ob Intel vielleicht einen extra CPU DIE mit lediglich Quadchannel produziert. Bisher hatten wir LCC, MCC und HCC, wobei der LCC/MCC "Abfall" dann zu einem Core i7 wurde. Möglich wäre dass der LCC nur Qudachannel hat (sofern das überhaupt rentabel ist da eine "Extrawurst" zu entwerfen).

[Skysnake]

Für was braucht man 6Channel, limitieren 4 schon irgendwo? Müsste man min ja schon 24 bzw 48gb ram verbauen :-D
Gibt genug Anwedungsfelder, in denen man eigentlich nie genug Speicherbandbreite haben kann.

Ansonsten, das ist schon ein Hexa-Channel-Interface. Denkt mal ein bischen weiter, was ihr da sehen könntet ;)

Ansonsten sind die Gedankengänge die hier Löschzwerg hier darlegt gar nicht mal sooo schlecht, wenn auch dann doch letzten Endes völlig falsch.

Btw. an sich hätte man erwähnen sollen, das man mit Skylake-X definitiv Dual-Sockel hat. Das war nach KNL ja nicht ganz sicher.

[iuno]

Keine Ahnung, ehrlich gesagt kann ich da nur raten. benutzt man das vielleicht fuer NVDIMMs?

Da steht aber auch nichts, mit dem sie werben ;p nur "16 DIMM slots" und die Bezeichnungen auf dem Board verraten, dass es jeweils derselbe Channel wie der des blauen Nachbarn ist.

[Loeschzwerg]

Jo, XPoint wäre da noch eine Möglichkeit ^^

[Setsul]

@Skysnake:
LCC und MCC Die mit Quad Channel auf LGA 2066 und nur HCC Die mit Hexa Channel für die 3 Ringe auf LGA 3647?

[Loeschzwerg]

Langsam geht es mit SKL-EP los:
https://www.computerbase.de/2017-01/intel-skylake-ep-32-kerne-xeon/

[Skysnake]

@Skysnake:
LCC und MCC Die mit Quad Channel auf LGA 2066 und nur HCC Die mit Hexa Channel für die 3 Ringe auf LGA 3647?
mit dem IO liegste schon mal ganz gut. Es wird wohl ziemlich viele Variationen geben. Ähnlich der Situation mit dem kleinsten S2011er.

Die Sache mit den Caches ist dann damit also auch raus. :tongue:

Achso und zu Löschzwerg. Ich würde mal sagen 3DXPoint dimms ist richtig ;)

[Setsul]

Wenn ich jetzt ohne weitere Informationen spekulieren müsste würde sagen 1/2/3 Ringe und dann statt SBoxen Querverbindungen.
Es bibt aber viele Möglichkeiten.
Kommt natürlich darauf an wieviele Kerne es im Vollausbau sind.

Ich hätte aber auch eher 0,5MB L2 erwartet, also lasse ich mich mal überraschen.

[Hübie]

Wir müssen ja grundsätzlich klären ob wir vom Desktop-Abfall oder von der Server-Hardware sprechen. :wink: Eklatante Unterschiede.

[Skysnake]

Auch bei Servern wird es wohl mehr als genug "Abfall" geben.

[Nightspider]

Computerbase spricht von einem großen Leistungssprung. Meint ihr der kommt jetzt wirklich nur von AVX512 oder erwartet und mit Skylake-E im Sommer vielleicht auch noch eine kleine Überraschung dank der neuen Cache-Hierarchie?

Xpoint Dimms scheinen ja erst Ende 2017 oder gar 2018 zu kommen.

Ich finde es aber interessant das der L3 schrumpft während der L2 wächst. Damit habe ich ehrlich gesagt erst gerechnet wenn HBM Speicher zum Hauptspeicher wird.

[Hübie]

Definitiv durch das mem-subsystem. Wird allerdings auch teuer. Intel hat sich mit dem 5775 damals schon verraten und den schnell sterben lassen. Da liegt also noch eine Menge Potenzial am Caching brach. Das wird man nun modernisiert und umstrukturiert langfristig darbieten.

[Nightspider]

Ist gesichert das dieses auch beim "kleinen" Skylake-E eingesetzt wird?
Und ist mittlerweile bekannt ob Skylake-E auch den verbesserten 14nm+ Prozess nutzen wird?

Wenn ja könnte Skylake-E dank der neuen Cache-Hierarchie ja sogar eine höhere IPC als Skylake und damit eine ähnlich ohne Leistung pro Kern wie Kaby Lake besitzen. :uponder:

[Hübie]

Da kann ich nur spekulieren. Vermutlich wird man in der gesamten Serie die zugrundeliegenden Technologien beibehalten, da Skylake-E ja Server- und Desktopmarkt bedient. Warum also so starke Produktdifferenzierung im unteren Segment, wenn das Produkt sich zum Vorgänger nicht abspaltet?
Was bei Ryzen (Zen, Zeppelin was auch immer) meine Aufmerksamkeit erregte, war eine 'lernfähige' branch prediction. Da wird wahrscheinlich im Grunde nur über counter und zusätzlichem registerspace Buch geführt, aber Ähnliches erforscht Intel seit Jahren und könnte ebenfalls Teil der secret sauce sein.
Ob man am Ringbus bzw. dem Protokoll etwas ändert oder ändern muss ist auch ein Punkt, den ich hinterfrage, denn dieses System wird irgendwann ineffizient (erinnert sich noch jemand an R600?)...

[gmb]

Ist gesichert das dieses auch beim "kleinen" Skylake-E eingesetzt wird?


Das ist nicht bekannt. Allerdings ist bekannt, dass Skylake-X mit maximal 10 cores 13.75 MB L3 Cache besitzt, das sind 1.375 MB pro Kern, genauso wie beim EP. Ein identischer L2 wäre damit naheliegend.


Und ist mittlerweile bekannt ob Skylake-E auch den verbesserten 14nm+ Prozess nutzen wird?


14nm+ kommt zum Einsatz.



Wenn ja könnte Skylake-E dank der neuen Cache-Hierarchie ja sogar eine höhere IPC als Skylake und damit eine ähnlich ohne Leistung pro Kern wie Kaby Lake besitzen. :uponder:


Skylake und Kabylake IPC sind identisch, dann wäre Skylake-E bei der IPC vor beiden. Außerdem hat der schon Turbo Boost 3.0.

[Nightspider]

Skylake und Kabylake IPC sind identisch, dann wäre Skylake-E bei der IPC vor beiden. Außerdem hat der schon Turbo Boost 3.0.
Ich weiß, deswegen sprach ich ein mal von IPC und einmal von pro Kern Leistung. ;)

Damit würde erstmals seit vielen Jahren die HighEnd Plattform der Mainstream Plattform in nichts nachstehen und nur geringfügig langsamere Taktrate besitzen. (die sich vllt durch gute Kühlung und gutem OC Potential ausgleichen lässt dank gleichem 14nm+ Prozess)

-gleiche Architektur (wenn nicht sogar bei Skylake-E besser)
-gleicher Prozess

Früher war der Mainstream Sockel gerne mal in einem von beiden oder sogar in beidem (Broadwell) voraus.

[Setsul]

@Nightspider:
Natürlich muss der L2 größer werden, sonst verliert man ja Leistung.
Viel interessanter ist, dass bei 1MB L2 und 1,375MB L3/Kern der L3 wohl kaum mehr inclusive sein wird. Das heißt dann aber, dass der effektiv verfügbare Cache pro Kern sogar größer wird, zusätzlich dazu, dass einiges an Daten jetzt niedrigere Latenz hat, dank größerem L2. Latenz innerhalb des L3 sinkt wahrscheinlich auch, je nachdem was sich dort ändert.

Da sollte eigentlich höhere IPC drin sein.

[Nightspider]

Aus wie vielen Transistoren besteht denn eine L2 Zelle, weiß das jemand?
Oder weiß jemand wie viel größer L2 pro MB ist?
Dürfte ja viel Platz fressen nehme ich mal an.

[Hübie]

6T-SRAM hat, wie der Name sagt, 6 Transistoren. Die Bitlines je zwei und dann das Flip-flop vier (plus Kondensator).

Lesestoff (https://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05-switched/40-cmos/sramcell.html). Da kennt Gipsel sich sehr gut aus.

[Setsul]

Intel seit Nehalem 8T-SRAM, wenn ich mich nicht irre.

Wenn ich mich richtig an die Skylake Die Shots erinnere, ist der L2 bei gleicher Kapazitat wie L3 etwa 4x so groß. Ist allerdings nicht allzu tragisch, bei <1mm² für den jetzigen 256kB L2.
Der Platzbedarf für AVX-512 bewegt sich in ähnlichen Größenordnungen.

[Nightspider]

Update bei Computerbase:

Die neue Bezeichnung „Xeon Gold“ und dazu gehörend auch „Xeon Platinum“ erhält aus dem asiatischen Raum weitere Unterstützung. Auch die von SiSoft Sandra ausgelesenen neuen Werte für den L2-Cache sind demnach zutreffend: Neu sind dort 1 MByte pro Kern statt in den letzten Jahren in allen Bereichen üblich 256 KByte pro Kern. Im Gegenzug dessen sinkt aber der L3-Cache auf 1,375 MByte pro Kern, hier waren es bisher 2,5 MByte pro Kern.

Das Aufbohren der Caches und die bis zu 32 Kerne für Skylake-EX sollen jedoch Folgen haben. Demnach sind neue TDP-Varianten im Gespräch, die auf bis zu 205 Watt ausgelegt sein könnten. Ob es sich dabei um ähnliche Spezial-Varianten handelt wie bisher die einzelnen 160/165-Watt-Versionen der Xeon E5/E7, während 95 Prozent der CPUs darunter angesiedelt ist, ist bisher nicht bekannt.

[robbitop]

1 MB L2? Wow - die 256 kiB hat man praktisch seit Ewigkeiten nicht angerührt. Ich bin gespannt, wie sehr das auf die Latenzen schlagen wird...

[Nightspider]

Wenn der größere Cache wirklich bis zu 40 Watt frisst muss er wirklich einiges bringen, sonst würde man das nicht machen.
Das wird noch ein spannendes Jahr.

[robbitop]

Je nach Workload. Ist ein Serverchip - kann gut sein, dass für die dort vorkommenden Applikationen Größe und/oder Assoziativität wichtiger ist als Latenz.

[gmb]

Wenn der größere Cache wirklich bis zu 40 Watt frisst muss er wirklich einiges bringen, sonst würde man das nicht machen.
Das wird noch ein spannendes Jahr.


Das lässt sich doch gar nicht am Cache festmachen. Es ist sogar sehr unwahrscheinlich, dass das am Cache liegt, wohl eher an den 32 Kernen und 205W wohl auch nur für 1 oder 2 "special editions".

[Nightspider]

Schon aber Computerbase schrieb das ja.

Im L2 Cache gibts eben auch ein riesige Menge an hochtaktenden Transistoren.

[Setsul]

Nehalem hatte 11 Takte L2 Latenz, Haswell 11 und Skylake 12, wenn ich mich richtig erinnere.
Klar, Bandbreite und so weiter, aber wenn das auf 45nm ging, dann ist auf 14nm definitiv Luft nach oben. Es kostet eben Energie.

[Skysnake]

Tja Intel kann halt auch nicht zaubern und kann auch nicht einfach etwas aus der Schublade ziehen.

Ich behaupte mal dass das auch nicht das Ende der Fahnenstange sein wird

[robbitop]

Nehalem hatte auch nur 256 kiB L2. Eine vervierfachung des L2s geht bestimmt mit einer Verschlechterung der Latenz einher.

[Naitsabes]

Naja, man darf nicht vergessen, dass Wolfdale mit seinen wahnwitzigen 6mb L2 Cache auch nur etwa 12 Takte zum Zugriff auf diesen Cache brauchte.

[Nightspider]

Vielleicht hat Intel ja genau an diesen Stellschrauben gearbeitet.

Intel wird ja wohl kaum nur den Cache vervierfacht haben.

Hoffentlich gibts dann bei Anandtech ein paar ausführliche Analysen zu den Architekturveränderungen. Schade das man auf Deutsch immer recht wenig findet.

[Nightspider]

Was für eine neue Cache Hirarchie? Meinst du 4x L2 Größe? Das gilt nur für Skylake EP. Und die vervierfachung dort wird sicherlich andere Nachteile haben.

Ist das gesichert?
Es wurde bisher ausschließlich im Rahmen von Skylake EP darüber berichtet. Alles andere wäre neu.
Es hat auch nichts mit einer anderen "Hierarchie" zu tun btw.

IMO es wäre naiv zu glauben, dass wenn das so viel bringen würde, es jetzt erst auf einmal kommt. Es ist immer eine Balance zwischen Assoziativität, Latenz, Bandbreite, Energiebedarf und Größe. Klingt eher danach, als wenn das für bestimmte Server/HPC Applikationen besonders vorteilhaft ist.


Naja Computerbase sprach ja von "einem großen Leistungssprung (https://www.computerbase.de/2017-01/intel-skylake-ep-32-kerne-xeon/)" und irgendwie kann ich mir schwer vorstellen das Intel einfach den L2 aufgeblasen und den L3 gekürzt hat. Da hat Intel doch bestimmt noch paar andere Sachen am Caching-System verändert, meinst du nicht?

Wäre imo auch komisch wenn Intel nur bei Skylake EP den Cache verändert und bei Skylake-E nicht.

[robbitop]

Naja Computerbase sprach ja von "einem großen Leistungssprung (https://www.computerbase.de/2017-01/intel-skylake-ep-32-kerne-xeon/)" und irgendwie kann ich mir schwer vorstellen das Intel einfach den L2 aufgeblasen und den L3 gekürzt hat. Da hat Intel doch bestimmt noch paar andere Sachen am Caching-System verändert, meinst du nicht?

Wäre imo auch komisch wenn Intel nur bei Skylake EP den Cache verändert und bei Skylake-E nicht.


Die Leistung des neuen Gespanns kann sich sehen lassen: Im Vergleich zu einem Dual-Sockel-Broadwell-EP-System mit ebenfalls zwei Mal 18 Kernen verdoppelt sich mitunter die Leistung im Multimedia-Benchmark. Dort könnte unter anderem AVX-512 zum Zuge kommen, das die neuen CPUs erstmals unterstützen

Das könnte den Leistungssprung erklären.



hat is a technology that will increase performance and the performance per cost to our customers in one of the largest improvements in a long time, if not ever, on the data center.
Der größere Cache hilft vor allem bei Datenzentren (und sicherlich auch Datenbanken).

Skylake EP und -X sind zwei völlig unterschiedliche Kerne für ein völlig anderes Anwendungsspektrum. Dinge die für Datacenter viel bringen, bringen in anderen Anwendungen u.U. eher weniger.

Solange nicht explizit der größere L2 auch für Skylake-X bestätigt wird, sollte man zumindest noch skeptisch sein.

Ich persönlich tippe darauf, dass 10x(?) stinknormale Skylake/Kabelake Kerne in Skylake-X verbaut sein werden. Hoffentlich bereits im 14nm+ Prozess. (wobei ihnen bei ihrer Salamitaktik zuzutrauen ist, dass sie sich das fürs nächste Jahr aufheben - die Tools sind ja praktisch die gleichen - Apollo Lake hat leider auch kein 14nm+ bekommen)

[Emperator]

Intel ist Meister des Recycling!
Daher wird Skylake-X ziemlich sicher aus dem LCC-Die vom Skylake-EP bestehen. Die zusätzlichen QPI-links, AVX512 usw. wird Intel dann einfach bei der X Variante deaktivieren.

[robbitop]

LCC? Lasercut? Hat man bei BDW-E und EP nicht so gemacht AFAIK. Wäre auch sehr skeptisch, ob das so praktikabel ist.

Ich tippe darauf, dass es wie bei BDW-E stinknormale Kerne aus dem Desktop mArch sind. Nur mehr davon und entsprechendes I/O.

[Setsul]

Bei BDW-E, HSW-E usw. sind alle HEDT Modelle der ganz normale LCC Die.

https://www.zauba.com/import-skylake-server-hs-code.html

Bis jetzt sind noch keine Modelle mit 2,5MB/Kern aufgetaucht.
10 Kerne aus dem HCC Die aber mit 10 L3 slices gab es bis jetzt auch noch nie (mit allen slices gibts 4/10 Kern Xeon E7) und ergibt auch keinen Sinn. Also würde ich die Existenz eines 10C 13.75MB als Bestätigung werten.
Aber keine Sorge, genauso wie es kein QPI und ECC für die i7s gibt, wird Intel die armen Enthusiasten mit ihren i7-78xx und i7-79xx hoffentlich nicht mit AVX-512 belasten. Das wäre ja zu schnell, am Ende wird jemandem noch schlecht.

[Unicous]

Nur zur Info, Zauba wird anscheinend nicht mehr aktualisiert und ist auf dem Stand von Nov. 2016 stehengeblieben.

[Skysnake]

Intel schraubt wohl in nächster Zeit die TDP ganz schön hoch.

https://www.hpcwire.com/off-the-wire/supermicro-deploys-30000-microblade-servers-enable-one-worlds-highest-efficiency-datacenters/

205W TDP für die die Xeons. Das ist mal eine Hausnummer.Vor allem, wenn man davon wirklich 280 in ein Rack packt. Das sind allein von den CPUs her 57kW. Alles in allem wird man da sicherlich an die 80kW pro Rack kommen. Für ein Standardrack ist das schon sportlich.

[Setsul]

Anscheinend waren die Kunden nicht gerade überwältigt, dass man von HSW auf BDW die Wahl hatte zwischen
-gleiche Kerne, gleiche TDP, gleicher Takt, niedriger Preis
-mehr Kerne, gleiche TDP, niedriger Takt, gleicher Preis

Für 3% höhere IPC, minimal mehr Turbo für die Kerne auf denen kein AVX läuft und TSX, das aber wieder nicht funktioniert gibts ein müdes Lächeln.

[Hübie]

Intel seit Nehalem 8T-SRAM, wenn ich mich nicht irre.
Wenn ich mich richtig an die Skylake Die Shots erinnere, ist der L2 bei gleicher Kapazitat wie L3 etwa 4x so groß. Ist allerdings nicht allzu tragisch, bei <1mm² für den jetzigen 256kB L2.
Der Platzbedarf für AVX-512 bewegt sich in ähnlichen Größenordnungen.

Ne. Jedenfalls nicht alle Caches. Ich erinnere mich aber auch nicht genau. L1 & L2 sind afaik 6T. Man möge mich da korrigieren. Spielt aber auch keine allzu große Rolle. 8 MB L2 würden dann mit 64 statt 'nur' 48 Mio Transistoren in die Bilanz von 3200 Millionen Transistoren eingehen wenn 8 statt 6 Transistoren gebraucht werden. :redface:
Interessant ist aber, was du erwähnst und mir noch nie so klar war: Der L2 ist verhältnismäßig groß. Warum eigentlich? Der L3 hat doch auch volle Coreclock. Muss ja was mit den Kondensatoren bzw. Kapazitäten allgemein zu tun haben, oder? :|

[Zergra]

Der wird so groß sein, weil der einfach schneller angebunden ist. Kann sein das die Latenz dadurch geringer wird. Weil man die Zellen besser anbinden kann.

[Setsul]

Anandtech geht von 8T aus.
http://www.anandtech.com/show/2594/10

Ergibt auch Sinn.
http://electronicdesign.com/site-files/electronicdesign.com/files/uploads/2015/02/30J_F1.gif

L3 hat nicht immer volle Coreclock, aber ich weiß was du meinst.

Aber überleg mal, der L2 hat 11 bzw. 12 Takte um herauszufinden welche von 8 bzw. 4 cache lines die richtige ist, der L3 hat über 30.

Intel verwendet SRAM, nicht eDRAM (das ist IBMs Steckenpferd), also keine (beabsichtigten) Kapazitäten.


Es gilt wie immer die einfache Faustregel:
Je schneller, desto größer.

[Entropy]

Aber überleg mal, der L2 hat 11 bzw. 12 Takte um herauszufinden welche von 8 bzw. 4 cache lines die richtige ist
Es ist auch das rekursive setzen von "Addresslines" dass Zeit kostet, pro Verdopplung wird es deswegen wohl auch 1 Takt mehr. Wenn 1MB stimmen, wird es mindestens 14 Takte sein.


der L3 hat über 30.L3 hat auch mehr aufgaben
1. muss L3 mehrere Cores bedienen, das einfachste ist jedem Core einen cycle zu geben. Bei 4 Cores also schon +4 und dazu mehr Assoziativität
2. muss Snooping darüber laufen, also wenn ein Core eventuel modifizierte Daten im L2 hat die L3 noch nicht hat und diese von einem anderen Core angefragt sind.
3. war nicht TLB auch im L3?

Es gilt wie immer die einfache Faustregel:
Je schneller, desto größer.
Es ist eher eine Parabel, mit steigender Größe sinkt die gewonnene Schnelligkeit und dann sinkt sie sogar. Das kann durch weniger Takt oder auch an gestiegenen Latenzen liegen.

Intel verwendet SRAM, nicht eDRAM
Intel verbaut auch bis zu 128MB eDRAM, je nach Prozessor. http://ark.intel.com/products/codename/51802/Crystal-Well#@All

[Setsul]

1. Ein L3 slice muss bei Intel exakt einen Core bedienen. Zugriff auf andere Slices dauert noch länger.
2. Ich weiß jetzt nicht wie das ein Argument sein soll, wieso der L2 größer ist als der L3.
3. Nein.

Terms and Conditions may apply.
Man kann die Regel nicht so verwenden wie "1MiB L1 ist größer und schneller als 1MiB L3" sondern "32kiB L1 sind größer als 32kiB L3". Natürlich wird man 1MiB L1 nicht auf 4 Takte bringen. Aber wenn man 32kiB L1 mit 5 Takten Latenz und 32kiB mit 4 Takten Latenz vergleicht, dann rate mal welcher größer sein wird.

Intel verwendet SRAM für L1, L2 und L3.
Ich weiß nicht was externer eDRAM auf einem anderen Die jetzt auf einmal mit L2 und L3 zu tun haben soll.

[robbitop]

Mal eine Frage zu Skylake-X. Die 10C Variante soll nur 13,75 MiB L3 Cache haben.

1. ist das eine komische, krumme Größe. Was steckt hier dahinter?
2. angenommen, dass die Skylake-EP Cores verbaut sind, hat jeder Core 1 MiB L2 Cache -> Wenn es ein inclusiver L3 Cache ist (wie sonst auch immer bei Intel), bleiben von den 13,75 MiB nur noch 3,75 MiB übrig...

Ich schließe daraus, dass, sofern 1 MiB L2 Cache pro Kern verbaut sind, der L3 ein Victim Cache ist. Das wäre für Intel das erste Mal...

[Nightspider]

Deswegen Sprach ich ja auch von einer neuen Cache Hierachie. Denn das was Intel da demnächst umsetzt hatten wir so bisher noch in keinen CPUs von der Verteilung. Da wird Intel irgendwas umgemodelt haben, imo auch um Platz zu sparen.

Würde mich nicht wundern wenn Coffee Lake auch weniger Cache pro Kern bekommt, da spart man massiv Platz und kann die zusätzlichen 2 Kerne fast 4 free einbauen.

[robbitop]

Platz ist doch gar nicht das Problem. Die Kerne sind winzig und die die size der Intel Cores sind lächerlich klein. Energiebedarf und Performance sind wohl eher die Randbedingungen, die hier eine Rolle spielen.

[Nightspider]

Jain, wenn Platz kein Kostenfaktor wäre, würde man den Cache ja nicht verkleinern sondern vergrößern.
Wobei wir erstmal abwarten müssen wie viel Platz der größere L2 einnehmen wird bzw. wie die Flächenbilanz am Ende aussieht.

[robbitop]

Broadwell E mit 10C ist lächerliche 246 sqmm groß. Das Topmodell kostet 1700 €. Das billigste Salvagemodell immerhin noch 430 €. AMDs RX480 hat eine vergleichbare DIE Size und kostet 189 €. Inklusive Board, Speicher und Margen. Die GPU ist sicherlich < 100 €. Herstellungskosten sind sicherlich noch deutlich geringer.
Die "fehlenden" 11,5 MiB wären lächerliche 7,36 sqmm. Das entspricht 3 €, wenn man 100 € für die 246 sqmm ansetzt. Die sind aber sicherlich an Produktionskosten eher noch hoch gegriffen. Ich bleibe dabei - Power und Performance sind hier eher relevant - insbesondere in der sehr teuren Enthusiastlinie.

Eine Vergrößerung des L2 Caches kostet sicherlich Power. Ggf. verkleinert man im Gegenzug den L3, um halbwegs mit der TDP hinzukommen. Interessant wäre zu wissen, ob der ein Victim Cache wird.

[Nightspider]

Wenn es nur um die Fertigungskosten ginge hätten wir auch schon für 20 Euro mehr nen HexaCore bekommen können. ^^

Übrigens dürfte Broadwell-E größer sein als 246mm². Da sind so viele Bereiche aufgebläht im Vergleich zum Consumer Die.
http://images.anandtech.com/doci/10337/Die%20-%20Copy.png

Außer einer Schätzung von einer dubiosen Quelle konnte ich auch nichts finden was die 246mm² bestätigen würde.

Was ist ein Victim Cache?

[robbitop]

Es geht mir in meiner Argumentation um die Mehrkosten für Intel für mehr Cache. Nicht um Endkundenpreise. Also kann ich es so vergleichen.

Die 246 sqmm finde ich in mehreren Quellen, wenn ich google. BDW-E hat 3,4 Mrd Transistoren. BDW-U hat 1,9 Mrd Transistoren bei 133 sqmm (aber einer fetten GT3 GPU).
Der Dreisatz besagt 238 sqmm für 3,4 Mrd Transistoren. Die 246 sqmm kommen also grob hin.

[fondness]

Mal eine Frage zu Skylake-X. Die 10C Variante soll nur 13,75 MiB L3 Cache haben.

1. ist das eine komische, krumme Größe. Was steckt hier dahinter?
2. angenommen, dass die Skylake-EP Cores verbaut sind, hat jeder Core 1 MiB L2 Cache -> Wenn es ein inclusiver L3 Cache ist (wie sonst auch immer bei Intel), bleiben von den 13,75 MiB nur noch 3,75 MiB übrig...

Ich schließe daraus, dass, sofern 1 MiB L2 Cache pro Kern verbaut sind, der L3 ein Victim Cache ist. Das wäre für Intel das erste Mal...

Richtig, ein inklusiver Cache macht bei den Relationen wenig Sinn. Da jede Cache-Variante ihre spezifischen Vorteile hat, scheint Intel wohl zum Schluss gekommen zu sein, dass für das Einsatzgebiet von Skylake-X ein inklusives Cache Design suboptimal ist oder man steigt in weiterer Folge generell um auf den AMD-Weg, wo nur L1 und L2 inklusiv sind. Ich fand einen shared inkl. Cache ohnehin von Beginn an problematisch, da mit steigender Core-Anzahl immer weniger freier Cache zur Verfügung steht. Um das zu kompensieren muss man dann die Low-Level-Caches unnötig klein halten, deshalb wohl auch die nur 256KB L2-Cache bei Intel. Bei einem Quad-Core macht das vielleicht noch Sinn, bei 10 und mehr Kernen womöglich nicht mehr. Außerdem liegt dann ein nicht unbeträchtlicher Teil der Daten im verhältnismäßig langsamen L3-Cache.

[Skysnake]

Dafür tut man sich mit der Cachecohärenz einfacher usw usf. Inkl vs Victim hat sowohl Vor- als auch Nachteile. So einfach kann man da nicht sagen, was "besser" ist.
Es geht mir in meiner Argumentation um die Mehrkosten für Intel für mehr Cache. Nicht um Endkundenpreise. Also kann ich es so vergleichen.

Die 246 sqmm finde ich in mehreren Quellen, wenn ich google. BDW-E hat 3,4 Mrd Transistoren. BDW-U hat 1,9 Mrd Transistoren bei 133 sqmm (aber einer fetten GT3 GPU).
Der Dreisatz besagt 238 sqmm für 3,4 Mrd Transistoren. Die 246 sqmm kommen also grob hin.
Die Rechnung passt nur vorne und hinten nicht, da der IO-Part nicht skaliert und eben anders ist. Mal ganz davon ab, das man ja auch scheinbar viel tote Fläche hat.

[iuno]

falscher thread, kann geloescht werden

[robbitop]

Tja das ist die einzige Angabe im Netz und sie wird von mehreren Quellen berichtet. Solange es keine Gegenteiligen Quellen gibt...

[Setsul]

@robbitop:
Eher 25€ insgesamt.
7,36mm² stimmen hinten und vorne nicht, siehe Bild von Nightspider.

@Nightspider:
246mm² stimmen schon oder wie groß sollen denn sonst die 24 core Dies sein?
https://www.golem.de/news/xeon-e5-e7-v4-moore-s-law-lebt-bei-entsprechender-auslegung-1603-119531.html

Es muss kein Victim Cache sein, einfach nicht mehr fully inclusive würde ausreichen.
Victim Cache bedeutet man ignoriert den Cache erstmal, alles was neu geladen wird kommt gleich in den L2, aber wenn dann eine Cache Line aus dem L2 rausfliegt schiebt man sie in den L3. Hat natürlich wieder Vor- und Nachteile, kann ich gerne noch weiter ausführen.


@fondness:
Wieso sollte bei mehr Kernen weniger Cache verfügbar sein?
Fully inclusive war sehr angenehm für sharing, aber mit mehreren Ringen pro Die ist es nicht mehr immer die beste Option. Deshalb gibt es jetzt ja Cluster on Die zur Auswahl. Wenn der Scheduler alles richtig macht, spart man sich damit lange, langsame Wege und einen Haufen Snoops.

[robbitop]

@setsul
Stimmt - es müssten 24,4 mm² sein.
Extrapoliert aus dieser Folie:
https://www.golem.de/news/prozessor-ryzen-benoetigt-weniger-flaeche-als-intels-kaby-lake-1702-126043.html

Der Core wäre also ~10 % größer -> somit wären es 1,1x100€ -> 10 €.

Gerne weitere Erläuterungen zu den Cache Philosophien :up:

Nachteil von nicht Inclusivem L3: man muss die Cores aufwecken, wenn man Daten aus deren Caches will. Da die 10C Boliden aber eher in einem Bereich angesiedelt sind, wo die Kerne sicherlich alle gut ausgelastet werden, ist der Nachteil hier wohl nicht so groß. Im mobilen Bereich wäre das schlimmer. Auch macht ein nicht inklusiver Cache mit zunehmender Kernanzahl absolut Sinn!

[fondness]

@fondness:
Wieso sollte bei mehr Kernen weniger Cache verfügbar sein?
Fully inclusive war sehr angenehm für sharing, aber mit mehreren Ringen pro Die ist es nicht mehr immer die beste Option. Deshalb gibt es jetzt ja Cluster on Die zur Auswahl. Wenn der Scheduler alles richtig macht, spart man sich damit lange, langsame Wege und einen Haufen Snoops.

War vielleicht missverständlich ausgedrückt, der L2 aller Kerne liegt halt dann im shared L3. Dadurch muss der highest Level Cache natürlich sehr viel größer sein als alle anderen und mit der Core-Anzahl mitwachsen. Man verschwendet hier also doch relativ viel Cache, speziell wenn man den deutlich schnelleren L2 größer machen will. Was Sinn macht, denn ein shared Cache hat natürlich erhebliche Latenznachteile. Ein 10C Design mit jeweils 1MB L2 Cache, wie es Intel jetzt offenbar bei Skylake-X anstrebt, wäre mit einem inkl.-Design kaum realisierbar, es sei denn man ist bereit 10MB Cache einfach so zu "opfern".

Nachteil von nicht Inclusivem L3: man muss die Cores aufwecken, wenn man Daten aus deren Caches will. Da die 10C Boliden aber eher in einem Bereich angesiedelt sind, wo die Kerne sicherlich alle gut ausgelastet werden, ist der Nachteil hier wohl nicht so groß. Im mobilen Bereich wäre das schlimmer. Auch macht ein nicht inklusiver Cache mit zunehmender Kernanzahl absolut Sinn!

Dieses Problem wird denke ich überschätzt. Gerade bei massiv parallelen Anwendungen wie im Serverbereich hat jeder Thread in der Regel seinen eigenen Speicherbereich. Wenn man hier synchronisieren muss kostet das natürlich deutlich Performance. Außerdem kostet das ständige synchronisieren aller Caches bei einem inkl. Design natürlich auch Strom.

[Hübie]

Kommt immer auf das Anwendungsgebiet an. Virtualisierungen gehen wenig bis gar nicht über mehrere Kerne. Durch Unterstützung von GPUs auch immer seltener erforderlich.

[Setsul]

@robbitop:
Wie gesagt, das Ding kostet keine 30€. Preislich ist es lächerlich.
Es wird einfach unangenehm wenn man 30 Kerne will (Gesamtgröße) und aus technischen Gründen (Ringlänge/-anzahl).

Beim Schlafen/Aufwecken hat der inklusive Cache eher Vorteile. Der L3 bleibt an, auch wenn der Kern aus ist. Es gibt sogar entsprechende Xeon E7 die den gesamten Cache haben, aber nur 4 Kerne. Wenn man einen Kern abschalten will einfach nur die geänderten Cache Lines durchschreiben in den L3 und fertig.

Bei nicht inklusiv muss man erstmal entsprechend Platz schaffen um alle geänderten Lines aus dem 1MB L2 irgendwo unterzubringen oder gleich in den RAM schreiben.

Der L3 hat bei Intel seit Ivy Bridge auch wieder seinen eigenen Takt, damit man Kerne abschalten/runtertakten kann ohne dass die iGPU verhungert.


Mehr zu den Philosophien später.


@fondness:
Naja mehr L3 für mehr Kerne würde man sowieso machen. Aber man hängt natürlich an der Faustregel, weit über 1/8 lohnt sich inklusiv nicht mehr. Bei 1/4 ein klares nein, bei 1/16 ist es ein klares ja zu inklusiv und Intel mit 1:6,4 liegt schon ziemlich an der Grenze.

Du brauchst mir nicht zu sagen, dass sich inklusiv bei Skylake-X nicht mehr lohnt. Ich habe das hier glaube ich als erster erwähnt.:wink:

Interessant wird vor allem die Verbindung zwischen den Kernen. Setzt Intel zwischen L2 und L3 an so wie AMD? Welche Topologie? Mesh, überlagerte Ringe um an den "Enden" der Ringe Home Agent, RAM-SI usw. anzubinden oder etwas ganz anderes? Gibt es schon irgendwelche Bestätigungen dass Intel bei 2048 Sets pro L3 Slice bleibt und 11-way nimmt (wieso 11?) oder sehen wir vielleicht 1408 Sets 16-way um Evictions durch ungünstige Strides abzufangen (wozu Victim Cache wenn beide gleich schlecht auf bestimmte Zugriffsmuster reagieren)?
So viele Fragen.

[robbitop]

Ist für Skylake-X oder Kabylake-X wieder ein L4 geplant? Das würde sicherlich win gutes Stück helfen.

[Loeschzwerg]

KBL-X sicher nicht, ist ja im Endeffekt nur der normale 4+2 DIE auf Sockel 2066 geklebt. Eine Variante mit eDRAM sehe ich hier zumindest nicht, ebenso bei SKL-X.

[dildo4u]

Skylake EP bei Geekbench

https://browser.primatelabs.com/v4/cpu/2119418

https://www.computerbase.de/2017-03/skylake-ep-benchmark-32-kerne-prozessor/

[gmb]

Skylake EP bei Geekbench

https://browser.primatelabs.com/v4/cpu/2119418

https://www.computerbase.de/2017-03/skylake-ep-benchmark-32-kerne-prozessor/


Wie kommst du auf Skylake? GenuineIntel Family 6 Model 63 wäre ein Haswell, schon der L2 Cache passt überhaupt nicht zur Größe von 1 MB. Das wäre Skylake basierend: https://browser.primatelabs.com/v4/cpu/1746292



GenuineIntel Family 6 Model 85
L2 Cache 1024 KB


An den beiden Details lässt sich Skylake-SP erkennen.

[dildo4u]

Wie kommst du auf Skylake? GenuineIntel Family 6 Model 63 wäre ein Haswell, schon der L2 Cache passt überhaupt nicht zur Größe von 1 MB. Das wäre Skylake basierend: https://browser.primatelabs.com/v4/cpu/1746292

Schätze mal Geekbench kennt die CPU noch nicht,es gibt ja kein 32 Core Haswell.

[gmb]

Schätze mal Geekbench kennt die CPU noch nicht,es gibt ja kein 32 Core Haswell.


Geekbench braucht die CPU nicht zu kennen, die CPUID Kennung ist in der CPU gespeichert und wird einfach nur ausgelesen. Sonst würden sämtliche Skylake-SP Modelle auch nicht erkannt werden. Und es passt auch der L2 Cache nicht.

Vermutlich handelt es sich um 2x16 Haswell anstatt 1x32. Das wiederum könnte nämlich schon eine Fehlerkennung sein, im Gegensatz zum CPUID string.

[Loeschzwerg]

https://www.computerbase.de/2017-03/skylake-sp-intel-28-kern-cpu-die-shot/

https://pics.computerbase.de/7/7/4/5/8/1-630.1373462253.png

[HPVD]

hmm doch 28 Kerne - nicht 32 wie mal spekuliert.

[Setsul]

Ich hatte mit 30 oder 36 gerechnet, wegen der Topologie.
Bei der Auflösung möchte ich mich noch nicht zu weit aus dem Fenster lehnen, was Intel in die Aussparungen gesetzt hat.
Mal sehen wie groß das Ding ist, KBL mit 36 oder 34 Kernen kommt eventuell noch.

[Loeschzwerg]

KBL mit 36 oder 34 Kernen kommt eventuell noch.

Warum sollte? SKL-SP/W setzt schon auf die bessere Fertigung wie KBL und es wurde u.a. an den Caches geschraubt.

[gmb]

Ja das ist klar, KBL-SP wird es nicht geben. Der Nachfolger wird nach Stand der Dinge wahrscheinlich Icelake basierend sein. Also nicht etwa Cannonlake, den gibt es nur als SoC.

[aceCrasher]

Steht es eigentlich schon definitiv fest, dass Skylake X 14nm+ nutzen wird? Alles Andere würde für mich auch kaum Sinn machen.

[HOT]

Denke aber doch, dass es einen Cannonlake X/EP geben wird, wenn die 2. 10nm-Generation ansteht, also Anfang 2019 spätestens.

[gmb]

Es gibt keinerlei Hinweise darauf. Weder in neuesten Roadmaps noch in irgendwelchen linkedin Profilen lässt sich dazu was finden. Das Einzige was sich noch zu Cannonlake finden lässt, sind SoC Produkte. Also Cannonlake U/Y und Xeon D-1500 Nachfolger. Die zweite 10nm Generation kommt bereits mit Icelake.

[Setsul]

@Loeschzwerg:
Nach meiner Schätzung ist es von der Größe her möglich und irgendwas will Intel 2018 bestimmt bringen.

@gmb:
Icelake ist doch für 2019 geplant. Was ist mit 2018?
Selbst wenn die 500mm² Dies die ersten Icelake Dies wären, was absolut idiotisch ist, gelten die Gründe weshalb Cannon Lake nicht für Desktop kommt auch noch 2018 eine Weile.
Also entweder sehr später in 2018, aber eher 2019, Icelake und vorher einfach gar nichts oder die Lücke wird mit einer Salamischeibe gefüllt.

[Loeschzwerg]

Möglich ist vieles, aber warum sollte Intel dazu ausgerechnet die KBL Basis nutzen? Die entscheidenden Anpassungen wurden bei SKL-SP/W schon getan.
Wenn dann schiebt man einen größeren DIE auf bestehender Architektur nach und möglicherweise kommt irgendwann CNL.

[Setsul]

KBL im Sinne SKL-SP, wieder eine Handvoll Errata gefixt, 14nm++ dann und das wars.
Natürlich wird Intel nicht die Änderungen an den Caches usw. rückgängig machen.
Ich nehme an, dass Intel das Kaby Lake nennen wird, CFL wäre auch möglich, auch wenn die Namen absurd sind. SKL hat mit SKL-SP weniger gemein als mit KBL.

CNL wird eventuell übersprungen. 2018 denke ich wird das noch nichts mit 10nm für Server und 2019 ist Icelake sinnvoller (Datacenter first und so).

Also Icelake für Server 2019 bin ich mir relativ sicher, die Frage ist nur ob CNL 10nm oder KBL/CFL 14nm 2018. Ich denke es wird eher KBL.

[robbitop]

Steht es eigentlich schon definitiv fest, dass Skylake X 14nm+ nutzen wird? Alles Andere würde für mich auch kaum Sinn machen.
Weiß das jemand? Würde mich auch interessieren. Das scheint ja doch eine Menge Takt gebracht zu haben. 5 GHz bei der "großen" Plattform wäre sicherlich interessant. (nicht so interessant wie ein eDRAM L4 - aber dennoch nicht uninteressant)

[Loeschzwerg]

CNL wird eventuell übersprungen. 2018 denke ich wird das noch nichts mit 10nm für Server und 2019 ist Icelake sinnvoller (Datacenter first und so).

Also Icelake für Server 2019 bin ich mir relativ sicher, die Frage ist nur ob CNL 10nm oder KBL/CFL 14nm 2018. Ich denke es wird eher KBL.

Kein CNL für die SP Plattform, der frostige See folgt sogar erst 2020. Danach dann die Ablösung von Purley durch Tinsley.

[HPVD]

Kein CNL für die SP Plattform, der frostige See folgt sogar erst 2020. Danach dann die Ablösung von Purley durch Tinsley.

hmm und Purley unterstützt dann doch noch PCIe 4.0?
und DDR5 in Servern erst 2021 mit Tinsley?
hmmm irgendwas passt da noch nicht richtig.

[Loeschzwerg]

Wenn Icelake PCIe 4.0 bringt, warum muss sich etwas an der Plattform ändern? Maximal gibt es eine neue Board Revision und dann war es das.

Tinsley kannst du später ansetzen.

[HPVD]

Wenn Icelake PCIe 4.0 bringt, warum muss sich etwas an der Plattform ändern? Maximal gibt es eine neue Board Revision und dann war es das.


eigentlich blieb eine Plattform ohne unterschiedliche Revisionen kompatibel zu neuen CPUs (nur Bios update)
Und ob eine neue Revision reicht bin ich mir nicht so ganz sicher: PCIe 4.0 ist schon bzgl Frequenzen etc. ne ganz anderer Hausnummer als 3.0.
Da kann schon einiges an den Boards und dem Routing angepasst werden müssen. U.u. ist das aber ja auch schon größtenteils gemacht, da früher mit PCIe 4.0 gerechnet wurde...

[Loeschzwerg]

IdR reicht ein Bios Update, da hast du völlig recht. Klar ist PCIe 4.0 nicht ohne, aber die Specs schon lange fertig und deshalb sehe ich gute Chancen dass die Boards das auch packen.
Zur Not gibt es halt neue Board Revisionen wenn man denn PCIe 4.0 nutzen will (bei alter Rev. dann Fallback auf PCIe 3.0), aber auch da ändert sich dann nichts am Sockel und PCH (es bleibt also Purley).

[HPVD]

...und wie/wann passt DDR5?

[Loeschzwerg]

https://www.golem.de/news/jedec-konsortium-ddr5-und-nvdimm-p-speicher-wird-2018-spezifiziert-1703-127074.html

Wenn der erst nächstes Jahr spezifiziert wird, dann sehe ich da schwarz für Icelake.

Aber gehen wir aber mal zum Spaß davon aus dass ein DDR5 Ctrl. integriert wäre, dann gibt es da abhängig vom Systemtyp zwei Möglichkeiten:
1) neue Board Revision
2) neue Memory Riser

[Loeschzwerg]

Hoppla, da habe ich mich vertan. Ice kommt doch schon 2019 und Tinsley steht für 2020 an. Sorry :redface: DDR5 ist damit aber definitiv raus.

[Setsul]

Ja, ohne CNL fehlt sonst 2019 auch was. :wink:

2 Jahre nach der Spezifikation sind normal, das passt auch genau zu Tinsley. Dann ist egal was sich physisch ändert.

[gmb]

https://benchlife.info/intel-x299-platform-might-launch-at-computex-04092017/


Intel zieht den launch bzw. die Produktion von Skylake-X um ein paar Wochen vor. Benchlife schreibt zudem, Coffee Lake wäre für Q4 2017 angesetzt, bislang war von Q1 2018 auszugehen. Da es diesbezüglich von benchlife keine Folie gibt, kann das aber auch nur eine Mutmaßung von benchlife sein.

[aceCrasher]

Weiß das jemand? Würde mich auch interessieren. Das scheint ja doch eine Menge Takt gebracht zu haben. 5 GHz bei der "großen" Plattform wäre sicherlich interessant. (nicht so interessant wie ein eDRAM L4 - aber dennoch nicht uninteressant)

Würde SKLX auf 14nm+ tatsächlich 4,8GHz oder mehr mitmachen, wäre der Leistungssprung ja sogar ziemlich relevant, wenn man es OC vs OC mit Broadwell E vergleicht. >10% mehr Takt, einen Hauch von IPC von Skylake und evtl mehr IPC von den vermeintlichen Cache Änderungen. Zusammen mit einer neuen Plattform wäre das durchaus ein attraktives Angebot, selbst für einen höheren Preis, im Vergleich zu Ryzen 7.

[Nightspider]

Genau wegen dieser möglichen Kombination bin ich eben sehr auf Skylake X gespannt.

[Skysnake]

Warums teht eigentlich das PCI-E 4 noch im Topic?

Es ist doch eigentlich schon bekannt, das Intel noch kein PCI-E 4.0 bringt. Oder ist das öffentlich an sich noch nicht klar?

PS auch 2018 wird wohl kein PCI-E 4.0 kommen.

[kruemelmonster]

Genau wegen dieser möglichen Kombination bin ich eben sehr auf Skylake X gespannt.

Me too. Mein 2600k ist jetzt 6 Jahre alt, und als BF1 und AotS Spieler kaufe ich nicht nochmal 4C/8T. Ryzen wäre verlockend, bietet mir aber zuwenig PCIe für den RAID-Controller und weiteres Spielzeug, so dass mir die Vorverlegung von Skylake-X sehr gelegen kommt.

[PacmanX100]

PCIe4 kann gerne warten, außer für die extra Steckkarten isses nicht so wichtig. Mehr als 3 Grafikkarten verbauen wohl die wenigsten derzeit. ;) Passt meistens nichtmal aufs Board drauf.

Alles in allem sehr nüchtern das ganze. Immer noch keine Spur einer Preisanpassung. Den 4Kern werden sie kaum für ein paar Euros verscheuern und selbst dann wäre er der kleinste Einstieg.. die anderen entsprechend teurer. Wer jetzt noch einen guten 4+GHz Prozessor hat wird wohl auch dieses Jahr nicht zufriedengestellt. Die Boards werden auch keine Schnäppchen, selbst die X99 kosten teils noch bis zu 450€.

Was mich am meisten interessiert wäre wirklich ob sie Fortschritte bei der Optimierung gemacht haben. Eventuell lassen sich doch ein paar MHz mehr rausholen oder sie bleiben kühler. Die Zeit dafür war lang genug. Dennoch, richtige Fortschritte wären es erst wenn mal 10 Kerner in bezahlbare Bereiche kommen und dafür wäre beinahe ne 60-70% Preiskürzung erforderlich.

[Setsul]

@kruemelmonster: Zen 16C/32T kommt auch noch. Wenn das wieder solche Preise werden dann bekommt man 40 PCIe Lanes auch endlich mal etwas billiger. Die Frage ist eher wie sieht die Leistung aus. Ich meine wenn AMD 10 oder 12 Kerne für 400-500€ anbietet, dann muss SKL-X schon wahnsinnig schnell sein oder es ist das entweder das Ende der 1700€ 10 Kerner.

[gmb]

Laut digitimes soll es etwas später auch eine 12C Version von Skylake-X geben.



The Basin Falls-based products are expected to be launched at the E3 gaming show in the US in June, with the official release at the end of the month.

The Skylake-X series has three 140W processors featuring 6-, 8- and 10-core architectures, while the Kaby Lake-X series has an 112W quad-core processor. In August, Intel will release a top-end 12-core Skylake-X processor.
http://www.digitimes.com/news/a20170419PD207.html

[gmb]

https://www.computerbase.de/2017-04/intel-skylake-x-12-kerne-computex-2017/

Vorstellung am 30. Mai, Tests und Verfügbarkeit im Juni. Benchlife und digitimes sind sich da einig.

[Nightspider]

12C 1300$
10C 900$
8C 650$
6C 400$

Kaby Lake X 4C 300$

Wer bietet mehr?

[dildo4u]

Der 4 Core ist ja schneller als der 7700k der wird nicht billiger sein,ich schätze ihn auf 380 und den 6 Core auf 450.

[Nightspider]

Wobei Kaby Lake X auch explizit als günstiger Einstiegsprozessor für die teure Plattform gedacht ist.
Immerhin verdient dort Intel auch mehr am Chipsatz.

Und falls Intels zukünftige 6 Kerner billiger werden als bisher müssen auch zwangsweise die QuadCores leicht im Preis sinken.
Mit steuern wäre man dann sowieso auch schon bei 330-345 USD.

[Hübie]

Kann mir gut vorstellen, dass demnächst eine Preisanpassung aus den Kanälen kommt. Schätz so August herum könnte man da was vermelden.

[Emperator]

Ich schätze mal die Preise werden gleich oder ähnlich zu Broadwell-E sein, nur gibt es halt 2 Kerne mehr zum gleichen Preis ;)
12C 1.723$
10C 1089$
8C 617$
6C 434$
4C 339$

[Feuerteufel]

Welche Generation soll jetzt eigentlich PCIE 4.0 bringen?

[dildo4u]

Wobei Kaby Lake X auch explizit als günstiger Einstiegsprozessor für die teure Plattform gedacht ist.
Immerhin verdient dort Intel auch mehr am Chipsatz.

Und falls Intels zukünftige 6 Kerner billiger werden als bisher müssen auch zwangsweise die QuadCores leicht im Preis sinken.
Mit steuern wäre man dann sowieso auch schon bei 330-345 USD.
Ich vermute das die 6 Kerner im 299 Sockel deutlich mehr PCI-E Lanes haben werden als Cannonlake und das lässt sich Intel Heute ordentlich bezahlen wenn man den 6800 und 6850k sieht.

[robbitop]

Die Frage ist, ob es bei SKL-X noch einen 6C geben wird. Das wird ja CFL übernehmen. Ggf packt man jetzt überall 2C drauf?

[gmb]

Natürlich gibt es die, hast du die News von Benchlife und digitimes nicht gelesen? SKL-X kommt mit 6C-12C Versionen.

[Leonidas]

Und hier dürfte der interessante Punkt liegen: Wie teuer werden die 6C der Enthusiasten-Plattform (SKL-X), wenn bei den Consumer-Modellen (CFL) demnächst auch 6C daherkommen? Oder gibt es die 6C von CFL schlicht mit höheren Preisen?

[5CH4CHT3L]

Und hier dürfte der interessante Punkt liegen: Wie teuer werden die 6C der Enthusiasten-Plattform (SKL-X), wenn bei den Consumer-Modellen (CFL) demnächst auch 6C daherkommen? Oder gibt es die 6C von CFL schlicht mit höheren Preisen?
Vielleicht haben die mehr PCIe-Lanes oder Intel trollt wieder alle und freigeschaltete 6-Kerner gibts nur auf X299. Ich denke aber die werden nur ein Übergang sein vom Release bis zu CFL

[The_Invisible]

Ich schätze mal die Preise werden gleich oder ähnlich zu Broadwell-E sein, nur gibt es halt 2 Kerne mehr zum gleichen Preis ;)
12C 1.723$
10C 1089$
8C 617$
6C 434$
4C 339$

Für den kleinsten 6C noch >400$ zu verlangen wäre aber schon dreist. Außer es hat dann auch der kleinste >=40PCIe Lanes. Da wäre dann aber trotzdem fast der 8C interessanter wenn es so kommt.

[Gandharva]

Der SKL-X 6-Kerner wird wegen dem aufgebohrten Cache nicht im selben Preissegment liegen (müssen). >400€ wird der imho ziemlich sicher kosten.

[Emperator]

Es ist ja nicht nur der Cache, sondern auch noch Quad-Channel, mehr PCIe-Lanes, doppelter maximaler Ramausbau und wahrscheinlich auch ein bisschen mehr Takt durch den höheren TDP-Spielraum der großen Plattform.

Ich schätze mal, das Intel versuchen wird das der SKL-X 6er so leistungsmäßig zu positionieren, das er den R1700x in Benchmarks schlägt, denn dann würden 400-450$ nicht zu teuer klingen.

[Linmoum]

https://i.gyazo.com/dbb731fd27712a25fb0e7303d5502ae5.png
https://cdn.videocardz.com/1/2017/05/Intel-SkylakeX-KabyLakeX-series.jpg

https://videocardz.com/69457/specifications-of-intels-core-x-i9-and-i7-series-supposedly-leaked

[Kriegsgeier]

I9 7820 darf nicht mehr als 520€ kosten

[BoMbY]

Welche Generation soll jetzt eigentlich PCIE 4.0 bringen?

Vermutlich frühestens Cannon Lake. Wobei da ja der Prozess Probleme macht, und es erstmal nicht nach Desktop-CPUs damit aussieht.

Edit: Oder auch nicht (http://www.kitguru.net/components/motherboard/paul-taylor/intel-300-series-chipsets-to-provide-usb-3-1-gen2-and-gigabit-wi-fi/). Vielleicht 2019 dann.

[dildo4u]

Der Takt ist verrückt,165 TDP?

I9 7820 darf nicht mehr als 520€ kosten
Warum bei dem Takt zersägt er Ryzen 1800X.

[y33H@]

LOL, die Slide mit dem grausamen Marketing-Deutsch :usad:

[MiamiNice]

Die Preisschilder würden mich jetzt schon sehr interessieren. Vor allem das Preisschild am 10 Kerner. Um 1000 Euronen?
Wen das mit den Lanes stimmt ist das schon frech, imo.

[dildo4u]

Wie Absurd sind eigentlich die Intel Preise,6 Core 420€,8 Core 1100€. What?