AMDs CPU-Architekturen-Strategie (Skybridge, K12, Zen, ...)

[robbitop]

Es gibt überhaupt keine Roadmap mehr zu irgend welchen Nachfolgern von AMD.
AMD scheint warum auch immer keine Infos mehr preisgeben zu wollen, neue Produkte werden Scheibchenweise vorgestellt, wie letztens zB die ARM Server-Chips.

Solange trotzdem regelmäßig etwas Neues erscheint, finde ich das ok.

Wie Fondness sagt, ist AMD seit dem Führungswechsel deutlich zugeknöpfter. Man versprach schließlich die "Execution" (der Roadmaps), die Lösung dieses Versprechens scheint zu sein, dass es keine Roadmaps mehr gibt :freak:
Eigentlich liefert AMD doch ziemlich regelmäßig in den letzten 2-3 Jahren. Immerhin lieferte man sogar Richland als man merkte, dass Steamroller sich verschieben wird. Und der war Out-of-the-Box doch ein recht gutes Leistungs/Watt Upgrade zu Trinity. Auch Beema kam jetzt sehr zeitig nach Kabini und ist deutlich besser als sein Vorgänger.

Ich bin gespannt, was AMD zukünftig macht.

Ich spekuliere:

- BD einstampfen
- neue µ-Arch mit Fokus auf mobile / Leistung pro Watt (die man ähnlich einsetzen kann wie Intel seine Cores einsetzt)
- Katzen einstampfen
- ARM für SFF und µ-Server

Katzen und ARMs überschneiden sich zu sehr. Netbooks sind tot und x86 Tablets -zumindest aktuell- eine low cost Marktnische. ARM dominiert bei SFF.

[YfOrU]

Katzen und ARMs überschneiden sich zu sehr. Netbooks sind tot und x86 Tablets -zumindest aktuell- eine low cost Marktnische. ARM dominiert bei SFF.

Unterschätz das Segment der Low-Cost x86 PCs/Notebooks nicht. Hier hat AMD vergleichsweise wenig Konkurrenz und der Markt löst sich auch nicht in Luft auf. Bei Mainstream ARM SoCs gibt es massig Mitbewerber. Nicht zu vergessen das man bei Microsoft durchaus bis drei zählen kann und deshalb seit geraumer Zeit laut über neue Lizenzmodelle nachdenkt. Windows in einer leicht eingedampften Variante ist einem Chrome OS immer noch in praktisch jedem Fall vorzuziehen.

[robbitop]

Die Frage ist, ob sich dafür eine eigene µ-Arch lohnt. Man könnte stattdessen von der großen CPU eine Maske mit weniger Kernen und kleinerer GPU nehmen. Und/oder auch salvage Parts. So wie Intel mit Pentium und Celeron.

[YfOrU]

Ja, es wäre für AMD eine Möglichkeit die Entwicklungskosten zu reduzieren. Wobei ich hier schon größere Einschnitte erwarten würde. Zwei CPU Designs mit unterschiedlichen Fokus auf Basis der gleichen Architektur wären denkbar. Das hat AMD bei BD im Endeffekt auch schon praktiziert.

[fondness]

Die RnD Ausgaben in der CPU-Sparte sind im letzten Jahr jedenfalls massiv zurück gegangen.

[Nakai]

Ich spekuliere:

- BD einstampfen
- neue µ-Arch mit Fokus auf mobile / Leistung pro Watt (die man ähnlich einsetzen kann wie Intel seine Cores einsetzt)
- Katzen einstampfen
- ARM für SFF und µ-Server

Katzen und ARMs überschneiden sich zu sehr. Netbooks sind tot und x86 Tablets -zumindest aktuell- eine low cost Marktnische. ARM dominiert bei SFF.

Full Ack.

Wahrscheinlich sehen wir nächstes Jahr noch ein Update von Carrizo/Beema in irgendeiner Form, dann wars das. Man hat schon gesehen, wie spärlich die Roadmaps von AMD derzeit aussehen.

Die RnD Ausgaben in der CPU-Sparte sind im letzten Jahr jedenfalls massiv zurück gegangen.

Grundsätzlich wird wohl nicht mehr soviel neuentwickelt werden müssen. Das zusammen"bauen" von APUs/SOCs geht ja vergleichsweise schnell. Außerdem kann das auf andere Sparten ausgelagert werden.

Die Frage ist, ob sich dafür eine eigene µ-Arch lohnt. Man könnte stattdessen von der großen CPU eine Maske mit weniger Kernen und kleinerer GPU nehmen. Und/oder auch salvage Parts. So wie Intel mit Pentium und Celeron.

Haswell skaliert von 15W aufwärts. Das muss AMD auch tun.

[AnarchX]

Haswell skaliert von 15W aufwärts. Das muss AMD auch tun.
Haswell gibt es aber auch als <10W SoC. Aber das sollte wohl Carrizo nachliefern können.

[Nakai]

Haswell gibt es aber auch als <10W SoC. Aber das sollte wohl Carrizo nachliefern können.

Abwarten...:freak:

Carrizo soll wohl mit HighDense-Libraries gefertigt werden, was ein 15-30%ige Flächen- und Energieersparnis bringen sollte. Anders kann ich mir die 65W-TDP nicht erklären.

Ich bin definitiv auf die A8-Modelle von Beema gespannt, vor allem in welchen Bereichen, die wildern.

[Unicous]

@Nachfolger Diskussion


Also "offiziell" gibt es nichts. Aber letztes Jahr schwirrte das hier umher

http://i.imgur.com/7MNoRjM.png

Und bei Digitimes wurde Nolan auch schon benannt.

http://www.digitimes.com/news/a20131218PD214.html

bzw. noch früher hier

http://www.digitimes.com/news/a20130716PD202.html

http://www.techpowerup.com/187506/amd-kaveri-apu-successor-named-carizo-coming-in-2015.html

Fondness wird wahrscheinlich gleich wieder "It's a Faaaaake" schreien, aber ich denke, das könnte schon hinkommen. Ob die Planung von 2013 den Plänen für 2014/2015 entspricht, ist natürlich das große Fragezeichen. Insbesondere durch die "Joint Venture" 14nm Prozess Ankündigung.

[AnarchX]

Amur/Nolan wurden auch in einer aktuellen Job Anzeige von AMD genannt.

[Knuddelbearli]

Nolan wäre dann immer noch ohne HSA? oO

[Unicous]

Sagt wer?

Auf der Folie steht "Full HSA programming model"... auch für Beema. Dass das nicht stimmt heißt ja nicht, dass der Nachfolger es auch nicht kann.:wink:

[robbitop]

Haswell skaliert von 15W aufwärts. Das muss AMD auch tun.
Es ging bei dem Argument nicht um die TDP sondern um ein billiges Produkt für Billigmärkte.

Aber unabhängig davon: ja - genauso muss AMD auch skalieren. Und das meinte ich ja mit:

- neue µ-Arch mit Fokus auf mobile / Leistung pro Watt (die man ähnlich einsetzen kann wie Intel seine Cores einsetzt)

[Knuddelbearli]

Sagt wer?

Auf der Folie steht "Full HSA programming model"... auch für Beema. Dass das nicht stimmt heißt ja nicht, dass der Nachfolger es auch nicht kann.:wink:

argh hab da MSA gelesen und mich gewundert was das sein soll ^^ steht ja auch bei Beema der nicht HSA fähig ist, und wo ich auch MSA gelesen habe.

[Unicous]

Amur/Nolan wurden auch in einer aktuellen Job Anzeige von AMD genannt.

Na gut, diese Linkedin Dinger würde ich persönlich nicht für voll nehmen. Die schreiben da gerne hochtrabend an was für tollen Projekten sie doch mitgearbeitet haben, dabei wurden die längst gecancelt.:freak:


edit: Ach sorry. Job Anzeige. Ja stimmt. Da war was.

Amur ist definitiv ein Projekt, dass aus der Planungs bzw. Simulationsphase heraus ist d.h. es könnte schon Prototypen geben, da es mehrere Sichtungen in CPU/GPU Tools gab/gibt. Aber für Krishna/Wichita gab es auch working silicon von daher muss man hier auch abwarten ob da ein Produkt draus wird.

[S940]

Eigentlich liefert AMD doch ziemlich regelmäßig in den letzten 2-3 Jahren. Immerhin lieferte man sogar Richland als man merkte, dass Steamroller sich verschieben wird.
Ja klar, aber der stand auf keiner Roadmap :freak:

Ich spekuliere:

- BD einstampfen
- neue µ-Arch mit Fokus auf mobile / Leistung pro Watt (die man ähnlich einsetzen kann wie Intel seine Cores einsetzt)
- Katzen einstampfen
- ARM für SFF und µ-Server

Katzen und ARMs überschneiden sich zu sehr. Netbooks sind tot und x86 Tablets -zumindest aktuell- eine low cost Marktnische. ARM dominiert bei SFF.Seh ich grundsätzlich auch so, aber ich bin ein Katzenfan, von daher hoffe ich, dass sie uns erhalten bleiben.

Deshalb denke ich mal positiv und sehe da kein Überschneidungsproblem. Das mag aus Watt/Performancesicht stimmen, aber zw. Katzen- und ARM-Kernen bietet nur eine Architektur x86-Kompatibilität und mittelfristig bis ~2020 wird AMD das x86 sicherlich nicht komplett aufgeben. Dazu ist es bei allem Mobile-Hype immer noch zu wichtig.

Ich sehe da eher Synergieeffekte. Die Kätzchen haben z.B. bereits eine einigermaßen schnelle, sparsame, wenig platzfressende 128bit FPU, wieso sollte man die nicht auch für ein ARM-AMD-Core verwenden? Mann muss das Rad ja nicht 2x erfinden. Für ultralowpower Sachen kann man die orginalen ARM-Kerne von der Stange nehmen, aber wenn man eine eigene ARM-Architektur auf die Beine stellen will, um besser zu sein, kommt man ziemlich schnell in die Designregionen der aktuellen Katzenkerne.

Für einen performaten aber immer noch stromsparenden ARM-Kern von AMD böte es sich aus meiner Sicht an, im Katzenrevier zu wildern.

[AnarchX]

Langfristig kommt man wohl mit der Standardware von ARM eh nicht aus. Insofern könnte man die ARM-ISA-Kompatibilität vielleicht gleich in alle AMD-CPU-Architekturen integrieren.

Broadcom hat es ja vorgemacht, wie man einen MIPS-Core in einem ARMv8 "Sandy Bridge" umbaut: http://www.forum-3dcenter.org/vbulletin/showthread.php?t=546951

[mczak]

Die Frage ist, ob sich dafür eine eigene µ-Arch lohnt. Man könnte stattdessen von der großen CPU eine Maske mit weniger Kernen und kleinerer GPU nehmen. Und/oder auch salvage Parts. So wie Intel mit Pentium und Celeron.
Naja also mittlerweile gibt es ja auch Silvermont Pentiums und Celerons...
Ausserdem müsste dafür die grosse Architektur _deutlich_ besser sein als das momentan bei AMD der Fall ist.
Ich frage mich allerdings auch wie die Katzen noch verbessert werden könnten, Loop Buffer hat man schon und allzu aufwendige Tricks lohnen sich kaum solange das eine schlanke durchgehende "2-fach" Architektur ist. Das grösste Verbesserungspotenzial sehe ich bei der Speicherpipeline, die Latenz des L2 ist nicht so berühmt wobei natürlich der halbe Takt bewusst aus Stromverbrauchsgründen gewählt wurde und die komplexe Organisation (shared durch 4 Kerne) auch nicht hilft. Die Speicherlatenz hingegen ist einfach bloss schlecht, und trotzdem ist die CPU-GPU Integration nicht so gut wie sie sein könnte. Dual-Channel könnte ein Thema werden, ich erwarte allerdings eine Bandbreiteneffizienzsteigerung von GCN 2.0.
Bei der grossen Architektur weiss ich gar nicht wo anfangen mit kritisieren :-). Meine Vermutung ist das Konzept mit den Modulen geht einfach nicht auf. Prinzipiell würde es schon Sinn machen den SIMD-Cluster zu teilen, allerdings sind wahrscheinlich einfach die Nachteile zu gross (die Daten hin- und herzuschieben ist weder schnell noch energieeffizient).

[Knuddelbearli]

Naja vor allem beim Speichercontroller kann man zumindest Stromtechnisch gegenüber Intel noch viel aufholen.

[S940]

Langfristig kommt man wohl mit der Standardware von ARM eh nicht aus. Insofern könnte man die ARM-ISA-Kompatibilität vielleicht gleich in alle AMD-CPU-Architekturen integrieren.

Jupp, v.a. bastelt AMD ja sowieso schon an einem "High-Performance" ARM Core, also das wird eher schneller gehen.

Ich frage mich allerdings auch wie die Katzen noch verbessert werden könnten, Loop Buffer hat man schon und allzu aufwendige Tricks lohnen sich kaum solange das eine schlanke durchgehende "2-fach" Architektur ist.
Ja aber der Loop-Puffer ist nur halbherzig implementiert,das ist kein extra Speicher, sondern ein fester Bereich im L1I-Cache. Das spart dann nur Strom (da man nicht den ganzen L1 absuchen muss), aber bietet keinen Leistungsgewinn, da die Befehle nachwievor aus dem I-Cache geladen werden und decodiert werden müssen. Also da böte sich für zukünftige Designs schon eine Umplazierung nach den Decodern an.
Ansonsten könnte man sich noch überlegen, den AGLU-Ansatz des Bulldozers zu übernehmen und anstatt 2xINT, 1xStore+1xLoad 4 AGLUs zu verbauen. Aber ob wieviel was bringt und die Verkomplizierung des Designs wert ist .. kA. Ist ja so schon verwunderlich, dass AMD Load+Store Pipe nicht kombiniert hat. Das sollte man eventuell noch eher anpacken.

Ansonsten: Wenn man in die Effizienzecke will, böte sich Hyperthreading auch noch an. AMD hat da ja jetzt Erfahrungen von der BD-FPU.
Naja vor allem beim Speichercontroller kann man zumindest Stromtechnisch gegenüber Intel noch viel aufholen.Naja, der muss sowieso bald HSA-kompatibel werden, allerdings kostet das eher Leistung (Latenz), wie man bei Kaveri gesehen hat. Aber vielleicht verbreitert AMD dafür auch ein paar interne Busse.

[Nakai]

Ich frage mich allerdings auch wie die Katzen noch verbessert werden könnten, Loop Buffer hat man schon und allzu aufwendige Tricks lohnen sich kaum solange das eine schlanke durchgehende "2-fach" Architektur ist. Das grösste Verbesserungspotenzial sehe ich bei der Speicherpipeline, die Latenz des L2 ist nicht so berühmt wobei natürlich der halbe Takt bewusst aus Stromverbrauchsgründen gewählt wurde und die komplexe Organisation (shared durch 4 Kerne) auch nicht hilft. Die Speicherlatenz hingegen ist einfach bloss schlecht, und trotzdem ist die CPU-GPU Integration nicht so gut wie sie sein könnte. Dual-Channel könnte ein Thema werden, ich erwarte allerdings eine Bandbreiteneffizienzsteigerung von GCN 2.0.
Bei der grossen Architektur weiss ich gar nicht wo anfangen mit kritisieren :-). Meine Vermutung ist das Konzept mit den Modulen geht einfach nicht auf. Prinzipiell würde es schon Sinn machen den SIMD-Cluster zu teilen, allerdings sind wahrscheinlich einfach die Nachteile zu gross (die Daten hin- und herzuschieben ist weder schnell noch energieeffizient).

Ich habe es zwar schonmal geschrieben, aber die Katzen sind eine sehr gute ausgewogene, und nahezu, bottle-neck freie Architektur. Es gibt keine erwähnenswerte Nachteile. Klar, die Cache und Speicherperformance könnte besser sein, aber eigentlich gibt es keine Nachteile bei Jaguar/PUMA+- Ergo sollte die Architektur endlich mal in die Breite skaliert werden und das FrontEnd aufgebohrt werden, um eben mehr Breite zu füttern.

Ich sehe es jedoch genauso, die Katzen werden auf langer Sicht eingestampft. 2015 sehe ich noch eine Neuauflage, danach gehts zu ARM.
Die Katzen könnten der Grundbaustein für eine neue Microarchitektur in 2016 sein. Ein Beema-A8 mit ausgefahrenen Krallen wird endlich mal die Möglichkeiten der Katzen verdeutlichen.

[mczak]

Ich habe es zwar schonmal geschrieben, aber die Katzen sind eine sehr gute ausgewogene, und nahezu, bottle-neck freie Architektur. Es gibt keine erwähnenswerte Nachteile. Klar, die Cache und Speicherperformance könnte besser sein, aber eigentlich gibt es keine Nachteile bei Jaguar/PUMA+- Ergo sollte die Architektur endlich mal in die Breite skaliert werden und das FrontEnd aufgebohrt werden, um eben mehr Breite zu füttern.
Die Frage ist halt ob das überhaupt geht ohne Perf/W Einbussen (für kleine TDP). Bis jetzt habe ich jedenfalls noch keinen Chip gesehen der wirklich das Gegenteil beweist. Cortex-A15 z.B. wäre so ein Chip und der beweist wohl eher dass es nicht geht... Silvermont ist ja auch noch etwas einfacher gestrickt als Jaguar - intel's core Architektur kommt auch nicht wirklich vernünftig in den <10W Bereich. Der einzige Chip der da zur Zeit erfolgreich ist ist wohl Apple's A7 - der ist zwar sehr interessant aber ob der am Ende wirklich besser ist ist auch nicht klar. IPC ist natürlich um Klassen besser aber das wird entsprechend erkauft durch den geringeren Takt (und dass der Chip bloss 2 Kerne hat ist auch kein Zufall).

[HOT]

Die ziehen eher die BD-Linie weiter runter (Carrizo mit 60h macht mit max.65W ja schon einen Schritt in die Richtung) und ersetzen die kleinen Katzen durch ARMs, das ist viel wahrscheinlicher.

[robbitop]

Breite wird oftmals überschätzt. Die 4. ALU brachte Haswell so gut wie keine Leistung.
K7 war kaum schneller als P6. (wobei der Vergleich schwierig ist, da verschiedene µ-Archs)
A15 ist 3 issue und wird von Silvermont und Jaguar überrannt. Cyclone liegt in etwa auf Jaguar IPC Level und ist super breit...

[fondness]

Es ist vor allem auch eine Frage der Zählweise. Jedenfalls kann man davon ausgehende das die ALUs selbst nicht limitieren, denn nichts ist leichter als das Design breiter zu mache, die Kunst besteht darin die ALUs zu füttern.

[Coda]

K7 war kaum schneller als P6. (wobei der Vergleich schwierig ist, da verschiedene µ-Archs)
Die waren auch gleich breit, doofer Vergleich.

[Effe]

Warum sollte man so ein gutes Design wie Jaguar/Puma einstampfen? Eher sollte man versuchen es hochzuskalieren, um Bulldozer damit abzulösen.

[Schaffe89]

Also wenn Jaguar/Puma eingestampft wird, dann würde mich das schon sehr wundern.
Seit Jahren des einzige Produkt das wirklich gut ist.

[Undertaker]

A15 ist 3 issue und wird von Silvermont und Jaguar überrannt. Cyclone liegt in etwa auf Jaguar IPC Level und ist super breit...

Hmm? Imo unterschätzt du da die ARMs aber gewaltig: A15 liegt laut Geekbench, Browsertests und anderen Benchmarks etwa zwischen Silvermont und Jaguar/Puma+, Cyclone weit(!) davor.

[robbitop]

Die waren auch gleich breit, doofer Vergleich.
War K7 nicht 3 issue und P6 2 issue?

[Coda]

Dachte P6 war auch 3-issue? Lang her, könntest auch recht haben.

[robbitop]

Hmm? Imo unterschätzt du da die ARMs aber gewaltig: A15 liegt laut Geekbench, Browsertests und anderen Benchmarks etwa zwischen Silvermont und Jaguar/Puma+, Cyclone weit(!) davor.
IIRC gab es da mal Benches, bei denen er kaum schneller als der alte in Order Atom pro Takt war.

In den Smartphone Benchmarks ist Cyclone pro Takt fast doppelt so schnell.

[Ravenhearth]

Die RnD Ausgaben in der CPU-Sparte sind im letzten Jahr jedenfalls massiv zurück gegangen.

Das ist eigentlich genau das Gegenteil von dem, was AMD braucht. Da sie vor allem bei der Architektur der großen Cores deutlich zurückhängen, wäre es eher angebracht mehr Ressourcen zu investieren, um aufzuholen. Ich befürchte, dass AMD sich so kaputtspart.

Carrizo sieht für mich auch eher nach Kaveri 2.0 aus, ähnlich zu Trinity -> Richland oder Kabini/Temash -> Beema/Mullins. Ein sehr ähnlicher Chip, bei dem man dann die TDP auf 65W absenkt, einen kleinen Chipsatz integriert und den eventuell vorhandenen DDR4-Speichercontroller freischaltet. Auf den Die-Shots von Kaveri war schon erkennbar, dass der Chip quasi über einen zweiten Speichercontroller verfügt. Ist mittlerweile klar, was genau das war (DDR3, DDR4, GDDR5)?

[Gipsel]

War K7 nicht 3 issue und P6 2 issue?
Dachte P6 war auch 3-issue? Lang her, könntest auch recht haben.
Schwierig zu vergleichen. Beide hatten 3 Decoder. P6 war iirc 5-issue, K7 (bis K10) 9-issue (3 ALU + 3 AGU + 3 FPU) wenn man richtig zählt (K7 hatte aber eine einfachere Zuordnung der issue-Ports zu Ausführungseinheiten, was das Design des Schedulers vereinfacht, aber den Vorteil größer aussehen läßt, als er ist).

Beide konnten einen Durchsatz von bis zu drei x86 Instruktionen pro Takt dauerhaft aufrecht erhalten, in dem Sinne sind sie beide 3way Designs, beim K7 ging es nur für mehr Kombinationen. Der P6 hatte tatsächlich nur zwei Integer-ALUs, K7 bekanntlich drei.

[Coda]

Dafür hat P6 eine unified reservation stage, K7 eine pro ALU. Anyway.

[S940]

Warum sollte man so ein gutes Design wie Jaguar/Puma einstampfen? Eher sollte man versuchen es hochzuskalieren, um Bulldozer damit abzulösen.
Jupp seh ich auch so. Mit den Synergieeffekten bei gleichzeitiger ARM-Nutzung müsste man quasi nur "eineinhalb" Designs supporten. Das sollte aus Kosten-/Nutzensicht das Optimum sein.

Als High-End Chip kann man noch ein paar Katzenkerne extra dazugeben und den ans Taktmaxium hochtaktet, das sollte in Zukunft mit immer besserer Multicore-Unterstützung ausreichen.

Aber warten wirs mal ab. Irgendwann wird AMD schon Roadmaps präsentieren müssen.

[Duplex]

Also wenn Jaguar/Puma eingestampft wird, dann würde mich das schon sehr wundern.
Seit Jahren des einzige Produkt das wirklich gut ist.
AMD wird sich von dieser Architektur bestimmt nicht trennen, so einfach macht man das nicht, die Konsolenchips basieren auf dieser Technologie, ARM wird dieses Gebiet nicht ersetzen, man wird weiterhin auf x86 setzen, es hat doch bis jetzt funktoniert und die Gewinne lassen sich doch erst seit kurzem dank Positive Konsolen Geschäfte mit Sony & MS auszahlen.

Also wenn AMD etwas einstellen, dann fällt mir nur folgendes ein, 1. VLIW, 2. K10 & 3. Bulldozer.

Die Jaguar/Puma Architektur kann man einfacher erweitern weil es sich hier um ein voll Syntetisches Design handelt, das spart im Vergleich zu Bulldozer eine Menge Geld ein.

30% mehr IPC, DDR4 Controller> 512 Bit FPU > AVX3, danach kann man 2 Masken erstellen, APUs mit 4-8 Kerne & CPUs mit 8-16 Kerne.

Die Pipeline von Jaguar lässt sich sicherlich noch anpassen damit man höhere Taktraten ohne IPC Verlust erreichen kann, wichtig ist dann auch ein schnelles Cache Management wie Intel.

[S940]

512 Bit FPU > AVX3
Davon halte ich nichts, wär für ne Architektur wie Jaguar zuviel.

Wer 256-512bit FMA auslasten kann/will, dem wird AMD zur Nutzung von HSA/APU/GCN raten.

Man darf ja auch nicht vergessen, woher Larrabee mit den 512bit Vektoren kommt, das sollte die x86-Konkurrenz zu den aufkommenden GPGPU-Karten sein.

Sowas in ne x86-CPU einzubauen kann man machen, aber wenn man bereits eine gute GPU und HSA hat, muss es nicht unbedingt sinnvoll sein.

[robbitop]

Wie lustig das hier immer klingt. Einfach dies und jenes ranklatschen und schon ist das Design High End oder SFF. Ein Design ist nur beschränkt skalierbar, erweiterbar und umbaubar. Und auch die ISA baut man nicht mal eben um. Man kann sicherlich gewisse Synergie-Effekte nutzen - das wars dann aber. Ansonsten muss man viel neu machen.

[HOT]

Warum sollte man so ein gutes Design wie Jaguar/Puma einstampfen? Eher sollte man versuchen es hochzuskalieren, um Bulldozer damit abzulösen.
Weil das nicht geht. Die Stärken der µArch liegt in seiner geringen Saklierung. Wenn du da jetzt mehr dranklatscht wirds ineffizient. Besser wäre es BD mit der Katzen-Erfahrung umzudesignen. Die Katzen würden also indirekt weiterleben. Meiner Ansicht nach macht AMD genau das bei den 60h-Modulen ggü. den ursprünglich als Excavator vorgesehenen 40h-Modulen.
Und mit einem selbst designten ARM fährt man in Mullins-Tablet-Bereichen evtl. erheblich besser unter Android. Bei Windows ist es ja weit weniger tragisch, aber auch da werden die meisten mobil-Apps ARM sein. Die Katzen sind eher ne als Übergangslösung zu verstehen und alles andere als optimal. Nur müssen die Produkte natürlich erst mal auf den Markt und da ist man mit den Katzen sehr gut bedient gewesen, diese Zeit zu überbrücken und erhebliche Praxiserfahrung mit vollautomatisierten CPU-Deisgns zu gewinnen.

So lassen sich i.Ü. auch deutlich leichter 8-Modul-Server-Varianten designen, wenn die Module erheblich kleiner und effizienter sind. 60h bringt die Module in die richtige Richtung und dessen Nachfolger wird hoffentlich diesen elenden iNB-Hub ersetzen.

[Nakai]

Breite wird oftmals überschätzt. Die 4. ALU brachte Haswell so gut wie keine Leistung.
K7 war kaum schneller als P6. (wobei der Vergleich schwierig ist, da verschiedene µ-Archs)
A15 ist 3 issue und wird von Silvermont und Jaguar überrannt. Cyclone liegt in etwa auf Jaguar IPC Level und ist super breit...

Es kommt drauf an. Sicherlich hat Jaguar mit seinem 6-Issue-Design ordentlich Ressourcen, aber ich bin mir nicht sicher, ob die nicht eher wie beim K7/8-Design organisiert sind. Es sieht so aus, also ob 2 ALUs und 2 AGUs, jeweils einen Scheduler haben.

@HOT:
Die ziehen eher die BD-Linie weiter runter (Carrizo mit 60h macht mit max.65W ja schon einen Schritt in die Richtung) und ersetzen die kleinen Katzen durch ARMs, das ist viel wahrscheinlicher

Ja, vorerst schon. Vor Ende 2015 sollten wir da auch nicht viel Neues zu sehen bekommen.

So lassen sich i.Ü. auch deutlich leichter 8-Modul-Server-Varianten designen, wenn die Module erheblich kleiner und effizienter sind. 60h bringt die Module in die richtige Richtung und dessen Nachfolger wird hoffentlich diesen elenden iNB-Hub ersetzen.

Ich sehe das Modul-Design als Fehler an. Ich weiß nicht, wieviel da noch was gerettet werden kann.

[HOT]

Zu behaupten, das Moduldesign sei ein Fehler ist genau so, als wollte man behaupten SMT wäre ein Fehler. Du siehst, die Behauptung das Moduldesign sei ein Fehler macht einfach keinen Sinn. Es hat alles Vor- und Nachteile, es kommt wie immer auf den Anwendungszweck und das Umfeld an. Für AMD wäre es sicher sinnvoll die Stärken beider µArchitekturen miteinander zu verbinden und eine neue Infrastruktur (auf dem Die) zu erschaffen.

[robbitop]

Für mich ist n issue min(ALU, decoder). 4 decoder aber nur 2 ALUs? 2 issue. 10 ALUs aber nur 3 decoder? 3 issue. Also die Anzahl an INT Operationen die pro Takt dekodiert und ausgeführt werden können. :)

[Unicous]

Das Modulkonzept hat wunderbar funktioniert. Nur hat es leider nicht zu den gewünschten Leistungsteigerungen geführt, da AMD die ST-Leistung nicht steigern konnte was zu großen Teilen ja auch an den arschlangsamen Caches liegt. Mit einer ST-Leistung wie Nehalem/Westmere oder gar SB wäre das Modulkonzept sehr gut aufgegangen. Nun fährt man das immer mehr zurück und es wird sich zeigen, inwieweit das bei Excavator Früchte trägt.

Ich sehe auch das Bulldozerkonzept an sich noch nicht als gescheitert an. Nur war die Leistung und auch die Zeit noch nicht reif für solch einen Schritt, man tut sich weiterhin schwer mit Parallelisierung in Standardanwendungen.

Und nicht zuletzt war ja das Problem bei Bulldozer/Piledriver, dass der Prozess extrem beschissen ist/war. Hätte man die Leistungsaufnahme unter 32nm in den Griff bekommen, hätte Bulldozer im Serverbereich sicherlich ein wenig mehr reißen können. So musste man die Taktraten bis ins Bodenlose senken um überhaupt MCM-Kerne in eine annehmbare TDP zwängen zu können.

Und nein, es kann nicht nur am design gelegen haben. Wenn Llano, Bullozer, Piledriver und Trinity/Richland solch im Vergleich bescheidene Leistungsaufnahme haben, aber bei den idle-Werten mehr als konkurrenzfähig sind, je nach Board sogar geringere Werte als Intel aufweisen, muss etwas beim Prozess nicht stimmen.

Mit Kaveri stagniert man mit dem Takt aber hat gleichzeitig bei der Singlethread-Leistung wieder zugelegt, was sich auch positiv auf die MT-Leistung auswirkt und hat gleichzeitig die Leistungsaufnahme zumindest bei niedrigeren TDPs runtschrauben können. Ich habs schon öfter gesagt, Mobile Kaveri könnte da wirklich noch um Einiges zulegen, zumal der Turbo auch deutlich besser zu greifen scheint. Gibt ja schon ES-Samples mit 2,7 GHz Base und 3,6 GHz Turbo. 200 Mhz mehr als das Top Richland Modell (A10-5750M) und 100 MHz mehr Turbo. Das klingt jetzt nicht nach außergewöhnlich viel, aber wenn man bedenkt, das weder Trinity noch Richland ordentlich boosten konnten und Kaveri das anscheinend deutlich besser beherrscht könnte Kaveri doch deutlich positiver überraschen als im Desktop.

tl;dr
Das Konzept ist gut. Die Ausführung (bisher) war nur mehr als schlecht.

[Nakai]

Zu behaupten, das Moduldesign sei ein Fehler ist genau so, als wollte man behaupten SMT wäre ein Fehler. Du siehst, die Behauptung das Moduldesign sei ein Fehler macht einfach keinen Sinn. Es hat alles Vor- und Nachteile, es kommt wie immer auf den Anwendungszweck und das Umfeld an. Für AMD wäre es sicher sinnvoll die Stärken beider µArchitekturen miteinander zu verbinden und eine neue Infrastruktur (auf dem Die) zu erschaffen.

Reinher vom Aufbau sehe ich es als negativ an, die Instruktionen hin und her schaufeln zu müssen. Obwohl Steamroller das Frontend dramatisch überarbeitet bekommen hat, kommen kaum mehr IPC dabei raus. Im Schnitt reicht es aus, den Taktunterschied(im Vgl. zum Vorgänger) wettzumachen. Intel ist da viel besser mit SMT dran. Bei Intel liegt ja alles auf einem Kern. FPU-Ports sind mit INT-Ports teilweise zusammengelegt, welche durch einen UnifiedScheduler gefüttert werden. Man hat verdammt viele Ausführungsressourcen, welche bei MT besser ausgelastet werden. Bulldozer wird zwar auch erst richtig gut, wenn viele Tasks parallel laufen, aber von der Energieeffizienz ist BD trotzdem schwach. Anscheinend braucht das Modulkonzept mehr Pipeline-Stages. Ob das an der Konzeption von AMD liegt, mehr Takt erreichen zu wollen, oder, ob man es anders nicht hingekriegt hat, darüber kann man mutmaßen. Anscheinend laufen bei Bulldozer auch die Load/Store für die FPU über die Integer-Kerne und deren Load/Store-Queue. Das ist bei Intel im Grund nicht anders, aber ich vermute, dass man die FPU deutlich näher an den Int-Kern gesetzt hat.

Für mich ist n issue min(ALU, decoder). 4 decoder aber nur 2 ALUs? 2 issue. 10 ALUs aber nur 3 decoder? 3 issue. Also die Anzahl an INT Operationen die pro Takt dekodiert und ausgeführt werden können

Also ALU? Da wäre Intel-Nehalem nur ein 3fach-Design. Nein, die Problematik ist viel komplizierter. Nicht alle Operationen dauern gleich lange. Viele Gleitkommaoperation brauchen deutlich mehr Zyklen. Bestimmte komplexere Instruktionen können auch schon mal mehrere Zyklen brauchen. Im Endeffekt können deutlich mehr Instruktionen parallel ausgeführt werden, als Instruktionen dekodiert werden können. Es hat seinen Grund, wieso es notwendig ist, bestimmte Ports und Ausführungseinheiten zu duplizieren oder zusammenzulegen.

[robbitop]

Also ALU? Da wäre Intel-Nehalem nur ein 3fach-Design. Nein, die Problematik ist viel komplizierter. Nicht alle Operationen dauern gleich lange. Viele Gleitkommaoperation brauchen deutlich mehr Zyklen. Bestimmte komplexere Instruktionen können auch schon mal mehrere Zyklen brauchen. Im Endeffekt können deutlich mehr Instruktionen parallel ausgeführt werden, als Instruktionen dekodiert werden können. Es hat seinen Grund, wieso es notwendig ist, bestimmte Ports und Ausführungseinheiten zu duplizieren oder zusammenzulegen.

Ist mir alles klar. Ich und viele andere zählen trotzdem so.

[Coda]

Whatever!

[S940]

Wie lustig das hier immer klingt. Einfach dies und jenes ranklatschen und schon ist das Design High End oder SFF. Ein Design ist nur beschränkt skalierbar, erweiterbar und umbaubar.
Jupp, was da in Sachen AVX3 alles an die Load-Store-Units und Speicherbusse der Katzen zurollen würde ... ^^

Und auch die ISA baut man nicht mal eben um. Man kann sicherlich gewisse Synergie-Effekte nutzen - das wars dann aber. Ansonsten muss man viel neu machen.Seh ich nicht so. Solange die benötigten Funktionen schon bereit stehen, braucht man nur nen xyz-> µOp-Decoder.

Die wenigstens Chips laufen intern mit x86, die Katzen ja auch nicht. Von daher ist es grob gesehen egal, ob man vor die Ausführungseinheiten nun nen x86 oder nen ARMv8-Dekoder setzt, intern gibts sowieso nur MacroOps.

Grob würde ich sagen, dass sich ARMv8 und AVX128 relativ gut überlappen, im Detail hab ichs mir aber nicht angeschaut. Dass es geht zeigt ja das Beispiel von AnarchX mit dem MIPS-Design dass zu ARMv8 mutierte. Es geht also. Im MPR-Artikel steht auch:
The decoder is all new, of course, replacing the old MIPS64 R5 design with ARMv8http://linleygroup.com/mpr/article.php?id=11105

Im Großen und Ganzen wurde da also "nur" ein Dekoder vorgeflanscht, wie oben vermutet. Es ist also keine Hexerei.

[robbitop]

Ich kann mir nicht vorstellen, dass der eigentliche Kern nicht bei vielen Details auf ISA Spezifika zugeschnitten ist. Coda hat sowas vor einer ganzen Weile ja auch mal angedeutet.

[S940]

Ich kann mir nicht vorstellen, dass der eigentliche Kern nicht bei vielen Details auf ISA Spezifika zugeschnitten ist. Coda hat sowas vor einer ganzen Weile ja auch mal angedeutet.
Naja, bei den Ausführungseinheiten macht es zumindest keinen Unterschied, ob man da jetzt 1+1 unter ARM, MIPS oder x86 berechnen lässt, die ISA-Spezifika sind nur die Opcodes und die filtert der Decoder raus.

Problematisch wirds halt nur, wenn die eine ISA z.B. Befehle für Wurzelfunktionen anbietet, die andere aber nicht. Aber für solche Spezialfälle gibts Microcode. Das ist dann langsam, der Chip aber kompatibel. Solange es nicht überhand nimmt, akzeptabel. Mittlerweile sind die ganzen ISA-Erweiterungen allerdings ziemlich ähnlich, jeder bietet SIMD und diverse Befehle an. Da hat jede ISA mittlerweile das technisch Sinnvolle, die Unterschiede aus funktioneller Sicht zw. z.B. ARM NEON und AVX128 nicht gravierend.

Andere Spezifika gibts noch im Speichermodell, aber da ist ARMv8 auch ähnlicher geworden, wenn ich mich recht erinnere, das Thema hatten wir mal Letztens. Die Welt wärs auf alle Fälle nicht.

Andere ISA-Spezifika sehe ich jetzt nicht. Wie besagt, dass ganze ISA-Gedöns wird im Decoder abgearbeitet, der Rest ist ein moderner 08/15 RISC-Kern mit SIMD-FPU.

Apropos RISC, da fällt mir der AMD K5 ein, das soll angeblich auch nur ein AMD 29000 RISC-Core mit x86-Decoder gewesen sein. Ein paar Anpassungen wirds sicherlich auch gegeben haben, aber wie besagt, ne Hexerei ist das nicht.

[robbitop]

Ein K5 ist ungleich weniger komplex als moderne Kerne. Um Größenordnungen. Damals waren solche Abenteuer sicher wesentlich einfacher.
Ich sage ja nicht, dass es unmöglich ist. broadcom hat es ja auch gemacht. Aber Aufwand steckt sicher trotzdem genug drin.

[S940]

Ein K5 ist ungleich weniger komplex als moderne Kerne. Um Größenordnungen. Damals waren solche Abenteuer sicher wesentlich einfacher.
Wieso? Die x86-ISA hat sich zwar stark weiterentwickelt (64bit+SIMD), aber das Decoder-Problem sehe ich eher bei den (ur)alten x86-/x87-Befehlen.

Das hintern den Decodern kommt ist egal, das sind Architektur-Standardtricks, z.B. Loop-Buffer, Physikalische Registerfiles, sowas gibts überall, letzteres kommt sogar von RISC-Kernen. Die Idee des PPros und folgender Kerne ist ja gerade ein RISC-artiges Kerndesign unter x86 benutzen zu können.

Ich sage ja nicht, dass es unmöglich ist. broadcom hat es ja auch gemacht. Aber Aufwand steckt sicher trotzdem genug drin.
Naja, aber ich habe den Eindruck, dass Du meinst es wäre fast unmöglich und nur mit ner Menge Aufwand zu schaffen. Ich seh das deutlich entspannter, Hauptarbeit ist der Decoder, dann noch die MMU, aber sonst seh ich da keine großen Probleme. Steht ja auch beim Broadcom-Chip:
Translation simplifies the execution of certain complex ARM instructions. Although it may have been possible to translate ARM instructions directly into MIPS instructions, thereby reusing the entire XLP back end, the team decided to employ a more neutral micro-op format, which resulted in some minor modification of the function units.

Die reden da auch von "geringfügigen Modifizierungen", nicht von einer komplexen Mammutaufgabe.

[Duplex]

Kann man in einem Alpha (DEC) Prozessor auch ein x86 Decoder einbauen?

[Coda]

ARM und MIPS sind relativ nahe beisammen, weil beides RISC ist. Da gibt's keine komischen Instructions mit komplexen Adressierungsmodi oder den x87-Stack. Beide sind auch Register-Register-ISAs, während x86 bei jeder Operation auch vom Speicher laden oder speichern kann.

Ein x86-Core hat auch nach dem Decoder definitiv noch genügend x86-Eigenheiten mitzuschleppen um ordentliche Performance zu erreichen. Was alle Chips haben ist zum Beispiel die Adresskalkulation in den Load/Store-Einheiten, das findet man sonst so nicht. Dann gibt es noch so Eigenheiten wie sehr wenige Register (vor allem im 32-Bit-Modus) was man mit viel Register-Renaming und guter L1-Performance ausgleichen muss. Das muss man bei RISC-Chips sicher im Detail anders optimieren.

[S940]

Kann man in einem Alpha (DEC) Prozessor auch ein x86 Decoder einbauen?Was glaubst Du was der Athlon war und wieso der nen EV6-Alpha-Bus hatte? ;-)
Der Chefentwickler kam ja auch von DEC, da wurde viel mit- und übernommen, z.B. auch das Cachedesign mit den je 64kB D+I-Cache.

@Coda:
Jupp x87 ist ein Graus, wie schätzt Du das in Zukunft ein, wird mans in ~10 Jahren abschaffen können?

Was alle Chips haben ist zum Beispiel die Adresskalkulation in den Load/Store-Einheiten, das findet man sonst so nicht. Was meinst Du da mit "alle Chips", alle x86 ?

...Register-Renaming und guter L1-Performance ausgleichen muss. Das muss man bei RISC-Chips sicher im Detail anders optimieren. Wenn ich mich recht erinnere, dann kommt das Register Renaming auch aus der RISC-Ecke, als limitierenden Faktor seh ich da weniger die Architektur, als den Herstellungsprozess. Register gibts ja nicht umsonst, kostet Energie, Fläche, ggf. Latenz. Da wird man immer Versuchen ein Optimum zu haben. Sagen wir mal als Beispiel 64. Ob das dann 16 Architekturregister und 48 Schattenregister oder 32+32 sind, ist eher egal, da das Limit woanders liegt.
Oder anders gesagt: Ein zu x86 umgemodelter RISC-Chip hat automatisch mehr Schattenregister.

[fondness]

Hört sich an als könnte es am Montag eine neue Roadmap geben:

On Monday, AMD will be hosting a Core Innovation Update press conference in San Francisco at 9 AM PT, featuring top executives.

[Locuza]

Sollte es am Montag tatsächlich etwas bezüglich einer Core-Roadmap geben, meine Tränen und Taschentücher sind bereit. ;(

[Unicous]

Hört sich an als könnte es am Montag eine neue Roadmap geben:

Is ja nicht so, als hätte ich das nicht schon tausend mal erwähnt, in den letzen Wochen.:wink:

[Duplex]

Was glaubst Du was der Athlon war und wieso der nen EV6-Alpha-Bus hatte? ;-)
Der Chefentwickler kam ja auch von DEC, da wurde viel mit- und übernommen, z.B. auch das Cachedesign mit den je 64kB D+I-Cache.
K7 & K8 waren damals einer der Erfolgreichsten Architekturen von AMD !

Hoffentlich wird sich AMD bald was neues einfallen lassen, Jim Keller ist seit 2012 wieder bei AMD tätig, es gab mal ne Spekulation das AMD wieder ab 2015 konkurrenzfähig sein will, das geht idR nur mit einer anderen Architektur, Bulldozer ist dafür leider nicht geeignet.
Man sollte sich mal fragen warum AMD damals die alte Architektur nicht mehr weiterentwickelt hat, es kann doch nicht sein das kein Potential mehr vorhanden wäre, wenn man beim K10 die Befehlssätze & die FPUs nicht berücksichtigt, dann fällt doch direkt auf das sich im Vergleich zum K8 Design kaum etwas geändert hat, diese neue Modul Architektur war jedenfalls AMDs größter Fehler, es wurden auch mehrere Designs verworfen. Man kann nur hoffen das nächstes Jahr etwas neues mit 14XM kommen wird, wäre schade wenn das Geschäft aufgegeben werden sollte.

[S940]

Hört sich an als könnte es am Montag eine neue Roadmap geben:
Ich erwarte von AMD seit langem wenig, dann ist das Risiko gering enttäuscht zu werden.
Von daher rechne ich mal nur mit irgendeinem HSA-/ Mantle-Gedöns.

"Core innovation" würde ich in dem Zusammenhang eher als "zentrale Innovationen" übersetzen nicht mit Innovation der CPU-Kerne.
K7 & K8 waren damals einer der Erfolgreichsten Architekturen von AMD !
Lol, na das weiss sicherlich jeder, aber wie besagt, das Team kam damals von DEC, die wussten, wie man nen guten Chip entwirft. Irgendwie trauere ich nachwievor den 64 kB L1-Cache nach, das war doch mal ne Hausnummer :)

Hoffentlich wird sich AMD bald was neues einfallen lassen, Jim Keller ist seit 2012 wieder bei AMD tätig, es gab mal ne Spekulation das AMD wieder ab 2015 konkurrenzfähig sein will.Jupp die Hoffnung stirbt zuletzt, auch wenn die Wahrscheinlichkeit für ne neue Dickschiff-Architektur äußerst gering sind. Keller war vorher bei Apple und hat da stromsparende ARM-Cores entworfen ... da liegt es näher, dass er genau das auch bei AMD machen wird, insbesondere unter der neuen Führung.

Man sollte sich mal fragen warum AMD damals die alte Architektur nicht mehr weiterentwickelt hat, es kann doch nicht sein das kein Potential mehr vorhanden wäre, wenn man beim K10 die Befehlssätze & die FPUs nicht berücksichtigt, dann fällt doch direkt auf das sich im Vergleich zum K8 Design kaum etwas geändert hat, diese neue Modul Architektur war jedenfalls AMDs größter Fehler, es wurden auch mehrere Designs verworfen.
Lol, also die Diskussion haben wir doch ohne Übertreibung doch schon 100x geführt. Die Katzenkerne kann man schon als K8/10-Nachfolger führen, auch wenn viel geändert wurde, gibts noch ein paar Übereinstimmungen.
Man kann nur hoffen das nächstes Jahr etwas neues mit 14XM kommen wird, wäre schade wenn das Geschäft aufgegeben werden sollte.Na 14XM ist tot, nicht mitbekommen? GF übernimmt stattdessen den Finfet-Prozess von Samsung, hat den Vorteil, dass der auf echten 16nm basiert, den Kunden wird also noch ein Half-Shrink Vorteil ggü. 20nm geboten. Außerdem spricht Samsung auch noch von ner späteren high-performance Version, könnte AMD eventuell interessieren.
Die Low-Power Version für die ARM-Chips, die High-Power für die Katzen und mit Glück noch Bulldozer (aber ich glaub da echt nicht mehr dran).

[Coda]

Lol, na das weiss sicherlich jeder, aber wie besagt, das Team kam damals von DEC, die wussten, wie man nen guten Chip entwirft. Irgendwie trauere ich nachwievor den 64 kB L1-Cache nach, das war doch mal ne Hausnummer :)
Als ob die Größe da die einzige Angabe wäre. Latenz, Ersetzungsstrategie, Bankkonflikte, Assoziativität, möglicher Takt und Bandbreite kehren wir schön unter den Teppich.

[S940]

Als ob die Größe da die einzige Angabe wäre. Latenz, Ersetzungsstrategie, Bankkonflikte, Assoziativität, möglicher Takt und Bandbreite kehren wir schön unter den Teppich.
Lol ... der Assoziativität etc. trauere ich aber nicht hinterher ;-)

Anstatt solcher nutzloser Diskussionen, könntest besser die Frage von der letzten Seite beantworten. Aber gut ... Samstag(Sonntag) Nachts um 2 ... :freak:

Ich packs jetzt aber, gute Nacht.

[mboeller]

Weil wir hier im Speku-Forum sind:

für mich sind die Bulldozer eigentlich auch tot. Dafür sind die Katzen im Vergleich (IPC pro MHz) schon jetzt viel zu gut.

Mögliche Änderungen bei den Katzen:

- fullspeed L2-Cache
- größere L1-Caches
- 128bit Speicherinterface
- bessere FPU (bisher 8x SP od. 3x DP -> 8x SP od. 4x DP)
- verbesserte loop-Buffer

- verbessertes Layout (ähnlich wie bei Apples A7; 3,1mm² -> 7mm²) für eine "Highspeed" Variante die dann (wie ein K10) bis 3,6GHz bei 28nm erreichen könnte

=> pro MHz 25-35% schneller (aus dem hohlen Bauch geschätzt)
=> +50% mehr Takt bei 28nm -> 65W für 3,6GHz

und jetzt wirds wild:

Katzen-ARM Kombi APU
- Katzen-APU mit einem 2. ARM-Decoder pro Core ... alles in einem; Windows und Android laufen nativ und gleichzeitig wenn man will. :)

[fondness]

"Core innovation" würde ich in dem Zusammenhang eher als "zentrale Innovationen" übersetzen nicht mit Innovation der CPU-Kerne.


Da hast du vermutlich recht ja, mal abwarten, immerhin gibt es einen Livestream:
http://ir.amd.com/phoenix.zhtml?c=74093&p=irol-EventDetails&EventId=5139088

Ganz unbedeutend scheint das ganze also nicht zu sein.

[Coda]

- größere L1-Caches
Ich hab mich wohl nicht verständlich ausgedrückt. Den kannst du nicht einfach vergrößern ohne andere Parameter schlechter zu wählen. Intel hängt auch schon seit Jahren bei 2x32KiB.

- verbessertes Layout (ähnlich wie bei Apples A7; 3,1mm² -> 7mm²) für eine "Highspeed" Variante die dann (wie ein K10) bis 3,6GHz bei 28nm erreichen könnte
Das ist mit verbessertem Layout nicht getan, da musst du dem Ding erst mal mehr Pipeline-Stufen geben und sämtliche kritischen Pfade überarbeiten.

[robbitop]

Na logisch. Man muss einfach nur dies und jenes ändern und dann wird alles super. Mann müssen die bei AMD blöd sein... *sarkasm*

[Coda]

War das jetzt auf mich bezogen? Ich wollte damit doch sagen, dass das mal nicht eben so getan ist.

[occ-kh@Mirko]

Ich erwarte von AMD seit langem wenig, dann ist das Risiko gering enttäuscht zu werden.
So sieht es aus und wird auch so bleiben. Auch 2015 setzt AMD im Mainstream und Performancebereich lt. Roadmap auf den "Bolton" (AMD A88X, A78 FCH), was soll sich da grundlegend ändern. Die Kerne werden einfach effizienter.

Vor 2016 ist nichts grundlegend neues zu erwarten, alles andere ist Wunschdenken. Erst Basilisk soll auf DDR4 setzen und ggf. 2016 erscheinen. Beema und Kabini decken weiterhin den Bereich bis 2015/2016 ab. Neue AM3+ Sockel CPUs sind nicht geplant.

[robbitop]

War das jetzt auf mich bezogen? Ich wollte damit doch sagen, dass das mal nicht eben so getan ist.

Nein. Das war auf die Vorredner bezogen und sollte deine Aussage unterstreichen.

[fondness]

So sieht es aus und wird auch so bleiben. Auch 2015 setzt AMD im Mainstream und Performancebereich lt. Roadmap auf den "Bolton" (AMD A88X, A78 FCH), was soll sich da grundlegend ändern. Die Kerne werden einfach effizienter.

Vor 2016 ist nichts grundlegend neues zu erwarten, alles andere ist Wunschdenken. Erst Basilisk soll auf DDR4 setzen und ggf. 2016 erscheinen. Beema und Kabini decken weiterhin den Bereich bis 2015/2016 ab. Neue AM3+ Sockel CPUs sind nicht geplant.

Naja nächstes Jahr steht Excavator an, da könnte man ähnlich wie damals bei Steamroller eine Art Preview geben. Zum Nachfolger der Jaguar/Puma-Kerne weiß man faktisch noch gar nichts. Das es erst 2016 richtig interessant wird ist klar, dann sollten die ersten Entwicklungen unter Federführung von Jim Keller erscheinen und auch der 14nm FF Prozess hoffentlich bereit sein.

[Unicous]

Mal ne doofe Frage? Was hat die Southbridge/der Chipsatz der Bulldozer APUs mit AMDs CPU(/APU)-Strategie zu tun?:confused:

Es ist zwar unschön, dass die Dinger im Jahre 2015 u.U. immer noch im 65 nm Prozess hergestellt werden und man die Integration bei den "großen" APUs noch nicht vollzogen hat, aber ich könnte mir vorstellen, dass AMD mit dem "Core Innovation Update", also einem tiefgreifenden Update der Roadmap, wenn man es so interpretiert wie der Name es...impliziert, größere Änderungen in der Roadmap vorsieht. Und es kann kein Zufall sein, dass Samsung und GlobalFoundries zwei Wochen zuvor einen "Joint Venture"-Prozess ankündigen und AMD 4 Tage später sich mit dieser Meldung zu Wort meldet.

Ich erwarte mehr von dieser Pressekonferenz und könnte dadurch enttäuscht werden. Den Analyst Day gibt es nicht mehr und bis Ende des Jahres ( einen Developer Summit dürfte es ja dieses Jahr wieder geben) will AMD nicht warten um ihre News loszuwerden, so meine Einschätzung.


Ich könnte mir auch durhcaus vorstellen, dass sie Carrizo scrappen, einen 14nm Nachfolger bringen, der ein SoC ist und auch bereits DDR4 integriert hat.

Und btw. obwohl Carrizo auf der roadmap mit FCH verzeichnet ist, gibt es ja noch die "Fake"-Roadmap (aus dem Präsentationsvideo von einem Server Business Typen) die die Server Äquivalente von Carrizo u.a. als SoCs ausweisen und ihnen DDR4 Support zuspricht. Es gibt also zwei Versionen. Einmal SoC und einmal mit extra FCH, ähnlich wie bei Intel. (DT vs. Mobile könnte das z.B. sein)

http://cdn5.thinkcomputers.org/wp-content/uploads/2013/12/AMD-Carrizo-APU-600x337.jpg
http://cdn5.thinkcomputers.org/wp-content/uploads/2013/12/AMD-Opteron-APU-Roadmap.jpg

[HOT]

Auffällig an der Roadmap ist auch, dass die Katzen aus dem Serverbereich einfach rausfallen. Aber Carrizo wird schon 28nm sein, für 14 ist es einfach zu früh. Aber er kommt mMn wirklich als SoC mit DDR4, an die erst angedachte FM2+-Kompatibilität glaube ich aber derzeit nicht mehr. Der wird höchstens noch mit einer PCIe-SATA(Express)-Bridge gekoppelt.

[mboeller]

Ich hab mich wohl nicht verständlich ausgedrückt. Den kannst du nicht einfach vergrößern ohne andere Parameter schlechter zu wählen. Intel hängt auch schon seit Jahren bei 2x32KiB.


...und AMD hat den L1-Cache beim Kaveri "mal eben" vergrößert. Und nun?


Das ist mit verbessertem Layout nicht getan, da musst du dem Ding erst mal mehr Pipeline-Stufen geben und sämtliche kritischen Pfade überarbeiten.

Nein muss ich nicht. Ich habe als Vergleich absichtlich den K10 gewählt. Der hat eine ähnlich kurze Pipeline wie die Katzen. Deshalb ja auch "nur" 3,6GHz bei 65W.

[Ravenhearth]

Das mit Carrizo wurde doch schon geklärt. Er kommt in 28nm, mit einem kleinen integrierten Chipsatz und jeweils einem Speichercontroller für DDR3 sowie DDR4.
Im Mobile nutzt man den kleinen integrierten Chipsatz (reicht für Mobile-Ansprüche aus), hat damit einen SoC, und entweder DDR3 oder DDR4 (je nach Kosten). Im Desktop findet Carrizo im Sockel FM2+ Platz, der kleine Chipsatz ist deaktiviert, da der normale FCH genutzt wird, und es kommt DDR3 zum Einsatz.
Einen "FM3" mit DDR4 erwarte ich erst 2016 (Basilisk?). Der dürfte dann aber auch mit einem extra Chipsatz für den Desktop kommen.

[Unicous]

Wer hat was erklärt?

Du tust ja so, als wäre das alles in Granit gemeißelt und kommt so wie erwartet.

Bis jetzt sind das alles Gerüchte und Vermutungen u.a. auf Basis von inoffiziellen, möglicherweise gefakten Roadmaps oder voräufigen Referenz-Guides die dilletantisch von News Sites aufbereitet werden. Die offiziellen Roadmaps kennen weder Carrizo noch andere 2015er Produkte. Diese Spekulationen gibt es schon seit Monaten, seit es die ersten Hinweise gab.

[mboeller]

jetzt mal eine wirklich dumme Frage zu Beema und Mullins:

wie groß sind die APU's eigentlich?

Es gibt ja Hinweise darauf, das sie von GF im Gate-First-Prozess gefertigt werden. Da sollten sie dann doch kleiner sein als die Jaguar die von TSMC im Gate-Last Prozess gefertigt werden.

[occ-kh@Mirko]

@Unicous
Nichts für ungut ich finde es schon traurig das AMD nicht mal den Städtenamen richtig schreibt "Warsaw" anstatt "Warszawa" als wenn New York das nächte mal New Yankee heisst.

Ansonsten naja, 12-16 Philedriverkerne in 32nm? Prost Mahlzeit...

Hier mal was von Anfang Dezember: Vishera offen!

http://img5.fotos-hochladen.net/uploads/amdapuroadmapn5fasg7cw6.jpg (http://www.fotos-hochladen.net)

[Ravenhearth]

Warsaw ist der englische Name von Warschau. Wo ist das Problem?

@Unicous: Jedenfalls meine ich mich zu erinnern, dass es sich mit Carrizo so verhält.

[fondness]

Wer hat was erklärt?

Du tust ja so, als wäre das alles in Granit gemeißelt und kommt so wie erwartet.

Bis jetzt sind das alles Gerüchte und Vermutungen u.a. auf Basis von inoffiziellen, möglicherweise gefakten Roadmaps oder voräufigen Referenz-Guides die dilletantisch von News Sites aufbereitet werden. Die offiziellen Roadmaps kennen weder Carrizo noch andere 2015er Produkte. Diese Spekulationen gibt es schon seit Monaten, seit es die ersten Hinweise gab.

Wehe ich hätte das gesagt. :wink:

[M4xw0lf]

@Unicous
Nichts für ungut ich finde es schon traurig das AMD nicht mal den Städtenamen richtig schreibt "Warsaw" anstatt "Warszawa" als wenn New York das nächte mal New Yankee heisst.
Warsaw ist nun mal die englische Schreibweise, so wie Warschau die deutsche ist.

[occ-kh@Mirko]

Es gibt keine englische Schreibweise für einen polnische Stadt, sondern einen sprachlichen Gebrauch oder Übersetzung, die Stadt wird Warszawa geschrieben. Oder schreibe ich ins deutsch Neu York? Aber egal. Das nennt man Veramerikanisierung.

[M4xw0lf]

Aha, wir dürfen also jetzt alle nicht mehr Warschau, Moskau, Prag, oder auch nur Rom schreiben? :ulol:

[Duplex]

Irgendwie trauere ich nachwievor den 64 kB L1-Cache nach, das war doch mal ne Hausnummer :)
Kleine Caches wie bei Bulldozer (16KB) sind nur für hochtakt Designs geeignet, das war auch bei Netburst nicht viel anders ;)
Das war einer der größten schwachstellen von Bulldozer, genau der K10 hat 4x mehr !
Das Frontend von BD ist mit dem Cache Design eine Katastrophe gewesen, in der Praxis viel zu langsam, auf dem Papier mag das vielleicht anders aussehen...

Jupp die Hoffnung stirbt zuletzt, auch wenn die Wahrscheinlichkeit für ne neue Dickschiff-Architektur äußerst gering sind. Keller war vorher bei Apple und hat da stromsparende ARM-Cores entworfen ... da liegt es näher, dass er genau das auch bei AMD machen wird, insbesondere unter der neuen Führung.
Oder er setzt auf ein High IPC Design, also das Gegenteil von Bulldozer.

Das ist mit verbessertem Layout nicht getan, da musst du dem Ding erst mal mehr Pipeline-Stufen geben und sämtliche kritischen Pfade überarbeiten.
Die Pipeline Stufen wurden bereits bei Bobcat im Vergleich zum K10 erweitert.

K8/K10 = 12 Stufen Pipeline
Bobcat/Jaguar = 14 Stufen Pipeline

[occ-kh@Mirko]

Das kannst du in deinem Sprachgebrauch tun, auf einer weltweiten Präsentationsfolie würde ich aus Höflichkeit den schriftlichen Ansatz wählen, den die Stadt in Ihrer Landesprache auch trägt, aber egal. Du kannst einem Polen gerne aufschreiben das die Stadt Gdańsk = Danzig heisst, auf die Reaktion bin ich gespannt. Viel Glück!!! Gibt aber sicherlich wichtigeres. Vllt. will AMD seine CPUs nur in Amerika verkaufen.

[Timbaloo]

Danzig ist eine Band du kackboon.

:freak:

[Unicous]

Jetzt wird schon über die Namensgebung diskutiert. Grins.

AMD als Amiunternehmen schreibt und spricht Amerikanisch. Da heißt Llano auch nicht Jano (spanisch) sondern Leno ("the Chin":wink:).

Die roadmaps ist natürlich auch inoffiziell (oder fake:wink:) und wie alle roadmaps "subject to change" und der Kicker... "without notice".

Ich habe schon seit längerem das Gefühl, dass die Piledriver-CPUs nur Platzhalter sind. Entweder kommt etwas ganz Neues auf Basis von Excavator, oder die Sparte fällt 2015 komplett weg und das ist nur noch ein "Legacy"-Produkt, wie es ja auch bei AM3-Produkten war, die ja in diesem Jahr mitsamt FM1 komplett auslaufen werden.

Wie gesagt, ich könnte mir vorstellen, dass AMD morgen neue roadmaps vorstellt.


In Deutschland sagen die Deutschen Stettin, Danzig, Kolberg etc.. Ich glaube diese Kritik verfehlt wirklich ihr Ziel. Es sind keine Städtenamen, sondern Codenamen basierend auf den englischen Entsprechungen ebendieser.

[occ-kh@Mirko]

Danzig ist eine Band du kackboon.

:freak:

Więc!

[Nakai]

Ich denke, die meisten wissen nicht, was ein CPU-Design genau ausmacht. Man kann nicht einfach irgendwas verbreitern, sonst muss man das gesamte Pipeline-Konzept übern Haufen werfen. Ich habe mal einen netten Shot einer X87-FPU gesehen, woran man(nur vom Layout) alle Datenpfade und Instruktionspfade(für 80Bit-Berechnung, waren tatsächlich 80 Leitungen zu erkennen) erkennen konnte. Wenn eine neue Mikroarchitektur kommt, dann auf Basis der Katzen und zwar von Grund auf neu konzipiert und deutlich breiter. Wenn man irgendwo anfängt eine CPU-Architektur zu verbreitern, zieht das einen Rattenschwanz hinterher.

Ein 4facher-Superskalarer Jaguar/Beema(mit 256Bit SIMD-FPU) und dementsprechendes breiteres Frontend(4Decoder; mehr Fetch; bessere LoopBuffer; ...etc). Jaguar ist wirklich ausgewogen, was nicht heißt, dass die Architektur herausragende Performance erreicht. Da fehlt es an vielen Ecken und Kanten. Meine Laiensicht verbietet mir auch tiefergehende Ausführungen...;)

[reaperrr]

Das ist mit verbessertem Layout nicht getan, da musst du dem Ding erst mal mehr Pipeline-Stufen geben und sämtliche kritischen Pfade überarbeiten.
Das mit den kritischen Pfaden versteh ich ja noch, aber warum unbedingt mehr Pipeline-Stufen?

Meines Wissens hatte K8 bis 90nm nur 12 (schnellste SKU: 3,2 GHz) und K10.5 auch (3,7 GHz beim PhII X4 980).
Jaguar/Puma haben immerhin 14 (genauso viele wie Ivy Bridge), wenn die restlichen Voraussetzungen gegeben wären sollte das auch ähnliche Taktraten innerhalb einer vertretbaren TDP erlauben.

Dass viele Faktoren eine Rolle spielen ist mir klar, ich sehe nur die Zahl der Pipeline-Stages in diesem Fall nicht als Flaschenhals bezüglich des maximalen Taktes, das dürfte hauptsächlich an anderen Dingen hängen.

[occ-kh@Mirko]

AMDs Zukunft liegt im Heterogenen Computing und auf diesem Gebiet gibt es sicherlich noch viel zu entdecken. Man will hier kleinere CPU Kerne mit höherem Takt und schnellere GPU Kerne vereinen um das Potential abzuschöpfen, dafür braucht es nicht immer neue Strukturen. In der HSA Foundation sind noch mehr Mitglieder die von diesem Ansatz profitieren. Man muss es erstmal breitflächig in den Markt bringen, dann werden wir sehen. Dabei dürfte es AMD nicht immer um höchstmögliche Geschwindigkeit gehen, sondern auch um Effiziens und dem Ansatz "was bekomme ich für welchen Aufwand". Auch das birgt Vorteile und da hat AMD zumindenstens auch Aufholbedarf.

Für diesen Ansatz sind natürlich die Katzenkerne erstmal die Basis. Mit entsprechenden APIs wie Mantle kann man auch "normale" Mehrkernprozessoren neben dem APU Bereich (aus dem eigenen Portfolie) konkurrnezfähig beschleunigen, also die Leistung ist definitv vorhanden, man muss sie nur abrufen können.

[Unicous]

@Nakai

Und ich sage dir im Gegenzug, dass das Modulkonzept an sich sehr gut ist und AMD am Anfang (also 2011) völlig an den Realitäten vorbei designt hat und die Simulationen die sie gemacht haben offensichtlich nicht das bestätigt haben, was sie sich erhofft haben.

Das man dann nicht vom hier auf jetzt das Design umkrempeln kann, ist nur logisch. Die Verbesserungen die sie in den Jahren aber vornehmen konnten, können sich sehen lassen.

Ich sehe auch nicht, wie man die Katzen-Kerne so schnell hochskalieren kann (bzw. wie du sagst eine darauf basierende neue Architektur) und daraus einen (ernsthaften) Konkurrenten zu Skylake bzw. seinem Nachfolger machen kann.

Ich möchte vorher noch Excavator sehen bevor ich mir ein endgültiges Bild davon machen kann. Kaveri ist jetzt die erste APU die HSA bzw. hUMA vollständig beherrscht. Die ersten (Beta) SDKs sind jetzt bereit. Die Entwickler können nun ihre Applikationen schreiben, bzw. anpassen. Ob die Katzen in der Lage sind die Compute Units ordentlich zu füttern wage ich im Moment zu bezweifeln.

Einem Hybriden aus Katzen und dem Modulkonzept könnte ich mir hingegen schon eher vorstellen. Mit nochmals aufgebohrtem MC und schnelleren kohärenten Caches. Aber, da sind wir dann schon wieder bei Bulldozer angelangt. Die Frage die sich mir auch stellt: Was spricht gegen einen Ringbus, wie bei Intel. Läuft das gegen das HSA-Konzept, oder sind es da Patente die AMD daran hindern könnten?

[Nakai]

@Unicous:
@Nakai

Und ich sage dir im Gegenzug, dass das Modulkonzept an sich sehr gut ist und AMD am Anfang (also 2011) völlig an den Realitäten vorbei designt hat und die Simulationen die sie gemacht haben offensichtlich nicht das bestätigt haben, was sie sich erhofft haben.


http://www.chip-architect.com/news/2000_09_27_double_pumped_core.html

Die Idee hinter Bulldozer ist schon sehr alt. Es ist auch eher eine Notlösung, um die Breite der Architektur mit MultiThreading zu erhöhen. Intel hat SMT genommen und die Ausführungsressourcen geschickt(Unified Scheduler) verbreitert. Bei AMD sind die einzelnen Kerne schwächer, dafür ist das Multithreading deutlich stärker. Ein zusätzlicher Int-Kern kostet wohl mehr als Intels SMT, bringt dafür Ausführungsressourcen mit. Womöglich ist es, durch das Moduldesign, problematischer stärkere Kerne einzubauen(Diesize). Bulldozer war pro Takt langsamer als sein Vorgänger. AMD hätte einfach eine K10-Komplettneuauflage(also wirklich komplett) statt dem neuen Bulldozer-INT-Kern nehmen können. Die Grenzen eines Designs sind jedoch irgendwann erreicht.

Ich denke das Moduldesign wäre interessant gewesen, jedoch ist das Konzept nicht unaufwendig. Womöglich ein Grund für die niedrigere ST-Leistung, da das Modulkonzept doch etwas mehr Fläche frisst. ST-Leistung durch Takt zu erreichen, hat noch nie funktioniert.

€: Ahja, und das Modulkonzept braucht zwingend mehr Pipelinestages, da mehr Logik eingebaut bzw. vorhandene Logik erweitert werden muss. Ich vermute, dass Bulldozer extra Stages eingebaut bekommen hat, für die L/S-Logik. Mehr Pipelinestages führen indirekt automatisch zu niedrigerer IPC.

[occ-kh@Mirko]

@Unicous
Weil AMD Architekturmäßig auf eine Kommunikation über zwei getrennte Speichercontroller setzte. Das kann man nicht einfach so verwerfen. Man hatte sich ja entschieden auf Strukturen aus dem Serverbereich auszubauen. Zudem weg vom alten Ansatz eines handoptimierten Chips hin zu einem mit Standard-Bibliotheken synthetisierbaren Design. Das sollte in erster Linie den Wechsel des Auftragsfertigers erleichtern und benötigte Fläche und Leistungsaufnahme reduzieren.

Die Architektur hat noch Steigerungspotential was die Taktraten betrifft, denn diese ist rein von der Leistungsaufnahme also dem Verwendungsgebiet/Einsatzgebiet abhängig. Eine Ringbusarchitektur hätte eine vollständige Neuentwicklung bedeutet, zudem ist unklar was das an zusätzliche Kosten bedeutet hätte.

[Unicous]

An die Mär mit den handoptimierten chips glaube ich übrigens nicht.:biggrin:

Das hat mal irgendein ganz schlauer Ex-Mitarbeiter behauptet aber zu der Zeit war das schon überall gang und gäbe. Bei so komplexen Strukturen kannst du nicht jeden Signalweg mit der "Hand" legen, wie behauptet.

Die Chips sind so komplex, auch Intel lässt sich da von Routing-Algorithmen oder was auch immer aushelfen. Behaupte ich. Kann ich nicht beweisen. Der Beweis für die andere Behauptung wurde aber auch nie erbracht.:P

AMD hatte ja auch vor einiger Zeit behauptet durch High Densitiy Libraries

http://cdn.pcper.com/files/news/2012-09-06/sr_sl05.jpg

bekannt bei GPUs, die Leistungsaufnahme und die Fläche verringern zu können. (Ob das bei Kaveri schon implementiert wurde, weiß ich nicht und ist auch glaube ich nicht bekannt. Oder?). Und bei Bobcat/Jaguar (bzw. Zacate/Kabini) wurde gesagt, das komplett "synthetische Design hätte einen vernachlässigbaren Effekt auf die Größe und die Vorteile würden überwiegen.

[S940]

Ich hab mich wohl nicht verständlich ausgedrückt. Den kannst du nicht einfach vergrößern ohne andere Parameter schlechter zu wählen. Intel hängt auch schon seit Jahren bei 2x32KiB.
Nein, Du hast mich einfach falsch interpretiert. Ich schrieb "nachtrauern", das ist ein Gefühlsausdruck und keine felsenfeste Logikaussage wie: "64kb L1 sind immer und überall besser, Punkt".

Davon ab profitiert auch das Cachedesign von Prozessverbesserungen, je kleiner, desto mehr Features kann man sich leisten, da man die Latenzen durch den Shrink einigermaßen unter Kontrolle behält.

AMD ist jetzt bei 3-way, 96kB L1I-Cache, welche Parameter wurden dabei verschlechtert?

Zu Intel: Ja, die sind schon lange bei 32kB, aber die 256kB L2 und er µOp-Cache sind noch relativ neu. Alles Maßnahmen, die Druck vom L1 nehmen. AMD hat das aber alles nicht und die Prozesse sind demnächst bei 16nm, da könnte man sich schon einen besseren L1 wünschen.

Wird man aber sicher nicht bekommen für ein low-cost Kern ohne SMT/CMT sind 32kB schon ziemlich groß, da wird sich vermutlich nichts tun.

Die-Fläche wandert bei AMD aktuell auch vordringlich ins GPU-Budget.

@mboeller:
Das Meisten aus Deiner Liste würde die Kerne zu stark vergrößern, außerdem käme dann quasi "nur"ne Art K10 bei raus ;-)

Da sich Multicoresoftware mehr und mehr durchsetzt, wäre ich mit mehr Kernen in Zukunft schon zufrieden.

Einziger Wunsch wäre dann ein gemeinsamer L2-Pool für mehr als 4 Kerne, vielleicht ein Ringbus wie bei Intel. 16 Katzenkerne in echten 16nm mit Finfets und 8MB gemeinsamen L2 wär schon nett. Aber so wichtig ist das auch nicht, v.a ist die Frage, ob sich der Aufwand lohnen würde.

Falls der Vorteile auch mit HSA groß wäre, würde es sich vermutlich rentieren. Ansonsten wäre 16 Kerne und 4x2MB auch ok, solange das ganze nicht zu teuer wird. Man ist als AMD-Anhänger ja bescheiden ^^

[occ-kh@Mirko]

An die Mär mit den handoptimierten chips glaube ich übrigens nicht.:biggrin: Das hat mal irgendein ganz schlauer Ex-Mitarbeiter behauptet aber zu der Zeit war das schon überall gang und gäbe.
Wir müssen ja glauben was die MAs sagen :whisper:.

[reaperrr]

(Ob das bei Kaveri schon implementiert wurde, weiß ich nicht und ist auch glaube ich nicht bekannt. Oder?)
Es deutet zumindest absolut nichts darauf hin, dass bei Kaveri schon HDL zum Einsatz kommen. Trotz 28nm sind die Kerne ähnlich groß wie bei BD/PD, und die Abweichungen bei Stromverbrauch und Takt halten sich auch in Grenzen. Wenn die FPU (und andere Kernelemente) 30% kleiner wären, hätte das eigentlich auffallen müssen. Ich würde frühestens bei Carrizo mit der Anwendung von HDL rechnen.

[Unicous]

Ich habe nochmal kurz geguckt. AMD hat zur Vorstellung von Steamroller (allgemein) bei der HotChips im vorletzten Jahr auch noch einen Vortrag zu HDL gehalten. Und seitdem hat man ja eigentlich nicht mehr so viel davon gehört. Und wie du ja sagst, reaperrr, müssten ja die Kerne bzw. zumindest Teile davon nochmals deutlich kleiner ausfallen.

Andererseits sprechen wir ja vom Spung 32nm auf 28nm. Jetzt ist die Frage. Hätte AMD das groß herausposaunt, wenn sie es nutzen würden oder nicht.

Auch das Resonant Clock Mesh wurde ja bis jetzt nicht eingesetzt, so weit mir bekannt. Jedenfalls nicht bei den APUs, das hatte HT4U ja unlängst extra nachgefragt.

Es gibt also noch zig Optionen für AMD die sie implementieren könnten und ich finde das Kaveri an sich schon eine sehr ordentliche Architektur ist auf der man weiter aufbauen könnte.

[Unicous]

Ich kann kein Chinesisch lesen, aber hier soll stehen, dass AMD (Ende) 2015 eine neue Architektur herausbringen wird.

http://www.expreview.com/33161.html


Außerdem wird noch etwas von SMT geschwafelt. Die Spinner bei wccftech haben übrigens behauptet, AMD würde zu SMT "zurückkehren".;D
Alles klar.:rolleyes:

In dem Artikel selbst steht das wohl auch ungefähr so drin, wenn man es durch denn Star Trek Universalübersetzer jagt.

Außerdem wird da von "Wall Street News" gesprochen.

So richtig glauben kann ich daran nicht, aber das nährt natürlich meine Vermutung, dass AMD morgen doch einen krassen Richtungskurs ankündigen könnte.

:whisper:


Spannend.


Ooops. Double Post.

[S940]

Naja, das Gute wär erstmal, dass da was von high-performance steht... wär ja nett, wenns so käme .. aber ich glaubs erst, wenn ichs sehe.

[Akkarin]

SMT+CMT wie im B3D Steamroller dieshot ?

[S940]

SMT+CMT wie im B3D Steamroller dieshot ?
Eine Möglichkeit von sehr vielen. Wie besagt, schlimmstenfalls wirds nur irgendwas zu HSA, oder vielleicht der Lauch des ARM SoCs, oder ...

[Locuza]

AMD PR Manager James Prior:
It's not hot chips or a tech day presentation so don't expect an architecture deep dive and performance numbers. Think of it as strategic direction and get a feel for how the new AMD management is acting to address the market problems.

http://semiaccurate.com/forums/showpost.php?p=212012&postcount=2

Ich habe das Gefühl mich ARM fühlen zu werden. :redface:

[mboeller]

@mboeller:
Das Meisten aus Deiner Liste würde die Kerne zu stark vergrößern, außerdem käme dann quasi "nur"ne Art K10 bei raus ;-)



<grins> Stimmt. Ist mir gar nicht aufgefallen. Aber es wäre immerhin ein stark optimierter K10. Die Katzen sind ja pro Takt auch ohne die ganzen "Verbesserungen" schon nahe an den K10 dran.

[S940]

AMD PR Manager James Prior:


http://semiaccurate.com/forums/showpost.php?p=212012&postcount=2

Ich habe das Gefühl mich ARM fühlen zu werden. :redface:
Ja, aber immerhin sollte man bei so nem Strategiepapier dann auch was zu eventuellen BD-Nachfolgern hören.

Wenns stattdessen nur wieder um Dense-Server, Cloud, Konsolen und Tabletts geht, dann wäre man langsam bei 95% Gewissheit angelangt.

Davon abgesehen klingts schon etwas nach "Analyst Day", zumindest Roadmaps sind im Bereich des Möglichen. V.a. die genannten Hot-Chips Präsentationen gehen ja technisch runter bis auf Registergröße.

@mboeller:
Hehe, ja, aber die Frage ist: Optimiert wozu? Sieht AMD da noch ne Chance im betreffenden Marktsegment, oder nicht? Die µArch seit Sandy ist schon ne Hausnummer, damit zu konkurrieren ist schwer, vom 256bit-FMA bei Haswell red ich erst gar nicht.

Hat man die schlechtere Technik, muss man es über den Preis versuchen. dafür braucht man a) nen billigen Bulk Prozess und b) eine "platzsparende" Architektur. Aus der Sicht sehe ich bei den Katzen wenig Luft nach oben.

Die SMT-Gerüchte würden es vielleicht noch rechtfertigen ein oder gar 2 INT-Pipelines(s) mehr zu verbauen, die kosten auch nicht so viel Platz, aber warten wirs mal ab.

Vielleicht erfahren wir in wenigen Stunden ja wenigstes was zur µARch-Strategie. So ne grobe Roadmap wie mit den BD-Kernen (BD-Piledriver-Steamroller-Excavator) würde mir schon reichen.

[Unicous]

Dürften nur noch gute 2 Stunden sein.

Ein Interview mit Rory Read:

http://blogs.wsj.com/digits/2014/05/05/amd-ceo-beyond-the-unhealthy-duopoly-of-pc-chips/


[...]
WSJ: Let’s talk a little about server, where your share of the market–

Read: –Has gotten much smaller.

WSJ: Has gotten really small. Are you giving up on x86 server chips?

Read: No. So let’s be perfectly clear on that. I think that Bulldozer (AMD’s recent processor design) wasn’t the game-changer that people had thought it would be.

We went out and got world-class designers and world-class leaders like Jim Keller or Raja Koduri that came over from Apple.

They’re working on next generation work in that space, in the server space, in the cores space. And that’s going to be both ARM- and x86-based.

Then you take the third part of our strategy, which is the SeaMicro fabric. I think we’re uniquely positioned.

And just a subtlety on that: many of the big players saw what happened when our share went down so far in the server space…Once the competition (Intel) has a dominant position, they extract the money.

x86 ist im Serverbereich also nicht tot, fragt sich nur was mit x86 gemeint ist.:freak:


Ich hoffe mal nicht, dass sie zum x-ten Mal Seattle vorstellen und wenn doch, dann wenigstens mal was sie damit anstellen wollen, z.B. ein paar SeaMicro Racks mit Spezifikationen.:smile:

[HOT]

Angeblich gibts wirklich ne komplett neue µArch. ok, damit wäre BD raus und die Katzen wahrscheinlich auch (aus dem Server sind die Katzen eh schon raus). Ich tippe auf klein = ARM und fett = x86, nur das wäre auch wirklich langfristig sinnvoll.

[Unicous]

Wie angeblich?:confused:

Ich hoffe du meinst nicht das, was ich gerade erst vor nem halben Tag gepostet habe.:freak:

Die Katzen könnten auch weiterhin sinnvoll sein. Bis jetzt kann man ARM noch nicht so schön zu höherer Performance skalieren, jedenfalls gibt es dahingehend keine Entwicklungen. Die Katzen können auch noch ordentlich was in den emerging markets reißen, wenn man da nur entsprechend die Vermarktungsinfrastruktur aufbaut. Intel hat da auch nicht viel mehr zu sagen und ARM und Co. sind in Afrika und Südamerika jetzt auch nicht die Überflieger.

Im Sinne der Wirtschaftlichkeit könnten die Katzen natürlich fliegen, aber ich glaube immer noch an das heilige Triumvirat Big Core x86 - LP Core x86 - 64 Bit ARM Server/Low Cost.

Mal schauen.

[Akkarin]

http://www.media-server.com/m/p/762ectcz

live

[Akkarin]

ARM server und "bridging" x86 & ARM, x86 bleibt wichtig.

[Unicous]

Bis jetzt sieht es wirklich nur nach ARM-Server aus.

Gerade gab es eine Demo mit LAMP-Stack der auf einem Seattle Server lief.
*Gähn

Weiß jetzt nicht, was daran so toll sein soll, aber gut.

Jetzt interviewt Lisa Su gerade nen HP Typ.

Ich hoffe, wirklich da folgt noch etwas auf der x86 Seite, die ja auch angesprochen wurde.

[Nakai]

Was kommt 2015? Das ist die Frage und ich hoffe, sie wird halbwegs beantwortet. ;)

€: X86 und ARM Pinkompatibel für 2015!!!

€2: PUMA-Nachfolger kommt! Und optimierter A57!

[S940]

Bis jetzt sieht es wirklich nur nach ARM-Server aus.

Gerade gab es eine Demo mit LAMP-Stack der auf einem Seattle Server lief.
*Gähn

Weiß jetzt nicht, was daran so toll sein soll, aber gut.

Jetzt interviewt Lisa Su gerade nen HP Typ.

Ich hoffe, wirklich da folgt noch etwas auf der x86 Seite, die ja auch angesprochen wurde.

Dicke News kommen immer zum Schluss. (hoffentlich ^^)

Edit: Pinkompatible x86 und ARM Chiops

[Unicous]

Project Skybridge

20nm APUs!!!!!!!!!!

Puma+ und ARM zusammen in einem Chip.

[Akkarin]

shit, beim interessantesten part war ich weg.

Genauere infos pls ?

[AnarchX]

Puma+ und ARM zusammen in einem Chip.
Da war von Pin-Kompatibilität die Rede. Nicht beide ISAs in einem Chip.

@ Anand: http://www.anandtech.com/show/7989/amd-announces-project-skybridge-pincompatible-arm-and-x86-socs-in-2015

[Unicous]

Habs leider auch nicht genau mitbekommen. Ich habe nur Skybridge gehört und 20nm APUs gelesen.

S940 sagt pinkompatibel. Also zwei Chips ein Sockel?

Ganz entspannt bleiben AnarchX.


Custom ARM 64 Bit Core Lizenz.

[YfOrU]

ARM ISA Lizenz. Womit man wieder spekulieren könnte ob nach Puma+ nicht doch Schluss ist mit den kleinen x86 Kernen.

[maximus_hertus]

Beide Chips (ARM und x86) können im gleichen Board benutzt werden (natürlich entweder x86 oder ARM, nicht gleichzeitig).

[fondness]

Lisa Su: We are an ARM architecture licensee and we are well on the way to developing our own ARM cores.

[Nakai]

Um im Highend zu sein, muss aber mehr her als nur ein PUMA+-Kern.;)

[Ravenhearth]

Einige Folien.

[fondness]

Lisa Su: First AMD ARM-based chips supporting @Android will come in 2015.

Lisa Su: We are announcing Project SkyBridge where ARM and X86 chips are pin-compatible!

[AnarchX]

Um im Highend zu sein, muss aber mehr her als nur ein PUMA+-Kern.;)
Die Überleitung vom Server-ARM war wohl etwas unglücklich. Skybridge ist offenbar eine Endkunden-Plattform. Fraglich wie erfolgreich ein A57+GCN-SoC mit der massiven Konkurrenz sein wird.

[Nakai]

2016+ neue X86-CPU-Architektur.

[Ravenhearth]

Mark Papermaster auf der Bühne.

Folien:

[Akkarin]

im Kontext sind damit aber eher Katzen gemeint. Hoffentlich kommt noch was andres.

[Ravenhearth]

Jim Keller kommt auch noch.

Mehr Folien:

[fondness]

Jim Keller kommt auch noch.

Dabei kann es nur um die neue CPU-Arch gehen.

/Edit: http://www.anandtech.com/show/7989/amd-announces-project-skybridge-pincompatible-arm-and-x86-socs-in-2015

[Nakai]

AMD K12 ARM-Core announced!!!

€: Und nun für X86.

[fondness]

AMD Announces K12 Core: Custom 64-bit ARM Design in 2016
http://www.anandtech.com/show/7990/amd-announces-k12-core-custom-64bit-arm-design-in-2016

[Unicous]

AMD K12 ARM Core.;D

[Akkarin]

ARM K12 :freak:

[AnarchX]

Stars-Core@ARM?

[Ravenhearth]

WAT

[Nakai]

Wo bleibt die X86-Roadmap? :freak:

[fondness]

AnandTech hat die Artikel wohl schon lange fertig und schaltet sie jetzt nacheinander frei....

Jetzt kommt Jim Keller.

[Unicous]

Hmm, Jim Keller hat wohl eher an Skybridge gearbeitet.:(

[Akkarin]

x86 und ARM wird wohl vom selben team entwickelt und es gibt viele synergien.

[Ravenhearth]

Jim Keller is leading the team that is designing the K12, as well as a corresponding x86 design. (anandtech)

Ich versuche, mal zusammenzufassen.

2014: Kaveri/Steamroller, Beema/Puma+, Seattle/A57
2015: Carrizo/Excavator(vermutlich, 28nm), Nolan(?)/Puma-Nachfolger(20nm), verbesserter A57 in 20nm. Letztere in Project Skybridge
2016: AMD K12 auf ARM-Basis, dazu ein verwandtes x86-Design (beide 14/16nm?)

[Unicous]

Bei PCGH spart der Liveblog nicht mit unangebrachten Kommentaren uns Sticheleien. Als ob es etwas Neues wäre, dass Marketing Leute die Produkte über den Klee lobt.:rolleyes:


Und das wars dann wohl.

[Ravenhearth]

Read sagte, beide neuen Kerne (ARM K12, x86) werden von grundauf neu entwickelt.

Skybridge sowohl verlötet als auch gesockelt.

Letzte Folie:

[S940]

AMD aktualisiert Langzeitplanung: AMD K12 in Arbeit | Planet 3DNow! (http://www.planet3dnow.de/cms/9769-amd-aktualisiert-langzeitplanung-amd-k12-in-arbeit/).
(auf Seite 2 fast alle Folien)

[Schaffe89]

Bei Computerbase gabs wiedermal keine News dazu, schon etwas mager.

[Ravenhearth]

Nochmal alles von anandtech:

http://www.anandtech.com/show/7989/amd-announces-project-skybridge-pincompatible-arm-and-x86-socs-in-2015
http://www.anandtech.com/show/7990/amd-announces-k12-core-custom-64bit-arm-design-in-2016
http://www.anandtech.com/show/7991/amd-is-also-working-on-a-new-64bit-x86-core

[MechWOLLIer]

Bei Computerbase gabs wiedermal keine News dazu, schon etwas mager.
Ach nein? Du musst einem schon Zeit lassen, die News zu schreiben. Wenn du so schnell bist, schicke deine einfach per mail ein :)

[AnarchX]

Da kann man nur hoffen dass der K12 ein Erfolg wird und der x86-Bruder-Kern sich Intel deutlich nähert. Noch einen Bulldozer kann man sich wohl hier nicht leisten, zu mal es bei ARMv8 wohl durchaus fähige Mitbewerber gibt: http://www.forum-3dcenter.org/vbulletin/showthread.php?t=546951
..., möglicherweise bauen Google und Microsoft hier demnächst auch eigene Designs.

SkyBridge ist zwar nett, aber wie sich ein hochpreisiger ARM-SoC "schlägt" musste man ja bei NV erfahren.

[Unicous]

News von Schaffe?:eek:

Bloß nicht.



Die fleißigen AMD-Folienzuschneider haben übrigens die roadmap aktualisiert... mit den beiden Folien zu Skybridge und dem K12 ARM.:rolleyes:

Mit K12 ist wohl übrigens auch der Berg gemeint, oder?


Das Broadcom-Teil soll aber unter 16nm gefertigt werden. Ich schätze mal, da hat AMD mindestens ein halbes Jahr wenn nicht gar mehr Vorteil.

[S940]

..., möglicherweise bauen Google und Microsoft hier demnächst auch eigene Designs.
Warum sollten sie nicht den K12 lizensieren?

[anddill]

Klingt irgendwie als wenn sie aktuell keinen echten Plan haben wies mit x86 weitergehen soll. Fuck.

[Unicous]

Gemach, Gemach. Hier ging es ausschließlich um ARM die Low Power Katzenkern und Skybridge.

Es wurde ja auch nichts zu einem anstehenden Kaveri-Nachfolger gesagt. Ich hoffe mal dass sie spätestens zur Hot Chips im August, bzw. bei ihrer eigenen Developers Conference die ja sicherlich auch noch Ende des Jahres stattfinden wird, etwas sagen werden.

Im oberen APU-Bereich muss ja etwas kommen. Z.B. Carrizo.:wink:
Und bei der Hot Chips könnten sie ja schon über eine neue Architektur oder einen hypothetischen Excavator-Nachfolger sprechen.

[occ-kh@Mirko]

http://www.golem.de/news/offizielle-roadmap-amds-zukunft-sind-hybride-aus-arm-und-x86-kernen-1405-106253.html
Kein FX Nachfolger...Mist, verdammter...:(

[S940]

Gemach, Gemach. Hier ging es ausschließlich um ARM die Low Power Katzenkern und Skybridge.

Es wurde ja auch nichts zu einem anstehenden Kaveri-Nachfolger gesagt. Ich hoffe mal dass sie spätestens zur Hot Chips im August, bzw. bei ihrer eigenen Developers Conference die ja sicherlich auch noch Ende des Jahres stattfinden wird, etwas sagen werden.

Im oberen APU-Bereich muss ja etwas kommen. Z.B. Carrizo.:wink:
Und bei der Hot Chips könnten sie ja schon über eine neue Architektur oder einen hypothetischen Excavator-Nachfolger sprechen.

Die Skybridge Folie ist jetzt auch im Roadmap-PDF ... bekanntlich steht da aber unter 2015 nichts über Carrizo .. .eventuell haben sie den auch eingestampft ...

Aber ich hoffe, dass das noch ein Fehler ist. So kurz vor Schluss wärs merkwürdig einen Chip zu streichen, bei AMD allerdnigs auch nicht unmöglich.

Hotchipsvorträge gibts meistens außerdem erst nach dem Launch.

[urpils]

es würde mich nicht wundern, wenn AMD mittel- bis langfristig eine reine ARM-Bude wird. mit x86 ist das Wachstum eher negativ und die Verhältnisse sind recht zementiert. Ist zwar auch zum Teil eine riskante Wette, aber wenn sie Glück haben, können sie hier Intel etwas entgegensetzen, da Intel (soweit ich das mitbekommen habe) ja immernoch 100% auf x86 setzt

[occ-kh@Mirko]

Wäre irgendwie ein trauriges Ende...wenn man bedenkt wie sie begonnen haben.

[S940]

es würde mich nicht wundern, wenn AMD mittel- bis langfristig eine reine ARM-Bude wird. mit x86 ist das Wachstum eher negativ und die Verhältnisse sind recht zementiert. Ist zwar auch zum Teil eine riskante Wette, aber wenn sie Glück haben, können sie hier Intel etwas entgegensetzen, da Intel (soweit ich das mitbekommen habe) ja immernoch 100% auf x86 setzt
Naja, sie setzten aufs Volumen. Kabini ist für nen Bürocomputer schnell genug. Das Marktsegment wollen sie noch mitnehmen, den Rest (Spiele-PCs, Workstations) überlassen sie Intel.

Kann schon aufgehen, da die Stückzahlen im Büro-PC-Segment natürlich deutlich größer sind.

Aus traditioneller Sicht ists schade, aber besser so, als nen AMD-Bankrott.

[Unicous]

Die Skybridge Folie ist jetzt auch im Roadmap-PDF ... bekanntlich steht da aber unter 2015 nichts über Carrizo .. .eventuell haben sie den auch eingestampft ...

Aber ich hoffe, dass das noch ein Fehler ist. So kurz vor Schluss wärs merkwürdig einen Chip zu streichen, bei AMD allerdnigs auch nicht unmöglich.

Hotchipsvorträge gibts meistens außerdem erst nach dem Launch.


Das mit den Skybridge Folien hatte ich ja schon gesagt. Sonst ist alles gleich geblieben. Logisch. Sie haben ja auch für die anderen Sparten nichts angekündigt.

Das war eine Informationsveranstaltung für Skybridge. Diese Informationen wurden eingepflegt. Die anderen roadmaps zeigen unverändert das Portfolio für (2013/)2014.

Und was meinst du mit Hot Chips Vorträge nach Launch?

Die Veröffentlichung? Das ist ja egal. Es wird ja trotzdem veröffentlicht über was gesprochen wird, bzw. sickert es durch. Über Steamroller wurde auch 2012 gesprochen und er wurde erst 2014 mit Kaveri veröffentlicht. Oder meinst du etwas anderes?:confused:


Edit: Ich kann mir weiterhin nicht vorstellen, dass sie die großen APUs einfach so canceln. Bei den Bulldozer-CPUs sehe ich jetzt im Moment jetzt auch nicht die große Zukunft, aber die APUs machen sich langsam. Die Katzen können und werden das nicht übernehmen können, zumindest nicht im Desktop.

[occ-kh@Mirko]

Ich dachte die holen noch mal einen vor, nach der 295 wäre das der Hammer gewesen. Man darf sicherlich nicht zu viel verlangen. Denke es liegt am Fertigungsprozessdebakel. Zu teuer.

[Duplex]

Eine neue Architektur benötigt eine längere Entwicklungszeit, wenn Sie erst 2012 damit angefangen haben, dann kommt vor 2016 sowieso nichts neues.

Trinity > Richland > Kaveri > Excavator und dann ist schluss mit der Bulldozer Architektur.

[Godmode]

Aus Sicht von AMD macht es durchaus Sinn die x86 Sparte zu verkleinern, bzw. in Zukunft überhaupt zu verkaufen. Die Zukunft für den Massenmarkt (Smartphones, Tablets, Lowpower Devices) liegt einfach in ARM und im x86 Markt hat man nur im Lowend eine Chance gegen Intel, wo aber auch die Marge sehr niedrig ist. Den x86 Servermarkt haben sie ja schon komplett verloren, was zu Denken geben sollte, wenn man den Opteron Marktanteil von vor ein paar Jahren heranzieht. Bei den Konsolen hat AMD gepunktet und das sollte auch bei der nächsten Gen so bleiben, außer Intel kann den Rückstand bei den IGPs aufholen.

Aus Sicht der Konsumenten wäre das ganze ein Wahnsinn. Wir haben bei den schnelleren x86 CPUs ja momentan schon ein Quasimonopol, was auch die sehr kleinen Performancesteigerungen der letzten Jahre erklärt. Ich bin gespannt wo sich der Markt hinbewegt. Irgendwie habe ich Angst, dass in Zukunft für gute Hardware, deutlich mehr bezahlt werden muss, als noch heute. Durch die hohe Verbreitung der x86 Hardware ist diese ja auch so günstig geworden. Wenn ich jetzt in meinem Umfeld schaue, gibt es schon genug Leute, die keinen PC/Notebook mehr kaufen, sondern nur mehr ein Smartphone+Tablett.

[anddill]

Anscheinend lohnt es sich nicht mal, die aktuellen Module in einen Baumaschinen-Chip zu stopfen und damit die FX-Reihe nochmal aufzubohren. Echt traurig. Die blöden APUs können die behalten, solange da nicht mindestens 3 Module drinstecken.

[Duplex]

Und plötzlich schreiben immer mehr Redakteure das Bulldozer nun doch ein Hochtakt Design ist, Prescott! Raus mit der Wahrheit, wird sowieso eingestampft, interessiert keinen mehr :biggrin:
So mancher AMDler wollte das bis heute nicht wahr haben :D:D

[occ-kh@Mirko]

Wenn ich in dem Building Block zum K12 = Multimedia und Low Power lese, naja da helfen keine 6 Module. Selbst wenn sie diese ggf. 14/16 nm FinFET planen. Das einzige was mich irgendwie hoffen lässt ist Jim Keller.

Bin jetzt schon gespannt wie sich das auf die Preisgestaltung auswirkt. Intel wirds in den Händen halten.

[Psychopat]

Also dieses neue x86 Design sehe ich als Nachfolger der Katzen (von der Positionierung im Markt). Wenn es pinkompatibel zu dem ARM Design sein soll wird es die gleichen Mainboards benutzen und das sind keine Highend Teile.

Jetzt wissen wir also wie es am unteren Ende weitergeht. Über das obere Ende und einen Bulldozernachfolger wissen wir aber jetzt nicht mehr als vorher. Auf Seite 6 hat Unicous dieses Interview mit Read verlinkt (link (http://blogs.wsj.com/digits/2014/05/05/amd-ceo-beyond-the-unhealthy-duopoly-of-pc-chips/)), in dem er sagt er will x86 Server nicht aufgeben. Gleich danach spricht er aber davon dass hier das ARM/x86 Ding, also SkyBridge die Plattform ist.
Interpretation auf Hoffnung bauend: Der ARM part soll richtig hochgezüchtet werden und die Katzen ersetzen (Midrange) und der x86 Part dann das Highend und nicht Midrange.

[Nakai]

Wenn der gesamte Unterbau gleich oder ähnlich ist, sollte die X86-Version des K12 mehr verbrauchen, aufgrund komplexerem Frontend. X86-Decoding ist ziemlich komplex, im Vergleich zum ARM-Decoding mit festen Instruktionslängen.
Im gleichen oder ähnlichen TDP werden die beiden Architekturen definitiv nicht so gegeneinander antreten. K12-X86 sollte drüber liegen. Es wird auch schön von AMD dargelegt, dass X86 für den oberen Bereich zuständig ist.

Irgendwas so in dem Dreh o.Ä.blafasel:
X86: 15W - 95W
ARM: 2W - 35W

[fondness]

Ich würde da nicht zu viel hinein interpretieren, denn erstens würde klar gesagt das man auch an einem neuen x86-Design arbeitet und zweitens war immerhin der ARM CEO anwesend, da kommt es vielleicht nicht so gut wenn man sich lange über x86 auslässt.

[Unicous]

Da gibt es aber nicht viel zu interpretieren. Es ist ein "neues" x86-Design das in Zusammenhang und kooperativ mit dem K12 entwickelt wird. Jim Kellers Team macht das ja jetzt auch schon, nur eben mit Puma+ und A57.

Das ist aber keinerlei Aussage zum Client Business. Embedded, Server etc. ist der angestrebte Markt.

Ich schätze es werden noch einige Monate ins Land gehen bis AMD offiziell die "Bohnen ausschüttet" und uns sagt, wie es um dem Highend und Mainstream CPU/APU-Markt bestellt ist.



Komisch ist, dass Seamicro nicht wirklich genannt wurde. Jemand hatte beim Q&A nachgefragt aber ich war gerade abgelenkt, hatten sie konkret etwas zu Seamicro gesagt?
Ein Dense Server/Thin Client Ansatz dem gleichen Hardwareunterbau und der Wahl zwischen ARM und x86 Low Power vllt. sogar gemischt ist ja schon ein nettes Alleinstellungsmerkmal. Fragt sich ob es da konkrete Anwendungsfälle gibt, bei denen so etwas Sinn macht?





Edit: Techreport behauptet das neue x86-Design würde Bulldozer ersetzen.

http://techreport.com/review/26418/amd-reveals-k12-new-arm-and-x86-cores-are-coming

AMD revealed that it is working on not one, but two brand-new, built-from-scratch CPU architectures. It has licensed the ARMv8 ISA and, in Dr. Su's words, "we are already well on our way to developing custom ARM cores." At the same time, AMD is building a brand-new, x86-compatible CPU core that will serve to replace Bulldozer and its lineage.

I'm not quite sure whether the biggest news here is the announcement of a new high-end x86 architecture from AMD or the fact that ARMv8 is getting the same treatment.

Since we're talking about a replacement for Bulldozer, this is an entirely different class of beast from the "Puma+" and Cortex-A57 cores in the first SkyBridge parts. AMD's execs noted that these are high-frequency, high-performance CPU cores that will span the range from laptops to desktops to servers—and not just "microservers." We don't know exactly how big they'll be compared to Bulldozer or, say, Haswell. The smartest play might be to aim for something a little smaller than those cores, but that's the basic class of performance they're undoubtedly meant to achieve. AMD is returning to its roots, aiming to produce a best-in-class big core.

Das wurde so ja überhaupt nicht mal im Ansatz gesagt. Entweder hat sich das Scott Wasson aus dem Popo gezogen, oder hat da noch spezielle Insights nach dem Q&A erfahren. Ich tippe hier mal frech auf Ersteres. Denn Zweiteres hätte man ja wohl etwas prominenter angekündigt, oder?

An letzteres kann ich mich zum Beispiel nicht erinnern, nur das jemand, ich glaube beim Keller Interview davon gesprochen hat, dass AMD Erfahrung mit CPU-Designs mit hohen Takten hätte.

Wenn das stimmen würde, wäre das natürlich eine Sensation. Ich befürchte aber, der gut Scott hat sich da verhört.


EdithaPeron:

Ach bei Anandtech steht es ja:



Jim Keller joined Mark Papermaster on stage at AMD's Core Innovation Update press conference and added a few more details to AMD's K12 announcement. Keller stressed AMD's expertise in building high frequency cores, as well as marrying the strengths of AMD's big cores with those of its low power cores. The resulting K12 core is a 64-bit ARM design, but Jim Keller also revealed that his team is working on a corresponding 64-bit x86 core.

The x86 counterpart doesn't have a publicly known name at this point, but it is a new design built from the ground up.
http://anandtech.com/show/7991/amd-is-also-working-on-a-new-64bit-x86-core

Das hört sich nach dem kompletten Gegenteil an, aber es könnte natürlich sein, dass AMD da wirklich gerade einen neuen "Big Core" vorgestellt hat und wird das nur nicht gecheckt haben, bzw. AMD zu doof ist das mal ordentlich der Öffentlichkeit zu verklickern.

[fondness]

Ich würde davon ausgehen dass das neue x86 Design später kommt als der K12 und auch erst später vorgestellt wird. Das Event gestern war für ARM reserviert, auf x86 wird man schon an anderer Stelle genauer eingehen. Alles was man definitiv weiß ist das auch an einen neuen x86 Design gearbeitet wird und AMD in Zukunft zweigleisig fahren will. Es wäre auch ausgesprochen dumm die x86 Lizenz in den Wind zu schießen.

[Coda]

Aus Sicht von AMD macht es durchaus Sinn die x86 Sparte zu verkleinern, bzw. in Zukunft überhaupt zu verkaufen. Die Zukunft für den Massenmarkt (Smartphones, Tablets, Lowpower Devices) liegt einfach in ARM und im x86 Markt hat man nur im Lowend eine Chance gegen Intel, wo aber auch die Marge sehr niedrig ist. Den x86 Servermarkt haben sie ja schon komplett verloren, was zu Denken geben sollte, wenn man den Opteron Marktanteil von vor ein paar Jahren heranzieht. Bei den Konsolen hat AMD gepunktet und das sollte auch bei der nächsten Gen so bleiben, außer Intel kann den Rückstand bei den IGPs aufholen.

Aus Sicht der Konsumenten wäre das ganze ein Wahnsinn. Wir haben bei den schnelleren x86 CPUs ja momentan schon ein Quasimonopol, was auch die sehr kleinen Performancesteigerungen der letzten Jahre erklärt. Ich bin gespannt wo sich der Markt hinbewegt. Irgendwie habe ich Angst, dass in Zukunft für gute Hardware, deutlich mehr bezahlt werden muss, als noch heute. Durch die hohe Verbreitung der x86 Hardware ist diese ja auch so günstig geworden. Wenn ich jetzt in meinem Umfeld schaue, gibt es schon genug Leute, die keinen PC/Notebook mehr kaufen, sondern nur mehr ein Smartphone+Tablett.
Wir müssen doch jetzt schon für nen 250mm²-Chip mit 6 Kernen bei Intel 1000€ lassen. Das ist ein schlechter Witz.

[AnarchX]

Wir müssen doch jetzt schon für nen 250mm²-Chip mit 6 Kernen bei Intel 1000€ lassen. Das ist ein schlechter Witz.
6 IVB-Kerne gibt es auch für knapp 500€, wenn es keine XE sein muss. Und mit Haswell-E besteht die Chance auf 8.
Aber im Endeffekt leidet das Leistungswachstum pro Euro in der Tat unter AMDs x86-Schwäche.

[Coda]

Wenn der gesamte Unterbau gleich oder ähnlich ist, sollte die X86-Version des K12 mehr verbrauchen, aufgrund komplexerem Frontend. X86-Decoding ist ziemlich komplex, im Vergleich zum ARM-Decoding mit festen Instruktionslängen.
ARM hat keine festen Instruktionslängen, der meiste Code ist Thumb2. Du überschätzt das.

[robbitop]

Wie hoch ist die Chance, dass AMD praktisch nur noch einen Kern entwickelt, diesen aber gleich so auslegt, dass man jeweils nur noch ARM- oder x86 Decoder separat entwickeln muss und damit dann immer 2 ähnliche Designs hat (ARM und x86)?

[Knuddelbearli]

unwahrscheinlich soweit ich das alles versteh. Allerdings dürften sie trotzdem große Ähnlichkeiten aufweisen.

[Coda]

Es kann schon gemeinsame Bauteile geben, aber nur mit dem Decoder ist es meiner Meinung nach nicht getan ohne bei beiden ISAs Performance zu opfern.

[Coda]

6 IVB-Kerne gibt es auch für knapp 500€, wenn es keine XE sein muss. Und mit Haswell-E besteht die Chance auf 8.
Aber im Endeffekt leidet das Leistungswachstum pro Euro in der Tat unter AMDs x86-Schwäche.
Trotzdem viel zu viel.

[AnarchX]

Trotzdem viel zu viel.
Fraglich ob die Preise bei besserer AMD-Konkurrenz deutlich niedriger wären. Eher würde AMD wohl einfach zu höheren Preisen verkaufen, wie auch bei den GPUs.
Und wenn sich der 8-Core HSW-E für 500€ bestätigt ist das nicht so verkehrt, ausgehend von 4 Kernen für 200-300€. Früher gab es für 500€ gerade mal eine höher getaktete Version. Das sind bei weitem keine Monopol-Preise.

[Knuddelbearli]

nachdem skylake nur 4 kerne hat ist 500€ 8kerner sogut wie gestorben

und ja bei amd ist AMD zwar auch teurer aber gegenüber NV trotzdem spottbillig

[fondness]

Intel hat doch selbst den unterlegenen P4 um 1000$ verkauft, bei >80% Marktanteil kann man sich das offenbar leisten.

[Coda]

Fraglich ob die Preise bei besserer AMD-Konkurrenz deutlich niedriger wären. Eher würde AMD wohl einfach zu höheren Preisen verkaufen, wie auch bei den GPUs.
Und wenn sich der 8-Core HSW-E für 500€ bestätigt ist das nicht so verkehrt, ausgehend von 4 Kernen für 200-300€. Früher gab es für 500€ gerade mal eine höher getaktete Version. Das sind bei weitem keine Monopol-Preise.
Für einen 250mm²-Chip mit fucking Karte und GDDR5-Speicher verlangen NVIDIA und AMD gerade mal 200€, laber doch keinen Scheiß.

[HOT]

AMD verkleinert sich nicht, AMD expandiert mächtig. Man will die ARMs ja zusätzlich anbieten und den Gewinn aus der gemeinsamen Entwickliung ziehen. Mit x86 und ARM deckt man so gut wie die gesamte Prozessorbandbreite ab. K12 (x86 und ARM) soll alle Märkte abdecken, muss also maximal skalierbar sein (Höhe (Takt) und Breite (Threads)). Ich schrieb das schon mal: Eine Architektur, eine Plattform, zwei ISAs und beliebig viele Ausprägungen.
14nm Moduldesign mit neuer Architektur und Katzen-Technik+RCM würde ich tippen - ARM64-Variante immer 1/2 Jahr nach AMD64.

[AnarchX]

Für einen 250mm²-Chip mit fucking Karte und GDDR5-Speicher verlangen NVIDIA und AMD gerade mal 200€, laber doch keinen Scheiß.
28nm Bulk vs 22nm FinFET. Wie gesagt wäre AMD wohl eher an höheren Preisen interessiert.

btw.
Argumente kann man auch in einem etwas gemäßigteren Ton hervorbringen.

[Botcruscher]

Mir stellt sich eher die Frage wo der Markt liegen soll. So wie sich ARM und X86 entwickeln verschwindet das bisschen Verbrauchsunterschied eh.

[YfOrU]

Für einen 250mm²-Chip mit fucking Karte und GDDR5-Speicher verlangen NVIDIA und AMD gerade mal 200€, laber doch keinen Scheiß.

Das bei objektiver Betrachtung mit diesen VK Preisen deutlich zu wenig Gewinn erwirtschaftet wird lässt du unter den Tisch fallen. AMDs GPU Sparte erwirtschaftet alles andere als vorzeigbare Gewinne. Nicht zu vergessen das die Kosten für eine (Big-Core) CPU Architektur inkl. entsprechenden Fertigungsprozessen deutlich höher ausfallen dürften.

Und ja, die Intel CPUs sind keine Schnäppchen aber überteuert ? Definitiv nein denn für eine K oder X SKU musste man schon immer vergleichsweise tief in die Tasche greifen. Selbst ein E5-2650 v2 liegt noch unter 1000€. Wer so eine CPU wirklich braucht hat auf der EK Liste meist noch ganz andere Beträge stehen.

[Unicous]

Es wurden in den letzten Tagen einige Artikel dazu verfasst in denen OEMs sagen, dass Intel die Preise im Serverbereich anzieht. Rory Read hat sich in einem Interview auch geäußert. Er hat klar und deutlich gesagt, da AMD keine Konkurrenz mehr darstellt erhöht Intel die Preise.

Das passiert natürlich hinter den Kulissen. Da bekommen wir nichts mit, während wir darüber meckern, dass Intel für die Enthusiasten wieder keinen 6-Core bringt und man auf die 2011er und Co. Sockel setzten muss.

[anddill]

Und immer schön weiter Intel empfehlen, auch wenns im konkreten Einsatzfall auch ein AMD-Prozessor/APU sein könnte, nicht war?

Für mich liest sich der ganze Kram hier so als ob AMD im Moment außer dem Willen mit x86 weiter zu machen absolut nichts in der Hand hat. Die haben keinen Plan wie es nach Bulldozer weitergehen soll, jede Wette. Das was sie vielleicht hatten ist gecancelt, und vom Neuen existieren nur gute Absichten. :usad:

[YfOrU]

Es wurden in den letzten Tagen einige Artikel dazu verfasst in denen OEMs sagen, dass Intel die Preise im Serverbereich anzieht. Rory Read hat sich in einem Interview auch geäußert. Er hat klar und deutlich gesagt, da AMD keine Konkurrenz mehr darstellt erhöht Intel die Preise..

Wundert mich überhaupt nicht. In Relation zu den Gesamtkosten eines Servers sind die CPUs heute als günstig zu bezeichnen. Arbeitsspeicher ist zum Beispiel ganz schön kostspielig. 32GB summieren sich je nach Hersteller/Server schnell mal auf 1000€ exkl. MwSt. Im Endeffekt nutzen Hersteller wie Dell die moderaten CPU Preise um sehr günstige Basismodelle mit flotten CPUs anbieten zu können. Entsprechend gesalzene Aufpreise werden dann natürlich bei den "optionalen" Komponenten fällig.

[Unicous]

Und immer schön weiter Intel empfehlen, auch wenns im konkreten Einsatzfall auch ein AMD-Prozessor/APU sein könnte, nicht war?

Für mich liest sich der ganze Kram hier so als ob AMD im Moment außer dem Willen mit x86 weiter zu machen absolut nichts in der Hand hat. Die haben keinen Plan wie es nach Bulldozer weitergehen soll, jede Wette. Das was sie vielleicht hatten ist gecancelt, und vom Neuen existieren nur gute Absichten. :usad:


Das sehe ich genau andersherum. AMD weiß jetzt endlich wo sie hin möchten und obwohl ich Rory Read immer noch für einen, na sagen wir mal sehr gesprächigen:wink: CEO halte der am Ende dann aber genau nichts Substantielles ausgesagt hat (also ein Marketing-CEO:biggrin:), hat er das Ruder mal dermaßen wieder Richtung "Gewinn und mehr Umsatz"-Zone gezogen, dass man wirklich sagen kann AMD wird es noch ein Weilchen länger geben im Gegensatz zu den Befürchtungen die vor zwei, drei Jahren geäußert wurden.

Was aber auch auffällt. Es ist unheimlich still um AMD geworden, wenn es um Leaks geht. Früher hatte man schon Wochen, Monate vorher scoops oder schon komplette Tests von nicht mal offiziell angekündigkten Produkten, jetzt kann man froh sein, wenn eins, zwei Wochen vorher herauskommt, dass das Produkt gelauncht wird.

Read hat also seine Truppe scheinbar deutlich stärker unter Kontrolle und das ist gar nicht so schlecht. Die Produkte die Ende 2013 bzw. Anfang 2014 herausgekommen sind, waren alle gut. Nicht unbedingt herausragend, aber sie haben eine Richtung aufgezeigt. Beema und Mullins könnten sogar äußerst konkurrenzfähig sein, bezogen auf Perf./W. Und Kaveri ist auch ein gutes Produkt das im mobilen Sektor deutlich präsenter auftreten könnte, als zuletzt Trinity/Richland.

Die Chip-roadmap ist meines Erachtens noch nicht vollständig und ich denke AMD wird den HighEnd-Sektor nicht verlassen. Ob sie sich mit Intels 6+-Kernern anlegen bleibt abzuwarten, aber ich denke es wird einen Bulldozernachfolger geben, vllt. sogar in Form eines flexiblen Designs, dass von sub10 Watt auf 50/60+ Watt skalieren kann, also ein Kabini/BD Hybride wie ja spekuliert wird.

[Psychopat]

Ich denke nicht das es AMD an Ideen mangelt für einen Bulldozer Nachfolger. Hier im Forum wird ja dauernd von allen Seiten geschrieben was AMD verbessern müsste... Das Geld wird der limitierende Faktor sein. Durch die Konsolendeals konnte man sich finanziell etwas Luft verschaffen und hat ein sicheres Standbein um anderswo nicht so sichere Sachen wagen zu können. Diese Entwicklungen sind halt noch nicht so weit fortgeschritten um sie vorzustellen bzw. es gibt noch keine Leaks.

Die x86 Server sind doch ein margenträchtiger Markt, erst recht wenn Intel jetzt die Preise erhöht. Da wird Read ziemlich sicher darüber nachdenken, ob er die Resourcen hat hier etwas zu entwickeln das mit Intel von der Preis/Leistung mithalten kann.

[Unicous]

Die x86 Server könnten aber auch alsbald von ARM64Servern angefressen werden und darauf könnte sich AMD dann konzentrieren.

Schön wäre es, wenn AMD da etwas entwickelt, weil dann auch etwas für den "gemeinen Konsumenten" übrig bleiben könnte und es auch da eine Alternative zu Intel gäbe. Aber ob AMD sich dem stellen möchte ist reichlich unklar. Denn das hat die letzten Jahre sehr, sehr schlecht funktioniert und sie wollen sich ja auch auf die Wachstumsmärkte konzentrieren.

[Nakai]

Naja für 2015 wird Carrizo kommen. Ich erwarte für Carrizo keine sonderlichen Performancesprünge. Eventuell wird der Turbo noch dramatisch angepasst und hier und ein paar Optimierungen vorgenommen. Mit DDR4 sollte auch eine Basis für keine kleinen Leistungssteigerungen möglich sein. Mehr als 10CUs kann ich mir dennoch auch nicht vorstellen(max. 12).

Also was kommt als danach? Es wird schon eine lange Zeit gemunkelt, dass AMD SMT einführen könnte. Da muss es auch eine passende Architektur geben.

[Botcruscher]

Die x86 Server könnten aber auch alsbald von ARM64Servern angefressen werden und darauf könnte sich AMD dann konzentrieren.

Als was? File und lowpower-server? Alles sehr Spekulative Verkaufsfelder. AMD sollte lieber mal ordentliche Referenzplattformen für Notebooks und Tablets raus bringen. Von den typischen OEMs gibt es doch nur wieder den letzten Abfall...

[Knuddelbearli]

Als was? File und lowpower-server? Alles sehr Spekulative Verkaufsfelder. AMD sollte lieber mal ordentliche Referenzplattformen für Notebooks und Tablets raus bringen. Von den typischen OEMs gibt es doch nur wieder den letzten Abfall...

ne als Superrechner mit halt vielen Kernen

[OBrian]

Die Chip-roadmap ist meines Erachtens noch nicht vollständig und ich denke AMD wird den HighEnd-Sektor nicht verlassen. Ob sie sich mit Intels 6+-Kernern anlegen bleibt abzuwarten, aber ich denke es wird einen Bulldozernachfolger geben, vllt. sogar in Form eines flexiblen Designs, dass von sub10 Watt auf 50/60+ Watt skalieren kann, also ein Kabini/BD Hybride wie ja spekuliert wird.Das meine ich auch, zu dem Performance-Desktop-Bereich haben sie sich einfach noch nicht geäußert. E ist klar, daß BD ein Griff ins Klo war und man darauf nun jahrelang festgenagelt ist (auf dem Klo^^ Dünnpfiff *hihi*), aber der Markt existiert ja weiterhin, und Intel ist ja auch nicht uneinholbar, weil sie nur noch Minimalschritte vorwärts machen. Also kann man da Geld verdienen, wenn man was anbietet, und AMD kann relativ leicht dafür was anbieten, jedenfalls leichter als jede andere Firma außer Intel. Daß man kein Intel-Konkurrenz mehr sein wolle, ist das übliche Gelaber eines "Kommunikationsprofis", aber Quatsch, weil jeder in der Halbleiterbrance auf die ein oder andere Weise Intel als Konkurrent hat.

Was als neue Architektur kommt, ist wirklich sehr spekulativ. Von BD kann man wohl erstmal die wichtige Aussage übernehmen, daß hoher Takt bei niedriger IPC einfach nur schlechte Performance pro Watt bedeutet. Und aus der Bobcat-Jaguar-Puma-Linie schneidert man auch nicht so schnell eine Hochleistungs-CPU, weil diese Architekturen extra auf sparsam und klein ausgelegt wurden, unter Inkaufnahme von Leistungsschwächen. Die IPC liegt auch nur etwa auf BD-Niveau, d.h. ein 4,x-GHz-Kabini brächte AMD keinen Deut weiter als der aktuelle FX.

Da man ja mit eben dieser Architektur für kleine Preisbereiche bereits was hat, kann man die Architektur für die dicken CPUs durchaus großzügiger auslegen, weil man damit eben auch nicht unter einen gewissen Stückpreis fallen wird. Das Modulkonzept ist da so ein Beispiel, es sollte Diefläche sparen, um die Kosten zu senken, kostet aber auch Leistung. Solche Ideen könnte man ad acta legen, wenn der Die auch 10€ mehr kosten darf.

Komplett Mist ist BD natürlich auch nicht, man müßte nur größere Umbauarbeiten vornehmen. Was in Kaveri gelandet ist, ist ja schon eine substantielle Steigerung der IPC, da geht sicher noch einiges. Und da BD gerade da, wo viele Kerne gefordert sind, gut abschneidet, erinnere ich nochmal an den Fund: http://www.planet3dnow.de/cms/7353-potentieller-fx-nachfolger-amd-zeigt-16-kern-prozessorschema-in-programmierleitfaden/
Wobei das wohl eher Excavator ist, also auch nichts fundamental Neues "from scratch", sondern eine weitere Reparaturstufe von BD.

Die Frage ist, kann man BD immer weiter reparieren, so daß was richtig Vernünftiges daraus wird, oder muß man nach Excavator wieder komplett neu anfangen?

[Duplex]

Im Prinzip hätte sich AMD den Bulldozer komplett sparen können, die Entwicklung war der größte Fehler von AMD, man hätte bis jetzt auch mit einem K10 "8 Core" auskommen können, der war sogar auf 8 Kerne ausgelegt, man hätte sich also alles sparen können.
Die neuen Befehlssätze haben auch nicht geholfen, daran lag es nicht, zu K8 & K10 Zeiten war der Marktanteil noch wesentlich höher als heute mit Bulldozer.

[Unicous]

Blödsinn (und ermüdend) ist dein Dauergebashe. Aus Fehlern lernt man. Oder man geht bankrott. Da AMD weit entfernt ist vom Bankrott haben sie daraus gelernt und ziehen die Konsequenzen. Im Semi-Geschäft kannst du aber eine laufende Maschine nicht einfach stoppen und AMD hat auch wenn sie keine Abermillionen an Opterons verkauft haben eine Verpflichtung, den Support weiter zu liefern und auch die Verpflichtung diese für ein paar Jahre im Angebot zu haben. Dass sieht man bei den Servern und z.T. auch im Desktop-Bereich.

Neue Befehlssätze können nur etwas bringen, wenn sie flächendeckend genutzt werden. Weder bei Intel noch bei AMD ist das so. Von daher ist das ein irrelevantes Argument.


Zu K8&K10 Zeiten hatten man übrigens gerade einen horrenden Preis für Ati bezahlt und zwei, 3 Jahre später musste man aus akutem Geldmangel die Fabs verkaufen. Wenn man keine Kohle zum Investieren hat, muss man mit dem Wirtschaften was man hat.

Es wird sicherlich bald wieder die K10 in 32nm mit 8-Kernen Mär erzählt werden oder ähnliche BRILLANTE Ideen.

Bulldozer und Piledriver sind unterdurschnittliche Designs, Steamroller ist ganz ok für eine Mainstream CPU/APU, was Excavator drauf hat könnte man in ca. einem Jahr erfahren.

Das Gute an Bulldozer/Piledriver ist die Erfahrung, das Schlechte die finananziellen Nöte die u.a. dadurch entstanden sind.

Dieses ewige Rumgenörgel an der Vergangenheit ist echt anstrengend. Wir spekulieren über die Zukunft und nicht was AMD in der Rückschau alles nicht hätte machen sollen und wie doof die doch sind. Im Nachhinein ist man immer schlauer.

[mrck]

...

[N0Thing]

Als ob irgendein "Dummer" im Laden jemals die Bezeichnung Skylake oder Ivy Bridge zu Gesicht bekommen würde.
Hätte sich AMD für Corn j7-6543 entschieden, hätte man nochmal drüber reden können. :)

[Gipsel]

Beim Codenamen war AMD mal wieder besonders einfallsreich. Man nehme die Symbiose aus Skylake und kombiniere es mit Sandy/Ivy Bridge, fertig ist der Codename. Irgendein Dummer wird schon drauf reinfallen.
Ach Quatsch! Man verbindet x86 mit ARM (bridge) und gedacht ist es für die Cloud am Himmel (sky). ;)

[mrck]

...

[Unicous]

Und deine Bemerkung ist ganz schön daneben.

Selbst wenn es so ist. Who cares?:confused:


Und auch wenn Gipsel es halb im Scherz gesagt hat, kann ich mir vorstellen, dass es wirklich so gedacht ist.

Außerdem ist das lediglich ein Projetktname. Die Chips heißen offensichtlich anders.

Die Verwechslungsgefahr ist übrigens gegen Null tendierend, die Produkte werden so nicht heißen. Also grundlos echauffiert.


Das ist übrigens ne Skybridge

http://upload.wikimedia.org/wikipedia/commons/9/94/BS-Burg_Dankwarderode.Verbindungsbau.jpg

;)

Ich finde die Symbolik passt. Zwei Architekturen verbunden durch den gleichen Hardwareunterbau.

[Unicous]

Fottemberg aus dem S|A Forum ist anscheinend Gian Maria Forni von bitsandchips.it und ist wohl die Originalquelle des "CMT/Bulldozer ist passé óla SMT"-Gerüchtes das kurz vor der Präsentation aufgekommen ist.
Seine "Wall Street"-Quelle behauptet auch Folgendes über die neue x86-Architektur


Mini-Core from IPC (Jaguar Puma-style) that can scale in frequency up to 4 GHz (depending on the production process, from 28nm to 14nm);
Custom Construction: L2 Cache for the APU Consumer, Cache L2 and L3 for the APU / CPU business;
SIMD modular (each customer can add SIMD necessary; SIMD different for the consumer market and the business market);
HSA can be easily implemented;
IMC DDR3 (the current one) and / or IMC DDR4 (new);
Use of HBM memories on-package (optional).
AMD plans to compete with this x86 architecture under construction in all possible areas (apart from that of the smartphone). Since the market is too fragmented in the Server requests (Google, Baidu, Amazon, etc., they all want a Custom SoC), this seems the only way to have an economic return: to create a new x86 architecture, today, it is very expensive. Intel is not for nothing, at least until 2017-18, will not propose nothing really new compared to Sandy Bridge.
https://translate.google.com/translate?hl=de&sl=it&tl=en&u=http%3A%2F%2Fwww.bitsandchips.it%2F9-hardware%2F4332-la-nuova-architettura-x86-di-amd-sara-altamente-custom

Hört sich interessant an, könnte aber auch gleichzeitig ein Märchen sein.:biggrin:

Und das hat er Ende letzten Jahres gesagt:
I heard that Keller has trashed the Bulldozer architecture, and he's working to improve Excavator. I'm curious to know what he's creating for 2016/2017.
http://semiaccurate.com/forums/showpost.php?p=200073&postcount=62

[ndrs]

Mini-Core from IPC (Jaguar Puma-style) that can scale in frequency up to 4 GHz (depending on the production process, from 28nm to 14nm);
Klingt garnicht mal soooo abweichend von Bulldozer :D Der Rest klingt sehr danach, dass man mit dem Core im wesentlichen Custom-Silizium anbieten will. Irgendwie weniger nach neuer High-Performance-Architektur. Es sei denn der Übersetzer schmeist den ganzen sinn über den haufen. Aber vielleicht ist ja ein user hier der italienisch nativ unterstützt :)

[OBrian]

im Original
Mini-Core dall'alto IPC (Jaguar-Puma style) in grado di scalare in frequenza fino a 4 GHz (a seconda del processo produttivo, dai 28nm ai 14nm);ich bin auch nicht des Italienischen mächtig, aber das erste dürfte "Mini-Core mit hoher IPC" heißen. Wobei das "Jaguar-Puma-Style" in Klammern mich etwas verwirrt, weil so irre hoch ist die IPC dort ja nicht, die Intels und auch ein Deneb sind imho besser in der IPC, und Kaveri ist auch nicht wirklich schlechter.

Andererseits, wenn man die IPC noch etwas steigert und dann wirklich bis 4 GHz hochkurbeln kann und die Performance dabei gut skaliert, dann ist man tatsächlich nicht so übel aufgestellt. Die Angabe der Fertigung ist aber irgendwie Stuß, "28 nm bis 14 nm", die Architektur wird 28 nm sicher nicht mehr erleben, es wird ja jetzt langsam auf 20 nm umgesattelt, d.h. bis die so weit sind, ist 20 nm vielleicht nicht schon wieder ein Auslaufmodell, aber zumindest eingefahrener und breit genutzter Standard.

[Unicous]

Mini Core sicherlich bezogen auf die Größe auf dem Die. Die Katzenkerne sind ja schon extrem klein, dafür dass ihre IPC wohl nicht so viel niedriger ist als bei Bulldozer/Piledriver (Steamroller nehme ich raus, da hat sich doch theoretisch und auch praktisch einiges getan).
Das mit dem Fertigungsprozess würde ich jetzt mal beiseite lassen. U.U. ist damit die Skalierung auf 14nm gemeint oder die Wall Street Quelle hat keine Ahnung (andererseits scheint der Forni jetzt auch nicht so doof zu sein. Vllt. verstehen wir einfach Italienisch nicht so gut:biggrin:)

Interessant finde ich das mit dem L3 Cache. Täte ein L3 Cache einer APU gut, oder wäre es nicht eher besser den L2 Cache noch etwas zu erweitern?

HBM on-package klingt auch nett. Aber das könnten im Endeffekt auch feuchte Träume eines AMD Fans sein.:freak:
Wenigstens hört sich das alles nicht allzu weit hergeholt an. An sich ist das ein Zukunftsvision die erst einmal plausibel klingt.

[Knuddelbearli]

L3 wäre eventuell mit stacked Ram interessant.

Klassischer L3 eher nicht ist für die Preisregion einfach zu teuer bzw zuviel Platz benötigt

[ndrs]

Die Angabe der Fertigung ist aber irgendwie Stuß, "28 nm bis 14 nm", die Architektur wird 28 nm sicher nicht mehr erleben, es wird ja jetzt langsam auf 20 nm umgesattelt
Das würde ich nicht unbedingt so sehen. Die Fertiger sehen 28nm als langlaufenden Billigprozess an, den es noch eine weile geben soll. Wenn AMD den Kern wirklich Lizensiert, bzw. Custom-Silizium baut, könnte man das durchaus einem Kunden so anbieten, wenn er nicht sonderlich auf Leistungsaufnahme usw. schielt.

Klassischer L3 eher nicht ist für die Preisregion einfach zu teuer bzw zuviel Platz benötigt
Wir kennen doch die Preisregion garnicht. Bei Custom-Chips kann es durchaus passieren, dass ein L3 für das spezielle Einsatzgebiet lohnt.

[Knuddelbearli]

nur muss dann der der den Customchip will schon eine menge bezahlen nicht nur paar Mio.

So ein L3 ist nicht einfach nur angepflanzt sondern da muss der ganze Chip teils massiv verändert werden. Sprungvorhersage L1 und L2 inklusive Timing Optimierung usw.

Da könnt ich mir höchstens Apple vorstellen ^^

[Locuza]

Falls die Gerüchte stimmen, dann ist das eben genau der Sinn davon, ein möglichst modularer Aufbau um so viele Märkte und Einsatzgebiete abdecken zu können und natürlich attraktiv für Semi-Custom zu sein.
Entweder mit L3-Cache oder nicht und sogar zwei (?) verschiedene SIMD-Engines.
Auf mich wirkt der L3-Cache sowieso seit langem relativ einfach zu implantieren aus.
Den K10 hattest du schon mit oder ohne L3-Cache, die Bulldozer Linie und bei Seattle fügt AMD beim ARM A57 auch einen 8MB großen L3-Cache ein.

[OBrian]

jaja, aber das sind andere Preisregionen. AM3+ war immer eine gehobene Preiskategorie, jedenfalls als solche gedacht, während FM2(+) ein Instrument zur Versorgung der Mittelklasse ist, da ist das Topmodell schon nicht sonderlich teuer, das Gros geht aber für viel weniger übern Tresen. Und Seattle ist ein reinrassiger Cloud-SoC (siehe nur die beeindruckenden I/O-Optionen), nach dem sich die Kunden sicher die Finger lecken werden, die werden sicher auch nicht für 30$ verkauft.

Wenn man gewisse Preise pro Chip realisieren kann, so daß man höhere Fertigungskosten pro Chip auch problemlos an den Kunden weiterreichen kann (wer bereit ist, 300€ für etwas auszugeben, entscheidet sich selten dagegen, wenn der Preis stattdessen 320€ beträgt), dann kann man dem auch großzügig Cache spendieren, aber wenn die Gewinnspanne maßgeblich von den Fertigungskosten abhängt, dann müssen die eben so niedrig wie möglich sein.

Cache läßt sich jedenfalls relativ einfach dranhängen oder weglassen. Ber die Vielzahl unterscheidlicher, aber nah verwandter Chips, die AMD vorhat zu produzieren, wird es sicher welche mit viel und welche ohne Cache geben.

[Nakai]

Die sollten mal einen Sockel für Otto-Normal-Verbraucher liefern mit 4(!) Memory-Channels. Obs genutzt wird oder nicht, hängt ja von der CPU ab.

[StefanV]

Die sollten mal einen Sockel für Otto-Normal-Verbraucher liefern mit 4(!) Memory-Channels. Obs genutzt wird oder nicht, hängt ja von der CPU ab.
wäre viel zu teuer, deswegen macht mans nicht, leider...
Gut, mit DDR-4 mag das anders ausschauen, aber bisher ists einfach nur Sack teuer. Schau dir mal die LGA2011 Preise an...

Bevor man sowas macht, packt man lieber 'nen Gigabyte oder zwei per Stacked Die auf den Chip...

[Unicous]

Es gibt aber die theoretische Möglichkeit dafür. Wenn ich mich nicht irre, war in einem der letzten BKDGs beschrieben, dass Kaveri 4 Channels haben könnte.

Und "teuer" ist auch relativ.

Wenn besagte x86-Architektur bis in den HighEnd skaliert, wäre es ein leichtes da einen QC-Controller zu integrieren. Ob man das noch benötigt bei hypothetischer HBM-Implementierung ist dann eine andere Frage.

AMD könnte dann auch wieder für die Enthusiasten einen günstige Alternative zu Intel darstellen, vorausgesetzt die Architektur taugt etwas und kann mit Skylake/Cannonlake? konkurrieren.

[S940]

Es gibt aber die theoretische Möglichkeit dafür. Wenn ich mich nicht irre, war in einem der letzten BKDGs beschrieben, dass Kaveri 4 Channels haben könnte.
Ja war drin, für den Fall, dass man GDDR5 einsetzt, die haben ne Kanalbreite von 32bit .. merkste was? ;-)

Cache läßt sich jedenfalls relativ einfach dranhängen oder weglassen. Ber die Vielzahl unterscheidlicher, aber nah verwandter Chips, die AMD vorhat zu produzieren, wird es sicher welche mit viel und welche ohne Cache geben.
Ja es ist einfach zu handhaben, kostet aber ne Menge Die-Fläche, die wird AMD aber in Zukunft sicherlich nur in den GPU-Teil bei APUs verpulvern.

Bleibt die Frage nach reinen CPUs und/oder Off-Chip L3.

[YfOrU]

Gut, mit DDR-4 mag das anders ausschauen, aber bisher ists einfach nur Sack teuer. Schau dir mal die LGA2011 Preise an...

Wenn als Beispiel das MSI X79A-GD45 Plus genommen wird sehe ich den Aufpreis gegenüber einem halbwegs vergleichbaren Z87 Board (wie MSI Z87-G55) nicht als dramatisch an. Sind ~40€ Differenz und dafür gibt es 8 statt 4 Dimm-Slots sowie natürlich deutlich mehr PCIe Lanes/Slot. Wer letzteres auf einem Z87 Board haben will muss im übrigen ganz tief in die Tasche greifen denn mit PLX Switch landet man ganz schnell im 300€ Premium Segment.

[Botcruscher]

Die 40€ dürften sehr nahe am Gesamtpreis der meisten Boards liegen. Wozu soll die Bandbreite überhaupt gut sein?! Für die nutzlose kack IGP?

[YfOrU]

Als Vorteil sehe ich bei LGA 2011 weniger die Bandbreite sondern eher den maximalen Ausbau an Arbeitsspeicher. Ist einfach prädestiniert für den exzessiven Einsatz von VMs.

Bei einem hypothetischen Board für APUs mit Quad-Channel Interface würde sich die Anzahl an Dimm-Slots sicherlich halbieren (-> 4) und viel mehr als 16 PCIe 3.0 Lanes wären auch nicht vorhanden. Das sollte schon machbar sein ohne das der Preis durch die Decke geht. Allerdings braucht es dafür natürlich auch geeignete APUs (stärkere GPU) inkl. Sockel und ob sich das für AMD rechnen würde (Stückzahlen) steht halt auf einem anderen Blatt. Gleiches gilt natürlich auch für entsprechende Boards denn Low-Volume ist immer teurer.

[Unicous]

Ja war drin, für den Fall, dass man GDDR5 einsetzt, die haben ne Kanalbreite von 32bit .. merkste was? ;-)


Ja es ist einfach zu handhaben, kostet aber ne Menge Die-Fläche, die wird AMD aber in Zukunft sicherlich nur in den GPU-Teil bei APUs verpulvern.

Bleibt die Frage nach reinen CPUs und/oder Off-Chip L3.

Ich merk nichts mehr. Auch wenn es exklusiv für GDDR5 gedacht war, die Möglichkeit besteht, der Memory Controller könnte es. Dass die Bandbreite für DDR3 nicht ausreicht ist ja sicherlich eine Sparmaßnahme. In Zukunft wird der MC eh aufgebohrt werden müssen, die GPU verhungert ja jetzt schon an zu wenig Bandbreite, bzw. die Skalierung bei Kaveri ist sehr gut.

Wenn es dann eine CPU-only Architektur oder evtl. mit etwas abgepeckter GPU gibt, könnte man da auch einen QC rausführen.

Dass sie nur den GPU-Teil skalieren kann ich mir bei hUMA nicht vorstellen. Die Caches können doch auch ausgelesen werden (auch manipuliert werden?). Bei Intel darf die GPU den LL-Cache nutzen. Sei es der L3 oder der L4 in Form des eDRAM. Das wird AMD ja 99% in Zukunft auch machen, in welcher Form auch immer (HBM?).

[Undertaker]

Ich merk nichts mehr. Auch wenn es exklusiv für GDDR5 gedacht war, die Möglichkeit besteht, der Memory Controller könnte es.

Wenn der Speichercontroller nur 2x 64 Bit DDR3 oder 4x 32 Bit GDDR5 beherrscht, sind 4x 64 Bit DDR3 eben nicht möglich. Letzteres ist in AMDs Preisbereichen einfach nicht bezahlbar; sogar Intel setzt lieber auf einen dicken eDRAM anstelle zusätzlicher Kanäle. Am besten und günstigsten wäre wohl Caches wie bei Maxwell, aber derart sparsam kann wohl momentan kein anderer Chip mit der Bandbreite umgehen.

[Unicous]

@Undertaker Du brauchst nicht das Gleiche wiederholen, was S940 schon anmerkte. Ich bin ja nicht blöd.

Verstehe auch nicht warum du

Dass die Bandbreite für DDR3 nicht ausreicht ist ja sicherlich eine Sparmaßnahme.

nicht zitiert hast. Der MC könnte sich in vier Channels teilen, nur ist eben 32Bit arg wenig für DDR3 und man hätte nichts gekonnt. Es macht bei den APUs im Moment keinen Sinn, aber wir reden ja über zukünftige Entwicklungen. Bei CPUs könnte es durchaus Sinn machen.

Seattle unterstützt theoretisch 128 GB RAM, hat aber auch nur einen 128Bit Controller. Quad Channel gibts bei AMD im Moment nur per MCM und ich kann mir nicht vorstellen, dass AMD weiterhin auf MCM bauen wird.

[HOT]

Ist das nicht so, dass bei DDR4, wenn man 4 Module unterstützen will, automatisch QuadChannel nötig ist? Bei DDR4 gibts doch nur noch Punkt-zu-Punkt-Anbindungen.

[ndrs]

Das wäre natürlich der Todesstoß für den Serverbereich. Deshalb gibt es da switched memory banks. Ich hab selber noch nicht danach gesucht, denke aber, dass das extra Hardware auf dem Board sein müsste, was die Signale dann entsprechend abzweigt (und dann wohl auch gleich refresht).

[Botcruscher]

Im Heimbereich wird es in Zukunft auf jeden Fall nur zwei Ram- Sockel geben.

[Unicous]

War es nicht eher so dass die Channels komplett entkoppelt werden und es theoretisch egal ist, ob da ein zwei oder drei Riegel drin sind?:confused:

[ndrs]

War es nicht eher so dass die Channels komplett entkoppelt werden und es theoretisch egal ist, ob da ein zwei oder drei Riegel drin sind?:confused:
Nö, je Channel ein Modul, da die Leitungen kein Bus mehr sind, sondern Punkt-zu-Punkt-Verbindungen. Im Prinzip der gleiche Schritt wie schon bei PATA->SATA, PCI->PCIe vollzogen wurde, da du so einfach viel höhere Frequenzen gehen kannst.

[Undertaker]

@Undertaker Du brauchst nicht das Gleiche wiederholen, was S940 schon anmerkte. Ich bin ja nicht blöd.

Vergreif dich mal nicht im Ton, die zitierte Aussage hast du nach seiner Anmerkung getätigt. Und wenn du es da schon wusstest, was wolltest du dann mit "der Memory Controller könnte es" sonst aussagen? :confused:

Ansonsten wird sich auch mittelfristig wenig daran ändern, das >128 Bit nichts für ein Mainstreamprodukt sind, die Verdrahtung wird nicht plötzlich billiger. Keine Ahnung, warum das Thema dennoch immer wieder hochkocht...

[Unicous]

Wo habe ich mich im Ton vergriffen?:confused:

Bleib mal ganz entspannt. Wenn du nur einen Satz von mir aus dem Post raustrennst, kann ich mich ja mal beschweren, oder?

Ich rede übrigens die ganze Zeit von der neuen x86-Architektur nicht von Kaveri oder evtl. Carrizo (und wollte lediglich aufzeigen, dass Kaveri schon 4 channels unterstützt). Und das sind meine eigenen Speukulationen dazu.

AMD hat gesagt die neue Architektur wird gut skalieren und andere Medien behaupten es wäre eine HighEnd-Architektur. Und darauf basierend spekuliere ich, dass sie das Memory Interface verbreitern/erweitern könnten. Alternativ könnten sie aber auch direkt mit HBM o.ä. anbinden. Und das Alles ist erst einmal losgelöst von den APUs. Bei den APUs wäre eDRAM/HBM/GDDR5 on die wichtige und nötige Neuerung um die GPU nicht verhungern zu lassen. Aber auch hier muss man gegebenenfalls das SI verändern.

[Undertaker]

(und wollte lediglich aufzeigen, dass Kaveri schon 4 channels unterstützt)

Ich denke hier besteht das eigentliche Missverständnis. Entscheidend für den Verdrahtungsaufwand und damit die Kosten ist doch weniger die Anzahl der Channels, sondern vielmehr die Gesamtbreite der Anbindung. Da ist es dann letztlich egal, ob wir über 4x 32 Bit oder 2x 64 Bit reden. Nur 4x 64 Bit ist eben nicht drin.

Durch den kommenden DDR4-Standard und die langsamer werdenen Prozesswechsel (und damit auch langsamer ansteigende Rechenleistung) sehe ich in puncto Bandbreite mittelfristig ohnehin eher eine Entspannung.

[OBrian]

Durch den kommenden DDR4-Standard und die langsamer werdenen Prozesswechsel (und damit auch langsamer ansteigende Rechenleistung) sehe ich in puncto Bandbreite mittelfristig ohnehin eher eine Entspannung. wenn man daran gedanklich anknüpft, könnte man auch davon ausgehen, daß es nur einen Single-Channel-Sockel wie A1 gibt, der einen Großteil des Marktes abdeckt, nämlich den preissensitiven Teil. Etwas mehr Bandbreite läßt sich da ja rausquetschen mit DDR4 (solange DDR3 noch ein Thema ist, gibt es ja den FM2+ weiterhin, ich rede über die Zeit danach), d.h. man könnte in den Bereich eindringen, der aktuell von mittleren FM2+-APUs besetzt ist.

Und für den Bereich darüber wäre der Preis dann nicht mehr so extrem wichtig, d.h. AMD könnte sich auch sagen, wir konkurrieren mit Sockel 2011 und bringen daher dann 4 DDR4-Kanäle, füttern den Sockel dann aber auch mit APUs, die frühestens ab 150 € aufwärts anfangen. Das wäre dann immer noch günstiger als eine 2011-Plattform, aber würde zumindest den Preisdruck etwas rausnehmen.

Dieses Gedankenspiel hängt natürlich davon ab, ob die dann verfügbaren CPU-Kerne zumindest annähernd an vergleichbare Intels rankommen.

[OBrian]

Oder nochmal anders gedacht: Ist DDR4 nicht eigentlich einfacher zu implementieren? die Signallaufzeiten müssen doch nicht so genau synchronisiert werden wie bisher, also wird das Platinendesign einfacher. Damit könnte man auch auf einem Billigsockel der AM1-Klasse (ich frage mich wirklich, wie sie den nennen wollen, wenn AM2 und 3 belegt sind, AM4 evtl.?) 2 DDR4-Module unterbringen, die dann entsprechend gute Bandbreite erbringen.

Wenn man dann jedenfalls einen Sockel darüber bringen will, dann wird der definitiv 4 Kanäle haben.

[Felixxz2]

Auf jeden Fall wirds im normalen Consumerbereich nurnoch 2 Riegel geben. Was aber bei den Kapazitäten pro Riegel die DDR4 hat total egal sein dürfte.

[anddill]

Mal abgesehen davon daß wir hier nichtmal einen Kaffeesatz haben aus dem wir lesen können, warum unbedingt 2 oder 4 Speicherkanäle? Warum nicht 3? Grafikkarten arbeiten doch auch schon lange mit "nicht 2^x" Bandbreiten.
Das gäbe dann auch 6GB Ram als Mindestausstattung. Passt doch gut für eine APU.

[OBrian]

klar. Aber WENN man (vorausgesetzt AMD hat überhaupt noch Lust dazu) eine High-End-Plattform anbieten will, die mit richtig starken APUs gefüttert wird, dann muß man an der Bandbreite wirklich nicht sparen. Gerade die GPUs saugen die Bandbreite ja sehr willig auf. Das wäre dann ja praktisch ein Nachfolger für G34 (auch quad-channel), aber dank DDR4 eh schon günstiger im Platinendesign. Da muß man dann wirklich nicht auf 3 runter.

Und sowas wie Kaffeesatz kann man bei AMD sowieso vergessen, die werden zu einem neuen Produkt erst was sagen, wenn es schon ein halbes Jahr auf dem Markt ist. Wenn man sowas ähnliches wie Kaffeesatz findet, dann ist das nur der Rest eines Leakers, der vom internen AMD-Geheimnissicherungsdienst kleingemacht worden ist.

Entschuldigt meinen Zynismus, aber es macht ja auch keinen Spaß mehr. Man hat keine Grundlage zum fröhlichen Spekulieren, weiß nciht, wann man sich auf was Neues freuen kann, udn dann ob überhaupt, weil von AMD immer nur Enttäuschungen kommen, früher kam wenigstens ab und zu ein Hoffnungsschimmer, den man mal wieder kaufen konnte. Wißt Ihr was, ich fahr inzwischen lieber mit dem Fahrrad durchn Wald als am PC zu schrauben, so weit ist es schon gekommen! Wo soll das nur enden.

[HOT]

Aufgrund des künftigen Bandbeitenbedarfs und der Möglichkeit erheblich schnellere APUs zu bauen dank kleinerer Fertigung würd ich auch eher davon ausgehen, dass man künftig 4 DDR4-Kanäle bei den gehobenen APUs zum Standard macht. Das ist bei DDR4 einfacher als bei DDR3 und die Notwendigkeit besteht ja auch.

[fondness]

Das sehe ich genau andersherum. AMD weiß jetzt endlich wo sie hin möchten und obwohl ich Rory Read immer noch für einen, na sagen wir mal sehr gesprächigen:wink: CEO halte der am Ende dann aber genau nichts Substantielles ausgesagt hat (also ein Marketing-CEO:biggrin:), hat er das Ruder mal dermaßen wieder Richtung "Gewinn und mehr Umsatz"-Zone gezogen, dass man wirklich sagen kann AMD wird es noch ein Weilchen länger geben im Gegensatz zu den Befürchtungen die vor zwei, drei Jahren geäußert wurden.

Was aber auch auffällt. Es ist unheimlich still um AMD geworden, wenn es um Leaks geht. Früher hatte man schon Wochen, Monate vorher scoops oder schon komplette Tests von nicht mal offiziell angekündigkten Produkten, jetzt kann man froh sein, wenn eins, zwei Wochen vorher herauskommt, dass das Produkt gelauncht wird.

Read hat also seine Truppe scheinbar deutlich stärker unter Kontrolle und das ist gar nicht so schlecht. Die Produkte die Ende 2013 bzw. Anfang 2014 herausgekommen sind, waren alle gut. Nicht unbedingt herausragend, aber sie haben eine Richtung aufgezeigt. Beema und Mullins könnten sogar äußerst konkurrenzfähig sein, bezogen auf Perf./W. Und Kaveri ist auch ein gutes Produkt das im mobilen Sektor deutlich präsenter auftreten könnte, als zuletzt Trinity/Richland.

Die Chip-roadmap ist meines Erachtens noch nicht vollständig und ich denke AMD wird den HighEnd-Sektor nicht verlassen. Ob sie sich mit Intels 6+-Kernern anlegen bleibt abzuwarten, aber ich denke es wird einen Bulldozernachfolger geben, vllt. sogar in Form eines flexiblen Designs, dass von sub10 Watt auf 50/60+ Watt skalieren kann, also ein Kabini/BD Hybride wie ja spekuliert wird.

Sehe ich auch so, seit Read läuft der Laden, vielleicht besser als jemals zuvor. Auch finde ich die jetzt bekannt gewordenen Details als sehr gut durchdacht und sinnvoll. Praktisch jeder größere OEM hat heute x86 und ARM Tablets/Notebooks im Programm. AMD ist die einzige Firma weltweit die in der Lage ist sowohl ARM als auch x86 Chips zu liefern. Durch das Projekt Skybridge können sich die OEM ein zusätzliches Design sparen, da man direkt x86 und ARM-Chips austauschen kann je nach Bedarf und Nachfrage. AMD muss sich genau solche Nischen suchen, das erlaubt dann auch hohe Margen.

[occ-kh@Mirko]

Ein redseeliger aber fleissiger Ceo mit Grips für das wesentliche in schwierigen Zeiten und eine schweigsame Belegschaft, täuschen nicht darüber hinweg wer das Monopol im Mobilebereich inne hat. APUs zu launchen die dann erst in 6 Monaten verfügbar sind, super, bis dahin hat die Konkurrenz ihre Hausaufgaben aus der Schublade gezogen. Wie viele Notebooks oder mobile Geräte seht ihr von AMD wenn ihr mal in einen Technikladen geht?

Ich hab mir echt mal persönlich und auch im Auftrag einen Üerblick verschafft, eine A8 APU auf 30 Intels, super Verhältnis! Zudem legen die Lager voll und mussten ältere Derivate und Co abgeschrieben werden.

AMDs Entwicklungsbemühungen in allen Ehren, aber die müssen das Zeugs auch absetzen. Da gibt es derzeit unüberwindliche Hürden.

Selbst Nvidia hat mitbekommen das die eigenen Bemühungen in dem Absatzbereich wenig bringen so das man auch andere multimediale Bereiche vertraglich abdeckt, siehe PKWs.

Entschuldigt wenn ich das so sehe, AMD kommt irgendwie immer seine sec zu spät. Daran muss man grundlegend arbeiten und an der medienrelevant positiven Darstellung seiner Produkte. Paperlaunch ausgeschlossen.

[Nakai]

Nur mal zum Vergleich bestehender ARM-Architekturen:

A53/A7:
http://wap.yesky.com/uploadImages/2013/326/04IY31913118.jpg

A57/A15:
http://i-cdn.phonearena.com/images/articles/71033-image/Cortex-A15-Block-Diagram.jpg


A53/A7 ist In-Order, während A57/A15 OoO ist. Im Vergleich zu Broadcoms Vulcan sind die Dinger mickrig. AMD war natürlich noch nie dafür bekannt, "breite" Designs zu bauen.

[robbitop]

Tja Breite allein bringt halt wenig. Ab einem gewissen Punkt bekommt man die Einheiten (zumindest ohne SMT) nicht mehr ausgelastet. Insofern sind die ewigen Vergleiche der Breite (und die gab es zu K7/P6 Zeiten auch schon) müßig.

BTW: warum schreibst du A7/53 und A15/57? Du hast ja nur Blockdiagramme (zumindest tauchen bei mir nicht mehr auf im Browser) zu A7 und A15 gepostet. Die µ-Arch wird sich zu der A5x Serie sicherlich nicht unerheblich ändern.

[Coda]

Das Blockdiagram von A57 und Vulcan ist übrigens extrem ähnlich. Das sagt halt wenig aus.

[Nakai]

BTW: warum schreibst du A7/53 und A15/57? Du hast ja nur Blockdiagramme (zumindest tauchen bei mir nicht mehr auf im Browser) zu A7 und A15 gepostet. Die µ-Arch wird sich zu der A5x Serie sicherlich nicht unerheblich ändern.

Soweit, was ich gelesen habe, sollte der "Grundaufbau" sehr ähnlich sein.
Im Grunde sollte ein A57 ein A15 mit 64Bit(128Bit-FPU; ähnliche Pipeline, aber getweakt) sein. A53 dementsprechend ein A7 mit 64Bit(auch dementsprechend getweakt).

Tja Breite allein bringt halt wenig. Ab einem gewissen Punkt bekommt man die Einheiten (zumindest ohne SMT) nicht mehr ausgelastet. Insofern sind die ewigen Vergleiche der Breite (und die gab es zu K7/P6 Zeiten auch schon) müßig.

Man braucht auf jeden Fall eine Mindestbreite und Ähnlichkeiten sieht man in jeder Architektur(2*ALU; 2*AGU; 2*FPU). Nur Intel verwendet die gleichen Issue-Ports teilweise für ALU- und FPU-Ressourcen(3 Ports für Execution und 3 Ports für AGUs bei Nehalem; bei Haswell +1 AGU-Port +1 ALU-Port). Intels Ansatz sehe ich da sowieso, als den durchdachtesten Ansatz an.

Ahja, Bulldozer ist anscheinend nochmal etwas vereinfacht gewesen. AGU-Ops belegen anscheinend den korrespondierenden ALU-Port.

Das Blockdiagram von A57 und Vulcan ist übrigens extrem ähnlich. Das sagt halt wenig aus.

Ich kann mir auch nur schwer vorstellen, dass Broadcom das Rad neuerfindet.

€: Ich finde es sehr realistisch, dass AMD mit K12 endlich SMT einführt. Sie werden definitiv MT-Erfahrung mit CMT gesammelt haben.

[OBrian]

braucht man bei ARM eigentlich auch so einen fetten Decoder wie bei x86? doch eigentlich nicht, oder? Der frißt ja bei BD einiges (Fläche und Strom) und ist gleichzeitig eine dicke Bremse. Wäre sicher vorteilhaft, so einen Klops loszuwerden.

[robbitop]

Decoder braucht man auch für ARMs.

[Coda]

braucht man bei ARM eigentlich auch so einen fetten Decoder wie bei x86? doch eigentlich nicht, oder? Der frißt ja bei BD einiges (Fläche und Strom) und ist gleichzeitig eine dicke Bremse. Wäre sicher vorteilhaft, so einen Klops loszuwerden.
Nicht ganz so fett, aber ARM ist mit allen Erweiterungen jetzt auch nicht gerade ein leichtgewicht.

Der Hauptvorteil ist, dass Instructions immer entweder 2 oder 4 Bytes breit sind (Thumb 2) und nicht 1-15 :)

[Nakai]

Nicht ganz so fett, aber ARM ist mit allen Erweiterungen jetzt auch nicht gerade ein leichtgewicht.

Der Hauptvorteil ist, dass Instructions immer entweder 2 oder 4 Bytes breit sind (Thumb 2) und nicht 1-15 :)

Das Problem ist auch dass AMD ziemlich dicke Decoder hat. Jeder dieser 1 bis 2 Makro ops raushauen. Bei Intel kann es nur einer von 4. Intels complex Decoder haut bis zu 4 mikroops raus. Ahja etwa ~1/3 bis 1/4 der Instruktionen sind complex. Natuerlich bist du dir das alles bewusst.

[Liszca]

Ich denke hier besteht das eigentliche Missverständnis. Entscheidend für den Verdrahtungsaufwand und damit die Kosten ist doch weniger die Anzahl der Channels, sondern vielmehr die Gesamtbreite der Anbindung. Da ist es dann letztlich egal, ob wir über 4x 32 Bit oder 2x 64 Bit reden. Nur 4x 64 Bit ist eben nicht drin.

Wenn ich nun ein quadchannel interface verwende und auf DDR3 aufbaue und dabei nur vier RAM steckplätze verwende ist dort der Verdrahtungsaufwand höher als bei Dualchannel mit ebenfalls vier RAM steckplätze? Ich kann mir irgendwie nicht vorstellen dass es so ein großer aufwand wäre.

[Knuddelbearli]

klar ist er das braucht mehr Layer usw

[ndrs]

Wenn ich nun ein quadchannel interface verwende und auf DDR3 aufbaue und dabei nur vier RAM steckplätze verwende ist dort der Verdrahtungsaufwand höher als bei Dualchannel mit ebenfalls vier RAM steckplätze?
Natürlich, die Datenleitungen werden bei deinem DualChannel-Beispiel ja einfach weitergeführt, bzw. durchgeschleift. Die erste Bank greift die Leitungen unterwegs einfach ab. Du führst also 64 Leitungen von der CPU zur ersten Bank und von dort zur zweiten. Das gleiche für den zweiten Channel. Bei Quadchannel brauchst du halt echt 256 Datenkanäle.

Versuch einer grafische Darstellung:
2*Dualchannel
RAM --- RAM ---CPU --- RAM --- RAM

Quadchannel
RAM ---CPU --- RAM
RAM ---^ ^--- RAM

[OBrian]

...und um das mal fortzusetzen, der Vollständigkeit halber: Bei DDR4 hingegen muß so oder so jeder Steckplatz für sich angebunden werden, da gibt es kein Durchschleifen. Vier Steckplätze bedeuten also immer sozusagen Quadchannel (ich weiß gar nicht, ob man strenggenommen überhaupt noch von "Kanälen" reden darf) - ob die Bandbreite dann höher ist, liegt natürlich daran, ob man die Steckplätze auch tatsächlich mit vollen 64 bit anbindet oder ggf. nur mit 32bit aus häßlichen Spargründen (die Hersteller kommen ja auf die abstoßendsten Ideen, um 2 Cent zu sparen).

Aber es gibt keine Probleme mehr mit den Laufzeiten (dank serieller statt paralleler Anbindung), die Leitungen für die Pins können also unterschiedlich lang sein, damit ist das Platinendesign auf einmal viel einfacher. Wahrscheinlich kommt man dann auch mit weniger Layers im Mainboard aus, d.h. Quadchannel könnte auch durchaus mainstream-machbar sein.

[Unicous]

Gian Maria Forni alias Fottemberg bei S|A bekommt ja in letzter Zeit sehr viel Airplay in den Foren (auch von mir :redface:). Vor ein paar Tagen hat er diesen Artikel geschrieben.

http://translate.google.com/translate?sl=auto&tl=en&js=y&prev=_t&hl=de&ie=UTF-8&u=http%3A%2F%2Fwww.bitsandchips.it%2F9-hardware%2F4395-con-le-future-architetture-x86-e-k12-amd-ha-deciso-di-migliorare-la-cache&edit-text=

Original: http://www.bitsandchips.it/9-hardware/4395-con-le-future-architetture-x86-e-k12-amd-ha-deciso-di-migliorare-la-cache


Er hat wohl ein bißchen nach Patenten geschnüffelt und hat da sehr viele zum Cache Prefetching und generell für Verbesserungen beim Management des Caches gefunden. Laut seiner Recherche wurden die meisten in den letzten zwei Jahren, also seit Keller wieder dabei ist patentiert (bzw. angemeldet), davor lediglich 2.
Einen Auszug der vielen Patente hat er auch gepostet.


20140129772 (05/08/14): Prefetching to a cache based on buffer fullness - The present disclosure generally relates to processors and, more particularly, to prefetching at a processor;
20140115257 (04/24/14): Prefetching using branch information from an instruction cache - The present disclosure relates to processors and more particularly to prefetching for processors;
20140052927 (02/20/14): Data cache prefetch hints - The present invention provides a method and apparatus for using prefetch hints;
20130346695 (12/26/13): Integrated circuit with high reliability cache controller and method therefor - This disclosure relates generally to computer systems, and more specifically to integrated circuits for computer systems having cache controllers;
20130346703 (12/26/13): Data cache prefetch throttle - This application relates generally to processor-based systems, and, more particularly, to throttling data cache prefetching in processor-based systems;
20130311724 (11/21/13): Cache system with biased cache line replacement policy and method therefor - This disclosure relates generally to a cache s stem, and more particularly to a cache system with a cache line replacement policy;
20130262775 (10/03/13): Cache management for memory operations - The present invention is generally directed to computing systems. More particularly, the present invention is directed to memory operations executed in a heterogeneous computing system;
20130227321 (08/29/13): Method and apparatus for cache control - This invention relates to processors, and more particularly, to cache memories in processors;
20130227221 (08/29/13): Cache access analyzer - The present disclosure relates to software tools for efficiency analysis of a central processing unit architecture;
20130173834 (07/04/13): Methods and apparatus for injecting pci express traffic into host cache memory using a bit mask in the transaction layer steering tag - Embodiments of the subject matter described herein relate generally to mechanisms for implementing transaction layer processing hints in peripheral component interconnect express (PCIe)-compliant computing systems. More particularly, embodiments of the subject matter relate to the use of a bit mask in the steering tag header of the transaction layer to facilitate injecting PCIe traffic into host cache memory;
20130073811 (03/21/13): Region privatization in directory-based cache coherence - This application is related to cache replacement policy, and specifically to dual-granularity state tracking for directory-based cache coherence.


Ich hatte ja in einem meiner Posts schon gesagt, dass AMDs Problem auch die (langsamen) Caches sind. Das deute ich mal als Anzeichen dafür, dass da deutlich mehr Entwicklung anstatt Stagnation eintritt, wie es die letzten Jahre leider zu beobachten war.

[Knuddelbearli]

Naja da liegt ja meines Wissens mom eines der Hauptprobleme beid en AMD Designs oder?
Der Cache ist einfach Arschlahm und zugleich nicht besonders Breit. Normalerweise müsste zumindest eines von beiden gut sein / AUf höhe von Intel liegen, da man sie in Grenzen miteinander tauschen kann.

[Unicous]

Die Katzenreihe konnte das aber immer gut cachieren(:biggrin:). Bei BD kam ja geringe ST-Leistung einher mit langsamen Caches. Daran hat Piledriver nichts geändert und auch Steamroller nicht, z.T. sind die Caches sogar langsamer geworden (auch auf Grund von Vergrößerungen). Auch der DDR3-Controller ist ja nicht der schnellste (Latenzen) aber wenigstens haben sie dort beständig die Bandbreite erhöht.

Das Hauptproblem ist also nicht der Cache an sich, sondern dass dieser eine ohnehin schon geringe ST-Leistung weiter ausbrembst. Ich weiß jetzt nicht wie es um die Cache-Kohärenz zwischen den Modulen bzw. einzelnen Kerne aussieht, aber ich behaupte jetzt einmal so toll kann sie nicht sein. Also könnte da auch MT-Leistung flöten gehen.

Ich wiederhole es ja andauernd: Das Modul-Konzept an sich ist nicht schlecht, aber bei der Implementierung scheitert man genauso wie beim wahren Kommunismus. An den Realitäten.:biggrin: