Diskussion zu: Blockdiagramm zu AMDs Zen-Prozessorenkernen aufgetaucht

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/blockdiagramm-zu-amds-zen-prozessorenkernen-aufgetaucht

Blockdiagramm:
https://www.3dcenter.org/abbildung/amd-zen-prozessorenkern-blockdiagramm

[MadManniMan]

Okay?

Kann da jemand mit Ahnung bitte was rausinterpretieren?

[Gast]

Okay?

Kann da jemand mit Ahnung bitte was rausinterpretieren?

Die Cache Latencys sind in etwa auf dem Niveau von Sky Lake, beim L3 ist man ein paar relevante Takte schneller.

Wahrscheinlich wird man die CPUs wieder nach GHz und Anzahl der Kerne grob gleichwertig einschätzen können weil die entscheidenden Parameter für heutigen Code sehr ähnlich sind. Es wird wohl nur bei einzelnen Schwächen im jew Decoder zu Unterschieden kommen die dann in künftigen Benchmarks gezielt ausgenutzt werden müssen.... :D

[etp_inxession]

die dann in künftigen Benchmarks gezielt ausgenutzt werden müssen.... :D

Also das Schlupfloch für Intel.

Schönfärberei und dergleichen.

Also alles wie gehabt.

Software auf Intel ausgelegt ist auf AMD Hardware nur deswegen langsamer.

Kann ich mit leben.

[Elkinator]

Mit Zen wird Intel ein Problem bekommen, man ist AMD technisch unterlegen
Intel hat wohl nichts in der ominösen "Schublade", von der Gamerkinder™ aufgrund ihres Unwissens oft fantasieren!

https://www.reddit.com/r/AMD_Stock/comments/5k31sr/i_bought_canard_pc_there_you_go/?sort=confidence

[y33H@]

Technisch unterlegen? Weil man 500 weniger dekodierte µOps speichern kann zB? :P

[Lard]

Zusammenfassung der Intel Situation:
Intel Working On ARM/x86 Hybrid CPU & AMD Radeon MCM. Panicking Over ARM. 10nm Delay
_5kJZ9avYRM

[Elkinator]

Welchen Sinn soll ein CPU-?Kern? haben der ARMv8 und AMD64 unterstützt?
Wenn Intel das echt macht, dann haben sie eine µArch die überall nur Mittelmässig sein wird!

Bei AMD hat man auch mal das Märchen von einem AMD64/ARMv8-Hybridkern in die Welt gesetzt, am Ende war soetwas dann aber doch nicht geplant...

[Der_Korken]

Mir erscheint die L1D-Latenz relativ hoch. Ich meine K10 hatte 3 Takte bei 64KB Cache-Größe, die man bei Bulldozer für mehr Takt auf 4 Takte erhöht hat. Kann man ungefähr einschätzen, wie negativ sich das bemerkbar macht, dass die Latenz 4-5 bzw. 7-8 für FP beträgt? Beim L2- und L3-Cache sehen die Latenzen eigentlich recht gut aus, vergleichbar mit aktuellen Intel-Architekturen. Die Cache-Bandbreite ist (sofern ich das französische richtig geraten habe^^) nur halb so hoch wie bei Intel. Braucht man die hohe Bandbreite nur für AVX oder würde die auch bei "normalem" Code was bringen?

[Gast]

...
Bei AMD hat man auch mal das Märchen von einem AMD64/ARMv8-Hybridkern in die Welt gesetzt, am Ende war soetwas dann aber doch nicht geplant...
Das habe ich wohl verpasst, ...
ich kann mich nur an einen gemeinsamen kompatiblen Sockel für beide Architekturen als SoC erinnern bzw. den tatsächlichen vorhandenen ARM5-Kern für Security/Authenticy Features. Bei HyperTransport Consortium wollte man verschiedene Arch per HT verknüpfen können..... auch mit HSA soll das gehen...

[Gast]

Mir erscheint die L1D-Latenz relativ hoch. Ich meine K10 hatte 3 Takte bei 64KB Cache-Größe, ...
relativ hoch? Bei welcher Art Zugriff?
Skylake hat mit Zen doch die gleiche Latenz... http://www.7-cpu.com/cpu/Skylake.html soweit man das anhand der Folie beurteilen mag... es kommt dann auch noch auf die Clocks für die jew. Operation für die Daten an... und der Decoder von Phemom ist sicherlich nicht auf dem Niveau der moderneren CPUs allein schon weils wohl kein uOps Buffer gab.... kann man nicht so vergleichen wie hier Zen und Skylake...

[Elkinator]

Das habe ich wohl verpasst, ...
Mein Postign nicht verstanden?

ich kann mich nur an einen gemeinsamen kompatiblen Sockel für beide Architekturen als SoC erinnern
So war es ja auch, aber die IT-"Fachpresse" hat daraus einen Hybridkern herbeifantasiert, das haben fast alle Seiten gepostet...

[Der_Korken]

relativ hoch? Bei welcher Art Zugriff?
Skylake hat mit Zen doch die gleiche Latenz... http://www.7-cpu.com/cpu/Skylake.html soweit man das anhand der Folie beurteilen mag... es kommt dann auch noch auf die Clocks für die jew. Operation für die Daten an... und der Decoder von Phemom ist sicherlich nicht auf dem Niveau der moderneren CPUs allein schon weils wohl kein uOps Buffer gab.... kann man nicht so vergleichen wie hier Zen und Skylake...

Ich meine, dass mir die Latenzen für den L1D in Bezug auf diese Übersicht recht hoch vorkam:

http://www.anandtech.com/show/4955/the-bulldozer-review-amd-fx8150-tested/6

Allerdings ist dort nicht aufgeschlüsselt, was genau wie lange dauert und ob sich die Latenzen auf den Instruction- oder Data-Cache beziehen. Ich dachte daher immer, dass alles genau 4 Takte braucht, um es aus dem L1-Cache zu laden und war deswegen verwundert, dass es bei Zen da so starke Unterschiede gibt. Ich bin aber auch nicht tief in der Materie drin, sondern lese mir nur gerne Artikel durch, wo die Architektur genauer durchleuchtet wird.

[y33H@]

So war es ja auch, aber die IT-"Fachpresse" hat daraus einen Hybridkern herbeifantasiert, das haben fast alle Seiten gepostet...Du neigst leicht zu Übertreibungen ...

[Gast]

... bzw. den tatsächlichen vorhandenen ARM5-Kern für Security/Authenticy Features. ...
Wie dumm von mir, ich meinte einen ARM Cortex A5, das ist natürlich eine ARM7 Arch.
http://www.arm.com/products/processors/cortex-a/cortex-a5.php
wobei der in den AMDs wohl aufs wesentliches zurechtgestutzt ist, also ohne FPU und NEON... wie dort die MMU mit dem AMD eigenen Controller zusammenarbeitet wäre mal interessant zu erfahren, ich würde vermuten der reserviert einfach ein gewisses Segment über die AMD-V bzw. NPT Funktionen...

[Gast]

Die Folie (oder das Blockdiagramm) ist stark bei Anandtech abgekupfert. Scheint eine Eigenentwicklung zu sein, glaube nicht das die Franzosen mehr wisasen als alle anderen. Mit viel Phantasie ausgeschmückt...

http://images.anandtech.com/doci/10578/s1%20Perf.png

[y33H@]

Die Folie stammt aber von AMD, nicht von Anandtech ... sowas wie die Größe des µOp-Buffers fehlt zB.

[Gast]

Ich vermute 2017 wird das Jahr der ganz breiten AVX512 Einführung in allen namhaften Softwareprodukten mit diversen WaitStates beim AVX256 kompatiblen Codepath. Intel wird mit der neuen Lean-X86 Arch die alten Zöpfe unterhalb AVX512 abschneiden müssen und ein Tool anbieten, das automatisch allen Sourcecode beim Compilat auf 512bit per 0-inserts erweitert :P

....Ich bin echt mal gespannt welche Tricks wir in Zukunft bei Intel vs. AMD sehen werden....

[Gast]

Gibt nen Part 1 und 2 davon, eins vom 02.08. und 23.08., habs nur beispielhaft verlinkt. Das die verlinkte Folie nicht von AMD stammt will ich nicht behaupten. Warum sollte man eigene Entwürfe veröffentlichen? Die Redaktion will wahrscheinlich nur Aufmerksamkeit.

Der Rest ist einfach nur Wunschdenken und zusammengereimt, aus den Infos die bereits existieren. Die Redaktion veröffentlich Illustrierte, ich kann mir nicht vorstellen das man heute noch viele Auflagen davon los wird. Alles Hypetrain, wie bekannt...die Canard PC Webseite war früher ein stark FUD-ENTEN-lastiges Webforum. Seit Dez 2016 kann man dort jetzt die Zeitschrift elektronisch abonnieren, glaube für insgesamt 60 Euro im Jahr. Da will man im Bereich News sicher Aufmerksamkeit erregen. Ich kann mir ehrlich gesagt nicht vorstellen, dass AMD denen vor NDA Fall Infos dieser Art zukommen lässt oder deren Veröffentlichung zulässt.

Entsprechende Infos hatte AMD zur HotChip bereits in die Runde gestreut, so wie anandtech es eben auch weitergibt. Was man dort im Forum liest, kann man auch nicht alles glauben.

http://www.slideshare.net/AMD/amd-and-the-new-zen-high-performance-x86-core-at-hot-chips-28/1

Den Rest kann man auch an Skylake/Haswell Infos ableiten, wenn AMD dazu bestimmte Infos streut. Die Architekturen sollen sich ja ähneln.

http://www.intel.com/content/dam/www/public/us/en/documents/manuals/64-ia-32-architectures-optimization-manual.pdf

Müsstest du ja selbst am besten wissen.

[Leonidas]

Bekommen wir auf Basis des Blockdiagramms (https://www.3dcenter.org/news/blockdiagramm-zu-amds-zen-prozessorenkernen-aufgetaucht) eine Übersicht zu Cache-Latenten und Ops-Durchsatz hin, welche die Vergleichwerte von Sandy Bridge bis Skylake beinhaltet?

Ausgangspunkt ist die Tabelle hier:
https://www.3dcenter.org/artikel/amds-zen-praesentation

Hinzu kommen (Werte von Zen):
L1: 64k Byte, 4-way
L2: 512 kByte, 8-way, Latenz 12 Takte
L3: 2 MB (shared), Latenz 35 Takte
... alles weitere, was die Experten noch rauslesen können

Spannend wären hierzu die Vergleichswerte zu:
Sandy Bridge
Ivy Bridge
Haswell
Broadwell
Skylake
Kaby Lake
Bulldozer
Bulldozer/Vishera

Das könnte ich dann in eine Tabelle fassen, wenn es halbwegs vollständige Angaben sind. Was denkt Ihr? Ich hab den Thread im Blick und schaue ab und zu rein.

[Lard]

Das wäre nur eine grobe Übersicht, da die Latenzen vom CPU-Takt, als auch von der Meßmethode abhängen.
https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=58489&stc=1&d=1482905616
https://twitter.com/InstLatX64

Hier sind weitere CPU Daten:
http://instlatx64.atw.hu/

[Gast]

Der L3 Cache ist beim 8C/16T zwar 16mb gross, teilt sich aber in 2x4x2mb auf. Ein 2mb Cluster pro Core. 4x2 pro CCX. Der Cache ist KEIN gemeinsamer Speicherpool. Das müsste bei Intel anders sein.

[Complicated]

Ich empfehle Opterons und Dresdenboys Artikel als Basis-Informationsquelle: http://www.planet3dnow.de/cms/26077-details-und-analyse-der-zen-architektur-nach-der-hot-chips-konferenz/subpage-speichersubsystem-im-detail/

[Hübie]

Bekommen wir auf Basis des Blockdiagramms (https://www.3dcenter.org/news/blockdiagramm-zu-amds-zen-prozessorenkernen-aufgetaucht) eine Übersicht zu Cache-Latenten und Ops-Durchsatz hin, welche die Vergleichwerte von Sandy Bridge bis Skylake beinhaltet?

Ausgangspunkt ist die Tabelle hier:
https://www.3dcenter.org/artikel/amds-zen-praesentation

Hinzu kommen (Werte von Zen):
L1: 64k Byte, 4-way
L2: 512 kByte, 8-way, Latenz 12 Takte
L3: 2 MB (shared), Latenz 35 Takte
... alles weitere, was die Experten noch rauslesen können

Spannend wären hierzu die Vergleichswerte zu:
Sandy Bridge
Ivy Bridge
Haswell
Broadwell
Skylake
Kaby Lake
Bulldozer
Bulldozer/Vishera

Das könnte ich dann in eine Tabelle fassen, wenn es halbwegs vollständige Angaben sind. Was denkt Ihr? Ich hab den Thread im Blick und schaue ab und zu rein.

Sandy Bridge:

3 cache levels detected||
Level 1| size = 32Kb| latency = 4 cycles
Level 2| size = 256Kb| latency = 13 cycles
Level 3| size = 8192Kb| latency = 35 cycles


Daran kann man per se jedoch wenig ablesen. Write-Through oder Write-Back der jeweiligen Stufen sind ebenfalls wichtige Faktoren.

[Complicated]

•Write-Back-L1-Cache
•schnellerer L2-Cache
•schnellerer L3-Cache
•schnelleres Laden in die FPU: 7 statt 9 Zyklen
•bessere L1- and L2-Daten-Prefetcher
•fast doppelte L1- und L2-Bandbreite
•fast verfünffachte L3-Gesamtbandbreite
Aus der Analyse bei P3D. L3 ist erneut Victim-Cache wie bei Bulldozer.

[Hübie]

Der Artikel ist auch wirklich lesenswert. Wie gesagt, gibt es jedoch noch eine Vielzahl ungeklärter Fragen (z.B. wie weit ist das Protokoll ausgebaut, wie sind interne Bandbreiten...). Bisher sieht das Design für Zen jedoch vielversprechend aus und wenn da jetzt kein grober Schnitzer drin ist, wird die Performance definitiv solide sein.
Letztendlich wird der Preis es jedoch richten, wie der Markt es annimmt. Damit meine ich nicht billig, sondern genau passend zu den Vorstellungen der Konsumenten und Großhändler.

[Gast]

Das Teil soll mit Air-OC auf 5GHz gekommen sein - von wegen 3,15. Durfte die Readaktion wohl nicht veröffentlichen und hat es in einem Code auf der Seite plaziert!

https://www.reddit.com/r/Amd/comments/5krghq/remember_the_canard_pc_magazine_about_zen_it_has/

Wäre ja der Hammer und würde bestätigen was paar Gäste hier auch schreiben - Skylake kann man klar schlagen. Kam wohl nur noch der 6900K mit. Für 500 Euro wäre das eine Bombe...:ubeer:

[Gipsel]

Das Teil soll mit Air-OC auf 5GHz gekommen sein - von wegen 3,15. Durfte die Readaktion wohl nicht veröffentlichen und hat es in einem Code auf der Seite plaziert!

https://www.reddit.com/r/Amd/comments/5krghq/remember_the_canard_pc_magazine_about_zen_it_has/

Wäre ja der Hammer und würde bestätigen was paar Gäste hier auch schreiben - Skylake kann man klar schlagen. Kam wohl nur noch der 6900K mit. Für 500 Euro wäre das eine Bombe...:ubeer:
Und Andere mit Zugang zu Samples agen, daß das Blödsinn wäre bzw. Ihre Samples nur mit LN2 5+GHz erreichen, aber nicht mit Luft.

Also abwarten.

[Gast]

Und Andere mit Zugang zu Samples agen, daß das Blödsinn wäre bzw. Ihre Samples nur mit LN2 5+GHz erreichen, aber nicht mit Luft.
nur mal so, 5+ghz mit ln2 mod und ende...anfänger? bulldozer schaffte über 8ghz. vor allem steht da nicht 5+! davon haben die franzosen nichts geschrieben. wer soll das sein mit zugang zu samples? bullshit...link bitte. ocler haben keinen zugang zu sample, die bekommen selektierte hardware von den ihv. die takten alle höher als der consumer markt je zu gesicht bekommt. 5ghz ist für diese hardware keine hürde. 5+ kann alles sein so wie 3,4+!

[Gipsel]

The Stilt und ShockG wären die Leute, die sich geäußert haben. Hinweis darauf war im Spekuforum verlinkt.
http://www.realworldtech.com/forum/?threadid=163466&curpostid=163831

[Gast]

The Stilt und ShockG wären die Leute, die sich geäußert haben. Hinweis darauf war im Spekuforum verlinkt.
http://www.realworldtech.com/forum/?threadid=163466&curpostid=163831
ja und spekuforum, ist doch wunschdenken mehr nicht. genau das gleiche als wenn ich behaupte die vrm wäre schuld. dein link beginnt mit, ich habe gehört, keinerlei daten liegen dort vor oder aussagen zu testserien. welches sample lag da vor oder stepping? da steht nicht viel mehr als hier. das ist alles oder nichts. zuweilen werden absichtlich fehlinformationen gestreut, es kann also 50-50 stehen. daher...

[Gipsel]

daher...
Daher:Also abwarten.;)