Diskussion zu: AMD Vega 10 Die-Shot zeigt zwei HBM2-Speicherstacks samt ~520-530mm²..

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/amd-vega-10-die-shot-zeigt-zwei-hbm2-speicherstacks-samt-520-530mm%C2%B2-chipflaeche

[Gast]

Es müßen nicht 64 ALUs pro NCU sein, AMD könnte da auch etwas geändert haben.

[Gipsel]

Es müßen nicht 64 ALUs pro NCU sein, AMD könnte da auch etwas geändert haben.Da läßt uns AMD noch ein wenig im Unklaren mit Details. Man kann die 128 fp32 Ops/Takt aber auch so interpretieren, daß es 64 SPs bleiben (weil ein FMA als 2 Ops zählt).

[HeinLo]

Ich denke mit dem HBM2 als Cache zeichnet sich ab, dass Vega nur mit HBM2 angeboten wird und die unteren Preissegmente mit Iterationen von Polaris und GDDR5. Vielleicht nochmal gepimpt mit Anpassungen die die ISA nicht wesentlich ändern wie etwa Vega.

[Gast]

Slide 16 und 17: Was wird das den hübsches? Demand paging vom Hauptspeicher oder gar ein kohärentes Interface, würde zu HSA passen und den möglichen Kombis aus CPU und GPU auf einem gemeinsamen Interposer.

Schick wäre es auch wenn Zen und Vega PCIe auf eine kohärente Verbindung umschalten könnten.

[OBrian]

Ich halte es für (vorsichtig gesagt) extrem gewagt, aus der Fläche auf Shaderanzahl schließen zu wollen. Das ginge, wenn es ein GCN-Chip wäre, also ein aufgeblasener Polaris mit HBM dran. Aber die Architektur ist ja ganz anders, folglich wird nicht nur die Performance pro Shader anders sein, sondern auch die Fläche pro Shader. Vielleicht sind ja nur 2000 Shader drin, die so viel Platz wegnehmen. Oder es sind 10.000. Wer weiß.

Wir sollten einfach mal Vergleiche vergessen und bei Vega neu anfangen, diese "NCU"-Blöcke werden wohl einige Generationen und Evo-Stufen lang in diversen AMD-Produkten auftauchen, und dann können wir von Vega ausgehend da wieder Vermutungen anstellen. Aber bei diesem Umbruch jetzt ist das schlicht unmöglich. Also einfach mal beobachten, wieviele Flops aus dem Die rauskommen und wieviel Watt dabei verbraucht werden, und das mit Vorgängern und Konkurrenzprodukten vergleichen.

[Gast]

Vega ist offensichtlich deutlich mehr als GCN aber breiter.
Es würde mich auch nicht überraschen wenn sich AMD für die Architektur einen neuen Namen einfallen lässt.

AMD spricht sowohl von höherem Takt als auch mehr Leistung pro Takt. Da das alles nicht Kostenlos ist, kann man auch keine Hochrechnung der Anzahl der Shader-ALUs aufgrund der Chipfläche im Verhältnis zu Polaris anstellen.
Es ist eher anzunehmen dass man im Verhältnis mehr Fläche pro ALU benötigen wird.

Im Grunde ist die Anzahl an ALUs auch egal, wichtig ist wieviel Leistung am Ende rauskommt, und die kann man heute noch überhaupt nicht abschätzen, da man weder die endgültigen Taktraten noch die Leistung/Takt kennt.

[tm0975]

chip soll lauf raja koduri < 500 mm2 sein.

[Gast]

Slide 16 und 17: Was wird das den hübsches? Demand paging vom Hauptspeicher oder gar ein kohärentes Interface, würde zu HSA passen und den möglichen Kombis aus CPU und GPU auf einem gemeinsamen Interposer.

Schick wäre es auch wenn Zen und Vega PCIe auf eine kohärente Verbindung umschalten könnten.

Wenn die bei tech-report an dieser Stelle nicht spekuliert haben, ist das bestätigt. In past AMD architectures, memory accesses for textures and pixels were non-coherent operations,...
Früher hat das wenig Sinn gemacht, aber mit "draw-stream binning rasterizer", der "cache-aware" sein soll, soll das ausgenutzt werden.
Den Schluss zu HSA hatte ich auch gemacht.
Eigentlich ist das aber eher ein günstiger Nebeneffekt, da primär eher der Energieverbrauch und die notwendige Speicherbandbreite im Fokus liegen, bzw. Synchronisation leichter wird. Nebenbei wird damit wie jüngst bei nvidia auch das tile Paradigma aufgegriffen, das eben extrem von dem cache profitiert. Vor allem wenn die Datenmenge viel größer als der verbaute Speicher ist, wird das einen Unterschied machen, was ja der besondere Trick des HBCC ist. Das soll auch demonstriert worden sein
AMD demonstrated a Vega GPU displaying a photorealistic representation of a luxurious bedroom produced from hundreds of gigabytes of data using its ProRender backend
Was bisher noch reine spekulation ist, damit müsste sich Vega für den HPC Bereich viel ähnlicher einer normalen CPU verhalten und vermutlich die IPC gewaltig nach oben treiben (die durchschnittliche Latenz für Speicherzugriffe sollte damit ja auch deutlich niedriger sein).