Diskussion zu: Ryzen-Modelle: Vom Einkerner bis Siebenkerner mit verschiedensten ...

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/ryzen-modelle-vom-einkerner-bis-siebenkerner-mit-verschiedensten-cache-groessen-ist-technisch-a

[Eldoran]

Wenn wir einmal davon ausgehen, dass AMD die Varianten auch nach technischen Gesichtspunkten wählt, sind Cache Reduktionen durchaus sinnvoll, schließlich dürfte das Cache etwa gleich viel Fläche wie die Cores verbrauchen, somit wäre statistisch die Chance etwa gleich hoch damit den Yield zu erhöhen.
Das symmetrische deaktivieren ist an sich logisch, da sonst diverse unangenehme Effekte auftreten. Ich glaube derartig heftige Auswirkungen wie bei little-big ARM Konzept, bei dem sich die länge der Cache Lines ändert je nach dem auf welchem Core der läuft, fallen da nicht darunter.
Eventuell sind die 4C Modellen quasi die Ausschussware von beiden Plattformen - es ist ja das selbe Socket nur eben mal mit 4 deaktivierten Cores oder der deaktivierten GPU... Und wenn Ryzen so richtig einschlagen sollte, eventuell ein eigenes Die.

[Gipsel]

Wenn wir einmal davon ausgehen, dass AMD die Varianten auch nach technischen Gesichtspunkten wählt, sind Cache Reduktionen durchaus sinnvoll, schließlich dürfte das Cache etwa gleich viel Fläche wie die Cores verbrauchen, somit wäre statistisch die Chance etwa gleich hoch damit den Yield zu erhöhen.Bei Cache ist es recht einfach, ein klein wenig Redundanz einzubauen. Einfach ein paar Cachelines mehr als die nominale Größe und man knippst nach einem Test die defekten Cachelines aus und "ersetzt" sie mit den Reservelines. Das kostet praktisch kaum Diefläche und man muß Cache nur deaktivieren, wenn was im Cachecontroller kaputt ist. Weil das so gut funktioniert, ist SRAM ja auch immer so ziemlich das erste, worauf ein neuer Prozeß zum Testen losgelassen wird (oft schon 2 Jahre bevor man komplexe Logik mit annehmbarem Yield hinbekommt).

[Eldoran]

Bei Cache ist es recht einfach, ein klein wenig Redundanz einzubauen. Einfach ein paar Cachelines mehr als die nominale Größe und man knippst nach einem Test die defekten Cachelines aus und "ersetzt" sie mit den Reservelines. Das kostet praktisch kaum Diefläche und man muß Cache nur deaktivieren, wenn was im Cachecontroller kaputt ist. Weil das so gut funktioniert, ist SRAM ja auch immer so ziemlich das erste, worauf ein neuer Prozeß zum Testen losgelassen wird (oft schon 2 Jahre bevor man komplexe Logik mit annehmbarem Yield hinbekommt).

Ist das derzeit der "Normalfall"? Ich habe zu dem Thema irgendwie schon ewig nichts mehr gehört. Ich erinnere mich, dass damals bei den Athlon 64, das quasi der große Unterschied bei Intel und AMD war, intel hat den halben Cache deaktiviert und damit die Assoziativität halbiert, AMD das mit den Reservelines gemacht.
Außerdem bei den 4C Modellen könnte es auch noch quasi auf hohen takt oder niedrigen Verbrauch hinoptimiert werden. Allerdings ist es vermutlich eher unsinnig derart viele Varianten aufzulegen, höchstens für den OEM Bereich. Ganz allgemein würde mich ein explizites low power binning nicht wundern, zumindest für den Serverbereich. Mobile wird wohl eher nur auf die APUs gehen.

[Gast]

Wahrscheinlich will AMD es anfänglich nicht machen, wenn die Yield gut läuft. Wenn Intel mit Sechskerner kommt und man genug Ausschuß produziert hat, werden sie schon einsteigen. Mit dem Cache gibt es glaube ich bei 2x3 CCX kein Problem, die 1+1mb Cache-Blöcke des L3 lassen sich pro Kern spezifisch zuordnen. Ist eben sehr modular, die liegen auch dicht beieinander, da mal einen Block komplett abzuschalten kann nicht das Problem sein. Wenn der Prozeß gut läuft müsste man ja vollwertige Kerne cutten, wäre natürlich Schwachsinn wenn man erstmal versucht den Markt mit Achtkerner-Consumer zu fluten. Das ist ja auch AMDs größter Vorteil oder deren Argument, man kann halbwegs schnelle Achtkerner für 4 oder 6 Kerner Preise verkaufen.

SR 3 - i3/i5 Mainstream/APUs
SR 5- i5 Highend und i5 Enthusiast
SR 7- i7 Highend (6700 und 7700 non K/K) und i7 (...<6800K) Enthusiast

Ob die noch einen SR 6 reinschieben, oder einen SR 5 als 6 Kerner hängt ja von Intel ab. Mit Haswell IPC und hohem Takt kann man auch heute noch nachkommende Intel CPUs zu schlagen (2600k schafft auch heute noch 4,5GHz), wenn nicht sogar mehr. Den Faktor kennt bei AMD halt keiner, der Boost ist bisher völlig unbekannt. Einen i7 2600K limitiert nur die Plattform, weil z.B. die Chipsätze veraltet sind, insbesondere die Schnittstellen. Das hat Intel sich doch selbst zusammengebastelt und da kann AMD voll dazwischen hauen, ein Problem mit veralteter Architektur oder Plattform haben sie nicht und können voll auf Angriff gehen. Intel hat die letzten Jahre doch kaum was draufgelegt und das kommt AMD jetzt klar zugute.

Wenn alle SR Modelle 3,4 GHz Basistakt bieten, wird der bei 4 Kerner der Boosttakt schon recht hoch liegen. Selbst 3,4 Basistakt für einen 8 Kerner überraschen mich. Scheint doch ein rundes Ding zu werden wenn sie es nicht anders verwachsen. Die Zahlen 3-5-7 leitet man bei SR (RyZen) einfach von Intels Leistungsvermögen-/Klasse ab. i3, i5, i7.

Erstmal brauchen sie keinen Sechskerner und können den Gewinn mitnehmen, die 8 Kerner Fraktion bei AMD ist riesig (siehe FX Prozessorenanteil - die kaufen auch nicht unbedingt einen Sechskerner) und die Enthusiasten dürften schon lauern. AMD muss erstmal so vielle 8 Kerner raushauen wie sie können. Man soll sie ja gleich kaufen...

[Pirx]

Aber benötigt nicht SRAM doch relativ viel Diefläche? Andererseits wird die zusätzliche Redundanz wohl den Braten nicht fetter machen, aber viel Effekkt bringen um die Investition in SRAM auch sinnvoll zu gestalten. Ist der L3-Cache überhaupt SRAM?