Archiv verlassen und diese Seite im Standarddesign anzeigen : Diskussion zu: AMDs Ryzen 5 kommt mit vier Modellen schon am 11. April
Leonidas
2017-03-18, 16:47:33
Link zur News:
https://www.3dcenter.org/news/amds-ryzen-5-kommt-mit-vier-modellen-schon-am-11-april
Fehler in der Tabelle: 1500 statt 1400.
Das beim 6 Kerner und beim 2+2 Kerner der komplette Cache vorhanden ist scheint mir Sinnvoll. Schließlich gehören 8Mb zue einem Complex.
Beim 1400 kann ich mir nicht vorstellen wie das mit 8Mb Cache gehen soll.
Logisch wäre eigentlich nur, dass ein Complex ganz wegfällt, der 1400 also 4+0 ist.
der 1500X taktet SIEBENHUNDERT MHz zu niedrig und XFR ist SECHSHUNDERT MHz zu langsam für einen Vergleich mit einem i7-7700K
FAIL
Irgendwie unglücklich, dass Hallock von AMD die neuen BIOS für schnelleren RAM jenseits 3200 erst für Mai in Aussicht gestellt hat.
Da merkt man, dass AMD zu stark im Personal schrumpfen musste und das BIOS und Microcode nicht noch rechtzeitig zum Launch der kleineren CPUs optimieren kann.
Hoffen wir mal dass die Mainboardhersteller bis dahin für RAM bis 3200 die Hausaufgaben gemacht haben, ist ja wichtig für die Gaming-Performance. Ein Re-Review für die 8-Kerner würde sich in diesem Abwasch gerade zu anbieten...
Ben Carter
2017-03-18, 20:19:47
der 1500X taktet SIEBENHUNDERT MHz zu niedrig und XFR ist SECHSHUNDERT MHz zu langsam für einen Vergleich mit einem i7-7700K
FAIL
Und dann kostet er auch noch 150€ zu wenig. Epic fail! :freak:
Im übrigen hält sich AMD bei diesen Prozessoren weiterhin an die bereits prophezeite streng symetrische Teil-Deaktivierung von CPU-Kernen und Level3-Cache:
Bei Ryzen können die Kerne nur symmetrisch deaktiviert werden, lediglich das Deaktivieren eines kompletten CCX ist möglich.
Die 6-Kerner sind also zwangsweise 3+3.
Bei den 4-Kernern wäre 2+2 und 4+0 denkbar, 3+1 geht auch nicht.
Das beim 6 Kerner und beim 2+2 Kerner der komplette Cache vorhanden ist scheint mir Sinnvoll. Schließlich gehören 8Mb zue einem Complex.
Beim 1400 kann ich mir nicht vorstellen wie das mit 8Mb Cache gehen soll.
Logisch wäre eigentlich nur, dass ein Complex ganz wegfällt, der 1400 also 4+0 ist.
Teile vom Cache zu deaktivieren ist wirklich nichts neues und wird schon seit Ewigkeiten gemacht.
Ein einem Ryzen CCX ist der L3-Cache in 4 Blöcken á 2MiB organisiert. Ein Deaktivieren in 2MiB-Schritten ist also garantiert möglich, eventuell aber auch feiner.
BTW: man sollte bei Ryzen nicht von 16MiB L3-Cache sprechen sondern eher von 8+8, schließlich können alle Kerne nur auf die jeweiligen 8MiB ihres CCX zugreifen.
Eldoran
2017-03-19, 10:30:41
Bei Ryzen können die Kerne nur symmetrisch deaktiviert werden, lediglich das Deaktivieren eines kompletten CCX ist möglich.
Die 6-Kerner sind also zwangsweise 3+3.
Bei den 4-Kernern wäre 2+2 und 4+0 denkbar, 3+1 geht auch nicht.
Technisch ist es möglich. (https://www.3dcenter.org/news/ryzen-modelle-vom-einkerner-bis-siebenkerner-mit-verschiedensten-cache-groessen-ist-technisch-a)
Irgendwo habe ich seither gelesen, dass der L3 zu dem jeweiligen CCX gehört und CCX übergreifend nicht oder nur langsam möglich ist.
Somit ist klar, dass nur beim kleinsten der Modelle ein asymmetrisches deaktivieren sinnvoll ist und möglicheweise auch passiert.
Teile vom Cache zu deaktivieren ist wirklich nichts neues und wird schon seit Ewigkeiten gemacht.
Ein einem Ryzen CCX ist der L3-Cache in 4 Blöcken á 2MiB organisiert. Ein Deaktivieren in 2MiB-Schritten ist also garantiert möglich, eventuell aber auch feiner.
BTW: man sollte bei Ryzen nicht von 16MiB L3-Cache sprechen sondern eher von 8+8, schließlich können alle Kerne nur auf die jeweiligen 8MiB ihres CCX zugreifen.
ist es nicht eher so das jedem kern 1mib des l3 fest zugeordent ist und man gemeinsam auf 4mib zugreifen könnte, aber jeder kern nicht mehr als 2mib insgesamt belegen kann?
damit ryzen schnell ist, muss der l3 in cpu0xcpu1 angesprochen werden, daher auch die symetrische deaktivierung. der rest dürfte dann in die wüste wandern. amd fehlt ein ringbus ala intel. daher gibt es nur statische zuordnungen was die cpu eben auch langsam macht und eine volle verteilung der l caches ressourcen ermöglichen würde. die zuordnung ist ziemlich star, fast so wie bei bulldozer pro modul. erinnert eher an server-cpus
auch wenn amd ryzen mit einem kreissymbol darstellt (als logo) sieht es bei der lastverteilung auf der cpu völlig anders aus, das erinnert eher an ein c2quad-design. genau wenn darauf eben nicht eingegangen wird ist ryzen langsam. hat man zuviel von zeppelin übernommen um kosten zu sparen?
da es sich dabei eigentlich nur um 4+4 cores handelt ist auch die taktrate von 3,3-3,9 all cores ziemlich niedrig, da war amd schon viel weiter. 4,5-5,0 ghz für vierkerner (2+2Modul bausweise ohne igpu bzw. teildeaktiviert). das zeigt eigentlich auch auf das gf oder samsung 14 nm prozess nichts besonderes ist, vor allem wohl preiswert umzusetzen ist. wenn es stimmt das vega nur mit 1,2 ghz kommt, na dann gute nacht. fraglich ob man damit überhaupt gute 1080 oc platinen bei 2.0 ghz einbekommt.
letzte oc versuche der 1080ti unter ln2 bescheinigten ihr in einem quad sli 2,41 ghz in serie (alle karten liefen damit+voltage mod). das wäre das doppelt machbare, wobei nvidia die leistungsaufnahme bei 300w aushebelt. 2.0-2.1 ghz dürften custom design dann wohl stable schaffen. ohje...
ich kann mir nur vorstellen das amd den verbrauch mit weniger taktrate kappt und intern (in hardware) etwas verbaut damit man keinen höheren taktraten erreicht (fabric und all dieses zeug). unter ln2 (also alle mechanismen ausgestellt und auf eigenen geafhr) geht deutlich mehr, schießt aber der verbrauch extrem hoch.
heute verbringt man mehr bei entwicklung mehr zeit mit bling bling als mit dem was der user wirklich braucht=leistung.
Irgendwo habe ich seither gelesen, dass der L3 zu dem jeweiligen CCX gehört und CCX übergreifend nicht oder nur langsam möglich ist.
Ryzen hat keinen echten Last-Level-Cache, ein Zugriff auf den L3 des jeweils anderen CCX ist nicht möglich.
Es läuft logischerweise ein Cachekoheränzprotokoll, welches beim Zugriff auf eine Speicheradresse überprüft ob das Datum bereits in einem anderen Cache am DIE (unabhängig welches Level) vorhanden und eventuell verändert wurde.
Wenn CCX0 eine Adresse lädt, welche von einem Kern von CCX1 verändert wurde, aber noch nicht in den DRAM zurückgeschrieben wurde (was passieren kann da die Caches in Ryzen write-back sind) kann CCX0 das Datum nicht aus einem Cache von CCX1 laden, sondern muss warten bis CCX1 dieses in den DRAM geschrieben hat und dann von dort laden.
seitdem AMD um 2009 den Anschluss an intel verloren hat zahlen wir effektiv 50% zu viel für neue CPUs
der 1500X sollte echt für sein Geld intel das Fürchten lehren und dem Konsumenten die verlorenen 8 Jahre intel-only wiedergutmachen
wo ist die REBELLION ??
Gipsel
2017-03-19, 15:24:05
ist es nicht eher so das jedem kern 1mib des l3 fest zugeordent ist und man gemeinsam auf 4mib zugreifen könnte, aber jeder kern nicht mehr als 2mib insgesamt belegen kann?Nein, das ist schlicht falsch. Es gibt (bis zu) 8MB L3 in einem CCX, und kein Teil davon ist einem Kern irgendwie zugewiesen. Die Daten eines Kerns verteilen sich immer über alle Segmente des Caches, auf die auch alle mit gleicher Geschwindigkeit zugegriffen werden kann. Die Segmentierung in 4 Teile dient im Prinzip dazu, daß bis zu vier 256Bit (32 Byte) Zugriffe parallel ablaufen können.
Beim Rest Deines Posts ist auch viel Blödsinn dabei.
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