Diskussion zu: Intel mit "Heterogeneous" Chip-Design und neuem MultiChip-Ansatz ...

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/intel-mit-heterogeneous-chip-design-und-neuem-multichip-ansatz-mit-interconnect-bridge

[G3cko]

Ich hatte vor einiger Zeit mal selbst drüber nachgedacht, dass dies doch sehr sinnvoll sei. So kann man zumindest kosten spraren und für die Cores die neuste Fertigungstechnologie verweden.

Einen Schritt weiter gedacht wäre auch ein Mix möglich. Die Cores mit dem höchsten Takt in der neusten Fertigung und zusätzliche für mehr Multithreadingpower eine ältere Fertigung (viele Kerne kostengünstig) bei deutlich niedrigerem Takt, somit eben auch effizient.

AMD wird da mit dem Interposeransatz in eine ähnliche Richtung entwickeln.

[IchoTolot]

Super spannend finde ich das. Auch wenn ich es nicht alles verstehe. Muss mich da mal einlesen.

[Eldoran]

Argh! mein Browser hat gerade den Post gefressen :mad: also noch einmal:
Nun die Lösung von intel sieht zumindest elegant aus und verspricht auch die notwendigen Die Varianten radikal zu verkleinern. Es passt auch gut zum Gerücht, dass intel in Zukunft (teilweise) AMD GPUs verbauen will.
Allerdings ist fraglich, ob das tatsächlich die bessere Lösung verglichen mit dem Interpososer/TSV wie es AMD produziert ist. (http://semiaccurate.com/2015/05/19/amd-finally-talks-hbm-memory/) Schon die Frage, wo überhaupt irgend eine Form vom MCP statt einem größeren Die sinnvoll ist, muss gestellt werden. Und die präsentierte Form hört sich nicht danach an, als ob diese nicht theoretisch genauso gut als ein größerer Chip gefertigt werden könnten.
Für AMD jedenfalls scheint das ganze nicht signifikant teurer als ein komplexeres normales Package Substrate zu sein. (http://semiaccurate.com/2015/05/19/amd-finally-talks-hbm-memory/) Eher dürfte die maximale Größe des Interposers ein Problem sein. Aber dazu wird vermutlich in den nächsten Monaten mehr zu erfahren sein - Vega 10 ist diesbezüglich ja angeblich schon ziemlich auf Kante genäht und Naples kommt mir noch deutlich größer vor. Da war auch irgendwo die Rede, dass dort sogar ein aktiver Interposer verwendet werden soll.
Jedenfalls EMIB verliert auch einen signifikanten Vorteil des Interposers, der verhindert den durch unterschiedliche Ausdehnungskoeffizienten (https://de.wikipedia.org/wiki/Ausdehnungskoeffizient) erzeugten mechanischen Stress, zumindest dort, wo die vielen filigranen Verbindungen verbaut sind - zwischen Die und Interposer. Und ob das bei dem EMIB eingesparte Silizium/TSV wirklich Kosten reduziert, muss sich erst zeigen, man da gefühlsmäßig eine Größenordnung höhere Genauigkeiten bei der dreidimensionalen Ausrichtung / Integration dieser "Silicon Bridges" ins Package Substrate braucht (vor allem bei mehr als einer Bridge/Package!). Das hört sich für mich so an, als ob man die ohnehin verfügbare Präzision in der Chipfertigung mit der Präzision ins Assembly verschiebt. Und wie "einfach" das wird das Package um die Bridges aufzubauen, ohne die fragilen Strukturen der Bridges zu beschädigen ist auch eine gute Frage. Möglicherweise spielt da auch hinein, welche Technologie bereits in-house existiert, bzw. wo dabei Umsatz/Gewinn anfällt. Bei AMD wird dabei ja schon seit 9 Jahren an HBM gearbeitet, seit 6 sind funktionstüchtige Prototypen vorhanden und seit Fiji auch Erfahrung in der Serienfertigung.

[FlashBFE]

Richtig. In einer Hinsicht sollte man sich keinen Wunschvorstellungen hingeben: Das Verfahren spart keine kosten, sondern erzeugt Mehrkosten durch mehr Fertigungsschritte.

[HeinLo]

Für aktuelle MCM habe ich auch meine Zweifel, ob das was bringt. Es ist zumindest ein anderer Ansatz mit eigenen Vor- und Nachteilen.

Der von Intel deutlich genannte Vorteil sind die Kosten gegenüber grossen Interposer.
Allerdings würde ich annehmen, dass der Interposer bei den aktuell relevanten MCM einen vernachlässibar kleinen Teil der Kosten ausmacht.
Letztlich geht es doch um viel grössere Kostenvorteile im Yield und Auslagerung durch separierte Fertigung bzw. unterschiedliche Hersteller der Module, um die Grenzen des all in one Die zu umgehen.
Wie hier schon erwähnt kann der Interposer ebenso eine Schaltungslogik mitbringen. Es wäre denkbar, dass dort in einem SoC mit der Zeit mehr integriert wird.
Am Ende zählt wohl aber welche MCM Technik sich effizienter produzieren lässt, und wie die Technik reift.
AMD müsste mit den Furys genug Erfahrung gesammelt haben um das zu beurteilen, man wird sehen ob das wenigen High-End GPUs vorbehalten bleibt, oder die nächsten Monate bereits in günstigeren Produkten auftaucht.

Könnte es sein dass Intel diverse Patente bei der Interposer Produktion umschiffen will?

[Complicated]

Siehe: http://www.planet3dnow.de/vbulletin/threads/424860-EMIB-Intels-Interposer-Alternative-fuer-Multi-Chip-Packages?p=5071973#post5071973
Intels Stratix 10 (FPGA) wurde mit EMIB realisiert: https://www.golem.de/news/stratix-10-intel-liefert-seinen-ersten-fpga-an-kunden-aus-1610-123707.html

[Eldoran]

Siehe: http://www.planet3dnow.de/vbulletin/threads/424860-EMIB-Intels-Interposer-Alternative-fuer-Multi-Chip-Packages?p=5071973#post5071973
Intels Stratix 10 (FPGA) wurde mit EMIB realisiert: https://www.golem.de/news/stratix-10-intel-liefert-seinen-ersten-fpga-an-kunden-aus-1610-123707.html
Guter Punkt, dann haben wir vielleicht erste brauchbare Daten zur Lebenserwartung in ein paar Jahren. An sich ist klar, in einem Fall wie diesem (HBM), kommt man nicht um irgendeine Variante von MCM mit microbumps herum, allerdings habe ich so meine Zweifel, dass die silicon bridges das Optimum bezüglich Preis und Leistung darstellt.
Jene soll am Ende sogar noch höhere Bandbreiten als ein Interposer bieten können – was für derart aufgesplittete Chips, wie Intel sie sich vorstellt, mehr oder weniger elementar ist. Jene neue Variante eines MultiChip-Moduls ist damit sicherlich auch für die Anwendung bei Grafikchips interessant – eher sogar hochinteressant. Denn ein gravierender Nachteil von HBM-Speicher sind die hohen Kosten des benötigten Interposers – mit Intels neuem MultiChip-Modul würde man sowohl diese Kostenlage in den Griff bekommen, als auch eventuell sogar noch mehr Bandbreite erzielen können.
Selbst klassische MCP sind i.d.R. teurer als 1 Die, außer das entstehende Die wäre zu groß (für einen hohen Yield). Wirklich interessant ist es, wenn es notwendig oder sinnvoll ist die beiden Teile in unterschiedlichen Verfahren herzustellen. Allerdings ist mir völlig schleierhaft wie die silicon bridges eine höhere Performance als ein Interposer ermöglichen soll. Noch spannender wird es, wenn die beteiligten Dies high performance und somit signifikante thermische Probleme verursachen, wie es etwa bei Fiji der Fall ist. Dann ist die Lebenserwartung ein echtes Problem.

[Complicated]

Intels Performanceverglich ist mal wieder mehr Marketing als Realität. Sie vergleichen kurze EMIB Anbidungen mit langen Leitungswegen über den Interposer. Also mit der Annahme, dass keine Interfaces auf den Chips vorhanden sind und alle TSVs direkt nach unten in den Interposer geleitet werden. So entstehen lange Signalleitungen auf dem Interposer die von allen Ecken des Chips an das Ende des Interposers reichen müssen wo dann z.B. ein HBM Chip angebunden ist. Dass dies Unsinn ist, zeigt ja schon Fiji, wo die Speicherinterfaces ja ebenfalls rundum am Rand der GPU angeordnet sind und die Signalwege auf dem Interposer kein bißchen länger sind als bei den EMIBs. Marketing halt.