AMD - Zen 2, 7nm, PCIe 4.0, 2019 (Matisse, Renoir, Castle Peak, Rome), Matisse-Refresh 2020 [Archiv] - Seite 3

Gipsel

2018-07-23, 13:55:26

AM4 kann nur PCIe3.0, das wird sich ohne neuen Sockel wohl auch nicht ändern, deshalb gehe ich da jetzt mal von PCIe3.0 aus und erst mit AM5 PCIe4.0 für Consumer aus. Aber möglicherweise führt man doch PCIe4.0 auf AM4 ein, sofern technisch möglich, dann hättest du natürlich recht.Das sollte möglich sein. Die elektrischen Anforderungen an die Slots und die Leitungen dahin werden angeblich nicht wirklich steigen (dafür gibt es viel "Magie" in den PHYs, die mit der starken Dämpfung der hochfrequenten Signale klarkommen müssen), also im Prinzip sollte das sogar auf existierenden Plattformen nachrüstbar sein. Falls irgendein Board mit PCIe3 schon so an der Kotzgrenze läuft, daß PCIe4 nicht gehen würde, muß halt der Hersteller das bei sowieso fälligen BIOS-Update für die neuen CPUs entsprechend einbremsen (falls PCIe4 nicht sowas wie Link-Training und Einmessung der Verbindung vorsieht, die dann die Geschwindigkeit automatisch runterregelt, falls es nicht geht, da müßte ich mal nachlesen).

JVC

2018-07-23, 13:57:19

@ robbitop

AMD muss voll aufdrehen ...
Der einzige Vorteil von AMD ist das sie diesmal vor Intel die 7nm Fertigung zur Verfügung haben ... es bietet sich gerade zu an einfach die kerne zu verdoppeln und den Takt zu erhöhen (+ kleine Verbesserungen ) und Intel kann noch gar nicht antworten solange deren 10nm Prozess Probleme macht.

Wenn Intel dann mit 10nm (geschätzt ~Q1 2020) kommt wird AMD keine weitere kleinere Fertigung zur Verfügung haben und dann müssen sie optimieren was das zeug hält um "vorne zu bleiben" ...
DAS wird dann wieder spannend ^^

Aber wenn das kommt wonach es gerade aussieht ( und worauf ich für AMD hoffe ) ... dann wird Zen2 im Frühjahr Intel komplett dominieren ...

m.f.g. JVC

p.s.: Ich werde mir bis zu Zen2 definitiv keine CPU kaufen ;) ... außer vielleicht einen Zen+ um beim erscheinen von Zen2 sofort umrüsten zu können ... ( weil ich ja dann nur schnell die CPU tauschen muss :tongue: )

fondness

2018-07-23, 13:59:53

Wenn Intel dann mit 10nm ~2020 kommt wird AMD keine weitere kleinere Fertigung zur Verfügung haben und dann müssen sie optimieren was das zeug hält um "vorne zu bleiben" ...
DAS wird dann wieder spannend ^^

Naja, 7nm EUV vs. 10nm klingt jetzt auch nicht so schlecht. Die Zeiten, in denen Intel einen "natürlichen" Fertigungsfortschritt hatte sind IMO vorbei. TSMC und Co haben vom Smartphoneboom enorm profitiert und nehmen mittlerweile genug Geld ein um hier zeitlich mit Intel voll konkurrenzfähig sein zu können. Jetzt natürlich unabhängig von steigenden Risiken und unvorhersehbaren Problemen, die neue Fertigungsschritte wohl auch in Zukunft immer unberechenbarer machen und wo eine foundryless Company sicher nicht im Nachteil ist. Mich würde es mittlerweile nicht mehr wundern, wenn selbst Intel überlegt ihre Fertigung outzusourcen.

mboeller

2018-07-23, 15:38:30

wieso gehen hier so viele von Picasso in 12nm aus?

RavenRidge wird bereits in 14nm+ gefertigt (zumindest laut Marketing)

Der Vorteil von RR zu Picasso wäre also sehr gering.

Beim Zen+ ist das Die gleich groß geblieben und nur die max. Taktfrequenz wurde um ca. 250 MHz nach oben geschoben. Was würde das für Picasso bringen? IMHO viel zu wenig um den Aufwand zu rechtfertigen, vor allem wenn dann 7nm ca. 1/2 Jahr später zur Verfügung steht und massive Verbesserungen ermöglicht.

robbitop

2018-07-23, 16:02:49

Picasso ist Ende 2018 IIRC. Das wäre noch etwas früh für 7 nm. Erst Renoir (2019) wäre 7 nm. So zumindest die Speku.

edit:
Picasso ist 2019 laut der Quelle
https://www.computerbase.de/2018-03/amd-roadmap-castle-peak-vermeer-renoir/

Könnte dann doch 7 nm sein...

Andererseits steht Ravenridge dort in 2018 und kam ja Ende 2017. Wenn ähnliches für Picasso gemeint ist (Launch Ende 2018) könnte es wirklich noch 12 nm sein. Und erst mit Renoir dann ein echtes (Ende) 2019 Produkt und somit 7 nm

Andererseits steht unter Picasso "new process tech, new cpu core". Könnte also doch 7 nm sein und somit Zen 2. Wäre dann aber eher Ende 2018. Die Frage, ist ob dann auch schon Navi GPU IP verbaut wurde oder erst mit Renoir

Digidi

2018-07-23, 16:47:51

lol Klevere Namen von AMD. Ich wollte schon immer mal ein Picasso oder Renoir zu hause haben.

;D

YfOrU

2018-07-23, 18:47:05

Andererseits steht unter Picasso "new process tech, new cpu core". Könnte also doch 7 nm sein und somit Zen 2. Wäre dann aber eher Ende 2018. Die Frage, ist ob dann auch schon Navi GPU IP verbaut wurde oder erst mit Renoir

Die Einordnung der APUs passt in dem Kontext in der Graphik nicht. Siehe Bristol und Raven Ridge. Eine echte AMD Folie ;)

wieso gehen hier so viele von Picasso in 12nm aus?

RavenRidge wird bereits in 14nm+ gefertigt (zumindest laut Marketing)

Der Vorteil von RR zu Picasso wäre also sehr gering.

Beim Zen+ ist das Die gleich groß geblieben und nur die max. Taktfrequenz wurde um ca. 250 MHz nach oben geschoben. Was würde das für Picasso bringen? IMHO viel zu wenig um den Aufwand zu rechtfertigen, vor allem wenn dann 7nm ca. 1/2 Jahr später zur Verfügung steht und massive Verbesserungen ermöglicht.

So teuer und aufwändig kann es nicht gewesen sein denn AMD nutzt 12nm nur für die AM4/TR4 Desktop SKUs und nicht für Epyc. Grundsätzlich haben APUs ein deutlich höheres Volumen als Desktop Produkte ohne IGP und eine ~10% höhere Effizienz durch den Prozess wäre nicht wenig. Dazu ein paar Optimierungen am Power Management sowie der Firmware und Raven Ridge wäre bereits ein gutes Stück besser als heute. Die Leistungsaufnahme ist die einzige wirkliche Schwachstelle und es ist im Rahmen dessen was mit einem Refresh zu machen ist.

Da die 7nm APU bei GF landen dürfte ist Volumen vor Q3-Q4/2019 eher nicht realistisch. Entweder müsste die auch zu TSMC oder man stellt die hinten an und nutzt die frei werdenden (14/12nm, Summit/Pinnacle Ridge) Kapazitäten bei GF erstmal für einen normalen Refresh. Das wäre nicht nur bezogen auf die Lieferbarkeit der APU sondern auch mit Blick auf die Fertigungskosten sinnvoll. Man hat hier einfach auch niedrigere Margen und Bristol Ridge (OEM) macht bis heute einen großen Teil des Volumens aus. Das muss mittelfristig über Raven Ridge/Picasso laufen. Ich gehe nicht davon aus das AMD in absehbarer Zeit Leading Edge für APUs einsetzen wird. Das sind High Volume Produkte und wenn man mit denen bei den OEMs wieder in größerem Umfang unterkommen will muss man zuverlässig zu einem guten Preis liefern können.

maximus_hertus

2018-07-23, 18:51:21

Afair ist die APU immer 9-12 Monate im Hintertreffen. Picasso ist ein 4C/8T Pinnacle Ridge (12nm) mit weiterhin Vega-IP.

Erst Ende 2019 / Anfang 2020 wäre eine 7nm Zen 2 / Navi APU auf dem Plan.

Macht auch irgendwo Sinn (imo), für das 100-200 Euro Segment ist Ende 2018 wohl etwas früh für 7nm.

Skysnake

2018-07-23, 21:35:57

Das sollte möglich sein. Die elektrischen Anforderungen an die Slots und die Leitungen dahin werden angeblich nicht wirklich steigen (dafür gibt es viel "Magie" in den PHYs, die mit der starken Dämpfung der hochfrequenten Signale klarkommen müssen), also im Prinzip sollte das sogar auf existierenden Plattformen nachrüstbar sein. Falls irgendein Board mit PCIe3 schon so an der Kotzgrenze läuft, daß PCIe4 nicht gehen würde, muß halt der Hersteller das bei sowieso fälligen BIOS-Update für die neuen CPUs entsprechend einbremsen (falls PCIe4 nicht sowas wie Link-Training und Einmessung der Verbindung vorsieht, die dann die Geschwindigkeit automatisch runterregelt, falls es nicht geht, da müßte ich mal nachlesen).
PCI-E 4 hat link training.

PCI-E 4 wird nur auf den ersten links funktionieren wenn man weiter weg ist wird die Dämpfung zu groß werden und daher automatisch auf 3.0 runter geregelt

Das wird aber Prinzipiell vom jeweiligen Board und CPU abhängen

Screemer

2018-07-23, 21:44:02

Vielleicht sehen wir dann ja Mal boards bei denen der cpu Sockel an den alten Platz der southbridge wandert. Damit wären die Entfernungen zu mind. 2 Slots gleich. Ich hatte nichts gegen nen neuen Formfaktor.

basix

2018-07-23, 22:12:58

Andererseits steht unter Picasso "new process tech, new cpu core". Könnte also doch 7 nm sein und somit Zen 2. Wäre dann aber eher Ende 2018. Die Frage, ist ob dann auch schon Navi GPU IP verbaut wurde oder erst mit Renoir

Wenn 7nm wahr wäre (was sehr genial wäre, da grosser Vorteil für AMD ggü. Intel), dann ist definitiv Vega verbaut. Vega ist in Raven Ridge gar nicht so schlecht. Und Vega hat man mit V20 schon auf 7nm geshrinkt.

Irgendwie glaube ich aber nicht daran. Es gibt nämlich auch Folien auf denen steht "Raven Ridge architecture" für Picasso. Und da Intel dem gegenüber ebenfalls nichts neues bieten kann ausser höhere Boost Clocks, sieht es gar nicht so schlecht aus. Sollte RR nochmals 10-15% mehr Boost drauflegen sehe ich die CPU-Leistung praktisch auf Augenhöhe. Mit immer noch grossem Vorteil AMD bei der GPU. Was aber wichtig wäre, wenn AMD schon im Herbst '19 mit Renoir (Zen 2 + Navi) kommt. Dann kann man das Weihnachtsgeschäft mit voller Breitseite nehmen, falls Intel bis dahin noch nicht etwas in 10nm bieten kann.

HOT

2018-07-24, 08:23:44

Picasso ist die 12nm-Variante von RR - der wird mMn nicht mal eine neue Maske bekommen, das ist aber schon lange klar. Renoir ist 7nm.

robbitop

2018-07-24, 09:44:37

Also Ende 2019 Renoir. Sicherlich 2x CCX (@Zen2 mArch) und Navi IP, oder? (oder könnte das noch Vega sein...?)

fondness

2018-07-24, 10:52:34

Also Ende 2019 Renoir. Sicherlich 2x CCX (@Zen2 mArch) und Navi IP, oder? (oder könnte das noch Vega sein...?)

Warum sollte es noch Vega sein? Wenn er Ende 2019 kommt dann sicher mit Navi, wäre exakt die selbe Herangehensweise wie damals mit raven ridge, wo auch Zen im Frühjahr kam, Vega im Sommer und raven ridge mit Zen und Vega Ende 2017. Die Zeitplane wurden ja nicht ohne Grund so gewählt.

HOT

2018-07-24, 11:14:22

Also Ende 2019 Renoir. Sicherlich 2x CCX (@Zen2 mArch) und Navi IP, oder? (oder könnte das noch Vega sein...?)
Jo denke auch. 7nm, 2 CCX, Navi und AM5 + DDR5 Anfang 2020 ist ziemlich wahrscheinlich.

robbitop

2018-07-24, 11:50:43

Das wäre schon ein irre gutes Produkt. Gerade im Mobilbereich.

HOT

2018-07-24, 12:21:53

Da ist dann natürlich auch vorbei mit billig :D.

Leonidas

2018-07-24, 15:53:49

robbitop

2018-07-24, 15:59:19

Ich denke mal, dass es einfacher ist, bei 4C CCX zu bleiben. Insofern wäre der Sprung auf 8C wahrscheinlich. Man kann ja Kerne deaktivieren. Auch kann man ja heute dank intelligentem Turbo Mechanismus Clock und Powergating ohne Leistungsverlust mehr Kerne zur Verfügung stellen. Siehe 15W 4C CPUs.

HOT

2018-07-24, 17:00:52

Hm Zeit mal ein Lineup zusammenzuspinnen:

Ryzen 3900X
16 Kerne+SMT, PS3 mit max. 4,7GHz, 600€+ (TSMC)
Ryzen 3800X
12 Kerne+SMT, PS3 mit max 4,7GHz, 450€ (TSMC salvage, GloFo nativ)
Ryzen 3700X
8 Kerne+SMT für 350€ (generell salvage)
Ryzen 3600X und darunter = PR 8-4C
Ryzen 3400G/3200G = Picasso

sobald Renoir kommt, dürften PR und Picasso dann in den Ruhestand geschickt werden, dann ist der als 4600G wahrscheinlich.

Das Ganze zieht Coffeelake ganz schön ad absurdum, ein 3700X wird den 9900k schon packen. Ob das so ne schlaue Idee war überall SMT abzuschalten, ich weiss ja nicht. Grad in Anwendungen hätte Intel erheblich mehr freisetzen können als sie es mit der 9000er-Serie planen.

JVC

2018-07-25, 09:53:08

Hm Zeit mal ein Lineup zusammenzuspinnen:

Ryzen 3900X
16 Kerne+SMT, PS3 mit max. 4,7GHz, 600€+ (TSMC)
Ryzen 3800X
12 Kerne+SMT, PS3 mit max 4,7GHz, 450€ (TSMC salvage, GloFo nativ)
.................................

Wieso nur 4,7GHz ... oder meinst du bei Belastung aller Kerne also 100% Volllast ?

Unter 5GHz, zu mindestens im Turbo auf ein paar Kernen, wäre ne viel zu schwache Vorstellung für 7nm ...

m.f.g. JVC

robbitop

2018-07-25, 10:34:04

Wie gesagt ist ein Prozess nicht allein ausschlaggebend für maximale Taktraten (bzw Taktraten bei denen Perf/W noch passt - also Taktraten kurz vor der Clock-Wall).
Verdrahtung, kritische Signallaufzeiten, Anzahl der Pipelinestages, Assoziativität der Caches und Layout.
Intel macht im Layout bspw noch vieles von Hand (wie AMD dies bis zu Piledriver auch noch tat). Die automatisierten Layouts (HDLibs) die AMD seit Steamroller (+Jaguar +Zen) nutzt, sparen Fläche (und das massiv!) und Entwicklungsdauer - kosten aber Taktrate.
Wie gesagt, erreichte bereits Piledriver (Vishera) im uralten 32 nm Prozess 5 GHz im OC.

Da sich das mit den HDLibs bei AMD nicht ändern wird (man tauscht also bewusst max Taktrate gegen Fläche und Entwicklungszeit ein), gehe ich davon aus, dass die Taktrate hier Einbußen nehmen wird.

Wie hoch die Taktrate sein wird und sein könnte (bei händischen Layout) ist natürlich die Frage.

Wie immer sollte man anhand dieser Hintergründe seine Erwartungen managen.

HOT meinte übrigens (IMO mit PS3) max. SC Takt (also nicht voll TDP limitiert). Also Precision Boost 3. Er hätte "PB3+XFR3" schreiben müssen?

HOT

2018-07-25, 11:18:09

Das war jetzt ohne XFR gedacht. Zudem bin ich da absichtlich konservativer geblieben. AMD ist da ja auch gar nicht im Zugzwang.

fondness

2018-07-25, 12:18:36

Wie gesagt ist ein Prozess nicht allein ausschlaggebend für maximale Taktraten

Nicht alleine ist sogar noch eine Untertreibung. Leute unterschätzen regelmäßig den Einfluss des Designs. Allerdings glaube ich, dass Zen relativ gut auf hohe Taktraten optimiert wurde. Immerhin schafft man bereits mit dem wohl nicht besonders taktfreudigen GF/Samsung Prozess 4,35Ghz Boost. Schon TSMC@12/16nm dürfte etwas bringen (siehe Taktraten von Pascal @Samsung), plus der 7nm Prozess von TSMC soll nochmal erheblich mehr Performance freisetzen. Man wird sehen was das genau heißt, die Taktraten sind jedenfalls noch eine spannende Frage bei Zen2@TSMC 7nm. Idealerweise sollte man natürlich mit Intel zumindest gleichziehen, um keine Single-Core Nachteile zu haben.

basix

2018-07-25, 12:41:30

Ich denke, AMD sollte da eher mal auf die Bremse treten bei den APUs. Sechskerner mit gleicher Grafik-Leistung wie RR wäre komplett und dicke ausreichend. Für Mobile-Bedürfnisse wäre eher interessant, ob die Taktraten auch gehalten werden können.

Vielleicht bauen sie ja unter 7nm zwei APUs: Eine einfache, womit man mal runterkommt von den 200mm² Chipfläche - und eine stärkere, wo es um Performance geht. RR unverändert in 7nm könnte bei 80mm² herauskommen.

Kann man doch trotzdem machen mit 8C:
8C + 1024 Shader reichen Dicke und wird bei entsprechendem Scaling zwischen bei ca. 130-150mm2 liegen. Vega V20 hat 2x Scaling verglichen mit V10 inkl. Speicherinterface etc.
Das auf RR --> Renoir übertragen, ergibt 105mm2 (RR*0.5) + 20mm2 (+4C) + 15mm2 (+300 Shader) = 140mm2
Das ist deutlich kleiner und wenn man noch die qaudratisch mit der Fläche abnehmende Yieldrate einbezieht, würde solch ein Chip vermutlich auch in 7nm weniger kosten als das heutige RR Die in 14nm.

Inkl. >=2x Effizienzverbesserung wäre der gleiche Multi-Core Takt gegeben bei massiv höhere Low-Core Last Taktraten als auch deutlich höheren GPU Taktraten. Genau das, was RR gegenüber Intel braucht. Mehr Shader-Cores nützen aufgrund der limitierten Bandbreite wenig (Ausnahme: Falls es High-End SKUs mit Low Cost HBM geben sollte)

iuno

2018-07-25, 12:55:03

Wieso wird hier zu solchen Hoehenfluegen jenseits der 5 GHz angesetzt?
Gerade AMD hat mit dem Sprung auf 14nm bei den CPUs sogar Taktrate verloren. Klar, komplett unterschiedliche Architekturen, aber gerade darum geht's ja. Wenn AMD bewusst noch weiter in die Breite geht, aber trotzdem keine riesigen Chips haben will, werden sie natuerlich nicht annaehernd die von GF angegebenen +40% (oder was auch immer) erreichen.

robbitop

2018-07-25, 12:57:14

Naja die Anzahl der Cores schränkt ja nur den allcore Takt ein. Singlecore dürfte höher liegen. Ich sehe es aber auch so, dass man lieber etwas skeptisch bleiben sollte.
Es wird aber sicherlich einen signifikanten Mehrtakt geben. Ob es für 5 GHz @Zen2 reicht, wird man sehen. Zen3 wird ja nochmal mit einem optimierten 7nm EUV Prozess moderat nachlegen (ggf. auch in Bezug auf Taktrate).

Kaveri zeigte ja bereits, dass aufgrund der HDLibs geringere Taktraten möglich waren als bei Vishera.

iuno

2018-07-25, 13:07:41

Ich meinte eigentlich weniger TDP Restriktionen, sondern dass das Design eher auf Effizienz ausgelegt sein koennte, sowohl Energieverbrauch als auch in der Fertigung. Aber gut, wie der 7nm Prozess letztlich laeuft ist natuerlich gerade reinste Spekulation.

SKYNET

2018-07-25, 14:03:30

reaperrr

2018-07-25, 20:24:27

Kaveri zeigte ja bereits, dass aufgrund der HDLibs geringere Taktraten möglich waren als bei Vishera.
Also meines Wissens lag das bei Kaveri nur daran, dass man statt des mehr auf den CPU-Teil optimierten SOI-32nm nur noch den bulk-28nm "von der Stange" verwendet hat.

HDLibs kamen erst mit Excavator (Carrizo) zum Einsatz.

Zu Zen2, 5 GHz im SC-Turbo würde ich nicht ausschließen, das ist aber am oberen Ende dessen, was ich erwarten würde.

Vielleicht bauen sie ja unter 7nm zwei APUs: Eine einfache, womit man mal runterkommt von den 200mm² Chipfläche - und eine stärkere, wo es um Performance geht. RR unverändert in 7nm könnte bei 80mm² herauskommen.
Wo kommen immer wieder diese Fantasien von linearen Shrinks um Faktor 2,67 & Co. her :frown:

Wenn die Leute irgendwelche Wunschzahlen in Erwartungen umwandeln, ist auch klar, dass AMD den Erwartungen nicht gerecht werden kann...

Ein reiner 7nm-Shrink von RR wäre schon verdammt schwer auf ~100mm² zu kriegen, weil die Speicherinterface-PHYs und vermutlich auch einige andere I/O-Elemente sich, genau wie bei Grafikkarten, mittelmäßig bis gar nicht shrinken lassen, auf jeden Fall nicht mal annähernd mit Faktor 2, geschweige denn 2,67 (wie es für 80mm² nötig wäre).
So ein Shrink würde eher bei 110-120mm² landen, weil z.B. das 128bit SI vermutlich bei >25mm² bleibt.

Da kann einem AMD (und selbst NV und Intel) nur Leid tun, wenn selbst Leute, die sich schon seit zig Jahren mit CPUs und Grakas beschäftigen, das nicht wissen oder immer wieder vergessen/verdrängen. Und hinterher ist dann das Gejammer und die Enttäuschung groß, obwohl das Problem bei den unrealistischen Erwartungen und nicht den Herstellern liegt.

HOT

2018-07-25, 20:34:41

Na ja, AMD hat es ja auch bei Zen geschafft, die Transistordichte einer GPU hinzubekommen. Natürlich bekommt man keine perfekte Skalierung hin, aber je nach Größe sind sicherlich in der Praxis bis zu 50% drin.

robbitop

2018-07-25, 20:55:42

Reaperr
Du hast Recht - es war Excavator. Und der liess sich noch schlechter takten.

Linmoum

2018-07-26, 00:23:46

AMD wird die CPUs nicht bei zwei Herstellern, auf zwei unterschiedlichen Prozessen, produzieren, und CPUs werden sicher nicht bei TSMC laufen. Aber das Thema hatten wir ja schon 100x. APUs vielleicht, sofern es überhaupt noch echte iGPUs geben wird, aber am wahrscheinlichsten immer noch GPUs, oder Semi-Custom-Kram. Die wahrscheinlich für Double-Sourcing für einzelne Chips ist ebenfalls immer noch extrem gering.
Deswegen hat Lisa Su jetzt auch offiziell bestätigt, dass Rome 7nm von TSMC kommt. :eek:

Piefkee

2018-07-26, 00:40:35

Deswegen hat Lisa Su jetzt auch offiziell bestätigt, dass Rome 7nm von TSMC kommt. :eek:

AMD wird zweigleisig fahren mit Zen 2

Epyc --> TSMC
Ryzen/Threadripper --> GloFo

Btw. Weiß nicht ob es schon diskutiert wurde. Das mögliche Chiplet Epyc desgin. 7nm Vega hat man ohne headspreader gezeigt aber Epyc hat man mit headspreader in die Kamera gehalten.

Epyc könnte mit 5 Modulen kommen. 4 Module mit je 16 Kernen in 7nm.
Ein Modul mit Routing/ IO etc. In 14/28nm.

spotz

2018-07-26, 05:29:12

Vielleicht bauen sie ja unter 7nm zwei APUs: Eine einfache, womit man mal runterkommt von den 200mm² Chipfläche - und eine stärkere, wo es um Performance geht.
Meines Wissens hat AMD dies doch für 2020 so ähnlich angekündigt mit den "Renoir" und "Dali" APUs.

https://www.techpowerup.com/img/KYTjbWb2ypms1QEy.jpg

mczak

2018-07-26, 06:32:50

Meines Wissens hat AMD dies doch für 2020 so ähnlich angekündigt mit den "Renoir" und "Dali" APUs.

Dali sieht mir eher nach einem Banded Kestrel Nachfolger aus (da steht auch kein Sockel dabei). Der wäre wohl auch bloss ~100mm² gross, wenn er denn existieren würde...

Piefkee

2018-07-26, 08:25:23

Lisa hat im Q2 Earnings Call gerade bestätigte das Rome bei TSMC gefertigt wird :cool::biggrin:

Zusammen mit der neues Intel Roadmap sieht das sehr gut für AMD aus. Ice-Lake-SP Produktion Ramp in Q2 2020 :rolleyes:

JVC

2018-07-26, 09:26:13

Verdammt AMD soll den Zen2 endlich rausbringen ... ich kann es kaum erwarten ^^
Ich glaub ich bau mir echt vorher noch schnell das System mit einer "übergangs CPU" zusammen ...

m.f.g. JVC

HOT

2018-07-26, 09:28:41

Ah ja, Renoir doch AM4. Damit ist das auch klar.

robbitop

2018-07-26, 11:45:25

Epyc könnte mit 5 Modulen kommen. 4 Module mit je 16 Kernen in 7nm.
Ein Modul mit Routing/ IO etc. In 14/28nm.
Damit wird die Latenz aber noch schlechter...

y33H@

2018-07-26, 11:53:25

Es gibt Leute, die sagen es bleibt bei 8C aber mehr Cache und Takt.

basix

2018-07-26, 12:20:20

Damit wird die Latenz aber noch schlechter...

Nicht zwingend, wenn es vor allem um PCIe/SATA etc. PHY etc. geht und nicht den Speichercontroller.

Es gibt Leute, die sagen es bleibt bei 8C aber mehr Cache und Takt.

Was eine relativ grosse Überraschung wäre. Undenkbar nicht, dann wären es z.B. 8x8C für EPYC. Die nUMA Madness würde aber nochmals markant ansteigen und genau diese ist für gewisse Applikationen wie Datenbanken schon bei EPYC#1 nicht gerade von Vorteil. Für Consumer Produkte wäre das allerdings weniger tragisch, da höherer Takt vielfach mehr bringt als mehr Cores und 8C in den meisten Fällen genug sind. Evtl. Auflösung: 16C für EPYC und 8C für Consumer?

robbitop

2018-07-26, 12:24:23

Nicht zwingend, wenn es vor allem um PCIe/SATA etc. PHY etc. geht und nicht den Speichercontroller.
Wo ist der Vorteil ggü der jetzigen Implementierung bei Epyc/Threadripper?

Es gibt Leute, die sagen es bleibt bei 8C aber mehr Cache und Takt.
Das würde dann definitiv 2x verschiedene Cores bedeuten.
Wundert mich, da das 1x Corekonzept und dessen Skalierung bis dato sehr sehr gut funktionierte.

Leonidas

2018-07-26, 12:54:08

Da kann einem AMD (und selbst NV und Intel) nur Leid tun, wenn selbst Leute, die sich schon seit zig Jahren mit CPUs und Grakas beschäftigen, das nicht wissen oder immer wieder vergessen/verdrängen. Und hinterher ist dann das Gejammer und die Enttäuschung groß, obwohl das Problem bei den unrealistischen Erwartungen und nicht den Herstellern liegt.

Ich würde Dir ja zustimmen, wenn es um einen einfache Fullnode-Sprung geht. Es geht aber um einen doppelten Fullnode-Sprung. Die von GloFo genannten -65% sind dafür sogar unterdurchschnittlich, es sollten eigentlich -75% sein. Das diese -65% in der Praxis nicht erreicht werden, ist klar. Aber man darf gut und gern davon ausgehen, das -50% klar geschlagen werden. Wie gesagt: Doppelter Fullnode-Sprung.

Außerdem erfüllt 7nm für AMD alles, was man bezüglich Taktrate und Stromverbrauch benötigt. Ergo kann das Designziel in Richtung Flächenverkleinerung liegen, da 7nm auch bei GloFo nicht ganz billig sein wird.

Wundert mich, da das 1x Corekonzept und dessen Skalierung bis dato sehr sehr gut funktionierte.

Hängt aber auch damit zusammen, das AMD vorher nicht wissen konnte, wie erfolgreich Zen wird. Daher hat man versucht, mit geringen Mitteln viel zu erreichen. Nun hat man den Erfolg und vor allem kann besser planen, was man eventuell absetzt. Da können sich sicherlich Rechnungen ergeben, wo unterschiedliche Dies wirtschaftlich sinnvoll sind. Siehe Intel: Wenn man nur groß genug ist, lohnt es wirklich viele verschiedene Dies aufzulegen.

mironicus

2018-07-26, 13:46:54

Leonidas

2018-07-26, 13:49:54

Keinesfalls mehr als 6 Kerne im Mobile-Segement. Da verpufft nur sinnlos die theoretische Mehrleistung von 8 Kernen, ein schneller Vierkerner wäre effektiver.

dildo4u

2018-07-26, 13:56:29

Apple braucht was auf ARM Basis wie man am i9 Modell des neuen Mac Book Pros sieht,x86 trägt zu viel alten Scheiß für Kompatibilität mit.Es wäre Irrsinn ihre Position der totalen Kontrolle über des Ecosystem nicht auszunutzen.

SKYNET

2018-07-26, 14:11:56

Keinesfalls mehr als 6 Kerne im Mobile-Segement. Da verpufft nur sinnlos die theoretische Mehrleistung von 8 Kernen, ein schneller Vierkerner wäre effektiver.

wie man sieht wäre derzeit sogar ein 2 kerner die schnellste variante, gibt ja kaum nen hersteller der ner zen apu mal freien lauf gibt was stromverbrauch angeht, viele bremsen auf 6!! watt ein, das issn witz, sorry... :mad: und somit wäre nen dualcore der 6W ziehen darf und dafür sein takt voll ausfahren kann sicherlich schneller als nen quadcore der bei halben takt rumdümpelt.

mboeller

2018-07-26, 14:21:02

Ich würde Dir ja zustimmen, wenn es um einen einfache Fullnode-Sprung geht. Es geht aber um einen doppelten Fullnode-Sprung. Die von GloFo genannten -65% sind dafür sogar unterdurchschnittlich, es sollten eigentlich -75% sein. Das diese -65% in der Praxis nicht erreicht werden, ist klar. Aber man darf gut und gern davon ausgehen, das -50% klar geschlagen werden. Wie gesagt: Doppelter Fullnode-Sprung.

es sind laut AMD, zumindest beim Vega in 7nm genau 50% Flächenersparnis:

siehe: https://www.anandtech.com/Gallery/Album/6399#15

und 35% mehr Leistung. GF geht ja von 40% aus.

robbitop

2018-07-26, 16:03:05

AMD sollte unbedingt eine Notebook-APU rausbringen, mit der sie Intel in Schach halten können. Am besten 8 oder 12 Kerne mit 45-65 Watt in 7 nm und wenn Apple die dann noch in ihre Macbooks verbaut wäre das perfekt für AMD. Der Kaby Lake G mit Intel + Vega ist da schon gut, aber AMD sollte da lieber einen eigenen kompletten Chip machen.
Renoir wird sicherlich 2x CCX a 4 Kerne haben. Sicherlich auch Navi mit einem gesunden Geschwindigkeitssprung ggü Vega11 in Raven Ridge.
Für mehr Leistung braucht es dann dGPUs. Z.B. eine mobile GPU mit HBM2. Man hatte ja eigentlich eine 28 CU Vega mit 2 GB HBM2 auf einem SI für dieses Jahr geplant. Ist aber sicherlich wegen der schwierigen Verfügbarkeit des Speichers gescheitert. Kann mir vorstellen dass es in 2019/20 sowas nochmal auf Navi Basis geben wird. Dann dürfte die Liefersituation auch besser sein.

Keinesfalls mehr als 6 Kerne im Mobile-Segement. Da verpufft nur sinnlos die theoretische Mehrleistung von 8 Kernen, ein schneller Vierkerner wäre effektiver.
Das ist doch im Jahr 2018 längst nicht mehr wahr. Man kann Kerne gänzlich deaktivieren - dann kosten sie null Leistung. So kann man seine APUs auch von 15W-95W skalieren.

Ansonsten kann man der APU auch eine Gesamtleistung (TDP) zur Verfügung stellen. Und je nach Anwendung werden Kerne ausgeknipst oder heruntergedrosselt. Das macht bei gleicher TDP keinen Nachteil mehr.
Wenn viel MT Last da ist, sinkt entsprechend der Takt. Wenn ST Last da ist, takten wenige Kerne hoch und die anderen "schlafen" (power gating / clock gating).

In 7 nm wäre auch ein 8C Zen2 APU möglich dank obigen Mechanismen.

Loeschzwerg

2018-07-26, 16:07:10

Was bringt eine tolle, schnelle APU, wenn die Notebook-Hersteller dann doch wieder überwiegend nur Müll auf den Markt werfen :(

HOT

2018-07-26, 16:48:06

Entweder 2x 4 CCX für Renoir, was zu dem Zeitpunkt für Notebooks state-of-the-art sein dürfte, jedoch geistert auch wieder das 8-Kern-CCX durchs Netz. Damit wären die Chips von TSMC und GloFo dann "identisch" und Renoir würde nur noch einen CCX bekommt. Möglich ist derzeit beides.

Rabiata

2018-07-26, 18:42:02

wie man sieht wäre derzeit sogar ein 2 kerner die schnellste variante, gibt ja kaum nen hersteller der ner zen apu mal freien lauf gibt was stromverbrauch angeht, viele bremsen auf 6!! watt ein, das issn witz, sorry... :mad: und somit wäre nen dualcore der 6W ziehen darf und dafür sein takt voll ausfahren kann sicherlich schneller als nen quadcore der bei halben takt rumdümpelt.
Nope, CPUs und GPUs werden bei niedriger Spannung effektiver, aber dazu muß auch der Takt runter. Siehe diverse Konstruktionen aus der Vergangenheit, bei denen mit bescheidenen Takteinbußen der Verbrauch kräfig gesenkt werden konnte. Ein paar Beispiele:

Fury Nano
Phenom X4 910e, 65W TDP bei 2,6 GHz. Der schnellste 95 W Phenom X4 ist eine Variante des X4 955 mit 3,2 GHz. Macht 46% mehr Verbrauch bei nur 23% mehr Takt. Der 910e steckt in dem PC, von dem ich gerade poste, und das Ding bleibt wirklich cool.

SKYNET

2018-07-26, 19:01:25

Nope, CPUs und GPUs werden bei niedriger Spannung effektiver, aber dazu muß auch der Takt runter. Siehe diverse Konstruktionen aus der Vergangenheit, bei denen mit bescheidenen Takteinbußen der Verbrauch kräfig gesenkt werden konnte. Ein paar Beispiele:

Fury Nano
Phenom X4 910e, 65W TDP bei 2,6 GHz. Der schnellste 95 W Phenom X4 ist eine Variante des X4 955 mit 3,2 GHz. Macht 46% mehr Verbrauch bei nur 23% mehr Takt. Der 910e steckt in dem PC, von dem ich gerade poste, und das Ding bleibt wirklich cool.

2 kerne mit zb. 2.8GHz werden in spielen schneller sein als 4 mit 2GHz... right? für office gedümpel langt auch nen ryzen mit 1.5GHz :wink:

Daredevil

2018-07-26, 19:11:05

Ja, das ist doch das Big.little Prinzip, welches wir auch bei Smartphones haben.
Wenige schnelle Kerne mit hoher SingleThread Leistung gepaart mit vielen "langsamen" Kernen zur effizienten Abarbeitung von parallelen Anwendungen.

Ein Dual Core ist perse nicht schneller als ein 8 Kerner, solange der 8 Kerner eben einen schnellen Boost hat für zwei Kerne.

HOT

2018-07-26, 19:35:18

Genau, nicht PB3 vergessen, schon PB2 bei Pinnacle ist sehr effizient.

basix

2018-07-26, 23:11:18

es sind laut AMD, zumindest beim Vega in 7nm genau 50% Flächenersparnis:
...
und 35% mehr Leistung. GF geht ja von 40% aus.

Die Foundry Angaben sind aber immer ODER und nicht UND hinsichtlich Effizienz/Performance. Deswegen ist 2x Effizienzsteigerung bei gleichzeitig +35% Performance ein sehr starkes Stück. Das hat AMD unter Umständen mit mehr Flächenbedarf erreicht, deswegen "nur" 50% Scaling anstatt 60-70%. Schlecht skalierbares Zeug wie Speicherinterfaces drücken die theoretischen Foundry Werte aber sowieso runter.

Die 2x Effizienz / +35% Leistung lassen doch auf einen sehr schnellen Zen 2 hoffen. Im besten Fall sehen wir 16C @ 4.0GHz All-Core und Single Core Boost sogar ein Stück >5.0GHz, wenn man den 2700X als Basis nimmt und einem keine Taktwall den Spass verdirbt. Das kombiniert mit nochmals verbesserter Speicherlatenz auf Augenhöhe Intel ergäbe einen richtigen Knüller.

Leonidas

2018-07-27, 06:04:04

Die Foundry Angaben sind aber immer ODER und nicht UND hinsichtlich Effizienz/Performance.

Das ist nicht ganz korrekt. Die Angaben sind Flächenreduktion ZUZÜGLICH (Taktraten ODER Stromverbrauchsersparnis). Bei letzteren beiden Punkten muß man wählen, die Flächenreduktion kommt aber jederzeit hinzu.

basix

2018-07-28, 07:29:16

Das ist nicht ganz korrekt. Die Angaben sind Flächenreduktion ZUZÜGLICH (Taktraten ODER Stromverbrauchsersparnis). Bei letzteren beiden Punkten muß man wählen, die Flächenreduktion kommt aber jederzeit hinzu.

Fläche ist klar. Es ging nur um Performance und Effizienz. Sonst würde es wohl keinen Sinn ergeben ;) Ich wollte nur darauf hinaus, dass man für ein bisschen Mehrtakt auch mehr Transistoren spendieren kann und dabei dann die Flächenskalierung abnimmt. Siehe z.B. Pascal GP104 vs. Maxwell GM200, -10% Transistoren bei -16% SMs und -33% SI. Dafür überproportional viel Taktzuwachs, ohne dass die Effizienzsteigerung leidet.

Leonidas

2018-07-28, 11:45:40

es sind laut AMD, zumindest beim Vega in 7nm genau 50% Flächenersparnis:
siehe: https://www.anandtech.com/Gallery/Album/6399#15

Kann man so nehmen. Aber die Angaben sehen mir zu stark gerundet aus. Ich denke, GlobalFoundries liegt näher dran mit seiner Angabe. Noch dazu, wo man aus Vergleichsgründen hier eher die Angaben vom Chiphersteller als vom Chipentwickler nehmen sollte. Bei nVidia-Chips haben wir ja auch nur TSMC-Angaben und keine NV-Angaben hierzu vorliegen.

Eventuell irrre ich mich auch auf Basis dieser GloFo-Versprechungen und die Realität ist näher an "Density 2x". Abwarten.

mboeller

2018-07-28, 13:38:12

Kann man so nehmen. Aber die Angaben sehen mir zu stark gerundet aus. Ich denke, GlobalFoundries liegt näher dran mit seiner Angabe. Noch dazu, wo man aus Vergleichsgründen hier eher die Angaben vom Chiphersteller als vom Chipentwickler nehmen sollte. Bei nVidia-Chips haben wir ja auch nur TSMC-Angaben und keine NV-Angaben hierzu vorliegen.

Eventuell irrre ich mich auch auf Basis dieser GloFo-Versprechungen und die Realität ist näher an "Density 2x". Abwarten.

eigentlich wollte ich nur ein wenig auf die Bremse drücken bzgl. den Erwartungen an Zen2, und das obwohl ich in einem anderen Thread selbst große Erwartungen gepostet habe. :)

Du dürftest aber bzgl. der Logic-Dichte recht haben.
GF ist zwar irrelevant bzgl. Zen2 aber auch TSMC erwartet eine 3.2-fach höhere Logik-Dichte verglichen mit ihrem 16nm Prozess (1,6 x 2) und eine um 38% höhere Geschwindigkeit (1,15 x 1,2). Der Prozess könnte bei gleichem Takt auch nur noch 39% des Verbrauchs haben (0,65 x 0,6, falls diese Interpretation passt).

Da der 16nm Prozess von TSMC, soweit ich mich erinnere ein wenig besser ist als der 14nm Prozess bei GF dürften die im 7nm bei TSMC gefertigen Zen2 CPUs noch ein wenig besser gehen als es der Vergleich oben aufzeigt.

Links (die Werte aus den beiden Seiten muss man ja multiplizieren, siehe oben):
http://www.tsmc.com/english/dedicatedFoundry/technology/7nm.htm
http://www.tsmc.com/english/dedicatedFoundry/technology/10nm.htm

fondness

2018-08-02, 12:04:29

Es gibt Leute, die sagen es bleibt bei 8C aber mehr Cache und Takt.

8C/32T und verdoppelter Cache für SMT4.

robbitop

2018-08-02, 12:07:59

fondness

2018-08-02, 12:21:49

Naja, der Vorteil von SMT liegt auf der Hand, ich muss nicht alles skalieren und kann bestehende Einheiten besser Auslasten und so Transistoren und Strom sparen. Natürlich braucht es dann auch ein sehr viel breiteres Design. Außerdem bedeuten doppelt so viele Kerne auch zusätzliche Probleme, Stichwort IF- oder Mesh- bzw Ringbus-Skalierung. Aber natürlich wäre das eine sehr viel tiefgreifendere Architekturänderung als die Cores zu skalieren.

SKYNET

2018-08-02, 14:01:22

SMT4? Braucht es da nicht ganz schön breite Decoder und eine breites Backend (damit noch anständige Skalierung vorliegt)? Siehe POWER8.
AMD hat gerade erst Zen und SMT2 eingeführt - das wäre doch ein ziemlich großer Aufwand bei dem tiefgreifende Änderungen und somit viel Validierungsaufwand nötig wäre. Wären 12C/24T oder 16C/32T nicht sinnvoller mit bestehender, leicht abgeänderter µArch?

Klingt für mich erstmal unwahrscheinlich...

aber was wenn ZEN schon ab der ersten generation SMT4 kann, es aber nur nicht akiviert wurde, um ggf. was gegen intel in der hand zu haben? bios update und auf einmal hats bei nem 2700X 20% mehr multicore power?

robbitop

2018-08-02, 14:06:45

SKYNET

2018-08-02, 14:28:36

Dann wäre aber das Frontend und das Backend sicherlich breiter. Außerdem gleich SMT4 als ersten Schritt einer SMT Implementierung? Bei den begrenzten Ressourcen, bei einer völlig neuen mArch? Bei einem Produkt was dringend sitzen musste? IMO unwahrscheinlich.

naja, AMD hat schon immer zu überraschen gewusst... hat auch niemand damit gerechnet das ZEN von anfang weg wieder ein zu intel konkurrenzfähiges produkt wird. :cool:

Gipsel

2018-08-02, 18:43:29

naja, AMD hat schon immer zu überraschen gewusst...
Das ist arg unwahrscheinlich, auch z.B. wegen der statisch geteilten Resourcen zwischen den Threads. Und SMT4 lohnt sich halt kaum für normale Desktop-Aufgaben. Zwei Threads grasen da schon den allermeisten Vorteil ab (oder man müßte den Kern anders designen). Noch zwei Threads mehr bringt Dir vermutlich im Schnitt unter 5% zusätzliche Performance und dafür erheblich mehr Fälle, wo es Leistung kostet.
=> Lohnt den Aufwand nicht.

vinacis_vivids

2018-08-07, 01:40:25

Tarkin

2018-08-07, 13:27:08

iuno

2018-08-07, 13:36:42

AffenJack

2018-08-07, 14:31:03

So ein SoC mit 2 Kernen und 2 CUs oder so waere natuerlich der Hammer. Dazu ein mainline Kernel und gescheite Treiber und nicht so ein Schund wie es bei Android ueblich ist.
Mal schauen, ob die im idle so weit runter kommen.

Hmm, schneller im Single-Core Boost, ansonsten langsamer, langsamere Grafik als das was Smartphones jetzt schon haben und bestimmt mehr Verbrauch. Dazu X86, was sich schon bei Intel so durchgesetzt hat. Vergiß es. Völlig sinnlos. So einfach lässt sich ein Performancedesign nicht in Smartphones skalieren, das gilt für Zen, wie auch für Vega. Man müsste soviel Geld da rein stecken, das der ganze Rest auf der Strecke bleiben würde und würde nach paar Jahren mit Mrd Verlust wieder aus dem Bereich abhauen. Intel und Nvidia sind gute Beispiele dafür, dass man davon die Finger lassen sollte. Selbst QC muss mittlerweile hart gegen die Chinesen ankämpfen und das ist QCs Kernmarkt und man hat ganz andere finanzielle Mittel als AMD.

Complicated

2018-08-07, 14:35:02

Naja Apples A11-SoC hat 87mm² in 10nm Fertigung. Die TDP ist 5 W. Bei Geekbanch war die Singlecore Leistung (2,39 GHz max.) gegen den schnellsten Dualcore i5 (3,13 GHz max.) 4.100 vs. 4.500 und im Multithreading war der A11 ca 10% schneller (2 schnelle und 4 langsame Cores)
https://www.mactechnews.de/news/article/Benchmark-Schlaegt-der-A11-Bionic-das-MacBook-Pro-2017-Core-i5-167866.html

Dino-Fossil

2018-08-07, 14:55:18

x86 Smartphones? Eher unwahrscheinlich, würde ich vermuten, einfach aufgrund des dann fehlenden Smartphone-affinen Software-Ökosystems.
Oder vielleicht holt AMD nur ihre alten ARM-Pläne wieder hervor und sie nutzen die inzwischen erfolgreich etablierte (Ry)Zen Marke auch dafür.

Unicous

2018-08-07, 15:07:28

Das ist natürlich Quatsch. Android@x86 hat Intel schon "erfolgreich" vorgeführt und jüngst wurde auch der Support der Android Emulation auf AMD-Prozessoren ausgeweitet.
https://android-developers.googleblog.com/2018/07/android-emulator-amd-processor-hyper-v.html

Auch bei Chrome OS gibt es Hinweise auf AMD Support, es wäre also jetzt keine große gedankliche Verrenkung, dass AMD auch auf Android schielt.

Nur stellt sich die Frage ob es Sinn macht und ob die Ressourcen dafür vorhanden sind. Und ich denke das sind sie nicht und Lisa Su will mMn noch keine allzu großen Experimente machen und das Schiff nachdem es wieder halbwegs auf Kurs ist (die GPU-Sparte trudelt noch immer im Wellengang:freak:) erst einmal sicheren Hafen erreichen lassen, bevor sie sich in neue Abenteuer bzw. Experimente stürzt. Die Semi custom Sparte ist ja jetzt auch nicht wirklich Risikobehaftet. Man lässt sich alles schön bezahlen und hofft, ein paar royalties abzugreifen bevor man sich dem nächsten Projekt zuwendet.

AMD@Mobile wäre ein sehr gewagtes und auch teures Experiment.

fondness

2018-08-07, 19:29:44

Intel has no chance in servers and they know it
https://semiaccurate.com/2018/08/07/intel-has-no-chance-in-servers-and-they-know-it/

Intel is flying press to an Analyst day to discuss their impending server meltdown. SemiAccurate has been detailing this impending catastrophe for over a year now, it is now time for the details.

Wenn das auch nur annähernd so eintritt wie von Carlie dargelegt dann bin ich schon gespannt zu welchen Methoden Intel diesmal greifen wird. Die FUD-Kampagne scheint jedenfalls schonmal anzulaufen.

Eldoran

2018-08-07, 19:31:51

Naja ZEN2/3 heisst ziemlich eindeutig 7nm oder besser und wenn man da den Nachfolger vom dem, glaube noch immer vermissten Banded Krestel (~halbe Raven Ridge), also River Hawk annimmt wäre auch der Stromverbrauch kein Problem. Allerdings für ein Smartphone fehlt da definitiv das LTE-Modem.
Abgesehen davon muss sich erst noch zeigen, ob der Smartphone Markt bis da hin überhaupt noch ernsthaft wächst...

Eldoran

2018-08-07, 19:35:47

Interessanter finde ich wenn Charlie Recht hat, wie sich der Servermarkt die nächsten 4 Jahre entwickeln könnte, da die Prognose für Rome und Milano ziemlich vielversprechend ausschaut:
https://semiaccurate.com/2018/08/07/intel-has-no-chance-in-servers-and-they-know-it/

fondness

2018-08-07, 19:35:54

Bits And Chips spekuliert für Zen2/3 für smartphone und tablets
"Now our sources has told us that Zen will be in Smartphone and Tablet market with Zen 2/3. ;) I want a Zen Smartphone! :D"
https://twitter.com/BitsAndChipsEng/status/1026455351909072897

Was jedenfalls stimmt, ist, dass mit 7nm auch die High-Performace-Desktop-Cores langsam in ein TDP-Fenster kommen, das für Ultra-mobile interessant wird. Zumal da die Konkurrenz erstmal hinkommen muss was die IPC betrifft. Und 8 oder mehr Cores sind für Smartphones jetzt auch nicht so sexy. Alerdings braucht es für ein Smartphone-SoC deutlich mehr als CPU und GPU und x86 ist da auch kein Vorteil. Also wenn dann würde vielleicht eine Lizenzierung oder eine Semi-Custom-Lösung in Zusammenarbeit oder dergleichen Sinn machen.

basix

2018-08-07, 20:41:07

AMD@Mobile wäre ein sehr gewagtes und auch teures Experiment.

Solange man nichts oder nur wenig extra neu entwickeln muss, wieso nicht. Es müssen ja nicht unbedingt Smartphones sein. Eine Kategorie drüber mit Tablets oder schlanken Notebooks macht es schon mehr Sinn. Mit Big.Little Architektur in Kombination mit sparsameren ARM-Cores wäre noch eine Möglichkeit im Spiel. AMD hätte ja entsprechende ARM-Designs im Petto (via ihren ARM-Servern). IPC von Desktop-Prozessoren ist halt immer noch ungeschlagen.

Hat nicht mal Google was gesagt von einem eigenen PC-Betriebssystem. Ist das Chrome OS? Würde für Google ja Sinn machen, da damit selbe HW-Grundlagen für gleichzeitige Verbreitung auf PC und Mobile geschaffen werden. Ich wollte schon immer Crysis 1 auf dem Smartphone spielen ;D

Der_Korken

2018-08-07, 21:19:27

Mal eine technische Frage zu SMT4: Folgende zwei Konstellationen:

a) Zwei Zen-Kerne nach aktuellem Aufbau, 4xINT, 4xFP, 2 way SMT
b) Ein fiktiver Zen2-Kern mit 8xINT, 8xFP, 4 way SMT, doppelt so große Caches

Welche Vor- und Nachteile hätten diese Designs? Ich mein, wenn man die Kerne einfach immer breiter machen könnte und mehr Threads zulassen könnte, wäre das doch quasi "besser" als mehr Kerne zu verbauen oder? In der obigen Konstellation müsste b) in stark parallelen Anwendungen genauso schnell sein wie a), weil genauso viel Rechenleistung vorhanden ist. In ST-Anwendungen müsste aber b) schneller sein, da ein Thread mehr Cache bekommt und in seltenen Fällen, wo mehr als 4xINT/FP genutzt werden können, auch mehr Rechenleistung da ist. Allerdings gibts da bestimmt irgendwo einen Haken, sonst hätten Intel und AMD sowas schon längst gemacht.

Unicous

2018-08-07, 21:31:18

@basix

Sorry, aber ein ARM-Mobile Prozessor ist schon noch einmal etwas anderes als ein Server-Chip. Und es war die Rede von Smartphones und Tablets, nicht von Tablets allein.

Es reicht nicht einfach mal so ein paar Kerne zusammenzubasteln und ein oder zwei CUs dranzuklatschen. Die Kerne müssen extrem sparsam sein besonders idle, der power envelope deutlich herunterskaliert werden. Die Ausflüge die AMD gemacht hat waren interessante Experimente aber auch zu der Zeit nicht konkurrenzfähig... im Tablet-Bereich.

I/O muss auf den Mobile-Bereich angepasst werden, statt "normalem" DDR muss man auf LPDDR gehen, das Speicherinterface muss also auch angepasst werden.
Das sind viele Schritte um die Hardware auf den Mobile-Bereich zu optimieren. Und da gibt es sicherlich noch viele andere Fallstricke. Und dann braucht man auch noch den Software-Teil um das ganze im Android-Ökosystem einzubetten (z.B. Steuerung des SoC, damit er auf die Lastszenarien reagieren kann, Dinge bei denen Apple, Samsung, Qualcomm und Co. schon viele Jahre Vorsprung haben). Intel hat dort schon gut Vorarbeit geleistet und hat trotzdem kein Land gesehen (und sie haben Milliarden in den Markt gepumpt).
Heutzutage reicht das aber nicht mehr. AMD hat auch kein eigenes Modem, da müsste man bei Qualcomm hinzukaufen. Viele Mobile-Hersteller setzen seit Längerem auf Coprozessoren. AMD würde also in einem hart umkämpften Markt der momentan auch nicht wirklich gut wächst viel investieren müssen um überhaupt ein paar design wins zu bekommen. Das frisst Ressourcen die AMD auch trotz der Zen-Erfolgsgeschichte momentan nicht hat. (Zumindest wenn man in der GPU-Sparte auf lange Sicht noch etwas reißen möchte).

Realistischer ist da eher, dass man bei den Surface Tablets und Chromebooks auf design wins schielt. Das ist jetzt auch keine große Herausforderung.

Ich erinnere daran, dass auch Nvidia es lange Zeit versucht hat und irgendwann aufgegeben hat, weil es sich schlicht nicht gelohnt hat. Sie hatten dazu eigens einen Modem-Hersteller aufgekauft. Seitdem hört man nicht mehr viel von Tegra für den Mobile-Bereich.

Daher frage ich mich wie AMD mit deutlich weniger Cash auf der hohen Kante den Einstieg schaffen soll.

Locuza

2018-08-07, 22:38:28

Intel has no chance in servers and they know it
https://semiaccurate.com/2018/08/07/intel-has-no-chance-in-servers-and-they-know-it/
[...]
So they have to cede marketshare. How much? They know and it makes the 15-20% number that CEO Brian Krzanich was said to have mentioned look small.

Ich habe damals Ashraf eine PM und einen Tweet bezüglich der Zahlen geschrieben und ob die jetzt vom CEO selber kamen, eine Antwort habe ich nicht bekommen (die PM wurde laut Twitter auch gar nicht gelesen), aber die sollten vom CEO gekommen sein, wie von Anfang an berichtet.

*eating crow here*

Was jedenfalls stimmt, ist, dass mit 7nm auch die High-Performace-Desktop-Cores langsam in ein TDP-Fenster kommen, das für Ultra-mobile interessant wird. Zumal da die Konkurrenz erstmal hinkommen muss was die IPC betrifft. [...]
Apple bewegt sich schon seit längerem in der IPC-Klasse und aktuell scheinen fast alle Hersteller da nachgezogen zu sein.
ARM A76 sieht nach einem wesentlichen Sprung aus und auch der M3 von Samsung hat breite Kerne und tiefe Ausführungsressourcen (Das OoO-Window ist z.B. größer als bei Zen).
https://www.anandtech.com/show/12785/arm-cortex-a76-cpu-unveiled-7nm-powerhouse/2

Mal eine technische Frage zu SMT4: Folgende zwei Konstellationen:

a) Zwei Zen-Kerne nach aktuellem Aufbau, 4xINT, 4xFP, 2 way SMT
b) Ein fiktiver Zen2-Kern mit 8xINT, 8xFP, 4 way SMT, doppelt so große Caches

Welche Vor- und Nachteile hätten diese Designs? Ich mein, wenn man die Kerne einfach immer breiter machen könnte und mehr Threads zulassen könnte, wäre das doch quasi "besser" als mehr Kerne zu verbauen oder? In der obigen Konstellation müsste b) in stark parallelen Anwendungen genauso schnell sein wie a), weil genauso viel Rechenleistung vorhanden ist. In ST-Anwendungen müsste aber b) schneller sein, da ein Thread mehr Cache bekommt und in seltenen Fällen, wo mehr als 4xINT/FP genutzt werden können, auch mehr Rechenleistung da ist. Allerdings gibts da bestimmt irgendwo einen Haken, sonst hätten Intel und AMD sowas schon längst gemacht.
Für 1-2 Threads wäre Core B) oversized, aus Effizienzgründen würde es da zumindest für 1T wohl Sinn ergeben die Hälfte vom Kern still zu legen und hier dürfte es viele Herausforderungen geben, ob so etwas überhaupt Sinn ergibt, denn man müsste an mehrere Stellen Power-Gating einbauen, was auch Ressourcen kostet.
Ich weiß gar nicht ob IBM das z.B. bei Power8/9 macht, aber deren Kerne sind praktisch in unterschiedliche Module aufgeteilt und jeder Thread scheint im Gegensatz zu Intel/AMD mehr exklusive Ressourcen zu bekommen, die teilweise nicht für mehrere Threads gleichzeitig verfügbar sind, sondern exklusiv eingeteilt werden.
https://www.anandtech.com/show/10435/assessing-ibms-power8-part-1/4
https://pics.computerbase.de/7/4/2/0/3/8-1080.4232347268.png
https://www.computerbase.de/2016-08/ibm-power9-prozessor/

Wenn wir dann einfach sagen, okay es gibt keinen Single-Thread-Mode, die Maschine läuft immer mit SMT2/4, dann muss man sich natürlich nach wie vor unterschiedlichen Herausforderungen stellen.
Z.B. stellt sich immer die Frage, wie man die Ressourcen bezogen auf die Threads partitioniert werden und was geteilt wird und was nicht.
Ein sehr effiziente Verwaltung ist sicherlich nicht trivial zu lösen, wenn sich Threads unterschiedliche Ressourcen teilen können und Konflikte häufiger entstehen oder man partitioniert die Ressourcen statischer, dann nutzt man die Ressourcen aber nicht so häufig aus.
Bei den Caches bekommt man eine doppelte Größe mit der gleichen Latenz sicherlich auch nicht einfach hin.

Insgesamt betrachtet haben die Hersteller sicherlich die Kompromisse vor Augen und wissen bezogen auf mehrere Anwendungsfelder, was aktuell mehr Sinn ergibt.
Manchmal ergibt für die aktuelle Zeit Lösung A) mehr Sinn, mit der Zeit wenn man dank kleinerer Fertigung mehr Fläche erhält und immer weiter skaliert, könnten gewisse Dinge zum Flaschenhals werden und Lösung B) gewinnt irgendwann konzeptionell die Oberhand.
So ist es dann auch bei den Kernen, ab wann ergibt es mehr Sinn die Komplexität im Kern zu erhöhen, anstatt außen herum und vice versa.

yummy_candy

2018-08-07, 22:49:13

Sagt mal, AFAIK wurde Zen2 von Anfang an parallel zu Zen entwickelt. Ich finde aber die Quele dazu nicht mehr. Lieg ich damit falsch?

Skysnake

2018-08-07, 23:01:37

@Locuza

Bezüglich Power 9 kommt es darauf an, welche Version man hat. Bei den Scale up oder Scale out Chip hat. Bei den Scale up CPUs mit 8 fach SMT, kann ein Thread, wie bei allen Power 8, nicht die Ressourcen eines Kernes voll auslasten. Dafür hat das Ding einfach zu viele Ressourcen im Backend. Umgekehrt verliert eine Power8 bzw Power9 Scale up CPU auch keine Leistung mit dem zweiten Thread auf einem Core.

Umgekehrt muss man aber für die volle Leistung auch auf jedem Core zwei Threads laufen lassen... -.- An sich ist das halt nur von Vorteil, das man eben 2 Threads aus 8 finden muss, die irgendwas sinnvolles macht, was leichter ist als 2x 1Thread aus 4 zu finden.

Das ganze Designkonzept ziehlt da aber eben auf Threads ab, die eh viel in IO hängen, also oft nichts machen können.

Nagel mich jetzt bitte nicht genau drauf fest, aber ein Thread kann nur irgtendwas zwischen 50 bis 60% der Ausführungsressourcen überhaupt theoretisch auslasten.

Soweit klar oder?

Die Power9 scale out CPUs sehen da etwas anders aus. Da hat man doppelt so viele Cores, aber nur 4 fach SMT. Sind im Grunde aber die gleichen CPUs. Mir ist auch nicht bekannt, ob sich da überhaupt Unterschiede bezüglich Latenzen etc ergeben oder nicht. Ich würde mal eher von nein ausgehen und es mehr als ein Instrument für die Marksegmentierung zu nutzen. Man hat damit halt nicht so große Thread Gruppen aus denen man für SMT auswählen kann und dazu kommt noch, das man in manchen Benchmarks besser aussieht, weil die Leute von x86 halt eigentlich erwarten, das man nur einen Thread pro Core laufen lässt und so halt auch testen....

Naja, ein schon etwas verzwacktes Thema

Setsul

2018-08-07, 23:50:35

b) Ein fiktiver Zen2-Kern mit 8xINT, 8xFP, 4 way SMT, doppelt so große Caches

Welche Vor- und Nachteile hätten diese Designs? Ich mein, wenn man die Kerne einfach immer breiter machen könnte und mehr Threads zulassen könnte, wäre das doch quasi "besser" als mehr Kerne zu verbauen oder?
Richtig, kann man nämlich nicht.

Die Caches kann man nicht einfach verdoppeln. Beim L1I geht nur die Latenz hoch. Schlimmstenfalls limitiert das entweder den Takt oder man braucht eine Pipelinestufe mehr. Endergebnis ist, dass alles langsamer wird.
L1D kann man entweder die ways verdoppeln, wegen dem und doppelter physischer Größe das gleiche Ergebnis, Takt geht runter oder Cache-Latenz geht hoch, oder man verdoppelt die Sets dann kann man nicht mehr VIPT nehmen und die Latenz ist völlig im Eimer.

Doppelt soviele Execution Units bedeutet doppelt so viele Execution Ports und doppelt soviele Anschlüsse ans Bypass Network. Der Aufwand für Scheduler und Bypass Network steigt aber nicht linear, sondern quadratisch. In diesem Fall gibts die Wahl zwischen höherem Vebrauch und viel höherer Latenz oder mörderischem Verbrauch (der den Takt einschränkt) und höherer Latenz. Wieder wird alles langsamer.

Dann braucht man leider auch eventuell mal Daten aus dem Register File. Doppelte EUs heißen doppelt so viele Ports. Dreimal darfst du raten wie sich das auswirkt. Richtig, das Ding ist jetzt vier mal so groß und schluckt entsprechend Strom. Bonusrunde: Eventuell ist es so groß, dass es einen Operanden nicht mehr einem Takt bis zu den EUs bekommt. Also wieder entweder Takt runter oder jeder Registerzugriff kostet jetzt zwei Takte.

Dann müssen leider auch irgendwo Instructions herkommen. Leider steigt der Aufwand für Renaming exponentiell mit der Anzahl und es vergeht einem endgültig der Spaß.

Der µop-Cache hat auch ein kleines Problem, jede Line endet wenn ein Branch tatsächlich genommen wird. Selbst wenn man also die Cachelines von 8 auf 16 µops verdoppelt stehen die Chancen sehr schlecht, dass das etwas bringt. Zwei Cachelines pro Takt gehen, aber kostet extrem viel Strom und wenn man dann noch bitte die doppelte Cachegröße will sind die Verbrauchs- und Latenzvorteile gegenüber dem L1I auch fast weg.

Bei den Decodern dürfte klar sein, dass der Aufwand bei den wunderschön beliebigen Längen von x86-Instructions auch nicht linear mit der Anzahl skalieren wird.

Das lässt sich natürlich alles vermeiden wenn man alles clustert und zwei Scheduler, zwei Bypass Networks, zwei Renamer, zwei Register files usw. baut und die Caches partitioniert aber wenn man das nicht aus Marketing und Lizenzgründen nötig hat wie IBM, ist das alles sinnloser Aufwand und man baut lieber gleich zwei Kerne.

Der_Korken

2018-08-08, 00:28:56

OK, also tl;dr: Aufwand steigt nicht linear, sondern quadratisch an (dass es sogar Teile gibt, die exponentiell im Aufwand steigen, war mir nicht bewusst :freak:) und die Latenzen könnten über kritische Grenzen steigen (2 Takte Register, +1 Takt für L1$).

Jetzt könnte ich natürlich die umgekehrte Frage stellen, warum man bei dem Aufwand überhaupt erst auf 4xINT/FP gegangen ist, wenn so viele EUs bei einem Thread selten genutzt werden und man für Multithreading lieber mehr Cores verbaut. Aber ich kann mir die Antwort schon denken: Sind die Kerne zu klein, dominiert der Aufwand für das verdrahten der Kerne bzw. steigen Latenzen, wenn man Kerne cluster (siehe CCX). Also ist es eher unwahrscheinlich, dass Zen2 hier große Veränderungen mitbringt, da AMD wohl schon einen ordentlichen Sweetspot gefunden hat.

robbitop

2018-08-08, 11:28:20

Ich kann mir SMT4/8 auch nicht so recht vorstellen. AMD hat gerade erst die erste Iteration von SMT geliefert und eine neue µArch (die sehr gut ist und Potenzial zum Wachsen hat). SMT4/8 würde alles wieder über den Haufen werfen und viel Validierungsaufwand erzeugen.
AMD ist auch nicht besonders groß und muss mit ihren Ressourcen haushalten. Jeder Schuss muss sitzen und man muss jetzt nachlegen.

Mehrere Optionen sind denkbar:

A)
- Ein Kern für alles (analog SR und PR). (Skaliert wird über die Anzahl von CPUs pro Träger) - aber optional 2 Foundries
- 4 Kerne pro Träger
- Mehr Kerne pro DIE

B)
- Ein Kern für Epyc von Foundry 1 und ein Kern für Ryzen (welchen Threadripper bekäme sei mal offen) von Foundry 2
- Beide Kerne haben unterschiedliche Auslegungen in Bezug auf Kernanzahl und Cachegröße
- zB 8C für Ryzen pro Core und 12/16C für Epyc

C)
- Ein Kern für alles (optional dennoch 2 Foundries)
- 8C pro DIE (ggf mit mehr Cache und Takt) + mehr Cache
- 8 Kerne pro Träger (Epyc/Rome erhält 64C, Threadripper erhält 32C und Ryzen weiterhin 8C)

Variante C würde erhöhte Latenz für Epyc und Threadripper bedeuten, da mehr IF Teilnehmer. Aber für beide ggf. nicht so kritisch, da die wenigsten Zielanwendungen damit ein Problem haben. Ggf. kann man kompensieren, indem die IF dann etwas schneller geworden ist. Wer weiß. Für Ryzen bekäme man hohe Taktraten für alle Kerne und mehr Performance pro Takt für typische PC Anwendungen hin (mehr Cache). Mehr als 8C hätten ggf für die wenigsten einen Vorteil.

Variante B klingt auch nicht verkehrt. Mehr in Richtung "the right tool for the right job". Aber mehr Entwicklungsaufwand und Kosten.

Variante A hätte ich noch am wahrscheinlichsten gehalten. Optional mit 2 Foundries. Kosten die Masken doppelt - aber Entwicklungsaufwand am geringsten und man verteilt das Risiko auf 2x Foundries.

Man muss jetzt unbedingt nachlegen. Sowohl bei Ryzen als auch bei Epyc um jetzt Marktanteil aufzubauen. Insofern sind 2x Foundries ggf. hilfreich und eine gute Investition. Jedoch 2x verschiedene Cores, wenn man aktuell dank IF doch so gut skalieren kann? Klingt weniger Wahrscheinlich IMO.
SMT4/8 noch am aller wenigsten...

Brillus

2018-08-08, 13:12:59

robbitop

2018-08-08, 14:50:39

Brillus

2018-08-08, 15:29:04

Warum? Jeder DIE bekommt Dual Channel IMC + die übliche Anzahl an PCIe Lanes.
Entweder bekommt der 8 Die Träger für Epyc dann einen neuen Sockel mit 8x PCIe Laneanzahl und 16 Channel IMC oder aber man hat bei bei dem Vollausbau eine ähnliche Situation wie bei Threadripper 2xxx. Wäre kein großes Problem. Allerdings wächst der IF Anteil pro Kern dann sicherlich. Oder man routet über mehrere Hops.
Jetzt Machen schon allein pcie und speicherinterface, 1/6 bis 1/5 des Dies aus und die schrumpfen nur schlecht mit, dann kommt noch IF- dabei das bei 8-Die MCM eher noch mehr haben will. Da wäre man bei einen 8 Code bei einem 1/3 bis 1/4 des Bereiches für Interfaces die man die meiste Zeit nicht braucht. Glaub ich nicht und die Sockel bleiben für Zen 2 erstmal, evtl. Zen3 mit DDR5 könnten wir drüber reden.

Setsul

2018-08-08, 16:52:53

Jetzt könnte ich natürlich die umgekehrte Frage stellen, warum man bei dem Aufwand überhaupt erst auf 4xINT/FP gegangen ist, wenn so viele EUs bei einem Thread selten genutzt werden und man für Multithreading lieber mehr Cores verbaut. Aber ich kann mir die Antwort schon denken: Sind die Kerne zu klein, dominiert der Aufwand für das verdrahten der Kerne bzw. steigen Latenzen, wenn man Kerne cluster (siehe CCX). Also ist es eher unwahrscheinlich, dass Zen2 hier große Veränderungen mitbringt, da AMD wohl schon einen ordentlichen Sweetspot gefunden hat.
Nein, kleine Kerne sind eigentlich immer besser und effizienter (Fläche und Strom).
Weil die kleiner sind kann man mit den Latenzen noch recht gut umgehen. Man würden dann zum Beispiel 4 Kerne an einen L2 hängen, damit man nicht 128 L2s an einen L3 hängen muss. Einfach ist natürlich nichts, aber machbar wäre es.

Aber wie man an Bulldozer schon gesehen hat, verkauft man nichts, wenn man single threaded viel langsamer ist als die Konkurrenz.
Es ist eben nicht alles beliebig parallelisierbar und selbst Programme die parallelisierbar wären, sind nicht unbedingt parallel geschrieben.

@robbitop:
Ich bezweifle, dass sich AMD zwei verschiedene Kerne leisten kann.
Intel hat den L2 bei SKL verändert damit bis auf die ways und ein paar Details SKL und SKL-SP den gleichen L2 haben. AVX-512 ist auch seitlich angebaut und generell ist das die gleiche Architektur.
Xeon Phi wird eingestampft und durch Cascade Lake ersetzt (und später anderes DL/ML Zeug).
Wenn Intel sich den Luxus mehrerer Architekturen nicht leistet (Atom wird auch immer weiter zurückgestutzt in den Roadmaps), wieso sollte AMD es dann?

Unterschiedlicher Uncore ist eine Option und z.B. 256 bit FP für EPYC/TR weil HPC das mag, aber nur 128 bit für den APU-Die (wozu gibts die GPU).
Rein theoretisch wäre es möglich verschieden große CCX zu bauen (z.B. 4 und 6) aber das ist weder in Sachen Hardware noch in Sachen Software wirklich sinnvoll.

Klar ist es wird einen APU-Die geben. 4 Kerne sollten dafür eigentlich ausreichen. 6 oder sogar 8 sind nicht wirklich sinnvoll, außer es gibt zusätzlich noch einen Die mit nur 4, sonst steigen die Herstellungskosten unnötig wenn weiterhin hauptsächlich APUs mit 4 Kernen verkauft werden. Es geht hier immernoch hauptsächlich um Mobile und da hat man meistens besserer mit dem Leistungsbudget vor als auf Teufel komm raus 6 oder 8 Kerne reinzuquetschen.

6 oder 8 Dies pro Sockel zu verbinden ist ekelhaft und würde die Latenz hochtreiben. Es ist also wahrscheinlich, dass es auch einen Die mit 12 oder 16 Kernen gibt.
Nur ein Die mit 8 Kernen würde auch bedeuten, dass bei EPYC entweder nur jeder zweite Die einen aktiven MC hat oder jeder Die liefe mit nur einem Channel. Gleichzeitig kann man aber nicht nur einen Channel verbauen, sonst gibts kein Dual Channel bei Desktop und Quad Channel bei 16 Kernen (mit nur 2 Dies).

Wenn es keinen großen (6/8) APU-Die gibt dann braucht man wieder etwas für den Desktop-Bereich also 8 oder 12 Kerne würde ich sagen.

Beim L3 kann man wieder je nach Die andere Größen nehmen, siehe SR und RR, aber das wirkt sich nicht auf die Kerne aus.

Also möglichen Szenarien wären (mit eventuell unterschiedlicher Vektorbreite und L3):
A) 4 Kern APU + 8 Kern Desktop + 12/16 Kern Server
B) 4 Kern APU + 6/8 Kern APU + 12/16 Kern Server
C) 6 Kern APU + 12 Kern Desktop/Server (als Notlösung wenn AMD wirklich nicht mehr als 2 Dies schafft)

robbitop

2018-08-08, 16:55:15

reaperrr

2018-08-08, 16:56:47

Jetzt Machen schon allein pcie und speicherinterface, 1/6 bis 1/5 des Dies aus und die schrumpfen nur schlecht mit, dann kommt noch IF- dabei das bei 8-Die MCM eher noch mehr haben will. Da wäre man bei einen 8 Code bei einem 1/3 bis 1/4 des Bereiches für Interfaces die man die meiste Zeit nicht braucht. Glaub ich nicht und die Sockel bleiben für Zen 2 erstmal, evtl. Zen3 mit DDR5 könnten wir drüber reden.
Schon bei Zeppelin werden nur 88 von 209 mm² von den beiden CCX belegt, der Rest ist I/O (und ein bisschen "white space").

Vielleicht haben bei Zen2 die 8C-Dies auch außer IF-Lanes gar kein I/O mehr und binden per IF dann einen universalen, separaten I/O-Chip mit dem ganzen anderen Kram (PCIe-Lanes, USB/SATA, Speichercontroller und -interface etc.) an, wobei sich immer bis zu zwei CPU-Chips einen I/O-Chip teilen können (also 1 I/O-Chip für AM4, 2 für TR4, 4 für SP3).

Die zusätzliche Latenz würde teils durch beschleunigtes IF, teils durch verdoppelten L3 pro Kern aufgefangen, die CPU-Dies hätten nicht so viel Redundanz, und den I/O-Chip könnte man auch in einem älteren, günstigeren Prozess fertigen.

Savay

2018-08-08, 17:04:22

@robbitop:
Ich bezweifle, dass sich AMD zwei verschiedene Kerne leisten kann.

Ich würde sogar sagen, dass sie sich zwei verschiedene CCX (noch) nicht leisten können...

Die "Kernfrage" ist dann bleibt es beim 4er CCX oder kommt nen 6er/8er CCX?!
Der Rest ergibt sich ja dann irgendwie mehr oder weniger direkt daraus.

Nen Die mit 4 x 4er CCX macht afair ja keinen gesteigerten Sinn so wie ich das bisher verstanden habe.

Vielleicht haben bei Zen2 die 8C-Dies auch außer IF-Lanes gar kein I/O mehr

Und das hypothetische Konstrukt passt unter den Heatspreader der AM4 CPUs?! :wink:
Das Routing des Trägers wird ja auch aufwändiger dadurch....so recht vorstellen könnte ich mir das aller aller höchstens für TR und EPYC.

robbitop

2018-08-08, 17:15:12

6 oder 8 Dies pro Sockel zu verbinden ist ekelhaft und würde die Latenz hochtreiben.
Ja aber ich habe den Eindruck, dass das für die meisten Workloads in den Bereichen wo man so viele Kerne braucht, gar nicht so schlimm ist (Strömungssimulation, Transcodierung, Virtualisierung etc).

robbitop

2018-08-08, 17:16:54

Ich würde sogar sagen, dass sie sich zwei verschiedene CCX (noch) nicht leisten können...

Die "Kernfrage" ist dann bleibt es beim 4er CCX oder kommt nen 6er/8er CCX?!
Der Rest ergibt sich ja dann irgendwie mehr oder weniger direkt daraus.

Nen Die mit 4 x 4er CCX macht afair ja keinen gesteigerten Sinn so wie ich das bisher verstanden habe.
Wegen dem erhöhten Interconnectaufwand? Mehr Cores pro CCX machen dann innerhalb des CCX mehr Interconnectaufwand aus und somit auch gesteigerte Latenzen.

Complicated

2018-08-08, 17:33:55

Ich denke AMD wird in jedem Fall ein 4x4 CCX Die anbieten. Es ist die Konsequente weiterentwicklung. Die Anbindung innerhalb der CCX wird abgebildet für die 4 CCX untereinander. Das kostet ersteinmal am wenigsten Aufwand. Wie die Latenzen dabei aussehen wird interessant sein. Für APUs wird wohl 1 CCX+GPU erstmal ausreichen, da AMD ja alles darüber mit CPU+dGPU abdecken kann wo die TDPs über 45W liegen schon Leistungsbedingt.

Es wäre interessant die Anbindung bei der chinesischen Konsolen-APU in Erfahrung zu bringen. Zudem könnte AMD für APUs einfach einen Zeppelin shrinken und eine GPU mit onDie bringen.

fondness

2018-08-08, 19:01:59

Apple bewegt sich schon seit längerem in der IPC-Klasse und aktuell scheinen fast alle Hersteller da nachgezogen zu sein.
ARM A76 sieht nach einem wesentlichen Sprung aus und auch der M3 von Samsung hat breite Kerne und tiefe Ausführungsressourcen (Das OoO-Window ist z.B. größer als bei Zen).
https://www.anandtech.com/show/12785/arm-cortex-a76-cpu-unveiled-7nm-powerhouse/2

LOL ja unter IPC-Klasse kann man natürlich alles verstehen. Ich wage zu bezweifeln, dass irgendeiner von diesen Cores auch nur annähernd an Skylake oder Zen-IPC ran kommt. Diese Chips sind ja nicht ohne Grund deutlich größer und verbrauchen mehr Strom. Ganz davon abgesehen, dass man die IPC bei unterschiedlichen ISAs streng genommen ohnehin nicht vergleichen kann.

Windi

2018-08-08, 21:23:42

Könnte AMD nicht auch eine Server CPU mit 16C, großem L3 Cache und den nötigen I/O Zeugs bringen.

Dazu dann noch einen anderen Chip mit 12C und kleiner Grafikeinheit.
Dann könnte man auch größere CPUs mit Grafikausgabe anbieten. Hierbei kann man dann auch einiges einsparen, was man für den AM4 Sockel nicht benötigt.

Raven Ridge kann man ja erst einmal so lassen.
Die Grafikeinheit kann man dank DDR4 Speicher eh nicht extrem aufbohren und dann reichen auch 4 Kerne.
Auf 7nm kann man erst einmal etwas warten, bis es billiger und weiter gereift ist.

Setsul

2018-08-08, 23:13:05

@fondness:
Nein, das stimmt schon. Aber die Kerne kann man auch nicht auf 5 GHz hochprügeln.
Wenn man mit 2.5 GHz zufrieden ist dann kann man innerhalb einer Pipeline-Stage natürlich viele Sachen problemlos machen für die Intel und AMD ziemliche Verrenkungen machen müssen, inklusive größerer Transistoren und stärkerer Parallelisierung der Logik, die alle Strom und Platz kosten.

Man sieht das sehr schön daran, dass der A76 13 Stages hat während Intel und AMD 19-20 Takte Branch Mispredict Penalty haben, sprich insgesamt sind es über 20 Stages.

@Windi:
Alleine durch den geringeren Verbrauch dürfte eine APU auf 7nm deutlich schneller werden, DDR4 hin oder her.
RR wird ziemlich sicher ersetzt, die Frage ist nur wann.

iuno

2018-08-08, 23:50:10

LOL ja unter IPC-Klasse kann man natürlich alles verstehen. Ich wage zu bezweifeln, dass irgendeiner von diesen Cores auch nur annähernd an Skylake oder Zen-IPC ran kommt. Diese Chips sind ja nicht ohne Grund deutlich größer und verbrauchen mehr Strom. Ganz davon abgesehen, dass man die IPC bei unterschiedlichen ISAs streng genommen ohnehin nicht vergleichen kann.
Raven Ridge ist mit seinen 4C8T gerade mal doppelt so gross wie ein Apple A9 mit 2C, beide 14 nm. Dazu kommt ja bei RR auch noch die 11 CU GPU (das vermute ich mal ist deutlich mehr als 2x die PowerVR), ein groesseres Speicherinterface und mehr I/O. Wenn man es darauf anlegen wuerde, denke ich schon, dass die beiden Welten langsam in vergleichbare Regionen vorstossen. Apple koennte bestimmt auch eine schnelle Desktop/Notebook CPU bauen und Intel/AMD ein effizientes Smartphone SoC.

edit: A9 hat wohl auch 128 Bit DDR.

Locuza

2018-08-09, 00:12:56

yummy_candy

2018-08-09, 04:15:26

Danke Locuza, aber moment mal..

Hier mal ein Skylake Core
https://en.wikichip.org/w/images/thumb/7/7e/skylake_block_diagram.svg/1350px-skylake_block_diagram.svg.png
Warum gibt es dort keinen Dispatcher, der FP und INT trennt? Es scheint auch keinerlei FP-Cluster zu geben. Berechnen die Vektoreinheiten die kompletten FP-Befehle? Und wo wird das getrennt? Im Scheduler?
Und was ist der Vorteil gegenüber den anderen Architekturen? Ist schwer, sowas im Netz zu finden.

Locuza

2018-08-09, 08:23:14

David Kanter hat zu Silvermont von Intel (welcher INT/FP trennt) folgendes geschrieben:
Distributed schedulers are less flexible and efficient from a throughput perspective. For example, when running code that is integer only, the FP schedulers are unused and clock gated. However, the power consumed by a scheduler is non-linear compared to the number of entries, so that several smaller schedulers are often more energy efficient than a single large scheduler. Neither approach is uniformly better; rather they represent different optimization points.
https://www.realworldtech.com/silvermont/4/

Ein durchaus signifikanter Vorteil ist die Möglichkeit die Datenpfade von INT- und FP-Pipelines gemeinsam für eine AVX-Operation zu verwenden.
Bei Sandy-Bridge hat Intel keine 256-Bit breiten Datenpfade für die FP-Pipes verbaut, sondern nach wie vor 128-Bit, die anderen 128-Bit kommen von dem Integer-Pfad und so kann Intel Fläche und Energie sparen.

fondness

2018-08-09, 08:46:27

Als Vergleich:

Ein M3 Core von Samsung:
https://en.wikichip.org/w/images/thumb/a/a8/mongoose_3_block_diagram.svg/1000px-mongoose_3_block_diagram.svg.png

vs. Zen:

https://en.wikichip.org/w/images/thumb/0/02/zen_block_diagram.svg/1106px-zen_block_diagram.svg.png

Was sofort auffallen sein sollte ist wie breit ein M3-Kern ausfällt mit 9-Ports auf der Integer-Seite und 3 Ports bei der FP-Domain.
Die Puffer/Register-Größe liegt auf einer Ebene.
Das ist eine völlig andere Situation im Vergleich zu früher, wo es 2-3 Integer-Pipes gab + 2 AGUs und 2 FP-Ports und das alles mit weniger als 100 Registern pro Domain.

So sah z.B. noch der M2 aus:
https://en.wikichip.org/w/images/thumb/d/d3/mongoose_1_block_diagram.svg/900px-mongoose_1_block_diagram.svg.png

Quelle zu allen Bildern:
https://en.wikichip.org/wiki/WikiChip

Nur weil die Ressourcen ungefähr gleich ausfallen heißt das natürlich nicht, dass die Maschine auch ebenso effektiv damit umgeht, aber die Benchmarks zeigen erhebliche Fortschritte im Vergleich zu den Vorgängern und man sieht das man es mit einer anderen Klasse pro Kern zu tun hat, verglichen mit den ARM-Kernen die 2-5 Jahre zuvor im Markt wilderten.
Es ist auch nicht zu verwunderlich, denn Intel steckt seit 2015 bei 14nm Skylake fest und wir nähern uns Ende 2018, während die ARM-Konkurrenz bei den Kernen und/oder der Fertigung jedes mal einen drauflegen konnte.
Und AMD ist mit Zen auch keine Über-Architektur gelungen, sie haben sich konkurrenzfähig ins Feld eingegliedert, aber in Bezug auf die pro Takt Leistung bei einem Thread spielen sie niemanden etwas vor.

Viele Einheiten verbauen kann jeder. Das knowhow liegt darin, diese auch möglichst gut und oft auszulasten. Trotz der vielen Einheiten ist ja nicht mal SMT implementiert. Dazu kommt natürlich noch das, was Setsul gesagt hat. Es ist ein gewaltiger Unterschied, ob ich ein Design auf 5Ghz oder auf 2.5Ghz auslege. Alleine weil es in vielen Bereichen wesentlich höhere Latenzen braucht um den doppelten Takt fahren zu können (nicht absolut aber relativ), was sich natürlich wieder negativ auf die IPC auswirkt.

Ja, die ARM-Cores haben gute Fortschritte gemacht in den vergangenen Jahren. Aber von dem Niveau aus wo sie gestartet sind war das auch zu erwarten plus sie profitieren natürlich von den Forschungsergebnissen von Intel und AMD. Schade, dass AMD den K12 nicht gebracht hat, dann könnte man das besser vergleichen. Ich kann mir aber bei besten Willen nicht vorstellen, dass sie da auch nur annähernd schon dran sind. Bestimmte Leute behaupten das ja schon seit Jahren und trotzdem gibt es noch immer mit jeder neuen Generation sehr hohe IPC-Sprünge, was nicht dafür spricht, dass man schon in einem Bereich vorgestoßen ist.

robbitop

2018-08-09, 09:30:40

Apples IPC Sprünge sind seit Cyclone relativ klein von Generation zu Generation.
Aber wirklich sinnvoll vergleichen lässt sich das wegen unterschiedlicher ISA leider nicht.
Es würde mich aber wirklich nicht wundern, wenn Apple vergleichbares IPC Niveau wie Zen und Skylake erreicht haben.

1.) Ist Skylake 4 Jahre alt und 2.) kaum schneller seine Vorgänger Haswell pro Takt (bei gleicher Memorylatency)
3.) gibt es ja auch 5W Dualcores von Intel mit vergleichbarer Leistung - die Tablet SoCs von Apple haben eine ähnliche Leistungsaufnahme.
4.) Intels Fertigungsvorsprung ist weg
5.) Apple und Samsung haben mittlerweile extrem viel Talent aus dem Bereich akquieriert
6.) Sind die mobile SoCs eben auf geringe Taktraten (das wurde ja schon gesagt) ausgelegt - bedeutet deutlich weniger Aufwand (Transistoren) und Leistungsaufnahme und wahrscheinlich deshalb schon ein anderes TDP Fenster* (siehe Bulldozer vs Raubkatzen - ähnliche IPC in den meisten Applikationen und Spielen aber völlig unterschiedliche TDP Fenster)

*damit ist die Skalierbarkeit einer µArch gemeint. Niedrigster sinnvoller Betriebspunkt bis höchster sinnvoller Betriebspunkt. Darunter und darüber leidet die Perf/W mit einem nicht linearen Zusammenhang. Das Fenster ist wohl ~Faktor 10 groß. Also bspw 10W-100W. Oder 1W-10W.

Wenn man sich anschaut, wie viel Die Area moderne ARM mArchs (gerade die Wirbelsturm Cores von Apple) einnehmen im Vergleich zu AMDs und Intels Cores und sich die Grunddaten anschaut, würde es doch sehr überraschen, wenn die Lücke der IPC noch all zu groß wäre.
Die Buffer Sizes sind ähnlich, die Breiten, die "Tricks", die bei Intel seit Core 2 und Core i7 sukzessive richtig IPC brachten (loop stream detector, op fusion, µop caches etcpp) sind auch in den ARM CPUs angekommen.

Das Dimensionierungsfenster ist halt ein anderes. Insofern hätte Intels Core µArch und AMDs Zen µArch es im mobile Bereich schwer, weil unterhalb ihres sinnvollen TDP Fensters. Umgekehrt wäre es ebenso. Die ARM Cores würden nach oben hin (4-5GHz) nicht mehr sinnvoll skalieren bzw gegen eine Clockwall rennen.

Locuza

2018-08-09, 09:38:33

@ Fondness

Du hast von Pro-Takt-Leistung gesprochen und betonst extra das du bezweifelst das Apples Kerne, ein ARM A76 und ein M3 auch nur annähernd an Skylake oder Zen IPC herankommen, was nicht der Fall sein sollte, wobei es darauf ankommt was du als annähernd definierst.
Auch wenn es krude ist liegt ein A11 (2,4Ghz) von Apple genau bei Skylakes (2,6-3,5Ghz) Single-Core-Leistung (Beide bei 4100-4200) unter GeekBench4:
https://www.pcper.com/reviews/Processors/Apple-A11-Performance-Review-iPhone-8-Plus-Taking-Desktop

Apple entwickelt auch schon seit mehreren Jahren CPUs und hat die R&D-Ressourcen stetig erhöht.
Auch Samsung und ARM bauen ihr Expertise aus.

Samsung landet mit dem M3 (Bis zu 2,7Ghz) bei einem Galaxy S9 bei ~3.800 Punkten, dass ist taktbereinigt eine Steigerung von ~65% im Vergleich zum M2 (2,3Ghz), falls bei beiden der Maximaltakt anlag.
https://www.computerbase.de/2018-03/samsung-galaxy-s9-plus-test-review/3/#diagramm-geekbench-410-cpu-total-single-core
Also die Architekturverbesserungen und das mehr an Ressourcen bei einem M3 vs. M2 schlagen in der Praxis gut durch.

Qualcomm verwendet anscheinend nur leicht veränderte A75-Kerne bei ihrem Snapdragon 845 (Bis zu 2,8Ghz) und der SoC kommt unter Single-Core auf ~2400 Punkte:
http://browser.geekbench.com/v4/cpu/5548051

Der A76 soll taktbereinigt ungefähr 28% drauflegen, also ~3100 Punkte könnte man erwarten.
https://www.golem.de/news/cortex-a76-arms-cpu-kern-soll-intel-herausfordern-1806-134729.html
Das ist dann wirklich nicht mehr nah dran, sondern um ~1/3 langsamer als der Rest, aber die Kerne dürften auch wesentlich kleiner sein.

Complicated

2018-08-09, 09:44:19

Dass die ISA mittlerweile keine Rolle spielt, sondern lediglich die Implementierung (Caches, EUs, Interfaces etc.) entscheidet ob Performance oder Stromeffizienz stärker gewichtet wird, zeigen Untersuchungen:
https://www.extremetech.com/extreme/188396-the-final-isa-showdown-is-arm-x86-or-mips-intrinsically-more-power-efficient/3
to be clear, the ISA can sometimes matter. The report notes that in certain, extremely specific cases where die sizes must be 1-2mm2 or power consumption is specced to sub-milliwatt levels, RISC microcontrollers can still have an advantage over their CISC brethren.

When every transistor counts, then every instruction, clock cycle, memory access, and cache level must be carefully budgeted, and the simple design tenets of RISC become advantageous once again. This mainly plays out at the microcontroller level — if you have a Cortex-A8 or above, the differences are entirely microarchitectural.

[...]

The RISC vs. CISC argument should’ve passed into history a long time ago. It may still have some relevance in the microcontroller realm, but has nothing useful to contribute to the modern era. An x86 chip can be more power efficient than an ARM processor, or vice versa, but it’ll be the result of other factors — not whether it’s x86 or ARM.

Komplette Studie: https://pdfs.semanticscholar.org/a694/f3583ca033904d9d3073d3693feac585a2bb.pdf

robbitop

2018-08-09, 09:53:56

Überraschend ist das kaum. Immerhin steckt der Großteil des Know Hows im Decoder und im eigentlichen Core. Die Befehlssätze vor dem Decoder sind dann eigentlich nebensächlich. (gibt sicherlich hier und da Ausnahmen)

yummy_candy

2018-08-09, 17:33:57

David Kanter hat zu Silvermont von Intel (welcher INT/FP trennt) folgendes geschrieben:

https://www.realworldtech.com/silvermont/4/

Ein durchaus signifikanter Vorteil ist die Möglichkeit die Datenpfade von INT- und FP-Pipelines gemeinsam für eine AVX-Operation zu verwenden.
Bei Sandy-Bridge hat Intel keine 256-Bit breiten Datenpfade für die FP-Pipes verbaut, sondern nach wie vor 128-Bit, die anderen 128-Bit kommen von dem Integer-Pfad und so kann Intel Fläche und Energie sparen.
Danke!

mczak

2018-08-09, 17:53:34

Ein durchaus signifikanter Vorteil ist die Möglichkeit die Datenpfade von INT- und FP-Pipelines gemeinsam für eine AVX-Operation zu verwenden.
Bei Sandy-Bridge hat Intel keine 256-Bit breiten Datenpfade für die FP-Pipes verbaut, sondern nach wie vor 128-Bit, die anderen 128-Bit kommen von dem Integer-Pfad und so kann Intel Fläche und Energie sparen.
Das ist so nicht richtig, das geht völlig problemlos auch ohne Unified Scheduler. Weil diese "FP" Scheduler in Wahrheit immer "SIMD" Scheduler sind, ganz egal ob das jetzt Vektor oder Ganzzahloperationen sind - entscheidend sind die verwendeten Register. Die normale "Int" Domain arbeitet nur mit General Purpose Register.

Knuddelbearli

2018-08-09, 22:18:44

reaperrr

2018-08-09, 23:01:08

Dumme Frage aber komm seit Monaten kaum mehr zum lesen hier, gibts schon irgenwelche Gerüchte wieweit sich TSMC und GloFo 7nm unterschiedet?
Kaum. AMD hat wohl bei GloFo Druck gemacht, 7LP in jeder Hinsicht so nah wie möglich an TSMCs 7nm-Prozess zu halten, damit es möglichst leicht ist, die Designs zu portieren.

Falls AMD alle Epics bei TSMC fertigen lässt und alle Ryzen bei Glofo bei ansonsten gleichem Chip wo dürfte es da bezüglich Leistungsaufnahme Taktbarkeit usw Unterschiede geben?
So gut wie keine, höchstens vielleicht leichte Vorteile für die TSMC-Chips, weil TSMC ein paar Monate Vorsprung und mehr R&D-Budget hat.
Vega10 gibt es auch sowohl von TSMC als auch GloFo/Samsung (deshalb gab es auch so spät Customs, weil die Chips unterschiedlich hoch waren, was es für die Board-Partner schwer gemacht hat passende Kühler für beide hinzukriegen), und da sind die Unterschiede in der Praxis offenbar auch marginal.

Die Mainstream-Pascals von Samsung takten in der Praxis auch nicht so schlecht, wie die offiziellen Taktraten vermuten lassen.

Und bei 7nm sollen die Unterschiede wie gesagt noch geringer ausfallen.

Eldoran

2018-08-09, 23:29:37

Ich glaube es gibt keine offiziellen Zahlen, wie sich 7nm bei TSMC und GF unterscheiden, bei 14/16nm war TSMC etwas taktfreudiger, aber erstens basiert GFs 7nm nicht direkt auf deren 14nm - somit sind derartige Rückschlüsse etwas gewagt. Und diesmal sind die technischen Eckpunkte zwischen TSMC und GF fast gleich (siehe SemiWiki.com (https://www.semiwiki.com/forum/content/7544-7nm-5nm-3nm-logic-current-projected-processes.html)). Daher dürften eher schwer abschätzbare Effekte die in der Fertigung selbst liegen, einen grösseren Einfluss haben. GF hatte an sich einen 7nm Prozess von IBM übernommen, auch sonst scheint GF die relevanten Parameter gut optimiert zu haben - etwa die Form der FinFETs ist auf den Elektronenmikroskop Bildern so weit ich gesehen habe nahezu perfekt - intel oder Samsung haben keine so gute Form (eine fast rechteckige Form mit einer abgerundeteten Schmalseite soll angeblich optimal sein). Nach den Bildern bei WikiChip zu urteilen ist sowohl GF 14nm, als auch Samsung 10/7nm als auch intel 10nm deutlich trapezförmiger.
GF 14/7nm (https://fuse.wikichip.org/news/641/iedm-2017-globalfoundries-7nm-process-cobalt-euv/3/), Samsung 14/10/7nm (https://fuse.wikichip.org/news/1479/vlsi-2018-samsungs-2nd-gen-7nm-euv-goes-hvm/5/) oder intel 14/10nm (https://fuse.wikichip.org/news/525/iedm-2017-isscc-2018-intels-10nm-switching-to-cobalt-interconnects/3/). Zu TSMC habe ich keine Bilder gefunden. Jedenfalls sieht es nicht so aus, als ob GF schlechtere Ergebnisse als TSMC liefern sollte, aber TSMC ist definitiv vor GF in die Serienproduktion gegangen. Laut GF überschreitet das prognostizierte Volumen für alle 7nm Produkte von AMD auch deren Kapazitäten.

N0Thing

2018-08-09, 23:49:21

Vega10 gibt es auch sowohl von TSMC als auch GloFo/Samsung (deshalb gab es auch so spät Customs, weil die Chips unterschiedlich hoch waren, was es für die Board-Partner schwer gemacht hat passende Kühler für beide hinzukriegen), und da sind die Unterschiede in der Praxis offenbar auch marginal.

Ja? Ich dachte Vega10 kommt immer von GloFo und wird nur bei unterschiedlichen Firmen mit dem HBM und Interposer verheiratet, was dann eben zu den unterschiedlichen Packages (moldet/unmoldet) geführt hat.

vinacis_vivids

2018-08-10, 01:28:44

Vega10 = GloFo
Vega20 = TSMC

Locuza

2018-08-10, 07:08:20

Das ist so nicht richtig, das geht völlig problemlos auch ohne Unified Scheduler. Weil diese "FP" Scheduler in Wahrheit immer "SIMD" Scheduler sind, ganz egal ob das jetzt Vektor oder Ganzzahloperationen sind - entscheidend sind die verwendeten Register. Die normale "Int" Domain arbeitet nur mit General Purpose Register.
Da scheinst du Recht zu haben, also im Prinzip hätte AMD ihre FP/SIMD-Einheit auch so gestalten können das die Datenpfade für INT SIMD und FP zusammen für eine 256-Bit Instruktion genutzt werden könnten?

Bei SNB/HSW hat Kanter folgende Absätze dazu geschrieben:
Instead of widening the data paths to 256-bits, the Sandy Bridge architects moved the integer SIMD stacks to slightly different issue ports and cleverly re-use the existing 128-bit SIMD and 128-bit FP data paths ganged together to execute 256-bit uops. For example, a 256-bit multiply can issue to port 0 and simultaneously use the 128-bit SIMD data path for the low half and the 128-bit FP data path for the high half. This technique requires some extra logic, but it saves substantial area and power, by re-using execution resources that are already present. The 256-bit shuffle on port 5 also requires dedicated hardware for crossing between the two 128-bit lanes. Fortunately, all the extra logic to re-use the SIMD execution units is relative small and power efficient compared to the area and leakage necessary to double the data paths.
https://www.realworldtech.com/sandy-bridge/6/

The Sandy Bridge bypass networks are 64-bit for integer, 128-bit for SIMD integer and 128-bit for FPU. Crucially, a port could forward a result to each of the three bypass networks every cycle. To forward full 256-bit AVX results, the FPU and SIMD networks were used simultaneously to send the lower and upper 128-bits. To support the FP-only AVX instructions and uops, Sandy Bridge merely added FP execution capabilities to the 128-bit SIMD stacks, without adding any expensive wiring for the bypass network.

AVX2 is largely an integer SIMD extension, so Intel’s architects applied the same conceptual technique to achieve single cycle 256-bit SIMD integer execution. Haswell adds 128-bit integer SIMD execution capabilities to the existing 128-bit FP stack, while re-using the FP bypass network to forward half of the 256-bit results; again saving area and power. This means that Figure 3 is more representative of the logical view of the execution units, rather than the underlying physical implementation. In essence, the FP and SIMD stacks are now identical, forming the lower and upper halves of the data path. Both stacks are 128-bits wide and have the same FP and SIMD execution units.
https://www.realworldtech.com/haswell-cpu/4/

fondness

2018-08-10, 09:52:09

Wenn ich mich richtig erinnere, hatte AMD beim ursprünglichen Bulldozer ja sogar einen Unified Schedular, der wurde aber wegen Latenznachteilen wieder abgeschafft.

Knuddelbearli

2018-08-10, 12:04:12

Danke für die Aufklärung Leute, aber ja das Vega bei 2 gefertigt ist wär auch für mich neu meines Wissens betrifft das nur das verheiraten von HBM und Chip wodurch es dann unterschiedliche höhen gibt.

Setsul

2018-08-10, 12:16:15

@fondness:
Nein, AMD hatte schon immer getrennte Scheduler.
Bulldozer hatte 2 INT Scheduler und einem FP Scheduler den sich beide Threads geteilt haben.

Das ist genauso wie mehrere INT Scheduler. AMD macht das schon seit K8 (damals noch immer eine ALU und AGU zusammen), Intel hat das nie gemacht. Ob eine Variante "besser" ist darüber kann man sich streiten.

@yummy_candy:
Ja, die Vektoreinheiten sind für beides zuständig. So große Hardware (256 bit Datenpfade und alles was dazugehört) will man nicht doppelt verbauen. Das wird es nach dem Scheduler getrennt, wenn der Port gewählt wurde. Also ein INT ADD und ein FP FMA können beide durch Port 0 gehen (natürlich nicht gleichzeitig), müssen aber dann jeweils zur richtigen Ausführungseinheit geleitet werden.
Der Vorteil bei einem Unified Scheduler ist, dass nicht ein Scheduler leer steht wenn man nur INT oder hauptsächlich FP Ops hat.
Der Nachteil ist, dass sich natürlich Ops die zu völlig unterschiedlichen Ausführungseinheiten gehen gegenseitig blockieren können. Also bei Vektoren alleine macht das nichts, aber ein DIV würde Port 0 lange blockieren, deshalb gibts eine zweite Branch Unit auf Port 6. Oder wenn man gleichzeitig ein bisschen normalen INT und Vektoren will. Bei Skylake gibts insgesamt nur 4 Ports für ALUs. Zen hat kein Problem damit 4 INT Ops und 4 128b Vektor Ops in einem Takt zu starten.
Hängt natürlich damit zusammen, dass der Aufwand nicht linear steigt, ein Unified Scheduler wird also nie so groß sein wie mehrere getrennte. SKL scheint immer breiter zu sein als es eigentlich ist, weil Intel aus organisatorischen Gründen Load/Store so weit auftrennt. Bei Zen gehen alle Loads/Stores einfach an eine der 2 AGUs (also auch maximal 1 Load + 1 Store oder 2 Loads pro Takt), bei Intel gehen Loads auch ein die AGUs (Port 2 und 3) aber ein Store braucht Port 4 für den eigentlich Store und eine AGU für die Adresse. Damit das nicht immer Port 2 oder 3 blockiert und man 3 Ports hat die die Arbeit von 2 machen existiert Port 7 ("Store Adress") der eigentlich nur dafür da ist Adressen für Port 4 zu berechnen.
Wenn man das ganze also vergleicht ist es nicht einfach 6 INT + 4*128b Vektor ~ 2*256b Vektor für Zen und 8 Ports für SKL, aber mit 256b Vektoren sondern es ist eher so:
Zen:
4 Ports für INT.
2 Ports für Load/Store.
4 Ports für 128b Vektoren/FP.

Skylake:
4 Ports für INT/FP, davon werden 3 auch für 256b Vektoren benutzt.
3 Ports für Load/Store (weil Store immer 2 braucht).

Da sieht man schön, dass SKL mehr Loads/Stores schafft und bei nur INT gleichauf liegt und bei 256b Vektoren auch 3:2 im Vorteil ist (wenn die Mischung der Ops passt), aber wenn man INT und Vektoren gleichzeitig hat oder nur 128b Vektoren, dann liegt wieder Zen vorne.

Locuza

2018-08-10, 12:20:55

Wenn ich mich richtig erinnere, hatte AMD beim ursprünglichen Bulldozer ja sogar einen Unified Schedular, der wurde aber wegen Latenznachteilen wieder abgeschafft.
Der einzige High-Level-Unterschied zu Zen in diesem Bezug betrifft die reinen Integer-Cores.
Bei Bulldozer gab es einen Scheduler mit 48 Einträgen für alle INT/AGUs-Pipes, bei Zen kommen dedizierte Scheduler mit 14 Einträgen pro Pipe zum Einsatz.
INT-Pipes und FP/SIMD-Pipes sind bei beiden getrennt und hängen an unterschiedlichen Ports.
Bezüglich FP/SIMD kommt bei beiden Architekturen "ein" Scheduler zum Einsatz, wo alle Einträge für alle Pipes zur Verfügung stehen.

Danke für die Aufklärung Leute, aber ja das Vega bei 2 gefertigt ist wär auch für mich neu meines Wissens betrifft das nur das verheiraten von HBM und Chip wodurch es dann unterschiedliche höhen gibt.
Vega10 wird soweit ich weiß bei drei unterschiedlichen Linien verpackt, was dazu führt das die Packages Höhenunterschiede haben.
Vega10 wird immer nur bei GloFo hergestellt.

Vega20 ist ein völlig anderer Chip, wird bei TSMC gefertigt und soll Ende 2018 ausgeliefert werden.

Aktuell wissen wir nur, dass GloFo und TSMC von der Transistorendichte sehr nah beieinander liegen und GloFo später startet, ein halbes Jahr mindestens.
Bezogen auf die Taktbarkeit und Effizienz der Prozesse gibt es keine Vergleichsmaßstäbe.

mczak

2018-08-10, 17:39:12

Da scheinst du Recht zu haben, also im Prinzip hätte AMD ihre FP/SIMD-Einheit auch so gestalten können das die Datenpfade für INT SIMD und FP zusammen für eine 256-Bit Instruktion genutzt werden könnten?

Im Prinzip schon, nur hat ja AMD nicht diese Aufteilung in low/high Hälften der Register. Da ist eben alles konsequent nur 128bit breit. (Im Uebrigen kann SNB nicht konsequent 256bit nutzen für FP, die Dividiereinheit (zuständig auch für sqrt, rcp etc.) gibt's nur in der einen Hälfte - einer der wenigen Unterschiede zu IVB.) Eine solche Aufteilung ist imho eh nur mässig sinnvoll, das Sparpotential gegenüber "echten" 256bit Einheiten ist vermutlich nicht allzu gross.

Skysnake

2018-08-10, 18:54:17

basix

2018-08-11, 11:00:12

Also ich empfinde das nicht wirklich als sooo wichtig wie die finsteren jetzt genau aussehen. Wichtig ist die Verteilungsfunktion der Varianz. Das ist fürs Designer viel wichtiger

Verteilung ja, aber die Varianz kann ja gleich sein bei trotzdem besserer Fin-Form. Sozusagen einfach den Mittelwert geschoben bei ähnlicher Varianz ;)

Ich vermute mal, dass GF 7nm ganz gut performen wird und im Vergleich zu TSMC keine wesentlichen Unterschiede bestehen werden. Vielleicht gibt es gegen das obere Ende des Taktspektrums noch bemerkbare Unterschiede z.B. für OC. Je nach Produktkategorie solllte das aber nicht so tragisch sein. Ich denke nämlich, GF wird die 7nm APUs fertigen. Yield ist noch ein anderes Thema.

Gipsel

2018-08-11, 11:39:36

Die "beste" Form der Fins für das Schaltverhalten wäre wohl praktisch rechteckig. Das bekommt man bloß nicht hergestellt, die werden oben immer etwas rundgenudelt und die Seiten haben auch eine begrenzte Steilheit (da geht extrem viel Aufwand rein, das gut und reproduzierbar hinzubekommen). Und solange das gut genug funktioniert, muß man sich darüber auch keine Sorgen machen, wenn die Fins etwas dreieckiger werden (wie Skysnake schon sagte, dürfte die Varianz oft wichtiger sein; am Ende ist es wie so oft ein Kompromiß zwischen den elektrischen Eigenschaften der Transistoren und der [Re-]Produzierbarkeit). Und daß die von intel von der Form her etwas schlechter aussehen, liegt vermutlich auch an der größeren Höhe (was man auch will, da man dann größere Ströme schalten kann [ergibt höheren Maximaltakt bei identischem Design]).
Für den Takt eines fertigen Chips ist übrigens der Metal-Stack und dessen Eigenschaften auch sehr wichtig (für bestimmte Dinge wichtiger als die Transistoren selber). ;)

Skysnake

2018-08-11, 17:36:09

Für viele Dinge ist er wichtiger, da elektromigration und Logikdichte dadurch im Allgemeinen begrenzt sind.

Die genau Form ist eigentlich ziemlich egal. FinFETs sind eh so starke Treiber das man leicht alles mögliche an Leiterbahnen damit wegbruzelt. Also bei CommonModeLogic.

Bei CMOS Logik aus Standatdzellen kommt es darauf an wie die Zellen Charakterisiert sind. Und genau dabei ist entscheidend wie genau die Varianz aussieht.

Man hat halt Milliarden von Transistoren. Da ist es nicht mehr so wichtig, welch schönen Transistoren man bauen kann, sondern viel mehr darum wie unwahrscheinlich die schlechten sind und wie schlecht die dabei wirklich sind.

Die M0 contacts sind btw auch sehr wichtig. Ob ich da zuverlässig Single via machen kann oder eben nicht

Eldoran

2018-08-11, 22:52:27

Ich wollte nur zeigen, dass die bekannten Fakten keinen Schluss nahelegen, dass GF die schlechtere Wahl gegenüber TSMC (oder intel) darstellt. Auch beim Metall Stack gibt es da keinen Grund zur Sorge - intel ist nominell im Vorteil, scheint das aber nicht so ganz im Griff zu haben - die Gerüchteküche sagt auch, dass da wieder einmal Dinge geändert werden/wurden, somit ist da nichts fix. Während GF/TSMC beim Metall Stack gleiche Daten angeben. Bei GF ist bekannt, dass teilweise Kobalt eingesetzt wird, was die Elektromigration verbessern soll.
Allerdings die ebenfalls interessanten Parameter bezüglich Varianzen, Defekten etc. dürften derzeit schlich nicht öffentlich sein.
Wirklich fix ist eigentlich nur, dass TSMC seit schon vor ein paar Monaten offiziell HVM gestartet hat, von GF habe ich diesbezüglich noch nichts gesehen. Also TSMC ist zumindest früher als GF verfügbar.

Skysnake

2018-08-12, 00:00:26

Die wirst du auch nie zu Gesicht bekommen. Ich habe mit den analogen PDKS von TSMC 65nm LP und GF 28nm gearbeitet. Die Daten zu den Standard Zellen kann man noch halbwegs bekommen, das Analogzeug ist aber ziemlich streng gehandhabt. Da verstehen die selbst bei alten Prozessen keinen Spaß. Sprich es ist allein schon verboten die Datenblätter auszudrucken oder weitere digitale Kopien zu erstellen etc....

Und dann gibt es noch das physikal Design der Standard Zellen daran kommt man quasi gar nicht ran. Also selbst Leute die bei den fertigen lassen sehen das im Allgemeinen nicht.

Aber selbst wenn man alle Daten von Prozessen hat ist es extrem schwierig zu sagen welcher "besser" ist weil das von extrem vielen Parametern abhängt und man auch immer auf einen bestimmten Prozess hin Designt.

Und zwei Designs die voll durchoptimiert sind für nen fairen Vergleich kann sich eigentlich nur jemand wie Apple, Google etc leisten

Leonidas

2018-08-12, 09:57:23

Intel hat dort schon gut Vorarbeit geleistet und hat trotzdem kein Land gesehen (und sie haben Milliarden in den Markt gepumpt).
Heutzutage reicht das aber nicht mehr. AMD hat auch kein eigenes Modem, da müsste man bei Qualcomm hinzukaufen. Viele Mobile-Hersteller setzen seit Längerem auf Coprozessoren. AMD würde also in einem hart umkämpften Markt der momentan auch nicht wirklich gut wächst viel investieren müssen um überhaupt ein paar design wins zu bekommen. Das frisst Ressourcen die AMD auch trotz der Zen-Erfolgsgeschichte momentan nicht hat. (Zumindest wenn man in der GPU-Sparte auf lange Sicht noch etwas reißen möchte).

Realistischer ist da eher, dass man bei den Surface Tablets und Chromebooks auf design wins schielt. Das ist jetzt auch keine große Herausforderung.

Ich erinnere daran, dass auch Nvidia es lange Zeit versucht hat und irgendwann aufgegeben hat, weil es sich schlicht nicht gelohnt hat. Sie hatten dazu eigens einen Modem-Hersteller aufgekauft. Seitdem hört man nicht mehr viel von Tegra für den Mobile-Bereich.

Daher frage ich mich wie AMD mit deutlich weniger Cash auf der hohen Kante den Einstieg schaffen soll.

Sehe ich ganz exakt so. Wir verdrängen heutzutage anscheinend diese Erfahrung, welche Intel und NV haben machen müssen. Dabei war schon seinerzeit zu sehen, das beide CPU-Entwickler nicht mit den geringen Stückpreisen & Margen auf dem Smartphone-Markt glücklich sein werden. Beide haben trotzdem Milliarden da rein versenkt. Dies sollte AMD eine eindrucksvolle Warnung sein.

Setsul

2018-08-12, 14:00:17

Wenn dann würde das von einem Kunden ausgehen.
Also wenn Microsoft jetzt ein paar Dutzend Millionen CPUs für Tablets kaufen will und dann auf die Idee kommt sie könnten mal wieder ein paar Smartphones bauen, dann bestellen sie vielleicht bei AMD ein semi-custom SoC mit etwas anderem I/O, vielleicht etwas beschnittenem SIMD und generell für niedrigen Takt, und kaufen dann separat ein Modem dazu, dann baut AMD vielleicht sowas.

Aber ohne Kunden macht man keine Verrenkungen die die Chips für alles andere schlechter und/oder teurer machen und man macht erst recht keinen neuen Die für einen Markt in dem man eventuell nichts verkauft, solange im "normalen" Mobile- und Desktop- und Serverbereich noch so viel Marktanteil relativ einfach von Intel zu holen ist.

Kriton

2018-08-13, 16:17:54

Das auf Basis von semi custom ohne Modem kann ich mir nicht vorstellen. Einer der Vorteile davon ist doch gerade, dass man alles aus einer Hand hat.

Skysnake

2018-08-13, 22:01:22

Modem ist aber Analogzeug und das nicht zu knapp. Das kostet verdammt viel Entwicklungsaufwand und dann später auch teureren die space.

Auch intel braucht ja noch für die Treiber nen extra Chip.

Setsul

2018-08-14, 00:30:17

Apple baut auch eigene SoCs und kauft die Modems extern dazu.
Bloß weil man etwas integrieren könnte, heißt das nicht, dass man muss. Besonders wenn man nicht alle Teile selbst bauen kann.

Und richtig erkannt, Modem ist Analogzeug, also ist sowieso die Frage wie lange es noch sinnvoll ist das auf dem selben Prozess herzustellen wie reine Digitallogik.

mczak

2018-08-14, 05:29:20

Modem ist aber Analogzeug und das nicht zu knapp.
Bei Modems ist doch schon längst so gut wie alles digital. Vor allem das Baseband, und da werden doch all die Transistoren verbaut. Klar man braucht dann noch einen Transceiver dazu, da hat's dann Analogtechnik drin. Der ist aber doch immer separat, eben weil sich das nicht wirklich integrieren lässt, da braucht man einen anderen Fertigungsprozess. Ich muss aber zugegeben, davon habe ich eigentlich keine Ahnung :biggrin:.

Skysnake

2018-08-14, 07:24:01

Bei den Modems hast du inzwischen viel Digitalzechnik aber wie bei SERDES ist die gesamte Eingangs bzw Ausgangssituation Analog. Und auch bei den Digitalstufen kommt es stark darauf an, an welcher Stelle man im Verarbeitungsschritt hängt. Sehr nah an der reinen Analogtechnik muss man teilweise obwohl es Digitallogik ist die Schaltungen als analoge Bauteile
Designer weil die Designmargins zu klein sind

yummy_candy

2018-08-18, 16:17:57

Sagt mal, ist das Zen1 oder Zen2?
https://www.ebay.com/itm/AMD-32-Core-1-9-GHz-EPYC-CPU-Engineering-Sample-2S1905A4VIHF4-Gigabyte-MZ31-AR0-/132633992638
https://www.ebay.com/itm/173399487094

Locuza

2018-08-18, 16:27:24

Zen1.
Siehst du anhand der Beschreibung und 2016 Heatspreader-Aufschrift.

Loeschzwerg

2018-08-18, 16:28:01

ES von einem Naples (EPYC; ZEN1).

yummy_candy

2018-08-18, 16:59:25

Zen1.
Siehst du anhand der Beschreibung und 2016 Heatspreader-Aufschrift.
Ich bin anscheinend blind, ich hab 15Minuten nach etwas verwertbarem gesucht und nix gefunden. Mich hat verwundert, daß die erst jetzt verkauft werden und nicht schon letztes Jahr. Vielen Dank!

basix

2018-08-28, 08:41:56

Was haltet ihr von der Idee, dass Zen 2 von Anfang an mit Grafik kommt? D.h. dass man eine relativ kleine Vega GPU (max. 512 CUs) noch zu den 12-16 Kernen hinzufügt. Ausgehend von RR sollte solch eine GPU total ca. 30-40mm2 in Anspruch nehmen. Mit max. 1.5-2.0 GHz Takt wäre auch die Leistung für ein 2-CH SI mehr als ausreichend.

Wieso ich darauf komme: AMD Grafik mit mehr Marktabdeckung. Vega IP mit mehr Marktabdeckung. Eigentlich das selbe, was Intel auch hat: Im Mainstream Sockel hat jede CPU eine GPU.

Nutzt man den selben Chip in Servern ist es vielleicht unnötig. Aber vielleicht kann man mittels GPU-Beschleunigung vektorbasierte Berechnungen unterstützen, ohne z.B. die AVX-Einheit aufzublasen.

SKYNET

2018-08-28, 09:21:07

Dumme Frage aber komm seit Monaten kaum mehr zum lesen hier, gibts schon irgenwelche Gerüchte wieweit sich TSMC und GloFo 7nm unterschiedet?

Falls AMD alle Epics bei TSMC fertigen lässt und alle Ryzen bei Glofo bei ansonsten gleichem Chip wo dürfte es da bezüglich Leistungsaufnahme Taktbarkeit usw Unterschiede geben?

7nm komplett bei TSMC... goflo ist komplett raus bei 7nm ;D

gut für AMD, keine spielchen mehr und man kann den zeitplan besser planen, als wenn goflo immer "uh ja, nein dauert noch nen wenig"... 7nm bei goflo ist sowas wie 10nm bei intel :ulol:

w0mbat

2018-08-28, 09:43:09

@basix: Kann ich mir eigentlich nicht vorstellen. Zen hatte ja absichtlich keinen IGP, da dieser in vielen Anwendungsfällen gar nicht genutzt wird. Zumal AMD es tunlichst vermeiden wird, auf dem neuen 7nm Prozess die CPU gleich komplizierter zu machen.

Das GF jetzt aus 7nm aussteigt ist mMn schlecht für die ganze Branche, jetzt gibt es nur noch TSMC, Samsung und Intel. Es werden immer weniger und Intel wird einen Teufel tun für AMD & Co. zu fertigen. GF als weiterer Mitbewerber ist wichtig.

Relic

2018-08-28, 10:09:30

gut für AMD, keine spielchen mehr und man kann den zeitplan besser planen, als wenn goflo immer "uh ja, nein dauert noch nen wenig"... 7nm bei goflo ist sowas wie 10nm bei intel :ulol:

Ja ist super für AMD, dass sie sich jetzt um die Fertigungskapazitäten mit zig Firmen wie z.B. Apple prügeln dürfen. Und das TSMC einen Konkurrent weniger hat und somit bei ihren Preisen noch weniger Druck bekommen.
Echt super!

dildo4u

2018-08-28, 10:15:39

7nm komplett bei TSMC... goflo ist komplett raus bei 7nm ;D

gut für AMD, keine spielchen mehr und man kann den zeitplan besser planen, als wenn goflo immer "uh ja, nein dauert noch nen wenig"... 7nm bei goflo ist sowas wie 10nm bei intel :ulol:
AMD ist bei TSMC dritte oder vierte Geige hinter Apple,Nvidia und Qualcomm.
Bin gespannt wie lange es dort dauert bis sie was gegen den 9900k haben.

Linmoum

2018-08-28, 10:17:34

Na wenn du das meinst wird es natürlich so sein.

w0mbat

2018-08-28, 10:41:19

AMD ist bei TSMC dritte oder vierte Geige hinter Apple,Nvidia und Qualcomm.
Bin gespannt wie lange es dort dauert bis sie was gegen den 9900k haben.

Bin gespannt, wie lange es dauert, bis wir den 9900K sehen. Den gibt es nämlich noch nicht.

Und zu AMD: Zen 2 hat schon lange sein tape-out hinter sich. Rome kommt 1H19 und die Ryzen-Ableger dann wahrscheinlich Ende 1H/Anfang 2H.

Da hast du deine Antwort.

gmb

2018-08-28, 10:46:40

gut für AMD, keine spielchen mehr und man kann den zeitplan besser planen, als wenn goflo immer "uh ja, nein dauert noch nen wenig"... 7nm bei goflo ist sowas wie 10nm bei intel :ulol:

Das ist etwas kurz gedacht. Klar ist das für den Zeitplan erstmal besser, weil das sich bei Glofo noch ewig hingezogen hätte mit 7nm. Langfristig fällt dagegen eine Option weg und es bleibt abzuwarten, wie hoch AMD ihre CPUs takten kann mit dem neuen Prozess von TSMC. Die Taktraten im CPU Mainstream Bereich sind auf einem ganz anderen Level, speziell bei Intel. Es bringt ja wenig, wenn Matisse mit 10% mehr IPC kommt und nichtmal die 4 Ghz erreicht, wo Intel auf 5 Ghz kommt. Dann würde AMD nicht die Spieleleistung vom 9900k erreichen.

mboeller

2018-08-28, 10:48:50

AMD ist bei TSMC dritte oder vierte Geige hinter Apple,Nvidia und Qualcomm.
Bin gespannt wie lange es dort dauert bis sie was gegen den 9900k haben.

bei TSMC auf jeden Fall früher als bei GF, selbst wenn die jetzt den 7nm Prozess nicht gecancelt hätten.

Der überhaupt erste(!) 7nm Tape-out bei GF war für (IMHO) Q4/18 geplant (zufällig für eine AMD CPU), und dann noch min. 3 oder 4 Quartale bis der Prozess soweit ist damit AMD was liefern kann. Also vor Q3 (wenn alles optimal gelaufen wäre) oder besser Q4/18 oder Q1/19 (wir alle kennen ja GF) wäre das mit Zen2 @ GF nichts geworden.

mboeller

2018-08-28, 10:51:28

Das ist etwas kurz gedacht. Klar ist das für den Zeitplan erstmal besser, weil das sich bei Glofo noch ewig hingezogen hätte mit 7nm. Langfristig fällt dagegen eine Option weg und es bleibt abzuwarten, wie hoch AMD ihre CPUs takten kann mit dem neuen Prozess von TSMC. Die Taktraten im CPU Mainstream Bereich sind auf einem ganz anderen Level, speziell bei Intel. Es bringt ja wenig, wenn Matisse mit 10% mehr IPC kommt und nichtmal die 4 Ghz erreicht, wo Intel auf 5 Ghz kommt. Dann würde AMD nicht die Spieleleistung vom 9900k erreichen.

laut GF wäre die Skalierung von 14nm zu 7nm +40% Leistung gewesen

Bei TSMC beträgt die Skalierung von 16nm zu 7nm +35%

Zwischen die Prozessen ist also nur ein geringer Unterschied

gmb

2018-08-28, 10:54:09

laut GF wäre die Skalierung von 14nm zu 7nm +40% Leistung gewesen

Bei TSMC beträgt die Skalierung von 16nm zu 7nm +35%

Zwischen die Prozessen ist also nur ein geringer Unterschied

Auf solche Aussagen kann man doch nichts geben, bis man nicht wirklich finale Spezifikationen der CPUs hat.

SKYNET

2018-08-28, 11:31:07

AMD ist bei TSMC dritte oder vierte Geige hinter Apple,Nvidia und Qualcomm.
Bin gespannt wie lange es dort dauert bis sie was gegen den 9900k haben.

dir ist schon klar, das alle genannten in max. 10nm fertigen lassen und die 7nm kapazitäten derzeit nur von AMD genutzt werden(CPUs und GPUs derzeit schon in produktion)? O_o

SKYNET

2018-08-28, 11:34:26

Das ist etwas kurz gedacht. Klar ist das für den Zeitplan erstmal besser, weil das sich bei Glofo noch ewig hingezogen hätte mit 7nm. Langfristig fällt dagegen eine Option weg und es bleibt abzuwarten, wie hoch AMD ihre CPUs takten kann mit dem neuen Prozess von TSMC. Die Taktraten im CPU Mainstream Bereich sind auf einem ganz anderen Level, speziell bei Intel. Es bringt ja wenig, wenn Matisse mit 10% mehr IPC kommt und nichtmal die 4 Ghz erreicht, wo Intel auf 5 Ghz kommt. Dann würde AMD nicht die Spieleleistung vom 9900k erreichen.

AMD wird -realistisch gesehen- mit Zen2 wohl 4.6-4.7GHz fahren, und wenn die verbesserungen gleich gravierend sind wie Zen zu Zen+, haben sie damit dann auch intel bei 5GHz an den eiern... desweiteren werden sie für den consumer sicherlich 12 kerne bringen und DDR4 3200 dürfte wohl als gesichert stehen, das heisst das teil ist im gesammt rating so oder so IMMER vorne, selbst wenn sie bei games immernoch 2-3% hinten liegen sollten. :wink:

Screemer

2018-08-28, 11:37:21

dir ist schon klar, das alle genannten in max. 10nm fertigen lassen und die 7nm kapazitäten derzeit nur von AMD genutzt werden(CPUs und GPUs derzeit schon in produktion)? O_o
hää? a12 ist 7nm und dürfte wohl vor jeglichem amd produkt kaufbar sein.

Linmoum

2018-08-28, 11:37:31

dir ist schon klar, das alle genannten in max. 10nm fertigen lassen und die 7nm kapazitäten derzeit nur von AMD genutzt werden(CPUs und GPUs derzeit schon in produktion)? O_o
Nur AMD ist falsch, siehe Apples kommendes iPhone.

gmb

2018-08-28, 12:00:40

AMD wird -realistisch gesehen- mit Zen2 wohl 4.6-4.7GHz fahren

Das ist Stand heute reines Wunschdenken. Es gibt keinerlei seriöse Infos über die Taktfähigkeiten von Matisse und TSMC 7nm in dem Bereich um oder über 4 Ghz. Es kann auch sein, dass Matisse nicht mehr so taktfreudig ist, aufgrund der Kernerweiterung zu mehr IPC.

Menace

2018-08-28, 12:44:47

mboeller

2018-08-28, 12:46:36

AMD ist bei TSMC dritte oder vierte Geige hinter Apple,Nvidia und Qualcomm.
Bin gespannt wie lange es dort dauert bis sie was gegen den 9900k haben.

hab noch einmal nachgeschaut:

GF 14nm Kapazität: 60000 Wafer pro Monat; siehe:
https://www.anandtech.com/show/12534/change-of-strategy-globalfoundries-3-0/3

TSMC 7nm Kapazität: 12Mio pro Jahr
https://www.techpowerup.com/245495/tsmc-is-ramping-up-7nm-production-5nm-next-year

Rather the company is ramping up production capacity for 7 nm quickly, up 9% from 10.5 million wafers in 2017, to 12 million wafers in 2018. They plan to tape out more than 50 chip designs in 2018, with the majority of the tape outs for AI, GPU and crypto applications, followed by 5G and application processors.

also für AMD reicht es locker, selbst wenn sie nur die 3. od. 4. Geige spielen.

Ihr macht also viel Wind um nichts.
Hab bei der 5min Suche auch was gelernt: GF <<<< TSMC
Ich dachte immer die wären Konkurrenten, dabei ist GF wesentlich kleiner als TSMC

Relic

2018-08-28, 12:59:37

hab noch einmal nachgeschaut:

TSMC 7nm Kapazität: 12Mio pro Jahr
https://www.techpowerup.com/245495/tsmc-is-ramping-up-7nm-production-5nm-next-year

Deine Quelle schreibt Mist. TSMC hat eine Gesamtkapazität von 12 Millionen Wafer in 2018. Davon sind aber nur ein Bruchteil 7nm Wafer.
Wenn man sehr optimistisch ist und die komplette Steigerung der Wafer von 2017 auf 2018 der 7nm Produktion zurechnet wären das 1,5 Mio Wafer.

mboeller

2018-08-28, 13:36:41

stimmt... das gleiche Statement stand aber in einigen Quellen.

hier ist eine bessere Quelle (in Chinesisch): http://www.chinatimes.com/newspapers/20180621001096-260202 (die google Übersetzung ist in Englisch sogar gut lesbar)

es sind anscheinend 1.1 Mio Wafer in 7nm/10nm und 20% von den Einnahmen.

https://www.reddit.com/r/Amd/comments/8sv7i1/tsmc_10nm7nm_capacity_to_increase_by_3_times_next/

Ravenhearth

2018-08-28, 14:59:34

laut GF wäre die Skalierung von 14nm zu 7nm +40% Leistung gewesen

Bei TSMC beträgt die Skalierung von 16nm zu 7nm +35%

Zwischen die Prozessen ist also nur ein geringer Unterschied
Das sagt aber nichts über die maximalen Taktfrequenzen aus, und die sind für die CPUs wichtig. Beispiel: Zwischen Intels 32nm und 22nm gabs auch etliche Prozent mehr Leistung (also Takt bei gleicher Stromaufnahme), aber die maximalen Frequenzen sind iirc trotzdem leicht gesunken.

reaperrr

2018-08-28, 16:08:19

Das sagt aber nichts über die maximalen Taktfrequenzen aus, und die sind für die CPUs wichtig. Beispiel: Zwischen Intels 32nm und 22nm gabs auch etliche Prozent mehr Leistung (also Takt bei gleicher Stromaufnahme), aber die maximalen Frequenzen sind iirc trotzdem leicht gesunken.
Jep.

Was die Leute gerne vergessen, wenn von +40% bei einem neuen Prozess geschrieben wird, ist, dass sich das meist nicht auf am Limit laufende Produkte bezieht.

Bei Ivy Bridge damals lag es zum Teil natürlich an der erstmaligen Verwendung von TIM statt Lot, aber zum Teil war auch das Problem, dass die Transistorfläche stärker gesunken ist als der Transistorverbrauch, dadurch mehr Hitze pro mm², dadurch auch unabhängig von Lot vs. TIM schwerer zu kühlen, und dieser Trend hat sich bei 14nm mit Broadwell zunächst fortgesetzt, bevor Optimierungen sowohl am Prozess als auch dem Chipdesign selbst bei Skylake wieder für mehr Takt gesorgt haben (aber seit Kaby halt auch wieder hohe Temps und gemessen an der Kern-Größe auch ziemlich hoher Stromverbrauch).

Locuza

2018-08-30, 00:14:41

Naples und Rome haben einen möglichen Deal gegen Cascade Lake verloren:
“The core counts will go up from Stampede2 some, the node count by quite a bit, and the memory bandwidth will also increase since we are going up another clock step on the DIMMs. The cache per core is about the same but with that higher clock rate—probably between 25 percent to 30 percent [for AVX-512 vector units, not headline clocks] we are making some decisions about balance and tradeoffs in terms of energy.” =

Stanzione says TACC made the decision to go with the Cascade Lake SKUs that have the higher clock rates and they expect most codes will run significantly faster. His team took a close look at other processor options, including the 7 nanometer AMD “Rome” Epyc “chips coming next year, which he says were a closer frontrunner in their decision-making process. “We took a look at AMD Epyc, both Naples and certainly Rome, but with the combination of price, schedules, and performance, we felt like Cascade Lake was the way to get the best value right now. Our codes were just a little better for the time we needed this system but Rome is a promising architecture and we expect it is going to be a very good chip,” Stanzione explained.
https://www.nextplatform.com/2018/08/29/cascade-lake-heart-of-2019-tacc-supercomputer/

w0mbat

2018-08-30, 00:31:29

Da hatte AMD doch nie eine Chance, die Typen sind direkt mit Intel verbandelt.

Locuza

2018-08-30, 00:41:04

Unicous

2018-08-30, 00:55:42

Das wirds sein, AMD hat sie mit Wucherpreisen erpresst.

Ich schätze mal, Intel hat ihnen einen guten Deal unterbreitet und außerdem kommt Cascade Lake voraussichtlich im Q4 und sie wollen/können kein weiteres Quartal warten.

Irgendetwas wird sich Intel jedenfalls einfallen lassen um zu verhindern, dass Rome und Co. Marktanteile gewinnen.

HOT

2018-08-30, 07:42:34

Vielleicht haben die ja GloFo dafür bezahlt... :freak:
Das wär jedenfalls effektiver als alles was Intel sonst tun könnte...

SKYNET

2018-08-30, 10:34:04

Das ist Stand heute reines Wunschdenken. Es gibt keinerlei seriöse Infos über die Taktfähigkeiten von Matisse und TSMC 7nm in dem Bereich um oder über 4 Ghz. Es kann auch sein, dass Matisse nicht mehr so taktfreudig ist, aufgrund der Kernerweiterung zu mehr IPC.

wirklich mehr IPC brauchen sie garnicht, das was sie jetzt brauchen ist takt.

weil durch den sprung von DDR2933 auf DDR3200 bei gleichen timings, werden schon im schnitt 5% mehrleistung gezogen(games), und somit ist die IPC fast gleichauf mit intel 8th gen... und da intel nun ja auch nen 8kerner bringt, brauchen sie takt, takt und noch mehr takt... wobei, ich gehe davon aus, das AMD evtl. sogar 12 kerne bringt für AM4... um den leistungsvorteil unter jedem fall ggü. intel zu halten in anwendungen. :smile:

w0mbat

2018-08-30, 11:41:59

wirklich mehr IPC brauchen sie garnicht, das was sie jetzt brauchen ist takt.

Mehr IPC ist immer besser als mehr Takt. Ich hab Zen2 lieber mit 20% mehr IPC und 10% mehr Takt als anders herum.

Wieso sollte AMD nicht vorlegen? Zumal mehr Takt meist auch mit deutlich mehr Verbrauch einhergeht. Der Takt ist irrelevant, es kommt nur auf die Relation von IPC und Takt an, denk mal an K8 Tage zurück, wo ein 2GHz A64 einem 3GHz P4 das Leben schwer machte.

S940

2018-08-30, 12:01:19

AMD wird aber positiv umschrieben, man hat sich die Option angeschaut und sagt auch das Rome eine vielversprechende Architektur darstellt und man einen sehr guten Chip erwartet.
Die Frage ist was hat den Leuten insgesamt nicht gepasst?
Vermutlich das Rome kein Full-Rate AVX512 unterstützt, wenn überhaupt?

Genau. Aktuell haben die schon ein System mit Xeon Phi 7250, sprich ihr Code ist bereits auf AVX-512 ausgelegt. In dem Fall einen neuen Intel zu kaufen, der ebenfalls AVX-512 unterstützt, erspart viele Kopfschmerzen und Wanzenjagten.

Nächstes Baustelle wäre der Softwarestack:

Software Operating System: CentOS

Compiler: Intel 17.0.4
Math Library: Intel MKL 17.0.4
MPI: Intel MPI 17.0.3

https://www.top500.org/system/179045

Da hat sicher auch niemand Lust größere Umbauten vorzunehmen.

wirklich mehr IPC brauchen sie garnicht, das was sie jetzt brauchen ist takt.

weil durch den sprung von DDR2933 auf DDR3200 bei gleichen timings, werden schon im schnitt 5% mehrleistung gezogen(games), und somit ist die IPC fast gleichauf mit intel 8th gen... und da intel nun ja auch nen 8kerner bringt, brauchen sie takt, takt und noch mehr takt... wobei, ich gehe davon aus, das AMD evtl. sogar 12 kerne bringt für AM4... um den leistungsvorteil unter jedem fall ggü. intel zu halten in anwendungen.

Ich hoffe ja immer noch auf 4fach SMT. In 7nm sollte für entsprechend große Caches und noch ein paar mehr Exec Units Platz sein, die auch noch die IPC bei single Thread etwas heben könnten.
12 Kerne sind aber natürlich realistischer und auch aufgrund AMDs Kerngrößenvorteil wahrscheinlich. Außerdem will man bei nem neuen Prozess keine Experimente wagen. 7nm wird außerdem lange genug state of the art bleiben, von daher werden wir größere Architekturänderungen wohl erst bei nem Zen 2.5 sehen, Intel machts ja ähnlich.

w0mbat

2018-08-30, 12:14:42

Ich kann Zen2 gar nicht einschätzen. Ob mehr cores pro CCX oder nicht, ob wir mit einem größeren IPC Schritt rechnen können, ob der Takt stark ansteigt... wir wissen nichts.

Zen2 ist ja anders als Zen+ schon vor dem Zen launch parallel entwickelt worden. Und da die Zen Architektur neu ist, kann ich mit sehr wohl vorstellen, dass wir eine ordentliche IPC Steigerung sehen. So 20%+ ausgehend von Summit Ridge wäre extrem stark, damit läge man ca. 10% vor Intel, was eine extreme Signalwirkung hätte. Dazu noch 4,5-4,8GHz all-core Takt bei 95W TDP und fertig ist die wunder CPU.

Vielleicht kommt auch nur +5% IPC und dafür geht mit OC 5,5GHz? Oder wir sehen 8C CCX und die normalen Ryzen haben das IF "Problem" nicht mehr. Oder doch 6C CCX und 12C als neuer Standard?

Wir wissen wirklich nichts :(

gbm31

2018-08-30, 12:22:42

Muss man dann genauso wie bei Zen auf Zen2+ warten?

basix

2018-08-30, 12:40:42

Vielleicht kommt auch nur +5% IPC und dafür geht mit OC 5,5GHz? Oder wir sehen 8C CCX und die normalen Ryzen haben das IF "Problem" nicht mehr. Oder doch 6C CCX und 12C als neuer Standard?

Irgendwo gab es doch das AMD Statement von wegen +10-15% mehr IPC?

Skysnake

2018-08-30, 14:42:23

Genau. Aktuell haben die schon ein System mit Xeon Phi 7250, sprich ihr Code ist bereits auf AVX-512 ausgelegt. In dem Fall einen neuen Intel zu kaufen, der ebenfalls AVX-512 unterstützt, erspart viele Kopfschmerzen und Wanzenjagten.

Nächstes Baustelle wäre der Softwarestack:

https://www.top500.org/system/179045

Da hat sicher auch niemand Lust größere Umbauten vorzunehmen.

Die haben zu 99% auch eine GNU Toolchain da, wobei eine sicherlich nicht. Normalerweise hast du auf solchen Systemen locker 20+ unterschiedliche Compiler inklusive Versionen.

Es ist auch normal unterschiedliche MPIs installiert zu haben. Für manche ISV Codes braucht es z.B. spezielle MPI Implementierungen. MPICH, OpenMPI und IntelMPI sind normal auch immer drauf wenn es sich um Intel Systeme handelt. Das braucht man einfach wegen den vielen unterschiedlichen Codes die auf solchen Systemen laufen.

Ich hoffe ja immer noch auf 4fach SMT. In 7nm sollte für entsprechend große Caches und noch ein paar mehr Exec Units Platz sein, die auch noch die IPC bei single Thread etwas heben könnten.
12 Kerne sind aber natürlich realistischer und auch aufgrund AMDs Kerngrößenvorteil wahrscheinlich. Außerdem will man bei nem neuen Prozess keine Experimente wagen. 7nm wird außerdem lange genug state of the art bleiben, von daher werden wir größere Architekturänderungen wohl erst bei nem Zen 2.5 sehen, Intel machts ja ähnlich.
Man muss bei solchen Deals auch immer berücksichtigen, dass da auch durchaus mal unter den Selbstkosten verkauft wird. Wenn Intel den Deal gewinnen will, dann gewinnen die den auch....

Und bei so einem Deal kann es durchaus sein, das Sie ihn um jeden Preis gewinnen wollen.

SKYNET

2018-08-30, 15:05:15

Mehr IPC ist immer besser als mehr Takt. Ich hab Zen2 lieber mit 20% mehr IPC und 10% mehr Takt als anders herum.

Wieso sollte AMD nicht vorlegen? Zumal mehr Takt meist auch mit deutlich mehr Verbrauch einhergeht. Der Takt ist irrelevant, es kommt nur auf die Relation von IPC und Takt an, denk mal an K8 Tage zurück, wo ein 2GHz A64 einem 3GHz P4 das Leben schwer machte.

ich denke an meinen A64 zurück der mit 2.6GHz einen P4 unter LN2 und 5.4GHz das rückgrat aus seinem silizium gerissen hat ;)

das war noch was ganz anderes, der P4 hatte eine VIEL schlechtere IPC als der P3...

und mehr verbauch muss nicht zwingend sein, du vergisst das sie von 12nm auf 7nm gehen, da können sie sich aussuchen, gleicher takt, viel weniger verbrauch, oder mehr takt bei gleichem verbrauch, oder halt der mittelweg... ich denke sie werden mehr takt bei gleichem verbrauch anvisieren, weil das was der 2700X jetzt zieht ist mehr als vertretbar und wurde noch von niemanden negativ diskutiert, ausgehend von der leistung die er bringt(anders als bulldozer :ulol: )

Locuza

2018-08-31, 16:36:31

Laut Ashraf hat AMD ihm bestätigt das Rome bei TSMC in 7nm mit HPC flavor gefertigt wird:

Confirmed with @AMD that the Zen2 products will be built using N7 HPC.

https://twitter.com/Ashraf__Eassa/status/1035514510436646912

Laut TSMC ermöglicht die HPC-Variante 13% schnellere Prozessoren gegenüber der Mobile-Variante:
N7 HPC track provides 13% speed over N7 mobile (7.5T vs 6T)
https://www.semiwiki.com/forum/content/7439-tsmc-technologies-mobile-hpc.html

MadPenguin

2018-08-31, 17:06:42

Laut Ashraf hat AMD ihm bestätigt das Rome bei TSMC in 7nm mit HPC flavor gefertigt wird:

https://twitter.com/Ashraf__Eassa/status/1035514510436646912

Laut TSMC ermöglicht die HPC-Variante 13% schnellere Prozessoren gegenüber der Mobile-Variante:

https://www.semiwiki.com/forum/content/7439-tsmc-technologies-mobile-hpc.html

Haha! Ahsraf wird vom AMD basher zum AMD praiser...dass ich das noch erleben darf

basix

2018-08-31, 17:07:06

5.0 GHz All-Core wir kommen ;D Ne, nur ein kleiner Scherz.

AffenJack

2018-08-31, 17:17:43

Laut Ashraf hat AMD ihm bestätigt das Rome bei TSMC in 7nm mit HPC flavor gefertigt wird:

https://twitter.com/Ashraf__Eassa/status/1035514510436646912

Laut TSMC ermöglicht die HPC-Variante 13% schnellere Prozessoren gegenüber der Mobile-Variante:

https://www.semiwiki.com/forum/content/7439-tsmc-technologies-mobile-hpc.html

War zu erwarten, dafür opfert der HPC Prozess allerdings Transistordichte. Ich denke, dass V20 ebenso im HPC Prozess kommt und das auch der Grund sein könnte, wieso man da nur 2x Density im Vergleich zu 14nm angegeben hat.

Unicous

2018-08-31, 17:21:51

Haha! Ahsraf wird vom AMD basher zum AMD praiser...dass ich das noch erleben darf

Er ist halt Opportunist.:freak:

Aber es ist wirklich interessant diese Verwandlung mitzubekommen und zu sehen wie er sich mit dem total verblendeten Piednoël anlegt der Epyc zu jeder Zeit versucht kleinzureden.:rolleyes:

(Ry)Zen hat offensichtlich überlegene missionarische Fähigkeiten.

@AffenJack

Natürlich war es zu erwarten. 6T und hohe Frequenzen schließen sich (noch? ->EUV?) aus. SOC ist für Chips die mit ca. 3 GHz takten gedacht. Ich verstehe dahingehen auch nicht was da "geopfert" wird. HPC ist für Chips wie Ryzen gedacht. Wie die vorherigen HPC-Variaten zuvor auch.

https://cdn.weka-fachmedien.de/media_uploads/images/1512620412-272-worda8wlh.jpg

Locuza

2018-08-31, 21:45:26

Der HPC Prozess verwendet eine andere Cell-Library mit 7.5 Tracks was nun einmal zu einer geringen Dichte führen wird und das Schaubild bezieht sich auf die Prozesse von Global Foundries, wo die Produkte sehr wahrscheinlich unter 7nm SoC (6T Cells + Metal Stack mit 14 Layern) hergestellt worden wären, während 7nm HPC (9T Cells und 18 Metal Layer) später für IBM gekommen wäre.

Unicous

2018-08-31, 22:21:43

Und?

Das ist nur ein Beispielbild (auch wenn mir nicht klar war dass es sich explizit auf GF bezog, ich habe TSMC 7nm frequency gegooglet und das war das erste Bild). Es sieht bei 6T vs. 7.5T nicht viel anders aus. Es geht um Abhängigkeiten.

Worauf willst du also hinaus?:confused:

Locuza

2018-08-31, 22:55:43

Zwei (und halb) Dinge.

1. Du hast nachgefragt was geopfert wird, ich habe nur ein wenig genauer ausgeführt das wegen der anderen Cell-Library die Transistordichte sinken wird, welche AffenJack genannt hat.

2. Wollte ich allgemein darauf aufmerksam machen, dass die Prozesse bei GloFo sich arg unterscheiden und ihr HPC-Prozess nicht für Zen2/AMD in Frage gekommen wäre.
Die Relationen sind natürlich wichtig, denn N7 HPC von TSMC scheint deutlich weniger potent auszufallen, als GloFos ursprünglichen 7nm HPC Pläne.

Ich überlasse es jedem selber, ob es zu erwarten war das AMD bei TSMC den HPC-Prozess mit 7.5 Tracks verwendet, anstatt die mobile Variante mit 6T, wo GloFos 7nm SoC-Prozess ebenso nur 6T zu bieten gehabt hätte und das wäre der Prozess gewesen auf den AMD gesetzt hätte.
AMD hätte ja auch auf mehr Dichte und einer gemeinsamen Ausrichtung der Designs wegen der unterschiedlichen Foundrys setzen können, stattdessen verwenden sie aber lieber den HPC-Prozess für mehr Saft bei der Taktbarkeit.

Unicous

2018-08-31, 23:20:52

1. Ich habe nicht nachgefragt was geopfert wird, das war rein rhetorisch, wie man an den Anführungszeichen unter Umständen bemerken kann.:rolleyes:
Denn man opfert nichts, man hat sich dafür bewusst entschieden. "Dichtere" Libraries sind ja nicht automatisch besser. Sie haben andere Charakteristiken. Man opfert also fast immer etwas. Die Vorteile wiegen die Nachteile wieder aus. Schlechteres Yield, dafür höhere Performance und oder Effizienz oder ein kleinerer Die. Es gibt unzählige Stellschrauben mindestens ebenso viele Konstellationen die beeinflussen wie sich das Endprodukt verhält.

2. AMD hat sowohl bei 28nm als auch bei 14nm zuerst Libraries genutzt die entweder mehr Performance, Effizienz oder (vermutlich) bessere Yieldraten boten und sind dann später auf "dichtere" Libraries umgestiegen. Bei Bristol Ridge hat man z.B. Performance für bessere Effizienz eingetauscht. Zu der Zeit hat man noch gerätselt was für High Density Libraries das sein sollen.:freak:

Bei 14nm auf 12nm ist es genau das Selbe. Der Prozess ist ausgereift und man traut sich auf 7.5T Libraries zu setzen. Man setzt aber nicht auf die potentiellen Flächeneinsparungen sondern hat die Taktbarkeit erhöht.

Analog schätze ich die Situation bei 7nm ein.

Locuza

2018-09-01, 00:48:29

1. Man wählt natürlich einen anderen Kompromiss, darauf wurde nur kurz von AffenJack hingewiesen.

2. Bei Kaveri kam ein eher CPU optimierter Metal-Stack zum Einsatz und Zellen mit 13 Tracks, bei Carrizo wurden Zellen mit 9 Tracks verwendet:
https://pc.watch.impress.co.jp/docs/column/kaigai/690092.html

Bei 14nm setzt AMD aber auf High-Density-Zellen mit 9T, es gibt auch High-Performance-Zellen mit 9T und UHP-Zellen 10.5T:
https://fuse.wikichip.org/news/1497/vlsi-2018-globalfoundries-12nm-leading-performance-12lp/
https://www.informaticapremium.com/blog/wp-content/uploads/2017/02/AMD-Zen-CCX.jpg

12nm sind effizienter dank Prozessoptimierungen, diese erfordern ohne die neuen 7.5T Zellen aber keine Änderungen am grundsätzlichen Design, was sich AMD bekanntlich gespart hat und nach wie vor auf 9T Zellen setzt, insofern viel weniger Aufwand und Veränderungen im Vergleich zu 28nm betrieben hat.

Bei 7nm entscheidet sich AMD dagegen von Beginn an für eine High-Performance-Variante vom Prozess.

fondness

2018-09-01, 10:53:14

Bei 7nm entscheidet sich AMD dagegen von Beginn an für eine High-Performance-Variante vom Prozess.

Was auch das einzige ist was Sinn macht bei einer High-Performace CPU. Wenn AMD nicht die HPC-Variante verwenden würde, wer dann? Der 7nm SoC Prozess ist klar für mobile Chips.

Ich bin gespannt, wann AMD die Katze aus dem Sack lässt, denn aktuell weiß man noch sogut wie gar nichts über Zen2/Rome.

yummy_candy

2018-09-01, 18:34:52

bun

2018-09-01, 18:49:15

Wie schätzt ihr eigentlich die Chance ein, daß TSMC überhaupt Transistoren mit einer extrem hohen Schaltgeschwindigkeit herstellen kann?

Gut. Sonst hätte AMD nicht darauf gesetzt und es, wie von Papermaster es vor Kurzem in einem Interview ausgedrückt hat "starke Positionierung" von AMD angesehen.

Es sollen ja schließlich Frequenzen zwischen 4 und 5GHz erreicht werden. Bis jetzt lagen ihre Produkte ja immer weitaus tiefer, oder hab ich was übersehen? Ausgenommen sind natürlich ältere AMD-CPUs.

Hauptkunde von TSMC ist Apple, Smartphone SoCs. Hier zählt Effizienz, und die ist nun mal bei niedrigeren Frequenzen zu finden.

GPUs scheinen eine Architektur zu haben, die nur deutlich niedrigere Taktraten (im Vergleich zu aktuellen x86 CPUs) erlaubt.

Das TSMC Chips eher niedrige Taktraten Fahren, liegt definitiv an den Kunden in der Vergangenheit und der Architekturen und Zielmärkten und ist Absicht.

AffenJack

2018-09-01, 18:50:10

AlterSack

2018-09-01, 19:09:13

Was haltet ihr von der Idee, dass Zen 2 von Anfang an mit Grafik kommt? D.h. dass man eine relativ kleine Vega GPU (max. 512 CUs) noch zu den 12-16 Kernen hinzufügt. Ausgehend von RR sollte solch eine GPU total ca. 30-40mm2 in Anspruch nehmen. Mit max. 1.5-2.0 GHz Takt wäre auch die Leistung für ein 2-CH SI mehr als ausreichend.

Mir würde dies gefallen. Wäre allerdings radikaler
und würde max. zwei Cus verbauen. Ausserdem als separaten Chip
im CPU-Gehäuse, inklusive allen Southbridge-Funktionen, der
per Fabric an die CPU angebunden ist. Der müsste auch nicht im neuesten
Verfahren gefertigt werden. ...28nm oder bestenfalls 14nm
wären ausreichend. Dies würde auch die Mini-SB auf der CPU sparen.
Im Gegenzug könnte man GPUs als reine Beschleuniger
wie zu Voodoo-Zeiten konzipieren ...und halt für GPGPU.
Man würde sich sich Platz bei der im teuren 7nm Prozess gefertigtenGPU sparen.

ndrs

2018-09-01, 20:41:38

Skysnake

2018-09-01, 23:15:35

Wie schätzt ihr eigentlich die Chance ein, daß TSMC überhaupt Transistoren mit einer extrem hohen Schaltgeschwindigkeit herstellen kann? Es sollen ja schließlich Frequenzen zwischen 4 und 5GHz erreicht werden. Bis jetzt lagen ihre Produkte ja immer weitaus tiefer, oder hab ich was übersehen? Ausgenommen sind natürlich ältere AMD-CPUs.
TSMC hat schon in 65nm dir 5GHz geliefert wenn du wolltest. 28nm oder so läuft auch bei 4GHz+ in den normalen CPUs allein schon wegen PCI-E3 mit PCI-E4 dann mit 8 GHz und Mellanox lässt meines Wissens nach auch bei TSMC fertigen. Also sind auch 12,5 GHz drin.

Das sind dann halt keine Standardzellen-Designs mehr, sondern Analoge bzw Mixed Signal designs. Da nimmt musste dir halt mit SPICE Simulationen selbst dein Zeug zusammen bauen. Frisst halt am Ende wie ein Loch und braucht verdammt viel Fläche... Aber können tun die Prozesse das durchaus.

Gut. Sonst hätte AMD nicht darauf gesetzt und es, wie von Papermaster es vor Kurzem in einem Interview ausgedrückt hat "starke Positionierung" von AMD angesehen.

Hauptkunde von TSMC ist Apple, Smartphone SoCs. Hier zählt Effizienz, und die ist nun mal bei niedrigeren Frequenzen zu finden.

GPUs scheinen eine Architektur zu haben, die nur deutlich niedrigere Taktraten (im Vergleich zu aktuellen x86 CPUs) erlaubt.

Das TSMC Chips eher niedrige Taktraten Fahren, liegt definitiv an den Kunden in der Vergangenheit und der Architekturen und Zielmärkten und ist Absicht.
Das Sie niedrige Taktraten fahren liegt an den langen Pipelines und den Standardzellen Designs die halt CMOS-Logik und z.B. keine CM-Logik sind. Das geht halt massiv auf die Taktbarkeit. Wobei man auch mit CMOS-Logik durchaus auf 5GHz+ Inverter kommt. Man muss das Zeug halt nur etwas treten...

w0mbat

2018-09-04, 13:53:55

Changes in HWiNFO32 & HWiNFO64 v5.88 - Released on: Sep-4-2018:

- Added preliminary support of AMD Matisse.
https://www.hwinfo.com/news.php

Erste Lebenszeichen vom AM4 Zen2!

SKYNET

2018-09-04, 14:03:08

https://www.hwinfo.com/news.php

Erste Lebenszeichen vom AM4 Zen2!

also sind schon mehr als die testsamples in produktion... ich glaube AMD wappnet sich um gegen 9700k 9900k was in der hand zu haben, evtl. bekommen wir zen2 deutlich früher gelifert als alle dachten und AMD sagte. :biggrin:

Unicous

2018-09-04, 14:13:43

Nein. HWInfo "supported" öfter viele Monate im Voraus neue Chips. Das heißt gar nichts. Höchstwahrscheinlich hat AMD ihnen die Strings gesendet mit denen sich Matisse identifizieren wird. Und das war es. ODer sie haben einfach Dummy-Einträge gemacht.

Als Beispiel:

Version 5.44
Released: Feb-1-2017
[...]
- Added preliminary support of Intel Cannon Lake.

Im May 2018 wurde Cannon Lake "released".:wink:

Adam D.

2018-09-04, 14:26:55

Nein. HWInfo "supported" öfter viele Monate im Voraus neue Chips. Das heißt gar nichts. Höchstwahrscheinlich hat AMD ihnen die Strings gesendet mit denen sich Matisse identifizieren wird. Und das war es. ODer sie haben einfach Dummy-Einträge gemacht.

Als Beispiel:

Im May 2018 wurde Cannon Lake "released".:wink:
Schlechtes Beispiel, wenn Matisse in drei Monaten gelauncht wird (von der Verfügbarkeit mal abgesehen), wäre das ein echter Knaller ;)

w0mbat

2018-09-04, 14:33:25

Genau, Cannon Lake wurde doch zig mal verschoben. Ich denke zwar nicht, dass Matisse noch dieses Jahr kommt, man wird sich sicher min. 1 Jahr zum Pinnacle Ridge launch Zeit lassen, aber ES wird es sicher schon geben.

Der Grund, wieso wir Matisse nicht schon so schnell sehen werde, ist Rome. Für AMD ist Zen2 im Server-Bereich erstmal deutlich wichtiger, zumal es dort keinen Zen+ refresh gab und man noch auf den originalen Zen setzt.

Rome wird nach aktueller Lage wohl schon 1Q19 kommen, so weit ist das nicht mehr :)

Kriton

2018-09-04, 14:34:56

Edit: Ok, w0mbats Post erklärt es.

Unicous

2018-09-04, 15:50:22

Ja, lebt schön in eurer Traumwelt weiter. :freak:

https://www.computerbase.de/2018-01/hwinfo64-5.72-starship-matisse-ice-lake-sp/

w0mbat

2018-09-04, 16:03:06

Welcher Traumwelt? Dass Rome zuerst kommt und dann später Matisse?

Unicous

2018-09-04, 16:28:51

Nein, Durchblicken zu lassen weil Cannon Lake zig mal verschoben wurde die frühe Nennung wäre völlig irrelevant in Bezug auf Matisse. Matisse wurde schon Anfang des Jahres von HWInfo eingepflegt (und dann wohl still und leise wieder aus den release notes entfernt).

Rome wird im Übrigen schon längst "verteilt", das hat Su im letzten Earnings Call bestätigt.:wink:

Was ich damit sagen wollte: "Preliminary Support" heißt nichts. Gar nichts. Es heißt der Name ist bekannt, wurde eingepflegt, vllt. sogar mit Daten des Herstellers. Das ist bei so gut wie jedem populären Tool der Fall. Zusätzlich dazu haben sie meist ein NDA unterschrieben um diese Infos im Voraus zu erhalten.

w0mbat

2018-09-04, 16:33:42

Natürlich heißt das was, nämlich dass es schon mehr als quali samples gibt, sonst würde es keine Sinn machen. Liegt doch auch im Zeitrahmen.

Unicous

2018-09-04, 16:55:27

Nein heißt es nicht. Den "Support" gab es schon im Januar. Meine Fresse. Liest du überhaupt was ich schreibe?:facepalm:

Behauptest du jetzt etwa, dass es schon "Quali" Samples für Cannon Lake gab oder wie?:confused:

Oder jedwede andere CPU/GPU die Monate, zum Teil Jahre im Voraus "supported" wurde. Zum Teil basierend auf geleakten roadmaps.

Zen wurde schon im Oktober 2015 preliminary "recognized"
Dann gab es "Preliminary Support" 2016

Für Bulldozer gab es schon 2009 "Preliminary Support".

Wir können das Spiel gerne weitertreiben.:rolleyes:

w0mbat

2018-09-04, 17:15:22

Klar lese ich was du schreibst, du aber anscheinend nicht was ich schreibe. Das ist das Problem hier.

Es gab JETZT Änderungen am Eintrag für Matisse. Ob sie selber mehr Infos bekommen haben oder ob ihnen AMD direkt mehr Infos gegeben hat ist doch völlig egal. Es gibt jetzt mehr Infos, das bedeutet Fortschritt hinsichtlich Matisse.

Deine Angaben bestätigen doch alles was ich hier schreibe. Erstmal gibt es einen Eintrag, dann, wenn der launch näher kommt, werden die Daten verbessert.

Dein "Spiel" kannst du gerne weiter treiben, weil es doch genau darum geht. Jetzt ist der Zeitpunkt gekommen wo es mehr Infos gibt, das passiert nach den bisherigen Daten wohl dann, wenn ES verteilt werden. Passt zB auch super zu Zen. Launch Anfang 2017, erster support 2015, verbesserter Eintrag 2016.

Schau mal an. Matisse launch (voraussichtlich) 2019, erster Eintrag Anfang 2018, mehr Daten Ende 3Q18. Also alles im Zeitplan.

Ich verstehe nicht wieso du genau das selbe wiederholst wie ich schon geschrieben habe, aber so tust, als würdest du gegen mich argumentiern. Das macht doch keinen Sinn.

Nehm doch mal deinen eigenen Ratschlag an und lese erstmal was ich geschrieben habe.

Unicous

2018-09-04, 17:38:16

Wie ich bereits sagte, der "Preliminary Support" hat keinerlei Aussagekraft über den Release-Zeitpunkt oder ob er "näher" rückt. Das ist eine self-fulfilling prophecy prophecy solange AMD das Produkt nicht canceled.:rolleyes:

Wenn HWInfo bei jedem Release "Preliminary Support für Matisse" reinschreibt heißt das im Umkehrschluss immer noch nicht, dass der Release näher rückt. Es heißt lediglich, dass sie etwas geändert haben, neue Infos oder gar Gerüchte/Leaks einpflegen.

Du behauptest hingegen allein die Nennung in den release notes würde darauf hinweisen dass der Release imminent wäre. Das ist nachweislich nicht immer der Fall.

Nur weil jemand Wolf schreit, fängt es nicht automatisch an zu brennen.:rolleyes:

MR2

2018-09-30, 19:58:15

https://hardforum.com/threads/the-radeon-technology-group-rtg-has-received-its-first-zen-2-sample.1967802/

"Der Chip wies einen Basistakt von 4,0 GHz und einen Boost-Takt von 4,5 GHz auf. Es wurde mit DDR4-3600 MHz (CL15) Speicher zusammen mit einer Radeon RX Vega 64 Liquid Grafikkarte getestet. Die Testplattform war ein Engineering-Motherboard mit einem AMD-Logo."

Angeblich ein frühes Sample. Aber wir haben ja auch erst Anfang Oktober. Es ist noch Zeit.
TDP wäre Interessant.

Die ersten Ryzen ES hatten 3.15 GHz Basetakt, 3.3 GHz Turbo auf allen Kernen und 3.5 GHz Turbo auf einem Kern.

Unicous

2018-09-30, 20:15:43

Um das in Perspektive zu rücken. Der Post ist von Mitte September, niemand ist darauf weiter eingestiegen und dieser mockingbird hat afaik keinerlei Kredibilität, außer dass er in vielen Foren unterwegs ist.:freak:

Klar, kann es sein, dass er auf einmal einen scoop gelandet hat aber ich würde da vorerst einen Güterzug Salz ordern bevor man es für voll nimmt. (Würde mich auch nicht wundern, wenn der Typ diesen "Leak" von Chiphell o.ä. geklaut hat:rolleyes:)

MR2

2018-09-30, 20:35:00

Verdammt. Aufs Datum hab ich voller Enthusiasmus nicht geachtet ;-)

yummy_candy

2018-10-01, 23:36:04

@MR2, bin auch drauf reingefallen.

MR2

2018-10-03, 09:27:24

Was heißt drauf reingefallen. Neu war es ja trotzdem. 4ghz Basistakt klingt schon Mal ordentlich.
Vielleicht gibt's was neues wenn die 9er Intel vorgestellt werden.

Pirx

2018-10-03, 09:39:20

ist vllt. der 2800X;)

amdfanuwe

2018-10-03, 10:04:55

Vielleicht gibt's was neues wenn die 9er Intel vorgestellt werden.
Wohl die TR 2920X und TR 2970X.

Fragman

2018-10-04, 09:56:59

4ghz Basistakt klingt schon Mal ordentlich.

Selbst wenn die dann 4,5 all core Basis erreichen, das waere fuer 7nm doch extrem wenig, oder nicht? Wo soll denn da die Mehrleistung herkommen?

Sollte das 7nm sein und die haben die Leistung bei gleichem Takt um 15 Prozent steigern koennen, mal angenommen, dann wird der natuerlich schneller sein als Zen2. Die Versprechungen fuer 7nm sehen auf dem Papier aber ganz anders aus. Vor allem, wenn man mit einbezieht, das man 10nm ausgelassen hat. :confused:

dildo4u

2018-10-04, 10:00:58

Die Ryzen Performance kommt auch vom RAM,wenn die neuen Modelle mit DDR 4000 laufen wird die Latenz zwischen den Dies deutlich geringer.

https://www.computerbase.de/2018-04/amd-ryzen-2000-test/7/#abschnitt_benchmarks_mit_ddr43466_und_scharfen_timings

Fragman

2018-10-04, 10:05:20

Ja schon, aber den Boost koennte man ja "heute" schon haben, also theoretisch. Das kommt ja dann nicht von hoeherer CPU Leistung oder mehr Takt dank dem 7nm Prozess.

dildo4u

2018-10-04, 10:08:55

Der Speicher Kontroller sitzt ist in der CPU.
Der derzeitige schafft es nicht Mal ansatzweise in die Nähe von dem was Intel mit Coffelake unterstützt.

Der_Korken

2018-10-04, 12:14:12

Selbst wenn die dann 4,5 all core Basis erreichen, das waere fuer 7nm doch extrem wenig, oder nicht? Wo soll denn da die Mehrleistung herkommen?

Sollte das 7nm sein und die haben die Leistung bei gleichem Takt um 15 Prozent steigern koennen, mal angenommen, dann wird der natuerlich schneller sein als Zen2. Die Versprechungen fuer 7nm sehen auf dem Papier aber ganz anders aus. Vor allem, wenn man mit einbezieht, das man 10nm ausgelassen hat. :confused:

Welche Versprechungen meinst du? Dass für den 7nm ein Clock Target von 5Ghz angegeben wurde, während es für 14nm nur bei 3Ghz lag? Man muss sich doch nur mal angucken, wie marginal der Takt bei Intel von 32nm auf 14nm gestiegen ist. Und 7nm sind keine zwei Fullnodes weiter als 14nm, der Sprung dürfte eher wie der von 28nm auf 14nm sein.

Complicated

2018-10-04, 12:22:40

Selbst wenn die dann 4,5 all core Basis erreichen, das waere fuer 7nm doch extrem wenig, oder nicht? Wo soll denn da die Mehrleistung herkommen?
Das ES, auf welches du dich hier beziehst taktet 1 GHz höher als das ES des Vorgängers.

basix

2018-10-04, 12:29:50

Also wenn wir bei Matiss 5.0 GHz Boost-Clock in Serie sehen werden ist das schon ordentlich. Zusammen mit den +10-15% IPC ergibt sich eine schöne Performance. All-Core wird sich vermutlich so um die 4.0 GHz bewegen. Wichtiger bei All-Core wäre dann die Frage, wie viele Cores es dann werden. Sind es 8, 12 oder 16? Momentan hört man aus der Gerüchteküche ja alles Mögliche.

w0mbat

2018-10-04, 13:29:55

Zen+ schafft ja schon 4GHz all-core, gute 2700X sogar 4,2-4,3GHz. Wenn Zen2 in 7nm beim all-core nur bei 4GHz liegt muss einiges schief gegangen sein, oder wir sehen 30%+ mehr IPC.

Wenn die Gerüchte mir dem 4GHz Zen2 ES stimmen, sieht doch alles super aus. Die ersten Zen ES waren bei ca. 3Ghz und sind dann im boost/OC bei ca. 4Ghz gelandet. Wenn Zen2 schon als ES bei 4GHz liegt sehen wir ziemlich sicher die 5GHz.

Aber aktuell würde ich solchen Gerüchten noch keinen Glauben schenken. Wir werden mit Rome ja eh lange vor Ryzen die wahre performance von Zen2 sehen, da wird es keine Überraschungen geben.

Wenn AMD schlau ist (und Zen2 gut), machen sie ein Rome preview noch in diesem Jahr. Das würde sicher einige, die auf den i9-9900K schielen, davon abhalten.

amdfanuwe

2018-10-04, 14:24:52

Der Takt ist abhängig von Design, Architektur und Fabrikationsprozess.
Ich hoffe ja mal, dass AMD noch etwas an der Single Core und Gaming Performance gemacht hat. Dann sind eventuell gar keine 5GHz nötig um schnellere Gaming CPUs als Intels zu bauen.

Birdman

2018-10-04, 15:14:03

Opprobrium

2018-10-04, 15:29:42

Mit mehr wie 4.6Ghz (base) und 5.0Ghz (boost) wird keine Zen2 erscheinen.
Das hat das aktuelle Design trotz Nodeshrink einfach nicht drauf. Zudem verballert AMD ja wie immer die verfügbare TDB in den Anzahl Cores und nicht der Taktfrequenz.
Das aktuelle Design wird ja auch jenseits des Nodeshrink deutlich überarbeitet werden, zwischen Zen und Zen2 liegen immerhin zwei Jahre Entwicklung. Dadurch ist mit einem deutlich größerem Upgrade zu rechnen als zwischen Zen und Zen+

Davon abgesehen ist doch schon seit Ewigkeiten (*hust*Pentium4*hust*) jedem bekannt, daß Ghz nur ein Teil der Wahrheit ist, auch wenn Intel jetzt gerade wieder die 5Ghz!!1!! karte zieht :smile:

Birdman

2018-10-04, 17:43:54

zwischen Zen und Zen2 liegen immerhin zwei Jahre Entwicklung. Dadurch ist mit einem deutlich größerem Upgrade zu rechnen als zwischen Zen und Zen+
was war hier? mit Biegen und Brechen 200Mhz im Boost?
Intel hat in 10 Jahren mit der Core Architektur nie grosse Sprünge geschafft und da soll es AMD mit dem unterentwickelten R&D besser hinbekommen?

Complicated

2018-10-04, 17:55:11

Der Sprung bei dem letzten Design zu Zen war +40% IPC mit dem unterentwickelten Budget. Die hat Intel noch nie geschaft. Und AMD macht nebenbei auch noch GPUs, wo Intels Budget auch nur in Sackgassen geführt hat bisher.

Birdman

2018-10-04, 18:29:58

Der Sprung bei dem letzten Design zu Zen war +40% IPC mit dem unterentwickelten Budget.
Please träum weiter, von P4 auf Core waren das auch locker 40% bei der IPC

maximus_hertus

2018-10-04, 18:34:46

Ich denke nicht, dass man wieder 40% erwartet. Aber gerade beim IF gibt es sicherlich noch Potential. Ich könnte mir schon vorstellen, dass man (bei gleichem Takt) rund +10% hinbekommen kann. Dazu rund +10% durch höheren Takt und man erreicht rund 20-25% mehr Performance im Vergleich zum 2700X. Ob das reichen wird? Wahrscheinlich ja, außer beim Gaming.

w0mbat

2018-10-04, 18:35:49

Bulldozer auf Zen war +52% IPC.

Opprobrium

2018-10-04, 18:44:58

Der Sprung von Nehalem auf Sandy Bridge war so weit ich das richtig in Erinnerung habe innerhalb der Core Architektur der Größte, danach war dann auch einfach der Druck weg.

Ist doch klar, daß man am Anfang noch am Meisten optimieren kann.

Ich halte es nicht für unwahrscheinlich, daß Zen 2 noch mal einen spürbaren Sprung bringen wird. Schließlich kommen da zwei Jahre Entwicklungszeit und ein kleinerer Fertigungsprozess zusammen.

Und ich glaube, daß AMD nicht zuletzt mit dem Infinity Fabric einiges an Erfahrung sammeln konnte, und daß ein nicht unerheblicher Teil der Fortschritte (noch mehr wohl für Epyc/Threadripper) dort liegen wird. Eventuell wird es ja vom Speichertakt entkoppelt? Idealerweise wird da auch am Stromverbrauch gedreht, denn da könnte für die mobilen Prozessoren wichtig werden.

Birdman

2018-10-04, 18:45:03

Bulldozer auf Zen war +52% IPC.
Das war aber auch eine komplett andere Architektur.
Bei Zen+ zu Zen2 ist das nicht der Fall, also kann man da auch nur etwa das erwarten, was AMD in den 10 jahren mit der Bulldozer Architektur so von Jahr zu Jahr zustande gebracht hat.

dargo

2018-10-04, 18:50:38

Ich könnte mir schon vorstellen, dass man (bei gleichem Takt) rund +10% hinbekommen kann. Dazu rund +10% durch höheren Takt und man erreicht rund 20-25% mehr Performance im Vergleich zum 2700X. Ob das reichen wird? Wahrscheinlich ja, außer beim Gaming.
Ja... das ist so das was ich in etwa erwarte. Zusätzlich wird man ja weiter in die Breite gehen. Das ist im Prinzip auch der einzige Weg noch bei CPUs. Deutlich größere IPC Sprünge bei gleicher Corezahl sind imho vorbei.

w0mbat

2018-10-04, 18:55:26

Da Zen aber auch ein neues Design ist, gibt es bestimmt noch einiges Optimierungspotential. Gerade IF skaliert ja sehr gut, was man am RAM OC sehr gut sehen kann. Wenn AMD hier liefert, würde das alleine schon wahrscheinlich 10%+ in Spielen bringen. Dann noch Verbesserungen am cache und dem IMC, da geht schon noch was.

Klar wird das in den Bereichen, wo die Zen+ IPC schon sehr gut ist, nicht mehr so viel bringen. Aber in anderen Anwendungen und vor allem Spielen, sollte da deutlich was gehen.

Complicated

2018-10-04, 19:44:19

Das war aber auch eine komplett andere Architektur.

Na und? War das Entwicklungsbudget denn nicht ausreichend für den IPC Sprung? Es ging ledigich um dieses unsinnige Argument.

Niemand erwartet eine IPC von +20% bei Zen 2. Das aber dem Entwicklungsbudget zuzuschreiben ist allerdings Unfug, wenn es gerade fast doppelt so viel ist als beim Sprung BD->Zen

BD->PD->EC hat bis Bristol Ridge deutlich mehr zugelegt als Intels Core-Serie in 4 Generationen.

Und das mit lediglich 32 und 28 nm, während Intel in der Zeit einen gewaltigen Vorsprung in der Fertigung hatte.

Unicous

2018-10-04, 21:55:32

Kommentar von The Stilt:
Based on the software stack status, I find it extremely unlikely that any Zen 2 design besides Rome would currently be "pumping away" anywhere.
https://forums.anandtech.com/threads/zen-2-samples-are-with-amd-pumping-away-with-8c-16t-at-4-5ghz-tweaktown.2554764/page-2#post-39599531

MadPenguin

2018-10-05, 07:44:14

Kommentar von The Stilt:

https://forums.anandtech.com/threads/zen-2-samples-are-with-amd-pumping-away-with-8c-16t-at-4-5ghz-tweaktown.2554764/page-2#post-39599531

Wäre irgendwie interessant, wenn er dies auch belegen könnte :) er ist zwar in der Szene wichtig, aber laut den ganzen Posts ist es aktuelle nur seine peraönliche Meinung. Wobei er natürlich richtig liegen könnte.

Dural

2018-10-05, 11:29:02

Zwischen Zen+ und Zen2 liegt rund ein Jahr, es würde mich überraschen wenn das gross was kommt. Da wird vor allem 7nm mitgenommen und halt mehr Kerne.

Effe

2018-10-05, 11:43:53

Weil AMD ja erst nach Zen+ mit der Entwicklung anfängt oder wie? So ein 7nm-Design klöppelt man sicher nicht in ein paar Wochen zusammen.

dildo4u

2018-10-05, 11:45:02

Naja den Takt Abstand sollten sie zumindest von 1ghz auf 500 MHz halbieren.Ansonsten stecken sie im Client Bereich im Midrange Bereich.

w0mbat

2018-10-05, 11:54:06

Der Taktabstand wird immer unwichtiger, je höher der Grundtakt ist. Bei 3GHz vs 4GHz sind die 1GHz mehr noch 33%, bei 4GHz vs 5GHz sind es noch 25% und bei sagen wir mal 4,5GHz all-core für Zen2 vs 5,2GHz all-core für einen i9-9900K sind es nur noch 15,6%.

Klar, das ist nicht nichts, aber es wird immer unbedeutender. Und wenn dann die IPC noch etwas steigt so dass Gleichstand ist bzw. Zen2 vielleicht sogar vorne liegt, werden aus den 30% Vorsprung, die ein 8700K in Spielen aktuell haben kann, schnell mal nur noch 10-15%.

In Anwendungen ist Zen+ aktuell eh schon häufig schneller. Und das bei besserer Effizienz.

dildo4u

2018-10-05, 11:59:29

Deshalb ja nur 500mhz das würde reichen,und das halte ich auch für realistisch.

amdfanuwe

2018-10-05, 12:47:14

5,2GHz all-core für einen i9-9900K sind es nur noch 15,6%.

Aber nicht vergessen alle 5 Minuten Trockeneis nachzufüllen.

][immy

2018-10-05, 12:51:33

Please träum weiter, von P4 auf Core waren das auch locker 40% bei der IPC
das lag eher daran, das P3 -> P4 die IPC runter ging und der P3 in der Core Architektur weitergeführt wurde als mobiler Prozessor um dann irgendwann mit dem Core2 den P4 wieder abzulösen um dann mit dem Core i wieder ein wenig zuzulegen.
Also einen so einen großen Sprung hat intel schon lange nicht mehr hinbekommen. Das mag aber auch daran liegen das die IPC mit Bulldozer ebenfalls runtergegangen ist (gegenüber Phenom2). Hier hat AMD mit ihrem "seltsamen" Design (mehr halbe Kerne) und den Frequenzen doch einiges vermasselt.

AMD hat allerdings immer noch nicht den Verbrauch und den Takt wirklich im griff (wobei besonders der Verbrauch im vergleich zu Bulldozer sich extrem verbessert hat). Hier ist Intel nach wie vor überlegen, wobei Intel natürlich noch immer einen Fertigungsvorteil hat, der nicht zu verachten ist. Allerdings scheint Intel hier grad ebenfalls auf Probleme zu stoßen mit ihrer Fertigung.

Der Vorteil für AMD ist natürlich, sie haben grad erst die neue Architektur raus gebracht und die ersten Optimierung bringen für gewöhnlich am meisten. Während intel die Core i Architektur schon ziemlich stark ausgebaut hat über die Jahre. Hier dürften immer mehr Optimierungen immer schwieriger werden. Die Fertigung war eine treibende Kraft bei den letzten Sprüngen. So konnten sie auch plötzlich 8 Kerne anbieten ohne das der Verbrauch zu stark hoch geht. Fraglich ist ob Intel auch in den nächsten Jahren mit einer neuen Architektur kommen wird. Überraschen würde es mich nach all der Zeit nicht, allerdings scheint dahingehend noch nichts wirklich durchgesickert zu sein.

Opprobrium

2018-10-05, 13:16:06

Eben. Ein deutlicher IPC Anstieg in Verbindung mit höheren Taktraten ist nicht ausgeschlossen.

Ich hatte ja schon mal auf den Sprung Nehalem -> Sandy Bridge verwiesen, der Sprung Core2 -> Nehalem war nochmal deutlich größer.

Und was den Verbrauch angeht, da ist ja nicht zuletzt das Infinity Fabric verantwortlich (wo man zusätzlich sicherlich auch noch Leistungsreserven herauskitzeln kann), und ich bin sicher, daß die Entwicklung in dem Bereich nicht stillstand die letzten Jahre. Vor allem, da hier auch die GPU Abteilung mit beteiligt ist.

Mangel76

2018-10-05, 14:51:02

ich glaube ja eher: ZEN als gesammtes ist ein "jetzt langt es für die marktreife aber ist eigentlich noch nicht fertig" konstrukt, ZEN1 wurde rausgeschickt als er leistungsfähig genug war, intel endlich wieder paroli bieten zu können, und ZEN+ ist einfach nur die "fehler"bereinige variante, ZEN2 wird ebenfall weitere optimierungen erhalten und die leistung wohl linear ansteigen auf dem level wie ZEN+ zu ZEN... und das geht solange weiter bis ZEN endlich final ist und dann eine neue architektur kommt, denke das wird bestimmt 6 jahre so laufen, um dann ne neue architektur auf den mark tzu bringen die ZEN als gesammtes ablösen wird... und nein, ich sehe das nicht als was schlechtes, intel hats ja nicht anders gemacht. :smile:

Es war doch schon sehr früh davon die Rede, dass die Entwicklung von ZEN2 schon lange vor dem Release von ZEN1 abgekoppelt und von einem anderen Team vorangetrieben wird. ZEN+ ist nur Feinarbeit/Fertigungsfortschritte an ZEN1 mit Wechsel auf 12nm bei identischer Architekur (es gab wohl nicht mal ne neue Maske!). Durch Verbesserungen bei der Fertigung konnten ein paar Timings verringert werden, die Taktraten erhöht sowie einige in ZEN1 noch nicht freigegebene Features (freieres Boostverhalten) freigegeben werden.

ZEN2 sollte dagegen ein größerer Sprung werden, da hier grundsätzliche Dinge an der Architektur geändert werden.

amdfanuwe

2018-10-05, 14:53:21

Die IPC Sprünge der Vergangenheit waren ganz nett, vielleicht macht ZEN2 ja noch mal 10% nachdem man die Schwachstellen von ZEN1 erkannt hat.
Insgesamt denk ich aber mal, dass X86 IPC mäßig ziemlich am Ende ist. Ich würde da keine großen Sprünge mehr von einer neuen Architektur erwarten. Sieht man eigentlich auch daran, dass AMD mit einer neuen Architektur es nicht geschafft hat Intel IPC mäßig zu überholen.

Kriton

2018-10-05, 15:15:07

[immy;11818445']Fraglich ist ob Intel auch in den nächsten Jahren mit einer neuen Architektur kommen wird. Überraschen würde es mich nach all der Zeit nicht, allerdings scheint dahingehend noch nichts wirklich durchgesickert zu sein.

War da nicht was für 2020 oder 2021 angekündigt?

SKYNET

2018-10-05, 15:29:58

War da nicht was für 2020 oder 2021 angekündigt?

das war aber noch vor dem 10nm desaster ;D denke das hat sich wohl ein wenig nach hinten verschoben :rolleyes:

Opprobrium

2018-10-05, 16:41:45

das war aber noch vor dem 10nm desaster ;D denke das hat sich wohl ein wenig nach hinten verschoben :rolleyes:
Die Fertigung sollte doch nur recht geringen Einfluß auf die Architektur haben, oder? Ist ja nicht so, daß die ganzen Ingenieure aufhören an der neuen Architektur zu basteln nur weil die Fabs etwas hinterherhinken.

Zumal man 20/21 so oder so von einer funktionierenden 10nm Fertigung ausgehen kann.

AMD hat doch mit Zen ihr eigenes Tick-Tock eingeführt (Bei Intel was es ja eigentlich nur ein Tick-Tick, oder Tock-Tock, je nachdem), auch wenn sie es nie so genannt haben. Und Zen2 wird wieder ein Tick, nachdem Zen+ Tock.

Natürlich wird es keinen Riesensprung mehr geben wie bei Bulldozer -> Zen, aber mehr als 10% plus Taktratensteigerung sollten schon drin sein.

Locuza

2018-10-05, 17:12:25

Tick-Tock hat bei Intel bis Skylake funktioniert.
Ein Tick war ein Shrink mit geringen Architekturoptimierungen, ein Tock war ein größerer Architektursprung bei gleicher Fertigungsnode.

Penryn 45nm Tick
Nehalem 45nm Tock
Westmere 32nm Tick
Sandy-Bridge 32nm Tock
IVB 22nm Tick
HSW 22nm Tock
BWD 14nm Tick
SKL 14nm Tock
CNL 10nm Tick
ICL 10nm Tock

etc.

Zen+ würde sich weder als fester Tick noch Tock einsortieren, sondern als relativ simple Optimierung, was auch Intel mittlerweile betreiben muss.
Zen2 dagegen ist eher ein Tick und ein Tock, denn AMD wird von 14/12nm zu 7nm wechseln und auch bei der Architektur größere Änderungen vornehmen.

SKYNET

2018-10-05, 17:15:50

Die Fertigung sollte doch nur recht geringen Einfluß auf die Architektur haben, oder? Ist ja nicht so, daß die ganzen Ingenieure aufhören an der neuen Architektur zu basteln nur weil die Fabs etwas hinterherhinken.

Zumal man 20/21 so oder so von einer funktionierenden 10nm Fertigung ausgehen kann.

AMD hat doch mit Zen ihr eigenes Tick-Tock eingeführt (Bei Intel was es ja eigentlich nur ein Tick-Tick, oder Tock-Tock, je nachdem), auch wenn sie es nie so genannt haben. Und Zen2 wird wieder ein Tick, nachdem Zen+ Tock.

Natürlich wird es keinen Riesensprung mehr geben wie bei Bulldozer -> Zen, aber mehr als 10% plus Taktratensteigerung sollten schon drin sein.

naja, wenn sie 10nm nicht zum laufen bekommen, kommt auch keine neue architektur, weil die ist sicherlich auf min 10nm wenn nicht schon auf 7nm ausgerichtet. :wink:

den grössten leistungssprung bei ZEN2 wird wohl dem 3200er speicher dann zu verdanken sein.... dann noch ca. 5% protakt und ein paar hunder MHz mehr.... denke unter strich dürfte der direkte nachfolger des 2700X 15-20% schneller sein.