Zen 2, 7nm, PCIe 4.0, 2019 (Matisse, Renoir, Castle Peak, Rome), Matisse-Refresh 2020

[Birdman]

Ich hoffe stark dass AMD das ZEN2 Portfolio verbreitert und auch Modelle mit tiefem Corecount, dafür aber hoher Taktfrequenz bringt.
Eigentlich wäre den ZEN Ansatz hierfür prädestiniert, aber bisher hat man dieses Feld alleine Intel überlassen.

[Der_Korken]

Ich hoffe stark dass AMD das ZEN2 Portfolio verbreitert und auch Modelle mit tiefem Corecount, dafür aber hoher Taktfrequenz bringt.
Eigentlich wäre den ZEN Ansatz hierfür prädestiniert, aber bisher hat man dieses Feld alleine Intel überlassen.

Die Taktgrenze wird AMD mit Ryzen und TR sicher wieder ausreizen, so wie sie es schon bei der aktuellen Gen getan haben. Epyc dann mit entsprechend weniger Takt, um maximale Effizienz zu bekommen. Für alles was darüber hinausgeht, bräuchte man quasi ein komplett eigenes Design, denn die Kerne takten ja nicht einfach so höher, nur weil weniger da sind.

[fondness]

Schöne Zusammenfassung zu den aktuellen MCM-Gerüchten rund um Eypc "Rome" von CB:
https://www.computerbase.de/2018-10/cpu-amd-epyc-2-rome-chip/

[Akkarin]

Ist etwas OT, aber wie weit ist man inzwischen mit aktiven Interposern ?

[Setsul]

@Locuza:
Nein, die 60mm² kommen von 2x CCX + IF aber sonst nichts auf dem Chip.
Hab ich dann vergessen zu schreiben, aber SR sind ja 213 und PR 210mm², also stimmt das ganze sowieso nicht, aber dafür sollte die Skalierung für HPC eigentlich ~0,5 sein, nicht 0,6.

Der Punkt ist selbst mit mboellers (leicht falschen) Annahmen braucht man mehr Platz.

Aber ja, Latenz könnte ein Problem sein. Dafür ist es UMA.
Gibt es eigentlich eine Bestätigung für Interposer? Als MCM wäre die Latenz wirklich bedenklich.

[fondness]

Ist die Latenz bei einem Server-Chip wirklich so wichtig? Für Desktop sieht die Sache freilich anders aus.

[HOT]

In den Schaubildern ist das CCX aber 8 Kerne groß. Also ein 69mm²-Die hätte nichts weiter als 8 Kerne, die einen 32MB L3$ umrahmen (mit Ringbus?) und der Chip bringt einen breiten IF-Link mit und wär dann natürlich ein CCX. Was anderes würd da auch einfach keinen Sinn ergeben. Dafür wird der CCX demnächst sicherlich skalierbar, also 2-8 Kerne. AMD bräuchte dann nur ein 4 und ein 8-Kern-CCX desginen, die können dann mit einem AM4-tauglichen I/O-Chip (made by GloFo), also 24Lanes und 2 DDR4-Controller, sowie 2 CCX-Links und I/O-Hub (inklusive Grafik-I/O) verbinden. Das Ganze kommt dann auf einen Interposer oder einer ähnlichen Lösung. Im Falle von Renoir kann man da noch nen speziellen Navi ohne I/O verbinden (Navi14?) statt eines 2. CCX.

[Dural]

Von wo kommen die 60mm2 :confused:

Das ist doch viel zu klein, wurden die 8 Kerne jemals bestätigt?
In 7nm wären 16 Kerne pro Die doch viel sinnvoller, als 8x solche mini Die zu verkleben.

[Setsul]

@fondness:
Stell dir vor das Ding ist ein MCM und deshalb dauert jetzt jeder Speicherzugriff so lange wie vorher zu einem anderen Die. 250ns für alles statt 80ns. Das merkt man.

@HOT:
Die Schaubilder die jemand auf Twitter gemacht hat?
Wenn du das als Bestätigung siehst, dass CCX jetzt 8 Kerne, 32MB L3 und einen Ringbus haben, dann darfst du das gerne glauben. Machts aber nicht wahrscheinlicher.

[Loeschzwerg]

Ich fühle mich leicht an die CPU MCM aus folgendem Thema erinnert :D
https://www.forum-3dcenter.org/vbulletin/showthread.php?t=563292

Damals war das alles sehr sehr teuer. Wie sieht es hier heute aus?

[HOT]

Na, das macht einfach Sinn. Ein Chip = ein CCX. Man würd da doch keine 2 CCX reinmachen, das wär ganz schön dämlich.

Ich glaub da nicht dran, ich denke, dass es ein riskanter Unsinn ist und ein oder 2 8-Kern-Dies mit internem I/O besser wären, denn die ganze Nummer wird die Latenz versauen.

[dildo4u]

Von wo kommen die 60mm2 :confused:

Das ist doch viel zu klein, wurden die 8 Kerne jemals bestätigt?
In 7nm wären 16 Kerne pro Die doch viel sinnvoller, als 8x solche mini Die zu verkleben.

Das macht Sinn wenn sie keine extra CCX für Server bauen wollen,Epyc Threadripper und Ryzen nutzten ja alle die selben Module.
Das spart Geld daher bekommt man Heute bei AMD 12 Cores für 650€,bei Intel sinds über 1000€.

https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11838449&postcount=346

[Dural]

Da fände ich einen 8 Core mit GPU und einen reine 16 Core CPU sinnvoller.

Vor allem muss bei nur 60mm2 die Wärmeübertragung ja der reine Horror sein, gut die Server CPUs takten halt nidriger.

[mboeller]

aber dafür sollte die Skalierung für HPC eigentlich ~0,5 sein, nicht 0,6.


die 0,6 kommen daher das ich annehme, dass die Speicherkontroller etc... nicht 1:2 verkleinert werden können. Steht aber eigentlich mit im Text.

[mboeller]

AMD bräuchte dann nur ein 4 und ein 8-Kern-CCX desginen,

warum? Ein 4 Kern CCX wäre in 7nm nur 20-25mm² kleiner als ein 8-Kern CCX. Ich glaube nicht, das sich das lohnt.

[Setsul]

@HOT:
Warum hat AMD es bei SR/PR gemacht, wenn es so dämlich ist?
Ja, mit MCM wäre die Latenz bedenklich. Bei UMA mit Interposer vs NUMA mit MCM ist die Frage was besser wäre bezüglich Fertigungskosten und Performance insgesamt.

@mboeller:
Also so direkt steht das nicht drin, dass du deshalb 0,6 statt 0,5 genommen hast.
Ist aber relativ egal, es funktioniert mit den Zahlen (192 und 0,6) nicht wirklich und mit den tatsächlichen Größen (213/210 und 0,5) auch nicht.

[davidzo]

Ich kann mir nicht vorstellen dass man den Speichercontroller off-die bewegt. Das würde die Nutzung als Mainstream-CPU zunichte machen, da die Latenzen die Spieleperformance halbieren würden.

Ebenfalls kaum vorstellbar ist einer Verkleinerung des DIEs auf 4x Cores/1CCX. Wenn ein MCM aus 2x DIEs für eine mainsteam-CPU sinnvoll gewesen wäre, hätte man das bei Zen1 schon gemacht und sich das extra-DIE für Ravenridge gespart.
Der Artikel bei CB suggeriert eher dass AMD die Strategie nur ein CCX zu entwickeln beibehält. Die Theorie von @HOT mit unterschiedlicheen CCXs halte ich daher für extrem abwegig. Ob der Corecount pro CCX erhöht wird ist damit noch nicht gesagt, aber die Latenzen innerhalb des CCX dürften auch wchsen je größer der CCX wird.


Ausgehend von den Erfolgsfaktoren der Zen1 Strategie kann man von folgendem ausgehen:
- AMD wird, wenn es irgendwie vermeidbar ist, keine getrennten Server/Desktop DIEs auflegen, da die Stückzahlen im Serverbereich allein zu klein sind um eine gute Kosten-Skalierung zu ermöglichen.
- Daher gibt es keinen Off-DIE Speichercontroller, da dies für den Desktopmarkt ungeeignet ist.
- Ein Unified Memory Controller für Rome im Stil einer crossbar mit gleichen latenzen zu jedem core stammt damit ebenfalls aus dem Land der Phantasie.
- Rome und Matisse werden Sockelkompatibilität zu SP3 und AM4 behalten, das hat AMD bereits angekündigt. Große Änderungen an den Speicherkanälen, Stromversorgung der DIEs etc. können also nur sehr begrenzt, bzw. on package durchgeführt werden.
- AMD hat in der Vergangenheit keine scheu gezeigt zwei CCX auf einen Chip zu packen um ein DIE mit dem benötigten Corecount für den Zielmarkt zu bekommen. Ich wüsste nicht wieso sie das nicht wieder so machen sollten, vereinfacht dass doch das Engineering für die verschiedenen Märkte ungemein.
- Wir wissen bereits dass der L3 cache bei Rome verdoppelt werden soll. Das hilft ungemein um die inter-CCX Latenz zu maskieren. Wenn man sowieso den CCX selbst vergrößert wäre eine Vergrößerung des L3 caches nicht wirklich notwendig.


Ich glaube nicht an die 8+1 DIE Gerüchte und den 7nm+14nm Mix.
Am wahrscheinlichsten halte ich ein desktop/server DIE mit 3x oder 4x 4-Core CCX Dies, also 12 oder 16kerne pro DIE, was in 7nm immer noch kleiner sein sollte als der aktuelle Pinnacle Ridge DIE. Die Umstellung des internen infinity fabric von PCIe3.0 auf PCIe4.0 vergrößert bereits die CCX-Bandbreite und dämpft eventuell etwas die Latenzen.

[Unicous]

Verstehe nicht, warum AMD keine zwei Designs haben kann?:confused:

Server ist zwar nicht high volume dafür high margin, ein dedizierter Die macht also Sinn, insbesondere da AMD darauf wettet noch mehr Chips mit Rome zu verkaufen. Das Design kostet dann ein paar Millionen mehr, das Grunddesign hat man ja schon, plus einen weiteren Maskensatz, etc.. Das ist natürlich ein risikoreiches Investment, aber die Frage ist auch wie groß der Chip am Ende ist wenn man einen Teil des I/O auslagert, wie behauptet. Der Yield könnte sich dadurch deutlich erhöhen, wenn man einen dedizierten Co-Die hat der nicht einmal unbedingt in 7nm produziert werden muss, sondern theoretisch auf 14nm bleiben könnte, PHYs skalieren ja afaik nicht sehr gut.

Alles in allem kann auch das eine ökonomisch kluge Herangehensweise sein wenn man im Core/Thread Count Game die Nase vorne haben will.

[Dural]

@davidzo

An 12 Kerne habe ich auch gedacht, nur beisst sich das halt extrem mit den versprochenen 64 Core CPU ;)

Es müssen 8 oder 16 sein.

[HOT]

@HOT:
Warum hat AMD es bei SR/PR gemacht, wenn es so dämlich ist?
Ja, mit MCM wäre die Latenz bedenklich. Bei UMA mit Interposer vs NUMA mit MCM ist die Frage was besser wäre bezüglich Fertigungskosten und Performance insgesamt.

@mboeller:
Also so direkt steht das nicht drin, dass du deshalb 0,6 statt 0,5 genommen hast.
Ist aber relativ egal, es funktioniert mit den Zahlen (192 und 0,6) nicht wirklich und mit den tatsächlichen Größen (213/210 und 0,5) auch nicht.

Weil das was anders ist. Man hat das voll modular gemacht weil es für diese Generation die sinnvollste Größe war. Bei AMD muss man immer das Baukastenprinzip sehen. Summit Ridge ist ja im Prinzip der Baukasten, den jetzt der Interposer aufnehmen soll. Nur dass die Einzelkomponenten diesmal separate Chips sind, also CCX und I/O. Da macht man natürlich ein CCX pro Chip und einen extra I/O-Chip, um Fläche zusätzlich einzusparen und benutzt eine Topologie, die für dieses Design am sinnvollsten ist, also Geschwindigkeit und Flächeneffizienz. Die Chiplets sind ja eh für Performance optimiert, dann kann man da auch alle Register ziehen und muss keine Kompromisse mehr machen, wie das bei SummitRidge der Fall ist.


Unicous
Da ist sicherlich was dran. Aber für Desktop bräuchte man dann ja auch wieder mehrere Designs, wenn man in Größenordnungen von Intel denkt, was den Absatz angeht. Das machts halt unwahrscheinlich.
Man wird, wenn man so eine Lösung anbietet, sicherlich eher einen eigenen I/O-Chip für Desktop designen als ein neues 7nm-Die.
Bei Renoir würd ich aber tatsächlich sagen, dass das eine komplett eigene Maske ist und dieser dann den Mainstreammarkt abdecken wird.

Witzig bei dem ganzen Gedöns ist, dass das die Wiedergebuhrt der Northbridge ist :D.

[BoMbY]

Verstehe nicht, warum AMD keine zwei Designs haben kann?:confused:

Im Moment sieht es eigentlich recht eindeutig nach mind. zwei Dies aus, und ich meine AMD hat das auch schonmal durch die Blume angekündigt. Ich vermute seit einiger Zeit das Matisse für AM4 tatsächlich eine 8c/16t APU wird.

Was auch immer AMD für den Server plant - ich glaube immer noch nicht so richtig an diese 8+1 Die Idee (vielleicht für Zen3) - steht auf einem anderen Blatt.

[Setsul]

@HOT:
Was ist jetzt dein Argument wieso SR 2x4 Kerne hat anstatt einen CCX mit 8 Kernen?
Wenn deiner Meinung nach ein 8 Kern CCX besser ist in Sachen "Geschwindigkeit und Flächeneffizienz" was ist dann der Kompromiss bei SR?

Mal nebenbei wieso sollte ein größerer L3 mit mehr Verbindungen schneller und kleiner sein als zwei halb so große?

[Loeschzwerg]

ich glaube immer noch nicht so richtig an diese 8+1 Die Idee

AMD plant vielleicht durchaus eine derartige Lösung die dann eben nicht für 0815 Server gedacht ist. Alles eine Frage des Einsatzgebietes (siehe IBM Z).

[YfOrU]

Server ist zwar nicht high volume dafür high margin, ein dedizierter Die macht also Sinn...

Auf jeden Fall. Mit Produkten wie SR/PR ohne IGP lässt sich bestenfalls die Hälfte vom Desktopsegment adressieren. Also um 47 Mio. pro Jahr. Bei einem angenommenen Marktanteil von 50% Retail und 10% OEM (um 20% gesamt) sind das gerade mal 10 Mio. Stück pro Jahr und Richtung $1,5 Mrd. Umsatz.

Der Markt für Server CPUs wird aktuell mit $20 Mrd.+ bewertet. Bereits 10% wären schon ein gutes Stück mehr als AMD mit Desktop CPUs abseits der APUs umsetzt.

Client gesamt (Mobile + Desktop) hat ein Volumen von 256 Mio. Wenn es hier auf längere Sicht deutlich aufwärts gehen soll braucht es mindestens zwei, eher sogar drei APUs. Also ein Portfolio ähnlich zu Intel. Ryzen am Desktop ohne IGP ist gut fürs Image und bringt etwas Kapital aber ist auch einer der Gründe weshalb die wirtschaftlichen Erwartungen an AMD so überzogen sind. Bezogen auf den Markt und den Umsatz ist das ein eher kleiner Nebenschauplatz. Reich wird man damit nicht - egal wie gut die Produkte auch sind.

[Screemer]

Überlegt Mal wieviele io-krempel man auf nem aktiven intetposer auslagern könnte und auch die Latenz dürfte bei einem interposerdesign für io nicht merklich steigen. Imc bleibt im cpu-part und man ist fein raus. Intetposer kann man dann für jede MCM-konstellation gemütlich anpassen und sogar noch in nem alten Prozess billig fertigen. 20nm oder noch ältere nodes dürften locker für USB, pcie, etc ausreichen. Für kleine apus ließe sich auch ein kleiner gpu-part im intetposer unterbringen oder zumindest der vpu Krempel dorthin auslagern.

[BoMbY]

USB, SATA, PCIe/xGMI, MCs und einen 3.2 TBit/s Switch (oder größer) um alle Komponenten zu verbinden. Sollte es tatsächlich zu so etwas kommen, würde ich auf 14LPP oder 12LP von GloFo (Edit: Oder vielleicht noch 12FDX, wenn das passt) für diesen Die wetten. Zum einen wegen der Größe und anderer Parameter, zum anderen weil das WSA noch immer existiert und die Kapazitäten irgendwie ohne AMD's CPUs ausgenutzt werden müssen.

[Birdman]

Die Taktgrenze wird AMD mit Ryzen und TR sicher wieder ausreizen, so wie sie es schon bei der aktuellen Gen getan haben. Epyc dann mit entsprechend weniger Takt, um maximale Effizienz zu bekommen. Für alles was darüber hinausgeht, bräuchte man quasi ein komplett eigenes Design, denn die Kerne takten ja nicht einfach so höher, nur weil weniger da sind.
Ryzen & TR interessieren im Serverumfeld nicht, da es keine Plattformen gibt um diese CPUs einzusetzen.
Maximale Effizienz? Jein, eher ums klare Einhalten des elektrischen und termischen Budgets, bei nicht mit Desktop vergleichbarem Load...aka eher das was man z.B. bei Igorst Tests bei den "Torture" Benchmarks sieht.

Und das kann man auch einhalten wenn man höhere Frequenzen auf weniger Cores fährt - Intel macht das bei den Xeons auch, wo man selbst bei der aktuellen Generation noch 4/8/12 Core Modelle kaufen kann, die zwar pro Core ein halbes Vermögen kosten, dafür aber eben auch entsprechend weit oberhalb der 2.4Ghz takten, welche AMD aktuell maximal anbietet. (Intels Brot und Butter Xeons takten ja auch im gleichen Bereich, aka 2.0 - 2.4Ghz)

[Der_Korken]

Ryzen & TR interessieren im Serverumfeld nicht, da es keine Plattformen gibt um diese CPUs einzusetzen.

[...]

Intel macht das bei den Xeons auch, wo man selbst bei der aktuellen Generation noch 4/8/12 Core Modelle kaufen kann, die zwar pro Core ein halbes Vermögen kosten, dafür aber eben auch entsprechend weit oberhalb der 2.4Ghz takten, welche AMD aktuell maximal anbietet.

Achso war das gemeint. Ich frage mich aber gerade, ob man in Zeiten von PBO solche Modelle überhaupt noch dediziert anbieten muss oder ob man nicht auch beim 64 Kerner einzelne Kerne bis 4,x Ghz boosten könnte, wenn es das PTT erlaubt.

Zu dem Thema mit dem IO-Chip und Caches: Wie würde die Kommunikation bzw. der Austausch von Daten zwischen den Kernen in diesem Modell ablaufen? Fragt ein CCX bei einem miss im eigenen L3 dann noch alle anderen L3-Slices ab oder geht die Anfrage direkt zum RAM? Ersteres dürfte ziemlich ineffizient sein, was den Verbrauch angeht. Sehen wir eventuell doch einen L4-Cache oder zumindest einen Cache für alle L3-Tags, damit der IO-Chip Speicher-Anfragen auch an andere CCX weiterleiten kann?

[Loeschzwerg]

Sehen wir eventuell doch einen L4-Cache oder zumindest einen Cache für alle L3-Tags, damit der IO-Chip Speicher-Anfragen auch an andere CCX weiterleiten kann?

Einen L4 würde ich zumindest erwarten wenn man als Vergleich die Spielereien von IBM im Kopf behält.

[amdfanuwe]

Imc bleibt im cpu-part und man ist fein raus.
Dann hast du den gleichen Ärger wie aktuell EPYC und Threadripper. NUMA und bei Zugriff auf den Speicher eines anderen Chips muß über diesen geroutet werden. Also wieder jeden mit jedem Verbinden oder mit noch größerer Latenz über den IOX.

[BoMbY]

HBCC und ein Stack HBM3 als L4-Cache? Ich meine das ganze Konstrukt ist ja jetzt schon relativ abstrus, von daher würde das schon passen.

Ich meine: Könnte sich das überhaupt rechnerisch lohnen, gegenüber einer Vier-Die-Lösung? Klar, die Yields gehen bei so einem Micro-Die nach oben, aber wieviel würde man an nutzbaren Dies gegenüber einem 16c/32t Die mit MC und IO in 7nm wirklich gewinnen? Und dazu kommt dass man dann 9, oder mehr, Placements mit Mikrometer-Genauigkeit braucht, und ein Fehler macht das ganze extrem teure Package unbrauchbar.

[Screemer]

Dann hast du den gleichen Ärger wie aktuell EPYC und Threadripper. NUMA und bei Zugriff auf den Speicher eines anderen Chips muß über diesen geroutet werden. Also wieder jeden mit jedem Verbinden oder mit noch größerer Latenz über den IOX.
Auch wieder war.

[Setsul]

@Loeschzwerg:
IBM Z ist aber Mainframe und hat ganz andere Gründe für MCM.
POWER benutzt die gleichen Chips, aber auch aus anderen Gründen. Es gibt POWER9 mit 8 ganz normalen DDR4 Channels und POWER9 wo die 8 Kanäle stattdessen als Verbindungen zu 8 Buffer Chips mit je 4x DDR4 benutzt werden. Weil manche Leute eben 32x DDR4 pro CPU brauchen.

@Screemer:
Passive Interposer sind momentan auf 65nm und ähnlichem.
Bedenke, dass aktive Interposer viel teurer sind. Bei einem passiven Interposer werden nur die obersten Metal Layers hergestellt. Wir reden hier von µm, nicht nm. Das ist auf der Leiter der Technologie eine Sprosse über handgezeichneten Masken.

Bei einem aktiven Interposer muss man alles machen, bis runter zu den Transistoren. Das kostet. Für die Layers braucht man dann auch Maschinen die wesentlich genauer sind als eine sehr ruhige Hand. Klar, der 65nm Wafer kostet nicht mal die Hälfte von einem 16nm oder ein Viertel von einem 7nm Wafer, aber nicht viel weniger. Wenn man 100mm² I/O auf 7nm spart, aber dafür aus einem >1000mm² passiven Interposer einen aktiven macht, dann kostet das mehr.

@topic:
Zwecks Kohärenz muss man sowieso die anderen L3s prüfen. Entweder Snoop-Requests oder Tags. Dazu braucht man keinen L4.

[Loeschzwerg]

@Loeschzwerg:
IBM Z ist aber Mainframe und hat ganz andere Gründe für MCM.
POWER benutzt die gleichen Chips, aber auch aus anderen Gründen. Es gibt POWER9 mit 8 ganz normalen DDR4 Channels und POWER9 wo die 8 Kanäle stattdessen als Verbindungen zu 8 Buffer Chips mit je 4x DDR4 benutzt werden. Weil manche Leute eben 32x DDR4 pro CPU brauchen.


Schrieb ich ja bereits, alles eine Frage des Einsatzgebietes. In meinen Augen ist es sehr fraglich ob wir so ein Konstrukt jetzt schon für normale Server (Single/Dual Socket) sehen werden, wenn dann ist das doch eine Sache für skalierbare Lösungen.

[amdfanuwe]

Wenn die 8 Memmory Controler alle auf dem IOX sitzen, könnte dann auch der Speicher anders addressiert werden? Also anstatt einen z.b 64kb Speicherblock auf 1 oder 2 Speicherkanäle verteilt diesen auf alle 8 Speicherkanäle zu verteilen? Dann müßte dieser Block doch mit der 8 oder 4 fachen Datenrate gegenüber der herkömmlichen Addresierung gelesen und geschrieben werden können.

[Setsul]

Ja, darauf wollte ich hinaus. Z14 hat Chips mit 672MB L4 und für Multi-Socket Spielereien. Die verbinden Gruppen aus 6 Chips miteinander. Das hat nichts mit I/O zu tun.
POWER8/9 haben die Centaur Chips für mehr Memory Controllers.

Also sowas wie IBM Z wo man extra Chips braucht weil man mehr Kerne braucht als auf eine Gruppe von Chips mit >4000mm² passt um mehrere solcher Gruppen zu verbinden ist momentan weit außer Reichweite für AMD. Das ist kein großer Markt.

Dann fehlt leider ein nicht, das sollte "POWER benutzt nicht die gleichen Chips, aber auch aus anderen Gründen" sein.
Die Situation ist einfach grundsätzlich anders. IBM hat 8 Buffer Chips an einem CPU Chip hängen. AMD hätte 8 CPU Chips an einem I/O Chip. IBM hat ~200GB/s von der CPU zu den Buffern, aber >400GB/s von den Buffern zum DRAM. Die takten selbst DDR4 nur auf 1600 MHz weil mehr nichts bringt. Die Buffer Chip existieren für RAS, Kapazität und ein bisschen Energy Management. 16 MB eDRAM L4 sind winzig, die sind auf dem Chip um Strom zu sparen, weil dann der DRAM in größeren Schüben übertragen kann und die Hälfte der Zeit nichts macht, anstatt immer wieder ein paar Bytes hin und her zu schieben. 32 Channels kosten so schon genug Strom.
Bei AMD ist es auch da genau umgekehrt. Die 8 Chips werden untereinander mehr Bandbreite haben als der DRAM. Da gibts nichts zu buffern. Die L3s muss man sowieso prüfen wegen Kohärenz, also bringt genauso viel wie bei IBM (4MB/Channel) im Vergleich zu 128MB (oder sogar 256MB) L3 die sowieso da sind kaum etwas für die durchschnittliche Latenz, aber 32MB SRAM L4 kosten schon einiges. Wenn man das aufbläst auf ein ähnliches Verhältnis wie bei IBM dann wären wir bei 96-256 MB L4 und das ist richtig unangenehm. Also IBM würde ich wirklich nicht als Vergleich nehmen.
Wenn man jetzt wild spekulieren will könnte 128MB L3 + 128MB L4 die 256MB Cache in den Gerüchten erklären.


Aber zurück zum Thema, wenn AMD mehr Kapazität will wären 4/8 Sockets einfacher und profitabler als solche Spielereien. SP3 unterstützt nur 8 Channels.

Ob L4 sinnvoll ist oder nicht, kann man diskutieren. Aber AMD würde es für Hitrate machen, IBM machts für Effizienz, die Überlegungen sind da natürlich völlig anders.

@amdfanuwe:
Wir reden von Servercpus mit 128 Threads. Es ist nicht so wichtig einen Thread minimal schneller zu machen. Die Bandbreite insgesamt ist wichtiger und dafür ist es besser mehrere längere Übertragungen an verschiedene Channels zu schicken als alle in 1/8 Stücke zu zerlegen und an jeden Channel zu schicken.

[robbitop]

Ich denke auch dass die Situation mit Rome und Matisse anders wird/ist als vor fast 2 Jahren zur Einführung von Zen.

Inzwischen hat man sich stetig finanziell erholt und auch RnD aufgestockt. Mehrere Masken wären heute also machbar.

Auch wusste man vor 2 Jahren nicht, wie erfolgreich Zen sein wird. Risikominimierung mit nur 1x Die.

Heute weiss man, wie erfolgreich man sein kann. Dank 7nm und einem strauchelnden Intel und relativ gut aufgebauter Marke und hoher potenzieller Marge im Serverbereich ist es nicht unwahrscheinlich, dieses Mal eine zweite Maske zu wagen. Insbesondere weil die workloads und Anforderungen so völlig andere sind.

Desktop profitiert kaum von mehr Kernen. Der braucht Takt und geringe Latenz. Mittel bis wenig IO.

Server braucht mehr Kerne. Gerne viel Cache. Viel IO. Latenz ist eher weniger wichtig. Bandbreite hin und wieder eher. Insofern macht die Chipletgeschichte hier Sinn, weil man den IO Kram nicht mit jedem Kern mitschleppen muss und den numa Mist los ist. Im günstigem alten Verfahren dann der IO Kram. Und wer weiss vieleicht irgendwann mal ein L4?
Den teuren Kram (7nm) so klein wie möglich. Das erzeugt auch gute Yields.

Ich glaube immer mehr daran, dass es dieses Mal 2x Designs gibt (da zähle ich die APUs nicht mit).

Die Frage ist, ob man im Package nicht sogar entsprechend so routen kann, dass es nach außen hin sogar elektrisch kompatist. Solange die Schnittstellen passen - y not?

[HOT]

@HOT:
Was ist jetzt dein Argument wieso SR 2x4 Kerne hat anstatt einen CCX mit 8 Kernen?
Wenn deiner Meinung nach ein 8 Kern CCX besser ist in Sachen "Geschwindigkeit und Flächeneffizienz" was ist dann der Kompromiss bei SR?

Gibts irgendeinen Grund auf 4 Kernen pro CCX festgetackert zu sein? Mir fällt da einfach keiner ein... wenn man schon ein Chiplet macht, dass an einen großen I/O-Chip anschlossen wird, wird man die Topologie entsprechend wählen. Und das ist dann nicht 2x CCX.

Mal nebenbei wieso sollte ein größerer L3 mit mehr Verbindungen schneller und kleiner sein als zwei halb so große?
Hab ich nie behauptet und ist auch Blödsinn. Kommt eben darauf an, wie das Ding aufgebaut ist.



@Robbi
Der 7nm-Prozessor für den Endkundenmarkt ist Renoir. Das ist sicherlich eine eigene Maske. Aber für die CPUs ohne IGP wird man sicherlich das verwenden was man hat und lieber einen entsprechend kleinen I/O-Chip entwickeln.
Auch wenn AMD größere Marktchancen und mehr Geld hat als früher, so ist das doch Lichtjahre von Intel entfernt. Man wird weiterhin vorsichtig sein. Damit wir uns da richtig verstehen: Ich wünsche mir auch ein eigenes Die für den Desktop-Markt, das die Latenz optimiert. Ich sehe es nur nicht.

[robbitop]

Wäre natürlich auch eine Möglichkeit. Aber für den Desktop ggf etwas teuer? Lohnt sich IMO besonders wenn man viele Chiplets einsetzt und viel Marge damit hat.
Eine separate Maske wäre für AMD im Jahr 2019 wesentlich wahrscheinlicher als es noch 2016/17 war.

[Setsul]

@HOT:
4 ist geometrisch ideal für die Latenzen. 8 ist möglich aber die Latenzen wären höher.
Ich verstehe die Begründung immernoch nicht. Was hat der I/O Chip damit zu tun? Wieso haben SR/PR 2x CCX und nicht einen CCX mit 8 Kernen und wieso ändert ein I/O Chip etwas an der Situation?

Was ist dann deine Begründung dafür, dass 1x8 Kerne besser ist als 2x4 Kerne für "Geschwindigkeit und Flächeneffizienz"? Die Kerne werden doch nicht schneller und kleiner, wenn man sie näher zusammenrückt.

@robbitop:
Zen war keine Risikominimierung. Da steckt fast alles an Ressourcen drin was AMD hatte. Ein Großteil des RnD Budget über 6 Jahre. Wenn man sogar Personal von Vega abzieht, dann ist das keine Risikominimierung. Entweder Zen funktioniert oder es ist vorbei für AMD.

Doppelt soviele Designs wird schwierig. AMD hat nicht Personal das einfach rumsitzt und auf Arbeit wartet. Wenn die nicht massiv aufgestockt haben, können sie nicht einfach doppelt so viele Designs machen, bloß weil sie jetzt genügend Geld für einen zweiten Satz Masken haben.
Entweder man zieht die Chiplet Strategie durch und deckt damit ab was vorher durch einen Die abgedeckt wurde mit einem kleinen Die + 2 (maximal 3, eher teildeaktivierten 8 Channel Die für 4 Channels) I/O Dies ab oder man lässt es. Dann braucht man nur noch einen Die für die kleinen (4C) APUs und kann die großen mit 8C Die + I/O + normale GPU mit HBM wie KBL-G machen.

[BoMbY]

Wenn die nicht massiv aufgestockt haben, können sie nicht einfach doppelt so viele Designs machen, bloß weil sie jetzt genügend Geld für einen zweiten Satz Masken haben.

AMD hat aktuell immer noch 575 Engineering-Stellen ausgeschrieben: https://jobs.amd.com/go/Engineering/2566900/

[Lehdro]

.

@robbitop:
Zen war keine Risikominimierung. Da steckt fast alles an Ressourcen drin was AMD hatte. Ein Großteil des RnD Budget über 6 Jahre. Wenn man sogar Personal von Vega abzieht, dann ist das keine Risikominimierung. Entweder Zen funktioniert oder es ist vorbei für AMD.

Vorallem wenn man nachträglich bedenkt das ein im Desktopsegment bisher komplett unvorstellbares CCX Prinzip mit als Grundlage des Designs gewählt wurde. Mit ZEN hat AMD echt alles auf eine Karte gesetzt:

- erstmals SMT
- erstmals CCX Design
- komplett neuer Prozess
- komplett neue Cores, Logik
- neuer SoC Ansatz (viel I/O on Die)
- erstmals Infinity Fabric

Schon allein wegen der ganzen "firsts" denke ich das Zen 2 und zukünftige Generationen unglaublich viel Verbesserungspotenzial bieten.

[SKYNET]

AMD hat aktuell immer noch 575 Engineering-Stellen ausgeschrieben: https://jobs.amd.com/go/Engineering/2566900/


eine stelle ist weg ;D

[robbitop]

Doppelt so viele Deaigns klingt etwas verwirrend/irreführend. Die Bausteine legt man ja nur 1x aus. Die Zusammenstellung ist nur anders. NV bringt pro Gen 5x Kernkonfigurationen raus 108/107/106/104/102/100.

Ich tippe darauf, dass die Ableitung der einzelenen Zusammenstellungen nur ein Bruchteil dessen notwendig ist, die Bausteine an sich zu entwerfen

[BoMbY]

Ja, das scheinen ehh einige nicht verstanden zu haben wie das funktioniert. Deshalb ist ja auch dieses Gerücht von wegen "alle arbeiten jetzt an der PS5" so dämlich (abgesehen davon dass es vor einem Monat noch nicht mal einen unterschrieben Vertrag dafür gab).

[Brillus]

eine stelle ist weg ;D

Glückwunsch? Wobei jetzt sind es schon 577.

[Setsul]

Ausgeschriebene Stellen erledigen aber keine Arbeit. Erst wenn sie besetzt sind.

Natürlich braucht man kein zweites Team für die Architektur, die bleibt gleich, aber man braucht Leute um von "wir haben die Bausteine" zu "wir haben nach 2 oder 3 steppings/respins komplett funktionsfähige Dies" zu kommen. Und diese Leute wachsen nicht auf Bäumen.
Es ist nicht so viel Aufwand wie eine neue Architektur, aber auch 5 verschiedene GPU Dies sind etwas komplizierter als einfach Strg+C, Strg+V und dann funktioniert alles. Das kann man nicht einfach 3 Praktikanten machen lassen.

Ein ganz einfaches Beispiel ist Pinnacle Ridge. Man hätte den Die kleiner machen können. Ein paar Dollar pro Die gespart lohnen sich bei der Menge schon. Aber zur gleichen Zeit musste Raven Ridge fertig werden, also lässt AMD das Layout wie es ist.

Navi, Vega 20, Polaris 30?, AMD ist mit genügend Chips beschäftigt, also selbst wenn sie wollten sind dem Ganzen Grenzen gesetzt.

Warten wir mal ob wir bald was genaueres hören.

[amdfanuwe]

Navi, Vega 20, Polaris 30?, AMD ist mit genügend Chips beschäftigt, also selbst wenn sie wollten sind dem Ganzen Grenzen gesetzt.
Wer weiß wieviele Semicustom noch dazukommen.

[robbitop]

Selbst für die chinesische Konsole (Subor) hat man nebenher noch was gemacht. Und Vega 12 und Polaris 22. IMO ist keine dieser Projekte so wichtig wie die Zen 2 Kerne.

Offenbar bekommt AMD es schon hin mehrere Dinge pro Jahr zu machen. 2018 war es PR, RR, Vega 10, Vega 12, Polaris 22 und der Subor SoC. Immerhin 6 dice pro Jahr.

So wichtig wie das CPU Business ist, kann ich mir gut vorstellen, dass man hier etwas höhere Prioritäten setzt und dort eines mehr auflegt und dafür in den anderen Bereichen eines weniger. Oder aber man darf ein kleineres, gesundes Wachstum von 2018 zu 2019 erwarten.

[BoMbY]

Der Punkt ist: Es arbeiten nicht alle Leute zur gleichen Zeit am gleichen Produkt. Die ersten Teams arbeiten sehr sicher bereits an Zen5 (ich glaube Zen4 sollte ja als Nummer ausfallen), während man an anderer Stelle noch mit dem Rollout/Rampup von Zen2 beschäftigt ist.

Und genauso arbeiten jetzt schon Leute an dem Nachfolger von Navi, während andere gerade beim Navi10-Bringup sind, und wieder andere Vega20 rampen.

[robbitop]

Ich vermute mal, dass es für unterschiedliche Stufen unterschiedliche Teams gibt. Die, die an den IP Blocks arbeiten, werden vermutlich andere sein als die, die aus den IP Blöcken das entsprechende Layout und das Tapeout für einen konkreten Chip machen. Entsprechend sind die Durchlaufzeiten auch kürzer.

Ich halte es nicht für weit hergeholt, dass man statt 2 CPU Masken pro Jahr nun 3 macht.

Wir werden es am Ende sehen.

[SKYNET]

Glückwunsch? Wobei jetzt sind es schon 577.

nicht an mich, aber gönne es der person dies hat... chipentwicklung wäre glaube ich nicht so meines ;)

[Setsul]

Es ist immernoch nicht logisch.
Zen2 ist wichtig, aber das ist kein Grund möglichst viele Dies für Desktop und Server zu designen, damit man Semicustom Aufträge ablehnen muss.

Wo ist der Vorteil wenn AMD einen kleinen 7nm Die und einen 14nm I/O Die für Server designed um Kosten zu sparen, aber dann trotzdem einen großen 7nm Die für Desktop designed?

[reaperrr]

Es ist immernoch nicht logisch.
Zen2 ist wichtig, aber das ist kein Grund möglichst viele Dies für Desktop und Server zu designen, damit man Semicustom Aufträge ablehnen muss.

Wo ist der Vorteil wenn AMD einen kleinen 7nm Die und einen 14nm I/O Die für Server designed um Kosten zu sparen, aber dann trotzdem einen großen 7nm Die für Desktop designed?
Sehe ich auch so.

Eher legen sie noch einen weiteren, kleineren I/O-Die für den Konsumenten-Bereich auf. Dass es noch einen zweiten 8C-Die geben wird, halte ich für extrem unwahrscheinlich.

[robbitop]

Es ist immernoch nicht logisch.
Zen2 ist wichtig, aber das ist kein Grund möglichst viele Dies für Desktop und Server zu designen, damit man Semicustom Aufträge ablehnen muss.

Wo ist der Vorteil wenn AMD einen kleinen 7nm Die und einen 14nm I/O Die für Server designed um Kosten zu sparen, aber dann trotzdem einen großen 7nm Die für Desktop designed?
Unterschiedliche Anforderungen und Zielpreise.



Desktop profitiert kaum von mehr Kernen. Der braucht Takt und geringe Latenz. Mittel bis wenig IO.

Server braucht mehr Kerne. Gerne viel Cache. Viel IO. Latenz ist eher weniger wichtig. Bandbreite hin und wieder eher. Insofern macht die Chipletgeschichte hier Sinn, weil man den IO Kram nicht mit jedem Kern mitschleppen muss und den numa Mist los ist. Im günstigem alten Verfahren dann der IO Kram. Und wer weiss vieleicht irgendwann mal ein L4?
Den teuren Kram (7nm) so klein wie möglich. Das erzeugt auch gute Yields.

[Locuza]

Der Punkt ist: Es arbeiten nicht alle Leute zur gleichen Zeit am gleichen Produkt. Die ersten Teams arbeiten sehr sicher bereits an Zen5 (ich glaube Zen4 sollte ja als Nummer ausfallen), während man an anderer Stelle noch mit dem Rollout/Rampup von Zen2 beschäftigt ist.
[...]
Das war eine reine Bullshit-Spekulation, weil zuerst Michael Clark Zen 5 genannt hat und einige darauf phantasiert haben, dass Zen4 wegen dem asiatischem Raum aufgrund der negativen Konnotation nicht verwendet wird.
Ein CPU Codename von einem amerikanischen Unternehmen würde sich natürlich daran richten, wenn es nicht einmal Sony bei einem weltweiten Produktnamen getan hat.

Zen 4 wurde von Forrest Norrod in einem Webinar erwähnt (wie immer im Login einfach irgendein Zeug eingeben):
"(...) advanced teams are already well underway on the Zen 4 and Zen 5 processor cores as well."
http://ir.amd.com/events/event-details/epyc-one-year-anniversary?sf192132559=1
https://en.wikichip.org/wiki/amd/microarchitectures/zen_4

[Setsul]

@robbitop:
Der Vorteil ist "Unterschiedliche Anforderungen und Zielpreise"?
Also designed man den teureren Chip für den billigeren Markt?

Es ergibt alles keinen Sinn.
1. Wenn es weiterhin 8C Desktop geben soll dann haben Server Dies weniger I/O pro Kern, nicht mehr. SP3 wird nicht auf 256 PCIe Lanes erweitert und 16 USB 3.0 Ports von der CPU zusätzlich zu denen vom Chipset braucht auch keiner.
2. Abgesehen davon dass es immernoch NUCA ist, bringt UMA überhaupt nichts wenn die durchschnittliche Latenz nicht niedriger ist. Sonst könnte man auch einfache alle Zugriffe auf die gleiche Latenz ausbremsen. Klar man muss abwägen ob ein kleiner Nachteil bei NUMA-aware Workloads den Vorteil beim Rest wert ist, aber wegen CCX/NUCA ist das wo Zen die beste Leistung zeigt. Solange AMD beim MCM/CCX/NUCA Ansatz bleibt wird Zen immer besser bei in Nodes aufteilbaren Workloads sein. Wenn die Latenz gleichmäßig, aber schlecht ist dann bringt das nichts, dann ist Zen bei NUMA nur noch mittelmäßig und beim Rest immernoch nicht gut. Das ist schwer zu verkaufen.
3. Server wollen nicht gerne viel Cache. Es gibt zwei Voraussetzungen: Genügend Cache pro Thread/Kern und genügend Cache insgesamt fürs Working Set. Intel ist nie über 2,5MB/Kern gegangen weil es nichts bringt. Da hat Zen auch keine Probleme. Beim Working Set schaut Zen in die Röhre wegen NUCA/CCX. Es ist insgesamt genügend Cache vorhanden, aber die Latenz >16MB ist schlechter als beim Xeon zum DRAM. Und wieder hat man das gleiche Problem. Wenn die Latenz über einen Hop zum IOX und dann zum DRAM nicht deutlich besser ist als vorher, dann ist die Latenz über 2 Hops zum remote L3 so grauenhaft, dass alle Probleme die Zen vorher hatte jetzt noch viel schlimmer sind. Außer man verbindet die 8 Dies untereinander und treibt das IF über 200W.


Also entweder ist die Latenz mit 8+1 Chips gut genug und man kann das für alles verwenden oder man streicht den 8C Desktop Chip und macht nur APUs oder wenn man sowieso einen Chip mit 8C+I/O macht kann man auch einfach den 4 mal nehmen und dann 4 Chips ohne I/O. Bei der letzten Option kann man dann direkt verbinden oder über einen zentralen Die aber man braucht auf dem nicht zusätzlich I/O implementieren, das man sowieso schon identisch auf einem anderen Die hat den man sowieso braucht.

Verstehst du jetzt? Deine ganze Begründung ergibt keinen Sinn. Bei 64C hat man wenig I/O pro Kern als bei 8C. Mehr Cache pro Kern bringt nichts. Mehr zusammenhängender Cache erfordert größere Dies mit mehr Kernen, nicht kleinere. Es kann nicht einerseits die Latenz egal sein aber andererseits NUMA das Hauptproblem sein. Die Lösung für höhere Latenz bei manchen Zugriffen ist nicht die Latenz für alles hochzutreiben. Wie soll das besser sein?

[vinacis_vivids]

Sehe ich ähnlich: Dass Desktop kaum von mehr Kernen profitiert, halte ich für sehr zweifelhaft. Mehr Kerne bedeutet mehr Zunkunftssicherheit.
Abgesehen davon wird AMD multicore weiterhin forcieren und in Zukunft versuchen möglichst eine APU zu bauen, die mit "Next-Gen" Memory operiert. Next Gen wird dabei verstanden als gemeinsamer Cache von NG-NCUs und CPU-Cores. Desweiteren wäre noch die Verschmelzung von NCUs und CPU-Cores als Ziel, was aber noch ein langer Weg sein wird.

[bun]

Annahme:
- Takt steigt um ein paar 100 Mhz, man erreicht knapp 5Ghz
- IPC steigert sich um ~10%

Szenario 1:
- AMD bleibt bei max 8 Kernen auf AM4
- CPUs sind statt 200mm² nur noch 100mm²
- TDP geht von 100W auf 50W runter
- Man hat CPUs die geringfügig schneller sind als ein 2700x

Szenario 2:
- 8-16 Kerne auf AM4
- CPUs sind weiterhin 200mm² groß
- TDP bleibt bei ~100W
- Man hat CPUs die in Multithreading doppelt so schnell sind wie ein 2700x

Ich halte Szenario 2 für deutlich wahrscheinlicher.

[Schnäppchenjäger]

16 Kerne nie und nimmer, so viel braucht man im Consumerbereich nicht. Wer so viele Kerne und mehr will, greift zu Server-CPUs. 10 Kerne max sage ich :)

[Menace]

Ich bin gerade an den Punkt angelangt (viel Videobearbeitung), da hätte ich gerne mehr als 8C/17T, aber das weiterhin bei 65 Watt (aktuell habe ich 1700). Ich hoffe, sie arbeiten zumindest auch daran. :smile:

[Opprobrium]

Bin sehr gespannt auf den 6.11 (nicht nur wegen der Midterms...)

"Next Horizon" wird nicht zufällig auf die Ryzen Vorstellung "New Horizon" vor zwei Jahren anspielen, und gleichzeitig ist der Event wichtig genug um bei den Investor Relations aufzutauchen.

Nicht unwahrscheinlich das die Coer/Thread/MCM Frage übermorgen beantwortet wird. Und zum 7nm Vega dürfte auch was gesagt werden :smile:

[Screemer]

Baut Mal nicht im Vorfeld wieder zu hohe Erwartungen auf. Ich gehe nicht davon aus, dass wir bei dem Event viel über zen2 erfahren. Eher wird das eine Show für epyc und ihre Partner. Lasse mich aber natürlich gern überraschen.

[Fragman]

Hatte AMD nicht diesjahr mal gesagt, das es keine Kernverdoppelung fuer Desktop geben wird in 2019? Abgesehen davon könnte man dann in 2020 diese "Neuerung" bringen, auch wenn es vielleicht nur 12 Core Dies sind. Im Hinblick auf die neuen Konsolen in 2021, würde das auch sinn machen.

[][immy]

Hatte AMD nicht diesjahr mal gesagt, das es keine Kernverdoppelung fuer Desktop geben wird in 2019? Abgesehen davon könnte man dann in 2020 diese "Neuerung" bringen, auch wenn es vielleicht nur 12 Core Dies sind. Im Hinblick auf die neuen Konsolen in 2021, würde das auch sinn machen.

Eine verdopplung mach aktuell wirklich keinen sinn. Eventuell von 4 auf 6 kerne, so das der desktop am ende 12 hat. Damit kann man dann auch mit teildeaktivierten locker 10, 8 und 6 kern CPUs anbieten. 16 wären aktuell doch etwas zu viel und man müsste quasi auf die nächste fertigungsverbesserung warten um weitere “einfache“ performancesprünge hinzulegen.
Abgesehen davon bringen aktuell mehr kerne immer geringere zuwächse. Und irgendwann limitiert auch wieder das speicherinterface.

[amdfanuwe]

AM4 ist durch TDP und Bandbreite begrenzt. Machen da mehr als 8 Kerne überhaupt noch Sinn oder verhungern die an den 2 Speicherkanälen?
Zudem ist dieser erste 7nm Prozess ziemlich teuer. Ich denke nicht, dass AMD jetzt schon einen eigenen Chip für AM4 in 7nm auflegt. Ende 2019 wird eine wohl eine single Chip APU kommen, da diese in Notebook und für embedded zusätzlich benötigt wird.

Mein Gedanken zu Ryzen 3000 gehen eher in die Richtung:
Bei Rome rechne ich mit dem 9 Chip Chiplet Design.
AMD hat RavenRidge 2018 in 12nm etwas überarbeitet und diesem einen IFOP spendiert sowie die volle Ausstattung an PCIe Lanes. Bis 4 Core wird mit RR18 bedient.
6 und 8 Core realisiert man dann mit einem MCM bestehend aus RavenRidge 2018 mit abgeschalteten/defekten Cores und einem 8 Core CPU Chiplet.

[Platos]

Jetzt gibts auch keine 10 Kerner. Ich denke entweder 8 oder gleich 12 Kerne.

So kann man auch schön 4-er DIEs nutzen.

[Brillus]

Annahme:
- Takt steigt um ein paar 100 Mhz, man erreicht knapp 5Ghz
- IPC steigert sich um ~10%

Szenario 1:
- AMD bleibt bei max 8 Kernen auf AM4
- CPUs sind statt 200mm² nur noch 100mm²
- TDP geht von 100W auf 50W runter
- Man hat CPUs die geringfügig schneller sind als ein 2700x

Szenario 2:
- 8-16 Kerne auf AM4
- CPUs sind weiterhin 200mm² groß
- TDP bleibt bei ~100W
- Man hat CPUs die in Multithreading doppelt so schnell sind wie ein 2700x

Ich halte Szenario 2 für deutlich wahrscheinlicher.

Szenario 1 ist völlig unrealistisch. 100mm werden wir bei 8 Körnern nicht sehen dafür hat das zuviel IO das schlecht skaliert. Halbierung des Verbrauch bei gleichzeitiger massiven Takterhöhung(4,1 auf 5 sind über 20%) auch nicht.

[//differentRob]

16 Kerne nie und nimmer, so viel braucht man im Consumerbereich nicht. Wer so viele Kerne und mehr will, greift zu Server-CPUs. 10 Kerne max sage ich :)


Sehe ich nicht anders. Wer effektiv diesen UseCase hat, der wird bewusst auf ne Workstation gehen. Ansonsten dürfte dem 0815 Heimanwender 6-8 Cores mit SMT und möglichst hoher Threadleistung mehr bringen.

Denn wenn im Heimbereich die 16 Cores wirklich einen breiten Vorteil bringen, kriegt man die zu diesem Zeitpunkt preiswerter und wiederum mit mehr Leistung.

[|MatMan|]

Für den Heimanwender gibt es dann halt eine 8-Kern APU, wie bei Intel eben.

[LadyWhirlwind]

Für gewisse Zielgruppen/ Anwendungsgebiete sind mehr Threads besser für andere wiederum weniger Threads bei mehr Takt. Bei ein Die für alles ist da immer für mindestens ein Anwendungsgebiet benachteiliegt. Früher oder später kommt AMD nicht um mehrere Dies herum.
Sinn machen würde ein hochtaktended 8 Core Design sowie ein 16 Core Design für viele Threads.

[BlackBirdSR]

Der Infinity Fabric von AMD hat einen großen Anteil an der Gesamtverlustleistung der CPU (Anders als bei den aktuellen Consumer Core Mdoellen von Intel).
Daher wird der Verbrauch nicht so stark sinken, wie manch einer vielleicht hoffen würde.



Annahme:
- Takt steigt um ein paar 100 Mhz, man erreicht knapp 5Ghz
- IPC steigert sich um ~10%

Szenario 1:
- AMD bleibt bei max 8 Kernen auf AM4
- CPUs sind statt 200mm² nur noch 100mm²
- TDP geht von 100W auf 50W runter
- Man hat CPUs die geringfügig schneller sind als ein 2700x

Szenario 2:
- 8-16 Kerne auf AM4
- CPUs sind weiterhin 200mm² groß
- TDP bleibt bei ~100W
- Man hat CPUs die in Multithreading doppelt so schnell sind wie ein 2700x

Ich halte Szenario 2 für deutlich wahrscheinlicher.

[Th3o]

Für gewisse Zielgruppen/ Anwendungsgebiete sind mehr Threads besser für andere wiederum weniger Threads bei mehr Takt. Bei ein Die für alles ist da immer für mindestens ein Anwendungsgebiet benachteiliegt. Früher oder später kommt AMD nicht um mehrere Dies herum.
Sinn machen würde ein hochtaktended 8 Core Design sowie ein 16 Core Design für viele Threads.
Bis das passiert müssen sie aber erst mal ordentlich Geld verdienen. Bisher ist deren Ansatz ein echter Win.

[Liszca]

Was spricht gegen ein 6er CCX bei der Ryzen 3000 Serie, möglichkeiten für einen 10-Kerner sind damit ebenso vorhanden wie 12-Kerner.

[Opprobrium]

Der Infinity Fabric von AMD hat einen großen Anteil an der Gesamtverlustleistung der CPU (Anders als bei den aktuellen Consumer Core Mdoellen von Intel).
Daher wird der Verbrauch nicht so stark sinken, wie manch einer vielleicht hoffen würde.
Ich hoffe ja, daß sie gerade hier große Fortschritte machen konnten. IF ist ja ein recht neues Produkt, daher dürfte Optimierungspotential durchaus vorhanden sein, sowohl was Bandbreite, Latenzen und Stromverbrauch angeht.

Gerade wenn sie auch im Bereich der mobilen Prozessoren wieder (war glaub noch nie der Fall) endlich mal ernsthaft mitspielen wollen muss da was passieren.

Jedenfalls machen sie es durchaus spannend, es gibt zwar Gerüchte ohne Ende, aber wirklich Handfestes haben sie bisher nicht durchsickern lassen :smile:

[Windi]

Was spricht gegen ein 6er CCX bei der Ryzen 3000 Serie, möglichkeiten für einen 10-Kerner sind damit ebenso vorhanden wie 12-Kerner.
Das man dann die einzelnen Kerne im CCX nicht mehr direkt miteinander verbinden kann, sondern auf eine Art Ringbus oder Mesh ausweichen müßte. Das ganze erhöht natürlich die Latenzen und verringert damit die Leistung.
Ich würde sagen, das man entweder auf sehr schnelle CCX mit 4 Kernen setzt, die dann nochmals mit einem anderen Bus untereinander kommunizieren müssen. Oder man setzt auf nur ein großes CCX pro DIE.
Da ist dann die erste Variante wahrscheinlich flexibler.

Aber wie AMD sich das in Zukunft vorstellt erfahren wir hoffentlich am Dienstag. Es wird spannend wie AMD das 8 Core DIE bei Epyc2 gestalten will. Entweder 2 CCX mit je 4 Kernen oder nur ein CCX mit 8 Kernen.
Damit sollte man dann auch auf die Consumer Varianten schließen können.

oder es kommt doch ganz anders

[Liszca]

Das man dann die einzelnen Kerne im CCX nicht mehr direkt miteinander verbinden kann, sondern auf eine Art Ringbus oder Mesh ausweichen müßte.

oder es kommt doch ganz anders

Weshalb sollte es mit 6 kernen nicht funktionieren?

[Windi]

Weshalb sollte es mit 6 kernen nicht funktionieren?

Bei 1 Kern braucht man 0 Verbindungen
Bei 2 Kernen braucht man 1 Verbindung
Bei 3 Kernen braucht man 3 Verbindungen
Bei 4 Kernen braucht man 6 Verbindungen
Bei 5 Kernen braucht man 10 Verbindungen
Bei 6 Kernen braucht man 15 Verbindungen
Bei 7 Kernen braucht man 21 Verbindungen
Bei 8 Kernen braucht man 28 Verbindungen

Wenn man wirklich Direktverbindungen haben will, explodiert deren Anzahl einfach ab einer gewissen Kernzahl. Kann man gern selbst auf einem Blatt Papier ausprobieren. Dann besteht der Chip mehr aus Leiterbahnen als aus Transistoren.

[Skysnake]

Und heute limitiert die dichte der Interconnects und nicht die Transistordichte

[bbott]

Wenn AMD wirklich nur 8 Kerne für den AM4 bringen sollte, wird AMD den Vorsprung verspielen den 7nm bietet. Da AMD wohl kaum mehr Takt als Intel liefern, eher weniger, wird und den Kunden eine TDP von <=65W kaum als wirklichen Vorteil wahrnehmen wird.
Ich rechne mit mindestens 12 Kernen ehr mit 16 Kernen. Außerdem ist AMD Strategie doch lieber ein paar kliene CPU Kerne mehr als AVX XXL.

Da Intel nun eine 8 Kern APU gebracht hat wird AMD gezwungen auch die APU mit 8 Kernen zu bringen. Dann würde wiederum ein 8 Kerne Die ohne GPU nicht wirklich sinn machen.

Was bitte soll man mit den Transitonen noch machen? Mehr IPC und oder Takt kosten inzwischen viele Transistoren ohne kaum etwas zu bringen.

[Th3o]

Wiso soll AMD den Vorsprung verspielen? Alles hängt vom Preis ab.

[Brillus]

Was spricht gegen ein 6er CCX bei der Ryzen 3000 Serie, möglichkeiten für einen 10-Kerner sind damit ebenso vorhanden wie 12-Kerner.

Doppelt so hoher Verbindungsaufwand innerhalb des CCX, einschließlich einiger Verbindungen die massiv länger sind als andere weil man über Kerne drüber routen muss.

[Tobalt]

Werden Einzelne chips eigentlich aus dem (001) Silizium wafer gebrochen/gecleavet oder geschnitten/gelasert ?

wenn zweiteres könnte man auch einen sechseckigen chip bauen, bei dem sich mittig 6 kerne berühren ;-)

( ist nicht 100% Ernst gemeint )

[mboeller]

Werden Einzelne chips eigentlich aus dem (001) Silizium wafer gebrochen/gecleavet oder geschnitten/gelasert ?

wenn zweiteres könnte man auch einen sechseckigen chip bauen, bei dem sich mittig 6 kerne berühren ;-)

( ist nicht 100% Ernst gemeint )

;)

https://www.semiaccurate.com/wp-content/uploads/2015/05/Disco_Hexagon.jpg

[Opprobrium]

Wäre auch effizienter was Waferflächennutzung angeht :smile:

[Gipsel]

Sehr kleine Dies (z.B. LEDs) werden teilweise durchaus gelasert. Damit erreicht man etwas geringere Schnittbreiten und somit Verschnitt, der bei kleinen Dies merklichen Anteil an der Waferfläche hat. Größere Dies werden aber aufgrund der geringeren Kosten mit spezialisierten Kreissägen (Dicing saw, die hier kenne ich z.B., bieten auch Laservarianten an (https://www.disco.co.jp/eg/products/dicer/index.html)) auseinander gesägt. Und da gehen dann natürlich nur rechteckige Dies.

[Pirx]

Wenn der Kostenunterschied nicht riesig ist, könnte sich das ändern mit immer wertvollerer Waferfläche.

[Complicated]

Wenn man wirklich Direktverbindungen haben will, explodiert deren Anzahl einfach ab einer gewissen Kernzahl. Kann man gern selbst auf einem Blatt Papier ausprobieren. Dann besteht der Chip mehr aus Leiterbahnen als aus Transistoren.
Und wenn AMD da einfach die Interconnects in einen Interposer verlegt und die CPU-Chiplets völlig ohne Interconnects designed? Für Zen2 wohl zu früh, doch bei Nutzung von Chiplets würde man beliebig viele CPU Kerne nutzen können mit einem Interposer, ohne diese überhaupt miteinander auf dem Die zu verbinden.

[unl34shed]

Bei Windis Zitat geht es doch um die Verbindung Kern zu Cache innerhalb eines CCX.

Darüber hinaus macht die interposer Idee mMn. keinen Sinn.

[Der_Korken]

Mal ein ganz verrückter Gedanke, der mir mal kam: Die Struktur mit Core-Blöcken in Form von CCXs funktioniert dann besonders gut, wenn der Datenverkehr zwischen Prozessen, die auf unterschiedliche CCX gescheduled sind, minimiert wird. Wäre es irgendwie möglich sowas in Hardware zu optimieren? Natürlich kann man nicht Buch für alle Speicheradressen führen (wie oft von welchem Prozess angefragt) und darauf ein Optimierungsproblem lösen, aber eventuell würden bereits einfache Heuristiken viel bringen. Bei der Branch Prediction und Cache-Ersetzungsstrategien löst man auch relativ "komplizierte" Probleme mit einfachen Mitteln in Hardware.

[Brillus]

Mal ein ganz verrückter Gedanke, der mir mal kam: Die Struktur mit Core-Blöcken in Form von CCXs funktioniert dann besonders gut, wenn der Datenverkehr zwischen Prozessen, die auf unterschiedliche CCX gescheduled sind, minimiert wird. Wäre es irgendwie möglich sowas in Hardware zu optimieren? Natürlich kann man nicht Buch für alle Speicheradressen führen (wie oft von welchem Prozess angefragt) und darauf ein Optimierungsproblem lösen, aber eventuell würden bereits einfache Heuristiken viel bringen. Bei der Branch Prediction und Cache-Ersetzungsstrategien löst man auch relativ "komplizierte" Probleme mit einfachen Mitteln in Hardware.

Ich möchte nicht ausschließen daß es möglich ist, aber da kann das OS viel besser entscheiden, da es mehr Informationen hat. Z.b. welche Threads mit Sicherheit kein Speicher teilen. Wenn was in Hardware, dann er sowas wie Zugriffszähler, wie oft hat Threads x auf geteilten Speicher Y zugegriffen.

[Setsul]

@Tobalt:
Mit 2 CCX nebeneinander wirds aber wieder ungünstig, damit lässt sich keine gutes Sechseck mehr bauen, egal wie man Uncore/IO verteilt.

Mal nebenbei ist es dafür leider zu spät. Jetzt wo die unteren Layers alle 1D sind wird man praktisch zu Rechtecken gezwungen, wenn man nicht viel Platz verschwenden will.

@Der_Korken:
Das OS entscheidet welcher Thread auf welchem Kern läuft. Also ohne das ganze System umzuwerfen, kann die Hardware da nichts machen.

[mczak]

Doppelt so hoher Verbindungsaufwand innerhalb des CCX, einschließlich einiger Verbindungen die massiv länger sind als andere weil man über Kerne drüber routen muss.
Ich sehe da das grosse Problem nicht. Klar alle direkt verbinden will man nicht, das wurde ja schon ausgeführt, braucht 15 Verbindungen. Nimmt man aber maximal 1 Hop in Kauf braucht man "nur" 10 Verbindungen (also pro Kern kaum mehr als die 6 bei einem 4-er CCX). Nimmt man 2 Hops in Kauf mit einem Ringbus gibt's nur 6 Verbindungen - klar das kostet etwas Latenz, intel demonstriert aber dass das locker geht, auch bis zumindest 10 Kerne.

[Piefkee]

https://www.chiphell.com/thread-1926186-1-1.html

Angebliche Infos zu der morgigen Präsentation...


[Chiphell] [CPU] zen2
-Zen 2 Preview
1.IPC increased more than expected.
2.Improve AVX performance (although it is estimated that 512 is not supported).
3.4.7nm frequency preview (engineering sample frequency has been higher than expected)
4. Focus on improving memory latency.
5. More refined boost frequency stepping (PBO and XFR are Smarter).
6. It is not clear whether ryzen will put pcie-4.0.
7. One More Thing (Ray Tracing??).
(2/2)

[w0mbat]

+20% IPC, 5,2GHz all-core @65W, <40ns RAM Latenz, PCIe 5.0 (4.0 wird übersprungen) und ab $199 für 8C/32T (xSMT). Verkauf ab 1.1.19 :D

[BoMbY]

Auf der Computex 2018 wurde glaube ich diese Folie gezeigt:

https://i.imgur.com/9K4aB4k.png

16nm vs 7nm deutet bereits auf TSMC hin, leider gibt es bei CPUs keinen direkten Vergleich, aber 5 GHz Boost wären unter Umständen durchaus drin. Aktuell erreicht mein Ryzen 2700X bis zu 4.350 MHz, 5.000 MHz wäre da nur 1.15x Verbesserung.

[basix]

Sehr kleine Dies (z.B. LEDs) werden teilweise durchaus gelasert. Damit erreicht man etwas geringere Schnittbreiten und somit Verschnitt, der bei kleinen Dies merklichen Anteil an der Waferfläche hat. Größere Dies werden aber aufgrund der geringeren Kosten mit spezialisierten Kreissägen (Dicing saw, die hier kenne ich z.B., bieten auch Laservarianten an (https://www.disco.co.jp/eg/products/dicer/index.html)) auseinander gesägt. Und da gehen dann natürlich nur rechteckige Dies.

Nicht nur wegen dem. Der Laser stellt eine hohe thermische Belastung dar und es gibt sogenannte Cracks / Risse. Diese können sich dann von selbst ausbreiten, weswegen man rund um den Die eine "Stoppstruktur" einfügen muss, damit der Riss dort hält und nicht bis zu den belichteten Strukturen wandert. Bin mir jetzt zwar nicht ganz sicher, ob es die beim sägen auch braucht. Ausserdem kann das weggelaserte Material "wegspritzen". Kommen die Spritzer auf benachbarte Die hat man das Geschenk da sehr schlecht reinigbar. Alles in allem wird es aber vor allem ein ökonomischer Entscheid sein, sägen ist wohl billiger.

Interessant wäre dazu wohl das "Stealth Dicing". Vermutlich aber zu teuer.
https://www.photonics.com/Articles/Laser_Dicing_Technique_Cuts_Wafers_from_the/a31907

[Gipsel]

Interessant wäre dazu wohl das "Stealth Dicing". Vermutlich aber zu teuer.
https://www.photonics.com/Articles/Laser_Dicing_Technique_Cuts_Wafers_from_the/a31907Der oben verlinkte Wafer mit den hexagonalen Dies ist ein Beispiel für Stealth Dicing ;). Und die von mir verlinkte Firma für Dicing Tools bietet die Möglichkeit auch an. Übrigens sollte es gegebenenfalls (also falls anwendbar) sogar billiger sein als "Full Cut" Laser Dicing, weil es schneller geht.
Und interessant wird es eventuell auch für sehr große Dies (statt nur kleiner Dies wegen geringerem Verschnitt durch dünnere "Straßen" für den Schnitt), weil man eventuell die Belichtung auch rechteckiger Dies so ausrichten kann, daß mehr vollständige Dies auf einen Wafer passen:

https://www.disco.co.jp/eg/solution/library/images/stealth9.jpg

[Screemer]

Und weniger Verschnitt produziert und somit diespace spart.

[Sunrise]

Auf der Computex 2018 wurde glaube ich diese Folie gezeigt:

https://i.imgur.com/9K4aB4k.png

16nm vs 7nm deutet bereits auf TSMC hin, leider gibt es bei CPUs keinen direkten Vergleich, aber 5 GHz Boost wären unter Umständen durchaus drin. Aktuell erreicht mein Ryzen 2700X bis zu 4.350 MHz, 5.000 MHz wäre da nur 1.15x Verbesserung.
Wenn die IPC stark ansteigt (10-15% realistisch möglich) und wir die doppelte Kernanzahl bekommen, zudem noch die Taktraten moderat ansteigen, ist das eigentlich schon sehr gut. Sofern man bei Belastung von wenigen Kernen dann noch an den 5GHz kratzt, wäre das sensationell.

Zudem kommen ja noch ein paar Zusätze hinzu, welche die Latenzen optimieren sollen. Fertig ist das Wunderpaket. Wenn da nicht was ordentlich schief gelaufen ist, und genug Budget da war, bin ich guter Dinge.

[MR2]

Glaubst du wirklich an ne Kernverdopplung? Ich kann's mir einfach nicht vorstellen das es auf AM4 16 Kerne plus SMT geben soll.
Lieber 10-15% mehr Takt + 10% IPC bei wieder 95w tdp und ich wäre glücklich.
Vielleicht kommt der "2 Core Extrem Turbo" ja wirklich.

[Mangel76]

Glaubst du wirklich an ne Kernverdopplung? Ich kann's mir einfach nicht vorstellen das es auf AM4 16 Kerne plus SMT geben soll.
Lieber 10-15% mehr Takt + 10% IPC bei wieder 95w tdp und ich wäre glücklich.
Vielleicht kommt der 2 Core extrem Turbo ja wirklich.

Was willst du denn mit 2 Core Extreme Turbo? Zen+ hat doch schon keine festen Turbostufen je nach Zahl der belasteten Cores. Es wird immer so hoch geboostet, wie Strom und Temperatur zulassen. Zen 2 wird dies noch besser können.

[Ravenhearth]

An 16 Kerne für AM4 glaube ich ehrlich gesagt nicht, wenn zeitgleich auch noch IPC und Takt mehr oder weniger deutlich steigen sollen. Aber ich lasse mich natürlich gern eines besseren belehren.

[lowkres]

https://www.chiphell.com/thread-1926186-1-1.html

Angebliche Infos zu der morgigen Präsentation...


[Chiphell] [CPU] zen2
-Zen 2 Preview
1.IPC increased more than expected.
2.Improve AVX performance (although it is estimated that 512 is not supported).
3.4.7nm frequency preview (engineering sample frequency has been higher than expected)
4. Focus on improving memory latency.
5. More refined boost frequency stepping (PBO and XFR are Smarter).
6. It is not clear whether ryzen will put pcie-4.0.
7. One More Thing (Ray Tracing??).
(2/2)


Jetzt bin ich aber richtig gehyped, wenn das stimmen sollte. Wann soll das Event beginnen morgen?

[w0mbat]

Schauen wir uns die aktuelle Situation doch noch mal genau an: auf TR4 gibt es bis zu 32C/64T, hier hat man aber noch Probleme mit Windows und der Speicherbandbreite. Der 16C/32T TR ist deutlich beliebter und in einigen Fällen sogar schneller, in vielen anderen nicht wirklich langsamer.

Auf AM4 haben wir 8C/16T, aber auch hier gibt hinsichtlich der Spieleperformance noch wenig Mehrleistung gegenüber einem 6C/12T Prozessor. Klar könnte AMD alle mit Kernen erschlagen, die Frage ist nur, ob das so viel bringen würde. Zumal 7nm neu und teuer ist, sehr kleine Dies wären also nicht schlecht. Eine Kernverdopplung mit 16C/32T auf AM4 und 64C/128T auf TR4 wäre mMn einfach overkill. Ein Schritt auf 6-Kern CCX macht da schon mehr Sinn, aber das ist reine Speku.

Ich denke AMD würde mit dem gleichen System wie jetzt besser fahren, wenn sie denn 10%+ IPC und min, 10%+ Takt bringen, bei gleichem oder weniger Verbrauch. Das würde in meiner Sicht Intel viel mehr treffen.

Eine Unbekannte haben wir aber noch: Ryzen mit Zen 2 ist ja noch eine ganze Weile weg, wird ja eher für 2H19 erwartet. Bis dahin könnte sich noch einiges ändern und mehr Kernen würden dann ja auch über die Produktlaufzeit bis Ende 2020 vielleicht doch mehr reißen.

Egal, morgen wissen wir hoffentlich mehr. Ich persönlich rechne eher mit gleich viel Kernen aber mehr IPC/Takt, auf jeden Fall bei AM4.

[MR2]

Jep, denk ich auch...und hoffentlich ryzen3000 ab April/Mai 2019.

[amdfanuwe]

Ich denke mal, über Ryzen3000 werden wir morgen nichts erfahren. Würde mich schon freuen, wenn AMD etwas über ROMEs Aufbau erzählt, 9 Chip Design oder doch anders?

[Opprobrium]

Ich denke mal, über Ryzen3000 werden wir morgen nichts erfahren. Würde mich schon freuen, wenn AMD etwas über ROMEs Aufbau erzählt, 9 Chip Design oder doch anders?
Nicht direkt, aber man wird doch einiges ableiten können.

Ich glaube so langsam auch nicht mehr an mehr als 8 Kerne. Und zwar einfach aus strategischen Gründen. Intel ist jetzt erstmal in Zugzwang und wird wohl kaum von sich aus die Kernzahl nächstes Jahr nochmal erhöhen. AMD kann also ganz gemütlich eine (hoffentlich deutlich) optimierte 8-Kern CPU nachlegen und dann mit der nächsten Generation (vermutlich mit im Serverbereich erprobten MCM) wieder fröhlich an der Kernschraube drehen.

Andererseits hat Lisa Su ja neulich gesagt, daß sie alle ihre Pläne so ausgerichtet hatten, daß sie mit einer planmäßigen 10nm Fertigung seitens Intel mithalten würden. Und ein bißchen Overkill kann nicht Schaden wenn man bedenkt, daß AMD traditionell deutlich weniger Kompromisse verziehen werden als Intel/nVidia (siehe aktuell den Stromverbrauch vom 9900K).

[davidzo]

Ich halte die Chiplet Idee ebenfalls für völlig abwegig. Das Hauptargument soll Wafer-Verschnitt sein? Aber der skaliert doch gar nicht bis so kleine Dies? Der Hauptgewinn wird schon bei der Umstellung von großen auf mittlere DIEs gemacht, danach ist nur wenig mehr rauszuholen.

Mal kurz überschlagen:

https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=64697&stc=1&d=1541461059

Ein 300mm Wafer hat eine Fläche von 70685.836 mm2
Mit Sägeschnittabstand habe ich mal 21x11mm pro Summit/Pinnacle Ridge DIE angenommen (also 231mm2, AMD gibt 213mm2 an). Davon gehen dann ca. 268x DIEs auf den Wafer. Das sind 61908mm2, also 14% Rand-verschnitt aus dem vollen 300mm Wafer.
Für die XCC Version von Skylake-X bin ich mal von einem monolithischen DIE von 756mm2 mit Sägeschnitten ausgegangen (intel gibt 694mm2 an). Davon passen dann 74 Stück auf einen Wafer mit einer Waferfläche von nur 55944mm2 von 70686, also 26% Rand-verschnitt.
Bei optimalen Bedingungen müsste ein Chipletdesign inkl. Sägeschnitte mindestens 75mm2 auf einem Wafer verbrauchen (10*7.5 bei annähernd quadratischem DIE, ausgehend von der vorabinfo von 64mm2 nutzbarer diefläche), bei weniger idealen Proportionen eher mehr als 80mm. Tendentiell verliert man hier mehr Fläche durch die Sägeschnitte, trotzdem kommt man auf eine sagenhafte Ausbeute von 867 Stück auf einem 300mm Wafer bei einer Fläche von 64890mm2, also 9% Wafer-rand-verschnitt.


Wie man sieht skaliert zwar ohne Sägekosten gerechnet der reine Wafer-Rand-Verschnitt, aber die wirklich bemerkenswerten Skalierungsvorteile passieren nur bei größeren DIEs. Der Sprung von 756 auf 231mm2 bringt über 12% mehr genutzte DIEfläche, während der Gewinn beim Sprung von 231 auf 75mm nur noch weitere 5% Unterschied macht, die wohl eher durch die hier nicht groß extra kalkulierte Breite der Sägeschnitte aufgefressen wird und erst recht durch die höheren Packagekosten.

[Complicated]

Und jetzt rechnest du noch die Yield mit ein und siehst sehr schön wie kleinere Dies deutlich mehr funktionierende Chips ergeben.
http://www.planet3dnow.de/vbulletin/threads/422600-AMD-Interposer-Strategie-Zen-Fiji-HBM-und-Logic-ICs

https://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34748&d=1474733491

https://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34749&d=1474733041

[davidzo]

Und jetzt rechnest du noch die Yield mit ein und siehst sehr schön wie kleinere Dies deutlich mehr funktionierende Chips ergeben.

https://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34748&d=1474733491

https://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34749&d=1474733041

und jetzt rechnest du salvage-versionen mit rein die man für die marktadressierung sowieso brauchst und kommst darauf dass sich 80-90% der DIEs retten lassen können, während bei kleineren chips dann häufig eher weggeschmissen wird weil weniger redundanz auch weniger Deaktivierungsoptionen bedeutet.

[Complicated]

Und du meinst da fährt AMD schlechter mit dem Zeppelin-Die? Das ist eher noch ein weiterer Vorteil. Wie weit runter kann man denn Teildefekte 64-Core Dies beschneiden? Während mit 8-Core Zeppelins sogar 4-Core SKUs bedient werden. Und zudem noch höhere Frequenzen beim binning wie die erste Grafik zeigt.

[Brillus]

und jetzt rechnest du salvage-versionen mit rein die man für die marktadressierung sowieso brauchst und kommst darauf dass sich 80-90% der DIEs retten lassen können, während bei kleineren chips dann häufig eher weggeschmissen wird weil weniger redundanz auch weniger Deaktivierungsoptionen bedeutet.

Die Redundanz ändert sich da nicht dran solange die CCX gleichmässig deaktiviert werden. Da bringen kleiner Chips sogar nur mehr Optionen.

2 CCX pro Chip, 1 Core kaputt -> 2*3, 2*2 1*4, 1+1 (8 Core EPCY)
1 CCX pro Chip dafür 2 Chips 1 Core kaputt: 4+3. 4+2. 4+2, 4+1, 3+3, 3+2, 3+1 2+2, 2+1 (4+0, 3+0, 2+0, 1+0 <- würden der 1*4 entsprechen).

11 vs 4 ausgehend von dem was AMD aktuell so verkauft an Optionen.

Und du meinst da fährt AMD schlechter mit dem Zeppelin-Die? Das ist eher noch ein weiterer Vorteil. Wie weit runter kann man denn Teildefekte 64-Core Dies beschneiden? Während mit 8-Core Zeppelins sogar 4-Core SKUs bedient werden. Und zudem noch höhere Frequenzen beim binning wie die erste Grafik zeigt.

Sogar 2-Core/die Varianten gibt es: https://www.amd.com/de/products/cpu/amd-epyc-7251

[Brillus]

Doppelpost

[BoMbY]

Glaubst du wirklich an ne Kernverdopplung? Ich kann's mir einfach nicht vorstellen das es auf AM4 16 Kerne plus SMT geben soll.
Lieber 10-15% mehr Takt + 10% IPC bei wieder 95w tdp und ich wäre glücklich.
Vielleicht kommt der "2 Core Extrem Turbo" ja wirklich.

Ich persönliche rechne für AM4 nicht mit mehr als einer Zen2/Navi 8c/16t APU namens Matisse. Im Moment lohnen sich mehr Kerne im Mainstream noch nicht, aber dafür fehlt die iGPU für viele Zwecke (OEM, Mobile, etc.). Wäre wirtschaftlich vermutlich sinnvoller.

[amdfanuwe]

IWäre wirtschaftlich vermutlich sinnvoller.
Vermutlich hat AMD die besseren Zahlen, Erfahrungen, Machbarkeitstudien und Ressourcenplanung um das wirtschaftliche Optimum für AMD zu berechnen.

[Skysnake]

Viel Spaß bei der Veranstaltung. Es wird wohl ziemliche Dresche geben :D

[mboeller]

Viel Spaß bei der Veranstaltung. Es wird wohl ziemliche Dresche geben :D

für Nvidia?

[bun]

Ist es denn überhaupt wichtig wieviel Wafer Fläche man verschwendet?

Wenn ein roher Wafer relativ billig ist, und nur das belichten von Wafer Sektionen den großen Aufwand und Kosten erzeugt, dann ist der Verschnitt nicht so wichtig.

[MSABK]

Ich persönliche rechne für AM4 nicht mit mehr als einer Zen2/Navi 8c/16t APU namens Matisse. Im Moment lohnen sich mehr Kerne im Mainstream noch nicht, aber dafür fehlt die iGPU für viele Zwecke (OEM, Mobile, etc.). Wäre wirtschaftlich vermutlich sinnvoller.

Eine mobile 8c/16t apu wäre cool, da ist Intel ja wieder vorne mit der 6c/12t cpu.

[Ravenhearth]

Wann ist denn das Event genau? Bei der Uhrzeit scheints Verwirrung zu geben. Aber da es in San Francisco stattfindet, sind 9 am PST realistisch, also bei uns um 18 Uhr.

[davidzo]

Ist es denn überhaupt wichtig wieviel Wafer Fläche man verschwendet?

Wenn ein roher Wafer relativ billig ist, und nur das belichten von Wafer Sektionen den großen Aufwand und Kosten erzeugt, dann ist der Verschnitt nicht so wichtig.

Eben, ich glaube kaum dass die marginalen Flächengewinne die man mit winzigen 64mm2 Dies ohne i/o und SI noch umsetzen kann gegenüber einem mittelgroßen DIE wie pinnacle ridge / zeppelin, den drastisch erhöhten Aufwand bei Handling und Package rechtfertigen.
Da ist irgendwo ein sweetspot und der liegt eher oberhalb von 100mm2 - das wollte ich eigentlich mit meiner Grafik zeigen.

[mboeller]

Eben, ich glaube kaum dass die marginalen Flächengewinne die man mit winzigen 64mm2 Dies ohne i/o und SI noch umsetzen kann gegenüber einem mittelgroßen DIE wie pinnacle ridge / zeppelin, den drastisch erhöhten Aufwand bei Handling und Package rechtfertigen.
Da ist irgendwo ein sweetspot und der liegt eher oberhalb von 100mm2 - das wollte ich eigentlich mit meiner Grafik zeigen.

AMD würde zumindest 7nm Fertigungskapazität einsparen. Da GF ausgefallen ist, muss TSMC die Fertigung von Apple, AMD und vielen anderen OEM's stemmen. Da kann es dann sinnvoll sein so wenig 7nm Die-area wie möglich zu "verbrauchen".

[BoMbY]

Man bezahlt pro Wafer, daher ist es immer sinnvoll so viel Fläche wie möglich zu nutzen ...

[deekey777]

Man bezahlt pro Wafer, daher ist es immer sinnvoll so viel Fläche wie möglich zu nutzen ...
Ich dachte, es wird bezahlt, wie es im Vertrag steht. :weg:

[w0mbat]

Wann ist denn das Event genau? Bei der Uhrzeit scheints Verwirrung zu geben. Aber da es in San Francisco stattfindet, sind 9 am PST realistisch, also bei uns um 18 Uhr.
https://twitter.com/IanCutress/status/1059634107238506497

9 AM ET = 15 Uhr bei uns

[mboeller]

https://twitter.com/IanCutress/status/1059634107238506497

9 AM ET = 15 Uhr bei uns

das wären dann 6am in San Francisco. Das kann ich mir nicht vorstellen.

[Linmoum]

Passt aber für ein NDA. ;)

[w0mbat]

Kann sein, dass um 15 Uhr das NDA fällt und später dann der Event ist? Naja, wir werden es sehen.

[AffenJack]

Passt aber für ein NDA. ;)

Ich wette ja auf Vega20 Launch. Zu Rome gibts dann auf dem Event mehr :-)

[w0mbat]

Oder RX 590 launch um 15 Uhr und dann später beim Event mehr zu Vega20 und Zen2. Ist weniger aufregend und macht mehr Sinn :D

[AffenJack]

Wozu sollte man Consumerzeug an einem Serverevent launchen? Macht keinen Sinn, stört nur die Publicity.

[w0mbat]

Das NDA Ende um 15 Uhr muss nicht zwingend etwas mit dem New Horizon Event zu tun haben.

[AffenJack]

Dem muss ich wiedersprechen. Bestimmt hat das was mit dem Event zutun. Alles andere macht vom Marketing kein Sinn. Du willst die maximal mögliche Publicity für dein Produkt. Wenn du Produkte aus verschiedenen Kategorien an einem tag launcht, ist die wahrscheinlichkeit hoch, dass manches einfach unter geht. Wieso launcht AMD wohl nie CPU und GPU an einem Tag? Macht einfach kein Sinn.

[BoMbY]

Wohl doch 9 PT: https://www.anandtech.com/show/13547/amd-next-horizon-live-blog-starts-9am-pt-5pm-utc

Also vermutlich 18:00 Uhr deutscher Zeit.

[Kriton]

Viel Spaß bei der Veranstaltung. Es wird wohl ziemliche Dresche geben :D

Ist ja schön, dass Du teaserst, aber ein wenig mehr ansagen, was genau Du meinst wäre schon cool.

Nett ist IMHO übrigens die (Marketing-)Auslegung des Event-Namens:

https://tyrone.tech/amd-new-horizon-computer-market-shifting-to-amd-technologies/

[w0mbat]

Als fällt eine NDA um 15 Uhr und der Event selber fängt um 18 Uhr an. Mal sehen.

[Unicous]

AT live blog ab 18 Uhr unserer Zeit.

https://www.anandtech.com/show/13547/amd-next-horizon-live-blog-starts-9am-pt-5pm-utc

edit:
Viel zu spät.

NDA war übrigens für Intel.:wink:

https://www.anandtech.com/show/13546/intel-architecture-event-announced-december-11th

[AffenJack]

ganz grandios :freak:

[w0mbat]

Hab ich doch gemeint :ugly:

Das NDA Ende um 15 Uhr muss nicht zwingend etwas mit dem New Horizon Event zu tun haben.

[Unicous]

Macht ja auch keinen Sinn, das NDA vor die Präsentation zu legen.:wink:

[mboeller]

https://twitter.com/IanCutress/status/1059634107238506497

9 AM ET = 15 Uhr bei uns

IMHO:
Also benutzt jetzt Intel das Underdog Marketing das bisher AMD gegenüber Intel benutzt hat. wow! Wie schlimm muss es bei Intel intern eigentlich aussehen das sie solche Sachen für notwendig erachten.

[Opprobrium]

Großartiger erster Kommentar unter dem Anandtech Live Blog ;D

[Leonidas]

Auch der zweite Kommentar gefällt mir ...
https://www.anandtech.com/show/13547/amd-next-horizon-live-blog-starts-9am-pt-5pm-utc

[Ravenhearth]

Gibts für uns Normalsterbliche auch nen Livestream? AMD hat doch eigentlich immer einen auf deren IR-Seite.

[HTB|Bladerunner]

https://www.youtube.com/watch?v=XmciZH0FG-k&feature=youtu.be

[Ravenhearth]

Von anandtech:
In CEO Dr. Lisa Su's welcome letter, it states that AMD is set to 'enter a new chapter in [its] journey to deliver the datacenter of the future'.
12:00PM EST - Our schedule mentions Radeon Instinct, EPYC, and ROCm
Also in der Tat wohl nur Datacenter.

https://www.youtube.com/watch?v=XmciZH0FG-k&feature=youtu.be
Da tut sich nix.

[HTB|Bladerunner]

Das merke ich auch gerade... :|

[Unicous]

Das ist ein "live stream" von irgendeinem Honk, der den (nicht vorhandenen) live stream von AMD hosten wollte, lustig das Cutress das verlinkt.:freak:

[Daredevil]

ICH WILL NEN LIVESTREAM :(((

[Ravenhearth]

Vermutlich das Opening Video des Events (kein Stream sry):

PXfu7NTCl1g

[Leonidas]

Toller Stream ;(
(zeigt Bilder von AnandTechs Blog)

[Ravenhearth]

Irgendwer streamt, also inoffiziell, Ton evtl etwas schlecht:

GwX13bo0RDQ

[Daredevil]

Irgendwer streamt, also inoffiziell, Ton evtl etwas schlecht:

http://youtu.be/GwX13bo0RDQ
Danke! :)

Der erste Faker streamt jetzt Anandtech Bilder vom Liveblog. Möge er in der Hölle schmoren! xD

[Pirx]

https://www.youtube.com/watch?v=GwX13bo0RDQ

[MR2]

Super, Danke! Hier kommt wenigstens was ;-)

[w0mbat]

Major new announcement

:D

[Schnoesel]

Mit AWS haben sie den dicksten Fisch mit an Bord :eek:

[dargo]

Jetzt läuft es.

[unl34shed]

Den Aktienkurs parallel anschauen ist ganz lustig...

Event startet -> Kurs geht leicht hoch
AMD's approach is different to the competition -> geht runter
Open Source -> geht runter
Amazon -> "schießt" durch die Decke

[Leonidas]

Ok, nun doch funktionierende Streams:
#1 (https://www.youtube.com/watch?v=GwX13bo0RDQ)
#2 (https://www.youtube.com/watch?v=XmciZH0FG-k)
#3 (https://www.youtube.com/watch?v=WsNnCvTNSeA)

[Ravenhearth]

Zen 2 wird heute vorgestellt. Und "more modular system design"... könnten sich die Leaks bewahrheiten?

[Unicous]

Hört doch mal auf diesen Idioten zu verlinken, der leached doch nur von dem "richtigen" Livestream.:rolleyes:

[w0mbat]

MI60 = Vega20

[Leonidas]

So lange es läuft ... aber ich hab die Reihenfolge umgedreht.


Aus den Kommentaren:
Intel loosing at a cascading rate ...

[Unicous]

:rolleyes:


Was mir gerade auffällt, AMD hat ja das alte grüne Logo aus der Mottenkiste geholt.;D

[w0mbat]

Zen2 high performance LEADERSHIP

[MR2]

Zen/Zen+ auf einer Stufe. Zen2 ne Stufe höher

[Linmoum]

Focused a lot of energy into Infinity Fabric

Bin gespannt, da liegt noch viel Potential brach.

[AffenJack]

MI60 = Vega20

Also vielleicht verdopplung der Rate für Deap Learning plus 20% Mehrtakt?
Ausgehend von Mi25.

[Dino-Fossil]

Auch fein für eine Runde Corporate Bingo :D

[w0mbat]

"7nm VEGA on track to ship later THIS YEAR"

[Ravenhearth]

Jetzt heißt es nur noch "Performance >1.25x (Same Power)" statt 1.35x für 7nm.

[unl34shed]

7nm nur noch >1,25% nicht mehr 1,35% Performance :eek:

[w0mbat]

7nm besser als Intels 10nm

[Ravenhearth]

lmao die Folie mit 7nm "Foundry" vs. 10nm "Competitor"

that burn

[BoMbY]

Jetzt heißt es nur noch "Performance >1.25x (Same Power)" statt 1.35x für 7nm.

Ist die Frage was der Referenzpunkt ist. Vorher war 16nm vs 7nm. Wenn es jetzt 12nm vs. 7nm ist, könnte es immer noch hinkommen.

[Dino-Fossil]

"Up to X performance/power/greatness improvements" seitens der Fabs sind aber immer mit Vorsicht zu geniesen, da sie meist nur unter sehr spezifischen Bedingungen gelten. Das Durchschnitts-Produkt am Ende steht meist schlechter da.

[Locuza]

Interessant das AMD einfach so mal die Perf/Watt von 7nm höher bewirbt, als vom kommenden 10nm Intel Prozess.

[Troyan]

Ist die Frage was der Referenzpunkt ist. Vorher war 16nm vs 7nm. Wenn es jetzt 12nm vs. 7nm ist, könnte es immer noch hinkommen.

Es gibt kein "12nm" von TSMC.

[Savay]

Doubled FP?!

Ist das jetzt effektiv "Full-Rate" AVX2 oder auch 2x AVX1 Durchsatz verglichen mit Zen?

[MR2]

double FPU 256bit and Load Store, half energy, double density, larger Op Cache, bessere Sprungvorhersage, verdoppelte Load/Store Bandbreite

[Ravenhearth]

DELIVERS UP TO 2x THROUGHPUT

- Doubled Floating Point and Load Store

sweet baby jesus

[BoMbY]

Interessant das AMD einfach so mal die Perf/Watt von 7nm höher bewirbt, als vom kommenden 10nm Intel Prozess.

Angeblich muss Intel den komplett umbauen und die Kobalt-Layer ersetzen. Who knows?

Und: "Doubled Floating Point and Load Store"

[Unicous]

Anandtech ist down.:freak:

[Linmoum]

Anandtech ist down.:freak:
Ja, nervt mich. Bin noch aufm Weg nach Hause, also tickert hier mal fleißig. :P

[MR2]

Hardwarefix gegen Spectre, aber war ja bekannt

[Unicous]

Ja, nervt mich. Bin noch aufm Weg nach Hause, also tickert hier mal fleißig. :P

https://pbs.twimg.com/media/DrVk0McV4AA8oM5.jpg

[Ravenhearth]

SUPERGLUE :biggrin:

[Ravenhearth]

Die Leaks waren anscheinend korrekt!

14nm I/O Die

[unl34shed]

Und da ist der I/O Die mit CPU Chiplets

[Unicous]

Da isses raus. 2 7nm Chiplets, ein 14nm I/O Die. :freak:

[w0mbat]

8+1

[MR2]

14nm I/O Die, verbessert die Latenz

[BoMbY]

Okay, ich hatte unrecht. Der IO-Die ist ein Ding ...

[Ravenhearth]

Da isses raus. 2 7nm Chiplets, ein 14nm I/O Die. :freak:
Ich denke das werden auch mehr als 2, das ist nur ein Beispiel.

[unl34shed]

Bleibt noch die Frage ob das auch auf AM4 so kommen wird

[Unicous]

Ich denke das werden auch mehr als 2, das ist nur ein Beispiel.

Offensichtlich.

[MR2]

Zen4 in Design

[dargo]

Zen 4 dann 2022?

[Locuza]

Sogar "design completion phase".

[Ravenhearth]

Ich will mehr Infos. Wie viele Kerne? :D

Edit: Ok, jetzt am besten in den Vega-Thread

[Akkarin]

Wird ein Interposer oder ein Substrat benutzt ?

[Leonidas]

8+1


Gab es kein Bild von?

Update: Hab es.

[Ravenhearth]

Wird ein Interposer oder ein Substrat benutzt ?
Ein Interposer ist zumindest nicht eingezeichnet

http://images.anandtech.com/doci/13547/20181106_174654_HDR_575px.jpg

[Unicous]

Wird ein Interposer oder ein Substrat benutzt ?

Ich denke Substrat. Interposer macht auch keinen Sinn. Zudem haben sie ja schon MCM-Chips mehr als 2 Chips auf einem Substrat.

[dargo]

World´s first 7nm GPU. Kann einer erkennen ob es keine Holzattrappe ist? :D

[Th3o]

How you can dare ;)

[Menace]

World´s first 7nm GPU. Kann einer erkennen ob es keine Holzattrappe ist? :D

Mein erster Gedanke... wer kann die Schrauben erkennen? :biggrin:

[Linmoum]

Das wird im kommenden Jahr ein wahres Fest.

[Th3o]

Lisa and Jensen sind ja verwandt, da könnte man sich was leihen.

[w0mbat]

Zen2 kann PCIe 4.0!

[Th3o]

Ist schon krass, wenn man bedenkt, wo die Firma vor 3 Jahren stand.

[w0mbat]

stream tot :(

[dargo]

Der Streamer muss bestimmt kurz aufs Klo. :biggrin:

[Steve1]

Der Stream geht weiter.

https://www.youtube.com/watch?v=WsNnCvTNSeA

[Godmode]

Hut ab, dass die wirklich Chiplets mit Zen2 bringen.

[Tyler_Durden]

Hut ab, dass die wirklich Chiplets mit Zen2 bringen.

Meint Chiplets, dass die direkt einen Core (oder mehr) auf ein Die packen, statt bisher 8?

[Pirx]

hier auch https://www.youtube.com/watch?v=XmciZH0FG-k

hier sind paar Folien https://www.slideshare.net/AMD/amd-next-horizon-122143023

[fondness]

Die Leaks waren anscheinend korrekt!

14nm I/O Die

Charlie hatte also wieder recht.

Auf jeden Fall schon wieder ein völlig neues Design und das nachdem man mit Zen/EPYC Intel erst vor kurzem völlig überrascht hat mit den vier Dies.

[Godmode]

Meint Chiplets, dass die direkt einen Core (oder mehr) auf ein Die packen, statt bisher 8?

Also es gibt jetzt verschiedene Dies. Einmal welche mit Cores und einen eigen für IO. Siehe etwas weiter oben.

[BoMbY]

Edit: Falscher Thread.

[Loeschzwerg]

Hut ab, dass die wirklich Chiplets mit Zen2 bringen.

Hätte ich jetzt auch nicht erwartet, aber in dem Fall habe ich mich gerne getäuscht :)

Nur an diesen 8 DIEs an einem "IO-Chip" zweifle ich immer noch ^^ 2+1 wäre soweit noch kein großes Ding (hinsichtlich Assembly), man hatte ja jetzt schon 4 auf einem Träger.

[iuno]

Sehr interessante Entwicklung, nachdem es ja jahrelang so aussah, als ersetze man Chipsaetze komplett mit monolithischen dice. OK, zugegebenermassen natuerlich eher im Consumer-Bereich, aber dennoch. Jetzt gibt es also ein seperates, I/O die. Das ermoeglicht dann ggf. auch interessante Kombinationen fuer bestimmte Produkte, die dann z.B. haufenweise I/O aber nur vergleichsweise wenige Kerne haben. Anders als bei Intel, wo ja oft vieles stark beschnitten wird.

Mal gespannt, was auf AM4 passiert.

[Godmode]

Hätte ich jetzt auch nicht erwartet, aber in dem Fall habe ich mich gerne getäuscht :)

Nur an diesen 8 DIEs an einem "IO-Chip" zweifle ich immer noch ^^ 2+1 wäre soweit noch kein großes Ding (hinsichtlich Assembly), man hatte ja jetzt schon 4 auf einem Träger.

Eventuell kommen 4 Dies mit Cores zum Einsatz und eines für den IO Teil. Ob das mehr auf einem Package Platz hat, ist schwer zu sagen.

[Pirx]

Also es gibt jetzt verschiedene Dies. Einmal welche mit Cores und einen eigen für IO. Siehe etwas weiter oben.
Fast wie früher, nur, daß die "Nortbridge" jetzt näher an den CPUs ist.lol

[MR2]

Sieht wirklich eher nach einem neuen Design aus, nicht nach einem Update. Hut ab! Vor Kurzem kannten wir nur Bulldozer mit seinen mickrigen IPC Verbesserungen und hinter den kulissen ging es rund.
Wenn man aber im Hinterkopf behält, das Intel dank Keller eh schon alles weiß, ist das dann nicht mehr so lustig.....

[fondness]

Nur an diesen 8 DIEs an einem "IO-Chip" zweifle ich immer noch ^^

Warum? Man wird die Chiplets sicherlich für alle Märkte verwenden wollen, von daher dürfte 8C pro Chiplet eine gute Größe sein. Und bei EPYC sollte man schon 64C erwarten können.

[Ravenhearth]

Wenn man aber im Hinterkopf behält, das Intel dank Keller eh schon alles weiß, ist das dann nicht mehr so lustig.....
Ich denke, dass sich ein Profi wie Keller an Verschwiegenheitsklauseln hält.

[Loeschzwerg]

Eventuell kommen 4 Dies mit Cores zum Einsatz und eines für den IO Teil. Ob das mehr auf einem Package Platz hat, ist schwer zu sagen.

Ja, wäre vielleicht drin.

Warum?

Weil du dann einen entsprechend dickeren I/O Chip z.B. für die Speicherbandbreite/Kanäle benötigst?

Aber warten wir ab.

[MR2]

Igor ist auch durchs Bild gerannt;-)
Doppelte FPU...Welche Software profitiert?
Ich las Kommentare, das jetzt immer 2 Designs entwickelt werden. Hat dazu jemand was gehört?

[basix]

Da auf dem Bild 8x IF eingezeichnet ist, erwarte ich eher 8 als 4. Just a guess ;)

Vielleicht werden auch nur 6x davon für Chiplets gebraucht und die anderen zwei für die Anbindung an den zweiten Sockel. Wir werden sehen.

@MR2:
Da AMD momentan vor allem bei AVX Last stark zurückhängt nützt doppelt FPU Leistung wohl genau da.

[BoMbY]

Naja, die Lösung hat immerhin den Vorteil, dass man jetzt beliebiger kombinieren könnte, also dann könnte man sich ja auf jeden Fall mind. zwei verschiedene IO-Dies vorstellen, einer für Server mit 8-Speicherkanälen und max. 8 CPU Chiplets und einer für Threadripper mit 4 Speicherkanälen und max. 4 CPU-Chiplets zum Beispiel, also praktisch nur die halbe Größe. Wobei man dann auch gleich nur ein 4x4 plus Uplink machen könnte, und dann zwei davon auf EPYC nutzen könnte.

[Akkarin]

Für APUs wird man doch bestimmt auch 4C CPUs bringen wollen. Kann mir gut vorstellen, dass es erst mal nur 4C chiplets gibt und EPYC bei 32C bleibt. Dank besserer IPC und I/O, mehr Takt und weniger Verbrauch ist das schon ein sehr gutes Produkt.

[MSABK]

Für APUs wird man doch bestimmt auch 4C CPUs bringen wollen. Kann mir gut vorstellen, dass es erst mal nur 4C chiplets gibt und EPYC bei 32C bleibt. Dank besserer IPC und I/O, mehr Takt und weniger Verbrauch ist das schon ein sehr gutes Produkt.

Wenn Intel 48 Kerne bringt, dann wird Amd denke ich schon 64 Kerne bringen.

[Ravenhearth]

Kam grad ein Epyc 2 (?) Video: "up to 64 physical cores"
vielleicht war damit auch Epyc 1 im dual socket gemeint, keine Ahnung

[w0mbat]

Ja.

[Ravenhearth]

Ja.
Was jetzt? :D

[w0mbat]

Ich hab es so verstanden wie du anfangs auch.

[Loeschzwerg]

Da auf dem Bild 8x IF eingezeichnet ist, erwarte ich eher 8 als 4. Just a guess ;)


Kann natürlich sein, wobei du Dual/Multi Sockel nicht vergessen darfst.

[amdfanuwe]

Kann natürlich sein, wobei du Dual/Multi Sockel nicht vergessen darfst.
Multi Socket wird über PCIe Lanes realisiert.

[Brillus]

Igor ist auch durchs Bild gerannt;-)
Doppelte FPU...Welche Software profitiert?
Ich las Kommentare, das jetzt immer 2 Designs entwickelt werden. Hat dazu jemand was gehört?

Damit meinen sie die verschachtelte Entwicklung. Bevor Zen 1 fertig war fingen sie mit Zen2 an und jetzt sind die auch schon an Zen 3 und Zen 4 hat auch schon angefangen.

So ein komplettes Design mit allem dauert halt so 5 Jahre.

[fondness]

Kam grad ein Epyc 2 (?) Video: "up to 64 physical cores"
vielleicht war damit auch Epyc 1 im dual socket gemeint, keine Ahnung

Ja, wurde anscheinend so gesagt laut AnandTech:

01:53PM EST - 33% better memory bandwidth

01:53PM EST - '64 cores' - was that an announcement

[Loeschzwerg]

Multi Socket wird über PCIe Lanes realisiert.

Nope, IF bzw. ist ja mehr oder weniger das gleiche.

[Ravenhearth]

Ich hab es so verstanden wie du anfangs auch.
Ja, wurde anscheinend so gesagt laut AnandTech:
Anandtech ist auch verwirrt :D Aber ne, ich denke nicht dass es da um Epyc 2/Rome ging, sonst hätte man das ja irgendwie herausgestellt und nicht mit einer Präsentation von Epyc (1) weitergemacht bzw. Papermaster hätte die Kernzahl sicher vorher erwähnt. Das bezieht sich sicherlich nur auf Epyc im dual socket.

[Player(1)]

Hi,

ist es ueberhaupt technisch moeglich, dass man bei dem rausschneiden der Dies, aus dem Wafer, zwei einzelne Octacore-Dies zusammen haengen laesst und diesen dann einfach auf dem Substrat mit dem I/O Chip verbindet?

Koennte mir vorstellen, dass sowas die Fertigung erleichtert (Positionierung der Dies auf dem Substrat).

Was meint ihr?

[basix]

Willkommen im Forum :)

Vermutlich will man das eben nicht, da man damit den Vorteil eines kleineren Die verliert.

[w0mbat]

Lisa Bae!

[Ravenhearth]

Jetzt kommt Rome

[fondness]

Rome Preview!