Zen 2, 7nm, PCIe 4.0, 2019 (Matisse, Renoir, Castle Peak, Rome), Matisse-Refresh 2020

[unl34shed]

@Player:
Ja, wäre möglich, muss man dann aber für alle Chips eines Wafers machen.

Das verschlechtert aber die Ausbeute:
- da sich die Chance verdoppelt, dass ein Die defekt ist.
- Am Rand fehlen dann auch ein paar Dice, da man ja Doppelpacks aussägt.
Und darüberhinaus müsste der Takt im Schnitt geringer ausfallen, da man schlechter binnen kann.

[Linmoum]

Up to 64!

[Ravenhearth]

64 Kerne!!!

[w0mbat]

64 Zen2 cores PER SOCKET

[fondness]

64 Cores.

[MR2]

64 Core, war doch bekannt*g*

[fondness]

Damit hat man 4x FP Speed.

[w0mbat]

PCIE 4.0

[Player(1)]

Danke, basix x)

War nur so spontane Idee. Denn ich denke mir mal, dass jedes zusaetzliche Die auf dem Substrat die Yield ein wenig nach unten drueckt. Aber da fehlen mir dann doch die Einblicke.

[basix]

Damit hat man 4x FP Speed.

:deal:

Danke, basix x)

War nur so sponate Idee. Denn ich denke mir mal, dass jedes zusaetzliche Die auf dem Substrat die Yield ein wenig nach unten drueckt. Aber da fehlen mir dann doch die Einblicke.

Das stimmt definitiv. Es gibt auch ein Packaging Yield. Der liegt typischerweise aber >95% und somit deutlich höher als beim Wafer-Yield (60-70% sind glaube ich schon sehr gut).

[w0mbat]

Socket compablity für Rome und next-gen "MILAN"

[Linmoum]

48C vs. 64C.

gg

[unl34shed]

Da sind auch gerade 8 Chiplets unter dem Heatspreader zu sehen

[basix]

Da sind auch gerade 8 Chiplets unter dem Heatspreader zu sehen

Schön bemerkt :D

[w0mbat]

4x FP Performance WTF?!

[fondness]

Da sind auch gerade 8 Chiplets unter dem Heatspreader zu sehen

Jap^^

[Loeschzwerg]

Da sind auch gerade 8 Chiplets unter dem Heatspreader zu sehen

Stimmt, sauber sauber :)

Edit:
Sockelkompatibilität zu Naples bedeutet vermutlich identische Anzahl an Speicherkanäle und PCIe Lanes.

[w0mbat]

8+1 confirmed

[w0mbat]

live demo

[Distroia]

Wundert mich, dass der IO-Chip so groß ist. Der ist ja etwa so groß, wie 4 Chiplets. :o

[Achill]

A running demo ... :eek:

[fondness]

https://i.postimg.cc/fT1PpxrH/1541532227330-575px.jpg (https://postimages.org/)

[CrazyIvan]

4x FP Performance WTF?!
Doppelte Leistung pro Kern und doppelte Kernanzahl.

[fondness]

Wundert mich, dass der IO-Chip so groß ist. Der ist ja etwa so groß, wie 4 Chiplets. :o

Naja, 8 Memory Channels, 128 PCIe4.0 Links, 8 IF Links mit 800GB/s BW, etc.

[CrazyIvan]

Gott sei dank vor 3 Stunden noch fix ein paar AMD Aktien gekauft. Gestern wäre natürlich besser gewesen.

[w0mbat]

Sie vergleichen Intel dual-socket gegen single Rome :D

[Achill]

It is 2 (Intel) vs 1 (AMD) ... :D

[fondness]

Das ist der beste Serverchip den Intel zu bieten hat BTW - und 2 davon liegen hinter einem Rome und kosten vermutlich weit mehr als das doppelte.

[deekey777]

Sie vergleichen Intel dual-socket gegen single Rome :D
It is 2 (Intel) vs 1 (AMD) ... :D
Wegen der Kosten, da steht AMD besser.

[unl34shed]

nein, 2 davon :D und ~10%7,5% langsamer

[Loeschzwerg]

Naja, 8 Memory Channels, 128 PCIe4.0 Links, 8 IF Links mit 800GB/s BW, etc.

Jup, das braucht einfach seinen Platz.

Bedeutet aber eigentlich auch dass es für AM4 eine andere Lösung wird. Ein kleinerer I/O DIE?

[basix]

Bedeutet aber eigentlich auch dass es für AM4 eine andere Lösung wird. Ein kleinerer I/O DIE?

Wäre für mich die naheliegenste Lösung.

[fondness]

Jup, das braucht einfach seinen Platz.

Bedeutet aber eigentlich auch dass es für AM4 eine andere Lösung wird. Ein kleinere I/O DIE?

Auf jeden Fall. Wenn man sich den riesen SP4 Socket vor Augen führt dann scheint das I/O Die grob geschätzt 500~350mm² zu benötigen.

AM4 bekommt sicherlich ein eigenes I/O Die, die Chiplets wird man weiter verweden. Lisa sagte ja auch sehr deutlich I/O skaliert nicht mit dem Fertigungsprozess.

[Leonidas]

https://i.postimg.cc/fT1PpxrH/1541532227330-575px.jpg


Frage: Darf ich das Foto verwenden? Oder isses irgendwo her kopiert?

[mczak]

Das ist der beste Serverchip den Intel zu bieten hat BTW - und 2 davon liegen hinter einem Rome und kosten vermutlich weit mehr als das doppelte.
Deswegen kommt ja auch Cascade Lake AP - obwohl ich persönlich vor allem punkto Perf/W nicht allzuviel davon erwarte... Aber damit hat man dann auch (fast) die doppelte Kernzahl wie bisher pro Sockel.

[basix]

Frage: Darf ich das Foto verwenden? Oder isses irgendwo her kopiert?

https://www.anandtech.com/show/13547/amd-next-horizon-live-blog-starts-9am-pt-5pm-utc ganz zuunterst https://images.anandtech.com/doci/13547/1541532227330.JPEG

[fondness]

Frage: Darf ich das Foto verwenden? Oder isses irgendwo her kopiert?

Ist von AnandTech:
https://www.anandtech.com/show/13561/amd-previews-epyc-rome-processor-up-to-64-zen-2-cores

[Linmoum]

Kudos auf jeden Fall an Charlie, war ja doch für einige wieder derjenige, der eh nur Unwahrheiten von sich gibt. ;)

[w0mbat]

Und AdoredTV

[Distroia]

Naja, 8 Memory Channels, 128 PCIe4.0 Links, 8 IF Links mit 800GB/s BW, etc.

Ja, mir war gar nicht klar, wieviel das Zeug inzwischen auf einem Chip ausmacht, siehe hier:

https://i.imgur.com/acqUSVw.jpg

Wenn das ganze Zeug auf einen eigenen DIE kommt, sollten die Chiplets ja winzig werden. Man könnte wahrscheinlich ziemlich bald auf je 16 Kerne hochgehen ...

[Locuza]

Das Bild hat das I/O falsch beschrieben.
So ist es wirklich:
https://en.wikichip.org/w/images/thumb/7/75/amd_zen_octa-core_die_shot_%28annotated%29.png/950px-amd_zen_octa-core_die_shot_%28annotated%29.png
https://en.wikichip.org/wiki/amd/microarchitectures/zen

[Akkarin]

GLaubt ihr es wird einen 4C die geben für APUs, insb. mobile ?

[BoMbY]

https://i.postimg.cc/fT1PpxrH/1541532227330-575px.jpg (https://postimages.org/)

Das ist interessant. Also hat die Hälfte der Chiplets eine längere Leitung und damit u.U doch eine abweichende Latenz?

[fondness]

GLaubt ihr es wird einen 4C die geben für APUs, insb. mobile ?

/Edit: Sorry falsch gelesen.

Denke nicht eher deaktiviert man 4C, bereits die 8C Chiplets sind ja relativ winzig. Ein CCX dürfte nicht mehr sehr groß sein in 7n, gerade Cache skaliert ja ausgezeichnet.

[basix]

GLaubt ihr es wird einen 4C die geben für APUs, insb. mobile ?

Ich vermute als Salvage schon. Core Count wird sicher hoch gehen gegenüber RR.

[Eldoran]

Die Grösse des I/O Dies ist normal - etwa bei Summit Ridge war "alles ausser die beiden CCX" > 50% der Fläche. Irgendwo ist auch erwähnt dass der Die in 14nm gefertigt wird. Überschlagsmäßig sind also etwa 400mm² zu erwarten (200mm²/2 x4). Oder anders ausgedrückt: die "unangenehme" Leistungselektronik mit Analogtechnik ist ausgelagert, die ohnehin kaum schrumpfen könne, weil man das Volumen (= Leitungsquerschnitt) schlicht und einfach wegen der Leistung/Strom/Widerstand benötigt.
Die chiplets sollten durch 7nm nahezu auf halbe Fläche schrumpfen. Damit bleibt etwa die Hälfte der Fläche I/O Die, die 8 Chiplets teilen sich die andere Hälfte.

[fondness]

Das ist interessant. Also hat die Hälfte der Chiplets eine längere Leitung und damit u.U doch eine abweichende Latenz?

Das hängt von der Verdrahtung ab. Alle 8 Dies direkt neben dem I/O-Die zu platzieren wäre ohnehin nicht möglich.

[Unicous]

Jup, das braucht einfach seinen Platz.

Bedeutet aber eigentlich auch dass es für AM4 eine andere Lösung wird. Ein kleinerer I/O DIE?

Ja, das ist die Frage. Ein extra Die macht eigentlich wenig Sinn, der Consumer-Die wäre natürlich deutlich größer als ein Server-Chiplet, dafür ist es eben nur einer. :wink:
Und ich denke die Chiplets im Substrat unterzubringen ist auch nicht billig. Ich votiere also für separaten Consumer-Die.
TR nutzt logischerweise die Server-Chips.

Was ich viel interessanter finde: Wie wird das ganze über den Sockel geroutet?:freak:
Ich schätze mal die Chiplets sind nur ins Substrat eingelassen, mit dem I/O Die verbunden und dieser wiederum ist "durchkontaktiert" zum Sockel.

[basix]

Das ist interessant. Also hat die Hälfte der Chiplets eine längere Leitung und damit u.U doch eine abweichende Latenz?

Nicht wirklich: Signalausbreitungsgeschwindigkeit in Kupfer ist ca. 2/3 Lichtgeschwindigkeit. Macht bei 1cm also gerade mal 1/20 Nanosekunde aus. Das kann man locker über entsprechende Designmassnahmen abfangen. Wichtiger ist, dass die Taktfrequenz der Verbindungen identisch sind.

Edit:
Hier etwas ausführlicher in Englisch https://en.wikipedia.org/wiki/Velocity_factor
Hängt doch noch relativ stark von der Implementation ab.

[maguumo]

Das ist interessant. Also hat die Hälfte der Chiplets eine längere Leitung und damit u.U doch eine abweichende Latenz?
Ist irrelevant solange es nicht um extrem latenzkritische Sachen wie DQs vom selben Speicherinterface geht. Signallaufgeschwindigkeit in Kupfer ist irgendwas um 1/3c.

[MR2]

Vielleicht kann man, weil die 7nm chiplets so klein und von I/O Zeug befreit sind, diese höher takten.

[Leonidas]

https://www.anandtech.com/show/13547/amd-next-horizon-live-blog-starts-9am-pt-5pm-utc ganz zuunterst https://images.anandtech.com/doci/13547/1541532227330.JPEG


Ist von AnandTech:
https://www.anandtech.com/show/13561/amd-previews-epyc-rome-processor-up-to-64-zen-2-cores


Thx 4 info.

[fondness]

Besseres Bild:

https://i.postimg.cc/SNMtpn8D/amd-rome-678-678x452.png (https://postimages.org/)

https://www.anandtech.com/show/13561/amd-previews-epyc-rome-processor-up-to-64-zen-2-cores

[basix]

Geiles Teil! :D Wo sind die Pixelzähler wo? Wie gross sind die Die?

[BoMbY]

Naja, ich bin auf jeden Fall mal auf ausführliche Tests und Benchmarks gespannt.

Und was den Desktop/AM4 angeht: Kann auch immer noch ein ganz anderer Mono-Die sein.

[fondness]

Und was den Desktop/AM4 angeht: Kann auch immer noch ein ganz anderer Mono-Die sein.

Natürlich möglich, dann hätte AMD allerdings zwei Dies/Tapeouts nur für EPYC gemacht. Das I/O-Die ist auf jeden Fall EPYC-only bzw. vermutlich noch Threadripper, beim Rest wird man sehen. Mit den CPU-Chiplets wäre man halt flexibler.

[mboeller]

....einer für Threadripper mit 4 Speicherkanälen und max. 4 CPU-Chiplets zum Beispiel, also praktisch nur die halbe Größe. Wobei man dann auch gleich nur ein 4x4 plus Uplink machen könnte, und dann zwei davon auf EPYC nutzen könnte.

würde auch gut für eine APU passen. 1x CPU Chiplet, 1-2x GPU Chiplet, 1-2 x HBM ... oder auch andere Konfigurationen. Hängt nur davon ab, welche Bandbreite der IOX erlaubt.

[Loeschzwerg]

Ich votiere also für separaten Consumer-Die.


Dazu würde ich im ersten Moment auch tendieren. Ist aber sicher etwas von der allgemeinen Strategie abhängig.
Mit einem verfügbaren, kleinen I/O DIE hätte man natürlich mehr Optionen für spezielle Lösungen (MCM mit FPGA, GPU oder oder; als BGA und nicht für AM4 natürlich).

[Eldoran]

Nicht wirklich: Signalausbreitungsgeschwindigkeit in Kupfer ist ca. 2/3 Lichtgeschwindigkeit. Macht bei 1cm also gerade mal 1/20 Nanosekunde aus. Das kann man locker über entsprechende Designmassnahmen abfangen. Wichtiger ist, dass die Taktfrequenz der Verbindungen identisch sind.
Es ist auch nicht fix, wo die Signalpins liegen und wie die Dies angeordnet sind. Wenn die inneren etwa um 180° gedreht sind, und an einem Rand liegen, könnte etwa die Leitungslänge minimal unterschiedlich sein. Eher unangenehm dürften da die eventuell längere parallele Leitungsstrecken und parasitäre Kopplungseffekte sein. Ich hätte die an sich auch eher naiv mit der Schmalseite jeweils direkt an das I/O Die orientiert. Ich vermute die Gruppierung in 4 Paare liegt unter anderem an Verstärkungen des Deckels. Es hat vermutlich auch Vorteile bezüglich der Stromversorgung.

[Opprobrium]

Und was den Desktop/AM4 angeht: Kann auch immer noch ein ganz anderer Mono-Die sein.

Jupp. Könnte aber auch einfach einen kleineren I/O Chip haben. Damit wären dann auch 16 Kerne im Desktop und 8 Kerne + GPU mit nur einem Die möglich.

Bin sehr gespannt wie sich der Ansatz auf den (Idle) Verbrauch auswirkt. Wenn sie das im Griff haben könnte es auch für Laptops interessant werden.

[Akkarin]

Vor allem könnte man im Desktop/Mobile doch auch 8C+I/O+GPU verbauen, oder ?

edit: da war ich mal wieder schnell.

[BoMbY]

würde auch gut für eine APU passen. 1x CPU Chiplet, 1-2x GPU Chiplet, 1-2 x HBM ... oder auch andere Konfigurationen. Hängt nur davon ab, welche Bandbreite der IOX erlaubt.

Würde mich prinzipiell freuen, wenn man da auch X-Optionen hätte und nutzen könnte. Vier kleine Chiplets sollten da theoretisch passen, wobei ein IO-Die in 14nm wohl eher schon fast zwei Plätze belegt, bleibt kein Platz mehr für HBM, aber entweder 2x CPU, oder 1x CPU + 1x GPU.

[Unicous]

Und AdoredTV

Warum sollte man das tun? Weil er das nachgeplappert hat oder wie?:confused:

[M4xw0lf]

Besseres Bild:

https://i.postimg.cc/SNMtpn8D/amd-rome-678-678x452.png (https://postimages.org/)

https://www.anandtech.com/show/13561/amd-previews-epyc-rome-processor-up-to-64-zen-2-cores
Krasse Konstruktion.

AMD hat da heute ja doch ein ganz gutes Feuerwerk abgebrannt. Und gerade die abgefahrener klingenden Gerüchte haben sich als zutreffend herausgestellt. Spannende Zeiten :D

[dargo]

Besseres Bild:

https://i.postimg.cc/SNMtpn8D/amd-rome-678-678x452.png (https://postimages.org/)

https://www.anandtech.com/show/13561/amd-previews-epyc-rome-processor-up-to-64-zen-2-cores
Sieht witzig aus. :D

Wissen wir jetzt endgültig wieviele Cores in einen CCX passen oder immer noch nicht?

[Locuza]

Warum sollte man das tun? Weil er das nachgeplappert hat oder wie?:confused:
Er hat zumindest den Schinken öffentlich gemacht.

[fondness]

Sieht witzig aus. :D

Wissen wir jetzt endgültig wieviele Cores in einen CCX passen oder immer noch nicht?

8 Cores pro Chiplet. Ob das Ding 1 oder 2 CCX hat wurde nicht gesagt. Durch den neuen Aufbau ist das aber eigentlich egal. Der Chip ist jetzt UMA nicht mehr NUMA und alle Begründungen von mir warum doppelt so viele CCX sehr problematisch wären treffen damit nicht mehr zu.

[dildo4u]

Klar 8 pro CCX damit kommt man auf die 64 für ein Sockel.

[Loeschzwerg]

Vor allem könnte man im Desktop/Mobile doch auch 8C+I/O+GPU verbauen, oder ?


Könnte auf dem FP5 Träger durchaus eng werden.

[Opprobrium]

Könnte auf dem FP5 Träger durchaus eng werden.

Für mobile könnte man ja einen noch kleineren I/O nehmen

[dargo]

Klar 8 pro CCX damit kommt man auf die 64 für ein Sockel.
Nur weil dort ein kleiner Die 8 Cores hat weißt du immer noch nicht wie das intern aussieht. ;)

Geiles Teil! :D Wo sind die Pixelzähler wo? Wie gross sind die Die?
Klein. :weg:

[w0mbat]

Warum sollte man das tun? Weil er das nachgeplappert hat oder wie?:confused:
Der hat das schon letztes Jahr verzapft.

[mironicus]

Na hoffentlich wird AMD auch einen einzelnen Zen2-Core für den Mobile-Bereich anbieten. Da denke ich mal an kompakte Macbook Pro-Geräte mit 8/16 Threads und 35 Watt TDP.

[Loeschzwerg]

Für mobile könnte man ja einen noch kleineren I/O nehmen

Ob das preislich dann noch passt?

Zunächst wird es hier sicher bei Picasso bzw. einem DIE bleiben.

[Leonidas]

Besseres Bild:

https://i.postimg.cc/SNMtpn8D/amd-rome-678-678x452.png

https://www.anandtech.com/show/13561/amd-previews-epyc-rome-processor-up-to-64-zen-2-cores



Wundervoll, danke. Hab es verwurstet und was zu geschrieben:
https://www.3dcenter.org/news/amds-zen-2-kommt-im-chiplet-design-und-mit-verdoppelter-fpu

[Opprobrium]

Ob das preislich dann noch passt?

Zunächst wird es hier sicher bei Picasso bzw. einem DIE bleiben.

Toll wäre Picasso für Budget und Zen 2 für HighEnd.

Kommt aber sehr auf den Verbrauch dieses MCM Ansatzes an.

[Pirx]

würde auch gut für eine APU passen. 1x CPU Chiplet, 1-2x GPU Chiplet, 1-2 x HBM ... oder auch andere Konfigurationen. Hängt nur davon ab, welche Bandbreite der IOX erlaubt.
HBM kann man nicht einfach so auf "Substrat" setzen.(:()

[Loeschzwerg]

Toll wäre Picasso für Budget und Zen 2 für HighEnd.

Wobei ich für "highend" dann eher ein neues BGA Profil sehe, unter Verwendung des gleichen kleinen I/O DIEs. Ist günstiger als einen weiteren, noch kleineren I/O DIE.

Vorstellen könnte man sich zumindest vieles :)

HBM kann man nicht einfach so auf "Substrat" setzen.(:()

EMIB lizenzieren?

[Unicous]

Der hat das schon letztes Jahr verzapft.

Wann soll das gewesen sein und warum wurde hier nicht darüber gesprochen vor einem Jahr? :uponder:

Hier wird doch sonst auch jedes Video von dem Typen verlinkt (aber leider immer vergessen ein tl;dw hinzuzuschreiben).

Und wenn du mir jetzt kommst er hat schon vor einem Jahr von "Chiplets" gesprochen dann bekommst du den hier von mir: :rolleyes:

[Sunrise]

Schon ein ziemlicher Hammer (:D), das ist ja noch besser als das, was ich vor paar Seiten gestern persönlich erwartet hatte.

Durch die Chiplets sollte es AMD möglich sein, die Yield und alles was damit zusammenhängt (Kapazitätsengpässe...) hoch zu halten und vor allem den frühen Sprung auf neue Nodes schnell vollziehen zu können.

Ich frag mich gerade nur, ob es da irgendwo (wegen dem Aufbau) nennenswert (real) Flaschenhälse gibt, denn so von außen betrachtet geht man eigentlich davon aus, dass alles auf einem Die immer schneller ist. Ob das dann relevant wird, hängt aber wohl mit der Genialität des Designs zusammen. Ohne Ergebnisse jetzt schwer einzuschätzen.

[fondness]

Interessant wird die Speicherlatenz. Für Server zwar nur sekundär, aber davon hängt wohl ab ob ein solches Design auch am Dektop Sinn macht oder ob es da Single-Die geben wird.

Für Server ist das Design jedenfalls genial. Man muss sich nur mal vorstellen was es heißen würde ein solches Monster als Single-Die @ 7nm zu fertigen.

[Leonidas]

Als Nachteil würde ich einschätzen, das kein Die nunmehr ein direktes Speicherinterface hat. Das ist im Server-Segment ziemlich egal - aber wie dies im Desktop-Segment und speziell unter Spielen aussieht, muß sich noch zeigen. Normalerweise verliert AMD hierbei etwas - was sie natürlich über andere Verbesserungen wieder auffangen oder sogar in ein Plus drehen könnten. Wirklich effizient ist der Ansatz aus reiner Spiele-Sicht aber sicherlich nicht.

[M4xw0lf]

Als Nachteil würde ich einschätzen, das kein Die nunmehr ein direktes Speicherinterface hat. Das ist im Server-Segment ziemlich egal - aber wie dies im Desktop-Segment und speziell unter Spielen aussieht, muß sich noch zeigen. Normalerweise verliert AMD hierbei etwas - was sie natürlich über andere Verbesserungen wieder auffangen oder sogar in ein Plus drehen könnten. Wirklich effizient ist der Ansatz aus reiner Spiele-Sicht aber sicherlich nicht.
Es sei denn, es gibt doch ein monolithisches 8-core Die mit IO für Desktop.

[Ravenhearth]

Ist bekannt wie viel L3-Cache Rome nun hat? Sind es 128MB oder doch die rumorten 256MB?

[Big Lebowsky]

Als Nachteil würde ich einschätzen, das kein Die nunmehr ein direktes Speicherinterface hat. Das ist im Server-Segment ziemlich egal - aber wie dies im Desktop-Segment und speziell unter Spielen aussieht, muß sich noch zeigen. Normalerweise verliert AMD hierbei etwas - was sie natürlich über andere Verbesserungen wieder auffangen oder sogar in ein Plus drehen könnten. Wirklich effizient ist der Ansatz aus reiner Spiele-Sicht aber sicherlich nicht.

Was spricht dagegen für den Desktop wieder ein DIE ähnlich Zeppelin zu fertigen. Per IF läßt sich doch auch IO einfach On-Chip anbinden. Mehr wie 25-30mm^2 sollten da nicht zusätzlich benötigt werden.

[Leonidas]

Nichts spricht dagegen. Nur wenn man im Desktop mehr als 8C haben will, dann wären die Chiplets wieder nutzvoller. Das ist einfach noch eine offene Frage.

[BoMbY]

Ein Detail das ich bisher nicht gesehen hab:

https://i.imgur.com/uKPfsFz.jpg

Verdoppelung des maximal nutzbaren Speichers.

[Opprobrium]

Mit dem I/O Modul haben sie auf jeden Fall fast unbegrenzte Möglichkeiten für Extrawünsche von Großkunden. Rome ist ja nur das "Standardmodell", theoretisch sind da ja unendliche Kombinationen möglich, inkl. der zur Verfügungstellung der CCX-Module für den Verbau in Custom Sockeln mit eigenen I/O Chips. Der Semi-Custom Sparte dürfte das gefallen :cool:

[Ravenhearth]

Könnte mir vorstellen, dass man für AM4 auf max. 2 Chiplets + kleiner I/O-Chip zurückgreift. Für Threadripper dann max. 4 Chipslets/32 Kerne, ansonsten wie Rome. Mehr Kerne sind für Workstation eh Overkill, und dann hätte Epyc wieder seinen Vorsprung.

Aber wie soll das in einer APU aussehen? 1 Chiplet + GPU + I/O? Oder 1 Chiplet + GPU-I/O-Kombi? Oder doch monolithisch?

[basix]

EMIB lizenzieren?

Oder Low Cost HBM: https://www.extremetech.com/gaming/234333-hbm-everywhere-samsung-wants-hbm3-low-cost-options-to-blow-the-doors-off-the-memory-market

Dort steht auch was zu "Organic Interposer"

[Virtual]

Als Nachteil würde ich einschätzen, das kein Die nunmehr ein direktes Speicherinterface hat. Das ist im Server-Segment ziemlich egal - aber wie dies im Desktop-Segment und speziell unter Spielen aussieht, muß sich noch zeigen. Normalerweise verliert AMD hierbei etwas - was sie natürlich über andere Verbesserungen wieder auffangen oder sogar in ein Plus drehen könnten. Wirklich effizient ist der Ansatz aus reiner Spiele-Sicht aber sicherlich nicht.Sicherlich ist das Datacenter naheliegend weit mehr profitabel als der Desktop-Rechner, aber ohne eine hinreichende Lösung für die leistungshungrige Desktop-Kundschaft aus dem Spiele-Sektor geht es denn auch nicht. Ich möchte vermuten, wir werden einen 4MB-pro-Core Level 3 Cache bekommen, der die größere Latenz hinreichend kompensiert. Ohne Zweifel ist ein großer L3 auch im Serversegement von Vorteil.

[Armaq]

Tolle Produktvorstellung. Insgesamt wirkt das doch sehr gut und man muss sich auch nicht mit bunten Federn schmücken. Das wirkt auch so.

[MR2]

Ich könnte mir gut vorstellen daß es für den Desktop einen eigenen I/O-GPU Hub gibt. Der noch nicht fertig ist, da der GPU-Teil auf Navi basieren soll.
Würde Sinn machen den RAM möglichst dicht an den GPU-Teil zu koppeln. Alle Desktop-Ryzen 2 würden dann eine GPU enthalten.

DAS wäre natürlich genial!

[Ravenhearth]

Mir ist gerade klar geworden, Rome enthält Chips sowohl von GF (I/O-Chip) als auch von TSMC (Chiplets) :D

[BoMbY]

Also wenn man das mal kurz zusammenfasst sind das auf jeden Fall ziemlich gute Aussichten:


AVX/FP-Leistung pro Kern verdoppelt
Maximale Anzahl Kerne pro Sockel von 32 auf 64 verdoppelt
I/O durch 128 PCIe 4.0 Lanes verdoppelt
Maximal nutzbarer Arbeitsspeicher auf 4 TB pro Sockel verdoppelt
Das alles bei etwa gleichem TDP-Budget?
Vermutlich immer noch ein Bruchteil des Intel-Preises?


Da dürfte es schwierig werden Argumente für Konkurrenz zu finden.

Edit:

Mir ist gerade klar geworden, Rome enthält Chips sowohl von GF (I/O-Chip) als auch von TSMC (Chiplets) :D

Solange das WSA noch existiert, muss AMD auf jeden Fall Wafer abnehmen. 14LPP von GF bietet sich da in mehrfacher Hinsicht für das IO-Chiplet an.

[BlacKi]

darf man fragen was für gaming hängen bleiben wird?

[M4xw0lf]

Nichts spricht dagegen. Nur wenn man im Desktop mehr als 8C haben will, dann wären die Chiplets wieder nutzvoller. Das ist einfach noch eine offene Frage.
Da AM4 noch ein Weile bleiben soll, denke ich eher, dass es mehr als 8 Kerne vorerst weiter nur auf TR4 (oder dem Nachfolger?) geben wird, wo wieder dem Server entlehnte CPUs auftauchen werden. Auch für mobile gibt es keinen Platz zu verschenken; es könnte also schon Sinn ergeben, einen monolithischen 8-Kerner Soc zu bringen.

[Armaq]

darf man fragen was für gaming hängen bleiben wird?
Der Zen+ Nachfolger hat das Potential ordentlich Dampf unter der Haube zu haben und ggf. hat die non-HEDT Plattform viele PCIE Slots uvm. Endlich kein Gerangel zwischen Grafikkarte und SSD. Ich hab schon 2xm2 verbaut und es ist einfach ne Notlösung ...

[Ravenhearth]

darf man fragen was für gaming hängen bleiben wird?
Sehen wir dann vermutlich auf der CES Keynote. Zen 2 kommt ja auch auf den Desktop.

[Daredevil]

Man stelle sich mal vor, AMD präsentiert nächstes Jahr nen 8 Kerner mit nur +25% Leistung im Gegensatz zu Zen+ bei einem Preispunkt von 300€.
Die müssen ja nicht das Rad neu erfinden, die müssen einfach nur da reingrätschen, wo es weh tut.
Selbst der 2700x ist ja heute schon sexy, obwohl er im Vergleich so "lahm" ist.
Die Verkaufszahlen sprechen ja für sich. Ich fänd mehr als 8 Kerne toll, um Intel noch mehr unter Druck zu setzen, aber vermutlich ist ein schneller effizienter 8 Kerner the Way to go.

[Der_Korken]

Man sollte mehr als 8 Kerne auf AM4 nicht ausschließen. Für den 1800X gab es bei Zen+ keinen richtigen Nachfolger. Man könnte z.B. einen Zwölfkerner als 3800X im 450-500$ Bereich bringen. Oder man rückt alle Modelle einen auf und gibt dem 3800X gleich 16 Kerne (3700X = 12 Kerne, 3600X = 8 Kerne, 3500X = 6 Kerne).

[BlacKi]

Der Zen+ Nachfolger hat das Potential ordentlich Dampf unter der Haube zu haben und ggf. hat die non-HEDT Plattform viele PCIE Slots uvm. Endlich kein Gerangel zwischen Grafikkarte und SSD. Ich hab schon 2xm2 verbaut und es ist einfach ne Notlösung ...
mit den x16+x4 hab ich kein problem. sli ist eh von gestern.

Sehen wir dann vermutlich auf der CES Keynote. Zen 2 kommt ja auch auf den Desktop.
also noch nichts.

[Stretcher]

Interessant das AMD einfach so mal die Perf/Watt von 7nm höher bewirbt, als vom kommenden 10nm Intel Prozess.

Ja, das ist ziemlich sicher falsch.
Sieht man sich an wie effizient der aktuelle 14nm++ Prozess noch ist, erwarte ich keinen Vorsprung gegenüber 10 nm.
AMD sprach vor kurzem noch, dass der 7nm Prozess etwas schlechter als Intels 10nm sei.

[Opprobrium]

Vor allem wurde das bestimmt alles schon bei der Planung vom AM4 Sockel mitbedacht. Schließlich ist AMD ja von einer funktionierenden 10nm Fertigung seitens Intel ausgegangen.

Theoretisch könnte man wieder mit einem Design alles abdecken, bzw. sogar noch mobile/iGPU dazunehmen. Picasso würde dann als LowBudget Chip für Billignotebooks und Athlons herhalten.

[Ravenhearth]

Oder man rückt alle Modelle einen auf und gibt dem 3800X gleich 16 Kerne (3700X = 12 Kerne, 3600X = 8 Kerne, 3500X = 6 Kerne).
Wäre schon lustig, wenn AMD nen Ryzen 5 3600X gegen den i9-9900k positionieren würde ;D

[Daredevil]

Es kann natürlich auch sein, dass man den 16 Kerner auf AM4 auslagert, weil für einen 16 Kerner die Threadripper Plattform ja.... zu klein sein könnte?
Wenn wirklich immer komplette Epycs dort verbaut sind mit schlechten Chips, müssten ja von 8 Chipslets 6 außer Betrieb sein, also 3/4.

Beim aktuellen Threadripper hat AMD sich ja auch die 8 Kern Version gespart, dort wären ebenfalls nur 1/4 im Betrieb gewesen.

[M4xw0lf]

Man sollte mehr als 8 Kerne auf AM4 nicht ausschließen. Für den 1800X gab es bei Zen+ keinen richtigen Nachfolger. Man könnte z.B. einen Zwölfkerner als 3800X im 450-500$ Bereich bringen. Oder man rückt alle Modelle einen auf und gibt dem 3800X gleich 16 Kerne (3700X = 12 Kerne, 3600X = 8 Kerne, 3500X = 6 Kerne).
Ich denke das ist im Moment schlicht noch zu früh. Spiele und Allerweltssoftware fangen gerade erst an, 8 Kerne auch zu nutzen. Am TR 1/2950 sieht man ja, dass Ottonormalverbraucher von der Kernzahl eher Nachteile als Vorteile bekommt.

[w0mbat]

Die müssen ja nicht das Rad neu erfinden, die müssen einfach nur da reingrätschen, wo es weh tut.
Das ist ein guter Punkt. Man stelle sich mal vor, dass der "3700X" einfach nur ein 2700X ist, der den 1.25x Leistungsvorteil von 7nm direkt im Takt umsetzt, sonst aber genau gleich ist. Also einfach nur 25% mehr Takt bei gleiche TDP. Damit wäre man auf Augenhöhe mit einem 9900K.

Jetzt kommen aber noch verbesserungen an der Architektur, am IF, am Cache, am Speicher, etc. Das Ergebnis wird sich sicher sehen lassen.

[Ravenhearth]

Das ist ein guter Punkt. Man stelle sich einfach mal vor, dass der "3700X" einfach nur ein 2700X ist, der den 1.25x Leistungsvorteil von 7nm direkt im Takt umsetzt, sonst aber genau gleich ist. Also einfach nur 25% mehr Takt bei gleiche TDP. Damit wäre man auf Augenhöhe mit einem 9900K.

Jetzt kommen aber noch verbesserungen an der Architektur, am IF, am Cache, am Speicher, etc. Das Ergebnis wird sich sicher sehen lassen.
Man wird den Takt imo nicht auf über 5GHz prügeln können. Solche Angaben wie die 25% sind immer Durchschnitt, nicht die Maximalfrequenz. Ansonsten wäre Intel auch schon bei 10GHz :freak:
Ich bleibe mal konservativ und gehe von 10% mehr Takt beim Topmodell aus.

[BlacKi]

hat man boost schon verraten?

[Daredevil]

Die Leistung wäre da aber nicht der ausschlaggebende Faktor, sondern der Preis, solange 7nm sich vom Preis her normalisiert bzw. günstiger herzustellen ist.
Ryzen wird aktuell nicht gekauft, weil Ryzen die schnellsten Prozessoren sind, sondern weil sie die billigsten auf dem Markt sind. ( APU Ausnahmen gibt es... )

Edit: Auf dem Desktop und AM4 natürlich

[Opprobrium]

Hmmm, wenn man davon ausgeht, daß die Kerneinheiten bei Epyc2 aus 2 CCX mit jeweils 4 Kernen bestehen, könnten dann nicht für die Desktop CPUs sogar noch kleinere Kerneinheiten mit jeweils nur einer CCX eine Möglichkeit darstellen? Das würde auch ein paar interessante Szenarien eröffnen...

[YfOrU]

Aber wie soll das in einer APU aussehen? 1 Chiplet + GPU + I/O? Oder 1 Chiplet + GPU-I/O-Kombi? Oder doch monolithisch?

Das ist die Frage. Aktuell:

Epyc als LGA mit 4x
TR mit 2-4x
Epyc als BGA für Embedded mit 1-2x
Ryzen SoC auf AM4 mit 1x
Ryzen APU auf AM4 mit einem eigenen Die

Möglich wäre:

Rome als LGA mit 2-8 +1 (OC SI, 128 Lanes)
TR mit 2-4x +1 (QC SI, 64 Lanes)
Rome als BGA für Embedded mit 1-4 +1 (DC-QC SI, 32-64 Lanes)

Damit würde man auch teildefekte IO Controller loswerden und das BGA Package für Embedded wäre weiterhin etwas kompakter (ohne die äußeren Chiplets).

AM4 braucht auf jeden Fall einen eigenen 12/14nm Controller. Dem keine IGP wenigstens im Format von Vega 6-8 zu verpassen ist eigentlich nicht zu rechtfertigen. Zum einen kann der Controller mit Chiplet im mobilen Segment (wie Gaming und Workstation Notebooks mit Switchable Graphics) ebenfalls verwendet werden und zum anderen fehlt die IGP AMD heute bei gut der Hälfte vom Desktop Portfolio. Gerade bei OEM Business Systemen, SFF etc. ein echtes Problem denn Raven Ridge hört bei 4C auf.

Die 7nm "ULV" APU dürfte 2020 ein separater Chip werden. Besser fürs Powermanagement, lässt sich noch weiter reduzieren (I/O) und bis dahin ist die Fertigung schon eine Weile gelaufen. Da man hier grundsätzlich auch die höchsten Stückzahlen hat ist es eher günstiger solange es kein total "fettes" Design wird.

Wären insgesamt zwar vier Chips aber davon sind zwei 12/14nm (I/O bzw. I/O mit IGP), ein kleiner 7nm (CPU Chiplet) zum "Start" der Fertigung und ein etwas größerer (APU) deutlich später. Im Gegensatz zu heute könnte AMD damit praktisch alle Segmente ziemlich gut abdecken und das in Zukunft auch so fortsetzen.

[Ravenhearth]

Ich denke das ist im Moment schlicht noch zu früh. Spiele und Allerweltssoftware fangen gerade erst an, 8 Kerne auch zu nutzen. Am TR 1/2950 sieht man ja, dass Ottonormalverbraucher von der Kernzahl eher Nachteile als Vorteile bekommt.
Ich weiß nicht. Kurz in den Test von CB reingeschaut, da ist der 2950X in Spielen im Schnitt kaum langsamer als der 2700X, teils schneller. Und ich bin mir nicht sicher, ob die Verluste durch die 16 Kerne kommen, oder eher dadurch dass man es mit 2 Dies zu tun hat, zwischen denen kommuniziert werden muss.

[CompuJoe]

Das ist ein guter Punkt. Man stelle sich mal vor, dass der "3700X" einfach nur ein 2700X ist, der den 1.25x Leistungsvorteil von 7nm direkt im Takt umsetzt, sonst aber genau gleich ist. Also einfach nur 25% mehr Takt bei gleiche TDP. Damit wäre man auf Augenhöhe mit einem 9900K.

Jetzt kommen aber noch verbesserungen an der Architektur, am IF, am Cache, am Speicher, etc. Das Ergebnis wird sich sicher sehen lassen.

Naja es fällt dann noch ein Nadelöhr weg, die Inter-CCX Kommunikation, sind ja dann 8 Kerne pro CCX.

[Daredevil]

Ich weiß nicht. Kurz in den Test von CB reingeschaut, da ist der 2950X in Spielen im Schnitt kaum langsamer als der 2700X, teils schneller. Und ich bin mir nicht sicher, ob die Verluste durch die 16 Kerne kommen, oder eher dadurch dass man es mit 2 Dies zu tun hat, zwischen denen kommuniziert werden muss.
Dann gib dir mal den neuesten Test auf Planet3dNow :)

[Ravenhearth]

Dann gib dir mal den neuesten Test auf Planet3dNow :)
Da wird doch der 2990WX getestet, der hat 32 und nicht 16 Kerne. :confused:

[Daredevil]

Ups, stimmt. Ich hab mich verlesen. :redface:

[HOT]

Also wenn man das mal kurz zusammenfasst sind das auf jeden Fall ziemlich gute Aussichten:


AVX/FP-Leistung pro Kern verdoppelt
Maximale Anzahl Kerne pro Sockel von 32 auf 64 verdoppelt
I/O durch 128 PCIe 4.0 Lanes verdoppelt
Maximal nutzbarer Arbeitsspeicher auf 4 TB pro Sockel verdoppelt
Das alles bei etwa gleichem TDP-Budget?
Vermutlich immer noch ein Bruchteil des Intel-Preises?


Da dürfte es schwierig werden Argumente für Konkurrenz zu finden.

Edit:



Solange das WSA noch existiert, muss AMD auf jeden Fall Wafer abnehmen. 14LPP von GF bietet sich da in mehrfacher Hinsicht für das IO-Chiplet an.

Du hast den wichtigsten Punkt vergessen: Keine Spectre-/Meltdown-Probleme. Ist in Hardware gefixt. Wurde erwähnt.

[MSABK]

Das ist die Frage. Aktuell:

Epyc als LGA mit 4x
TR mit 2-4x
Epyc als BGA für Embedded mit 1-2x
Ryzen SoC auf AM4 mit 1x
Ryzen APU auf AM4 mit einem eigenen Die

Möglich wäre:

Rome als LGA mit 2-8 +1 (OC SI, 128 Lanes)
TR mit 2-4x +1 (QC SI, 64 Lanes)
Rome als BGA für Embedded mit 1-4 +1 (DC-QC SI, 32-64 Lanes)

Damit würde man auch teildefekte IO Controller loswerden und das BGA Package für Embedded wäre weiterhin etwas kompakter (ohne die äußeren Chiplets).

AM4 braucht auf jeden Fall einen eigenen 12/14nm Controller. Dem keine IGP wenigstens im Format von Vega 6-8 zu verpassen ist eigentlich nicht zu rechtfertigen. Zum einen kann der im mobilen Segment (wie Gaming und Workstation Notebooks mit Switchable Graphics) ebenfalls verwendet werden und zum anderen fehlt die IGP AMD heute bei gut der Hälfte vom Desktop Portfolio. Gerade bei OEM Business Systemen, SFF etc. ein echtes Problem denn Raven Ridge hört bei 4C auf.

Die 7nm "ULV" APU dürfte 2020 ein separater Chip werden. Besser fürs Powermanagement, lässt sich noch weiter reduzieren (I/O) und bis dahin ist die Fertigung schon eine Weile gelaufen. Da man hier grundsätzlich auch die höchsten Stückzahlen hat ist es eher günstiger.

Wären insgesamt zwar vier Chips aber davon sind zwei 12/14nm (I/O), ein kleiner 7nm (CPU Chiplet) zum "Start" der Fertigung und ein etwas größerer (APU) deutlich später. Im Gegensatz zu heute könnte AMD damit praktisch alle Segmente ziemlich gut abdecken und das in Zukunft auch so fortsetzen.

Kann man durch diese Chiplets jetzt schon sagen, dass Amd flexibler und einfacher eine GPU in die CPU einbauen kann? Das ist ja aktuell ein Nachteil.

[Opprobrium]

Da der Speichercontroller wieder außerhalb der CPU liegt wäre jetzt sogar ein Speichergenerationenwechsel ohne Änderungen an der CPU möglich :smile:

[HOT]

Man sollte mehr als 8 Kerne auf AM4 nicht ausschließen. Für den 1800X gab es bei Zen+ keinen richtigen Nachfolger. Man könnte z.B. einen Zwölfkerner als 3800X im 450-500$ Bereich bringen. Oder man rückt alle Modelle einen auf und gibt dem 3800X gleich 16 Kerne (3700X = 12 Kerne, 3600X = 8 Kerne, 3500X = 6 Kerne).

Eher
3700X -> 8 Kerne
3800X -> 12 Kerne
3900X -> 16 Kerne

TR dann 16, 24 und 32 Kerne alias 3950WX, 3970 und 3990 - man dürfte einfach jeweils das äußerste Chiplet weglassen.

Der 3600 dürfte eher ein PR-Rebrand sein oder in der Form gar nicht existieren, Picasso ergänzt das nach unten hin.
Die Konstruktion mit dem I/O-Chip ist nicht billig und dürfte bis Renoir nur high-End sein. Erst Renoir ersetzt dann den Rest des Portfolios, da das der eigentliche Desktop-Chip ist, denn der wird zu 95% monolithisch weil das mit den Chiplets für mobil nicht funktionieren wird.

[hilo]

@Unicous


Wann soll das gewesen sein und warum wurde hier nicht darüber gesprochen vor einem Jahr?

Hier wird doch sonst auch jedes Video von dem Typen verlinkt (aber leider immer vergessen ein tl;dw hinzuzuschreiben).

Und wenn du mir jetzt kommst er hat schon vor einem Jahr von "Chiplets" gesprochen dann bekommst du den hier von mir:

Also voriges Jahr scheint mir jetzt tatsächlich etwas übertrieben, aber mit dem 20. Februar dieses Jahres könnte man dienen https://www.youtube.com/watch?v=ucMQermB9wQ (Minute 22:11), wo er allerdings noch von einem Gerücht über ein Fünf-Chiplet-Design spricht, jedoch den separierten I/O-Chip dabei hat (und immerhin auch ein Gerücht über ein Neun-Chiplet-Design wenigstens erwähnt).
Am 14.September kommt er dann noch einmal auf das Neun-Chiplet-Design zurück https://www.youtube.com/watch?v=G3kGSbWFig4 (https://www.youtube.com/watch?v=KVXDOWy4vTU) (Minute 01:50), und da ist er sich schon ziemlich sicher, daß es auch so kommen wird ("I should have stuck with nine chiplets, because it appears that's how many we gonna see with Rome", wobei das sich darauf bezieht, daß er schon Ende Juni eigentlich das Neun-Chiplet-Design auf dem Schirm hatte (s.o.), sich aber dann doch "selbst überredet hatte", bei fünf zu bleiben). Also AdoredTV war schon ziemlich nah dran, finde ich.

[Unicous]

Warum gibt es eigentlich noch keine estimates für den 8+1 Bomber?:freak:

Ein Chiplet dürfte IMHO unter 100mm² sein (zwischen 80-100mm² schätze ich), der I/O Die ist riesig und könnte dementsprechend mindestens 400mm² groß, wenn nicht gar 450mm². Wer bietet mehr, wer bietet weniger?:wink:

[Ravenhearth]

Eher
3700X -> 8 Kerne
3800X -> 12 Kerne
3900X -> 16 Kerne

TR dann 16, 24 und 32 Kerne alias WX3950, 3970 und 3990.

Der 3600 dürfte eher ein PR-Rebrand sein, die dürften alle einen abrutschen, Picasso ergänzt das nach unten hin.
Die Konstruktion mit dem I/O-Chip ist nicht billig und dürfte bis Renoir nur high-End sein.
Gehts nicht gerade darum, dass diese "Konstruktion" günstiger ist? :D Ich bezweifle auch, dass AMD Pinnacle Ridge als Ryzen 5 rebranded...

Warum gibt es eigentlich noch keine estimates für den 8+1 Bomber?:freak:

Ein Chiplet dürfte IMHO unter 100mm² sein (zwischen 80-100mm² schätze ich), der I/O Die ist riesig und könnte dementsprechend mindestens 400mm² groß, wenn nicht gar 450mm². Wer bietet mehr, wer bietet weniger?:wink:

Ich komme auf 6x mm² für die Chiplets und 350-400mm² für den Hub.

[YfOrU]

Kann man durch diese Chiplets jetzt schon sagen, dass Amd flexibler und einfacher eine GPU in die CPU einbauen kann? Das ist ja aktuell ein Nachteil.

Würde ich schon sagen denn dafür (Controller mit IMC und IGP etc.) sollten die einfacheren und günstigeren Low Power Prozesse ausreichen.

Da der Speichercontroller wieder außerhalb der CPU liegt wäre jetzt sogar ein Speichergenerationenwechsel ohne Änderungen an der CPU möglich :smile:

Ja klar. Fast Retro ;) Geht mit Blick auf DDR5 grundsätzlich auch in die andere Richtung. Also neue Chiplets für die Abwärtskompatibilität (Plattform) am alten Controller.

[BoMbY]

Estimates: https://twitter.com/DrUnicornPhD/status/1059922757868228609

Hat jemand was offizielles zu mehr als 2 Sockeln pro System gesehen bisher? Könnte das z.B. funktionieren, wenn man die im Ring schaltet mit jeweils der Hälfte der Verbindungen eines 2-Sockel-Systems? Dank doppelter Bandbreite hätte man so immer noch mind. die gleiche Bandbreite von Sockel an Sockel wie bei Epyc1 zwischen zwei Sockeln.

[Linmoum]

In dem Kontext dann auch noch (weiter unten) der Tweet von Ian

Rome is ~1000 mm2 total
https://twitter.com/IanCutress/status/1059924863014653958

[Ravenhearth]

In dem Kontext dann auch noch (weiter unten) der Tweet von Ian


https://twitter.com/IanCutress/status/1059924863014653958
Okay, dann passen 70-75mm² für die Chiplets und 400-450mm² für den Hub sehr gut.

[Unicous]

@hilo

1.Das ist ja sehr "convenient" dass er 2 Monate nachdem Charlie von einem 9-Chip (hinter seiner paywall) sprach auch zu dieser Erkenntnis kam.:wink:

2.

Modular Chiplet Design:

The performance requirements of the exascale node require a large amount of compute and memory to be integrated into a single package.
Rather than build a single, monolithic system on chip (SOC), we propose to leverage advanced die-stacking technologies to decompose the EHP into smaller components consisting of active interposers and chiplets. Each chiplet houses either multiple GPU compute units or CPU cores. The chiplet approach differs from conventional multi-chip module (MCM) designs in that each individual chiplet is not a complete SOC. For example, the CPU chiplet contains CPU cores and caches, but lacks memory interfaces and external I/O.

http://www.computermachines.org/joe/publications/pdfs/hpca2017_exascale_apu.pdf

Das wurde Mitte 2017 veröffentlicht, iirc.


Wann checkt ihr endlich mal, dass der Typ wie WTF-Tech und Konsorten nur ein menschlicher "web crawler" ist und die Ideen anderer für die seinen verkauft. Zusätzlich bekommt er Tips... z.B. von Leuten die entweder für die paywall bezahlt haben oder sonst irgendwie an die Information gekommen sind. Die Chiplet-Idee ist an sich nichts Neues, AMD hat es schon vor Jahren vorgestellt, Intel hat ihre eigene Technologie/Vision.

https://www.techpowerup.com/img/17-04-03/e0bbb9a96ace.jpg
Ihr gebt dem Typen viel zu viel credit. Ich könnte wetten, dass er das irgendwo aufgeschnappt hat und daraufhin einen halbstündigen Vortrag von "seiner" tollen Idee gehalten hat.:rolleyes:

[Dino-Fossil]

Du hast den wichtigsten Punkt vergessen: Keine Spectre-/Meltdown-Probleme. Ist in Hardware gefixt. Wurde erwähnt.

Meltdown hatte man bei AMD eh nicht, aber Spectre und Konsorten werden uns bestimmt noch eine Weile begleiten. Ich vermute, dass man die Designs erstmal "härtet" um die Attacken zu erschweren, aber völlig verhindern kann man sie sicherlich noch nicht. Dennoch ein Vorteil ggü. Intel, so lange die das nicht bieten können - wobei die sicherlich auch schon dran sind).

[Screemer]

also charly ist geil, weil er das chiplet-design angesprochen hat von dem die idee aber noch älter ist. ein anderer ist scheiße weil er das selbe tut? jetzt lass mal die kirche im dorf. adored ist jetzt nichts was ich mir gebe, dein buchstäblicher hass ist aber völlig unerklärbar für mich. selbst wenn er wie du sagst ein reiner agregator ist, dann ist das für leute die ihm folgen doch super. sie "spare zeit" und müssen sich nicht wie wir die brocken zusammensuchen.

[w0mbat]

Wie gesagt, er hat schon letztes Jahr davon gesprochen. Wieso hast du den einen persönliche Vendetta gegen den Typ?

[Mangel76]

Wäre es nicht auch möglich, den IO-Kram in einen eigenen Die auszulagern? Dann wären solche Verrenkungen wie bei Threadripper nicht mehr nötig. Einfach den 8-Kanal-IO-Die gegen einen mit 4 Kanälen
tauschen? Oder steigt dadurch die Latenz zu sehr?

Jetzt kommt es also genau so, wie ich vermutete ;D

Echt toll, was diese "Minibutze" da so raushaut. Ich bin jetzt auch auf die Lösung im AM4 gespannt. Wenn die gleichen 8C-Dies benutzt werden, reichen ja ein IO-Die und 2 Chiplets für 16C/32T. Lässt sich so etwas in AM4-Größe hinbekommen?

Kurzer Überschlag:
Chiplet: 60-70 mm^2
IO: 100 mm^2 (1/4x Größe des EPYC-IO-Die)

ergibt zusammen 220-240 mm^2 plus etwas Zwischenraum. Das müsste doch auf AM4 passen.

[Nightspider]

DAS wäre natürlich genial!

Was wäre daran geil? Jeder Gamer müsste eine überflüssige IGP bezahlen? Was soll daran geil sein?

Gerade das man die GPU weglässt bei aktuellen Ryzen Gaming CPUs ist doch das tolle. Steigert Marge und senkt den Preis.

[hilo]

@Unicous

Wer ist "ihr" in dem Zusammenhang? Mir ging es eben um den ausgelagerten I/O-Chip, von dem, wie Du sagt, Charlie Demerjan ja wohl lediglich hinter seiner paywall gesprochen hatte - also praktisch unter Ausschluß der Öffentlichkeit. Mir ist es jetzt nicht so vorgekommen, als hätte "Gott und die Welt" genau dieses Detail auch aufgegriffen - AdoredTV schon. Wobei es doch auch die Möglichkeit gibt, daß beide verschiedene Quellen haben. Aber es lohnt natürlich nicht sich über so etwas zu streiten, schließlich habe ich ja dargelegt, daß selbst AdoredTV sich zunächst nicht sicher war, ob er nun der Fünf oder der Neun den Zuschlag geben sollte.

[Unicous]

@Screemer

Komm mal runter. Niemand spricht hier von Hass. Es geht darum solchen Leuten keine Bühne zu geben, wie auch all den anderen Clickbait-Seiten und Sensations-Youtubern. Hinzu kommt, dass er eine, gelinde gesagt, unangenehme Gestalt ist, ohne journalistischen Ethos und nicht ohne Grund in mehreren Foren bzw. in großen Subreddits gebannt wurde.

@hilo

Nein, Gott und die Welt nicht. Es gab aber immer wieder Leute die von einem Chiplet-Design gesprochen haben (nicht hier), insbesondere weil über die letzten Jahre immer wieder Papers und Patente in der Richtung veröffentlicht wurden. Ich persönlich habe da z.B. eher immer an CPU+GPU Designs gedacht die noch etwas in der Zukunft liegen. Leider ist es etwas schwierig in Foren, Twitter und Co. nach solchen Gesprächen und Ideen zu suchen.

[Benutzername]

Was wäre daran geil? Jeder Gamer müsste eine überflüssige IGP bezahlen? Was soll daran geil sein?

Gerade das man die GPU weglässt bei aktuellen Ryzen Gaming CPUs ist doch das tolle. Steigert Marge und senkt den Preis.

Weil man dann FreeSync mit nVidia Karten machen kann ohne eine zweite graKa zu brauchen. ;)


Aber stimmt natürlich, daß keine integrierte Grafik die Chipgröße senkt und dasmit Ausbeute erhöht, weil weniger komplex.


===================

@Screemer



@hilo

Nein, Gott und die Welt nicht. Es gab aber immer wieder Leute die von einem Chiplet-Design gesprochen haben (nicht hier), insbesondere weil über die letzten Jahre immer wieder Papers und Patente in der Richtung veröffentlicht wurden. Ich persönlich habe da z.B. eher immer an CPU+GPU Designs gedacht die noch etwas in der Zukunft liegen. Leider ist es etwas schwierig in Foren, Twitter und Co. nach solchen Gesprächen und Ideen zu suchen.

Halte Ich doch für eine naheliegende Idee statt CPU und GPU als ein Teil zu fertigen, daß natürlich mislingen kann, zwei ähnlich komplizierte chips getrennt zu fertigen und dann die fertigen Teile zu kombinieren, statt zu riskieren, daß einer oder der andere ausfällt aus der Produktion.

[Brillus]

hat man boost schon verraten?

Ne insgesamt wurde Taktraten explizit nicht erwähnt.

[Screemer]

@Screemer

Komm mal runter. Niemand spricht hier von Hass. Es geht darum solchen Leuten keine Bühne zu geben, wie auch all den anderen Clickbait-Seiten und Sensations-Youtubern. Hinzu kommt, dass er eine, gelinde gesagt, unangenehme Gestalt ist, ohne journalistischen Ethos und nicht ohne Grund in mehreren Foren bzw. in großen Subreddits gebannt wurde.

die frage ist wer da von wo runter kommen muss. es gibt keinen post in dem adored erwähnt wird bei dem du meinst, wenn du denn darüber stolperst, deinen bekannten sermon ablassen zu müssen. ich kann mich auch noch daran erinnern als bei charly und vgcharts, jedes mal das gleiche abgezogen wurde. was wurde charly für die paywall verlacht und was ist heute? lass einfach mal dein andauerndes gehate. faktenlage zu adored ist bekannt. reicht jetzt von meiner seite aber auch. wegen mir musst du dich auch nicht weiter rechtfertigen.

[Opprobrium]

Ne insgesamt wurde Taktraten explizit nicht erwähnt.
Ist das überhaupt möglich? Also etwas explizit nicht zu erwähnen? ;)

[Eldoran]

Ist das überhaupt möglich? Also etwas explizit nicht zu erwähnen? ;)
Ich glaube im Transkript auf anandtech etwas von noch nicht finalen Taktraten gelesen zu haben.

[Brillus]

Ist das überhaupt möglich? Also etwas explizit nicht zu erwähnen? ;)

No we don't tell you the clock frequencies. (Zumindest so ähnlich das genau Zitat hab ich nicht im Kopf, war beim Vergleich mit dem Intel System).

[Birdman]

Spekulation: 2.1Ghz BaseClock beim 64 Core Modell

[Benutzername]

Meltdown hatte man bei AMD eh nicht, aber Spectre und Konsorten werden uns bestimmt noch eine Weile begleiten. Ich vermute, dass man die Designs erstmal "härtet" um die Attacken zu erschweren, aber völlig verhindern kann man sie sicherlich noch nicht. Dennoch ein Vorteil ggü. Intel, so lange die das nicht bieten können - wobei die sicherlich auch schon dran sind).

Also für Zen2 wollen sie das in Hardware beheben. (Und dann intel in der Werbung unter die Nase reiben wette Ich)



hier noch eine Golem Meldung, auch wenn da nicht wirklich neues drinsteht soweit Ich das sehen kann: https://www.golem.de/news/prozessoren-amd-verteilt-bei-zen-2-cores-und-i-o-auf-mehrere-chips-1811-137547.html

[amdfanuwe]

Möglich wäre:

Rome als LGA mit 2-8 +1 (OC SI, 128 Lanes)
TR mit 2-4x +1 (QC SI, 64 Lanes)
Rome als BGA für Embedded mit 1-4 +1 (DC-QC SI, 32-64 Lanes)
...
AM4 braucht auf jeden Fall einen eigenen 12/14nm Controller. Dem keine IGP wenigstens im Format von Vega 6-8 zu verpassen ist eigentlich nicht zu rechtfertigen.
...
Die 7nm "ULV" APU dürfte 2020 ein separater Chip werden.
Möglich wäre:

Rome als LGA mit 1-8 +1 (OC SI, 128 Lanes)
TR mit 2-8x +1 (QC SI, 64 Lanes)
Rome als BGA für Embedded mit 1-4 +1 (DC-QC SI, 32-64 Lanes)
wäre zu groß. Da das I/O dem vom Threadripper entspricht wäre ein kleiner I/O für Threadripper und embedded denkbar, embedded nur mit 1-2 +1.

AM4: Meine Vorstellung: RavenRidge2018 hat noch 2 IFs verpasst bekommen und da hängt man die Chiplets an.
Also 1-2 + RR18
Im Grunde könnten ja alte Pinnacle Ridges mit defekten Kernen verwendet werden. IFs sind ja vorhanden.

[Benutzername]

Möglich wäre:


Im Grunde könnten ja alte Pinnacle Ridges mit defekten Kernen verwendet werden. IFs sind ja vorhanden.


Stimmt eigentlich. Aussortierte Chips recyclen. Außerdem kann AMD jetzt schneller Grafik oder CPU bei den kombinierten Prozessoren tauschen, weil es ja zwei Teile sind. Könnten sie nicht sogar die Grafikeinheit mit einem PCIe interface Chip auch als einzelne GraKa verkaufen? Möglichkeiten über Möglichkeiten durch die Separierung.


==========================


hatten wir den schon?

https://wccftech.com/amd-zen-2-ryzen-epyc-cpus-higher-than-expected-ipc-clocks/

[Felixxz2]

Die Möglichkeiten sind wirklich riesig. Alleine dass man CPU und GPU Einheiten frei mit verschiedenen I/Os kombinieren kann oder auch beides unabhängig voneinander updaten kann z.B. für DDR5.

Und das alles bei extrem niedrigen Kosten durch die kleinen Dies. Da haben nV und Intel sich mit ihren Riesen-Dies schon deutlich angreifbar gemacht, auch wenn diese natürlich aktuell erstmal schneller sind.

EDIT: Das könnte doch auch für Apple extrem Interessant sein: x86, ARM und dGPU auf einem Substrat und das ohne Intel und deren Preise.....

[iuno]

Ich bin echt gespannt was da noch so alles kommt. GPU Teil der APU auch als Chiplet? Wird es ueberhaupt dann ueberhaupt noch kleinere (4C) Chiplets fuer APUs geben? Die mit 8C sind ja schon relativ winzig und es wuerde die Ausbeute weiter erhoehen. Wie viele verschiedene I/O dice? Oder Chiplets doch nur fuer Epyc und TR und nochmal eine Monolithische 7nm APU mit 8C(?) und Grafik? 2019 wird interessant werden.

Was das I/O die abseits von DDR4 und PCIe4 hat haben sie nicht gesagt oder? USB, SATA, Ethernet, ...?


hier noch eine Golem Meldung, auch wenn da nicht wirklich neues drinsteht soweit Ich das sehen kann: https://www.golem.de/news/prozessoren-amd-verteilt-bei-zen-2-cores-und-i-o-auf-mehrere-chips-1811-137547.html

Multichip-Packages gibt es bald auch bei Mainstream-CPUs: AMD packt die x86-Kerne und die Busse inklusive Speichercontroller in getrennte Chips. Das Design kann man durchaus revolutionär nennen. [...] Mindestens drei Dies machen einen Zen 2 aus.
Wurde das wirklich schon so gesagt? Dachte, es gab noch ueberhaupt gar keine Infos bzgl. AM4.

[mboeller]

HBM kann man nicht einfach so auf "Substrat" setzen.(:()

muss ja für Picasso kein Substrat sein, es kann auch ein passiver oder aktiver Interposer sein. Bei einem aktiven Interposer würde man sogar den IO-Chip einsparen. Dafür ist dann der Interposer aufwendiger und teurer.

Das ergibt dann nette Möglichkeiten.
1x CPU; 1x GPU (16 od. 32 CU); 2 x HBM (16GB) ... auf einem "kleinen" aktiven Interposer.

[Tobalt]

Natürlich sind die Möglichkeiten riesig. Deshalb baut man ja auch Mainboards nach diesem Prinzip ;-)

Frage ist eben die inter- Die cache latenz.

eine variante wäre auch den L3 recht knapp zu halten und auf dem IO Die einen L4 unterzubringen

[mczak]

Ich bin echt gespannt was da noch so alles kommt. GPU Teil der APU auch als Chiplet?

Für die APUs kann ich mir ehrlich gesagt nichts anderes vorstellen als single die. Die GPU will man jedenfalls sicher auch in 7nm fertigen, glaube nicht dass dieser Ansatz mit multiplen Dies da wirklich Sinn macht.

Was das I/O die abseits von DDR4 und PCIe4 hat haben sie nicht gesagt oder? USB, SATA, Ethernet, ...?

Da ja alles Socket-kompatibel ist schätze ich mal da ist nichts dabei das Epyc nicht auch kann? Also 128 pcie lanes, einige davon alternativ für SATA (8) nutzbar, und ein paar für USB 3.0 (16), aber kein Ethernet (und 64 der 128 können stattdessen für Socket-to-Socket Kommunikation verwendet werden). Wobei da ja jetzt pcie 4.0 unterstützt wird, das ist schon mal ein Unterschied... Bin jetzt gerade auch gar nicht sicher ob die USB/SATA Fähigkeiten des Chips bei Epyc überhaupt nutzbar sind...

[YfOrU]

Ja, sind nutzbar. Server Controller Hub und SATA bei Epyc (1):
https://cdn01.hardwareluxx.de/razuna/assets/1/148DFBB434E043138006996B81B3E320/img/EF95CB9D351A4A3EA42B2DEE906DC91E/amd-epyc-launch-austin-09_EF95CB9D351A4A3EA42B2DEE906DC91E.jpg
https://cdn01.hardwareluxx.de/razuna/assets/1/148DFBB434E043138006996B81B3E320/img/667F39173ED8470EB55A75A109FF2788/amd-epyc-launch-austin-10_667F39173ED8470EB55A75A109FF2788.jpg

Quelle: https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/43430-amd-stellte-12-epyc-prozessoren-mit-bis-zu-32-kernen-offiziell-vor.html

Mit einem zentralen I/O Controller reicht in Zukunft eine integrierte "mini FCH" welche heute 4x vorhanden ist. SATA geht bei Epyc bis 32x: (S6)
https://www.amd.com/system/files/2017-05/TIRIAS-AMD-Single-Socket-Server.pdf

Die 8x SATA kommen aus der Graphik der damaligen Präsentation aber das ist wohl nur zu Illustration der Aufteilung gewesen. PCIe x1 kann immer auch für SATA eingesetzt werden.

[robbitop]

Sehe ich auch so. Die GPU profitiert ja auch vom Shrink. Mehr Transistoren für die Navi mArch und mehr Ausführungseinheiten. Bezüglich Bandbreite kann man, wenn man mit Pascal oder Turing vergleicht, ja noch einiges an Effizienz aus der mArch holen. Würde mich nicht wundern, wenn AMD hier nachzieht. Entsprechend wäre HBM nicht nötig. Zumal der Markt für eine große APU auch recht klein ist. (kommt dann in das Preisterritorium von dGPUs bei nicht unbedingt höherer Leistung).

Ich tippe bei der 7 nm APU auch auf ein eigenes Die zum Jahresende 2019.

Wenn der I/O die wirklich 400 sqmm groß ist, wird es für Ryzen sicherlich eine kleinere Variante geben. Das Bild mit den 2x Chiplets ist vielleicht ein Hint darauf?

[Brillus]

Sehe ich auch so. Die GPU profitiert ja auch vom Shrink. Mehr Transistoren für die Navi mArch und mehr Ausführungseinheiten. Bezüglich Bandbreite kann man, wenn man mit Pascal oder Turing vergleicht, ja noch einiges an Effizienz aus der mArch holen. Würde mich nicht wundern, wenn AMD hier nachzieht. Entsprechend wäre HBM nicht nötig. Zumal der Markt für eine große APU auch recht klein ist. (kommt dann in das Preisterritorium von dGPUs bei nicht unbedingt höherer Leistung).

Ich tippe bei der 7 nm APU auch auf ein eigenes Die zum Jahresende 2019.

Wenn der I/O die wirklich 400 sqmm groß ist, wird es für Ryzen sicherlich eine kleinere Variante geben. Das Bild mit den 2x Chiplets ist vielleicht ein Hint darauf?

Wenn die Ryzen mit Chiplett machen sehe ich nicht warum eine Monolithische APU, dann gehe ich von einem 2 Port Ii hin aus bei dem man für den 2. Port zwischen GPU und CPU wählen kann. Display analog stuff und evtl. Sachen wie Video Decoder sähe ich dann auch im IO Part.

[Armaq]

Muss die Software dafür angepasst werden?

[robbitop]

Wenn die Ryzen mit Chiplett machen sehe ich nicht warum eine Monolithische APU, dann gehe ich von einem 2 Port Ii hin aus bei dem man für den 2. Port zwischen GPU und CPU wählen kann. Display analog stuff und evtl. Sachen wie Video Decoder sähe ich dann auch im IO Part.
:confused: Geht das auch auf deutsch?

Ryzen als Chiplet ist noch nicht bestätigt. Auch das kann durchaus noch monolithisch werden. Ein I/O Chip kostet zusätzliche Latenz und Energie für alle Offchip Zugriffe. Für Spiele nicht so ideal. Wenn Ryzen einen I/O Chip bekommen sollte, wird der sicherlich kleiner.

Der I/O Die macht ja für Server besonders viel Sinn wegen der Skalierung der Anzahl der Chips. APUs und auch Ryzen wurde bisher ja nicht skaliert. Somit auch weniger Sinn für ein Chiplet.

[Opprobrium]

Man müsste ja nicht unbedingt HBM verwenden. Theoretisch wäre doch sogar eine direkte Anbindung des GPU Chiplets den RAM (eventuell sogar mit extra Slots auf dem Mainboard)

[YfOrU]

Wenn die Ryzen mit Chiplett machen sehe ich nicht warum eine Monolithische APU, dann gehe ich von einem 2 Port Ii hin aus bei dem man für den 2. Port zwischen GPU und CPU wählen kann. Display analog stuff und evtl. Sachen wie Video Decoder sähe ich dann auch im IO Part.

Sobald man aus der GPU Teile raus nimmt ist das Chiplet entweder für nichts anderes mehr zu verwenden oder man braucht auch als dGPU einen MCM.

Das macht denke ich keinen Sinn da es sich hier im Kontext der APU schlussendlich immer um eine Entry bis maximal (unterer) Mainstream Lösung handelt. Wenn dann würde man eher eine dedizierte GPU im relativen Format von Polaris 11/Vega 12 neben PCIe x4-8 fit für die Anbindung per IF machen.

[Gipsel]

Da ja alles Socket-kompatibel ist schätze ich mal da ist nichts dabei das Epyc nicht auch kann? Also 128 pcie lanes, einige davon alternativ für SATA (8) nutzbarBei Epyc sind 8 Lanes pro Die für SATA nutzbar, also insgesamt bis zu 32 SATA-Ports. Das bewirbt AMD bei Epyc auch so ("Schließen Sie bis zu 32 SATA-Geräte an, ohne die Kosten eines HBA [host bus adapter, also externem Controller].").
und ein paar für USB 3.0 (16)Das sind aber extra PHYs, die gehen also nicht von den 128 PCIe/GPIO-Lanes ab.
aber kein EthernetIm Prinzip wohl schon. Es taucht zumindest im BKDG(edit: keine Ahnung wegen dem BKDG, habe ich nicht gesehen sondern nur verwechselt) in der Processor Programming Reference auf.

https://en.wikichip.org/w/images/e/ea/zen_soc.png
• PHYs can support the following controller types: PCIe, WAFL, xGMI, SATA, and Ethernet (SGMII 1000/100/10, 10GBASE-KR, 1000BASE-KX protocols).
[..]
• Ethernet complex:
Up to 4 lanes of 10/100/1000 SGMII, or 10GBASE-KR, or 1000BASE-KX Ethernet operation
2 instances of a “lite" controller configuration
2 instances of a “heavy" controller configuration
Aber die Nutzung ist im Moment vielleicht fraglich.
Bei den Epyc Embedded Varianten ([bis zu] zwei Dies) steht das explizit mit dran (https://www.amd.com/de/products/embedded-epyc-3000-series), daß die 8x 10GBit Ethernet integriert haben (product brief als pdf (https://www.amd.com/Documents/3000-Family-Product-Brief.pdf)), also 4 pro Die wie im PPR erwähnt.

Bin jetzt gerade auch gar nicht sicher ob die USB/SATA Fähigkeiten des Chips bei Epyc überhaupt nutzbar sind...Sind sie.

[amdfanuwe]

Betrachtet das mal alles von den Entwickungskosten her. Ein eigener 7nm Chip für Ryzen ist teuer. Da geht es schneller und billiger einen 7nm CPU Chiplet zu nehmen und einen I/O in 14/12nm dazu zu entwickeln. Der ganze I/O Kram ist ja schon in einem Zeppelin oder Pinnacle vorhanden, also kaum Designaufwand oder man nimmt gleich einen dieser Chips mit defekten Cores.
Steckt man nun noch GPU in den I/O hinzu hat man praktisch eine APU ohne Cores. Wie man an RavenRidge sieht, machen mehr als 11CUs bei DDR4 Anbindung keinen Sinn. Größere GPU brauchen dann HBM wodurch wieder ein Interposer nötig wird. Dann ist man aber auch schnell im TDP Limit.

[YfOrU]

Würde mich überraschen wenn das mit den alten Designs vernünftig funktioniert. Da ist ziemlich sicher deutlich mehr verändert worden. Zum einen um die Leistungsaufnahme der IF zu reduzieren und zum anderen bezogen auf Bandbreite und Latenz. Mit Chip to Chip wie bei Epyc/TR kann man im Consumer Segment bei einem ausgelagerten IMC nicht ankommen. Beispiel TR WX mit den beiden per IF angebunden Chips ohne eigenen aktiven IMC.

[r-or]

Ein I/O Chip kostet zusätzliche Latenz und Energie für alle Offchip Zugriffe. Für Spiele nicht so ideal. Wenn Ryzen einen I/O Chip bekommen sollte, wird der sicherlich kleiner.
Nicht unbedingt, zumindest wenn es nicht nur ein IO Chip ist. Fraglich wie realistisch das ist, aber was wäre wenn sie einen großen L4 Cache dort einbauen?
Edit: besonders in Betracht einer möglichen APU... Hab gerade nachgelesen dass der 128MB EDRAM von haswell laut Intel der IGPU eine vergleichbare Bandbreite von >100GB/s brachte. HBM ist aber eher ungeeignet, da es a) interposer benötigt und b) keine bessere Latenz besitzt als normaler dram.

[Dural]

Schon bemerkenswert wie sich AMD gewandelt hat, vor gerade mal rund 10 Jahren hat AMD pausenlos erzählt das ein Die SoC mit allem drin die Zukunft sei und Intel nicht mal fähig ist richtige Dual Core CPUs Herzustellen.

Heute sind sie soweit und lagern so viel es nur geht in separate Die aus. Eigentlich wie in der Anfangszeit des PCs. Fusion kann man somit als gescheitert ansehen, und das überrascht mich auch nicht, den das war für mich von Anfang an klar das dies im High-End Bereich nicht funktionieren kann.

Die Idee dahinter ist vor allem aus Kostensicht mit 7nm sicherlich sinnvoll. AMD ist damit in der Lage für jeden bedarf relativ schnell und günstig was zusammen zu stellen.

[robbitop]

Ja ich denke auch, dass die IF extrem viel Fokus bekommen hat und deutlich schneller und energieeffizienter geworden ist. Das war ja bis dato eines der größten Potenziale IMO.

[2B-Maverick]

Schon bemerkenswert wie sich AMD gewandelt hat, vor gerade mal rund 10 Jahren hat AMD pausenlos erzählt das ein Die SoC mit allem drin die Zukunft sei und Intel nicht mal fähig ist richtige Dual Core CPUs Herzustellen.

Heute sind sie soweit und lagern so viel es nur geht in separate Die aus. Eigentlich wie in der Anfangszeit des PCs. Fusion kann man somit als gescheitert ansehen, und das überrascht mich auch nicht, den das war für mich von Anfang an klar das dies im High-End Bereich nicht funktionieren kann.

Die Idee dahinter ist vor allem aus Kostensicht mit 7nm sicherlich sinnvoll. AMD ist damit in der Lage für jeden bedarf relativ schnell und günstig was zusammen zu stellen.

Es ist ein riesiger Unterschied, ob die Anbindung an Dies auf dem Mainboard geschieht (externen Chipsatz) oder an Dies auf dem selben Package per Interposer oder ähnl..
Gerade die Lösung mit 7nm / 14nm Kombinationen finde ich genial.

[Dural]

Das sicherlich, ist halt einfach der Technischer Fortschritt. :)

[w0mbat]

Was ich am erstaunlichsten finde: AMD hat mit Zen2 quasi wieder alles über Board geworden und einen komplett neuen Ansatz gefahren.

Intel war so "erfolgreich", weil sie ja immer sehr konservativ vorgegangen sind. Tick-Tock. Kleine Architekturänderungen auf einem bekannten Prozess und eine bekannte Architektur auf einem neuen Prozess.

Mit Zen hat AMD eine komplett neue Architektur auf einem komplett neuen Prozess gebracht und mit dem CCX+IF Design dazu noch einen bisher völlig neuen Ansatz gewählt. Viel Risiko aber war auch sehr erfolgreich.

Und was machen sie mit Zen2? Wieder alles über den Haufen werfen. Jetzt ein "Chiplet Design", ausgelagertes I/O in einem anderen Prozess, die Kerne selber in einem ganz neuen. Wieder volles Risiko. Aber das muss AMD auch liefern, wenn sie Intel schlagen wollen. AMD muss besser und günstiger sein.

Das finde ich so krass. Viele haben mit einem 6C CCX gerechnet aber insg. dem gleichen Ansatz. Nene, AMD bleibt doch nicht stehen. Stellt euch mal vor, Intel hätte in den letzten 10 Jahren so vorgelegt, wir hätten jetzt 1024 Kerne in 5nm auf Lazerkristallen die im Vakuum schweben :D

Und was mach Intel jetzt? Sie kleiben zwei CPUs zusammen :ugly:

[victore99]

wenn man die CPU Chiplets genauso anbinden kann wie ein CPU Chiplet, dann könnte man die CPU Chiplets überall verwenden: DT Ryzen 2x CPU Chiplet, APU 1x CPU 1x GPU Chiplet. wäre praktisch, weil man dann alles auf AM4 mit demselben I/O Hub ausstatten könnte.

Fraglich halte ich nur, was für Chiplets verwendet werden. WENN die 12C im Consumer bestätigt sind, halte ich es für verschwendung, da die 8C Chiplets zu verwenden - vvtl baut AMD da nochmal extra 6C Chiplets, denn bei so Mini-Dies sollte der Anteil an Teildefekten nicht annähend so groß sein.

genauso fraglich find ich aktuell noch, ob sie überhaupt über 8C hinaus gehen.. die 8C sind aktuell eh schon mehr was fürs Ego, und die Zocker, an die viele der CPUs dieses Segments gehen, haben davon eher so gar nichts.

Nicht unbedingt, zumindest wenn es nicht nur ein IO Chip ist. Fraglich wie realistisch das ist, aber was wäre wenn sie einen großen L4 Cache dort einbauen?
flashbacks an Broadwell im Consumer, hatte ja auch EDRAM.

könnte übrigens auch das Bandbreiten-Problem bei den CPUs (Dualchannel bei höher Taktenden 12C CPUs) etwas entschärfen, wäre ein ähnlicher Cache im IO-Hub verbaut. und die APUs würden davon eh profitieren.

[w0mbat]

Wissen wir eigentlich schon was so alles im I/O Chip drinnen ist? Also klar IF, RAM IP, PCIe 4.0, und so weiter. Was ist zB mit einem eDRAM? Oder sosństigen Überraschungen. 400mm² im 14nm ist ziemlich groß, da könnte viel rein passen.

[Brillus]

:confused: Geht das auch auf deutsch?

Ryzen als Chiplet ist noch nicht bestätigt. Auch das kann durchaus noch monolithisch werden. Ein I/O Chip kostet zusätzliche Latenz und Energie für alle Offchip Zugriffe. Für Spiele nicht so ideal. Wenn Ryzen einen I/O Chip bekommen sollte, wird der sicherlich kleiner.

Der I/O Die macht ja für Server besonders viel Sinn wegen der Skalierung der Anzahl der Chips. APUs und auch Ryzen wurde bisher ja nicht skaliert. Somit auch weniger Sinn für ein Chiplet.

Dein Post oben impliziert das du von Ryzen mit Chiplet und APU als monolithischen Chip ausgehst. Was ich für Quatsch halte entweder beides Chiplet oder beides Monolitisch.

[victore99]

Wissen wir eigentlich schon was so alles im I/O Chip drinnen ist? Also klar IF, RAM IP, PCIe 4.0, und so weiter. Was ist zB mit einem eDRAM? Oder sosństigen Überraschungen. 400mm² im 14nm ist ziemlich groß, da könnte viel rein passen.
naja, viel von dem Interfacekrams skaliert ja eh nicht vernünftig mit dem Fertigungsverfahren mit. dass die 128 Lanes bspw. auf 7nm bedeutend kleiner wären, glaub ich nicht.

[w0mbat]

Das war ja auch nicht meine Frage. Ich überlege mir eben was den in dem I/O Chip, abgesehen von den üblichen Verdächtigen, alles so drin sein könnte.

Also wirklich nur I/O oder zB auch nochmal ein extra "L4 cache" oder gergleichen. Weil 400mm²+ in 14nm sind schon viel, auch mit 128 PCIe 4.0 lanes.

[Rancor]

Also wenn die I/O Komponenten aus der CPU wandern, dann kann doch Zen 2 garnicht kompatibel zu den bisherigen Boards sein.

[dildo4u]

Der Aufbau für den Server erlaubt es halt deutlich früher zu liefern, ich wette Ryzen 3000 hat das alles Drin kommt dafür aber erst im Sommer.

[w0mbat]

Also wenn die I/O Komponenten aus der CPU wandern, dann kann doch Zen 2 garnicht kompatibel zu den bisherigen Boards sein.
Wie kommst du denn auf diese Idee? Den Pins an der CPU bzw. am Sockel ist es doch völlig egal woher die Daten kommen. Zum die I/O ja weiterhin auf der CPU liegt, eben nur nicht im selben Die wie die Recheneinheiten.

[unl34shed]

Also wenn die I/O Komponenten aus der CPU wandern, dann kann doch Zen 2 garnicht kompatibel zu den bisherigen Boards sein.

Warum? Auch bei Zen1 hing das ganze IO am IF nur eben auf dem selben Die.

[Armaq]

Also wenn die I/O Komponenten aus der CPU wandern, dann kann doch Zen 2 garnicht kompatibel zu den bisherigen Boards sein.
Warum sollte das auf AM4 nicht gehen? Da kommt kein so riesiger IO Chip und 64 Kerne drauf. Das ganze Thema wird mehr als halbiert, oder aber es bleibt dabei und da ist ein Monster L4 Cache drauf, aber dann werden die Preise steigen.

Wenn sie durch die 7nm Taktpotential haben, dann werden sie 8-16 Kerne mit mehr Mhz bringen auf den Desktop. Für HEDT können sie ja das Design verwenden, 1500€ plus geht da ja in Ordnung.

[YfOrU]

Dein Post oben impliziert das du von Ryzen mit Chiplet und APU als monolithischen Chip ausgehst. Was ich für Quatsch halte entweder beides Chiplet oder beides Monolitisch.

Das letzte reine Desktop Consumer CPU Design ist von ? Sehr sehr lange her. Das macht nicht mal Intel bei um Faktoren höheren Stückzahlen. Ein monolitisches Design ohne IGP nur für Desktop kann man nahezu ausschließen. Will hier natürlich kaum einer hören aber das wäre ein Nischenprodukt. Für AMD damit grundsätzlich viel zu kostspielig.

Also wäre es logisch einen weiteren I/O Controller zu entwickeln welcher sich für mehrere Produktdesigns (nicht nur Desktop) eignet und die CPU Chiplets weiter zu verwenden. Eine große APU, Embedded, Low Cost Server etc.

Die "richtige" APU ist bezogen auf Stückzahlen ein ganz anderes Kaliber. Richtung 3/4 vom gesamten Volumen und da ist dann ein MCM mit beispielsweise drei Chips kaum wünschenswert weil in Relation zu beispielsweise 130-140mm² einfach nur sau teuer. Die Vorteile der Chiplets sind vor allen die Vermeidung sehr großer Chips und gleichzeitig die R&D Kosten bei Designs mit kleiner und mittlerer Stückzahl aufgrund der Modularität in Grenzen zu halten. Je kleiner das Design und je höher die Stückzahl desto uninteressanter wird der Ansatz aber auch wieder.

[Rancor]

Okay... Dann habe ich es falsch verstanden :)

[Der_Korken]

Irgendwas wird im IO-Chip sicherlich gecached werden, um die Cache-Kohärenz irgendwie hinzubekommen. Wenn ein Chiplet Daten anfragt, muss der IO-Chip wissen, ob einer von den anderen Chips die Daten schon hat und mglw. sogar schon verändert hat. Würde der IO-Chip einfach stur aus dem RAM laden, gibt es Schreibkonflikte. Allerdings dürfte es viel zu viel Strom verbrauchen in so einem Fall jeden Chiplet explizit nach den Daten zu fragen. Geht man von 256MB L3 Cache aus, wären das 4 Mio. Cachezeilen. Der Tag pro Cache-Zeile dürfte so 5 Byte lang sein (reicht für 46Bit Addressraum = 64 TB, also mehr als die max. 4TB), also insgesamt 20MB an Tags. Das könnte man locker auf dem IO-Chip unterbringen. Jedenfalls deutlich besser als einen L4 Victim-Cache, der schon mindestens so groß wie alle L3 kombiniert sein sollte. Mal überschlagen: Ein CCX in 14nm ist 44mm² groß, davon etwas weniger als die Hälfte für 8MB Cache - sagen wir mal 1MB = 2mm². Dann müssten 256MB L4 irgendwas um die 500mm² haben - passt nicht! Selbst die Hälfte davon wäre völlig aberwitzig.

[Complicated]

@hilo

Nein, Gott und die Welt nicht. Es gab aber immer wieder Leute die von einem Chiplet-Design gesprochen haben (nicht hier), insbesondere weil über die letzten Jahre immer wieder Papers und Patente in der Richtung veröffentlicht wurden. Ich persönlich habe da z.B. eher immer an CPU+GPU Designs gedacht die noch etwas in der Zukunft liegen. Leider ist es etwas schwierig in Foren, Twitter und Co. nach solchen Gesprächen und Ideen zu suchen.

Seit Mai 2015 gibt es Folien von AMD dazu und seitdem auch einen Thread im P3D der das Thema verfolgt. AMD hat erstmal mit "M-Space" in 2007 die Chiplet-Architektur beleuchtet. Ist auch im Thread bei P3D zu finden.
https://www.planet3dnow.de/vbulletin/threads/422600-AMD-Interposer-Strategie-Zen-Fiji-HBM-und-Logic-ICs

[Brillus]

Das letzte reine Desktop Consumer CPU Design ist von ? Sehr sehr lange her. Das macht nicht mal Intel bei um Faktoren höheren Stückzahlen. Ein monolitisches Design ohne IGP nur für Desktop kann man nahezu ausschließen. Will hier natürlich kaum einer hören aber das wäre ein Nischenprodukt. Für AMD damit grundsätzlich viel zu kostspielig.

Also wäre es logisch einen weiteren I/O Controller zu entwickeln welcher sich für mehrere Produktdesigns (nicht nur Desktop) eignet und die CPU Chiplets weiter zu verwenden. Eine große APU, Embedded, Low Cost Server etc.

Die "richtige" APU ist bezogen auf Stückzahlen ein ganz anderes Kaliber. Richtung 3/4 vom gesamten Volumen und da ist dann ein MCM mit beispielsweise drei Chips kaum wünschenswert weil in Relation zu beispielsweise 130-140mm² einfach nur sau teuer. Die Vorteile der Chiplets sind vor allen die Vermeidung sehr großer Chips und gleichzeitig die R&D Kosten bei Designs mit kleiner und mittlerer Stückzahl aufgrund der Modularität in Grenzen zu halten. Je kleiner das Design und je höher die Stückzahl desto uninteressanter wird der Ansatz aber auch wieder.

Vor wir aneinander vorbei reden, was ist für dich eine normale APU? Bei Katzennachfolger sehe ich auch ziemlich sicher einen monolithischen die bei <100 mm² denk ist der Verschnitt und zusätzliche Interfaces doch zu viel.

Bei den Raven Ridge Nachfolger bin ich jedoch ziemlich sicher das wir das gleiche Prinzip wie PR Nachfolger sehen werden.

[ndrs]

und da ist dann ein MCM mit beispielsweise drei Chips kaum wünschenswert weil in Relation zu beispielsweise 130-140mm² einfach nur sau teuer.
Grundsätzlich stimme ich zu, aber eine Variante halte ich noch für möglich:
Ein 8C-CPU-Chiplet so, wie es präsentiert wurde + GPU inkl. Chipsatz. Dann wären die Speichercontroller nah an der GPU und die Bandbreite, mit der der Link belastet wird ist nicht so riesig.

Würde man den GPU/IO-Chip mit einem zweiten IF-Link bestücken könnte man das Design eigentlich auch verwenden, um den kompletten Desktop-Bereich bis zu 16C abzudecken und hätte immer eine GPU dabei.

[mboeller]

Der Aufbau für den Server erlaubt es halt deutlich früher zu liefern, ich wette Ryzen 3000 hat das alles Drin kommt dafür aber erst im Sommer.

nicht nur früher sondern sehr wahrscheinlich auch deutlich günstiger. 7nm ist ja noch kein eingefahrener Prozess. Der Kostenvorteil könnte also gegenüber einem monolithischem Die bis zum Faktor 4 betragen. Selbst gegenüber dem Zen1-Ansatz mit 4 Die auf einem Träger sollte das neue System noch günstiger sein.

https://www.techpowerup.com/245521/on-the-coming-chiplet-revolution-and-amds-mcm-promise

[BoMbY]

Auf Reddit hat jemand ein Bild gebastelt (https://www.reddit.com/r/Amd/comments/9uy4ni/consumer_zen2_discussion_8c_apu_16c_am4_32c/) was zeigt wie das auf AM4 ungefähr aussehen könnte/müsste, wenn es so kommt:

https://i.redd.it/ibihlxq0svw11.jpg

[BoMbY]

Weil 400mm²+ in 14nm sind schon viel, auch mit 128 PCIe 4.0 lanes.

Um alle Komponenten sinnvoll zu verbinden muss das IO-Chiplet eigentlich auch ein ca. 4 TBit/s Switch sein, das braucht alleine auch schon Platz.

[davidzo]

Ich schätze dass es doch ein monolithisches Design für den Desktop geben wird. Anders kann ich mir das nicht zusammenreimen. Allerdings lag ich schon bei der 8+1 Lösung falsch, die ich für vollkommen unrealistisch gehalten habe.

1. Ein MCM aus 14+7nm braucht getrennte Voltage Domains und die auch noch in ganz anderen Leistungsverteilungen als eventuell bei AM4 vorhandene. On Package wird kein Platz für sowas sein und auch keine Kühlung. Nicht vergessen: AM4 ist 2016 für Bristol Ridge gelauncht worden, also viel älter als SP3 und bei letzterem hat AMD von Anfang an mit Rome geplant.
2. Den Memorycontroller wieder aus der CPU in eine Northbridge zu packen ist ein großer Rückschritt für Consumer-workloads und Spiele. Ein IMC hat für 4C, 8C einfach die geringsten Latenzen.
3. Das Fabric ist einer der Haupt-Energiefresser bei Summit-Ridge und Raven Ridge. Unter Load ist AMD bereits mehr als Konkurrenzfähig, verbrauchen 8 Zen-Kerne doch in etwa soviel wie vier höher getaktete Intel kerne. Bei Mobile ist der Load-Verbrauch ebenfalls vertretbar, aber der höhere idle-verbrauch sorgt für schlechtere Akkulaufzeiten. Das die Adoption von RavenRidge im überaus wichtigen mobile-Bereich so niedrig ist, liegt hauptsächlich am Power Management. Ein Chiplet-Design wäre hier garantiert ein Rückschritt.
4. AMD hat bei Zeppelin versucht mit einem Interconnect sowohl Desktop als auch Server zu adressieren, was in beiden Bereichen Nachteile hatte. Die ganzen Inter-core Latenzprobleme passieren erst bei 8C aufwärts, daher verwendet auch Intel UPI erst ab Skylake-X und bleibt bei den Consumerprozessoren beim latenzarmen Ringbus. AMD wird darüber nachgedacht haben die Interconnectstrategie ebenfalls aufzuspalten, ein großteil des DIEs geht sonst für Infinity Fabric drauf welches man im B2C gar nicht benötigt. Bei raven ridge, einem reinen B2C chip hat man z.B. auch fast nur internes on DIE fabric und nur 8x PCIelanes die raus gehen.

Würde mich überraschen wenn das mit den alten Designs vernünftig funktioniert. Da ist ziemlich sicher deutlich mehr verändert worden. Zum einen um die Leistungsaufnahme der IF zu reduzieren und zum anderen bezogen auf Bandbreite und Latenz. Mit Chip to Chip wie bei Epyc/TR kann man im Consumer Segment bei einem ausgelagerten IMC nicht ankommen. Beispiel TR WX mit den beiden per IF angebunden Chips ohne eigenen aktiven IMC.
Exakt, die ganze Chip-to-Chip Bandbreite wird für Consumer nicht gebraucht und trotzdem steigt die Latenz was sich direkt auf die Gaming-Performance auswirkt.
Alleine für das Konsolen-IP Geschäft wird man schon etwas anderes anbieten müssen...


8 Cores pro Chiplet. Ob das Ding 1 oder 2 CCX hat wurde nicht gesagt. Durch den neuen Aufbau ist das aber eigentlich egal. Der Chip ist jetzt UMA nicht mehr NUMA und alle Begründungen von mir warum doppelt so viele CCX sehr problematisch wären treffen damit nicht mehr zu.

Ich glaube nicht dass man UMA so einfach umsetzen kann oder dass es Sinn macht. Für echtes UMA müsste man entweder die Core-zu-Core-Kommunikation ganz unterbinden (COMA) und immer den Umweg über den RAM oder einen L4 erzwingen, was massiv Leistung kostet, oder jeder Core müsste eben 64 Core-zu Core Fabric Verbindungen besitzen, was das IF um einige Größenordnungen anwachsen ließe und dann im Vergleich ebenfalls die Bandbreite zum RAM verringert.

Das 14nm IO-die klingt nach den aktuellen Berechnungen auch nicht so als wäre da noch viel Platz für einen derart großen inklusiven L4 Cache.

Es macht einfach Sinn dass die Cores eines Chiplets sich Caches teilen und dadurch auch schneller miteinander reden können als die Cores in unterschiedlichen Chiplets.
Das heißt kein hundertprozentiges UMA, aber immerhin näher dran als vorher...

[HOT]

Also wenn die I/O Komponenten aus der CPU wandern, dann kann doch Zen 2 garnicht kompatibel zu den bisherigen Boards sein.
der 14nm-Controller (der für Consumer auch 12nm sein kann i.Ü.) braucht doch eh kaum Saft, den kann man lässig über die I/O-Spannung versorgen, wie bisher auch. Für Desktop (also 24 Lanes, zwei IF-Anschlüsse für zwei CCX-Chips und Zen-I/O, also 4x USB und 2 RAM-Ctr.) ist der Chip eh kaum größer als 100mm² schätz ich. Das bleibt exakt Zen I/O minus 8 PCI-Lanes und doppelte CCX-Breite. Bei Zen 1 frisst das ganze Gedöns etwa 120mm², allerdings hat der auch 32 Lanes und 4 IF-Links.

[victore99]

der 14nm-Controller (der für Consumer auch 12nm sein kann i.Ü.) braucht doch eh kaum Saft, den kann man lässig über die I/O-Spannung versorgen, wie bisher auch. Für Desktop (also 24 Lanes, zwei IF-Anschlüsse für zwei CCX-Chips und Zen-I/O, also 4x USB und 2 RAM-Ctr.) ist der Chip eh kaum größer als 100mm² schätz ich. Das bleibt exakt Zen I/O minus 8 PCI-Lanes und doppelte CCX-Breite. Bei Zen 1 frisst das ganze Gedöns etwa 120mm², allerdings hat der auch 32 Lanes und 4 IF-Links.
Lanes werden nicht reduziert, da 8 Lanes für Chipsatz, 16 für GPU und 4 für M.2 jetzt schon belegt sind.

[Armaq]

Es müssen mehr Lanes werden. Das kann man so nicht basteln.

[Pirx]

Es müssen mehr Lanes werden. Das kann man so nicht basteln.
? Wieso müssen es mehr werden?

[YfOrU]

Vor wir aneinander vorbei reden, was ist für dich eine normale APU? Bei Katzennachfolger sehe ich auch ziemlich sicher einen monolithischen die bei <100 mm² denk ist der Verschnitt und zusätzliche Interfaces doch zu viel.
...


Eine normale APU ist für mich das Format von KBL-U/R. AMDs Raven Ridge ist da schon ein gutes Stück größer. Da man mit einem Design auskommen muss ist es ein Kompromiss.

In Zukunft kann das Design proportional betrachtet kleiner ausfallen denn potentere APUs (fette "IGP") lassen sich entweder über Chiplets oder wie bei Intel (KBL-G, dGPU mit HBM on Package) realisieren. Da man sowieso immer das Problem der Speicherbandbreite hat bringt es auch nicht viel die integrierte GPU bei 7nm massiv aufzublasen. Klar, zusätzlich HBM auf das Package aber man schleppt dann den fetten Chip wieder durch alle Segmente. Da halte ich den mit KBL-G verfolgten Ansatz für wirtschaftlicher. Die Masse an APUs wird so oder so ohne dGPU und/oder HBM abgesetzt.

Mit Blick auf die 8C Chiplets welche einen recht großen L3 haben dürften (kann bei der APU reduziert werden) und nur einer moderat größeren IGP sollte das bei 7nm im Bereich von eher etwas unter 140mm² machbar sein. Für Mobile super da wie bei KBL-G eine echte IGP vorhanden wäre und die optional angebundene dGPU inkl. HBM komplett abgeschalten werden kann.

Grundsätzlich stimme ich zu, aber eine Variante halte ich noch für möglich:
Ein 8C-CPU-Chiplet so, wie es präsentiert wurde + GPU inkl. Chipsatz. Dann wären die Speichercontroller nah an der GPU und die Bandbreite, mit der der Link belastet wird ist nicht so riesig.

Bezogen auf den adressierbaren Markt wäre eine integrierte GPU (kleiner als bei Raven Ridge) das Optimum.

[BoMbY]

Es werden auf AM4 nicht mehr oder weniger Lanes. Und es müssten max. 24 sein, der Chipsatz ist mit x4 angebunden. Mit PCIe 4.0 wäre es aber möglich mit einem neuen Chipsatz sekundärseitig PCIe 3.0 x8 (statt 2.0 bisher) mit praktisch voller Bandbreite anzubieten, oder vielleicht bringt man endlich mal einen vollwertigen PCIe-Switch, der ja auch da drin integriert sein kann.

[Big Lebowsky]

Was an dem Chiplet Ansatz von AMD auffällt ist die Tatsache dass 8 Chiplets verwendet werden und nicht z.B. vier mit jeweils 16 Cores.
Natürlich kann man mit den geringeren Produktionskosten für kleine Chiplets argumentieren aber wenn man sieht das Vega V20 als 350mm^2 Chip in 7nm realisiert wird können die Produktionskosten in 7nm mit 16 Cores und ca.150mm^2 sooo extrem auch nicht mehr sein.

Allerdings könnte man spekulieren, dass AMD diesen Ansatz in 7nm aus Gründen des Risiko- und Produktmanagements so gewählt hat, das man Rome mit den kleinen Chiplets rel. preisgünstig und früh auf dem Markt bringen kann und weil man plant in 7nm so schnell wie möglich die Anzahl der Kerne weiter zu erhöhen (z.B. dann 12 Kerne pro Chiplet für insgesamt 96 Kerne auf dem Prozessor). Genug Platz auf dem Package wäre ja noch vorhanden und der fette IO-Hub könnte beibehalten werden...
24 Kerne pro Chiplet und ca. 230mm^2 wären dann wohl wieder zu teuer und risikoreich...

[Der_Korken]

Oder man hat die acht Kerne als (im wahrsten Sinne des Wortes) kleinsten gemeinsamen Nenner gewählt, damit man für AM4 keinen neuen Die braucht, abgesehen vom IO-Chip.

[Pirx]

Eine kleinere Standard-IGP könnte bei AM4 im 14 nm-Teil schon integriert werden (die wäre dann aber den Intels unterlegen?). Für die "APU" dann eine richtige als Chiplet mit HBM, der aber weiterhin nicht einfach aufs Substrat getackert werden kann, grml.

[Savay]

Oder man hat die acht Kerne als (im wahrsten Sinne des Wortes) kleinsten gemeinsamen Nenner gewählt, (...)

Könnte auch was mit der Skalierbarkeit zu tun haben und/oder der Auslegung der IF Breite.

[BoMbY]

Naja, oder man denkt weiter:

AM4/FP5 (Desktop, Mobile, Embedded): Ein "kleiner" 12LP (Picasso) und ein "großer" 7nm APU-Die (Matisse) nach alten Bauschema

AM5/FP6: 7nm Zen 2 Chiplets und DDR5 und 32 PCIe 4.0 Lanes, etc. mit neuem IO-Die ab Ende 2019/Anfang 2020

[Big Lebowsky]

Oder man hat die acht Kerne als (im wahrsten Sinne des Wortes) kleinsten gemeinsamen Nenner gewählt, damit man für AM4 keinen neuen Die braucht, abgesehen vom IO-Chip.

Oder man macht beides.
Jetzt Chiplets mit 8 Cores für Server und AM4 und dann schnell noch einen 12 Core Chiplet hinterher, wenn wirtschaftlich.

Übrigens zur virtuellen Größe des aktuellen Dies.

450mm^2 + 8*75 mm^2 macht zusammen 1050mm2.
Als 96 Core Chip hätte der "virtuelle Die" dann 1350mm^2

zum Vergleich Intel schafft derzeit max 56 Cores auf vergleichbarer "virtueller Die-size". AMD würde Intel damit erstmal komplett plätten.

[Leonidas]

Und was mach Intel jetzt? Sie kleiben zwei CPUs zusammen :ugly:


AMDs Marketing sollte daraus eine schöne Folie basteln ... AMD mit 9 Chips, Intel mit 2 Chips, Bildunterschied: "Amateure!"

[HOT]

Naja, oder man denkt weiter:

AM4/FP5 (Desktop, Mobile, Embedded): Ein "kleiner" 12LP (Picasso) und ein "großer" 7nm APU-Die (Matisse) nach alten Bauschema

AM5/FP6: 7nm Zen 2 Chiplets und DDR5 und 32 PCIe 4.0 Lanes, etc. mit neuem IO-Die ab Ende 2019/Anfang 2020
Für Vermeer und Renoir stand definitiv AM4 in den Roadmaps, also vergiss es. AM5 kommt mit Zen4 und der Zen3 APU.

[BoMbY]

Es stand auch Starship mit 48c in den Roadmaps.

[HOT]

:crazy:

sehr vergleichbar...

[BoMbY]

:crazy:

sehr vergleichbar...

Ja, die Roadmap ist offensichtlich überholt. Der 7nm Starship existiert so nicht, genauso könnte die 7nm 4c/8t APU Grey Hawk so nicht mehr existieren. Und auf der Vermeer/Renoir Folie steht tatsächlich 2020 AM4, aber da steht auch dass es nur eine "Optimization" von Matisse/Picasso sein soll, und keine "Inflection".

Und nur weil AMD gesagt hat, dass sie AM4 bis wenigstens 2020 unterstützen, heißt das nicht, dass sie 2020 keinen AM5 einführen können.

[AffenJack]

Was an dem Chiplet Ansatz von AMD auffällt ist die Tatsache dass 8 Chiplets verwendet werden und nicht z.B. vier mit jeweils 16 Cores.
Natürlich kann man mit den geringeren Produktionskosten für kleine Chiplets argumentieren aber wenn man sieht das Vega V20 als 350mm^2 Chip in 7nm realisiert wird können die Produktionskosten in 7nm mit 16 Cores und ca.150mm^2 sooo extrem auch nicht mehr sein.


Keiner kennt die Produktionskosten von Vega20. Es kann genauso sein, dass V20 gerade, wie V100 am Anfang, Produktionskosten in Richtung 1k Euro hat, weil die Yield sowas von schlecht ist. Wir haben da schlicht keine Infos. Interessiert aber nicht, wenn man für 5k verkauft.
Bei Epyc ist das auch nicht so wichtig, aber wenn die Dies für Desktop verwenden werden dagegen schon. (Könnte auch ein Indiz sein, dass wir kein Extradie sehen werden bei Zen2).
Der Unterschied zwischen 75 mm² und 150 mm² bei anständiger Yield kann ein Produkt durchaus ein halbes Jahr nach hinten verschieben, wenn die Yieldraten zu Anfang schlecht sind. Nicht umsonst kommen immer zuerst Mobilesocs.

[r-or]

Irgendwas wird im IO-Chip sicherlich gecached werden, um die Cache-Kohärenz irgendwie hinzubekommen. Wenn ein Chiplet Daten anfragt, muss der IO-Chip wissen, ob einer von den anderen Chips die Daten schon hat und mglw. sogar schon verändert hat. Würde der IO-Chip einfach stur aus dem RAM laden, gibt es Schreibkonflikte. Allerdings dürfte es viel zu viel Strom verbrauchen in so einem Fall jeden Chiplet explizit nach den Daten zu fragen. Geht man von 256MB L3 Cache aus, wären das 4 Mio. Cachezeilen. Der Tag pro Cache-Zeile dürfte so 5 Byte lang sein (reicht für 46Bit Addressraum = 64 TB, also mehr als die max. 4TB), also insgesamt 20MB an Tags. Das könnte man locker auf dem IO-Chip unterbringen. Jedenfalls deutlich besser als einen L4 Victim-Cache, der schon mindestens so groß wie alle L3 kombiniert sein sollte. Mal überschlagen: Ein CCX in 14nm ist 44mm² groß, davon etwas weniger als die Hälfte für 8MB Cache - sagen wir mal 1MB = 2mm². Dann müssten 256MB L4 irgendwas um die 500mm² haben - passt nicht! Selbst die Hälfte davon wäre völlig aberwitzig.
Falls du SRAM benutzt, ja.

[iuno]

Ich bin mal gespannt, ob es tatsaechlich ein (oder gar mehrere?) GPU Chiplet geben wird und wie das dann mit der Anbindung an den Speicher klappt. Mit Hinblick auf die Konkurrenz von Intel wuerde das ja sicherlich Sinn ergeben. Die verbauen jetzt momentan eine Polaris GPU mit HBM auf demselben Traeger weil sie selbst noch nichts haben, was sich aber bald aendern soll. Da mit monolithischen APUs gegenzuhalten erscheint nicht besonders sinnvoll. Besonders interessant waere natuerlich, wenn die GPU sowohl als Chiplet bei einer APU als auch auf einer Grafikkarte eingesetzt werden koennte. Dann braeuchte man vielleicht irgendwie wieder mehrere Speichercontroller, was aber sicherlich verkraftbar waere, wenn es denn mit der Chiplet-Anbindung ueberhaupt machbar ist.

BTW: waere es vielleicht sinnvoll fuer die ganze Chiplet/MCM Sache einen eigenen Thread zu haben? Das hat mit der CPU Architektur Zen2 ja nicht mehr viel zu tun. Und mit 7nm auch nicht zwingend.

[davidzo]

Für Vermeer und Renoir stand definitiv AM4 in den Roadmaps, also vergiss es. AM5 kommt mit Zen4 und der Zen3 APU.
Dito

Es stand auch Starship mit 48c in den Roadmaps.


AM4 is here to stay. Ich glaube auch dass es keinen neuen Sockel braucht um PCIe 4.0 einzuführen, die PCIe4 Lanes sind ja in der CPU, nicht im PCH. Und bei SP3 braucht man schließlich auch keinen neuen Sockel.
Sogar noch einfacher: Servethehome schreibt über PCIe Gen4 dass das in erster Linie eine Frage der Leitungsqualität auf dem Mainboard ist. PCIE gen4 erhöht die Bandbreite also nur über die Baudrate, am Protokoll, Leitungscode und Pinanzahl ändert sich nichts. Die mainboard traces sollten für die höheren Frequenzen aber neu geroutet und optimiert werden, es könnte aber durchaus sein dass PCIe4 im Labor schon auf aktuellen AM4 Plattformen läuft.

Although not confirmed by AMD, we will state that most if not all systems will need a PCB re-spin to handle PCIe Gen4 signaling. So existing systems can get Rome with PCIe Gen3 but will require higher-quality PCB for PCIe Gen4.https://www.servethehome.com/amd-epyc-2-rome-what-we-know-will-change-the-game/

btw, Servethehome ist im Silicon Valley und nur einen Steinwurf entfernt vom Designcenter von Supermicro und vielen Anderen. Nicht selten haben die neue Serverhardware schon nen Jahr bevor die im Channel erhältlich wird. Wenn die also Informationen zur Sockel Kompatibilität von SP3 und PCIe4.0 haben, dann werden das schon reale Infos sein, selbst wenn AMD die noch nicht bestätigt.

[Big Lebowsky]

...Der Unterschied zwischen 75 mm² und 150 mm² bei anständiger Yield kann ein Produkt durchaus ein halbes Jahr nach hinten verschieben, wenn die Yieldraten zu Anfang schlecht sind. ...

Genau das hab ich mit den Worten "Risko- und Produktmanagement" und "Marktverfügbarkeit" beschrieben.

Übrigens hab ich mich mit dem Gedanken angefreundet dass auf AM4 ebenfalls ein IO-Chip für 2 Chiplets eingesetzt wird.

Damit bastelt AMD dann entweder 16Core AM4 Prozessoren oder eine fette 8Core APU + HBM und nicht viel später dann 24Core AM4 und 12Core APUs

[davidzo]

Irgendwas wird im IO-Chip sicherlich gecached werden, um die Cache-Kohärenz irgendwie hinzubekommen. Wenn ein Chiplet Daten anfragt, muss der IO-Chip wissen, ob einer von den anderen Chips die Daten schon hat und mglw. sogar schon verändert hat. Würde der IO-Chip einfach stur aus dem RAM laden, gibt es Schreibkonflikte. Allerdings dürfte es viel zu viel Strom verbrauchen in so einem Fall jeden Chiplet explizit nach den Daten zu fragen. Geht man von 256MB L3 Cache aus, wären das 4 Mio. Cachezeilen. Der Tag pro Cache-Zeile dürfte so 5 Byte lang sein (reicht für 46Bit Addressraum = 64 TB, also mehr als die max. 4TB), also insgesamt 20MB an Tags. Das könnte man locker auf dem IO-Chip unterbringen. Jedenfalls deutlich besser als einen L4 Victim-Cache, der schon mindestens so groß wie alle L3 kombiniert sein sollte. Mal überschlagen: Ein CCX in 14nm ist 44mm² groß, davon etwas weniger als die Hälfte für 8MB Cache - sagen wir mal 1MB = 2mm². Dann müssten 256MB L4 irgendwas um die 500mm² haben - passt nicht! Selbst die Hälfte davon wäre völlig aberwitzig.

Genau, daher wird man weiterhin bei ccNUMA bleiben, mit den dazu nötigen Kohärenz-caches. Lediglich ab dem RAM könnte es UMA sein, aber diesen Umweg über den RAM wird man wohl kaum gehen wollen wenn man Threads von Core zu Core verschiebt.
Das Ganze ist dann eher vergleichbar mit Skylake-X/Cascade-Lake, wo die Latenzen zwischen den cores maximal um 100% (2hops) abweichen.

Ich glaube außerdem nicht dass AMD die DRAM Latenzen vollständig angleicht, weil das im Prinzip das Ausbremsen auf den kleinsten gemeinsamen Nenner bedeuten würde. Auch bei Intels sehr aufwändigem Mesh-Netzwerk in einem monolitischen Chip hat nicht jeder Core gleichviel Latenz zu jedem Ram-channel. Jedoch ist die Abweichung von 80-140ns viel näher beieinander als bei AMD Epyc (80-240ns) und vor allem im Durchschnitt viel niedriger, so dass man dies in der Software weniger berücksichtigen muss.

Ich bin gespannt wie die 8x DRAM Kanäle auf dem I/O DIE von AMD mit den 8x IF Links zu den Chiplets verdrahtet sind, also als Mesh, als Ringbus, doppelter Ringbus etc. ...
Das wird alles sehr große Auswirkungen auf die uma/numa Performance haben...

[Brillus]

Genau das hab ich mit den Worten "Risko- und Produktmanagement" und "Marktverfügbarkeit" beschrieben.

Übrigens hab ich mich mit dem Gedanken angefreundet dass auf AM4 ebenfalls ein IO-Chip für 2 Chiplets eingesetzt wird.

Damit bastelt AMD dann entweder 16Core AM4 Prozessoren oder eine fette 8Core APU + HBM und nicht viel später dann 24Core AM4 und 12Core APUs

Nach dem oben verlinkten Bild habe ich Zweifel das auf AM4 CPU-, GPU-, Io- und HBM- Chips passen

[Big Lebowsky]

Nach dem oben verlinkten Bild habe ich Zweifel das auf AM4 CPU-, GPU-, Io- und HBM- Chips passen

Na mal schauen, so groß wird der IO Chip sicherlich auch nicht werden, die Anforderungen an diesen sind ja erheblich geringer als beim Server.

Seit gestern häng ich erstmal der Chiplet Religion an :-)

[BoMbY]

AM4 is here to stay. Ich glaube auch dass es keinen neuen Sockel braucht um PCIe 4.0 einzuführen

Für PCIe 4.0 alleine braucht man keinen neuen Sockel. Für mehr PCIe-Lanes braucht man einen neuen Sockel, und spätestens für DDR5 wird man ziemlich sicher einen neuen Sockel bringen.

[w0mbat]

Hatten wir das schon? https://www.amd.com/en/press-releases/2018-11-06-amd-takes-high-performance-datacenter-computing-to-the-next-horizon

Estimated increase in instructions per cycle (IPC) is based on AMD internal testing for “Zen 2” across microbenchmarks, measured at 4.53 IPC for DKERN + RSA compared to prior “Zen 1” generation CPU (measured at 3.5 IPC for DKERN + RSA) using combined floating point and integer benchmarks.
Das wären fast 30% mehr IPC!

[Relic]

Hatten wir das schon? https://www.amd.com/en/press-releases/2018-11-06-amd-takes-high-performance-datacenter-computing-to-the-next-horizon


Das wären fast 30% mehr IPC!

Da wird garantiert auch was mit AVX dabei sein, was das Ergebnis verfälscht.

[victore99]

Hatten wir das schon? https://www.amd.com/en/press-releases/2018-11-06-amd-takes-high-performance-datacenter-computing-to-the-next-horizon


Das wären fast 30% mehr IPC!
mal schaun wie das in Games durchschlägt, Intel hatte iirc die ganze Zeit schon 4x 256bit pro Core, Zen1 war bei 4x 128. die IPC war etwa gleich (nur hat intel eben fast 1GHz mehr Takt).
Heißt: wenn diese 30% am Ende so voll durchschlagen, dann hat Intel im Inneren kompletten Blödsinn gebaut.

gleichfalls - Intel hat irgendwann bestimmt auch den Schritt von 128 auf 256 bit gemacht. wie sah es damals mit der IPC aus?

[Leonidas]

Liegt zu lang zurück, um das noch im Kopf zu haben. Core i hatte wohl generell 256 Bit. Vielleicht zwischen Core 2 und Nehalem? Dann würde das in vielen anderen Änderungen untergehen.

Intel hat schon angesichts Zen 1 sicherlich gesehen, das man nicht mehr ganz modern ist und AMD da richtig Potential hat, was nur ausgefahren werden muß. Nicht umsonst soll die Zielrichtung von Intels NextGen-Architektur (nach Tiger Lake) darauf lauten, "alte Zöpfe abzuschneiden" ...

[iuno]

Bester Kommentar bisher:

https://twitter.com/jangray/status/1059925063481286656

[Complicated]

Eine kleinere Standard-IGP könnte bei AM4 im 14 nm-Teil schon integriert werden (die wäre dann aber den Intels unterlegen?). Für die "APU" dann eine richtige als Chiplet mit HBM, der aber weiterhin nicht einfach aufs Substrat getackert werden kann, grml.
Was meinst du damit eigentlich immer wieder?
Es gibt auch organische Interposer. Die kommen ja auch bei Epyc zum Einsatz. Das nennt sich 2.1 Stacking.
https://www.3dincites.com/2015/01/technology-options-influence-routing-interposer-based-memory-processor-integration/

EMIB ist ja auch nix anderes.

https://www.planet3dnow.de/vbulletin/threads/422600-AMD-Interposer-Strategie-Zen-Fiji-HBM-und-Logic-ICs?p=5157581&viewfull=1#post5157581
http://electroiq.com/insights-from-leading-edge/wp-content/uploads/sites/4/2015/02/ST-2.jpg

[kruemelmonster]

Liegt zu lang zurück, um das noch im Kopf zu haben. Core i hatte wohl generell 256 Bit. Vielleicht zwischen Core 2 und Nehalem?

AVX1 mit 128 bit war Sandy Bridge, AVX2 mit 256bit kam mit Haswell. Oder bin ich hier auf dem Holzweg?

[mboeller]

mal schaun wie das in Games durchschlägt, Intel hatte iirc die ganze Zeit schon 4x 256bit pro Core, Zen1 war bei 4x 128. die IPC war etwa gleich (nur hat intel eben fast 1GHz mehr Takt).
Heißt: wenn diese 30% am Ende so voll durchschlagen, dann hat Intel im Inneren kompletten Blödsinn gebaut.

gleichfalls - Intel hat irgendwann bestimmt auch den Schritt von 128 auf 256 bit gemacht. wie sah es damals mit der IPC aus?

ab Sandy Bridge (???), hab zumindest nichts anderes gefunden.

https://de.wikipedia.org/wiki/Advanced_Vector_Extensions

[w0mbat]

Und SB hatte ca. 30% mehr IPC :D

[Der_Korken]

AVX1 mit 128 bit war Sandy Bridge, AVX2 mit 256bit kam mit Haswell. Oder bin ich hier auf dem Holzweg?

Das ist auch mein Kenntnisstand. Haswell hat doppelt so breite FPUs und doppelt so breit angebundene L1- und L2-Caches mitgebracht. Sandy und Ivy Bridge entsprechen also dem Stand von Zen 1, Zen 2 sieht hier dann so aus wie alles ab Haswell, mit Ausnahme von Skylake-X.

https://en.wikichip.org/wiki/intel/microarchitectures/sandy_bridge_(client)
https://en.wikichip.org/wiki/intel/microarchitectures/haswell_(client)
https://en.wikichip.org/wiki/amd/microarchitectures/zen

Einen IPC-Vorteil dürfte es eigentlich nur bei AVX-Code bringen, denn normale FPU-Operationen werden dadurch nicht schneller. Das einzige, was helfen könnte, wäre der größere Cache-Durchsatz, aber dazu braucht man schon ordentlich parallele Instruktionen und Zen hatte afaik noch den Vorteil, dass die Kerne gleichzeitig aus L1 und L2 lesen konnten.

Ich frage mich, ob sich die breite FPU negativ auf Verbrauch und Taktbarkeit auswirkt. Hier wurde ja auch spekuliert, dass AMD die Architektur auch schlank halten könnte und eher daihingehend entwickelt, stark vektorisierte Anwendungen auf die GPU auszulagern. Haswell ging schlechter zu takten als Ivy Bridge, erst der Refresh lag wieder vorne. Außerdem explodiert bei Intel ab Haswell der Verbrauch, wenn man AVX benutzt. Das Verhalten hatte mein Ivy noch nicht.

[Locuza]

AVX1 mit 128 bit war Sandy Bridge, AVX2 mit 256bit kam mit Haswell. Oder bin ich hier auf dem Holzweg?
AVX1 war schon 256-Bit breit für FP-Ops.
AVX2 hat das auch für Integer-Ops verbreitert.

256-Bit Ops wurden schon bei der ersten Einführung mit Sandy-Bridge in einem Zyklus verarbeitet, aber Anwendungen müssen natürlich auch von AVX-Gebrauch machen, zum Launch galt wie immer die Regel das keine Anwendung direkt davon profitiert hat, außer Synthetics und häufig frühe Versionen von Video Software.

Und SB hatte ca. 30% mehr IPC :D
Und zum Launch 0% davon dank AVX. :)

Zen2 hat es natürlich schon etwas besser, da es deutlich mehr Software mittlerweile gibt, welche AVX und AVX2 verwendet.
Auch Spiele, wobei dort leider fast nie Zahlen herausgegeben werden bzw. man nicht Non-AVX vs. AVX benchen kann.
Was gibt es dort, Path of Exile, Codemasters Rennspiele, Total War vielleicht, Doom.
Der Informationsstand ist leider echt dürr.

[Complicated]

Schon bei AVX2 ist der Nutzen zweifelhaft und AMD baut für solche Workloads eben GPUs. Ich denke hier ist das Ende der Fahnenstange erreicht. AVX512 nutzt niemand in Software ausser zum testen.

[mboeller]

AVX1 war schon 256-Bit breit für FP-Ops.
AVX2 hat das auch für Integer-Ops verbreitert.

256-Bit Ops wurden schon bei der ersten Einführung mit Sandy-Bridge in einem Zyklus verarbeitet, aber Anwendungen müssen natürlich auch von AVX-Gebrauch machen, zum Launch galt wie immer die Regel das keine Anwendung direkt davon profitiert hat, außer Synthetics und häufig frühe Versionen von Video Software.


Und zum Launch 0% davon dank AVX. :)

Zen2 hat es natürlich schon etwas besser, da es deutlich mehr Software mittlerweile gibt, welche AVX und AVX2 verwendet.
Auch Spiele, wobei dort leider fast nie Zahlen herausgegeben werden bzw. man nicht Non-AVX vs. AVX benchen kann.
Was gibt es dort, Path of Exile, Codemasters Rennspiele, Total War vielleicht, Doom.
Der Informationsstand ist leider echt dürr.

dann würde das hier ja gut passen:
https://software.intel.com/en-us/forums/intel-isa-extensions/topic/591956

[mczak]

Bei Epyc sind 8 Lanes pro Die für SATA nutzbar, also insgesamt bis zu 32 SATA-Ports. Das bewirbt AMD bei Epyc auch so ("Schließen Sie bis zu 32 SATA-Geräte an, ohne die Kosten eines HBA [host bus adapter, also externem Controller].").
Ah ja danke das Diagramm hatte ich nicht im Kopf (bei Desktop Ryzen lassen sich pro Die nur 2 SATA nutzen, aber das liegt wohl daran dass die APUs nicht mehr können).
Interessant dass USB separat ist (zumindest einige davon sind bei intel geshart). Das mit Ethernet hatte ich da offenbar auch falsch in Erinnerung...

[Leonidas]

AVX1 mit 128 bit war Sandy Bridge, AVX2 mit 256bit kam mit Haswell. Oder bin ich hier auf dem Holzweg?


Für AVX ist das korrekt. Ich dachte, die Frage ging zur FPU.

[Locuza]

Schon bei AVX2 ist der Nutzen zweifelhaft und AMD baut für solche Workloads eben GPUs. Ich denke hier ist das Ende der Fahnenstange erreicht. AVX512 nutzt niemand in Software ausser zum testen.
Wäre das der Fall, hätte AVX512 gar keine Bedeutung unter HPC und ARM hätte nicht SVE vorgestellt mit bis zu 2048-Bit breiten Vektoren, was auch auf Nachfrage von Fujitsu zu Stande kam, welche das auch schon implementiert haben mit zwei 512-Bit Units pro Kern beim A64FX.

Der Grund ist auch teilweise offensichtlich, gewisse Anwendungsfälle profitieren einfach von den Eigenschaften einer CPU und deren Infrastruktur.
Divergente Codeabschnitte werden schnell ausgeführt, es gibt Out-of-Order Execution und die Ressourcen pro Instruktion fallen massiv im Vergleich zu GPUs aus, weswegen GPUs auch bei sehr breiter Vektorarbeit nicht automatisch die bessere Wahl darstellen.

Davon ab bedeutet AVX512 bzw. die Sub-Instruktionen davon nicht automatisch das man 512-Bit Units verbauen muss, es funktioniert auch super mit 128-Bit/256-Bit Pipes.
Wo es ziemlich schade ist, dass Zen2 nicht AVX512 unterstützt.
Es gibt viele nützliche Instruktionen damit, 8 neue Mask-Register, die Vektorregister wurden von 16 auf 32 erhöht, es gibt eine gescheite Gather/Scatter-Implementierung etc.

Nette goodies die allgemein nützlich sind, wenn man SIMD-Berechnungen auf der CPU ausführen möchte.

Edit: Path of Exile hat einen Blog-Post über diverse Optimierungen von ihrem Spiel und Partikel-System.
Zum einem allgemein Multithreading, zum anderem AVX.
Mit AVX (Particle Optimizations) lag der Speed-Up bei 91%
https://p7p4m6s5.ssl.hwcdn.net/public/news/28-08-2016/Particles_Optimizations.png
In order to get these gains, we used the special purpose AVX instructions which were introduced on CPUs since roughly 2011. AVX instructions allow you to apply the same set mathmatical operations on a larger set of data at the same time. For example, instead of calculating the velocity of one particle, we can calculate it on four particles at once with the same number of CPU instructions.

The actual particle subsystem by itself is roughly 4X faster using these instructions. For CPUs without AVX support, we also have an SSE2 implementation which is roughly 2X faster than before, which will still have a fairly significant end result on your frame rate.

I would like to stress that this is a CPU optimisation and so it will not have any effect on frame rate if your graphics card is the bottleneck.
Mehr hier:
https://www.pathofexile.com/forum/view-thread/1715146

Das wäre ein Kandidat, um Zen2 gegenüber Zen1 zu stellen.
Bei Doom und Codemasters Rennspielen sieht man vielleicht auch überdurchschnittliche Gewinne.
Keine Ahnung, an konkreten Werten wäre ich in diesem Bezug schon interessiert.

[mczak]

AVX war bei intel immer 256bit breit implementiert (also ab Sandy Bridge (*)). Bei AVX1 gab's aber eben "nur" float-Befehle, keine Integer-Befehle, die kamen erst mit AVX2 (Haswell). Auch FMA (das ist aber im Prinzip separat von AVX2) gabs erst mit Haswell.

(*) streng genommen stimmt das nicht ganz, die Dividiereinheit bei SNB hatte bloss den halben Durchsatz bei 256bit breiten AVX-Befehlen im Vergleich zu 128bit AVX-Befehlen (oder natürlich mit sse). Das war eine der wenigen Aenderungen bei IVB. Und auch Load/Store waren erst bei Haswell 256bit breit - SNB/IVB waren da beschränkt auf maximalen Durchsatz von 32B Load und 16B Store pro Takt.

[BlackBirdSR]

Für AVX ist das korrekt. Ich dachte, die Frage ging zur FPU.

Was sollte sich da ändern?
Scalar SSE 2 nutzt 64bit Datenpfade, Register.
Die legacy Modi bis 80bit.

Bei solchen Angaben geht es aber doch nur immer um SIMD Durchsatz.

[mczak]

Edit: Path of Exile hat einen Blog-Post über diverse Optimierungen von ihrem Spiel und Partikel-System.
Zum einem allgemein Multithreading, zum anderem AVX.
Mit AVX (Particle Optimizations) lag der Speed-Up bei 91%
https://p7p4m6s5.ssl.hwcdn.net/public/news/28-08-2016/Particles_Optimizations.png

So wie das da steht ist das ist aber bezogen auf die unoptimierte Version (ohne SSE), den Vergleich (mit FPS) gegenüber der optimierten SSE-Version gibt es da nicht (nur rein auf das Partikelsystem bezogen, Faktor 4 gegenüber unoptimiert, Faktor 2 gegenüber SSE).
Wäre sicher trotzdem ein deutlicher Unterschied, aber im Vergleich zu der Multithread-Optimierung am Ende aber quasi unerheblich :-).

[ndrs]

Es gibt auch organische Interposer. Die kommen ja auch bei Epyc zum Einsatz. Das nennt sich 2.1 Stacking.
Gibt es dafür eine Quelle? Das höre ich zum ersten Mal. Ich konnte noch nichts finden, dass AMD auf seinen MCMs tolle neue Substrate mit geringerem Pitch verwendet.

https://www.3dincites.com/2015/01/technology-options-influence-routing-interposer-based-memory-processor-integration/

Dort kann ich nichts zu organischen Interposern finden.

EMIB ist ja auch nix anderes.

EMIB nutzt ebenfalls Silizium für die Verbindung:
In contrast, the silicon bridge is a small piece of silicon embedded only under the edges of two interconnecting die.
https://www.intel.com/content/www/us/en/foundry/emib.html

[Eldoran]

Zu Interposer habe ich bezüglich EPYC2 überhaupt nichts gehört. Organic Interposer sind eher eine exotische Technologie: https://semiengineering.com/return-of-the-organic-interposer/

[bun]

Komm mal runter. Niemand spricht hier von Hass. Es geht darum solchen Leuten keine Bühne zu geben, wie auch all den anderen Clickbait-Seiten und Sensations-Youtubern. Hinzu kommt, dass er eine, gelinde gesagt, unangenehme Gestalt ist, ohne journalistischen Ethos und nicht ohne Grund in mehreren Foren bzw. in großen Subreddits gebannt wurde.


Du machst dich gerade vollkommen lächerlich. Adored ist genau in einem einzigen Subreddit gebannt, und Reddit allgemein ist ein Tummelplatz für Leute deren IQ und technischer Sachverstand deutlich unter diesem Forum liegt. Ein Platz wo Teenager sich Bestätigung für ihre RGB LED dekorierten 08/15 Rechner abholen. Welche Aussagekraft soll ein Ban in solch einem Forum haben? Adored Links wurden dort gebannt, weil Flamewars ausgebrochen sind, die Leute deines Typs vom Zaun gebrochen haben.

AdoredTV ist Einer von sehr Wenigen, der immer klare Ansagen macht. Er trennt Spekulationen und gesicherte Leaks immer klar voneinander ab. Das er andere "Journalisten" die sich von Firmen einkaufen lassen bloß stellt finde ich gut, und natürlich macht er sich dabei unbeliebt. Über die Art und Weise wie er das macht, kann man sich streiten. Er hält damit genau den journalistischen Ethos hoch, den du ihm absprichst.

Die Recherche die er in seine Videos steckt ist extrem umfangreich und glänzt oft durch überdurchschnittliche analytische Fähigkeiten. Nicht umsonst hat er mehrmals teilweise über 1 Jahr vor anderen die Richtung in die es gehen wird recht akkurat vorhergesagt. Er hat nun auch schon mehrmals exklusive Leaks gebracht und scheint gute Quellen an der Hand zu haben, der Vorwurf er würde bei Charlie plump klauen ist abstrus.
AdoredTV ist absolut einzigartig, es gibt keinen anderen Youtube Channel der auch nur annähernd vergleichbar wäre.

Entweder hast du kaum Videos von Ihm angeschaut, möchtest ihn mit Lügengeschichten plump verleumden. Absolut lächerliche Vorstellung Deinerseits. Es ist mir unbegreiflich, wieso die Moderation diesen Unsinn duldet.

[fondness]

Was ich am erstaunlichsten finde: AMD hat mit Zen2 quasi wieder alles über Board geworden und einen komplett neuen Ansatz gefahren.

Intel war so "erfolgreich", weil sie ja immer sehr konservativ vorgegangen sind. Tick-Tock. Kleine Architekturänderungen auf einem bekannten Prozess und eine bekannte Architektur auf einem neuen Prozess.

Mit Zen hat AMD eine komplett neue Architektur auf einem komplett neuen Prozess gebracht und mit dem CCX+IF Design dazu noch einen bisher völlig neuen Ansatz gewählt. Viel Risiko aber war auch sehr erfolgreich.

Und was machen sie mit Zen2? Wieder alles über den Haufen werfen. Jetzt ein "Chiplet Design", ausgelagertes I/O in einem anderen Prozess, die Kerne selber in einem ganz neuen. Wieder volles Risiko. Aber das muss AMD auch liefern, wenn sie Intel schlagen wollen. AMD muss besser und günstiger sein.

Das finde ich so krass. Viele haben mit einem 6C CCX gerechnet aber insg. dem gleichen Ansatz. Nene, AMD bleibt doch nicht stehen. Stellt euch mal vor, Intel hätte in den letzten 10 Jahren so vorgelegt, wir hätten jetzt 1024 Kerne in 5nm auf Lazerkristallen die im Vakuum schweben :D

Und was mach Intel jetzt? Sie kleiben zwei CPUs zusammen :ugly:

Jap sehe ich ähnlich. Alle sind eigentlich davon ausgegangen, dass AMD den grundsätzlichen Aufbau mehr oder weniger so belässt, nachdem man erst bei Zen1 vor 2 Jahren alles über den Haufen geworfen hat. Jetzt schon wieder eine so fundamentale Änderung ist beachtlich. Vor allem ist das alles auch mit jeder Menge Forschung verbunden, nachdem noch niemand auch nur ähnliches in fertige Produkte gepackt hat.

[Loeschzwerg]

nachdem noch niemand auch nur ähnliches in fertige Produkte gepackt hat.

Hm... so neu ist die Geschichte nun echt nicht ;) Aber in dieser Form gab es das zumindest noch nicht für gewöhnliche Systeme. Ein "First" für den Pöbel bleibt es.

[Brillus]

Jap sehe ich ähnlich. Alle sind eigentlich davon ausgegangen, dass AMD den grundsätzlichen Aufbau mehr oder weniger so belässt, nachdem man erst bei Zen1 vor 2 Jahren alles über den Haufen geworfen hat. Jetzt schon wieder eine so fundamentale Änderung ist beachtlich. Vor allem ist das alles auch mit jeder Menge Forschung verbunden, nachdem noch niemand auch nur ähnliches in fertige Produkte gepackt hat.

Sehe ich etwas anders, das hier wahr einfach die logische Weiterentwicklung des EPYC Konzepts, und insgesamt wahr 2,5D Stacking schon länger als das nächste große Ding in der Branche gehyped worden. (Also wo ich so vor 7 Jahre meine ersten Konferenzen in dem Bereich besucht hatte war das gerade die Nummer 1 Sau die man durch das Dorf gejagt hat). AMD hat es nun halt durchgezogen.

[Deinorius]

Zur irgendwann kommenden Zen 2 APU: Ich bezweifle sehr, dass diese mehr als 4C bekommen wird, außer AMD vermarktet diese nicht mehr nur im Low-End/Mainstream Markt. Auch glaube ich mehr an einen monolithischen Chip, sofern dieser kostentechnisch Sinn macht. Zumindest in 7 nm dürfte das nicht so bald sein, was sicher der primäre Grund ist, wieso diese 7 nm APU frühestens 2020 rauskommt.
Aber ausgehend von den derzeitigen APUs, machen mehr als 4C keinen Sinn, dann besser mit SMT, mehr IPC und höherem Takt gehen und dazu eine bessere iGPU draufpflanzen. Jetzt mal ernsthaft, was soll man in dem Preissegment mit mehr als 4C/8T anfangen? Bezogen auf die Spiele macht es noch weniger Sinn. Die zwei oder vier extra Cores werden die mickrige iGPU auch nicht besser auslasten.
Gerade für Spiele muss man sich etwas wegen der schlechten Speicherbandbreite überlegen, ohne die Kosten in die Höhe zu treiben. Da könnte statt mehr Cores irgendein extra Cache wohl mehr bringen. ¯\_(ツ)_/¯

[gravitationsfeld]

Mono-Chip halte ich fuer ziemlich unwahrscheinlich. Sie werden die 7nm-Zen2-Chiplets wie bei Rome verwenden wollen mit einem 14nm-I/O-Chip. Da haengt dann auch die 7nm-GPU dran.

Der I/O-Chip duerfte der selbe sein bei Ryzen mit oder ohne GPU.

[CompuJoe]

Sehe ich auch so, warum einen großen fertigen wenn es 2 kleine mit besseren Yields gibt die günstiger sind.
Damit könnte man alles abdecken, evtl. sogar eine Topversion mit HBM.

[amdfanuwe]

Ich denke schon, dass Anfang 2020 ein monolithischer 7nm RavenRidge Nachfolger mit 8 Cores, 11 CUs kommt. Braucht man für den Mobile Bereich. In den Firmen werden die meisten Entwickler nur noch mit Laptops ausgestattet. Wenn man dann noch mit virtuellen Maschinen arbeiten muß....
Habe oft geflucht, dass ich nur so eine 4C/8T Gurke auf dem Tisch hatte.
Mehr als 11 CUs machen keinen Sinn bei DDR4 Speicheranbindung.
Spendiert man diesem Chip HBM, dann könnte man auch mehr CUs verbauen.

Ich betrachte das mal von den Kundenanfoderungen her:
Einfache Notebooks: 4C/8T 11CU
Gehoben Notebooks: APU + HBM Low Power
Geschäftskunden Notebooks: 4-8C einfache GPU
Gaming Notebook: MCM wie Intels G Prozessor oder CPU + dedizierter GPU
Embedded: 2-16 Core, wenig bis viel GPU
All in One/Desktop Standard: 4C/8T 11 CU
Gaming Desktop: 8-16? Core dedizierte GPU

HBM ist aktuell noch zu teuer um ihn wirklich in Massen zu verbauen. Komt HBM aber erstmal in vergleichbare Preisregionen zu DDR4, werden die Notebook OEMs mit sicherheit eine APU mit 8-16GB HBM bevorzugen anstatt eigenen RAM zu verbauen. In die Richtung wird es gehen. Sieht man ja schon daran, dass Notebooks z.T schon mit verlötetem RAM kommen bzw. nur ein Speicherkanal vorhanden ist.

Für Desktop AM4 interessiert es eigentlich nur die Gamer, ob AMD einen Ryzen 3000 bringt, der Intel das Wasser abgräbt. Alle anderen sind auch schon gut mit dem Vorhandenem bedient.
Und lohnen sich noch mehr Cores auf AM4? Wer hätte etwas davon? Wer wirklich mehr Cores für die Arbeit benötigt, ist mit Threadripper gut bedient.
Also die große Preisfrage: Lohnt sich ein Ryzen 3000 Chip in 7nm oder doch eher ein 2 Chip Design? AMD wird sich das ausrechnen und entsprechendes auf den Markt bringen.

Mein Favorit ist eigentlich RavenRidge2018 gepaart mit 1-2 7nm 8Core Chiplets.
Dann könnte AMD mit 3 Chips ( RavenRidge2018, 7nm CPU Chiplet, ROME I/O ) 2019 alles abdecken.

[Skysnake]

Falls es noch keinem aufgefallen ist. Es scheint wohl so zu sein, das man jetzt alle 128 PCI-E Lanes nutzen kann um GPUS etc an zu schließen. Fallen wohl nicht mehr zwingend welche für nen Chipsatz weg.

Damit sollte man gebalancte Systeme bauen können. Sicher ist es aber noch nicht. Die Info ist ein paar Monate alt

[robbitop]

Mono-Chip halte ich fuer ziemlich unwahrscheinlich. Sie werden die 7nm-Zen2-Chiplets wie bei Rome verwenden wollen mit einem 14nm-I/O-Chip. Da haengt dann auch die 7nm-GPU dran.

Der I/O-Chip duerfte der selbe sein bei Ryzen mit oder ohne GPU.
Also 1x CPU Chiplet, 1x I/O Chip und 1x GPU auf einem Träger?

Ggf. dann aber für low cost etwas teuer? Auch für besonders dünne Notebooks ggf von der Größe des Package etwas zu viel?

@Corecount APU
Intel hat seit kurzem einen 6C SoC und bald einen 8C SoC für Notebooks. Wenn man Ende 2019 bzw Anfang 2020 noch mit 4C um die Ecke kommt (über Sinn und Unsinn kann man sicher debatieren - aber der Markt scheint mehr Cores gern anzunehmen) ist das ggf etwas dünn. Nicht die Strategie, die AMD im Moment zu fahren scheint.

[Leonidas]

Da Zen 2 im APU-Bereich ein Thema des Jahres 2020 ist, wird es da sicherlich 6C geben. Die Chipfläche gibt es her und AMD will sicherlich gegenüber Intel auch mal wieder auf dicke Hose machen. Selbst jetzt kürzt man im Mobile-Bereich seine Vierkern-Dies mit Ryzen-Namen maximal auf 4C/4T herunter - nicht auf 2C/4T. Warum: Deren Zeit geht auch im Mobile-Bereich zu Ende. 4C wird das neue Minimum. Und dann sollte ein neuer Chip des Jahres 2020 *mehr* Cores tragen - deaktivieren für Salvage-Lösungen muß man sowieso.

[Thunder99]

And muss oder sollte endlich schaffen annähernd die gleiche Performance zu haben bei gleicher Core Zahl. Dann wird man ihnen die Bude einrennen :freak:

[Loeschzwerg]

Selbst jetzt kürzt man im Mobile-Bereich seine Vierkern-Dies mit Ryzen-Namen maximal auf 4C/4T herunter - nicht auf 2C/4T.

2200U?! ;)

[Gipsel]

Falls es noch keinem aufgefallen ist. Es scheint wohl so zu sein, das man jetzt alle 128 PCI-E Lanes nutzen kann um GPUS etc an zu schließen. Fallen wohl nicht mehr zwingend welche für nen Chipsatz weg.

Damit sollte man gebalancte Systeme bauen können. Sicher ist es aber noch nicht. Die Info ist ein paar Monate altWäre bei Epyc 1 im Prinzip auch gegangen (AMD hat die Möglichkeit, chipsatzlose Boards zu bauen bei der Vorstellung von Epyc meiner Erinnerung nach sogar beworben). Nur wenn man alle 128 Lanes für GPUs benutzt, wie bindet man z.B. lokalen Storage und die Kommunikation nach außen, also z.B. Ethernet an? Über USB? Deswegen bieten die Systeme heute maximal 7 volle x16 Slots (112 Lanes), weil man eben ein paar Lanes für Ethernet, SATA, U2 oder Ahnliches abzweigen muß, auch ohne Chipsatz. Das wird sich wohl kaum ändern.

[w0mbat]

And muss oder sollte endlich schaffen annähernd die gleiche Performance zu haben bei gleicher Core Zahl. Dann wird man ihnen die Bude einrennen :freak:
Das haben sie doch schon, dehalb verkauft sich Ryzen ja auch so gut.