AMD - Zen 2, 7nm, PCIe 4.0, 2019 (Matisse, Renoir, Castle Peak, Rome), Matisse-Refresh 2020 [Archiv] - Seite 9

Eldoran

2018-12-06, 21:09:30

Wieso müssen? AMD hatte bisher den L3 als Victim genutzt und dann ist es völlig OK jedem CCX den direkt zuzuordnen. Die Frage ist was dieser Victim Cache bringt wenn andere CCX den weiteren Weg (Hop) haben. Das war ja zu sehen bei Version 1.
Den L3 zentral auf dem IO als Inklusiv Cache für alle CCX zu fahren, wie Intels LLC, würde bei dem Chipöet-Design einiges an Vorteilen haben.
Ein Cache am IO-die bringt nur bedingt etwas, da dort ja noch die Latenz für dem Weg zum anderen Die hinzukommt. Die Latenz ist ein wichtiger Faktor beim Cache. Allerdings gibt es Patente von AMD für ein weiter entwickeltes MOESI Protokoll beim Cache. Es ist nebenbei bemerkt auch noch nicht klar, ob Ryzen mehr wie ein Chiplet verwenden wird. Wenn nicht, wäre das nur ein Nachteil das Cache dort hin auszulagern. Ein weiterer Grund der dagegen spricht, wäre die Grösse des Chiplet - das ist >=70mm² die beiden CCX aus Zeppelin sind zusammen 88mm² (davon sind 2x16=32mm² L3)... Ohne L3 wäre das Chiplet sogar in 14nm nicht unbedingt grösser!

Eldoran

2018-12-06, 21:22:51

Ist das so? Das hoer ich zum ersten Mal. Ich dachte EUV kommt erst naechstes Jahr.
https://www.golem.de/news/auftragsfertiger-tsmc-verkuendet-tape-out-des-ersten-7-nm-euv-chips-1810-136961.html
https://www.eetimes.com/document.asp?doc_id=1333827
https://www.anandtech.com/show/13445/tsmc-first-7nm-euv-chips-taped-out-5nm-risk-in-q2
Allerdings dürfte 7nm+ noch Risk sein, ich finde nichts dazu, dass es bereits HVM wäre. Bei Samsung ist 7nm auch EUV, nach bisherigen Informationen auch deutlich mehr EUV Layer als bei TSMC.

AffenJack

2018-12-06, 22:04:19

Allerdings dürfte 7nm+ noch Risk sein, ich finde nichts dazu, dass es bereits HVM wäre. Bei Samsung ist 7nm auch EUV, nach bisherigen Informationen auch deutlich mehr EUV Layer als bei TSMC.

Jo ist nix anderes als Risc Production und kein wirkliches HVM. War pures Marketing, damit man behaupten kann man wäre vor TSMC. Dumm nur, dass TSMC Risc Production glaube noch früher gestartet hat.
5nm, was da eben erwähnt hattest würde ich aus jeglicher CPU/GPU Rechnungen aber raus nehmen. Es ist unklar ob der Node jemals abseits von SoCs verwendet wird. 3nm klingt wahrscheinlicher, wird aber dauern. Außer man macht nen 5nm HPC Prozess, der real eher dem Mobile 7nm entspricht, so groß wie die Unterschiede zwischen den HPC und Mobileprozessen sind.

Eldoran

2018-12-06, 23:31:28

Jo ist nix anderes als Risc Production und kein wirkliches HVM. War pures Marketing, damit man behaupten kann man wäre vor TSMC. Dumm nur, dass TSMC Risc Production glaube noch früher gestartet hat.
5nm, was da eben erwähnt hattest würde ich aus jeglicher CPU/GPU Rechnungen aber raus nehmen. Es ist unklar ob der Node jemals abseits von SoCs verwendet wird. 3nm klingt wahrscheinlicher, wird aber dauern. Außer man macht nen 5nm HPC Prozess, der real eher dem Mobile 7nm entspricht, so groß wie die Unterschiede zwischen den HPC und Mobileprozessen sind.
Die ganzen EUV Verfahren sind irgendwie noch etwas experimentell. Vor allem die Prognosen für weitere Shrinks sind wohl noch etwas mit Vorsicht zu geniessen. Vor allem, da noch nicht ganz klar ist, ob die auch entspringende Volumina liefern können, zumindest in den nächsten paar Jahren. Es gibt einfach nicht ausreichend Geräte, Masken etc. - intel ist da aber auch nicht sonderlich gut vorbereitet. Daher glaube ich nicht, dass intel 2020 mit "7nm" an der Konkurrenz vorbeizieht und die dann Jahre zum aufholen brauchen werden. Für die weiteren Shrinks sind auch diverse eher exotische Lösungen geplant, das könnte ähnliche Schwierigkeiten wie die Einführung von FinFETs nach sich ziehen.
Noch weniger voraussehbar dürfte sein, welche Eigenschaften neben einer höheren Packungsdichte bei intels 7nm herauskommt.

HOT

2018-12-07, 09:46:21

Hä? Samsung hat 7LPP in Massenproduktion, aber ja experimentell :freak:. Ich nehme an, die würden das etwas anders sehen. Qualcomm produziert den 855/8150 in 7LPP, Samsung selbst hat ebenfalls seinen S10-SoC in Massenproduktion in, ja richtig, in EUV. TSMC ist hier ca. ein halbes Jahr später dran. Bis zum nächsten I-Phone im Herbst hat auch TSMC EUV in Massenproduktion.

Das Matisse-Chiplet ist DUV, aber nur ca. 70mm² groß, was trotz DUV einen guten Yield garantiert. N12 wird vllt. auch noch DUV sein, aber Renoir und ein potenzieller N10 und vor allem die Konsolen SoCs werden alle schon EUV sein.

Complicated

2018-12-07, 13:07:35

Auch Samsungs EUV 7nm LPP hat nur einige EUV-Layer und ist TSMCs 7nm+ nicht vorraus. Beides kommt in 2019 zum Endkunden.
https://www.anandtech.com/show/13496/samsung-starts-mass-production-of-chips-using-its-7nm-euv-process-tech

As noted above, Samsung installed EUV production tools at its Fab S3, which still has plenty of DUV (deep ultraviolet) equipment. As EUVL is used only for select layers of 7LPP chips, the relatively limited number of Twinscan NXE:3400B scanners is hardly a problem, but when Samsung’s process technologies will require EUV for more layers, it may need to expand its EUV capacities.
Da stehen sie alle in einer Linie der Warteschlange bei ASML. Intel hat halt kein DUV und muss warten bis Full-EUV wirtschaftlich Sinn macht.

BoMbY

2018-12-07, 13:45:05

Naja, ASML dürfte ein paar freie Kapazitäten haben dank GloFo. Und vielleicht gibt es sogar ein paar günstige gebrauchte EUV-Einheiten.

Eldoran

2018-12-07, 13:59:44

Naja, ASML dürfte ein paar freie Kapazitäten haben dank GloFo. Und vielleicht gibt es sogar ein paar günstige gebrauchte EUV-Einheiten.
Das hält sich in Grenzen - GF hatte bis zum aus der 7nm Produktion 2 Geräte. Das ist zwar bei den wenigen Geräten pro Jahr (mir kommt vor so 10-20) auch relevant, aber ändert nicht grossartig etwas.

mczak

2018-12-07, 17:21:35

Samsung selbst hat ebenfalls seinen S10-SoC in Massenproduktion in, ja richtig, in EUV.

Nein. Der S10-SoC (Exynos 9820) kommt in 8nm (ein gepimpter 10nm Prozess). Da ist gar nichts EUV. (Wäre der 7nm EUV Prozess von Samsung tatsächlich bereit würde der Exynos den sicher benutzen.)

w0mbat

2018-12-07, 17:34:00

y33H@

2018-12-07, 17:35:15

Setsul

2018-12-07, 18:01:30

Da stehen sie alle in einer Linie der Warteschlange bei ASML. Intel hat halt kein DUV und muss warten bis Full-EUV wirtschaftlich Sinn macht.
1. Was hindert Intel daran nur ein paar Layers mit EUV zu machen?
2. Wenn Intel kein DUV hat mit was haben sie dann die letzten 30 Jahre belichtet? Taschenlampen?

Linmoum

2018-12-07, 18:03:26

Launch zur CES?
Da Rome zuerst launchen wird definitiv nein. Das wurde nun schon mehrfach betont.

Isen

2018-12-07, 18:05:34

War da damals zur 290 nicht auch so ein Gewinnspiel... da war der Release auch erst einige Monate später.

iuno

2018-12-07, 18:24:23

Zumindest kann mit solchen Aktionen keiner mehr sagen, AMD koenne selbst nichts fuer den Hype.

Menace

2018-12-07, 18:27:03

Zumindest kann mit solchen Aktionen keiner mehr sagen, AMD koenne selbst nichts fuer den Hype.

Sie hypen, weil man die Taktraten raten kann? Okay....

Th3o

2018-12-07, 18:31:54

Während andere bloß bescheiden werben, hypt AMD nur. Pöse Purschen sind das!

Linmoum

2018-12-07, 18:37:27

Sie wären blöd, wenn sie jetzt nicht hypen. Immerhin werden sie 7nm-Ryzen launchen, während Intel durch die 10nm-Katastrophe keinen Konter parat haben wird. Und das, je nachdem wie früh man launchen kann bzw. wird, sogar relativ lange.

"Hype" und gutes Marketing braucht es jetzt, dann wird man ihnen die CPUs aus den Händen reißen.

MR2

2018-12-07, 18:48:53

Also sind 3600X und 3700X schon mal bestätigt. Offizielles Gewinnspiel.. Dann könnte es zur CES wirklich schon so weit sein.

Brillus

2018-12-07, 18:51:40

Da Rome zuerst launchen wird definitiv nein. Das wurde nun schon mehrfach betont.

Ich geh davon aus das man da einfach schon eine Preview raus haut, evtl. mit All-Core Takt oder so.

Hakim

2018-12-07, 18:53:48

Also sind 3600X und 3700X schon mal bestätigt. Offizielles Gewinnspiel.. Dann könnte es zur CES wirklich schon so weit sein.

Die Namensgebung ist keine Überraschung, alles andere als 3600x und 3700x wäre es aber. Wie z.B Navi mit 3060 und 3080

Linmoum

2018-12-07, 18:55:46

Ich geh davon aus das man da einfach schon eine Preview raus haut, evtl. mit All-Core Takt oder so.
Das kann man ja tun, das New Horizon Event damals war ja auch drei Monate vor dem offiziellen Marktstart. Man sollte sich aber davon verabschieden, dass sie zur CES launchen. Das ist einfach Utopie.

MR2

2018-12-07, 18:57:29

Die Namensgebung ist keine Überraschung, alles andere als 3600x und 3700x wäre es aber. Wie z.B Navi mit 3060 und 3080
Die geleakte Liste wird am Ende schon richtig sein😉

Complicated

2018-12-07, 21:23:52

1. Was hindert Intel daran nur ein paar Layers mit EUV zu machen?
2. Wenn Intel kein DUV hat mit was haben sie dann die letzten 30 Jahre belichtet? Taschenlampen?
1. Sie haben, so wie alle die 10nm Designs in der Pipeline hatten, mit rechtzeitiger Verfügbarkeit der EUV-Technik gerechnet. Mit 7nm DUV und 10nm-Schwierigkeiten steht man plötzlich mitten in der Lücke, die man nicht überspringen kann. Nur Samsung hat 10nm und 7nm DUV in die Pipeline genommen vor dem EUV-Sprung. Vermutlich dank der Kooperation mit AMD und dem Abschied von GF aus dem 7nm-Rennen. Intel hindert nur ihre späte Reaktion auf die 10nm Probleme und ihre unternehmerische Entscheidung auf die rechtzeitige Lieferung von ASML zu setzen. Nun werden ihre Full-EUV Designs mit allen anderen in der Zeitlinie liegen.

2. War der Kontext 7nm, daher ist die Frage irrelevant.

Unrockstar

2018-12-08, 00:49:26

Okay dann rate ich mal ;) 4,7GHz für den 3600X und für den 3700X nehmen wir 4,8 bis 4,9 bei 125W.. 12C/24T werden es eventuell sogar sein, oder AMD bringt Tatsächlich nen R9 mit 16 Kerne..

Achja Vorstellung zur CES und Launch im April.. Das wäre dann AMDs All IN!

Ich mag so langsam AMDs Marketing wieder.. Feine Aktion.

amdfanuwe

2018-12-08, 07:02:58

Base oder Boost?

JVC

2018-12-08, 09:45:19

Ich könnte mir vorstellen, das der PBO Takt noch gar nicht in der liste steht
und der nochmal 50-100mhz oben drauf legen kann,
bei ausreichender Kühlung ;)

Sodas der 3700X mit max ~5050mhz dem 9900K taktmäßig die "Schneide" abnehmen kann ^^
Und der 3600X mit max 5000mhz gleichziehen kann.

Aber das wäre dann wirklich eine äußerst gelungene Überraschung :eek:

m.f.g. JVC

Setsul

2018-12-08, 10:40:46

1. Sie haben, so wie alle die 10nm Designs in der Pipeline hatten, mit rechtzeitiger Verfügbarkeit der EUV-Technik gerechnet. Mit 7nm DUV und 10nm-Schwierigkeiten steht man plötzlich mitten in der Lücke, die man nicht überspringen kann. Nur Samsung hat 10nm und 7nm DUV in die Pipeline genommen vor dem EUV-Sprung. Vermutlich dank der Kooperation mit AMD und dem Abschied von GF aus dem 7nm-Rennen. Intel hindert nur ihre späte Reaktion auf die 10nm Probleme und ihre unternehmerische Entscheidung auf die rechtzeitige Lieferung von ASML zu setzen. Nun werden ihre Full-EUV Designs mit allen anderen in der Zeitlinie liegen.

Das ist immernoch nicht logisch.
1. Was ist mit TSMC? Die haben auch 10nm und 7nm DUV.
2. Was ist ein "Full-EUV Design"?
3. Wieso soll Intel EUV später einsetzen wenn sie damit geplant hatten?
4. 10nm war schon seit Jahren nicht mehr mit EUV geplant. 2000 sollte EUV noch bis 2004 oder früher einsatzbereit sein. 2004 hieß es dann bei 32nm, 2009 hat Intel dann verkündet, dass sie für 22 und 16/14nm doch kein EUV brauchen. Was hat das mit 7nm DUV zu tun?
5. In welcher Lücke soll Intel stehen? Ob der Prozess EUV verwendet oder nicht hat nichts damit zu tun ob ein Design damit hergestellt werden kann oder nicht.
6. Intel hat doch erst gestern verkündet dass ihr 7nm Prozess im Zeitplan liegt (ok, sollte man mit Vorsicht genießen) und EUV verwendet.

Isen

2018-12-08, 10:48:08

Sofern die Abstufungen stimmen, würde ich folgendes für den 6, 8 Kerner Tippen:

4,2 Ghz Base > (1-Core-Boost 4,7 Ghz + XFR bis zu 5 Ghz) Allcore-Boost 4,5 Ghz

Launch Mitte März respkt. Q1 - Hohes OC Potenzial.
Die Taktkeule hebt man sich für den Refresh auf (+) > 4,4 Ghz Base > (1-Core-Boost 4,9 Ghz + XFR bis zu 5,2 Ghz) Allcore-Boost 4,8 Ghz

Für den 16 Kerner für AM4 würde ich die jetzigen Taktraten vom 2700x tippen, Basistakt hingegen sinkt auf 3,4 Ghz

Wunschdenken+Speku: IF erhält eigenen Multiplier, hohe Ramtakte nicht mehr zwingend nötig. Erhöht Leistung bei Schrott bestückten OEM-Kisten. SR-Ram Besitzer sind im Nachteil, DR zieht davon und bekommt seinen Ruhm :P

Wenn das so kommt, fress ich nen Besen :freak:

Lehdro

2018-12-08, 11:28:15

Ich könnte mir vorstellen, das der PBO Takt noch gar nicht in der liste steht
und der nochmal 50-100mhz oben drauf legen kann,
bei ausreichender Kühlung ;)
PBO wird bei AMD eigentlich immer genutzt um hauptsächlich den allcore Turbo nach oben zu drücken. Den Singlecore Turbo siehst du eh fast nie...

Complicated

2018-12-08, 11:49:34

Das ist immernoch nicht logisch.
1. Was ist mit TSMC? Die haben auch 10nm und 7nm DUV.
2. Was ist ein "Full-EUV Design"?
3. Wieso soll Intel EUV später einsetzen wenn sie damit geplant hatten?
4. 10nm war schon seit Jahren nicht mehr mit EUV geplant. 2000 sollte EUV noch bis 2004 oder früher einsatzbereit sein. 2004 hieß es dann bei 32nm, 2009 hat Intel dann verkündet, dass sie für 22 und 16/14nm doch kein EUV brauchen. Was hat das mit 7nm DUV zu tun?
5. In welcher Lücke soll Intel stehen? Ob der Prozess EUV verwendet oder nicht hat nichts damit zu tun ob ein Design damit hergestellt werden kann oder nicht.
6. Intel hat doch erst gestern verkündet dass ihr 7nm Prozess im Zeitplan liegt (ok, sollte man mit Vorsicht genießen) und EUV verwendet.
TSMC macht keine CPU Designs. Deine Fragen sind jetzt schon fast lächerlich.
Du wirst auch selber dahinter kommen was ein "Full-EUV" Design ist. Du darfst gerne über PN dieses Kindergarten Quiz weiter führen.

iuno

2018-12-08, 12:18:31

Sie hypen, weil man die Taktraten raten kann? Okay....
Natuerlich feuert das den Hype an.

Während andere bloß bescheiden werben, hypt AMD nur. Pöse Purschen sind das!
Mir ist das ja gleich. Das bezog sich halt auf diverse Fanboys, die jedes mal behaupten, AMD koenne ja fuer den ganzen Hype nichts, das sei ein Selbstlaeufer und es gebe dadurch immer voellig ueberzogene Erwartungen, die AMD ja gar nicht erfuellen koenne, was ihnen zum Nachteil gereicht usw usf...

w0mbat

2018-12-08, 12:20:31

Etwas komische Sichtweise, normales Marketing als "feuert den Hype an" zu bezeichnen. Soll AMD deiner Meinung nach keine Werbung machen?

Menace

2018-12-08, 12:21:02

Natürlich, Iuno. AMD hyped dann ja schon allein, wenn sie verlauten lassen, dass neue CPUs kommen. Auch da kann man alles reininterpretieren. Eigentlich ist ja auch AMD Schuld, wenn irgendwelche ominösen Folien auftauchen.

Nein, im Ernst: Erläutere Deine These mal, dass Raten von Taktraten etwas mit Fake zu tun hat. Ein Sandkasten "Doch/Natürlich" <-> "Ne" lass ich da aber nicht gelten.

Schnoesel

2018-12-08, 12:34:36

KOmmt eh nicht von AMD sondern von einem Vertriebspartner.

http://www.pcgameshardware.de/CPU-CPU-154106/News/Ryzen-3000-Gewinnspiel-1270976/

Wieder viel Luft um nichts

SKYNET

2018-12-08, 13:14:30

KOmmt eh nicht von AMD sondern von einem Vertriebspartner.

http://www.pcgameshardware.de/CPU-CPU-154106/News/Ryzen-3000-Gewinnspiel-1270976/

Wieder viel Luft um nichts

nicht einem, sondern DEM vetriebspartner von AMD in südkorea... der richtet nebstbei ALLE AMD events in SK aus. :smile:

und ich denke AMD hat ihn zurückgepfiffen, die wollen wohl zur CES eine fette bombe platzen lassen ;D

amdfanuwe

2018-12-08, 13:16:11

Launch Mitte März respkt. Q1 - Hohes OC Potenzial.
...
SR-Ram Besitzer sind im Nachteil, DR zieht davon und bekommt seinen Ruhm :P

Wenn das so kommt, fress ich nen Besen :freak:
Dann mal guten Appetit.
Ist doch nichts anderes wie ein Pinnacle Ridge mit CPU Kernen außerhalb auf einem extra Chip. OC kaum lohnenswert, da durch XFR das Potenzial ausgeschöpft wird und RAM wird nicht anders behandet als bei PR.
Bei TR dürfte die Cache und Speicherverwaltung anders veraufen. da wird sich die geänderte Speicherverwaltung ordentlich bemerkbar machen.

Unrockstar

2018-12-08, 13:35:29

Base oder Boost?

Boost

300-400Mhz mehr wre bei 12C schon nicht schlecht.. Und die TDP explodiert nicht. Base bei den derzeitigen Boost werden eventuell und bissl OC Spielraum..
Also 4,0 GHz Base bis zu 4,4GHz Allcore und 4,8 Boost.. mit PBO nochn bissl mehr.
Damit würde AMD Intels 9900K so dicht auf die Pelle rücken mit einem R7, dass der R9 diesen locker übertrumpft.. und ST Leistung wäre auch kein Thema mehr..

@Isen:
Ich kann mir schon vorstellen, dass man den IF takt entkoppelt vom Ramtakt.. Vielleicht ja sogar mit einem 2er multiplier in Bezug zum Ramtakt. Würde ja auch die Latenzen drücken

Complicated

2018-12-08, 14:06:14

Also vom RAM-Takt entkoppelt wird IF nicht weil das die Latenzen erhöht. Auch ein 2x Multiplier ist das Gegenteil von entkoppeln. IF-Takt ist derzeit die Hälfte des RAM Taktes.

Unrockstar

2018-12-08, 14:23:25

Ach erhöht das die Latenz? Ich dachte, wenn der takt steigt, sinkt die Latenz?

BlacKi

2018-12-08, 15:18:25

Also vom RAM-Takt entkoppelt wird IF nicht weil das die Latenzen erhöht. Auch ein 2x Multiplier ist das Gegenteil von entkoppeln. IF-Takt ist derzeit die Hälfte des RAM Taktes.
bei verdoppelung des IF takts käme man auf 50% reduktion der latenz?

Setsul

2018-12-08, 16:34:57

Es geht um Situationen wie 1200 MHz DRAM Takt und 1400 MHz IF Takt, weil das ekelhaft ist.
Da muss entsprechende Logik dazwischen, damit das alles funktioniert.

Doppelungen sind einfach. Momentan spuckt der DRAM schließlich 64 bit zwei mal Pro Takt aus und wirft 128 bit Pakete ins SDF und CAKE holt sich aus dem SDF 128 bit Pakete die dann 32 bit Pakete geteilt werden und über IFOP geschickt werden. Der RAM weiß nichts davon, dass CAKE eigentlich 4 mal pro Takt sendet und er muss es auch nicht wissen. Solange er ein Paket pro Takt empfangen oder senden kann und nicht 1,1 Pakete gibt es keine Probleme.

Natürlich kann ein RAM Channel dann nicht mehr ein IFOP voll auslasten, aber zwischen Chiplets gibts gar kein Problem und von Chiplet zu RAM sind die Lösungen auch relativ einfach. Der RAM kann 64 bit pro Takt ins SDF geben oder man bleibt bei 128 bit aber 2 Channels teilen sich einen Routing-Anschluss weil jeder nur die halbe Bandbreite braucht oder der RAM sendet eben nur alle 2 Takte.
Nichts davon ist auch nur annähernd so ekelhaft wie eine Anschluss der einen Puffer braucht und der jeden siebten Takt kein Paket annehmen kann weil er dafür die Bandbreite nicht hat oder wenn IF auf 1300 MHz runtertaktet wird dann nur noch jeden dreizehnten Takt oder jeden einundzwanzigsten wenn IF auf 1400 und RAM auf 1333 oder noch besser IF auf 1300 und RAM auf 1333 sodass es jetzt das IF ist das zu langsam ist und der RAM kann alle 40 Takte sein Paket nicht loswerden und so weiter für jede mögliche Kombination. Das zu implementieren ist beschissen.

Also Verdoppelung ist einfach aber selbst wenn jetzt einfach naiv die Anzahl der Leitungen verdoppelt (definitiv möglich) und die ganze Logik auf dem Die doppelt so hoch taktet kostet das mindestens doppelt so viel Strom und IF war schon vorher nicht gerade sparsam.

JVC

2018-12-08, 16:57:20

PBO wird bei AMD eigentlich immer genutzt um hauptsächlich den allcore Turbo nach oben zu drücken. Den Singlecore Turbo siehst du eh fast nie...

Jup sry, wieder alles verwechselt :redface:

Naja bei meinem 2700X sehe ich sehr häufig die 4350mhz ...
Mindestens auf 2 Kernen und wenn die Anzeige stimmt,
sogar manchmal auf bis zu 4 :tongue:
( Allcore Prime95, im Bios alles auf Auto eingestellt, 4050-4175 )

Aber ok, das ist mit einer guten Wakü. ( max 58° )

m.f.g. JVC

Der_Korken

2018-12-08, 17:26:46

Sind Puffer für Taktdomänenwechsel wirklich so problematisch bei der Latenz? Wenn die Pakete einen Takt zusätzlich im Puffer warten, wären das <1ns an Latenz. Wenn durch das schnellere IF dann z.B. 4ns eingespart werden, hat sich das schon gelohnt. Man muss ja auch bedenken, dass der höhere IF-Takt auch die Kommunikation zwischen den Chiplets beschleunigen könnte. Bei wirklich langsamen RAM (<=2400Mhz) bremst das IF afaik auch heute schon zwischen den CCXs.

Langlay

2018-12-08, 21:01:36

Jup sry, wieder alles verwechselt :redface:

Naja bei meinem 2700X sehe ich sehr häufig die 4350mhz ...
Mindestens auf 2 Kernen und wenn die Anzeige stimmt,
sogar manchmal auf bis zu 4 :tongue:
( Allcore Prime95, im Bios alles auf Auto eingestellt, 4050-4175 )

Bei mir ist das etwas Komisch. Wenn ich Performance Enhancer (PE) auf 1,2 oder Auto hab, hab ich auch die max. 4350 MHz und ~4,05 GHz Allcore. Wenn ich PE auf 3 stelle hab ich zwar ~4,15 GHz Allcore aber es gibt auch keinen Singlecore Boost mehr. Temps sind bei mir auch ungefähr in dem Bereich ~60°C.

Setsul

2018-12-08, 22:42:21

@Der_Korken:
Das ist alles getaktete Logik. Wenn jetzt auf beiden Seiten des Puffers verschiedene Taktraten sind, mit welchem Takt läuft dann der Puffer?

Und dann eben die externen Probleme. Normalerweise hat das SDF ein Paket, es schaut auf die Adresse und schickt es an den richtigen Anschluss. Keine Probleme. Jetzt hat man ein Taktverhältnis von 7/6 und wenn man 7 Takte lang jeden Takt ein Paket schickt fliegt einem alles um die Ohren. Also muss das SDF wissen, dass es das nicht machen darf. Aber nicht nur für 7/6 sondern für praktisch jedes beliebige Verhältnis. Anstatt dass die Router/Switches/Crossbars einfach jeden Takt rausfinden wo das Paket hin muss und es dorthin schicken, müssen sie auch prüfen ob der Ausgang in diesem Takt überhaupt ein Paket annehmen kann. Und was machst du wenn er nicht kann? Wenn weiterhin jeden Takt ein Paket nachkommt aber du nur 6/7 weiterschicken kannst? Das macht alles fürchterlich viel Spaß.

Der_Korken

2018-12-08, 22:51:50

Das Problem mit den unterschiedlichen Takten hat man doch aber quasi an zig anderen Stellen auch. Zwischen CCX und IF müssen auch mehr oder weniger beliebige Verhältnisse aufeinander abgestimmt werden. Und innerhalb eines CCX können alle vier Kerne unterschiedlich takten, wobei sich der Takt auch noch ständig im Betrieb ändert und das auch noch sehr feingranular. Gegen den Aufwand erscheint mir der Übergang zwischen IF und IMC als "überschaubares Problem".

Complicated

2018-12-08, 22:54:59

Ach erhöht das die Latenz? Ich dachte, wenn der takt steigt, sinkt die Latenz?
bei verdoppelung des IF takts käme man auf 50% reduktion der latenz?
Es geht um Situationen wie 1200 MHz DRAM Takt und 1400 MHz IF Takt, weil das ekelhaft ist.

Eben wie Setsul sagt. Es geht um das entkoppeln des IF Taktes vom RAM-Takt.

Wer entkoppeln fordert und von 2x Mulitplier spricht, der widerspricht sich. Das ist eine Koppelung mit x2.
Der IF Takt muss gekoppelt bleiben am RAM um höhere Latenzen zu vermeiden. Das zeigt das Funktionsschema des CAKE, welches hier schon oft genug geposteted wurde.

Natürlich wäre es besser höher zu takten. Nur eben nicht entkoppelt vom RAM.

Setsul

2018-12-08, 23:30:19

@Der_Korken:
Es ist ein Unterschied ob man muss oder nicht. Keiner will Kerne mit 1200 MHz. Turbo und P-States bringen je nach Workload 20% und mehr Leistung oder Effizienz, da verbrennt man gerne etwas Leistung und Fläche um das möglich zu machen.
Beim IF ist einfach nicht sehr sinnvoll. Wer schnelleren RAM will, soll sich schnelleren RAM kaufen. Um das IF runterzutakten um Strom zu sparen ist es den Aufwand nicht wirklich wert und hochtakten ist zu teuer. Einige Benchmarks laufen schneller mit 2400 MHz RAM, vor allem auf EPYC, weil dann das IF den Kernen nicht die TDP wegfrisst und der höhere Kerntakt das mehr als ausgleicht. Wenn man jetzt zusätzliche Latenz reinbringt aber den Takt nur wegen der Latenz und nicht wegen der Bandbreite erhöht, dann muss der Takt noch mehr steigen damit die Latenz wirklich sinkt. Jetzt stell dir EPYC mit 1500 MHz IF vor.
https://images.anandtech.com/doci/13124/IF%20Power%20EPYC.png
Da bleibt nicht mehr viel für die Kerne.

Am IF-Takt rumzubasteln ist nur eine sehr kurzfristige Lösung. Ein sparsameres IF damit höherer Takt dauerhaft möglich ist (dann ist variabler Takt eventuell sinnvoll) oder die Latenz anderweitig zu senken ist wesentlich besser.

Lehdro

2018-12-09, 00:41:19

Ich denke auch, wenn AMD schon am IF rumbastelt und das haben sie garantiert, wird ein geringerer Leistungsverbrauch die Hauptagenda darstellen. Niedrigere Latenzen werden da eher sekundär mitgenommen. Man muss das mal so sehen:

Ein niedrigerer IF Stromverbrauch bringt dir bei Servern erheblich bessere Teillasteffizienz (zb bandbreitenintensive Sachen, die kaum auf die eigentliche CPU zurückgreifen) und eine höhere Taktrate bei den Kernen, da mehr TDP dafür frei wird. Im mobile und APU Bereich wird das sogar noch kritischer, da dort noch stärker aufs Powerbudget Rücksicht genommen werden muss. Im Desktop hingegen ist der IF Stromverbrauch fast schon irrelevant, da erstens sowieso nur wenige IF-Links benutzt werden und zweitens das IF nicht so stark gefordert wird (anders als bei APU und MultiDie EPYC/Threadripper). Da wären dann eher die Latenzen interessant.

BlacKi

2018-12-09, 01:06:45

Korvaun

2018-12-09, 08:44:57

Das Gewinnspiel deutet mMn darauf hin das man intern anscheinend schon die finalen Taktraten kennt? Und das bedeutet ja wohl das es nicht mehr allzulage dauern kann bis die Teile release-fertig sind?

robbitop

2018-12-09, 08:57:58

Bei Intels Ringbus scheint ein anderer Takt als der des DRAM Controllers keinen signifikanten Nachteil (Memorylatency) zu erzeugen. Dito beim Mesh bei skl-x. Sicher, dass solche Effekte in die korrekte (für den Anwender wesentliche) Größenordnung eingeordnet wurde?

JVC

2018-12-09, 10:15:49

Bei mir ist das etwas Komisch. Wenn ich Performance Enhancer (PE) auf 1,2 oder Auto hab, hab ich auch die max. 4350 MHz und ~4,05 GHz Allcore. Wenn ich PE auf 3 stelle hab ich zwar ~4,15 GHz Allcore aber es gibt auch keinen Singlecore Boost mehr. Temps sind bei mir auch ungefähr in dem Bereich ~60°C.

Muss ein Asus Mobo sein ^^
Hab auch alles mögliche ausprobiert ... am meisten bringt es einfach,
dem CPU "freie Hand" zu geben und ihn kühl zu halten.

Egal wie ich den manuell Takte ... die Auto Einstellung holt am meisten raus.
PBO Stufe 10 nutzt meine CPU von ganz alleine und die OC Stufe 3 oder 4 ( die ja OC darstellen)
spinnen dann auch meist rum und es gibt, wie bei dir, keinen SC Boost mehr :frown:

Fazit für mich --> alles auf Auto lassen.

RAM OC lohnt aber ziemlich ;) unbedingt schauen das man Samsung B-Die erwischt !
Laufen bei mir 3466 12-12-12-12-34-1T mit 1,5v, darüber macht glaube ich der Speichercontroller der CPU dicht,
3600 bekomm ich mit egal welchen Einstellungen/Spannungen nicht stabile :/
Am RAM sollte es nicht liegen:
https://www.hardwareluxx.de/community/f13/g-skill-flarex-ddr4-3200-c14-14-14-34-1-35v-1160243.html

m.f.g. JVC

Opprobrium

2018-12-09, 10:33:52

Das Gewinnspiel deutet mMn darauf hin das man intern anscheinend schon die finalen Taktraten kennt? Und das bedeutet ja wohl das es nicht mehr allzulage dauern kann bis die Teile release-fertig sind?
Nicht zwingend. Man kann ja auch durchaus Ergebnisse raten die noch niemandem bekannt sind. Beispiel Sportwetten. Für so ein Gewinnspiel braucht es nur die Gewissheit, das irgendwann ein Produkt veröffentlicht wird welches eine Taktrate hat.

Setsul

2018-12-09, 10:57:20

@robbitop:
Die Logik verschwindet ja nicht bloß weil die Takte jetzt zufälligerweise gleich sind.
Intel kann es sich einfach leisten, weil der Ringbus mit drei mal so hohem Takt läuft wie IF ohne mehr Strom zu verbrauchen. Die ~30 ns Unterschied kann IF mit 10% höherem Takt nicht ausgleichen. 10% höherer Takt bringen beim IF vom Kern zum RAM ~5 ns. Vergleicht man kosten und nutzen ist es das einfach nicht wert. Man kann die Logik einbauen, IF braucht dann insgesamt 15-20% mehr Strom und übrig bleiben 2 ns oder so niedrigere Latenz, dafür müssen die Kerne 10% runtertakten.

Das eigentliche Problem ist dass der 8700K mit <10W für den Ring auskommt https://images.anandtech.com/doci/13124/Uncore%208700Ka.png
und mit 8 Kernen siehts nicht viel anders aus, während AMD dafür über 20W braucht https://images.anandtech.com/doci/13124/IF%20Power%202700X.png
und das nur bei einem Drittel des Taktes.
Gegen das Mesh sieht es besser aus 18 Kerne und ein bisschen unter 40W https://images.anandtech.com/doci/13124/Uncore%207980XE.png
gegen 16 Kerne und ein bisschen über 40W https://images.anandtech.com/doci/13124/IF%20Power%202950X.png
Aber das Mesh hat immernoch den doppelten Takt.

Wenn AMD nicht aus irgendeinem Grund den L3 mit zum Uncore zählt braucht das IF viel zu viel Strom für den Takt mit dem es läuft.

Lehdro

2018-12-09, 11:27:34

hört sich stark so an als müsste man takt der ipc opfern.
Gegenüber Zen1/+? Sicher nicht. Nur wird man nicht jede maximal mögliche Leistungsverbesserung unabhänig des Leistungsverbrauches mitnehmen. Man opfert maximal zusätzliche mögliche Leistungssteigerung zugunsten besserer Effizienz. Ich denke aber schon das Zen2 trotzdem eine bessere IPC aufweisen wird und zwar in jedem einzelnen Teilbereich.

mboeller

2018-12-09, 13:16:45

@robbitop:
Das eigentliche Problem ist dass der 8700K mit <10W für den Ring auskommt https://images.anandtech.com/doci/13124/Uncore%208700Ka.png
und mit 8 Kernen siehts nicht viel anders aus, während AMD dafür über 20W braucht https://images.anandtech.com/doci/13124/IF%20Power%202700X.png
und das nur bei einem Drittel des Taktes.
Gegen das Mesh sieht es besser aus 18 Kerne und ein bisschen unter 40W https://images.anandtech.com/doci/13124/Uncore%207980XE.png
gegen 16 Kerne und ein bisschen über 40W https://images.anandtech.com/doci/13124/IF%20Power%202950X.png
Aber das Mesh hat immernoch den doppelten Takt.

Wenn AMD nicht aus irgendeinem Grund den L3 mit zum Uncore zählt braucht das IF viel zu viel Strom für den Takt mit dem es läuft.

dann sollte 7nm bei AMD wirklich einen massiven Vorteil bieten. Das IF wird wahrscheinlich ja in etwa gleich getaktet bleiben (der Speicher wird ja auch nur unwesentlich schneller sein) und das sollte dann einen Verbrauchsvorteil von min. 50% fürs IF bringen.

BoMbY

2018-12-09, 13:32:22

Bei AMD wird auf auf jeden Fall gepuffert und priorisiert:

https://i.imgur.com/hV5Qg7a.png

https://i.imgur.com/iOjAAJ8.png

Und jede IP bekommt eine eigenen passenden "Netzwerkadapter":

https://i.imgur.com/cjrQLb7.png

amdfanuwe

2018-12-09, 14:00:38

@robbitop:

Wenn AMD nicht aus irgendeinem Grund den L3 mit zum Uncore zählt braucht das IF viel zu viel Strom für den Takt mit dem es läuft.
Das hört sich für mich vielmehr danach an, dass über das IF wesentlich mehr kommuniziert wird als über das Intels Mesh.
Bei entsprechenden Speicherzugriffen müssen ja alle Caches im System über den Zugriff informiert werden um die Kohärenz zu waren.
AMDs IF ist ein allgemeines Protokoll, das auch über die Prozessorgrenzen hinweg funktioniert.
Intels Ringbus oder Mesh ist ein Spezialisiertes Verfahren und kann dementsprechend optimiert werden auf den Einsatzzweck.

Bei Rome dürfte der Kommunuikationsaufwand, und damit der Verbrauch, geringer ausfallen, da der I/O als zentrale Stelle nur noch mit den betroffenen Stellen im System kommuniziert und nicht mehr mit allen.
Bsp.: Eine Speicherstelle im RAM wird geändert.
Bisher: Nachricht an alle L3 im System.
Zukünftig: Die Änderung die Core 3 veranlaßt betrifft nur noch Core 53. Also wird nur Core 53 über die Änderung informiert damit seine Daten konsistent sind.

Ich habe da letztens ein Patent gelesen das davon handlt die Latenzen für die L3 im System zu speichern. Fragt z.B. Core 3 eine Speicherstelle an, sieht der I/O dass diese Cache Lane bei Core57 vorhanden ist und schneller verfügbar als bei einem Speicherzugriff. Daraufhin veranlasst der I/O, dass die Daten von Core 57 statt aus dem RAM geladen werden.

Also, AMD arbeitet daran. Wie groß der Energieverbrauch für den IF wirklich ist, sehen wir erst dann, wenn Intel auch auf Chiplets umstellt und eine ähnliche Fabrik braucht. Dann kann man die Verbrauchswerte miteinander vergleichen.

fondness

2018-12-09, 14:06:44

Wenn AMD nicht aus irgendeinem Grund den L3 mit zum Uncore zählt braucht das IF viel zu viel Strom für den Takt mit dem es läuft.

Jede Wette, dass die Werte so Bullshit sind und man das nicht direkt vergleichen kann. Ansonsten wäre Ryzen/EPYC nicht so energieeffizient wie er zweifellos ist. Alles was AnandTech hier macht ist die Werte die der Prozessor liefert auszulesen, man hat null Möglichkeiten da irgendetwas nachzumessen. Das dann einfach direkt mit Intel zu vergleichen, die unter Uncore womöglich etwas völlig anderes als AMD versteht halte ich für ziemlich fragwürdig.

Lehdro

2018-12-09, 15:22:12

Jede Wette, dass die Werte so Bullshit sind und man das nicht direkt vergleichen kann. Ansonsten wäre Ryzen/EPYC nicht so energieeffizient wie er zweifellos ist. Alles was AnandTech hier macht ist die Werte die der Prozessor liefert auszulesen, man hat null Möglichkeiten da irgendetwas nachzumessen. Das dann einfach direkt mit Intel zu vergleichen, die unter Uncore womöglich etwas völlig anderes als AMD versteht halte ich für ziemlich fragwürdig.
Du musst bedenken was da noch alles drin ist:

- IF
- PCIe-Controller
- SATA-Controller
- USB-Controller
evtl. L3?

Setsul

2018-12-09, 15:34:40

@mboeller:
Es geht hier um lange Leitungen, da bringt 7nm wenig oder macht es nur schlimmer. Alles was aufs Package geht bleibt natürlich mehr oder weniger gleich und die Entfernungen auf dem Die verkürzen sich, damit bleibt alles mehr oder weniger beim Alten. AMD hat jetzt einfach Zeit das zu optimieren, bei Zen1 war IF ja noch völlig neu und musste in erster Linie erst einmal funktionieren.

@amdfanuwe:
Mesh und Ring müssen auch Kohärenz wahren.
Es ist einfach eine Sache der Topologie.
Beim Ring hat jeder Knoten die hochkomplexe Aufgabe sich in jedem Takt ein Paket anzuschauen das reinkommt (wenn eins reinkommt) und zu entscheiden "ist das meins oder schick ich das weiter". Wenn kein Paket weiter muss kann er noch ein eigenes Paket auf den Ring legen und das wars. Beim Mesh ist viel Arbeit investiert worden um die Router möglichst einfach zu halten und trotzdem ist der Takt niedriger damit es nicht zu viel Strom kostet.

Jetzt vergleich das mit IF wo jedes Switch 5 Pakete pro Takt bearbeiten können muss. Viel Spaß.

Was sich hauptsächlich auf die Latenz auswirkt und weniger auf den Verbrauch ist wie AMD das alles organisiert hat. Bei Zen wird einfach alles zentral bearbeitet und der Rest weiß nichts. Bei Intel legt man eine Anfrage auf den Ring und die entsprechende LLC Slice sieht "oh ja, das hab ich" und antwortet. Wenn die direkt nebeneinander liegen dann geht das recht schnell. Bei Zen schickt der L3 die Anfrage ohne bestimmtes Ziel los, im SDF findet sich dann die Antwort wo das Zeug liegt und dann wird die adressierte Anfrage losgeschickt und die kommt dann wieder zurück zum SDF und dann gehts erst zum L3/Kern.
Wenn Intel alle Anfragen zum System Agent schicken würde, der dann zur richtigen L3 Slice, die Slice dann zurück zum System Agent und dann zurück zu dem L3 der die Anfrage gestartet hat dann sähe die Latenz auch so aus wie bei Zen zwischen 2 CCXs auf dem selben Die.

Das wird mit Rome noch wesentlich schlimmer, deshalb muss sich das eigentlich ändern. Latenz innerhalb des Dies wird gleich bleiben, aber jede Anfrage zu einem CCX außerhalb müsste 2 mal über IFOP statt einmal, das wäre übel. Deshalb vermute ich eben dass jeweils ein Paar aus Chiplets verbunden ist damit man 4 NUMA Nodes hat die innerhalb einigermaßen akzeptable Latenz haben.

@fondness:
Das hieße dann dass die Kerne/L3 das verbrauchen. Dann bräuchte Zen mit kleineren, weniger komplexen Kernen mit weniger Bandbreite und niedrigerem Takt deutlich mehr als Skylake. Klingt unwahrscheinlich.

Eldoran

2018-12-09, 16:58:13

Setsul

2018-12-09, 17:36:17

bbott

2018-12-09, 23:17:44

Durch die niedrige 7nm Auslastung könnte das AMD Zen 2 vorziehen?
http://www.pcgameshardware.de/CPU-CPU-154106/News/7-nm-Fertigung-TSMC-Auslastung-AMD-Zen-2-Navi-1270855/

Klingt gut für AMD.

BoMbY

2018-12-10, 01:41:52

AMD hat sich bei all dem schon etwas gedacht.

Das könnte zum Beispiel alles in die Richtung weisen:

http://www.freepatentsonline.com/20180074958.pdf
http://www.freepatentsonline.com/20180081810.pdf
http://www.freepatentsonline.com/20180081715.pdf

Eldoran

2018-12-10, 03:17:40

Richtig, vor allem laufen wahrscheinlich keine Leitungen mehr übereinander. Die gegenüberliegenden Ecken hatten bei EPYC mit Abstand die längsten Verbindungen und die kreuzen sich auch noch. Rome wird da hoffentlich sehr viel angenehmer.
Ich habe mir das angeschaut, alle Verbindungen die längs gehen sind länger, jeweils etwas über halbe Länge des die + Abstand. Insgesamt etwas länger als das Die selbst. Bei EPYC2,wenn die äusseren chiplets die Kontakte eher an der Innenkante haben eben grob die Hälfte. Diesmal könnte es sich ohne überlappende Leitungen ausgehen, ich bin mir aber nicht sicher, ob der Abstand zwischen den chiplet paaren für je 64 Lanes reicht. Ich konnte auch nicht wirklich verifizieren wo in etwa die entsprechenden Kontakte am Package wären. Das RAM ist definitiv längs seitig. Sonderlich viel Platz wäre zwischen den Leitungen jedenfalls nicht, was bezüglich übersprechen nicht unbedingt gutes verheisst. Jedenfalls könnte es die Anzahl der notwendigen Lagen beim Package reduzieren. TR hatte ja ursprünglich das Problem auch nicht und daher weniger Lagen.

Leonidas

2018-12-10, 09:25:44

In Südkorea gibt es gerade ein Gewinnspiel von AMD bei dem man die Taktraten von Ryzen 7 3700X und Ryzen 5 3600X raten soll. Die die richtig liegen haben die Chance die CPUs zu gewinnen.

Launch zur CES?

Eher umgedreht. Ein solches Spiel kann man nur machen, wenn sichergestellt ist, das es keine Leaks geben kann. Sprich: Samples außer Haus gibt es erst ab Mitte Dezember. CES käme somit für einen Launch zu früh.

Durch die niedrige 7nm Auslastung könnte das AMD Zen 2 vorziehen?
http://www.pcgameshardware.de/CPU-CPU-154106/News/7-nm-Fertigung-TSMC-Auslastung-AMD-Zen-2-Navi-1270855/

Vorziehen sicherlich nicht. Man liefert, sobald man fertig ist. Das TSMC bereits Kapazitäten hat, macht den Evaluierungsprozeß für AMD nicht schneller.

Piefkee

2018-12-10, 09:33:39

Eher umgedreht. Ein solches Spiel kann man nur machen, wenn sichergestellt ist, das es keine Leaks geben kann. Sprich: Samples außer Haus gibt es erst ab Mitte Dezember. CES käme somit für einen Launch zu früh.

Vorziehen sicherlich nicht. Man liefert, sobald man fertig ist. Das TSMC bereits Kapazitäten hat, macht den Evaluierungsprozeß für AMD nicht schneller.

Ist es nicht so das man erst die Evaluierung abschließt und danach in die Massen Produktion geht? Und dadurch das Kapazitäten frei sind kann auch mehr produziert werden was zu einer früheren marktstart führen würde.

AffenJack

2018-12-10, 10:13:53

Ist es nicht so das man erst die Evaluierung abschließt und danach in die Massen Produktion geht? Und dadurch das Kapazitäten frei sind kann auch mehr produziert werden was zu einer früheren marktstart führen würde.

Der Marktstart verändert sich höchstens soweit, dass man schneller Chips sammeln kann. Das mag beim Launchn 2 Wochen bringen, aber das wars. AMD ist nicht Apple, dass sie Monate vorher Chips sammeln müssen. Größer könnte der Effekt aber bei den kleineren Risen werden, die in der Regel gestaffelt später erscheinen. Durch die hohen Kapazitäten könnte man unter Umständen das ganze Lineup gleichzeitig launchen oder die kleineren nur mit sehr kurzer verzögerung bringen.

Opprobrium

2018-12-10, 10:30:55

Der Marktstart verändert sich höchstens soweit, dass man schneller Chips sammeln kann.
Und genau dadurch könnte - sofern für Desktop und Server tatsächlich die gleichen Chiplets genutzt werden - in diesem Falle eine höhere Kapazität auch mehr als 2 Wochen bringen.

JVC

2018-12-10, 11:18:58

Jänner ist äußerst unwahrscheinlich aber nicht unmöglich.
Februar ist möglich aber auch noch eher unwahrscheinlich.
März ist gut möglich und auch nicht unwahrscheinlich und für viele noch immer eine Überraschung.
April, May, würde ich annehmen das, der Launch spätestens beginnt, Produkte bereits verfügbar sind.

Aber das ist nur so ein Gefühl meinerseits, wenn ich versuche die Vorzeichen zu deuten ;)

m.f.g. JVC

HOT

2018-12-10, 11:30:14

Würd auch sagen, Vorstellung CES, Launch Anfang April, ähnlich wie beim Pinnacle. Das wird auch immer so geplant gewesen sein, dass jetzt mehr Kapazitäten zur Verfügung stehen kann man a.) für ein breiteres Produktangebot anfangs nutzen (wobei das im Chiplet-Fall GloFo ja auch genug liefern muss) und b.) für das Vorziehen von Grafikchips genutzt werden, was ich eher vermute. Denn die Designs für die Navis werden fertig sein, man war sich bisher nur unschlüssig, wann man letztendlich in Massenproduktion geht damit mMn.

Dino-Fossil

2018-12-10, 16:02:09

mboeller

2018-12-10, 17:11:15

Bezüglich eines der beiden jüngsten "Leaks" hat ein User auf Reddit nun behaupet, es wäre ein Fake von ihm gewesen um einen Freund zu trollen:

https://www.reddit.com/r/Amd/comments/a44f4b/the_excel_spreadsheet_ryzen_leak_was_me_it_is_not/

war das nicht schon klar, dass das ExcelSheet ein fake ist?

Das adored Video hat aber angeblich eine andere "Datenbasis"

Dino-Fossil

2018-12-10, 17:12:14

Naja, zumindest war klar, dass vermutlich nicht beide Quellen zutreffen können.
Aber wie das halt immer so ist mit den "Leaks"...

nairune

2018-12-10, 17:30:20

Das ist ja witzig, der adored Mensch glaubt ihm nicht, dass es ein Fake war, da die Daten zu korrekt seien.
Er tut schon mächtig überzeugt - sind ja zum Glück nur noch ein paar Wochen, es bleibt spannend.

BoMbY

2018-12-10, 17:46:18

Ich bin langsam auch echt geneigt ein paar "Leaks" für AdoredTV zu produzieren ...

bbott

2018-12-10, 18:03:56

Vorziehen sicherlich nicht. Man liefert, sobald man fertig ist. Das TSMC bereits Kapazitäten hat, macht den Evaluierungsprozeß für AMD nicht schneller.

These:
Zen 2 für Server war für Server Anfang 2019 geplant für Desktop (ab) Mitte 2019. Damit sollte inzwischen der Evaluierungsprozeß abgeschlossen sein.
Da jetzt angeblich Ressourcen bei TSMC frei wurden, könnte man den Desktop vorziehen auf 1./2. Quartal und Zen 2 für AM4 lauchen.

Ich denke das man im Serverbereich (viel) mehr Waferkapazitäten hat als man absetzen kann, so träge wie Ryzen im Server bereich angenommen wurde wir Zen 2 das auch nicht allzu sehr beschleunigen. Wenn man es von 2% auf 5% schafft ist man immer noch weit weg von den ehemals (bis zu) 30%.

Damit könnte man einen Desktop und Server lauch relativ dicht beieinander machen ohne das es zu Engpässen in einem der Bereiche kommen sollte.

Korvaun

2018-12-10, 18:20:32

Wenn TSMC mehr 7nm Kapazitäten für AMD hat ist das zwar schön, aber was ist mit dem IO Chip, mit dem Package? Gibts kurzfristig genug Kapazität das alles zusammenzubauen & zu testen für Server UND Desktop? Was ist mit Support? Gibts da genug Leute die auf Probleme bei Servern UND Desktops gleichzeitig reagieren können (BIOS u.ä.)? Ich bin da eher skeptisch...

HOT

2018-12-10, 18:35:38

bbot, es sieht eher so aus, als würde der Desktop wieder vor dem Server gelauncht. Also Anfang des Jahes AM4 und Q3 Server und Threadripper in Etappen in Q3 und Q4.

Linmoum

2018-12-10, 18:39:49

Nein, so sieht es überhaupt nicht aus. Auch von Lisa Su selbst ist klar bestätigt, dass Rome zuerst launchen wird.

bun

2018-12-10, 20:20:03

Jim hat auch gute Gründe wieso er nicht glaubt das der Reddit Leak Fake war, sondern schlicht alt:

https://old.reddit.com/r/Amd/comments/a44f4b/the_excel_spreadsheet_ryzen_leak_was_me_it_is_not/ebbnu68/?context=3

Aber wieso Fakten anschauen und über Gründe nachdenken, wenn man hirnlos bashen kann.

Tarkin

2018-12-11, 07:40:34

Morgen soll es btw ein neues Video von Jim (AdoredTV) geben... zum Thema Ryzen Leaks

Kriegsgeier

2018-12-11, 11:53:28

Woher die Info?

Pirx

2018-12-11, 12:05:57

ein Leak:lol:

bun

2018-12-11, 15:16:29

Woher die Info?

https://old.reddit.com/r/Amd/comments/a4txpg/whats_the_consensus_on_the_i_faked_the_leak_thread/ebjgtw9/

Tarkin

2018-12-12, 07:08:38

https://old.reddit.com/user/AdoredTV ;) Update kommt dann wohl hoffentlich heute...

"Working on it but it's a lengthy one, gonna be a whole day editing again."

bun

2018-12-12, 11:48:26

https://www.youtube.com/watch?v=ReYUJXHqESk

Er hat aus 3 verschiedenen Quellen denen er wohl vertraut erfahren das:

- Bei GloFo ist ein riesiger I/O Die (wohl für Epyc) in Produktion, nicht mehrere, auch keine kleineren für Ryzen/Threadripper
- Ryzen 3000 ist rein 7nm, kein 14nm
- Ryzen 3000 besteht aus "kleineren" 7nm Chiplets
- Ryzen 3000 hat keinen I/O Die

Brillus

2018-12-12, 12:00:59

nairune

2018-12-12, 12:04:41

Also doch kein so großer Umbruch im Desktop und stattdessen ein "halber Threadripper" mit 2 Dies?

Warum man ewig lange Videos machen muss, anstatt halbwegs übersichtliche Schmierposts wie jeder normale Leakverwerter, erschließt sich mir zudem nicht...

bun

2018-12-12, 12:16:11

Er argumentiert das es zu teuer ist 2+ chiplets aus 2 Fabs auf 2 verschiedenen Kontinenten zu verschicken, und auf einen Interposer und Package zu packen, für einen 99$ Ryzen 3.

Ich würde noch anmerken das, wenn man mal annimmt das die Leaks korrekt sind, es nur einen unbekannten Faktor gibt, was die (Spiele)performance der CPUs angeht: Speicherlatenzen. Mit 14nm I/O Dies ist es vielleicht gar nicht möglich, Ryzen 3000 CPUs zu bauen, die da konkurrenzfähig sind. Das ist eine Laieninterpretation von mir.

Also doch kein so großer Umbruch im Desktop und stattdessen ein "halber Threadripper" mit 2 Dies?

Das waren Ergänzungen, zum Aufbau der DIEs, keine Änderungen. Die bekannten Listen sind wohl nach wie vor der Stand.

Warum man ewig lange Videos machen muss, anstatt halbwegs übersichtliche Schmierposts wie jeder normale Leakverwerter, erschließt sich mir zudem nicht...

Vielleicht weil er kein typischer "Leakverwerter" wie WCCF ist, der jeden Quatsch ungeprüft und ohne Kommentar auf die Seite klebt, sondern sich über die Gesamtsituation Gedanken macht. Vielleicht braucht man eine gewisse Intelligenz um das zu erkennen, die hier wohl nicht Jeder mitbringt.

Complicated

2018-12-12, 12:19:45

Dann müsste es ein Chiplet mit intergriertem I/O in 7nm geben. Das könnte Sinn machen für APUs. Könnte ein 8 oder 4 Core Chiplet sein dem man eines der anderen CPU-Chiplets anbinden kann. Oder eben bei APUs eine GPU...oder beides...daher wäre durchaus ein 1CCX+IO Chiplet nicht so verkehrt.

Damit gäbe es:
das grosse 14nm IO Die
Das 8 Core 7nm Die
Und das 4(8) Core+IO 7nm Die
Mit GPU-Chiplets hätte man den ganzen Baukasten zusammen von Low bis Server.

bun

2018-12-12, 12:23:25

Dann müsste es ein Chiplet mit intergriertem I/O in 7nm geben. Das könnte Sinn machen für APUs. Könnte ein 8 oder 4 Core Chiplet sein dem man eines der anderen CPU-Chiplets anbinden kann.

Bin noch nicht ganz durch mit dem Video, aber es sieht so aus als glaubt Jim von Adored das AMD 4 core 7nm chiplets mit integriertem I/O für alle Ryzen 3000 chips nutzt. Da AMD die chiplets binnen und sortieren kann, können die Ryzen 3000 mit 16 Kernen auch so hohe Takte liefern, bei gleichzeitig niedriger TDP. Die günstigen Ryzen 3000 sind dann halt sehr schlechte bins.

mboeller

2018-12-12, 12:29:30

Complicated

2018-12-12, 12:31:00

Damit würde ein 8 Core Ryzen 3000 zwingend aus 2x4-Core-chiplet inkl. je 1xIO bestehen....
Also erst ab 4 Core Abwärts monolithische Designs anfangen.

Hmmm dem 8 Core die doppelte IO zur Verfügung zu stellen, besser gesagt ab 8 Core aufwärts bei AM4, könnte auch für die SKU Aufteilung interessant werden. Mehr Platten und PCIe lanes vielleicht auch?

Edit:
Eventuell sind dann pro 7nm 4-Core inkl. IO nur 16 lanes vorhanden und ab 6 Kernen nutzt man eben 2 davon...

mboeller

2018-12-12, 12:32:49

Bin noch nicht ganz durch mit dem Video, aber es sieht so aus als glaubt Jim von Adored das AMD 4 core 7nm chiplets mit integriertem I/O für alle Ryzen 3000 chips nutzt. Da AMD die chiplets binnen und sortieren kann, können die Ryzen 3000 mit 16 Kernen auch so hohe Takte liefern, bei gleichzeitig niedriger TDP. Die günstigen Ryzen 3000 sind dann halt sehr schlechte bins.

was ist ein Chiplet incl. I/O? richtig eine komplette CPU. Macht imho wenig Sinn das ganze dann noch Chiplet zu nennen.

Pirx

2018-12-12, 12:33:37

Glaube ich iwie nicht. Gerade durch den schlecht shrinkbaren IO inkl. RAM-Controller hätte man dann ziemlich viel ungenutzte Chipfläche bei den größeren AM4-CPUs.

Complicated

2018-12-12, 12:35:19

was ist ein Chiplet incl. I/O? richtig eine komplette CPU. Macht imho wenig Sinn das ganze dann noch Chiplet zu nennen.
Doch wenn es als Chiplet eingesetzt werden kann in Kombination mit anderen Chiplets.

bun

2018-12-12, 12:37:10

Bin durch mit dem Video, kamen keine weiteren Details dazu wie die 4c 7nm chiplets aussehen. Er hat das nur kurz am Rande erwähnt, und ein selbst gemaltes Bild gezeigt mit 2x 4c chiplet das dann einen 8c Ryzen 3000 bildet. Das ist also dann wohl seine aktuelle Theorie. Er erklärt damit hauptsächlich wie die krassen Differenzen was Takte und TDPs angeht.

Er scheint sich ziemlich sicher zu sein, dank seiner 3 unabhängigen Quellen, von denen 2 in der Vergangenheit wohl schon gute Infos geliefert haben, das Ryzen 3000 rein 7nm ist und ohne 14nm I/O Chiplet kommt.

Er hat auch eine Theorie wo die "frühen" Preise herkommen: Er hält das für absichtliche Leaks, mit denen AMD ausfühlt welche Preise gehbar sind. Das wären gesetzte "Ziele", keine fixen Preise. Aufgrund der sehr positiven Bewertung erwartet er das AMD die Preise nun hochschraubt.

Complicated

2018-12-12, 12:37:45

Glaube ich iwie nicht. Gerade durch den schlecht shrinkbaren IO inkl. RAM-Controller hätte man dann ziemlich viel ungenutzte Chipfläche bei den größeren AM4-CPUs.
Wieso? Du brauchst 1x IO immer.
Also kombiniert du den 4 Core mit einem 8 Core Chiplet ohne IO und hast bis 12 Core auf AM4 ein einziges IO wenn du es willst. Ausser du willst das IO verdoppeln weil das kleine 7nm IO vielleicht lediglich 16 PCIe Lanes hat wegen der Größe.

bun

2018-12-12, 12:42:55

was ist ein Chiplet incl. I/O? richtig eine komplette CPU. Macht imho wenig Sinn das ganze dann noch Chiplet zu nennen.

Naja, wenn du daraus dann 4,8,12 und 16c CPUs zusammenbaust, wird es zum Chiplet.

Macht meiner Meinung nach Sinn:

- Latenzprobleme mit Speichercontroller fallen weg
- Man kann jedes Chiplet einzeln binnen, und gute Bins zusammenfassen zu high end 16c chips die dann bei niedriger TDP hoch takten weil gute Silikonqualität
- 4c CPUs sind billig, weil ist ja nur 1 kleines 7nm chiplet auf einem Package
- Bei teureren CPUs aus mehreren Chiplets kann man die höheren Fertigungskosten des Interposers und des Packaging dann auch auf den höheren Produktpreis umlegen

Im Prinzip fährt man eine sehr ähnliche Strategie wie im Servermarkt, nur leicht modifiziert.

Glaube ich iwie nicht. Gerade durch den schlecht shrinkbaren IO inkl. RAM-Controller hätte man dann ziemlich viel ungenutzte Chipfläche bei den größeren AM4-CPUs.

I/O kann aber ziemlich minimiert werden. Die AM4 Chipsätze bringen doch alle etwas I/O mit, das könnte man aufblasen, und den ganzen SATA und USB Quatsch aus den 7nm chiplets wieder raushauen. Dann bliebe nur noch der Memorycontroller, und der könnte sogar single channel sein. Dual channel gibt es dann erst ab 8c, wenn man die Speichercontroller aus 2 Chiplets kombiniert (wilde Spekulation, keine Ahnung ob das möglich ist).

Zum Ausgleich kommt dann in den 500er Chipsätzen mehr I/O, die werden ja sicher in einem älteren billigen Prozess gefertigt.

Eines muss man Jim lassen, er hält die Speku Threads interessant :D

Complicated

2018-12-12, 12:54:48

Der Hammer ist einfach, dass AMD den AM4 Sockel füe SoCs konzipiert hat und Ryzen 1 und 2 sind genau das: ein SoC... Ryzen 3 wird dann eben kein monolithischer SoC mehr sein aber immer noch ein SoC. Und das obwohl AMD den SoC völlig zerlegt umd anders wieder neu zusammen setzt.

amdfanuwe

2018-12-12, 13:02:34

Damit gäbe es:
das grosse 14nm IO Die
Das 8 Core 7nm Die
Und das 4(8) Core+IO 7nm Die
Mit GPU-Chiplets hätte man den ganzen Baukasten zusammen von Low bis Server.
Das ist mehr ein Szenario für Anfang 2020.
Aktuell ist wohl eher denkbar:

das grosse 14nm IO Die
Das 8 Core 7nm Die
RavenRidge2018 I/O

RavenRidge2018 unterscheided sich vom altem RavenRidge dadurch, dass er 24 PCIe Lanes und 2 IF Links hat. Zudem hat er evtl. keine eigenen CPU Cores (Ließe sich als single Chip mit 2 oder 4 Cores billig verkaufen).
Durch Verwendung eines 7nm Chiplets erklärt sich auch der Performance Boost von RR2018 gegenüber RR2017 ganz gut, doppelte CPU Performance bei gleichem Verbrauch. Gibt nette 6 und 8 Core APUs für Mobile und Desktop.
Ob mit 2 Chiplets, 12 und 16 Core, der GPU Teil nur teilaktiviert oder ganz deaktiviert wird, wird sich zeigen. Bei Betrieb mit dedizierter GPU wird der IGP eh deaktiviert und die volle Power steht den CPU Kernen zur Verfügung.
Ich schätze mal, das Ding heißt RavenRidge2018 weil es die gleiche IGP verwendet und ursprünglich nur ein 12nm Shrink sein sollte.

Der_Korken

2018-12-12, 13:12:40

Für mich ergibt die 7nm-only-Strategie in Kombination mit Chiplets überhaupt keinen Sinn. Wenn die "Chiplets" z.B. 4 Kerne haben mit 16 PCIe-Lanes und 1xDDR Channel, dann muss man für die 4-Kerner entweder zwei Dies "verschwenden" oder die haben nur Single-Channel und können die Graka nur mit 8xPCIe anbinden, weil sonst für Chipsatz und Co. nix mehr übrig bleibt. Gleichzeitig würden die 12- und 16-Kerner teilweise mehr als doppelt so viel IO haben, wie über den Sockel nach außen geführt werden kann. Zudem bekommt man so ein krummes Ding wie den 2990WX in klein, wenn man 3 bzw. 4 Chiplets hat, von denen aber nur zwei mit dem Speicher verbunden sind. Apropos Speicher: Latenz spart man auch keine ein, wenn die Chiplets untereinander kommunizieren müssen. Da kann man auch gleich einen IO-Die dazwischenschalten und hätte die ganzen anderen Probleme aus meinem Post gelöst. Dann kann man sich auch gleich den zweiten 7nm-Die sparen und stattdessen die Epyc-Chiplets verwursten.

Opprobrium

2018-12-12, 13:18:54

Naja, wenn du daraus dann 4,8,12 und 16c CPUs zusammenbaust, wird es zum Chiplet.

Nach dieser Definition wäre Zen 1 auch schon ein Chiplet, zumindest so wie die Dies für Epyc und Threadripper utilisiert werden. Will ich gar nicht bestreiten, man müsste da halt einfach eine einheitliche Definition finden (Chip=abcdefg, Chiplet=zyxwvu), sonst bringen solche Diskussionen wenig :smile:

amdfanuwe

2018-12-12, 13:19:19

was ist ein Chiplet incl. I/O? richtig eine komplette CPU. Macht imho wenig Sinn das ganze dann noch Chiplet zu nennen.
Hast Recht.

bun

2018-12-12, 13:35:13

Wenn die "Chiplets" z.B. 4 Kerne haben mit 16 PCIe-Lanes und 1xDDR Channel, dann muss man für die 4-Kerner entweder zwei Dies "verschwenden"

Was ist mit salvage DIEs auf denen ein Kern defekt ist? 3+3 = 6 = Ryzen 3
Wären dann aber wieder 2 DIEs auf Interposer, wohl zu teuer für 99$ CPUs.

oder die haben nur Single-Channel und können die Graka nur mit 8xPCIe anbinden, weil sonst für Chipsatz und Co. nix mehr übrig bleibt.

Und? Das sind 99$ Entry Level CPUs. 8xPCIe reicht problemlos für ne Graka die man an so eine CPU anbindet.
Halte es trotzdem für unwahrscheinlich das so etwas kommt.

Gleichzeitig würden die 12- und 16-Kerner teilweise mehr als doppelt so viel IO haben, wie über den Sockel nach außen geführt werden kann. Zudem bekommt man so ein krummes Ding wie den 2990WX in klein, wenn man 3 bzw. 4 Chiplets hat, von denen aber nur zwei mit dem Speicher verbunden sind.

Das sind Probleme die ich ebenso sehe. Mit 1 oder 2 Chip(lets)(wasauchimmer) sehe ich bei Ryzen keine unlösbaren Probleme, mit 3 oder 4 schon.

Apropos Speicher: Latenz spart man auch keine ein, wenn die Chiplets untereinander kommunizieren müssen. Da kann man auch gleich einen IO-Die dazwischenschalten und hätte die ganzen anderen Probleme aus meinem Post gelöst. Dann kann man sich auch gleich den zweiten 7nm-Die sparen und stattdessen die Epyc-Chiplets verwursten.

Wäre es nicht eher so, das sich jedes Chiplet wie ein CCX in Zen1 verhält? Direkter Speicherzugriff eines Cores ist recht flott, muss man auf Speicher über den zweiten CCX zugreifen, wird es langsamer.
AMD hat es ja geschafft bei Zen+ die Latenzen doch deutlich zu drücken, obwohl noch die CCX Teilung besteht.

mboeller

2018-12-12, 13:38:22

Naja, wenn du daraus dann 4,8,12 und 16c CPUs zusammenbaust, wird es zum Chiplet.

dann besteht also Threadripper aus bis zu 4 Chiplets?

amdfanuwe

2018-12-12, 13:41:44

Ein Chiplet ergibt nur mit anderen Chip(let)s zusammen eine CPU, APU, GPU ...
Ein monolithischer Chip enthält alle Funktionen einer CPU, APU, GPU ... und kann eigenständig verwendet werden.

Im Grunde sind CPU, APU, GPU... auch nur Chiplets, da sie noch RAM, BIOS ROM, Spannungsversorgung etc., also weitere Komponenten benötigen um ein funktionsfähiges System zu bilden.

bun

2018-12-12, 13:42:02

dann besteht also Threadripper aus bis zu 4 Chiplets?

Nein.

Ryzen 3000 mit 16 Kernen würde aus 4 Chiplets mit je 4 Kernen und onboard I/O bestehen.

Threadripper würde dann aus Chiplets bestehen, die je 8 Kerne haben, und einen 14nm I/O chip wie Eypc hätten. Und dann wohl 24 Kerne insgesamt aufwärts?
Chiplet Zahlen bei Threadripper wären wohl immer ungerade, weil zu einer geraden (symmetrischen?) Zahl Chiplets immer ein I/O dazu kommt.
Würde also auf 5 oder 9 Tippen.

Screemer

2018-12-12, 13:43:07

I/O kann aber ziemlich minimiert werden. Die AM4 Chipsätze bringen doch alle etwas I/O mit, das könnte man aufblasen, und den ganzen SATA und USB Quatsch aus den 7nm chiplets wieder raushauen. Dann bliebe nur noch der Memorycontroller, und der könnte sogar single channel sein. Dual channel gibt es dann erst ab 8c, wenn man die Speichercontroller aus 2 Chiplets kombiniert (wilde Spekulation, keine Ahnung ob das möglich ist).

Das bringt dir aber gar nichts, wenn AMD zu a/b/x 3/400 voll kompatibel bleiben will. Da ist richtig viel Zeug von pcie, m2 bis sata direkt über die CPU angebunden. Lässt du solche Späße weg, dann ist quasi die Hälfte des alten boards nicht mehr nutzbar. Ergo muss mind. soviel I/o verbaut werden wie es seit Ryzen 1 der Fall ist. Außerdem fällt man wieder in das Problem, dass der Bus von der cpu zur NB zum Flaschenhals wird bei stark ausgelasteten Systemen. Das wurde ja gerade bei Ryzen so gelobt, dass viel des I/O krempels nicht mehr über den ht-bus muss.

Der_Korken

2018-12-12, 13:43:49

Das sind Probleme die ich ebenso sehe. Mit 1 oder 2 Chip(lets)(wasauchimmer) sehe ich bei Ryzen keine unlösbaren Probleme, mit 3 oder 4 schon.

Wenn man Ryzen 3 mit zwei 8-Kern-Chiplets umsetzt, dann würde AMD zwei fast identische 7nm-Dies bringen, einmal mit IO und einmal ohne. Das passt nicht zum Paradigma von Zen, dass man einen Die für (fast) alles hat.

Wäre es nicht eher so, das sich jedes Chiplet wie ein CCX in Zen1 verhält? Direkter Speicherzugriff eines Cores ist recht flott, muss man auf Speicher über den zweiten CCX zugreifen, wird es langsamer.
AMD hat es ja geschafft bei Zen+ die Latenzen doch deutlich zu drücken, obwohl noch die CCX Teilung besteht.

Das Argument gegen den IO-Die war ja, dass Speicherzugriffe einen Hop weiter müssen als wenn man ein monolithisches Design verwendet. Hat man nun zwei 4C-Dies mit je einem Channel, dann hat man doch statistisch bei 50% der Speicherzugriffe exakt das gleiche Problem. Mit vier Chiplets sogar bei 75% der Zugriffe.

amdfanuwe

2018-12-12, 13:44:51

Wären dann aber wieder 2 DIEs auf Interposer, wohl zu teuer für 99$ CPUs.

Was willst du denn mit Interposer? Chiplets brauchen keinen.

Mangel76

2018-12-12, 13:48:48

BoMbY

2018-12-12, 14:02:32

Chiplets + nix IO-Chip -->> aktive Interposer.

Das wäre aber IMHO SEHR überraschend.

Das macht überhaupt keinen Sinn, außer es wären komplett andere Chiplets als die für EPYC, was aber auch keinen Sinn machen würde. Ergo: Alles Käse.

HOT

2018-12-12, 14:15:51

Wie kommt ihr alle auf 4C-Chiplets???

Bei 23:58 ist ein 8C-Chiplet plus NAVI 20CU-Chiplet abgebildet. Und so macht es m.M.n. auch nur Sinn. Dann gibt es ein 8C-Chiplet ohne I/O (Epyc) und eines mit. Mit diesen kann man dann die ganze Palette bedienen.

Nimm 8C mit I/O plus ein NAVI-Chiplet, fertig ist die APU mit max. 8 Kernen. Nimm sttatt GPU ein 8C-Chiplet ohne IO, und du hast den 16C-Desktop-Die.
Das klingt plausibel, denn damit ist alles erschlagen. Die APU, die kleineren Prozessoren und die größeren, denn eine 2-Chip-Konstruktion für den billig-Massenmarkt ist mMn nicht machbar. Aber diese Lösung bringt alles auf den Punkt. Statt einen eigenen I/O-Chip zu basteln, modifiziert man ein Chiplet mit I/O, das ist sehr viel massentauglicher und es gibt so auch keinerlei Probleme mit evtl. höheren Speicherlatenzen im Spielesektor. Ein 8-Kern-Chip wird ja auch absehbare Zeit reichen im Spielemarkt.

mboeller

2018-12-12, 15:04:32

mboeller

2018-12-12, 15:05:13

Nein.

Ryzen 3000 mit 16 Kernen würde aus 4 Chiplets mit je 4 Kernen und onboard I/O bestehen.

ich habe Threadripper 2xxx gemeint

mboeller

2018-12-12, 15:07:23

Das macht überhaupt keinen Sinn, außer es wären komplett andere Chiplets als die für EPYC, was aber auch keinen Sinn machen würde. Ergo: Alles Käse.

Warum wären die Chiplets andere? Das Substrat wird durch einen (aktiven-) Interposer ersetzt. Die Anbindung (Bumps) sollte aber gleich bleiben können. Da bin ich mir aber unsicher.

basix

2018-12-12, 15:35:22

Das klingt plausibel, denn damit ist alles erschlagen. Die APU, die kleineren Prozessoren und die größeren, denn eine 2-Chip-Konstruktion für den billig-Massenmarkt ist mMn nicht machbar. Aber diese Lösung bringt alles auf den Punkt. Statt einen eigenen I/O-Chip zu basteln, modifiziert man ein Chiplet mit I/O, das ist sehr viel massentauglicher und es gibt so auch keinerlei Probleme mit evtl. höheren Speicherlatenzen im Spielesektor. Ein 8-Kern-Chip wird ja auch absehbare Zeit reichen im Spielemarkt.

Ausnahme: Billig CPUs hätten sehr gerne eine iGPU für günstige Rechner. Da ist Navi 20 ein Overkill und man wäre wieder bei 2 Chips. Dann ist eher noch ein separater Chip mit 8C + I/O + iGPU wahrscheinlich oder sogar nur 4C.

SKYNET

2018-12-12, 15:54:40

Ausnahme: Billig CPUs hätten sehr gerne eine iGPU für günstige Rechner. Da ist Navi 20 ein Overkill und man wäre wieder bei 2 Chips. Dann ist eher noch ein separater Chip mit 8C + I/O + iGPU wahrscheinlich oder sogar nur 4C.

warum, wäre grad für OEMs erste wahl mit navi 20 als IGP lösung, was glaubst wie gut das bei den käufern ankommt, das man 1440p zocken kann, ohne ne dGPU haben zu müssen?

Pirx

2018-12-12, 16:02:57

Es gibt noch was anderes, als spielen, bspw. täglich im Büro sitzen.

SKYNET

2018-12-12, 16:15:48

Es gibt noch was anderes, als spielen, bspw. täglich im Büro sitzen.

dafür wirds dann irgend ne kleine lösung geben....

Linmoum

2018-12-12, 16:17:36

Und für anspruchsvolleres spielen dGPUs...

bun

2018-12-12, 16:20:11

Wie kommt ihr alle auf 4C-Chiplets???

https://www.youtube.com/watch?v=ReYUJXHqESk&t=438s

Gipsel

2018-12-12, 16:32:30

https://www.youtube.com/watch?v=ReYUJXHqESk&t=438sWo klar gesagt wird, daß das Salvage-Versionen der 8C-Chiplets sind?

HOT

2018-12-12, 16:36:49

Ausnahme: Billig CPUs hätten sehr gerne eine iGPU für günstige Rechner. Da ist Navi 20 ein Overkill und man wäre wieder bei 2 Chips. Dann ist eher noch ein separater Chip mit 8C + I/O + iGPU wahrscheinlich oder sogar nur 4C.
Richtig. Deswegen ist Renoir zwar 7nm, aber eben nur ein CCX wie gehabt mit 11-14CUs, was den Chip sehr klein und günstig macht. Matisse mit Navi ist kein Renoir.

SKYNET

2018-12-12, 16:40:55

Und für anspruchsvolleres spielen dGPUs...

naja, gehen wir mal von einer leistung aus die zwischen RX560 und RX570 liegt, mit 20CUs... da brauchen viele keine dGPU mehr da für FHD und gelegenheitszocker wohl ausreichend... wäre halt schön, wenn man dann auch mehr als 2GB abzeigen könnte für die IGP...

bun

2018-12-12, 17:12:52

Wo klar gesagt wird, daß das Salvage-Versionen der 8C-Chiplets sind?

Wie kommst du darauf? Wo sagt er das?
Jim erwähnt im Video einmal "smaller 7nm chiplets" was ich als 4c chiplets interpretiert habe.
Er hat auch ein Bild mit 2x 4c chiplets gezeigt, das ist der von mir gepostete link mit timestamp 28min hinten dran.
Die Infos zu den 4c Chiplets sind sehr dünn. Vielleicht kommt da ja nochmal ein Video.
Ich würde eher darauf tippen, das 4c Chiplets so klein sind, das es davon 3c chiplets gibt, und der Yield dann sehr gut ist. 3+3 = 6 wäre dann der kleinste Ryzen 3000.

EDIT:

Sorry, ich habe mich bei dem Youtube Zeitstempel verklinkt. Hier ist der richtige Link:

https://youtu.be/ReYUJXHqESk?t=1682

basix

2018-12-12, 17:26:39

Mit 20 CUs braucht es aber HBM sonst verhungert dir der Chip. Selbst bei 10 CUs ist Dual Channel DDR4 arg am Limit. GDDR schliesse ich mal aus, da das rausführen der Signale aus dem Sockel keinen Sinn macht und der Platz auf dem Package fehlt. Nach einer Standard 08/15 CPU mit IGP hört sich CPU + GPU Chiplet inkl. HBM nicht an. Auch wenn ich sowas technisch sehr sexy finden würde, für den Massenmarkt ist es zu teuer. Hier ein separates Die mit eben kleiner IGP aufzulegen wie etwa bei RR macht für mich deutlich mehr Sinn. Von mir aus noch mit der Option für HBM für High-End SKUs. Da die IMCs am IF hängen sollte dies vereinfacht möglich sein.

bun

2018-12-12, 17:33:57

https://twitter.com/LostJoshPython/status/1072815945108750336

Also entweder habe ich das im Video übersehen das das dann 2x 4c salvage aus 8c DIEs sind, oder Jim hält sich dazu zu bedeckt.

https://i.imgur.com/EL0g5hV.png

Gipsel

2018-12-13, 00:40:48

Wie kommst du darauf? Wo sagt er das?
Jim erwähnt im Video einmal "smaller 7nm chiplets" was ich als 4c chiplets interpretiert habe.
Er hat auch ein Bild mit 2x 4c chiplets gezeigt, das ist der von mir gepostete link mit timestamp 28min hinten dran.
Die Infos zu den 4c Chiplets sind sehr dünn. Vielleicht kommt da ja nochmal ein Video.
Ich würde eher darauf tippen, das 4c Chiplets so klein sind, das es davon 3c chiplets gibt, und der Yield dann sehr gut ist. 3+3 = 6 wäre dann der kleinste Ryzen 3000.

EDIT:

Sorry, ich habe mich bei dem Youtube Zeitstempel verklinkt. Hier ist der richtige Link:

https://youtu.be/ReYUJXHqESk?t=1682
https://twitter.com/LostJoshPython/status/1072815945108750336

Also entweder habe ich das im Video übersehen das das dann 2x 4c salvage aus 8c DIEs sind, oder Jim hält sich dazu zu bedeckt.

https://i.imgur.com/EL0g5hV.png
Du kennst das erste Video, auf das er sich mehrfach bezieht? Du hast gesehen, daß in den Grafiken immer die Zahl der aktiven Cores steht, also mal 4C, mal 6C und mal 8C? Im ersten Video wird das mit den Salvage-Versionen sehr explizit gesagt, im zweiten spricht er z.B. auch vom "vollen" Chiplet bei der 8C-Version (https://youtu.be/ReYUJXHqESk?t=1401), was die Verwendung mit 4 oder 6 aktiven Kernen automatisch zu Salvage-Versionen macht (ich verwende jetzt nicht über eine halbe Stunde meiner Zeit, um noch mehr Stellen zu finden). Oder soll es nach Dir gar keine Salvaging teildefekter Dies auf einem neuen Prozeß geben?

Und was die "kleinen" Chiplets angeht, das war im Vergleich zu dem 400+mm² IO-Die. ;)

bun

2018-12-13, 13:20:46

Du kennst das erste Video, auf das er sich mehrfach bezieht? Du hast gesehen, daß in den Grafiken immer die Zahl der aktiven Cores steht, also mal 4C, mal 6C und mal 8C?

Ja, natürlich. Ich habe mich nun voll auf das zweite Video bezogen. Bei mir kam das so rüber, als ob er neue, andere Chiplets für den Desktop erwartet, und so als ob das 4c chiplets sein könnten, keine 4c salvage aus 8c. Ist völlig möglich das ich das nur falsch verstanden habe!

Oder soll es nach Dir gar keine Salvaging teildefekter Dies auf einem neuen Prozeß geben?

Nein, das wäre ja Quark.

https://i.imgur.com/YQ5CHCa.png

:confused:

reaperrr

2018-12-13, 13:40:11

Extra 4c Chiplets zu entwickeln macht null Sinn, wenn man stattdessen auch einfach a) ein 8c-Chiplet weglassen, oder b) zwei teil-defekte Chiplets nehmen kann.
Die Dinger sind schließlich winzig, 2 Chiplets zusammen sind ~60mm² kleiner als ein einzelner Pinnacle Ridge.

HOT

2018-12-13, 13:45:59

Man wird einen 8C mit I/O bauen und den nach Bedarf um einen 8C ergänzen. 4C und 6C ist Salvage, aber auch 12C.

basix

2018-12-13, 13:55:08

Man wird einen 8C mit I/O bauen und den nach Bedarf um einen 8C ergänzen. 4C und 6C ist Salvage, aber auch 12C.
So in etwa würde ich mir das vorstellen

amdfanuwe

2018-12-13, 14:18:54

Bin mal auf das Linup gespannt.
4, 6, 8, 12, 16 Cores mit jeweils 65 und 95W X-Typen. Eine Mengen Zeug für den Preisbereich zwischen 100 und 200€ mit den 4C - 8C CPUs.
Ich vermute eher, dass der 6C nicht kommt. Ist einfacher einen kompletten CCX abzuschalten als nach einzelnen Cores zu selektieren.
Ich tippe daher eher auf ein 4, 8, 12, 16 Core Linup.

Daredevil

2018-12-13, 14:32:43

AMD könnte auch einfach sein Lineup verschlanken und 4 Kerne gänzlich weglassen bzw. für wirklich LowEnd Hardware oder OEM nutzen.
6c im Entry Markt für knapp 100€ sind ja jetzt schon keine Seltenheit. Wenn Intel in den Arsch treten, dann doch richtig. :)
6-8-12-16 ist trotzdem schon ein Produkt mehr, als sie jetzt hatten, da würde der 16c wohl vielleicht wirklich als "Extreme" Black Edition auftreten können.

4>6 ~100€
6>8 ~200€
8>12 ~300€
16 ~400-500€ ( Wobei das wieder fast so teuer wäre, wie ein TR4 Threadripper. )

Das wäre doch was. :>

SKYNET

2018-12-13, 15:02:19

werden durchweg 8C chiplets sein... und alles unterhalb 16C wird mit jeweils 2 teildefekten 8C chiplets realisiert werden:
4C gut, 4C defekt + 4C gut, 4C schlecht = 8C usw.

mczak

2018-12-13, 16:03:03

Man wird einen 8C mit I/O bauen und den nach Bedarf um einen 8C ergänzen. 4C und 6C ist Salvage, aber auch 12C.
So könnte man theoretisch auch Chips mit integrierter GPU bauen (bis 8C) - statt eines 8C-Chiplets einfach ein GPU-Chiplet anhängen. (Und da das sowieso nicht für Mobilchips taugt könnte man die auch in 14nm fertigen, das ist dann vollkommen egal - "echte" APU kommt ja eh erst später.)
Aber ob das wirklich so ist keine Ahnung - die Kerne dürften dann doch auch messbar unterschiedliche Speicherlatenzen haben.

Mangel76

2018-12-13, 16:08:29

So könnte man theoretisch auch Chips mit integrierter GPU bauen (bis 8C) - statt eines 8C-Chiplets einfach ein GPU-Chiplet anhängen. (Und da das sowieso nicht für Mobilchips taugt könnte man die auch in 14nm fertigen, das ist dann vollkommen egal - "echte" APU kommt ja eh erst später.)
Aber ob das wirklich so ist keine Ahnung - die Kerne dürften dann doch auch messbar unterschiedliche Speicherlatenzen haben.

siehe
Wie kommt ihr alle auf 4C-Chiplets???

Bei 23:58 ist ein 8C-Chiplet plus NAVI 20CU-Chiplet abgebildet. Und so macht es m.M.n. auch nur Sinn. Dann gibt es ein 8C-Chiplet ohne I/O (Epyc) und eines mit. Mit diesen kann man dann die ganze Palette bedienen.

Nimm 8C mit I/O plus ein NAVI-Chiplet, fertig ist die APU mit max. 8 Kernen. Nimm sttatt GPU ein 8C-Chiplet ohne IO, und du hast den 16C-Desktop-Die.

bleibt nur die Frage mit dem I/O. Entweder hat ein CPU-Chiplet alles und das andere bzw. das GPU-Chiplet hätten nichts (=EPYC-Chiplet bei CPU), oder ein CPU-Chiplet hätte die Hälfte des I/O. Dann müsste aber auch ein GPU-Chiplet I/O haben, sonst hätte so eine APU nur noch SingleChannel-RAM.

mczak

2018-12-13, 16:24:38

siehe

bleibt nur die Frage mit dem I/O. Entweder hat ein CPU-Chiplet alles und das andere bzw. das GPU-Chiplet hätten nichts (=EPYC-Chiplet bei CPU), oder ein CPU-Chiplet hätte die Hälfte des I/O. Dann müsste aber auch ein GPU-Chiplet I/O haben, sonst hätte so eine APU nur noch SingleChannel-RAM.
Das mit dem halben IO macht doch keinen Sinn. Da wären dann bloss 2 der 4 Dimms nutzbar, und das ganze andere Zeugs (pcie, usb, sata, ...) brauchst du auch wenn du nur 1 die hast.

BoMbY

2018-12-13, 16:40:52

Mangel76

2018-12-13, 16:43:56

Das mit dem halben IO macht doch keinen Sinn. Da wären dann bloss 2 der 4 Dimms nutzbar, und das ganze andere Zeugs (pcie, usb, sata, ...) brauchst du auch wenn du nur 1 die hast.

Ne, da hast du mich falsch verstanden.

Wenn jeder Die den halben I/O-Kram hat, kann ich zwei zusammenschalten und habe das ganze Paket. Will ich aber eine APU, dann muss eben auch das GPU-Chiplet I/O haben. Dan hätte jedes Chiplet z.B. einen RAM-Channel.

Alternativ hat eben nur ein CPU-Chiplet den gesamten I/O-Kram. Dann kann man dazu ein EPYC-Chiplet nutzen für einen 16-Kerner oder eben ein GPU-Chiplet für eine APU mit max. 8 Kernen. I/O geht dann immer über das eine Chiplet.

Wieso nur ein Die? Ist so etwas geplant? Ich ging davon aus, dass es immer mind. 2 sind. Bei Threadripper sind es ja auch immer 4, egal ob sie genutzt werden oder nicht. Allerdings wären dann 6C-CPUs echt ne Verschwendung, wenn man von 2x8=16 Kernen nur 6 nutzt. Da wäre es natürlich sinnvoller, ein Chiplet mit dem gesamten I/O zu haben und eventuell ein kaputtes Chiplet als Dummy dazu zu setzen.

Mangel76

2018-12-13, 16:47:53

Und dabei ist die Lösung so einfach: Es gibt keine Chiplets. Matisse ist eine Mono-Die-APU mit 8c/16t, oder vielleicht auch 12c/24t, und vielleicht max. 20 CUs. Und es wird die in allen möglichen Ausprägungen geben.

Das glaube ich eher nicht, für eine große APU mit 20CU-GPU ist der 7nm-Prozess noch zu teuer, wenn man bisher bei den großen RYZEN auch ohne ausgekommen ist. Wenn, dann gibt es einen Die mit 16 Kernen aber ohne GPU und einen mit 8 Kernen und mit GPU. Also ZEN1*2.

BoMbY

2018-12-13, 16:55:45

Vorausgesetzt die ganzen Core-Zahlen stimmen überhaupt, was ich noch bezweifle. Viel mehr als 8c/16t ist für AM4 und High-End-Mobile auch nächstes Jahr kaum wirtschaftlich sinnvoll.

Mangel76

2018-12-13, 17:03:01

Vorausgesetzt die ganzen Core-Zahlen stimmen überhaupt, was ich noch bezweifle. Viel mehr als 8c/16t ist für AM4 und High-End-Mobile auch nächstes Jahr kaum wirtschaftlich sinnvoll.

Ich gehe davon aus, dass AMD im Consumer-Bereich die gleiche Strategie fahren wird wie bei EPYC: Verdoppelung der Kernzahl und damit Frontalangriff auf Intel. Was AMD braucht sind vor allem Marktanteile um überhaupt wieder in das Bewusstsein der Käufer und in die Absatzchannels zu gelangen. Und dazu haben Sie im Moment alle Möglichkeiten, solange Intel sich nicht erwehren kann. Machen sie jetzt nur einen halben Schritt und lassen Intel zurückschlagen mit einer funktionierenden 10nm-Produktion und neuen Architekturen, wäre eine große Chance vertan.

Und nur 8 Kerne wird man nicht bringen, wenn Intel schon einen 10-Kerner in der Pipeline hat. Das ist übrigens die beste Bestätigung für mehr als 8 Kerne bei AMD!

mczak

2018-12-13, 17:23:25

Ne, da hast du mich falsch verstanden.

Wenn jeder Die den halben I/O-Kram hat, kann ich zwei zusammenschalten und habe das ganze Paket. Will ich aber eine APU, dann muss eben auch das GPU-Chiplet I/O haben. Dan hätte jedes Chiplet z.B. einen RAM-Channel.
Ach so du willst keine Chips sehen mit nur 1 Die.
Das scheint mir aber auch irgendwie unlogisch - dürfte doch ein Grossteil der verkauften Chips weiterhin maximal 8 Kerne haben. Das ist dann ziemliche Verschwendung. Und da stattdessen immer eine GPU mitzuliefern scheint mir auch nicht sonderlich sinnvoll, wenn die eh schon auf einem anderen Die sitzt.
Da frage ich mich dann schon ob nicht doch ein extra i/o Die (mit 2 IF Links) sinnvoller wäre. Aber klar die Speicherlatenzen (zumindest für die ersten 8 Kerne im Vergleich...) sind dann nicht so toll.
Wer weiss, ich bin sowieso skeptisch was da die Leaks angeht. Wer sagt denn dass am Ende nicht einfach ein todlangweiliger monolithischer 8-Kerner kommt? Der wäre dann ja immer noch so 20% schneller als die alten Ryzen. Klar das ist jetzt nicht die Welt, aber intel ist mit solchen Steigerungen 10 Jahre lang (mit 4-Kernern) sehr gut gefahren...

edit: Mit Threadripper kann man das nicht vergleichen, das ist eine extreme Nischenplattform für die man sicher keine eigenen Chips baut. Die Kosten pro Stück spielen da auch eher eine untergeordnete Rolle.

reaperrr

2018-12-13, 17:38:44

Ich gehe davon aus, dass AMD im Consumer-Bereich die gleiche Strategie fahren wird wie bei EPYC: Verdoppelung der Kernzahl und damit Frontalangriff auf Intel. Was AMD braucht sind vor allem Marktanteile um überhaupt wieder in das Bewusstsein der Käufer und in die Absatzchannels zu gelangen. Und dazu haben Sie im Moment alle Möglichkeiten, solange Intel sich nicht erwehren kann. Machen sie jetzt nur einen halben Schritt und lassen Intel zurückschlagen mit einer funktionierenden 10nm-Produktion und neuen Architekturen, wäre eine große Chance vertan.

Und nur 8 Kerne wird man nicht bringen, wenn Intel schon einen 10-Kerner in der Pipeline hat. Das ist übrigens die beste Bestätigung für mehr als 8 Kerne bei AMD!
Jep, vor allem wenn man bedenkt, seit wann Raja bei Intel ist und dass er dort - zumindest bis Jim dazukam - nicht nur für GPU-, sondern auch CPU-Roadmap zuständig ist/war.
Dass Intel nach CFL-R auch noch CMTL einschiebt anstatt sich bis ICL auf CFL-R zu verlassen, könnte durchaus damit in Zusammenhang stehen, zeitlich würd's passen (CFL-R war m.E. aber schon vor Raja's Wechsel geplant, ganz so schnell hebt auch Intel sowas nicht aus der Taufe).

Zumal es mich nicht wundern würde, wenn sie CMTL auch deshalb eingeschoben haben und ICL-S u.a. deshalb verschoben wurde, weil Intel letzteren von 8 auf 12 oder gar 16 Kerne umgestaltet.
Denn dass sie nach CMTL mit ICL-S in 2020 nochmal einen Rückschritt auf 8C machen und AMD damit weiter eine riesige Angriffsfläche bieten, glaub ich den ganzen Tag nicht.

Edit:
Vorausgesetzt die ganzen Core-Zahlen stimmen überhaupt, was ich noch bezweifle. Viel mehr als 8c/16t ist für AM4 und High-End-Mobile auch nächstes Jahr kaum wirtschaftlich sinnvoll.
Sehe ich anders.
Wirtschaftlich sinnvoll ist das, was AMD am meisten Geld einbringt.

AMD's Ziel muss daher sein, etwas abzuliefern, das a) selbst Enthusiasten, die bisher immer zu Intel gegriffen haben, weil sie genug Geld haben um nicht aufs P/L-Verhältnis schauen zu müssen, einen Grund liefert zu wechseln, und b) auch Besitzer von Zen(+) animiert, schon wieder aufzurüsten.

Das geht am einfachsten über eine massive Verbesserung des P/L-Verhältnisses, und der einfachste Weg, das zu erreichen und dabei trotzdem gleichzeitig die durchschnittlichen Verkaufspreise stabil zu halten oder gar zu erhöhen, ist eine (deutliche) Erhöhung der Kernzahl pro $/€, mit Takt- und IPC-Steigerungen als Bonus obendrauf.

amdfanuwe

2018-12-13, 17:56:35

Wieviel kostet eigentlich so ein 7nm 8C Chiplet?

reaperrr

2018-12-13, 18:13:00

Wieviel kostet eigentlich so ein 7nm 8C Chiplet?
Unmöglich genau zu sagen ohne die genauen Wafer-Preise, Defektrate usw. zu kennen.
Aber bei angenommenen 12000$ für einen 7nm Wafer, 75mm² für ein Chiplet und Defektrate von 0,3 je cm² kommen etwa 600 funktionierende Chips raus, das entspräche ca. 20$ pro Chip.
(Hiermit ausgerechnet: https://caly-technologies.com/die-yield-calculator/)

Das Testen, Assembly/Packaging, Transport usw. ist da natürlich nicht mit drin.

amdfanuwe

2018-12-13, 18:47:40

danke

BoMbY

2018-12-13, 22:38:00

Ich gehe davon aus, dass AMD im Consumer-Bereich die gleiche Strategie fahren wird wie bei EPYC: Verdoppelung der Kernzahl und damit Frontalangriff auf Intel.

AM4 ist an der Spitze eigentlich primär für Gaming interessant, und da braucht es im Moment nicht mehr als 8c/16t, sondern mehr MHz und noch ein bisschen IPC. Die Platform ist mit Dual Channel RAM auch zu sehr beschränkt was Workstation-Aufgaben angeht, und dafür gibt es ja ThreadRipper, wo man die EPYC-Chiplets problemlos verwenden kann.

Und zusätzlich wäre eine APU mit bis zu 8c/16t und ~20 CUs auch optimal für Notebooks zu verwenden.

Und für das Marksegment wäre das Chiplet-Design eigentlich noch zu teuer, und man würde seinen Gewinn pro APU deutlich reduzieren.

nairune

2018-12-13, 22:55:54

Ich kaufe eine CPU aber nicht nur für heute, sondern für die nächsten X Jahre. Und da bedeuten mehr Kerne ganz einfach mehr Reserven.
Es kommen mehr als 8 Kerne, das ist so sicher wie das Amen in der Kirche.

basix

2018-12-13, 23:17:26

An 20 CUs glaube ich bei einer monolithischen APU nicht (Ausnahme: APU kommt im 7nm Mobile Prozess mit höherer Density und man hat ein optionales HBM Interface integriert). Einfach nicht nötig ohne HBM. 10-12 reichen und spart wertvolle Chipfläche. Wenn Navi ein wenig sparsamer mit Transistoren umgeht als Vega vielleicht max. 16CU (für mich obere Grenze, Bandbreitenproblem aber noch nicht gelöst). Die xxxxU Modelle von RR haben bei 15W zum Teil lächerlich tiefe GPU Taktraten unter Last. Mehr Leistung kann man also locker über Takt als auch IPC Verbesserungen rausholen. Dann eher bei den Highend SKUs das 8C + I/O Die vom Desktop via IF mit einer vollwertigen Navi GPU mit kleinem 4-8GB HBM koppeln. Via HBCC zudem Zugriff auf den DRAM.

Irgendwie macht von der Einfachkeit des Systems her die Idee mit dem Mobile-Prozess am meisten Sinn. Der Designaufwand steigt natürlich da anderer Prozess. Es kann aber sein, dass AMD für die Navi GPUs sowie die Nextgen-Konsolen sowieso diesen Prozess verwendet (+50% Density gegenüber 7nm HPC sind sehr viel, und maximale Taktraten braucht man auch nicht zwingend, eher low Leakage etc.). Dann hat AMD faktisch keinen Mehraufwand für die Designportierung. Für mich am schlüssigsten.

Edit:
Mit 7nm Mobile wären ausgehend von RR und SR 8C + 20 Vega CU + Display Engine + IF etc. ca. 100mm2. Da käme noch Speicherinterfaces und PCIe obendrauf. Wäre im Bereich des Möglichen und deutlich kleiner als RR. Vermutlich ähnlich teuer wie RR in 14nm.

unl34shed

2018-12-13, 23:31:19

Mit demm mobile Prozess wird es denke ich aber nichts mit höherem Takt.

basix

2018-12-13, 23:39:12

Braucht es bei 20 CU dann auch nicht mehr. Aber verglichen mit den 800-900MHz beim momentanen RR Mobile sollte dennoch etwas Takt drin liegen, falls es was bringt bei höherer Bandbreite.

unl34shed

2018-12-13, 23:57:52

Ich meinte die CPU

basix

2018-12-14, 00:08:55

HOT

2018-12-14, 01:30:18

Vega20 hat in wirklichkeit eine viel höhere Transistordichte als der Durchschnittswert vermuten läßt. Es gibt im I/O bereich große Leerbereiche. Die GPU an sich scheint eher mobile Packdichte zu haben. Ich bin mittlerweile einigermaßen davon überzeugt, dass V20 den mobile Prozess benutzt und Zen2 sicher HPC.

Kochtopf

2018-12-14, 07:28:06

Ich empfinde das Szenario für 16C = 8C inkl. I/O + 8C ohne I/O bzgl. Latenz als ungünstig wegen NUMA, andererseits könnte AMD versuchen per Treiber à la Game Mode die Threads auf spez. Cores zu favorisieren o.ä. um das beste für Games rauszuholen. Ich stelle mir den Treiber-Pflegeaufwand (Erkennung von Spielen + Core Binding Strategie) aber als nachteilig für so eine Massenmarkt-CPU vor.

Was haltet ihr von dem Szenario 8C inkl. IO + 8C inkl IO zur Minimierung der Latenz aller Cores? Da nur 2 MemChannels nach außen gehen auf AM4 dachte ich da an elektrisch parallel geschaltete MCs, sodass jedes Chip(let) Dual-Channel bei Bedarf fahren kann wenn der Bus frei ist. Das würde vmtl. einige Änderungen im MC bedeuten, um eine Art passiven Modus zu ermöglichen + Arbitrierung usw.

Wäre soetwas technisch möglich? Wenn ich DDRx richtig verstehe, ist das ja eh ein teils BiDir Bus (Daten), hier müsste das also ein kompletter BiDir Bus werden.

Wenn ja (und nicht komplett zwecklos):
Wie könnte in diesem Szenario die Cache-Hierarchie und -synchronisierung optimaler Weise aufgebaut sein?

Mangel76

2018-12-14, 07:56:48

Die Frage ist, ob es dann nur 4.0 oder 4.5 statt 5.0 GHz ist. Die Grösse des Unterschieds der Prozesse als auch Zen 2 Taktraten wissen wir halt nicht. RR war auch in einem Mobile-Prozess gefertigt. Was AMD aber als Ziel gaben sollte ist mit Intel ST Leistung mindestens gleichzuziehen.
Wird RR wirklich in einem Mobileprozess gefertigt? Ich ging bisher davon aus, dass es auch 14LPP ist, also kein Mobileprozess.

mboeller

2018-12-14, 08:01:36

Was haltet ihr von dem Szenario 8C inkl. IO + 8C inkl IO zur Minimierung der Latenz aller Cores?

Also so wie Threadripper 1950X, nur auf AM4

Mangel76

2018-12-14, 08:03:58

AM4 ist an der Spitze eigentlich primär für Gaming interessant, und da braucht es im Moment nicht mehr als 8c/16t, sondern mehr MHz und noch ein bisschen IPC. Die Platform ist mit Dual Channel RAM auch zu sehr beschränkt was Workstation-Aufgaben angeht, und dafür gibt es ja ThreadRipper, wo man die EPYC-Chiplets problemlos verwenden kann.

Und zusätzlich wäre eine APU mit bis zu 8c/16t und ~20 CUs auch optimal für Notebooks zu verwenden.

Und für das Marksegment wäre das Chiplet-Design eigentlich noch zu teuer, und man würde seinen Gewinn pro APU deutlich reduzieren.
Doch, sie brauchen auch mehr Kerne! Sonst sieht man gegen den 10Kerner von Intel wieder blöd aus. Außerdem hatte man doch eigentlich mit 10nm bei der Konkurrenz gerechnet, und damit wohl auch mit mehr Kernen bei Intel. Ich glaube, AMD wird Intel weiterhin massiv attackieren. Eine andere Chance gibt es nicht die Marktmacht von Intel nachhaltig zu brechen. Und falls dies nicht gelingen sollte, könnten sie gleich zusperren. AMD hat wirklich alles auf diese eine Karte gesetzt, die muss stechen oder man hat verloren.

Korvaun

2018-12-14, 09:07:02

Doch, sie brauchen auch mehr Kerne! Sonst sieht man gegen den 10Kerner von Intel wieder blöd aus. Außerdem hatte man doch eigentlich mit 10nm bei der Konkurrenz gerechnet, und damit wohl auch mit mehr Kernen bei Intel. Ich glaube, AMD wird Intel weiterhin massiv attackieren. Eine andere Chance gibt es nicht die Marktmacht von Intel nachhaltig zu brechen. Und falls dies nicht gelingen sollte, könnten sie gleich zusperren. AMD hat wirklich alles auf diese eine Karte gesetzt, die muss stechen oder man hat verloren.

Solange ein Intel 10 Core System effektiv so teuer ist wie ein 12 Core Threadripper-System ist das nicht so schlimm, dann tuns für AM4 auch 8 Kerne. Vorraussetzung ist natürlich das ZEN2 bei IPC+Takt ungefähr mit Intel gleichzieht...

HOT

2018-12-14, 09:13:11

Wird RR wirklich in einem Mobileprozess gefertigt? Ich ging bisher davon aus, dass es auch 14LPP ist, also kein Mobileprozess.
14LPP ist ein Mobilprozess.

BoMbY

2018-12-14, 09:31:50

LPP ist schneller als LPE, und ist was es lange Zeit für AMD praktisch als einzige Möglichkeit gab.

Mangel76

2018-12-14, 10:23:23

14LPP ist ein Mobilprozess.

Ist das so? LPP ist Leading Power Plus und das ist m.M.n. kein ausgesprochener Mobilprozess! GF bewirbt diesen Przess mit:
Cloud / Data Center servers
CPU and GPU
High-end mobile processors
Automotive ADAS
Wired and wireless networking
IoT edge computing
Quelle: Global Foundries (https://www.globalfoundries.com/technology-solutions/cmos/performance/14lpp)

In diesem Prozess werden auch Polaris und RYZEN 1xxx gefertigt!

CompuJoe

2018-12-14, 11:09:48

Ist das so? LPP ist Leading Power Plus und das ist m.M.n. kein ausgesprochener Mobilprozess! GF bewirbt diesen Przess mit:

Quelle: Global Foundries (https://www.globalfoundries.com/technology-solutions/cmos/performance/14lpp)

In diesem Prozess werden auch Polaris und RYZEN 1xxx gefertigt!

War das nicht
LP = Leading Power
LPP = Low Power Plus
?

BoMbY

2018-12-14, 11:19:53

LPP heißt Low Power Plus, aber die Annahme das es ein reiner Mobile-Prozess ist, die ist falsch.

HOT

2018-12-14, 13:19:27

Aber er ist halt als SoC-Prozess entwickelt worden. Die Unterscheidung ist bei FinFETs sowieso schwammig geworden. Im Prinzip ist LPP aber dennoch ein Mobilprozess. TSMC hat oft auch eine HPC-Variante dabei, beispielsweise bei 16nm oder bei 7nm.

BoMbY

2018-12-14, 13:46:15

Meine Güte:

14LPE (Early edition) targets the early technology leaders and time-to-market customers such as mobile application SoCs

14LPP is the single platform for every application designs with the improved performance for computing/Network designs and the lowered power consumption for Mobile/Consumer designs.

https://www.samsungfoundry.com/foundry/homepage/anonymous/technology12inch14nm.do?_mainLayOut=homepageLayout&menuIndex=020102

mczak

2018-12-14, 17:16:46

Was haltet ihr von dem Szenario 8C inkl. IO + 8C inkl IO zur Minimierung der Latenz aller Cores? Da nur 2 MemChannels nach außen gehen auf AM4 dachte ich da an elektrisch parallel geschaltete MCs, sodass jedes Chip(let) Dual-Channel bei Bedarf fahren kann wenn der Bus frei ist. Das würde vmtl. einige Änderungen im MC bedeuten, um eine Art passiven Modus zu ermöglichen + Arbitrierung usw.

Kann mir nur schwer vorstellen dass das geht. Man könnte aber sicher bei 2 CPU-Dies 1 MC zu jedem Die routen - braucht dann einfach anderes Package als wenn man bei nur 1 Die beide MC zum selben Die routet. Allerdings hat man das bei Threadripper (24 und 32 Kerne) auch nicht gemacht. Tendenziell ist das natürlich deutlich besser, allerdings ist das suboptimal für Applikationen die latenzsensitiv sind und nur wenige Kerne brauchen - Spiele sind hier der Topkandidat, da ist es sicher nach wie vor besser wenn man einfach die zusätzlichen Kerne abschaltet und eben alle 8 verbleibenden Kerne direkten Zugriff auf beide MCs haben.
So als prinzipielle Ueberlegung wieviel "überflüssiges" i/o Zeugs man da hat wenn man 2 vollwertige Dies koppelt, so schlimm ist das gar nicht. Da braucht dann jeder Chip PHYs für 24 PCIE-Lanes (*), 2 MC, dazu USB und Kleinkram (Southbridge). Zudem noch ein IFOP. Gut das ist dann schon ähnlich wie bei Zen 1 - der hatte allerdings 4 IFOP Links (wobei auch bei Epyc nie mehr als 3 pro Die aktiv sind) und 32 PCIE Lanes.

(*) Theoretisch könnte man 8 PCIE-Lanes opfern. Die Grafikkartenanbindung wäre dann nur noch 8x, und kein Crossfire möglich bei nur 1 Die. Bei 2 Dies könnte man dann das Routing auf dem Package ändern und hätte dann wieder 2x8 PCIE für Grafik. Da ein oder 2 Quadradmillimeterchen zu opfern lohnt aber wohl die schlechte Presse nicht...

HOT

2018-12-14, 17:27:02

Meine Güte:

https://www.samsungfoundry.com/foundry/homepage/anonymous/technology12inch14nm.do?_mainLayOut=homepageLayout&menuIndex=020102
Jo und wo ist der Widerspruch? Es ist ein Mobilprozess, der sich auch bedingt für HPC eignet. Ich sag ja, mit FinFETs ist die Aufteilung schwammig geworden. Bei 7nm sind die Unterschiede offensichtlich wieder größer.

Unicous

2018-12-14, 17:53:02

Blödsinn, es ist ein "Einer für Alles" Prozess und das ist so seit GF den Prozess von Samsung übernommen hat.

Man könnte argumentieren, dass 14XM eher für "Mobile" ausgelegt war, aber das war es auch schon.

https://www.3dcenter.org/dateien/abbildungen/GlobalFoundries-Process-Node-Roadmap-2012-2015.png
https://cdn.wccftech.com/wp-content/uploads/2014/12/Tql6pWo.png
http://semimd.com/wp-content/uploads/2016/06/Samsung-DFM-F1.jpg

Wenn du schon Unsinn behauptest solltest du auch Belege bringen.:rolleyes:

Relic

2018-12-14, 19:31:01

Blödsinn, es ist ein "Einer für Alles" Prozess und das ist so seit GF den Prozess von Samsung übernommen hat.

Wenn du schon Unsinn behauptest solltest du auch Belege bringen.:rolleyes:

Natürlich wird er von GF als einer für alles Prozess vermarktet. Sie haben ja auch keinen anderen.

Fakt ist er wurde von Samsung als Low Power Prozess (für die eigenen Bedürfnisse und das ist nunmal Mobil) entwickelt, was schon die Namen aussagen.

Einfach 28nm bei GF anschauen...

https://www.semiaccurate.com/2011/08/30/global-foundries-and-samsung-split-28nm-processes/

HP -> High Performance --> wired applications
LP -> Low Power --> mobile (Kooperation mit Samsung)

Was am Ende das Marketing draus macht und schöne Bildchen malt ist egal, es ist und bleibt ein für Low Power entwickelter Prozess.

Unicous

2018-12-14, 19:44:00

Einfach bei 28nm schauen? Warum sollte man das tun?:confused:

Wir reden hier über 14LPP und nicht die 28nm Prozesse.

Fakt ist: die Namen sind Schall und Rauch. Dass Samsung für die eigenen Bedürfnisse entwickelt hat ist völlig unerheblich, denn Samsung sagt selbst, dass der Prozess breit ausgelegt ist, im Gegensatz zu 7LPP.

Wie du selbst feststellst, war der 28nm Prozess sehr breit aufgestellt, einfach deswegen, weil die Foundries deutlich mehr design rules zur Verfügung gestellt haben und das bei 16/14nm deutlich eingedampft haben.

Warum wir hier in diesem Thread überhaupt darüber diskutieren frage ich mich im Übrigen auch. Ist ja nicht so als gäbe es entsprechende Threads nicht schon.

Relic

2018-12-14, 19:47:04

basix

2018-12-21, 20:54:13

Noch zu den Leaks von AdoredTV: Für mich sieht der 3600G und 3300G einfach nach der 7nm APU aus. 8C / 20CU (22?) im Maximalausbau. TBA = To Be Announced in Q3/2019 würde ebenfalls passen. An CPU + GPU + I/O Chiplets glaube ich nicht in diesem Segment. Im Anbetracht, dass AMD 10nm von Intel erwartet hat ist eine solch starke APU ein realistisches Ziel. Wäre von der Anzahl Einheiten her ziemlich genau eine Verdopplung von RR. Einziges Manko: In 7nm HPC recht gross (ausgehend von RR ca. 180mm2). In 7nm Mobile wäre das eine andere Geschichte. Dann kann auch irgendwas um 120-130mm2 rauskommen.

amdfanuwe

2018-12-22, 04:58:08

Der 3600G und 3300G sehen für mich einfach wie an den Haaren herangezogen aus. Nach dem Motto: Oh, da fehlen ja noch G Typen im Linup. Die müssen doch mehr CUs haben als der Vorgänger.
Problem ist halt, dass die 11 CUs des RavenRidge schon im Bandbreitenlimit liegen. Mehr CUs würden also nur mit HBM Sinn ergeben.
Zudem sollte man sich mal Gedanken über die Zielgruppe der APUs machen. Desktop ist da doch nur Zweitverwertung, Zielmarkt ist Mobile, konkreter Business Mobile. Da muß AMD Intel ausstechen um an die Geldtöpfe zu kommen. Die millionen Firmen Notebooks für Powerpoint und Excel Quäler. Brauchen die 20CUs? Aktuell sind die mit 4C8T und Intel IGP ganz zufrieden. Schnelle CPU und lange Laufzeit sind da wichtiger als leistungsfähige Grafik.
Ich erwarte schon eine monolithische 7nm APU Ende 2019, jedoch was kleines günstiges für den Massenmarkt. Dabei bezieht sich klein auf den benötigten Platz für die AM4 Kontakte.

AMD hat noch viele Optionen. Sie arbeiten sicherlich auch an gestapelten 3D Chips, aktiven Interposer, experimentieren mit neuen Speichertechniken etc.
Ich könnte mir auch gut eine 7nm GPU mit I/O vorstellen. GPU + CPU Chiplet = APU. Bräuchte dann keinen seperaten I/O mehr. Könnte mir auch vorstellen, dass diese GPU ein HBM Interface hat. Ergäbe dann folgende Kombinationen:
GPU + HBM = Mobile GPU
GPU + CPU Chiplet = APU
GPU + 8GB HBM + CPU Chiplet = APU, die ohne DDR4 betrieben werden kann. Verringert den Platzbedarf und Aufwand für Notebooks, AIO, und embedded Geräte.

Letztendlich geht es immer nur darum möglichst günstig für einen Massenmarkt zu produzieren. Den erreicht AMD nur, wenn sie besser als Intel sind denn Intel gibt noch die Grenzen vor: Takt und IPC für Gaming Desktop, Energiesparend und leistungsfähig im Mobile Bereich.

amdfanuwe

2018-12-22, 07:44:02

Bin grad über diesen Test des 200GE (https://www.guru3d.com/articles_pages/amd_athlon_200ge_review,26.html) gestolpert und bin doch erstaunt, was 3 CUs schon leisten.

robbitop

2018-12-22, 08:54:54

Naja wenn man mit Navi auf die Banbdreiteneffizienz von Pascal oder gar Turing käme, könnte man sicherlich noch ein gutes Stück mehr Rohleistung draufpacken bei gleicher Bandbreite.

Tobalt

2018-12-22, 09:00:19

Man muss auch bedenken dass der Athlon 200 GE mit abstand die stärkste CPU ist, die mit der Entry Lizenz von Win 10 Ent arbeitet. Das schließt auch Win IoT ein.

Evtl ist die Positinierung der neuen Ryzen 5 G um das auch für die Value Lizenz zu erreichen.

Gerade bei IoT kann es in manchen Anwendungen vielleicht sein, dass da tatsächlich viel compute gebraucht wird

basix

2018-12-22, 13:28:01

Bin grad über diesen Test des 200GE (https://www.guru3d.com/articles_pages/amd_athlon_200ge_review,26.html) gestolpert und bin doch erstaunt, was 3 CUs schon leisten.

CPU-Limit bei DOTA2? In den meisten Fällen ist ein 2200G mit 8CU doppelt so schnell, in einem Extremfall ist der 2400G 3x so schnell (Deus Ex 720p). Was beachtlich ist, dass 3 CU etwa so schnell wie die Intel iGPUs sind und auch in nicht viel langsamer wie ein A10-7800.

Jetz stell dir das mit 20 CU vor und verbesserter Bandbreiteneffizienz. Optional auf dem Chip vorgesehen noch mit einem Low-Cost HBM Stack für die teureren SKUs (512 Bit Interface, 2-3Gbps, 4GB, ohne Si Interposer). Leider hat man vom Low-Cost HBM seit 2 Jahren nicht mehr wirklich was gehört, einzig indirekt dass HBM2e ebenfalls mit 3Gbps an den Start gehen soll. Mit einer 8C + 20CU APU hätte man faktisch 90+% des Mobile Marktes mit einem einzigen Chip abgedeckt. Für Mobile sind nicht nur die 08/15 Bürorechner relevant. Auch alle Ultrabooks und Mobile Workstations hätten gerne mehr Power. Apple sowieso. Zudem kann auf eine zusätzliche dGPU wie eine MX150 verzichtet werden, was die Kosten senkt (unter anderem auch weniger aufwändige Kühlung) und bei dünnen Formfaktoren von Vorteil ist.

Da 7nm laut AMD recht lange aktuell bleiben wird ist die All-In Strategie von Beginn weg nicht verkehrt. Hier also den Core-Count sowie die Grafikleistung zu pushen ist meiner Ansicht genau das Richtige, vor allem wenn man Intel eben in 10nm erwartet hatte. 8C Mobile würde ich bei der Arbeit gerne sehen (rüste Anfang nächstes Jahr auf ein i7-8850H mit 6C um) und auch ein schlankeres Design würde ich begrüssen (2.5kg sind immer noch viel zum häufig rumschleppen).

amdfanuwe

2018-12-22, 15:21:38

8C Mobile würde ich bei der Arbeit gerne sehen (rüste Anfang nächstes Jahr auf ein i7-8850H mit 6C um) und auch ein schlankeres Design würde ich begrüssen (2.5kg sind immer noch viel zum häufig rumschleppen).
Klar doch, dann noch 10 Stunden Laufzeit und ohne nervende Lüfter.
Nimm den Akku raus, macht es leichter und die Power bekommste ja doch nur im Netzbetrieb.

amdfanuwe

2018-12-22, 15:25:24

CPU-Limit bei DOTA2? In den meisten Fällen ist ein 2200G mit 8CU doppelt so schnell, in einem Extremfall ist der 2400G 3x so schnell (Deus Ex 720p). Was beachtlich ist, dass 3 CU etwa so schnell wie die Intel iGPUs sind und auch in nicht viel langsamer wie ein A10-7800.

Hast du die Balken überhaupt angeschaut? Da ist der 200GE wesentlich schneller als ein A10-7800 und die Intel IGPs.

amdfanuwe

2018-12-22, 15:43:48

Mit einer 8C + 20CU APU hätte man faktisch 90+% des Mobile Marktes mit einem einzigen Chip abgedeckt.
Und für 80% des Mobilen Mrktes würde ein wesentlich kleinerer und günstigerer Chip reichen. Da produziere ich doch lieber den kleineren Chip und bediene die restlichen 10% des Marktes mit leistungsfähigen MCM.
Machbar ist vieles, für eine Firma muss es sich aber auch lohnen.
Hehe, muß grad dran denken, dass eine 7nm APU leicht mit einem CPU Chiplet auf 12 Cores erweitert werden könnte.
Aber das ist ja noch weit in der Zukunft. Jetzt bin ich erst mal gespannt wie das Portfolio für 2019 aussieht.
Vielleicht gibt es ja doch schon 8 und 16 Kern APUs.

basix

2018-12-22, 16:18:00

Klar doch, dann noch 10 Stunden Laufzeit und ohne nervende Lüfter. Nimm den Akku raus, macht es leichter und die Power bekommste ja doch nur im Netzbetrieb.
Lüfter sind zum Teil wirklich nervig, das hat sich bei neueren Modellen aber stark verbessert (rede da aus Erfahrung). 10h Laufzeit bei Surfing / Web ist heute auch mit einer starken Maschine möglich. Maximale Leistung nur im Netzbetrieb ist auch OK (z.B. für Simulationen / Number Crunching), da man die Heavy Duty Use Cases normalerweise nicht unterwegs macht oder dann sowieso genug Zeit hat irgendwo ein Reisenetzteil einzustecken. Schnell eine Simulation für ein paar Minuten anwerfen liegt auch im Akkubetrieb drin. Aber den Akku rausnehmen ist wohl das dümmste was ich seit langem gehört habe: Von Arbeitsplatz mit Dockingstation zu Meetingraum, dort Präsentationen oder sonstige Resultate zeigen, im Notepad mitschreiben etc, dann wieder zurück und weiterarbeiten. Das häufig auch mehrere Male am Tag. Soll ich also jedes Mal den Rechner neu starten und meine Tools und Dokumente neu öffnen? Effizientes Arbeiten sieht anders aus ;) Ohne Akku = nicht mobil

Hast du die Balken überhaupt angeschaut? Da ist der 200GE wesentlich schneller als ein A10-7800 und die Intel IGPs.
Gegenfrage: Hast du überhaupt die anderen Spiele angesehen? Dort ist ein 200GE mitnichten wesentlich schneller. Was du machst ist Cherry Picking :rolleyes:

Und für 80% des Mobilen Mrktes würde ein wesentlich kleinerer und günstigerer Chip reichen. Da produziere ich doch lieber den kleineren Chip und bediene die restlichen 10% des Marktes mit leistungsfähigen MCM.
Machbar ist vieles, für eine Firma muss es sich aber auch lohnen.
Hehe, muß grad dran denken, dass eine 7nm APU leicht mit einem CPU Chiplet auf 12 Cores erweitert werden könnte.
Aber das ist ja noch weit in der Zukunft. Jetzt bin ich erst mal gespannt wie das Portfolio für 2019 aussieht.
Vielleicht gibt es ja doch schon 8 und 16 Kern APUs.
Mit den 80% hast du wohl recht. Die Frage ist: Kann sich AMD zwei verschiedene Chips für Mobile leisten oder verzichten sie auf einen Teil des Marktes? MCM ist zwar schön und gut, aber das klappt nur wenn man den Rest des Systems auch zur Verfügung hat. Extra neue Chips aufzulegen bringt gegenüber einem monolithischen Ansatz dann auch nicht mehr extrem viel. Ausserdem müssen vor allem die Verbrauchszeile erreicht werden, welche man normalerweise nur mit einer iGPU erreicht. Für eine APU braucht es CPU + GPU + I/O. Hat man beides schon anderweitig (siehe z.B. Intel i7-8809G) ist MCM ein gangbarer Weg. Was AMD dann immer noch fehlt ist die iGPU für Batterielebensdauer. Also bräuchte man trotzdem eine 1-Chip APU im MCM-Verbund, welche dann für die High-End Laptops aber wieder fast zu schwach ist (z.B. "nur" 4 Cores). OK, noch ein 8-Core Chiplet aufs MCM und so weiter... Du siehst, es wird immer komplexer und teuerer desto weiter man den Gedanken strickt. Eine monolithische APU macht für mich einfach am meisten Sinn. Und dann eben eine mit breiter Marktabdeckung. Ob es dann 20 oder 16 CU werden ist ja mal egal. Wenn es dann wie ich spekuliere auch im 7nm Mobile Prozess kommt ist das ein 120-130mm2 Chip, also perfekt geeignet für günstige Systeme. Deutlich kleiner als heute Raven Ridge mit 210mm2. Aufgrund der Specs wäre der Chip aber auch perfekt geeignet für starke Systeme. Da nun auch mehr Einheiten / Cores vorhanden sind, ergeben sich auch mehr Freiheiten für Salvage-SKUs. 4 / 6 / 8C sowie 12 / 16 / 20CU ergäben sehr schöne Kombinationen inkl. 7W SKUs und der Yield wird dementsprechend sehr gut sein. Für Desktop könnte man den gleichen Chip verwenden ohne Abstriche bei der Leistung machen zu müssen (8C sollten für den Grossteil der User genug sein).

Was AMD momentan zudem fehlt ist R&D Manpower. Mehr Chips zu entwicklen löst das Problem nicht. Verglichen mit Zen 1(+) hat man bei Zen 2 sowieso schon mehr Chips, egal wie die Lösungen schlussendlich aussehen.

SR/PR + RR = 2 Chips für alle Segmente.
7nm 8C Chiplet, EPYC I/O Die, Desktop I/O Die (evtl. inkl. 8C), APU = 4 Chips

amdfanuwe

2018-12-22, 18:10:28

Ohne Akku = nicht mobil

Und mit Akku = schwer oder geringere Laufzeit oder weniger Mobile Leistung. Irgendwo müssen halt Kompromisse gemacht werden

Gegenfrage: Hast du überhaupt die anderen Spiele angesehen? Dort ist ein 200GE mitnichten wesentlich schneller. Was du machst ist Cherry Picking :rolleyes:

Klar, ich bewerte die APU danach wie sie mit einer RTX 2080 Ti zurecht kommt oder nehme Spiele auf der sie grade mal 20 Frames liefert zum testen :freak:
Da braucht es keine Tests um zu wissen, dass eine 50€ APU da nicht berauschend ist. Dota zeigt da als einziger Bench, dass man eben doch etwas mit der APU und 3CU IGP etwas anfangen kann.

Du siehst, es wird immer komplexer und teuerer desto weiter man den Gedanken strickt. Eine monolithische APU macht für mich einfach am meisten Sinn. ...
Wenn es dann wie ich spekuliere auch im 7nm Mobile Prozess kommt ist das ein 120-130mm2 Chip,

SR/PR + RR = 2 Chips für alle Segmente.
7nm 8C Chiplet, EPYC I/O Die, Desktop I/O Die (evtl. inkl. 8C), APU = 4 Chips

Auf den 120 -130mm² bringste dann auch in 7nm nicht mehr unter als RavenRidge jetzt schon hat. Und MCMs sind nicht komplexer und teurer. Eher das Gegenteil. Die Komponenten können einzeln getestet und sortiert werden, haben besseren Yield. Der Chipträger kostet nur ein paar Cent mehr als für einen monolithischen Chip. Bei geschicktem Design lassen sich die Chiplets zu vielfältigen Produkten zusammensetzen ohne viel überflüssiges Silizium mitzuschleppen.

Für 2019 seh ich nur 3 Chips:
CPU Chiplet, ROME I/O und APU.
APU + 1 oder 2 Chiplets = 8 bzw. 16 Core CPU/APU.
Gibt viele billige APUs wegen Massenproduktion, und so lange der I/O Teil keinen Defekt hat können diese auch verwertet werden.

OK, hat Spass gemacht, die Diskussion. Ich wünsche schon mal ein frohes Fest und einen guten Rutsch ins neue Jahr. Lassen wir uns mal von der CES überraschen. :)

gmb

2018-12-22, 20:30:14

Klar, ich bewerte die APU danach wie sie mit einer RTX 2080 Ti zurecht kommt oder nehme Spiele auf der sie grade mal 20 Frames liefert zum testen :freak:
Da braucht es keine Tests um zu wissen, dass eine 50€ APU da nicht berauschend ist. Dota zeigt da als einziger Bench, dass man eben doch etwas mit der APU und 3CU IGP etwas anfangen kann.

Darum geht es gar nicht. Es geht ja darum, zu sehen, wie leistungsfähig die GPU ist im Vergleich zu anderen. Spielbare FPS sind erstmal sekundär, dazu ist der Testparcours sowieso viel zu klein. In den anderen beiden liegt sie nur auf Niveau der Intel und dann könnte es in vielen anderen spielbaren Titeln auch so aussehen. Was du machst ist Augenwischerei.

woodsdog

2018-12-22, 21:20:25

Hast du die Balken überhaupt angeschaut? Da ist der 200GE wesentlich schneller als ein A10-7800 und die Intel IGPs.

Dota 2 ist da aber auch praktisch der einzige Ausreißer in dem Test ggü R5 2400G. NUR dort kann er sich sowohl von Intel als auch dem A10 absetzen...

Dota 2 52 vs 59
Deus Ex 16 vs 47
Shadow of War 20 vs 44

Der 200GE ist ne nette CPU und leistet sicher hier wie da gute Dienste, insbesondere für den Preis... Die Dota 2 Leistung aus dem Test ist aber keineswegs repräsentativ und sollte vielleicht nicht so cherry picked hervorgehoben werden.

basix

2018-12-22, 22:19:55

Auf den 120 -130mm² bringste dann auch in 7nm nicht mehr unter als RavenRidge jetzt schon hat.
Laut AMD und TSMC Faktor 2x im HPC Prozess. Der Mobile Prozess legt nochmals bis zu 1.5x oben drauf ;)

OK, hat Spass gemacht, die Diskussion. Ich wünsche schon mal ein frohes Fest und einen guten Rutsch ins neue Jahr. Lassen wir uns mal von der CES überraschen. :)
Dir auch, habe mir die Lisa Su Keynote schon im Kalender eingetragen :D

Windi

2018-12-23, 06:33:18

Laut AMD und TSMC Faktor 2x im HPC Prozess. Der Mobile Prozess legt nochmals bis zu 1.5x oben drauf ;)

Laut AMD kann man IO aber nicht weiter schrumpfen.

Der CCX und die CUs beanspruchen gerade einmal die Hälfte der DIE Fläche. Wenn es also ganz schlecht läuft, kann man nur 50% der Fläche schrumpfen. Dann bräuchte man schon 150mm2 um Raven Ridge unterzubringen.

Wir wissen einfach nicht, wie gut AMD den ganzen Kleinkram schrumpfen kann: USB, SATA, PCIe, Memorycontroller, Display-, Multimedia- Engine, usw......

Man muss wohl wirklich auf die CES warten. Wir können überhaupt nicht abschätzen, was AMD vor hat. Es könnte ein monolithisches DIE werden oder Chiplets oder beides zusammen oder oder oder......

HOT

2018-12-23, 10:43:05

AMD meint Transistoren pro mm² bei V20. Wenn man sich das Die von V20 mal anschaut und des mit V10 vergleicht, fällt aber auf, dass große Teile I/O oder frei sind. Die Packdichte ist also weit höher als AMD das mit dieser groben Angabe abdeckt. Wenn man jetzt einen Zen2 mit I/O als Primärdie für AM4 annimmt, dann hätte der sicherlich mindestens 120mm², eher 150, weil das ganze I/O eben mehr fressen wird als die CCX. Trotzdem halte ich ein gesondertes I/O Die im Desktop für Unfug, ganz einfach, weil es teurer wäre. Das günstigste ist ein 8-Kern-Die mit I/O und zusätzlich ein optionales Chiplet für High-End.

basix

2018-12-23, 11:20:25

Laut AMD kann man IO aber nicht weiter schrumpfen
Das würde ich mal bezweifeln dass das AMD gesagt hat ;) I/O kann man einfach deutlich schlechter skalieren, aber es geht was. I/O besteht ja auch aus viel Kontrolllogik und die kann man sehr wohl schrumpfen. Die Knacknuss sind die PHYs. Diese sind wohl wirklich kaum noch kleiner zu machen, vor allem wenn die Frequenzen noch steigen. Aber wenn ich mich recht erinnere wird Zen 3 in 7nm only kommen. Würde ja keinen Sinn machen, wenn I/O nicht in irgendeiner Form skalierbar wäre ;) Das EPYC I/O Die wird aus sehr viel Kontrollogik bestehen für alle Controller wie auch Infinity Fabric.

Der CCX und die CUs beanspruchen gerade einmal die Hälfte der DIE Fläche. Wenn es also ganz schlecht läuft, kann man nur 50% der Fläche schrumpfen. Dann bräuchte man schon 150mm2 um Raven Ridge unterzubringen.
Sieh dir mal den Die Shot von RR an (siehe Link unten). Was man als schlecht schrumpfbares I/O bezeichnen kann ist alles am Rand des Chips (neben dem Memory Controller alles links und unten vom Die, was ein bisschen farbiger eingefärbt ist). Das meiste Zeugs in der Mitte ist normale Logik. Also würde ich eher von 30% RR-Fläche ausgehen, welche schlecht skalierbar ist (aber eben nicht gar nicht skalierbar). Und 150mm2 wären immer noch deutlich kleiner als RR. Inklusive Yield Gewinnen aufgrund kleinerem Die wäre die APU vermutlich nicht oder nur wenig teurer als RR trotz des teureren 7nm Prozesses. Bei gleichzeitig aber vermutlich höherem ASP aufgrund der höheren Leistung im Vergleich zu Intel (vor allem Mobile).
https://en.wikichip.org/wiki/amd/microarchitectures/zen#APU

Nun als Vergleich der Zeppelin Die von Summit Ridge. Der I/O Anteil ist deutlich höher (oben, rechts und unten vom Die praktisch alles I/O. Für Ryzen benötigt man 50% des I/O nicht und ist dementsprechend Abfall. Hier lohnt es sich dramatisch, das nicht auf 7nm mitzunehemen, wenn man dadurch sagen wir mal 1/3 teuerer 7nm Fläche einsparen kann. Kleine Chips und Modularität haben natürlich auch noch andwerweitige Vorteile.
https://en.wikichip.org/wiki/amd/microarchitectures/zen#Zeppelin

Das günstigste ist ein 8-Kern-Die mit I/O und zusätzlich ein optionales Chiplet für High-End.
Genau das ist meine Erwartung. Was eben noch im Portfolio fehlt ist eine APU. Grundsätzlich wäre das nichts anderes als das 8C+I/O Die mit einer GPU zu erweitern. Hat AMD eine entsprechend kleine dGPU mit max. 20CU würde das per bestehendem IF-Link gehen, welcher sonst für das 8C Chiplet verwendet wird. Nur ist mir eine so kleine GPU in 7nm nicht bekannt. Navi 12 soll 40CU haben. Ausserdem wird die Energieeffizienz durch ein zweites externes Die geschmälert, was unvorteilhaft für Mobile wäre.

amdfanuwe

2018-12-23, 12:35:39

AMD meint Transistoren pro mm² bei V20. Wenn man sich das Die von V20 mal anschaut und des mit V10 vergleicht, fällt aber auf, dass große Teile I/O oder frei sind.
Ich bezweifle mal, dass da was "frei" ist. Das ist doch eher ein Schema Bild mit den wichtigsten Blöcken. Die "freien" Flächen werden die IF und Control Logik beinhalten so wie auch bei Ryzen zwischen den CCX oder RavenRidge. Schau mal dieses Bild, da sind weniger "freie" Flächen: https://heise.cloudimg.io/width/2000/q75.png-lossy-75.webp-lossy-75.foil1/_www-heise-de_/imgs/18/2/5/3/5/6/0/7/AMD_Radeon_Instinct_MI50_MI60_Blockdiagrm-d780ef5551d7fab8.jpeg

amdfanuwe

2018-12-23, 12:43:05

Nun als Vergleich der Zeppelin Die von Summit Ridge. Der I/O Anteil ist deutlich höher (oben, rechts und unten vom Die praktisch alles I/O. Für Ryzen benötigt man 50% des I/O nicht und ist dementsprechend Abfall. Hier lohnt es sich dramatisch, das nicht auf 7nm mitzunehemen, wenn man dadurch sagen wir mal 1/3 teuerer 7nm Fläche einsparen kann. Kleine Chips und Modularität haben natürlich auch noch andwerweitige Vorteile.
https://en.wikichip.org/wiki/amd/microarchitectures/zen#Zeppelin

Welche 50% des I/O? Da sind nur die 4 IF Links und 8 PCIe Lanes überflüssig. Alles andere ist notwendig für eine AM4 CPU.

HOT

2018-12-23, 13:15:09

Die APU (Renoir) kommt Ende des Jahres und ist ein sehr günstiger 7nm-Chip als Nachfolger für Picasso. Man sollte dort nicht mehr als 4 Kerne + 14CUs auf ca. 120mm² erwarten.+

amdfanuwe
Frei ist das natürlich nicht, aber Logik ist da eben auch nicht. Um da einen vernünftigen Vergleich hinzulegen müsste man die Größen der Funktionsblöcke miteinander vergleichen, also die V20 CU mit der V10 CU. Nur so kommt man dahinter, wie stark der Shrink wirklich ist. Ich tippe da auf x2,7 ungefähr. Beachtenswert ist i.Ü. auch, dass V20 featuretechnisch auch noch so größer sind als V10 CUs.

amdfanuwe

2018-12-23, 13:17:46

Trotzdem halte ich ein gesondertes I/O Die im Desktop für Unfug, ganz einfach, weil es teurer wäre. Das günstigste ist ein 8-Kern-Die mit I/O und zusätzlich ein optionales Chiplet für High-End.
Gib doch mal deine Kostenkalkulation an.
Was ich bisher gesehen habe, kostet die Entwicklung eines 7nm Designs ca. $500 Millionen. Bei 16nm kommt man noch mit der Häfte aus. Hinzu kommen noch der schlechtere Yield und die doppelten Kosten für die Produktion pro Wafer.
Also die billigste Lösung ist die Entwicklung eines eigenen Chips nur für Desktop sicherlich nicht.

HOT

2018-12-23, 13:18:58

Du wirst es sehen, wenn der Chip erscheint.

Es ist doch eigentlich auch klar. Ein kleiner 7nm-Chip (sagen wir 120-140mm²) wird in jedem Falle günstiger sein, als ein MCM mit einem 100mm² I/O-Chip + 70mm² Chiplet. Du musst ja alles überschlagen. Hinzu kommen auch noch technische Nachteile, die sich wieder bei beiden Chips in zusätzlicher Größe bemerkbar machen, ein weiterer GMI-Link auf beiden Chips, das Powermanagement ist komplexer, die Speicherlatenz muss irgendwie abgefangen werden... es ist zu 99% klar, dass es kein MCM im 100€+ Bereich geben kann, einen kleinen 7nm-Chip aber sehr wohl. Yield und Produktionskosten wird keine große Rolle spielen bei 70 vs. 130mm². Ist ja auch nur I/O-Zeug.

robbitop

2018-12-23, 13:53:15

amdfanuwe

2018-12-23, 13:55:59

Ein kleiner 7nm-Chip (sagen wir 120-140mm²) wird in jedem Falle günstiger sein, als ein MCM mit einem 100mm² I/O-Chip + 70mm² Chiplet.
Wird es nicht. Ein MCM hat gegenüber einem einzelnen Chip minimale Mehrkosten.

es ist zu 99% klar, dass es kein MCM im 100€+ Bereich geben kann, einen kleinen 7nm-Chip aber sehr wohl.

Gib doch mal eine konkrete Kostenrechnung.
Yield und Produktionskosten wird keine große Rolle spielen bei 70 vs. 130mm². Ist ja auch nur I/O-Zeug.
Sind ja nur 60mm² mehr. Und bei einem Fehler in diesen 60 mm² schmeißt du den ganzen Chip weg. Bei den 70mm² für die Cores kann man diese z.T noch weiterverwenden. Der Yield wird miserabel bei 130mm² die man zu 90% Fehlerfrei braucht.

basix

2018-12-23, 14:23:17

8 Kerne in einer APU, die in 1 Jahr erscheinen soll und 7 nm zur Verfügung hat? Intel hat aktuell 8 C und im Mobile 6C. Das wird wenn deren 10 nm in 1 Jahr kommt nicht besser. Sind 4C da nicht etwas konservativ?

Würde ich ebenso meinen. 8C für die APU sehe ich als gesetzt an. Evtl. sehen wir im Mobile Sektor erst mal nur 6C, wer weiss. Aber ich denke eher, dass es gleich 8C werden, da >6C von Intel und somit ein Verkaufsargument.

Hammer des Thor

2018-12-23, 17:17:58

Laut AMD kann man IO aber nicht weiter schrumpfen.

Der CCX und die CUs beanspruchen gerade einmal die Hälfte der DIE Fläche. Wenn es also ganz schlecht läuft, kann man nur 50% der Fläche schrumpfen. Dann bräuchte man schon 150mm2 um Raven Ridge unterzubringen.

Wir wissen einfach nicht, wie gut AMD den ganzen Kleinkram schrumpfen kann: USB, SATA, PCIe, Memorycontroller, Display-, Multimedia- Engine, usw......

Man muss wohl wirklich auf die CES warten. Wir können überhaupt nicht abschätzen, was AMD vor hat. Es könnte ein monolithisches DIE werden oder Chiplets oder beides zusammen oder oder oder......

Müssen sie auch nicht da ja dort nicht die Kernzahl verdoppelt wird. Aussderdem sind beim Zen 1 die CCUs diagonal gegenüber, da ist reichlich Platz an den Seiten daneben.

gmb

2018-12-23, 17:47:30

Würde ich ebenso meinen. 8C für die APU sehe ich als gesetzt an. Evtl. sehen wir im Mobile Sektor erst mal nur 6C, wer weiss. Aber ich denke eher, dass es gleich 8C werden, da >6C von Intel und somit ein Verkaufsargument.

Intel bringt wohl noch Coffeelake-H 8C für mobile nächstes Jahr.

https://benchlife.info/ddr4-development-is-top-intels-latest-mainstream-performance-platform-will-support-128gb-capacity/

Pirx

2018-12-23, 17:52:16

Für die OEMs braucht AMD aber noch eine massenhaft günstig zu produzierende APU (Quadcore mit konkurrenzfähiger CPU und kleiner GPU). Hier sehe ich nicht so richtig, wie das realisiert werden könnte, oder sie lassen es weiterhin.

basix

2018-12-23, 18:28:20

Wenn man an die Stückzahlen kommt könnte man immer noch eine zweite APU auflegen mit dann grob 100mm2 oder gar darunter. Ob das AMD stemmen kann ist die Frage. Und ob es sich lohnt im Vergleich mit nur einer etwas grösseren API (Salvage und so...)

amdfanuwe

2018-12-23, 18:56:43

Für die OEMs braucht AMD aber noch eine massenhaft günstig zu produzierende APU (Quadcore mit konkurrenzfähiger CPU und kleiner GPU).
4 Cores machen ca. 30mm² aus. Kommt darauf an, wie AMD den Badarf an 6 und 8 Core APUs in Mobile und Desktop für 2020 einschätzt und den "besseren" 4 Core Bedarf mit salvage Chips deckt. Im Ramsch Bereich gibt es dann weiterhin Picasso.

Wenn es Softwaremäßig keine neuen Anforderungen gibt, dürften die meisten Heimanwender mit solch einer APU gut bedient sein.

Nightspider

2018-12-24, 01:28:24

gmb

2018-12-24, 02:03:28

Also ich weiss jetzt nicht wo das Problem für AMD sein soll mit 7nm Intel im Mobile Bereich zu schlagen, die noch mit 14nm rumkrebsen. Selbst wenn die Effizienz von Coffee Lake bisher etwas besser ist als bei Zen+.
Noch hat AMD ja die bessere GPU Architektur.

Vielleicht weißt du nicht so viel, wie du glaubst. Akkulaufzeit ist bei AMD deutlich schlechter, Raven Ridge hat deswegen nie Akzeptanz bei den Herstellern gefunden. In dem Punkt muss AMD erstmal beweisen, dass sie zu Intel aufschließen bzw. vorbeiziehen können. Mit einem shrink alleine wird es nicht getan sein, es muss mehr passieren.

Außerdem würde ich von dir gerne wissen, wo es denn geschrieben steht, dass AMDs 7nm Notebook Generation nur gegen Intels 14nm Generation antreten muss. Mein letzter Stand war ICL-U 10nm H2 2019, AMD 7nm H1 2020. Hat sich daran was geändert?

BoMbY

2018-12-24, 10:57:45

Vielleicht weißt du nicht so viel, wie du glaubst. Akkulaufzeit ist bei AMD deutlich schlechter, Raven Ridge hat deswegen nie Akzeptanz bei den Herstellern gefunden. In dem Punkt muss AMD erstmal beweisen, dass sie zu Intel aufschließen bzw. vorbeiziehen können. Mit einem shrink alleine wird es nicht getan sein, es muss mehr passieren.

Raven Ridge Mobile wird nie Akzeptanz bei den Kunden finden solange die Treibersituation so schlecht ist wie die ist.

robbitop

2018-12-24, 11:02:32

Ist dem Massenkunden sicherlich kaum bewusst. Im Gegensatz zu uns interessiert die meisten User ihr PC kaum. Muss funktionieren und muss günstig sein.

basix

2018-12-24, 11:33:26

Das Thema Akkulaufzeit ist aber schon wichtig. Und hier scheint RR wirklich nicht so gut zu sein wie Intel. Anscheinend können die einzelnen CU nicht powergated werden, ist das so?

reaperrr

2018-12-24, 11:40:28

Ist dem Massenkunden sicherlich kaum bewusst. Im Gegensatz zu uns interessiert die meisten User ihr PC kaum. Muss funktionieren und muss günstig sein.
Außerdem waren Intel-Treiber vor nicht langer Zeit auch nicht besser, gerade in Spielen (von der Performance mal ganz abgesehen).

Bei RR wird's hauptsächlich an zwei Dingen scheitern, am höheren Idle-Verbrauch sowie der weniger populären Marke, evtl. auch noch an fehlender GF-Kapazität für echte Massen-Serien.
Es lohnt sich für die OEMs einfach nicht, für die relativ unbekannte* und weniger populäre Marke AMD eigene Chassis mit 5W mehr Kühlkapazität sowie stärkerem Akku zu machen. Mehr Kosten für weniger Ertrag macht einfach keinen Sinn.
Und Gerüchte-halber sind AMD bei RR auch noch ein oder zwei lukrative Verträge entgangen, weil GF ausgelastet ist und sie schlicht nicht die benötigten Stückzahlen hätten liefern können.

*wieviele Leute, die weder Spieler noch Hardware-Enthusiasten sind, können mit AMD was anfangen? 'Intel Inside' haben dagegen die Meisten schonmal gehört oder gesehen.

robbitop

2018-12-24, 11:52:19

reaperrr

2018-12-24, 12:19:44

Bei AMD ist der IF leider mit relativ hohem Stromverbrauch ein wenig der Spielverderber im mobilen Sektor (bzw einer der wesentlichen). Das wird bei Zen 2 hoffentlich besser.
Dass AMD die CUs nicht powergaten kann halte ich für unwahrscheinlich. Das ist seit fast einem Jahrzehnt kalter Kaffee.
Hat RR überhaupt in dem Maße IF?

Ich würde die Schuld eher beim SI/MemController und/oder der integrierten SouthBridge suchen, evtl. binnen sie auch weniger aggressiv, als es sich Intel leisten kann. Außerdem ist 14LPP sicher nicht ganz auf dem Niveau von Intels 14+(+), auch (oder gerade?) beim I/O-Verbrauch.

HOT

2018-12-24, 15:25:04

Der soll den Quatsch erst mal beweisen. Hört sich für mich nach Blödsinn an.

aufkrawall

2018-12-24, 15:43:14

Bei AMD ist der IF leider mit relativ hohem Stromverbrauch ein wenig der Spielverderber im mobilen Sektor (bzw einer der wesentlichen).
Glaub ich nicht, denn der Verbrauch im völligen Idle ist ja nicht das Problem. Ich würd das Problem eher in der GPU sehen, mindestens bei Video.

rentex

2018-12-24, 16:37:03

By the way: Frohes Fest und danke an Leonidas für seinen unermüdlichen Einsatz für diese Seite. Das gilt auch an sämtliche Community Mitgliedern, die durch ihre Beiträge dieses Forum bereichern.

rentex

2018-12-24, 16:39:42

Andere Frage: Wird der Grafikteil der 3000U CPUs, HDMI 2.0a nativ beherrschen? Tut das die 2000er Serie jetzt schon?

SKYNET

2018-12-24, 18:48:25

Andere Frage: Wird der Grafikteil der 3000U CPUs, HDMI 2.0a nativ beherrschen? Tut das die 2000er Serie jetzt schon?

beherrscht doch schon 2.0b... sollte beim 3er also 2.1 kommen.

gmb

2018-12-24, 21:22:59

Glaub ich nicht, denn der Verbrauch im völligen Idle ist ja nicht das Problem. Ich würd das Problem eher in der GPU sehen, mindestens bei Video.

Die Tests sagen was anderes, auch im völligen Idle liegt der Verbrauch höher.

aufkrawall

2018-12-24, 21:48:27

Bei welchem Test nimmt die Diskrepanz nicht mit Teillast deutlich zu?

gmb

2018-12-25, 01:18:05

Schau dir die Notebookcheck Tests an, das ist nicht zu übersehen. Raven Ridge liegt im maximalen Idle im Durchschnitt bei 6 Watt, KBL-R bei etwa 3.5 Watt. Fast sämtliche Geräte mit i5-8250U liegen zwischen 3 und 4 Watt. Der Großteil an Raven Ridge Geräten liegt zwischen 5-6 Watt, es gibt ein paar Ausreißer über 7 Watt, wenn man die weglässt liegt der Durchschnitt wohl eher bei 5.5 Watt. +2 Watt sind in dem Bereich echt viel, das sind 85% mehr.

CrazyIvan

2018-12-25, 10:46:06

Anandtech hat leider genau das selbe gemessen.

danarcho

2018-12-25, 10:56:23

könnte trotzdem der idle Verbrauch der GPU sein und mit IF nichts zu tun haben.

Screemer

2018-12-25, 11:17:34

liese sich doch ganz einfach testen. ram-takt der direkt den if-takt widerspiegelt so weit wie möglich runterfahren und damit den verbrauch testen. hat das signifikante auswirkungen auf den verbrauch, dann ist das fabric der auslöser.

danarcho

2018-12-25, 12:01:28

Das funktioniert so nicht, weil ein niedriger Ram-Takt sofort zu stalls führt. Das hat auch ganz ohne IF schon signifikante Auswirkungen auf den Verbrauch.
Eher würde ich Desktop Chips mit dedizierter GPU testen. Sind vielleicht anders gebinnt als die Notebook Chips, aber das dürfte deutlich näher an der Realität liegen.

Screemer

2018-12-25, 12:04:44

Es gibt auch Lastszenarien die völlig ab vom ramtakt sind. Man kann das ganze auf 1 ccx beschränken um auch das IF als bottleneck auszuschließen. Das ganze natürlich auf ner Desktop cpu. Raven ist da zum testen völlig ungeeignet. Dachte eigentlich, dass das klar wäre. So ein Test würde mich wirklich Mal interessieren, denn bisher liest man ja nur immer wieder die Behauptung, dass das fabric den Stromverbrauch treibt.

basix

2018-12-25, 12:41:55

Der IF braucht auch viel Strom ;) Der 2990WX ist das Extrembeispiel, aber auch beim 2700X scheint IF schon deutlich mehr zu verbrauchen als der Uncore bei Coffe Lake. Gab dazu mal einen Test: https://www.anandtech.com/show/13124/the-amd-threadripper-2990wx-and-2950x-review/4

Ist halt keine wirklich genaue Messung. Aber bei EPYC ist zum Beispiel der RAM-Takt entscheidend für die TDP (2400 vs. 2667 MHz). Raja Koduri hatte bei Vega ebenfalls was in diese Richtung angedeutet bezüglich Stromverbrauch von IF, dass eine nächste Generation von GPUs wohl eine auf GPU angepasste Version von IF setzen sollte, um den Stromverbrauch zu reduzieren. Es gibt nirgends eine eindeutige Messung oder Aussage, aber in der Summe kann man schon davon Ausgehen, dass IF relativ viel Strom schluckt. Nicht extrem viel, sonst wäre Zen nicht so stark, aber halt mehr als die Intel-Lösung. Zudem hat Intel meines Wissens nach momentan noch die besseren Low Power States bei der CPU.

reaperrr

2018-12-25, 14:40:55

Der IF braucht auch viel Strom ;) Der 2990WX ist das Extrembeispiel, aber auch beim 2700X scheint IF schon deutlich mehr zu verbrauchen als der Uncore bei Coffe Lake.
SR/PR hat im Vergleich zu RR aber auch 4x so viel L3, zusätzlich IF zwischen den beiden CCX, sowie mehr PCIe-Lanes.

Ich bezweifle, dass es bei RR hauptsächlich am IF scheitert (wie gesagt, soweit es bei dem Chip überhaupt zum Einsatz kommt).

Was scheinbar auch gern vergessen wird: RR ist mal eben geschlagene 70% größer als KBL-R, und da schon der SR-CCX kleiner als die 4C+L3 von SKL/KBL war, kann man das komplett der Southbridge und iGPU zurechnen.
Wenn der Idle-Verbrauch pro mm² auf Intel-Niveau liegt, kann man die 'Schuld' wahrscheinlich allein schon dieser Tatsache zuschreiben.

robbitop

2018-12-25, 15:37:36

Naja aber im Idle macht die GPU ja nichts. Da powergatet so ziemlich alles. Das können die Radeons seit Ewigkeiten. Wäre wirklich merkwürdig wenn es hier anders sein sollte.

iuno

2018-12-25, 16:46:07

Aber ob das bei RR so gut funktioniert, ist ja genau die Frage. Natuerlich hat AMD das im Prinzip seit Jahren, aber genauso klar ist, dass es immer wieder Treiberprobleme gibt, die den Verbrauch generell oder unter bestimmten Voraussetzungen (mehrere Monitore, hohe Wiederholrate, ReLive) in die Hoehe treiben. Vielleicht sind oder gibt es auch Firm- oder Hardware Probleme. Meine Polaris 10 braucht z.B. unter Linux im Idle 25 Watt, nur weil ich den "neuen" (seit einigen Jahren in Entwicklung und seit 4.15 (April) mainline) Display-Stack benutze - der, der angeblich viel Code mit Windows gemein hat, wo die Karte unter 10 Watt lag (so wie mit dem "alten" Display Stack im Uebrigen auch). Zwischenzeitlich gab es sogar wieder einen Bug, der es auf knapp 40 Watt gebracht hat. Passiert halt immer wieder. Ob Polaris 10 bzgl. Video und Powermanagement nicht auch verbuggt war oder man fuer die Karte nur nicht gepatcht hat, weil man P20 kaufen soll, wissen wir z.B. auch nicht (oder wissen wir es?).