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2018-11-07, 00:10:30
Wir scheinen noch keinen Fred für Zen2 zu haben also mache Ich mal einen auf um alle Gerüchte hier abzuwerfen.
https://www.golem.de/news/prozessoren-amd-verteilt-bei-zen-2-cores-und-i-o-auf-mehrere-chips-1811-137547.html
Der Plan sieht vor IO auf 14 nm chip auszulagern und die eigentlichen Rechenkerne in 7nm zu fertigen und dann mit dem I/O chip zu verbinden. Interessanter Ansatz.
zu den Rechenwerken selbst:
Die Veränderungen am Frontend und den Datentypen sind aber mindestens ebenso spannend. Ziel von Zen 2 ist es ja vor allem, die pro Takt verarbeiteten Befehle (IPC) zu steigern, hier haben Intels Lake-Architekturen noch immer einen leichten Vorteil. Der soll unter anderem durch einen neuen Prefetcher eingeholt werden. Ihm ist eine neue Verzweigungsvorhersage (Branch Predictor) vorgeschaltet, der wiederum von einem Befehlszähler gefüttert wird. Dieser "next instruction counter", der als Name nicht viel über die Funktion verrät, dürfte in der Umsetzung recht wichtig werden - immerhin soll Zen 2 gegen Seitenkanalangriffe der Spectre-Klasse auch in Hardware besser geschützt werden. Für mehr Tempo soll auch ein erweiterter Micro-Op-Cache sorgen, der die dekodierten und in Einzelschritte zerlegten Befehle zwischenspeichert. Wie groß der Cache ist, verriet Papermaster noch nicht.
Bei der SIMD-Verarbeitung soll Zen 2 durch nun mit 256 Bit doppelt so breiten FPU-Datentypen an Tempo zulegen. Dafür gibt es auch ebenso breite Load/Store-Einheiten. Das sollte etwas zu Intel aufschließen, die mit AVX-512 - bei dann allerdings reduzierten Taktraten - für speziell angepasste Anwendungen bei SIMD immer noch führend sind. Allerdings: Von anderen AMD-Präsentationen zu den Epyc-CPUs rückschließend soll sich die FPU-Leistung von Zen 2 insgesamt verdoppeln. Daber hat AMD aber wohl einen mutmaßlichen Taktvorteil schon eingerechnet.
Mehr FPU Leistung freut den Daddler.
Haben wir doch bei den spekulationen. bitte löschen. :redface:
https://www.golem.de/news/prozessoren-amd-verteilt-bei-zen-2-cores-und-i-o-auf-mehrere-chips-1811-137547.html
Der Plan sieht vor IO auf 14 nm chip auszulagern und die eigentlichen Rechenkerne in 7nm zu fertigen und dann mit dem I/O chip zu verbinden. Interessanter Ansatz.
zu den Rechenwerken selbst:
Die Veränderungen am Frontend und den Datentypen sind aber mindestens ebenso spannend. Ziel von Zen 2 ist es ja vor allem, die pro Takt verarbeiteten Befehle (IPC) zu steigern, hier haben Intels Lake-Architekturen noch immer einen leichten Vorteil. Der soll unter anderem durch einen neuen Prefetcher eingeholt werden. Ihm ist eine neue Verzweigungsvorhersage (Branch Predictor) vorgeschaltet, der wiederum von einem Befehlszähler gefüttert wird. Dieser "next instruction counter", der als Name nicht viel über die Funktion verrät, dürfte in der Umsetzung recht wichtig werden - immerhin soll Zen 2 gegen Seitenkanalangriffe der Spectre-Klasse auch in Hardware besser geschützt werden. Für mehr Tempo soll auch ein erweiterter Micro-Op-Cache sorgen, der die dekodierten und in Einzelschritte zerlegten Befehle zwischenspeichert. Wie groß der Cache ist, verriet Papermaster noch nicht.
Bei der SIMD-Verarbeitung soll Zen 2 durch nun mit 256 Bit doppelt so breiten FPU-Datentypen an Tempo zulegen. Dafür gibt es auch ebenso breite Load/Store-Einheiten. Das sollte etwas zu Intel aufschließen, die mit AVX-512 - bei dann allerdings reduzierten Taktraten - für speziell angepasste Anwendungen bei SIMD immer noch führend sind. Allerdings: Von anderen AMD-Präsentationen zu den Epyc-CPUs rückschließend soll sich die FPU-Leistung von Zen 2 insgesamt verdoppeln. Daber hat AMD aber wohl einen mutmaßlichen Taktvorteil schon eingerechnet.
Mehr FPU Leistung freut den Daddler.
Haben wir doch bei den spekulationen. bitte löschen. :redface: