Wird die Entwicklung in der Halbleiterelektronik & Nanotechnik zum Erliegen kommen?

[HannaW]

Bereits jetzt sind die Sprünge von Generation zu Generation nur noch marginal und die zeitlichen Abstände zwischen den Generationen haben stark zugenommen, genauso wie die anfallenden Kosten pro Einheit, wohingegen die Ausbeute seit Jahren eher sinkt. Wird eine Zeit kommen, wo die physikalischen Hürden eine Weiterentwicklung zwecklos machen werden, bedingt dadurch, dass die zu investierenden Kosten in keiner Relation mehr zum Ertrag stehen werden? Immerhin ist die zu erwartende Rendite ein starker Antreiber für die in der freien Wirtschaft tätigen Hersteller & Entwickler. Was sich nicht lohnt, wird auch nicht entwickelt und produziert. Man könnte natürlich einwerfen, dass die staatlichen Universitäten und Forschungseinrichtungen diese Aufgabe selbstlos übernehmen werden, aber sie hinken ja jetzt schon Jahrzehnte hinterher...

Wie seht ihr die Zukunft? Wird es bald kein Aufrüsten mehr geben und der Fortschritt in diesem Bereich gänzlich an seine Grenzen stoßen? Ist die Physik eine unüberbrückbare Hürde oder kann man die Physik "überlisten"?

[pixeljetstream]

Irgendwas wird sich finden. Mittelfristig werden wir wieder stärkere Spezialisierung sehen. Denn irgendwas in HW zu gießen ist super effizient im Vergleich zu generischen Units. Video, Raytracing, Inferencing etc.

Was die Programmierbarkeit angeht ist auch noch Luft. Es wird zäher aber man wird sicher clevere Lösungen finden. Free lunch is over. Man muss halt besser die Dinge auslasten als früher.

Umgekehrt werden wir überschwemmt mit vielen Chips überall die nicht super high-end sind.

[ndrs]

Eins der regelmäßig in meiner Forschergruppe fallenden Schlagworte ist "More than Moore", insbesondere im Hinblick auf alternative Strukturierungsverfahren. Da ist schon noch einiges zu holen. Was da aber nicht mit dazugehört ist die Senkung der Kosten pro Transistor. Die Entwicklung wird also voranschreiten, aber das beste wird kaum noch in Consumerprodukten zu finden sein.

Dass die Unis Jahrzehnte hinterherhinken möchte ich mal überhört haben ;-) Die letzte von uns entwickelte Maschine soll in Forschungsprojekten in Zusammenarbeit mit ASML eingesetzt werden.

[Leonidas]

Die Physik ist weniger das Problem - die Kosten sind es.

Aus der Kostenfalle entkommt man nur durch technologische Durchbrüche. Beispielsweise mit anderen Materialien.

Aber: So lange hier nicht bald was greifbares passiert, können wir uns mittelfristig auf eine Durststrecke einstellen. Denn auch die Durchbruchs-Technologie XYZ, wenn sie heute vorgestellt werden würde, bräuchte bis zu Marktreife noch ein paar Jahre.

[Hakim]

Gabs nicht eine physikalische Grenze ab so <5nm? Weil ab da die größe und dadruch sie Anzahl der Siliziumatome so langsam weiteres verkleinern verhindert.

[Tobalt]

Miniaturisierung war bisher der Weg zu mehr Performance (Moore) aber muss es in Zukunft niht bleiben, wenn er teurer als andere Wege wird.

Hakim: die Größe von Atomabständen (ca 250 pm) ist irrelevant. Wichtig ist wie ausgedehnt die Wellenfunktionen von Leitungsslektronen sind - beherrschbar wenige nm. Da spielt das Material und die Materialkombination eine starke Rolle.

[Armaq]

Die fehlenden Fortschritte in Hardware, werden dann erst einmal durch bessere Software ausgeglichen.

Speicherverbrauch, Qualität der Software usw. ist zur Zeit ja überhaupt kein Thema, es geht nur darum schnell zu liefern. Wenn man sich aber ansieht, was möglich ist (Demoszene) und wie viele Layer von Abstraktion bspw.

Ansonsten greift halt der Zyklus aus one fits all hinzu the tool for the task. Ein 3D Beschleuniger kann ja auch mehrere GPUs nutzen, nichts unbekanntes, vll. haben wir dann auch 15 cm² Substrat und darauf 7 Chips?

[Platos]

Bis 3nm wird es doch noch gehen, denke ich. Ich glaube, TSMC hat da doch mal was dazu gesagt...?

Naja auf jeden Fall, wenn es dann zu Ende ist, wird man über die ersten Jahre sicher noch Vrbesserungen in der selben Strukturgrösse machen, sodass dann der Prozess auch, relativ zum Anfangspreis, günstig wird. Und wenn man da angelangt ist, wird man doch sicher an multi-GPU lösungen arbeiten und CPU-seitig Multicore weiterentwickeln (software-seitig implentieren).

Also selbst wenn die nm-Zahl stehen bleibt, sollte bei GPUs (wenn technisch & wirtschaftl. umsetzbar) schon noch einiges rauszuholen sein. Wenn man keine andere Möglihkeiten mehr hat, findet multi-GPU-Grafikkarten auch seine Abnehmer.
Und dann z.B auch noch grössere Caches ect. Vlt. auch noch reine Architektur-Verbesserungen.

@Tobalt: Die Spannung hat da keinen Einfluss? Denn wenn ja, wäre zumindest theoretisch für niedriger Taktende Chips dann vlt. auch noch eine Stufe niedriger möglich. D.H für 5-15w SoCs usw. Bei einem so grossen Markt wie Smartphones und 15w Laptops, könnte das evtl. auch noch wirtschaftlich machbar sein.

Aber es wird sowieso die Wirtschaftlichkeit das Problem sein, bevor das technisch Mögliche limitiert. Das wird vermutlich bei 3nm sein. einige werden vlt. sogar bei 5nm hängend bleiben (Samsung & Intel?)

[BoMbY]

Gabs nicht eine physikalische Grenze ab so <5nm? Weil ab da die größe und dadruch sie Anzahl der Siliziumatome so langsam weiteres verkleinern verhindert.

Ja, deswegen forscht man ja auch an anderen Materialien. Kohlenstoff scheint zum Beispiel recht vielversprechend.

[anddill]

Da wo man nicht durch die Leistungsdichte begrenzt ist wird sicherlich zunehmend 3D genutzt.

[amdfanuwe]

Billiger, schneller, kleiner, weniger Verbrauch sind bisher die Motivationen für weitere neue Prozesse.
Billiger ist aktuell bei der ersten 7nm Generation nicht mehr der Fall.
Schneller muß sich noch zeigen, ob höhere Frequenzen effizient erreicht werden.
Kleiner kann man noch gut gebrauchen.
Weniger Verbrauch, effizienter, ist immer gefragt.

Trifft keines der 4 Argumente mehr zu, dann lohnt es sich nicht mehr einen neuen Prozess einzuführen.

Das Problem ist aktuell nicht der Platzbedarf, man kann ja stapeln.
Das Problem ist die entstehende Wärme.

140W für Desktop, 240W für HEDT, 300W für AIB (GPU) sind aktuell die Grenzen.

Mit dem Takt für single Thread laufen wir auf eine Grenze zu, bei der Parallelisiereung setzt uns die TDP eine Grenze.
Vielleicht läßt sich die Effizienz noch um den Faktor 2 steigern bis 3nm, für bestimmte Probleme werden Spezialchips weitere Steigerungen ermöglichen. Wir sollten uns aber schon mal daran gewöhnen mit der aktuellen Rechenleistung auszukommen.

Vielleicht bringen ja Nanoröhrchen oder biologische Systeme noch was, das Gehirn soll ja sehr effizient arbeiten ( wenn auch nicht schnell und verlustbehaftet ).

[BoMbY]

Billiger ist aktuell bei der ersten 7nm Generation nicht mehr der Fall.

Doch, ist es. Nicht pro Wafer, aber pro Transistor. Das war auch bei 14/16nm bereits so, sofern ich mich erinnere.

Edit: Siehe zum Beispiel: Moore's law, lithography, and how optics drive the semiconductor industry (https://www.spiedigitallibrary.org/conference-proceedings-of-spie/10583/1058303/Moores-law-lithography-and-how-optics-drive-the-semiconductor-industry/10.1117/12.2308299.full?SSO=1)

Natürlich kostet ein neuer Node zu Anfang mehr, aber der Trend geht derzeit noch nach unten.

[Skysnake]

Naja rein von der Physik her geht noch einiges bei EINEM Transistor. Zur Not plaziert man halt die Dotierungsatome manuell genau an den Stellen wo man will...

Das ist aber halt nichts mehr, was auch nur igendwie nutzbar wäre. Und auch dann hat man halt am Ende einen Transistor, der halt gerade noch eine Verstärkung knapp über eins hat.

Es gibt halt schon sehr viel Randbedingungen, und je kleiner die Struckturen werden, desto schlechter wird der einzelne Transistor, aber vor allem die Menge an Transistoren. Intel simuliert nicht ohne Grund inzwischen MonteCarlo simulationen darüber, wie die einzelnen Dotierungsatome verteilt sind im Gate...

Wir sind da schon reht nahe an dem was wirtschaftlich und technologisch für die Massenfertigung Sinn macht. Die Zyklen werden sehr viel länger werden, einfach weil man gar nicht mehr viel Luft nach oben hat.

Die Designs müssen halt besser werden, aber auch da macht man heutzutage schon extrem viel, von dem man vor nem Jahrzehnt noch gesagt hätte, dass das völlig verrückt wäre. Da ist wahrscheinlich auch in absehbarer Zeit das Ende in Sicht.

NAja, und andere Materialien?

Ja gibt es, aber dann geht der Takt runter, und einfach mehr parallelität hilft halt auch nicht mehr unbedingt weiter. Es ist nicht alles beliebig parallelisierbar.

Und mal ganz davon ab könnte man natürlich near threshold Schaltungen bauen, aber dann sind wir wahrscheinlich bei nen paar MHz CPUs. Ich glaube das will hier keiner haben.

Also von daher sieht es schon ziemlich düster aus.

Was vielversprechend ist, ist Superconduktiv Computing, aber sinnvolle Maschinen gehen da so ab 20Mio€+ los. Besser sind maschinen mit 100Mio+. Das stellt sich keiner Privat hin. Aber die Dinger machen halt nur in XXL Sinn. Im Prinzip so ab eine hundert PetaFLOPs hat man nen guten einstieg ;D

[Benutzername]

Da wo man nicht durch die Leistungsdichte begrenzt ist wird sicherlich zunehmend 3D genutzt.


Ist aber schwieriger herzustellen als einfach eine PLatte zu belichten.

eine Art Nano 3D Druck vielleicht?

[anddill]

Ist aber schwieriger herzustellen als einfach eine PLatte zu belichten.

eine Art Nano 3D Druck vielleicht?

Na so wie man es bei Flash macht, mit Dotierung in die Tiefe. Oder Chipstapel wie bei HBM, je nachdem ob die zu fertigende Schaltung das hergibt.

[BoMbY]

New 3-D chip combines computing and data storage (http://news.mit.edu/2017/new-3-d-chip-combines-computing-and-data-storage-0705)

3D Graphene Nanotubes.

[Grabhopser]

Das Problem an 3D CMOS, obwohl es technisch inzwischen möglich wäre, ist ganz einfach der Preis!
Jeder Logic-Layer muss einzeln auf einem Wafer erstellt und dann via Smart-Cut, oä. transferiert werden. Ein Vergleich mit 3D-Flash ist hier NICHT zulässig, da diese SONOS Strukturen mit dem klassischen FG-Fash eig. nichts mehr zu tun haben.

Monolithische 3D Integration wird bei vernünftigen Kosten nur mit Technologien funktionieren, die bei der Herstellung mit einem kleinen thermischen Budget auskommen. Will man dann aber auch noch die Leistung pro Transistor signifikant steigen und gleichzeitig weniger Energie verbrauchen, so bleiben eigentlich nur noch CNTFETs übrig (ja ich weiß :facepalm:)….
Wenn man den Jungs aus Stanford und von IBM glaubt, dann scheinen sie das womöglich bald im „Griff“ zu haben. Die Stichwörter sind hier wohl aligned growth, low temperature transfer und misaligned-CNT-immune circuits (https://pdfs.semanticscholar.org/presentation/fc91/18739effa83743e5ff37b705159c4c00dc31.pdf) (The N3xt 1000x (https://arch2030.cs.washington.edu/slides/arch2030_wong.pdf)).
Ob sie ihre Versprechen halten können wird sich zeigen, es ist zumindest nicht ausgeschlossen :rolleyes:.

Das ganze 3D Zeugs bringt aber herzlich wenig, wenn die Memory-Gap weiter wächst….
Langfristig wir man wohl alles daran setzten, so viel low-latency on-site RAM zur Verfügung zu stellen wie nur irgendwie möglich (kein SRAM).
Die Probleme dabei sind ja auch alle bekannt (R/W cost, thermal Budget, Endurance, Latency) und riesig, ansonsten hätten wir das alles ja schon…
S/DRAM und Flash scheiden natürlich sofort aus, mögliche „Kandidaten“ die zur Zeit hoch gehandelt werden sind zum Beispiel RRAM und/oder SOT-MRAM (STT-MRAM ist vmtl. raus). Evtl. haben die neuen FeRAMs auch noch ein Wörtchen mitzureden.

Long Story Short: Es gibt noch viel zu tun…..:popcorn:

[BoMbY]

Monolithische 3D Integration wird bei vernünftigen Kosten nur mit Technologien funktionieren, die bei der Herstellung mit einem kleinen thermischen Budget auskommen.

Die vom MIT sagen ja:


The key in this work is that carbon nanotube circuits and RRAM memory can be fabricated at much lower temperatures, below 200 C. “This means they can be built up in layers without harming the circuits beneath,” Shulaker says.


Und die sagen ja (https://www.nature.com/articles/nature22994) sie hätten zumindest einen funktionierenden Prototyp gebaut:


Here we present a prototype of such a transformative nanosystem. It consists of more than one million resistive random-access memory cells and more than two million carbon-nanotube field-effect transistors—promising new nanotechnologies for use in energy-efficient digital logic circuits and for dense data storage—fabricated on vertically stacked layers in a single chip.

[Skysnake]

Fehlen aber noch 3 bis 5 Größenordnungen bei konkurrenzfähigen Kosten, damit das interessant wird.

So Ein Ding zu machen ist ja ganz nett, aber wie gesagt, das müssen die mit 3 bis 5 Größenordnungen mehr SChaltungen pro DIE auch noch hinbekommen mit nem Yield von >70%.

[BoMbY]

Ja, sagt ja niemand das es morgen funktioniert. Aber z.B. die DARPA hat ein Programm welches Forschungen in diese Richtung mit 1.5 Millarden USD in den nächsten 5 Jahren fördert, und da arbeiten verschiedene Gruppen an diesem Konzept mittlerweile. Das könnte evtl. was werden für nach 5nm oder 3nm, oder so.

[=Floi=]

Was ein wenig enttäuscht ist der energieverbrauch bei 5G!
10gbit braucht auch erheblich mehr strom.

[Benutzername]

Was ein wenig enttäuscht ist der energieverbrauch bei 5G!
10gbit braucht auch erheblich mehr strom.

Die vielen daten müssen eben schnell verarbeitet undn gesendet werden. Das kostet rechenleistung und damit Strom.

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interessanter Blick auf das langsamere Voranschreiten in Forschung allgemein, geht aber auch auf das MOORE'sche Gesetz ein.

But BJRW have a pessimistic take. There are eighteen times more people involved in transistor-related research today than in 1971. So if in 1971 it took 1000 scientists to increase transistor density 35% per year, today it takes 18,000 scientists to do the same task. So apparently the average transistor scientist is eighteen times less productive today than fifty years ago. That should be surprising and scary.

But isn’t it unfair to compare percent increase in transistors with absolute increase in transistor scientists? That is, a graph comparing absolute number of transistors per chip vs. absolute number of transistor scientists would show two similar exponential trends. Or a graph comparing percent change in transistors per year vs. percent change in number of transistor scientists per year would show two similar linear trends. Either way, there would be no problem and productivity would appear constant since 1971. Isn’t that a better way to do things?

A lot of people asked paper author Michael Webb this at the conference, and his answer was no. He thinks that intuitively, each “discovery” should decrease transistor size by a certain amount. For example, if you discover a new material that allows transistors to be 5% smaller along one dimension, then you can fit 5% more transistors on your chip whether there were a hundred there before or a million. Since the relevant factor is discoveries per researcher, and each discovery is represented as a percent change in transistor size, it makes sense to compare percent change in transistor size with absolute number of researchers.


http://slatestarcodex.com/2018/11/26/is-science-slowing-down-2/


in englisch offensichtlich

[=Floi=]

nur hemmt das dann auch irgendwo den fortschritt.
Bei 5G geht der energieverbrauch durch die decke und bei 10gbit am desktop verbrät man auch viel zu viel energie. Stell dir 5 10gbit geräte á 40watt vor.

Bei 5G auf dem handy sehe ich auch die echte nutzbarkeit auch erst 2025, weil selbst 5nm imho noch nicht tauglich sein wird, wenn man jetzt schon auf 7nm setzt.

[Benutzername]

nur hemmt das dann auch irgendwo den fortschritt.
Bei 5G geht der energieverbrauch durch die decke und bei 10gbit am desktop verbrät man auch viel zu viel energie. Stell dir 5 10gbit geräte á 40watt vor.

Bei 5G auf dem handy sehe ich auch die echte nutzbarkeit auch erst 2025, weil selbst 5nm imho noch nicht tauglich sein wird, wenn man jetzt schon auf 7nm setzt.

Ja. richtig. Aber DER MARKTtm will schnelles mobiles Internet, damit man unterwegs Katzenvideos in 4K gucken kann. Oder so ähnlich. Oder zumindest meinen die Entscheidungsträger das. Stabile Datenraten in der Pampa braucht man wohl nicht nach deren Erkennnis.

Daß 4G/LTE schon ein Trümmerhaufen an zusammengetackerter Spezifikation ist und seltenst die versprochene Datenrate erreicht kümmert offenbar Niemanden.



Daheim verlegt man dann eben mehrere TP-Kabel und bündelt dann halt mehrere 1Gbit Karten. ;)

[Korvaun]

Ja. richtig. Aber DER MARKTtm will schnelles mobiles Internet, damit man unterwegs Katzenvideos in 4K gucken kann. Oder so ähnlich. Oder zumindest meinen die Entscheidungsträger das. Stabile Datenraten in der Pampa braucht man wohl nicht nach deren Erkennnis.

Daß 4G/LTE schon ein Trümmerhaufen an zusammengetackerter Spezifikation ist und seltenst die versprochene Datenrate erreicht kümmert offenbar Niemanden.



Daheim verlegt man dann eben mehrere TP-Kabel und bündelt dann halt mehrere 1Gbit Karten. ;)

Leider ist das ein allgemeines Prinzip heutzutage. Mehr ist besser! Egal was und wo, egal wie sinnvoll oder nicht. Mehr Cores, mehr Mhz, mehr Pixel, mehr Linsen, mehr Bandbreite, mehr PS, mehr Hubraum, mehr Geld, mehr Gewinn, mehr Rendite, mehr mehr mehr....! Dat gibt noch große Probleme sach ich euch ;)

[YfOrU]

nur hemmt das dann auch irgendwo den fortschritt.
Bei 5G geht der energieverbrauch durch die decke und bei 10gbit am desktop verbrät man auch viel zu viel energie. Stell dir 5 10gbit geräte á 40watt vor.

Streich eine Null. Eine 10Gbit Kupfer NIC/Port am Switch braucht heute 4-5 Watt unter Last. Das geht mit Blick auf Bandbreite und mögliche Leitungslänge in Ordnung. SFP+ braucht nochmal deutlich weniger.
Mehr dazu: http://www.fiber-optic-cable-sale.com/10g-technology-10gbase-t-technology-vs-sfp-plus-technology.html


Bei 5G auf dem handy sehe ich auch die echte nutzbarkeit auch erst 2025, weil selbst 5nm imho noch nicht tauglich sein wird, wenn man jetzt schon auf 7nm setzt.

Huawei hat beispielsweise den Energiebedarf der ersten eigenen 5G Lösung für Smartphones mit Faktor 2,5 gegenüber heutigen LTE Lösungen angegeben. Ist die erste Generation in 14 oder 10nm. Mit Optimierungen am Design, besserem Powermanagement und 7nm kommt das schon hin.

Eine höhere Leistungsaufnahme ist grundsätzlich kein Problem wenn die Daten dafür wesentlich schneller übertragen werden und das Interface entsprechend früher zurück in einen Energiesparmodus wechseln kann.

[=Floi=]

https://www.computerbase.de/2018-11/huawei-5g-router-verbrauch/

also der ist schon mal nicht der sparsamste.

[DrumDub]

das hier klingt echt spannend:

Topologische Isolatoren: Wie Quantenphysik die Materialwissenschaft revolutioniert (spektrum.de) (https://www.spektrum.de/news/topologische-materialien-auf-dem-vormarsch/1606538)

[Skysnake]

nur hemmt das dann auch irgendwo den fortschritt.
Bei 5G geht der energieverbrauch durch die decke und bei 10gbit am desktop verbrät man auch viel zu viel energie. Stell dir 5 10gbit geräte á 40watt vor.

Bei 5G auf dem handy sehe ich auch die echte nutzbarkeit auch erst 2025, weil selbst 5nm imho noch nicht tauglich sein wird, wenn man jetzt schon auf 7nm setzt.
Na soviel verbrauchen die nicht, und die benötigte Energie pro Bit geht auch immer weiter runter mit jeder neuen Gen, aber eben nicht so schnell wie die Datenraten steigen.
Streich eine Null. Eine 10Gbit Kupfer NIC/Port am Switch braucht heute 4-5 Watt unter Last. Das geht mit Blick auf Bandbreite und mögliche Leitungslänge in Ordnung. SFP+ braucht nochmal deutlich weniger.
Mehr dazu: http://www.fiber-optic-cable-sale.com/10g-technology-10gbase-t-technology-vs-sfp-plus-technology.html



Huawei hat beispielsweise den Energiebedarf der ersten eigenen 5G Lösung für Smartphones mit Faktor 2,5 gegenüber heutigen LTE Lösungen angegeben. Ist die erste Generation in 14 oder 10nm. Mit Optimierungen am Design, besserem Powermanagement und 7nm kommt das schon hin.

Eine höhere Leistungsaufnahme ist grundsätzlich kein Problem wenn die Daten dafür wesentlich schneller übertragen werden und das Interface entsprechend früher zurück in einen Energiesparmodus wechseln kann.
Siehe oben. Die Leistungsaufnahme steigt schon an. Sind halt verdammt hohe Frequenzen mit denen man arbeiten muss. Da muss man die Schaltungen schon etwas treten.