Zen 3, 7 nm, 2020 (Vermeer, Cezanne, Genesis Peak & Milan)

[Badesalz]

Ja, AMD wäre soweit. Bis DDR5 aber soweit ist, wird wahrscheinlich auch Intel soweit sein.

Wir müssen uns auf eine Art Stagnation einstellen. Es kommt noch schon was, aber mit bisherigen Ansätzen wird die Weiterenwicklung schon sehr sehr zäh werden bei DDR. Deswegen sehe ich halt HBM2 als L4 - oder eine Art L4 - in den Packages kommen. Flächendeckend.

Wir wurden von B-Dies extrem verwöhnt. Das wird leider sein Ende finden =)

Q3 22: Raphael (AM5 gleiches IOD aber neues 5nm-Chiplet)Oh da freu ich mir aber nen Keks :D Den kauf ich mir auf jeden Fall :biggrin:

[Zossel]

November: Vermeer (59x0X, 5700X, 5600(X), AM4 IOD wie bisher + Zen3-Chiplet in N7P)
Januar: Cezanne Retail (5700G, 5600G)
Frühjahr 21: Cezanne OEM
August/September 21: Van Gogh OEM
November 21 (Zen3-Jubiläum, Zen3-Chiplet mit neuem IOD): Warhol (AM5) + 6xx-Chipsätze
Januar 22: Rembradt (AM5)
Q3 22: Raphael (AM5 gleiches IOD aber neues 5nm-Chiplet)

Ich hoffe doch das AMD AM5 so designt das uns dieser ganze legacy Kram mit Chipsätzen erspart bleibt.

[Nightspider]

Ich bezweifle immer noch etwas das wir nur alle 2 Generationen einen neuen IO-Chiplet bekommen werden aber wir werden sehen. :)

[davidzo]

Ein 16 Kerner mit 4,8 Boost und 15% höherer IPC als Zen2 entspräche schon einem 3950X mit 5,52 Ghz.
Nicht zuletzt wegen den 16 Kernen würde man damit Kreise um Comedy Lake drehen. ^^



Das muss er auch, denn der wahre Gegner heißt ja rocket Lake, auch wenn der wohl erst in q4 kommt.



Gegen die 5-5,2 Allcore clock OC Modelle von Intel mit DDR4_4266 ist es schon schwieriger aber auch die sollte man knapp überholen in Games.

Mehr als 5ghz allcore gibt es nur in homöopathischen Dosen, das schafft Intel 14nm dann einfach nicht mehr. Mit einem wesentlich größeren Cove Core in 14nm kann man froh sein wenn Rocket Lake die Taktraten von Cometlake erreicht. Also irgendwas von 4,7-4,9Ghz allcore Turbo bei ähnlichen Verbrauchswerten wie der 10900k.
Mit gemunkelten biszu 20% IPC stellt das den aktuellen Abstand in Singlethreadedleistung zwischen Matisse und Cometlake dann wieder her. In Multithreaded Szenarios wird es mit 2 Cores weniger wohl trotz der IPCverbesserungen nicht besser, da liegt AMD haushoch vorne.



Wichtig wäre halt auch das der Takt bei den 8 bis 16 Kern Modelle in Games merklich steigt, also wenn 4-8 Threads verwendet werden.

Selbst die XT Variante vom 3800 gurkt noch mit 4,4 Ghz durch die meisten Games. Da hat schon vor 9 Jahren mein Sandy Bridge mehr Takt geschafft. ^^
Im dauerhaften allcore turbo schaffen die Intel CPUs momentan auch nicht mehr als 4,4Ghz.
Die größte Stellschraube für AMD ist auch nicht der sustained Turbotakt, sondern die Core to Core und Core to Cache+Ram Latenzen. Und da werden wir wohl bei den single Chiplet Modellen sehr gute Werte sehen. Man muss sich nur mal angucken wie der 3300x jetzt schon in Games im Vergleich mit einem 10300 performt.

[Zossel]

Im dauerhaften allcore turbo schaffen die Intel CPUs momentan auch nicht mehr als 4,4Ghz.

Wieviel reale Watt saufen die Inteldinger mittlerweile in dieser Betriebsart?
Ich bin da nicht auf dem laufenden, aber irgendwie war das ziemlich viel.

[Birdman]

AllCore 4.4Ghz? Das ist selbst beim 10900k problemlos innerhalb der TDP möglich.

Das grosse Besäufnis beginnt erst wenn die Takte gegen 5Ghz zugehen

[Lehdro]

AllCore 4.4Ghz? Das ist selbst beim 10900k problemlos innerhalb der TDP möglich.


We should note that this is the sustained power usage once the processor backs all cores down to 4.3 GHz, prior to that power consumption looks like what we see with MCE enabled.
Unter Blender (https://www.techspot.com/review/2028-intel-core-i9-10900k/)
We’re showing the average all-core frequency, because this is a tile-based renderer that loads each thread with one tile, and so we’re in a 100% CPU load scenario. The result is an average all-core frequency of about 4156 to 4170MHz.
Auch unter Blender (https://www.gamersnexus.net/hwreviews/3587-intel-core-i9-10900k-cpu-review-benchmarks#:~:text=The%20average%20sustained%20clock%20is,at%20least%20this%20sp ecific%20CPU.)

[mironicus]

Neues Zen3-Sample mit 4,9 GHz Turbo aufgetaucht.

BP6kBEYB4c4

[ChaosTM]

Was für ein Herbst nach einem so bescheidenem Jahr - FS2020 + ReverbG2 + Zen3 + neue Graka

[Badesalz]

Neues Zen3-Sample mit 4,9 GHz Turbo aufgetaucht.Hab ich doch schon erzählt ;)

[Birdman]

Unter Blender (https://www.techspot.com/review/2028-intel-core-i9-10900k/)

Auch unter Blender (https://www.gamersnexus.net/hwreviews/3587-intel-core-i9-10900k-cpu-review-benchmarks#:~:text=The%20average%20sustained%20clock%20is,at%20least%20this%20sp ecific%20CPU.)
Und was willst Du uns mit diesen beiden Links sagen?

Sind diese einfach nur dazu da um meine Aussage zu untermauern/bestätigen?
Oder um etwas zu suggerieren was eigentlich gar nicht vorhanden ist?

Allenfalls sollte ich hier aber für die Korinthenkacker noch erwähnen, dass sich meine Aussage auf nicht-AVX Loads bezog - denn es sollte jeder etwas besser informierte wissen (also alle welche hier drin zu diesem Thema etwas schreiben), dass die Core CPUs von Intel mit AVX Load generell deutlich mehr saufen und auch die Taktraten spürbar drosseln (müssen)

Wobei beim Techspot Artikel die 125W @4.3Ghz Allcore vom 10900k bei AVX Workload gemessen wurden...also sähe es ohne AVX sogar noch besser aus.

[Lehdro]

Und was willst Du uns mit diesen beiden Links sagen?

Ich wollte nur dass du deine Aussage präzisierst, solche Allgemeinplätzchen sind nämlich öfters mal falsch. ;)

[Gipsel]

Neues Zen3-Sample mit 4,9 GHz Turbo aufgetaucht.

https://youtu.be/BP6kBEYB4c4Das neue bahnbrechende Feature sind REP MOVs? :lol:

[Tobalt]

so wie ich es verstehe ist nur das fsrm neu ?

Laut https://news.ycombinator.com/item?id=12048651

kann man schnelle kurze Kopien auch manuell bauen, was aber nicht immer gemacht wird.

Kenne mich hier nicht wirklich aus und vertraue auf fremdwissen ;-)

[Eldoran]

Kobalt kann das Problem überhaupt nicht lösen, denn Kobalt-Verbindungen sind signaltechnisch schlechter(!) als Kupferverbindungen. Intel hat damit nur versucht, ein anderes Problem (als die Signalqualität in den Kupferleitungen) zu umgehen (Kobalt soll die Resistenz gegen Elektromigration in den feinsten Leitungen der "local interconnects" vermindern ["M0", und je nach Bedarf noch M1/M2*], wo bisher oft Wolfram benutzt wurde). Intel versucht also nicht das Kupfer (edit: für die "global interconnects", wo es auch jetzt bereits "liner" aus anderen Materialien um die Leitungen gibt, um das Elektromigrationsproblem [und Diffusion, seit der Einführung von Kupfer statt Alu Ende der 90er sind Liner obligatorisch] zu mindern) gegen Kobalt zu tauschen, sondern Wolfram gegen Kobalt. ;)
Ist aber noch ein wenig unklar, ob das praktisch wirklich viel besser als Wolfram ist, womit man sehr viel Erfahrung hat (wird seit Jahrzehnten für local interconnects benutzt).

*) Edit:
Gerade noch mal in eine intel-Präsentation dazu gesehen. Die wollten bei 10nm explizit nur M0 und M1 mit Kobalt machen laut ursprünglichem Plan (der auch 2,7x Flächenskalierung vorsah). Was davon aktuell noch übrig ist, entzieht sich meiner Kenntnis (bei der Flächenskalierung haben sie schon etwas zurückgesteckt).
Seit TSMC Erfolge mit 7nm hat, sind derartige Details tendenziell zu Geschäftsgeheimnissen geworden. Ich habe kaum aktuelle Informationen dazu gefunden. Klar ist, dass intel ursprünglich für M0 und M1 Kobalt statt Kupfer verwenden wollte und das unter anderem eines der Probleme von deren 10nm Node darstellt. Gerüchte bei semiaccurate haben zwar Fortschritte angegeben, aber wie weit intel mittlerweile die Verarbeitung beherrscht und wie weit dieses in den neuen Versionen von 10nm genutzt wird ist offen. So wie ich das verstehe war jedenfalls die Aussage von intel ursprünglich, dass eben M0 und M1 vollständig Kupfer durch Kobalt ersetzen sollte, also nicht nur als Liner oder Via. In dem Bereich hat bei TSMC der Leitungswiderstand massiv zugenommen (bei TSMC Kupfer), laut AMD etwa verdreifacht: https://fuse.wikichip.org/news/3320/7nm-boosted-zen-2-capabilities-but-doubled-the-challenges/

Allerdings ist grundsätzlich zu sagen, dass Kupfer bei kleinen Leitungsquerschnitten Probleme bekommt, da die notwendigen dichten Barrieren darum kaum skalieren und so der Leitungsquerschnitt stärker schrumpft als der Querschnitt inklusive Barriere (Quanteneffekte etc. kommen da noch dazu). Andererseits ist Kobalt zwar etwas günstiger als Kupfer, da es nur eine dünne Barriere benötigt, allerdings ist der elektrische Widerstand schlechter und es ist schwer zu verarbeiten und teuer. Ich finde die Quelle auf semiengineering.com nicht, aber vor gut einem Jahr habe ich da in einem Artikel gelesen, dass für Leitungen (für die Via, also die senkrechten Verbindungen ist das eine andere Sache) es unklar ist, ob Kobalt überhaupt einen Sinn macht, da es im Endeffekt keine klar besseren Ergebnisse wie moderne Kupferleitungen liefert. Die Entscheidung von intel fürKobalt statt Kupfer stammt aber noch aus der Zeit vor der besseren Erforschung von derart kleinen Leitungsstrukturen. Als Kandidat für einen sinnvollen Ersatz von Kupfer war da Ruthenium genannt, allerdings noch zu teuer. Der Vorteil wäre, dass Ruthenium keine Barrieren benötigt und Liner eher die Verarbeitung erleichtern aber nicht prinzipiell notwendig sind. Das ganze wäre damit wieder in etwa so wie so um 2000 mit den Leitungen aus Aluminium.

Weiterführendes zu dem Thema:
https://semiengineering.com/keeping-up-power-and-performance-with-cobalt/
https://semiengineering.com/dealing-with-resistance-in-chips/
https://semiengineering.com/big-trouble-at-3nm/
https://semiengineering.com/big-changes-in-tiny-interconnects/

TLDR: die Leitungen machen immer grössere Probleme und es gibt keinen klaren Ausweg über neue Materialien. Damit sind leider für zukünftige Prozesse keine höheren Takte mehr zu erwarten. Mit EUV kann man vielleicht etwas Druck herausnehmen, indem Leitungslängen wieder weniger Umwege über verschiedene Layer nehmen müssen - in TSMC N7 etwa sind nur gerade parallele Linien möglich, jegliche Abweichung davon erfordert Verbindungen auf höhere Layer. Künftig wird man wohl oder übel primär über IPC und Multicore die Leistung steigern müssen. Über das Design mag auch noch etwas drinnen sein, der Die Shrink selbst wird aber keinen höheren Takt bringen.

[Tobalt]

ich erinnere mich dunkel an einen Vortrag von Glofo von vor ein paar jahren, der auch auf Co einging. Ich glaube da ging es auch um die feinen Bahnen und die Skalierung. Generell steigt der spezifische Widerstand im nm Bereich an. Bei Kupfer ist dies wohl stärker ausgeprägt als zB Cobalt. Dies deckt sich also grob mit Eldoran

[Badesalz]

@Eldoran
"MEGA" :) Danke schön. Hat das aber wirklich erst etwas mit der post-14/12 (nm) Ära zu tun?? 2500k, wenn man keinen vom Rande des Waffers erwischte, brachte seine 4.6 mit unter 1.4V, in 32nm. Sozusagen, in Aufwandfrei.
Auf allen 4 Kernen, konstant. Das ist 9 JAHRE HER. Wieviel hat sich denn seitdem an der Taktschraube getan? 45 Mhz pro Jahr? :| Schon ab da ist der ganze Aufwand in einen halbwegs gleichbleibenden Verbrauch bei mehr Kernen aufgegangen (und nicht in den Takt).

Multithreading dagegen ist und bleibt - abseits des Fanboygelaber - eine recht schwierige Sache. Sehr viele Aufgabenstellungen lassen sich nicht effizient parallelisieren, man verfängt sich schnell im Aufwand die Ergebnisse zu syncronisieren oder es ergibt schlicht keinen Sinn - Aufwand vs. Nutzen - die Aufgabe zu parallelisieren.

[Zossel]

so wie ich es verstehe ist nur das fsrm neu ?

Laut https://news.ycombinator.com/item?id=12048651

kann man schnelle kurze Kopien auch manuell bauen, was aber nicht immer gemacht wird.

Kenne mich hier nicht wirklich aus und vertraue auf fremdwissen ;-)

Es gibt zig ASM-Varianten von memcpy(), je nach Architektur, Aligment, Blocksize und Mondphase ist mal das eine oder das andere schneller.

[fondness]

Hab ich doch schon erzählt ;)

Seine "exklusiv info" (LOL^^) kommt vermutlich eh von hier. Ganz davon abgesehen, dass der Titel mit "AMD kopiert x86 Instruktionen von Intel" geradezu lächerlich ist.

[Badesalz]

Ich kann mit dem Märchenonkel ehrlich gesagt eh nichts mehr anfangen. Sogar noch weniger als mit der angeflanschten Enklave für Sonderlinge.

Alles was durch Messungen ermittelt wird ist gute Ingenieurskunst. Den Rest des Clickbaitmists könnte man sich aber sehr gut auch sparen.

[LasterCluster]

Multithreading dagegen ist und bleibt - hier stand peinlicher Unsinn - eine recht schwierige Sache. Sehr viele Aufgabenstellungen lassen sich nicht effizient parallelisieren, man verfängt sich schnell im Aufwand die Ergebnisse zu syncronisieren oder es ergibt schlicht keinen Sinn - Aufwand vs. Nutzen - die Aufgabe zu parallelisieren.

Langfristig sucht sich das Werkzeug die richtige Aufgabenstellung und nicht umgekehrt. Sprich: Algorithmen, die sich nicht wirklich parallelieren lassen, werden einfach ersetzt. So ist zB Deep Learning (und andere gelayerte neuronale Netzwerke) auch deswegen so erfolgreich, weil es sich so gut paralleliseren lässt und nicht weil es alternativlos ist.
Ich sehe es bei mir an der Uni in Physik ebenso: Nicht parallelisierbarer Code für Computersimulationen interessiert quasi niemanden mehr.

[Th3o]

Es braucht noch mehr Tools, die soweit es geht, den Code analysieren und dann ggf. automatisch parallelisieren.

[Badesalz]

Langfristig sucht sich das Werkzeug die richtige Aufgabenstellung und nicht umgekehrt. Sprich: Algorithmen, die sich nicht wirklich parallelieren lassen, werden einfach ersetzt.
Core flood bringt nicht den allgemeinen Heil. Das macht sie noch nichtmal pauschal beim Zocken, wenn sich ein 3600 ab und an nur noch mit Frametimes gegen einen 3300x verteidigen muss.

Ich sehe es bei mir an der Uni in Physik ebenso: Nicht parallelisierbarer Code für Computersimulationen interessiert quasi niemanden mehr.
Die schwergewichtigen Aufgaben gingen eh schon immer sehr gut. Das ist imho eher nie ein Thema gewesen.
Man muss sich aber anschauen wie die PR-Portale CPUs testen. Denen fällt auch nicht viel ein. Sie möchten sich seriös geben und keine Gameengines testen, legen aber EWIG immer das gleiche Zeug auf. Ein Packer, ein Media(re)coder, bisschen RT mit Cinebench oder Blender & Co...
Und was sonst so eigentlich? Ich kenne niemanden (mehr) der Multimedia hat und das stundenlang in was anderes recodiert. Oder überhaupt, codiert. Den Tests nach müsste das nach dem Browser der meistgenutzte Anwendungsfall sein. Außerhalb der Forenblasen scheint das keine Sau zu interessieren. Genauso wie Packer und geschweige Blender.

Aber ok. Was sollen sie sonst auch nehmen? Genau. Das ist eben die Problemstellung.

Die EBV zeigt das imho sehr deutlich. Beim Laden (Thumbs) und auch beim Speichern ist die Parallelisierung nahezu trivial. Bei der Bearbeitung selbst wird es plötzlich EXTREM schwierig etwas sinniges damit anzufangen.

[LasterCluster]

Aber warum sagst du dann nicht einfach was wirklich Sache ist: CPUs sind maßlos überbewertet in den allermeisten Fällen. In Spielen zählt weitgehend die GPU und bei "normalen" Anwendungen kann man so ziemlich alles nehmen.
Aber die Kernexplosion ist hier trotzdem ein Segen. Denn die optimale Kernzahl rutscht immer weiter richtung Entry-Level. Was heute der 3300x ist, wird morgen halt n 6-Kerner. Deswegen: Bitte MEHR core flood. Und ja, es muss nicht um jeden Preis sein. Aber die Grundrichtung seit Zen1 spart uns allen Bares.

[y33H@]

Man muss sich aber anschauen wie die PR-Portale CPUs testen. Denen fällt auch nicht viel ein. Sie möchten sich seriös geben und keine Gameengines testen, legen aber EWIG immer das gleiche Zeug. Ein Packer ist dabei, ein Media(re)coder, bisschen RT mit Cinebench oder Blender & Co ...

Und was sonst so eigentlich? Ich kenne niemanden (mehr) der Multimedia hat und das stundenlang in was anderes recodiert. Oder überhaupt, codiert. Den Tests nach müsste das nach dem Browser der meistgenutzte Anwendungsfall sein. Außerhalb der Forenblasen scheint das keine Sau zu interessieren. Genauso wie Packer und geschweige Blender.

Aber ok. Was sollen sie sonst auch nehmen? Genau. Das ist eben die Problemstellung.

Hast du konstruktive Vorschläge statt Diffamierung? Man kann ja PCMark10 Applications mit Chromium Edge und Office 365 testen ... haben halt alle CPUs den quasi gleichen Score ^^

[Badesalz]

Hast du konstruktive Vorschläge statt Diffamierung?Kannst du das mit der Diffamierung begründen? Oder nur behaupten? Nö du, die Vorschläge und ihre Abwesenheit sind eben das Thema.

Man kann ja PCMark10 Applications mit Chromium Edge und Office 365 testen ... haben halt alle CPUs den quasi gleichen Score ^^Natürlich. Kannst ja eine Registertone an JavaScript Klamauk ablaufen lassen oder in Excel eine Liste durchrechnen und durchsorteren lassen die mehr Einträge hat als ein Schreibtisch Atome... Ja mach mal. Mach aber ja keinen Realitätsabgleich dabei. Bei keinem der Tests. Sonst wirds toxisch.

365 kannst du übrigens ruhig nehmen. Wird daheim keiner mehr nehmen. Libre7.0 reicht eben aus. Ah (?) warte. Ja einfach die 200-A4 Blätter Tabelle ggf. konvertieren und dann von Calc durchsortieren lassen. Mega :uup:

Aber die Kernexplosion ist hier trotzdem ein Segen. Denn die optimale Kernzahl rutscht immer weiter richtung Entry-Level.Das ist mir bisschen zu kompliziert. Kannst du das übersetzen?

Was heute der 3300x ist, wird morgen halt n 6-Kerner.Schwieriger Vergleich grad mit dem 3300x. Der nervt den 3600 jetzt schon garnicht so selten ;)

Deswegen: Bitte MEHR core flood. Und ja, es muss nicht um jeden Preis sein. Aber die Grundrichtung seit Zen1 spart uns allen Bares.Warum? Hättest du dir sonst, wie sonst immer, ein dual-socket aufgebaut? :wink:
Uns allen eher weniger. Wir sind hier nicht in PCGH =) Beim Zocken wird das aber halbwegs wirken, sobald Ports von den nextgen Konsolen kommen. Sonst bleibts mit dem Rest aber wohl leider wie schon davor.

Bis moin.

[y33H@]

PR-Portale ist diffamierend.

[Badesalz]

Warum? Du findest, nur du besitzt das tiefere Hintergrundwissen darüber wie das Geschäft funktioniert?
Wenn du meinst...

[LasterCluster]

Das ist mir bisschen zu kompliziert. Kannst du das übersetzen?


Ich muss hier wirklich erst einmal nachfragen ohne es böse zu meinen: Stellst du dich dumm oder ist das ernst gemeinst? Falls die Zahl der bezahlbaren Kerne schneller steigt als die Kernzahl, die ich heute für meine "Leiblingsworkloads" brauche, dann finde ich in einer normalen Produktpalette meine "Lieblingskernzahl" immer weiter unten, oder? Also drückt die angebliche "core flood" das P/L Optimum immer weiter nach unten.

Und was ich mir "sonst" gekauft hätte ist sowas von belanglos. Die Auswahl in einem Quasimonopol ist einfach keine Auswahl. Welches absurde Gottvertrauen kann man in "Papa-Intel" denn haben? Natürlich bauen die ihre Produktpaletten so, das jeder maximal Geld ausgibt.

[Badesalz]

Ich muss hier wirklich erst einmal nachfragen ohne es böse zu meinen: Stellst du dich dumm oder ist das ernst gemeinst?Alles gut. Mit einem IQ irgendwo zwischen 114 und 116 bleibt alles bestens "hier". Danke der nicht bös gemeinten Nachfrage.

Jetzt schnall ich auch, daß du mit "hier" und dem Rest, dich selbst, persönlich, meintest. Man kann sich darüber aber auch schlecht mal eben ein Bild machen, wenn man deine Themen "hier" überfliegt und dich nur in Hardwarethreads zu aktuellsten und zukünftigen CPUs und GPUs findet. Wärest du mal in einem Softwarethread vorgekommen, mit Blender/Hvec/Division2, wäre mir das Licht wohl eher aufgegangen...

Vielleicht aber...
Welches absurde Gottvertrauen kann man in "Papa-Intel" denn haben? Natürlich bauen die ihre Produktpaletten so, das jeder maximal Geld ausgibt
hast du das nur leicht Mißverstanden. Ich hab nichts gegen z.B. einen 3700x. Ich hab und finde nur keine Software die ich sinnvoll einsetzen könnte, wo er mir den +151€ Vorteil (des mehr als doppelten Preises also) gegenüber dem 3300x bringen könnte.
Daß die core-flood hier nicht der Heil ist, ist ja nicht die Schuld ihrer selbst.

Andererseits wird einem die Wahl nach Sinnvollem auch mal direkt genommen. Der 3300x z.B. ist bei Mindfactory als "nicht mehr lieferbar" gelistet und war auch nach dem jeweiligen Eintreffen imho nie mehr als 1 Woche lang am Stück verfügbar. Jetzt scheint er real quasi wieder vom Markt.
Ich beobachte das zugegeben nicht ständig, aber außer dem aktuellen Theater mit Intelprodukten wüsste ich wirklich nicht welche CPU schonmal REAL dermassen kurz verfügbar war.

Was für mich nur bedeutet, daß diese Geschäftsidee mit der Produktpalette und dem maximal Geld ausgeben nie nur einen einzigen Vater hat und es nicht nut "Papa-Intel" gibt, sondern auch Papa-AMD. Oder doch eher Papa-Händler?

Natürlich wird dadurch und bisher, mehr core-flood fürs Geld geboten. Weniger als jenes Geld darf man aber wohl auch nicht ausgeben. Für den der es nicht so dringend benötigt wie du, verschlechtert das die Angebote deutlich.

Das bedeute ja nicht im Gegenzug, daß man sonst wohl nur bisschen Internet und Office macht und sich auch mit Vollkrüppeln wie dem 3100 zufrieden geben könnte.

[y33H@]

Warum? Du findest, nur du besitzt das tiefere Hintergrundwissen darüber wie das Geschäft funktioniert?
Wenn du meinst...Du schreibst leider wirr und nimmst keine Stellung zu meiner Frage.

[Badesalz]

Du zu meinen? Und aus dir sprudeln auch nur Klartexte heraus oder was?
Sorry, ich weiß wir haben Sonntag, aber ich bin heute trotzdem nicht in der Stimmung mich fröhlich mit billigen rhetorischen Gauklertricks zu beschäftigen.

[y33H@]

Ich geb's auch, du diffamierst Leute und dann driftest du völlig ab.

[Badesalz]

Ist schon ok. Schon ok. Dich zu triggern war auch keineswegs mein Ansinnen. Du warst nur zur falschen Zeit am falschen Ort. Kriegen wir hin. Jetzt hast du halt mehrfach nacheinander die Massenvernichtungswaffe "Diffamierung" als Killerphrase eingesetzt und alle wissen nun bescheid. Jetzt bin ich verbrannt :uup:

Danke für deinen Einsatz.

[y33H@]

Du kannst gerne immer noch erläutern warum du Reviewer pauschal als PR-Portale diffamierst. Ich hab gesagt, man könne CPUs ja mit Edge und Office (egal ob Libre oder Microsoft) testen, da kam von dir auch nichts konstruktives.

[Badesalz]

Ah... Dir ging es um die Pauschalität? Ich hab nicht alle pauschal als solche bezeichnet. Ich hab einfach nur von PR-Portalen gesprochen. Normalerweise werden mit sowas nur die getriggert die sich auch angesprochen fühlen. Es sei denn jemand empfindet plötzlich eine Art Edelmut und möchte pauschal für alle Kollegen in die Bresche springen. Ob das mal eine gute Idee war...

Die Situation ist für Normalos - also den Rest außer dir und mir? - sowieso kaum bis überhaupt nicht durchschaubar. Was ist deiner Meinung nach die Quote, wieviele Portale diese Bezeichnung nicht verdient hätten? 2 von 10? 4 von 40? Eine reale Insiderzahl, die den Kohl mit Mühe und Not noch fett machen könnte.
Komm, erzähl mal bisschen aus dem Nähkästchen. Wie Burke letztens, so minimalerweise, über MSI...

Davon aber ab:
Wenn du findest, daß eine Kritik an der realen Sinnlosigkeit dieser und jener Testmethodik nichts kontruktives ist, dann überlass ich das Problem dir. Die Chance gleich zu ergreifen und aufzuzeigen warum dem doch nicht so ist, soweit kamst du nicht.
Außer dem, daß du dich darüber sozial echauffierst + eben rhetorischen Gauklertricks, kamen wir bisher deinerseits eigentlich zu garnichts.

Bis denne. RL ruft. Der Ort, wo ich niemanden kenne der jemanden kennt, der mit 100MB großen Exceltabellen arbeitet.

[Complicated]

Du kannst gerne immer noch erläutern warum du Reviewer pauschal als PR-Portale diffamierst.
Den Schuh hast du dir selber angezogen und er diffamiert niemand in keinem Satz den ich hier gelesen habe. Ich stimme zwar nicht mit seiner Meinung überein, jedoch ist "PR-Portal" nicht das was ich als Etikett an golem.de heften würde. Du schon und in diesem Zug diffamierst du Badesalz mehr als er dich in diesem Austausch. Das erweitern auf "Reviewer" ist nur der Versuch Badesalz etwas in den Mund zu legen was du falsch interpretiert hast.

Sorry aber das Mißverständnis könnt ihr auch in PNs klären, da ihr nicht aufeinander zu geht hier, bitte.

Hier hat er beschrieben was er meint:
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Man muss sich aber anschauen wie die PR-Portale CPUs testen. Denen fällt auch nicht viel ein. Sie möchten sich seriös geben und keine Gameengines testen, legen aber EWIG immer das gleiche Zeug. Ein Packer ist dabei, ein Media(re)coder, bisschen RT mit Cinebench oder Blender & Co ...
Deine Tests sind anders aufgebaut.
Er pauschalisiert und du machst daraus zu Unrecht "diffamieren", das für sich genommen eine Diffamierung ist, da es gegen ihn persönlich geht. Anders kann man nicht diffamieren und er hat niemanden persönlich Angesprochen.

[y33H@]

Ich hatte gehofft, es kommen Vorschläge, was getestet werden soll. Danke dennoch Complicated für deinen Einsatz!

[Complicated]

Verbesserungsvorschläge darf man einfordern, bei Kritik. Völlig legitim. Nur hast du dieser Hoffnung vielleicht weniger Ausdruck verliehen als dass er das so verstehen konnte.

[davidzo]

Die schwergewichtigen Aufgaben gingen eh schon immer sehr gut. Das ist imho eher nie ein Thema gewesen.

Bullshit, die schwergewichtigen Aufgaben sind immer das Thema!
Für die daily Excel und Co Sachen kann ich auch einen C2D nehmen und Javascript und browsing läuft auf einem iphone mehr als schnell genug. Leichtgewichtige Tasks sind einfach kackegal für den Desktop, mobile Workstations, alle Bereiche wo Höchstleistung gefordert wird.


Und was sonst so eigentlich? Ich kenne niemanden (mehr) der Multimedia hat und das stundenlang in was anderes recodiert. Oder überhaupt, codiert.

Das ist bedauernswert, dann kennst du wohl nur reine Zocker oder stumpfe Konsumenten.
Ich für meinen Teil rekodiere ständig. Ich kodiere zum Beispiel 2-5mal die Woche iphonevideos aus der dropbox um damit ich diese besser in slack oder per mail verschicken kann. Privat und beruflich.


Den Tests nach müsste das nach dem Browser der meistgenutzte Anwendungsfall sein. Außerhalb der Forenblasen scheint das keine Sau zu interessieren. Genauso wie Packer und geschweige Blender.

Weißt du wieso mich der Browser kein bisschen interessiert? - Weil mein 7 Jahre alter 4870HQ + GT750m im 2014er Macbook schon keinerlei Probleme mehr hat mit meinen 100+ Tabs. 1080p60 streams auf Twitch, easy, webGL Darstellung komplexer Modelle auf grabcad oder thingiverse, kein Ding. Im Hintergrund noch 3 Fenster mit Rhino und über 1GB großen CAD- Models und ein 400Gb Lightroomkatalog mit 30.000 Bildern - > dür die CPU kein Ding, aber vielleicht mehr Ram?

-> Mehr als 16Gb Ram, das würde ich bei diesen Alltagszenarios wahrscheinlich spüren. Oder eine schnellere SSD (meine macht nur 1,2gb/s) beim Programmstart von Lightroom oder Rhinodateien mit mehr als 1Gb Größe.
Die CPU, insbesondere singlethread ist einfach vollkommen egal bei solchen Tasks.
Auch wenn ich mal zocke (selten) komme ich noch passabel mit dem Haswell zurecht, da bremst eher Thunderbolt2 meine externe GTX1060 aus und mit den richtigen Setting bin ich trotzdem schnell im GPU-limit.

Mehr Singlethreadleistung würde meine Alltagstasks nur um Millisekunden beschleunigen, davon merke ich nichts. Die wirklich spürbaren Lags sind eher andere Bottlenecks (Ram, SSD, GPU) und ganze Kaffepausen sind fast immer komplett parallelisierbar. Rekodieren eines Videos, Rendern eines Bilds in Keyshot, Importieren und Vorschau generieren von 3000 Urlaubsbildern nach Lightroom, etc.
Mit Renoir würde ich diese Kaffepausen-Tasks wahrscheinlich schon um Faktor 3 beschleunigen können, bei vermutlich erheblich niedrigerem Energieverbrauch.
Im Browsing und anderen everyday Tasks merke ich zwischen einem 2020 MBP 16" und meinem keinen Unterschied, singlethreaded loads sind im Alltag einfach nie das Bottleneck, bzw. verursachen keine nennenswerten Wartezeiten.

Ich finde es einfach sehr richtig dass die Testseiten Mediaencoder, Lightroom, Renderer etc. verwenden, denn das sind genau die echten Szenarios welche im alltag die Wartezeiten verursachen. Das sind vielleicht nicht die meistgenutzen Anwendungen, aber wie gesagt, die meistgenutzten Anwendungen laufen auch auf einem 10 Jahre alten Rechner mit SSD ausreichend schnell, die zu testen ist langweilig und Mikrosekundenunterschiede für den user eher irrelevant.

BTW, hier ist auch häufig nicht die singletread Leistung entscheidend, sondern eher Frequency ramping. Wenn es da Tests gäbe die diese Nanosekunden Anwendungsfälle Benchmarken, dann fürchte ich sieht Intel mit den aktuellen Architekturen (Icelake) im Vergleich (Renoir) auch nicht so gut aus: https://www.anandtech.com/show/15708/amds-mobile-revival-redefining-the-notebook-business-with-the-ryzen-9-4900hs-a-review/2

Und die allgemeine Tendenz zu open source Software bei Benchmarks, wie Blender, mplayer, ffmpeg etc. statt einfach nur PCMark, finde ich begrüßenswert, denn das hat eine Reihe von Vorteilen:
- einfache Nachstellbarkeit für User ohne teure Lizenzen erwerben zu müssen
- Binaries können für unterschiedliche Plattformen generiert werden, dadurch bessere Cross Plattform Vergleichbarkeit als closed source software
- geringere Chance von cheat paths bzw- unfaire Vender Bevorzugung
- wird in der Regel aktiver entwickelt als Closed source, neue Instruktionen, bessere Compiler und Programmiertrends tauchen früher auf und stellen daher besser den Workload der Zukunft dar. Und ich kaufe den Rechner ja nicht nur für heute, sondern eher die nächsten 2-4 Jahre.

[Complicated]

Also Excel als leichtgewichtigen Task zu bezeichnen entspricht nicht der Realität in Unternehmen. Gerade die Finanzabteilungen haben mit Konvertierungen zu PowerBI auf aktuellen Dualcore/U Prozessoren lange Konvertierungszeiten jeden Monat mit stundenlangen Wartezeiten.
Privat ist das sicherlich etwas anderes. Getestet haben will ich das andere jedoch schon.

Ich bin auch ein regelmäßiger Decodierer/Encodierer für die Medienbibliothek. Das ist eines der Hauptkriterien die ich anlege beim Kauf.

[davidzo]

Also Excel als leichtgewichtigen Task zu bezeichnen entspricht nicht der Realität in Unternehmen. Gerade die Finanzabteilungen haben mit Konvertierungen zu PowerBI auf aktuellen Dualcore/U Prozessoren lange Konvertierungszeiten jeden Monat mit stundenlangen Wartezeiten.
Privat ist das sicherlich etwas anderes. Getestet haben will ich das andere jedoch schon.

Ich bin auch ein regelmäßiger Decodierer/Encodierer für die Medienbibliothek. Das ist eines der Hauptkriterien die ich anlege beim Kauf.
Da hast du wohl recht, habe ich mich falsch ausgedrückt. Excel steht bei mir stellvertretend für Google Docs Spreadsheet, Numbers etc., also einfache Tabellenkalkulation die man vielleicht 1-2x die Woche braucht.
Kann mich echt nicht erinnern wann ich das letzte mal ein echte Microsoft Excel benutzt habe, habe nichtmal ne Installation oder Lizenz auf irgendeinem meiner Rechner.:freak:

Finanzabteilungen glänzen aber auch nicht immer mit programmiertechnischem oder zumindest mathematischem Talent, soviel habe ich in einigen Unternehmen schon gelernt. Selbst bei SAP hat man noch vor kurzem alles in Abap gemacht, einer weltfremden Programiersprache die von Buchhaltern entwickelt wurde mit der man Informatiker und Mathematiker auf Bäume hochjagen kann. Wundert mich nicht wenn da wenig optimiert wurde oder Excel als Universaltool herhalten muss, schließlich zählt im Finance und Controlling Pedantismus mehr als Effizienz oder Leistung.

Und bei dekodieren/enkodieren stimme ich dir zu. Es gibt ja selbst viele Apps, ja sogar browserbasiertes Zeug die decodieren encodieren irgendwie mit eingebaut haben, ob man nun bewusst oder unbewusst video kodiert, das ist in 2020 ein everyday Task.

[Skysnake]

Naja, wenn man für nen Excel Sheet mehr als 5 Minuten warten muss hat man eh das falsche Tool. Da sollte man dann eher sowas wie R verwenden.

[davidzo]

Naja, wenn man für nen Excel Sheet mehr als 5 Minuten warten muss hat man eh das falsche Tool. Da sollte man dann eher sowas wie R verwenden.
Sag das mal einem Buchhalter. Oder einem einem Naturwissenschaftler: https://www.heise.de/news/Von-Excel-in-Datumsangaben-umgewandelt-Dutzende-Gene-umbenannt-4864993.html

Den meisten Leuten ist es ziemlich egal was das richtige Tool ist. Die gehen auch an die Öhlablasschraube mit einer Rohrzange dran oder Bohren mit Holzbohrern in ihre Betonwand die man dann nach einem gebrauch wegschmeißen kann.

[Complicated]

Ich bin da eher weniger der Entscheider, doch o365 ist eben weit verbreitet und oft werden diese Dinge eben nicht gut entschieden. Am Ende hat man die Software und braucht Geräte die das können. R ist oft ebenfalls im Einsatz, nur ist das nicht auf jeder Ebene geschult und einsetzbar.
Da wird ein Klick gemacht und dann verschoben und der Import läuft - falsches Tool, klar. Doch wer schult das denn korrekt wenn Software ausgerollt wird.

Edit: zu spät :)
Anführungszeichen oder die Zelle als Text formatiert zu verwenden ist halt schon Raketenwissenschaft.

[y33H@]

Sprich also doch Office 365 und Libre Office testen :freak:

[Screemer]

Mit entsprechend großen Tabellen sicher keine schlechte Idee.

[Complicated]

Ich will das sehen, ja.

[Eldoran]

Ich kenne das Problem - wenn man Excel Tabellen mit >20MB (Daten, keine komplexen Berechnungen) bekommt. Dann braucht Libre Office bei mir im Minutenbereich zu öffnen/speichern. Allerdings abgesehen davon ist das Bearbeiten der Tabelle wieder durchaus im vertretbaren Rahmen. Suche in den Daten, umsortieren oder Aktionen, die viele Daten verschieben müssen wie Spalten einfügen/löschen ist natürlich mühsam. Ich verwende ebenfalls nicht gerade eine aktuelle CPU (i5-4300M). Ich glaube das hängt aber alles nicht so sonderlich an der Singlethread Performance, bzw. dürfte da der Unterschied der verschiedenen CPUs nicht sonderlich gross sein.
Teilweise gibt es auch beim Abspielen von H.264 Video oberhalb von HD Artefakte, vor allem wenn im Hintergrund noch etwas gemacht wird (VLC mit Linux).
Chrome hängt normalerweise eher am RAM/SSD als sonst etwas. Mein anderer Rechner war mit Festplatte und 4GB RAM so eine Krücke, der mit ein paar Tabs zur Slideshow wurde - Mit SSD und 16GB RAM läuft der auch wunderbar.

[Badesalz]

Bullshit, die schwergewichtigen Aufgaben sind immer das Thema!Bullshit. Es war schon immer vergleichsweise simpel Packer, Recoder, Einzelmedien laden/speichern (Bilder) usw. usw. zu parallelisieren. Das ist überhaupt kein Ding sich das aufzuteilen und dann wieder zusammenzufügen.

Leichtgewichtige Tasks sind einfach kackegal für den DesktopAh. Ok. Ich hab mich wohl zu leichtigewichtig ausgedrückt.

Weil mein 7 Jahre alter 4870HQ + GT750m im 2014er Macbook schon keinerlei Probleme mehr hat mit meinen 100+ Tabs. 1080p60 streams auf Twitch, easy, webGL Darstellung komplexer Modelle auf grabcad oder thingiverse, kein Ding. Im Hintergrund noch 3 Fenster mit Rhino und über 1GB großen CAD- Models und ein 400Gb Lightroomkatalog mit 30.000 Bildern - > dür die CPU kein Ding, aber vielleicht mehr Ram?Mega :rolleyes: findest du das ist ein gewohntes Szenario eines PC-Users daheim? Du bist wohl so ne Art Mediatechniker. Das ist ok. Wobei wenn man 8 Sachen gleichzeitig macht ist es manchmal schon schwer sich auf eine Sache vernünftig zu konzentrieren um sie auch vernpnftig zu erledigen ;) Solche kenne ich aber auch. Davon sprach ich aber nicht. Trotzdem schön, daß du Lightroom bzw. EBV ansprichst:
Das erzeugt Wartezeiten? Das interessiert keinen DAHEIM der es nutzt. Mich auch nicht. Ich nutze sowas. Wenn ich Daten lade oder schon mit gut gefühlten Cache starte: JA. Ok. Das läuft aber mit 8 Threads vergleichswiese gut ab. Ich lade jedenfalls keine 1000 Fotos am Stück frisch zu Bearbeitung.
Danach ist das egal -> Jedenfalls ist das egal, was die Reviewer in der Lage sind zu testen. Ob ich dann beim Speichern des Batzens 6m:38s warte oder 4m:24s ist absolut egal. Weil ich so lange so oder so nicht den Fortschrittsbalken anstarren werde.
Entweder mach ich in der Zeit was anderes am Rechner oder ich erledige was anderes am Standort (auch Bude also) oder mach mir den zweiten Kaffee oder sowas. Oder mache Pippi ;)
Ich hab an der Aufgabe eh und sowieso nichts mehr aktives zu tun. Überall da wo ich das aber habe, also während der Bearbeitung selbst, genau da ist das meiste davon sauschwer zu paralellisieren. Und genau da hätt ich das eher am nötigsten gebraucht. Ob das Speichern am Ende 10min. oder 15min. dauert interessiert mich nicht mehr. Ich saß eh einen halben Tag lang an der Bilderreihe und hab die Bilder entwickelt und retuschiert.
Da bringen mir bis heute und leider, auch 128 Threads GARNICHTS. Sonst hätte ich sie. Die Bearbeitung lebt weiterhin von Latenzen/IPC/SSE und schnellem DRAM (und davon nicht zu knapp). Nicht aber von Threads. ALLE Coder von EBV-Programmen haben große Probleme damit.

Ein Paradebeispiel also wie sich Schwergewichtiges nicht einfach so aufteilen lässt. Wer schonmal mit was anderem als Paint RAWs bearbeitet hat, der weiß was ich dabei mit schwergewichtig meine.

Die core-flood hilft da auch nicht bei der Aufgabe selbst, sondern bei anderen Aufgaben die man ggf. während dessen macht. Der Rechner wird nicht zäh. Das ist aber schon spätestens seit 4 Threads und Win7 so. Die dicke Hauptaufgabe im Hintergrund wird zwar einige Sekunden später fertig, dafür aber stockt der Browser nicht mehr ;) u.ä.

p.s.:
:D Golem :rolleyes: die hab ich nichtmal ansatzweise gemeint. Deren Reviews sind für mich eher interessante News. Kein Vergleich zu den fetten Molochs der einschlägigen Seiten.

[Rincewind]

gibt es eigentlich Seiten, die auch Revit testen? Nur mal so blöd gefragt.

[y33H@]

p.s.:
:D Golem :rolleyes: die hab ich nichtmal ansatzweise gemeint. Deren Reviews sind für mich eher interessante News. Kein Vergleich zu den fetten Molochs der einschlägigen Seiten.Dann liebe ich dich jez auch wieder :ulove:

[Tobalt]

Ist dein Punkt jetzt, dass Bildbearbeitung schlecht parallelisierbar wäre ?

Was da jetzt genau ? die meisten Operationen funktionieren doch entweder auf pixelbasis oder sind digitale filter. Beides eignet sich hervorragend für SIMD.

Dennoch stimme ich dir privat betrachtet zu.. Da ist ST mir wichtiger, da Spiele die einzige RT App sind. Ob andere Aufgaben 3 oder 4 Minuten dauern, ist mir da egal. Professionell hingegen ist MT power King. Ich nutze zwar eher nicht so die häufig getesteten Softwares aber es gibt etliche Tools die massig Threads können. Ich rede vom Bereiche Mathe, Physik, Ingenieurtechnik, ET, IT.

Da im Profibereich Zeit viel wichtiger ist, als im Hobbybereich, haben also "core-flood" CPUs mit relativ schwächerer ST Power auch abseits von Servern eine enorme Nutzerschaft.

PS: Obwohl ich in allen dieser Bereiche wenigstens ein bischen zu Hause bin, bin ich in Excel der totale Beginner ;-) Erst als ich mit Finanzberatern gearbeitet habe, fingen diese wie selbstverständlich an, Excel Tabellen als Dateiformat zu nutzen.. Es ist daher sich ein weit verbreitetes Tool

[Badesalz]

Gute Frage. Hat SIMD irgendeinen direkten Bezug zum Multithreading?

Ich programmiere das leider nicht. Ich schau mir das nur während der Benutzung an. "Was genau?"? Anscheinend das allermeiste.
Was wirklich anschiebt ist wenn sie es mal hinbekommen irgendeine Funktion nach OpenCL zu portieren. Das ist aber leider schon ziemlich ziemlich selten.

edit:
Ich erwarte ;) daß man die Texte bezogen auf Leute wie wir versteht
- minus irgendwelche Sonderlinge, die 100 Browsertabs auf haben, während sie 4 andere Aufgaben gleichzeitig erledigen, während der Recoder eine etliche GB Mediadatei umwandelt
- minus, wenn man mal Spiele ausklammert

Also eben so wie du das sagtest. "Privatbetrachtet".

@y33H@
Ein kleines Rosafaltchen bleibt trotzdem bis morgen... So zu tun als wenn es das beschriebene Prob nicht gäbe war keine gute Idee. Auch daß ich vom Mangel an guten Beispielen schreibe - und eben das, das Prob mit core-flood aufzeigt - und daraufhin verlangt wird bessere Beispiele zu nennen, war auch recht eigenartig ;)

[Tobalt]

Gute Frage. Hat SIMD irgendeinen direkten Bezug zum Multithreading?

Ich programmiere das leider nicht. Ich schau mir das nur an.

Habe oben nochmal editiert und weiter ausgeholt.

Zu deiner Frage. Prinzipiell sind SIMD Kalkulationen parallel. Die Frage ist, wie oft die Zwischenergebnisse zusammengeführt werden müssen. Das kann von Effekt zu Effekt verschieden sein. Wenn das oft genug der Fall ist, ist der Weg über den shared L3 zu weit und man ist schneller in einem Kern.

Kerninterne Vektorisierung sollte für diese Aufgaben definitiv sehr effektiv sein.

Wenn man weniger arithmetisch effiziente Algorithmen nutzt (auf ST also langsamer), brauchen die mitunter seltener oder nie Zwischenergebnisse aus anderen Threads. Dann erreicht man den gleichen Effekt zB mit der doppelten Anzahl an Rechnungen aber kann sehr gut auf MT gehen und wird damit insgesamt schneller

[Badesalz]

Anscheinend passiert nichts bis sehr wenig davon. SSE nutzen sie schon, aber Multithreading ist wohl sehr schwierig.

Mit 2 Threads wurde vieles feststellbar schneller. Mit 4 Threads kaum noch, aber dafür zuckte es wenn denn seltener. Dann hörten die Vorteile aber auch schon auf. Der Rest fällt wie gesagt auf DRAM und Latenzen/IPC.

Es gibt einige Filter die global drübergezogen, noch spürbar davon profitieren. Sonst merkt man nicht viel davon und das zu benchen ist sowieso extrem schwierig.
Erstmal lässt sich nicht alles per Scripting erreichen und dann muss man auch sinnvoll die benötigte Zeit erfassen.

Laden/Speichern, also das stumpfsinnigste, das kann man sehr einfach benchen, hier bringt core-flood auch ordentlich was (weil wird auch gemacht da viel einfacher zu nutzen) und das wird auch oft gebencht.
Hat leider nur meist die kleinste Gewichtung beim Benutzer. Ich schrieb ja warum.
Wobei man auch beim Laden/Speichern interessanterweise meist die besten Ergebnisse hinbekommt, wenn man da die meisten Defaults beibehält, die auf 2 Threads pro Bild stehen.

edit:
Hier kann man sich an einem echten PRO Test ergötzen. Und versuchen manches nachzuvollziehen ;) Ist aber eben Adobe. Das sind leider die Konservativen unter den Konservativen was SIMD, MT oder OpenCL angeht.
https://www.pugetsystems.com/labs/articles/Photoshop-CC-2019-CPU-Roundup-Intel-vs-AMD-vs-Mac-1295/

[Felixxz2]

Ich verstehe dich iwie nicht Badesalz. Jedes Argument das hier gebracht wird, wird von dir als Sonderfall oder nicht relevant abgestempelt. Worauf willst du hinaus?
Für normale Leute ist CPU Leistung egal und bei Pro Apps gibt es einen Haufen Software die sehr gut parallelisierbar ist und wo Leute sich lange nach mehr Kernen gesehnt haben.
Bei Servern ja sowieso. Also zu sagen die core flood wäre iwie am Markt oder der Software vorbei Ist einfach überhaupt nicht wahr.

[Th3o]

Imho sollte Badesalz einen eigenen Thread dafür aufmachen und nicht einen bestehenden Zen 3 Thread dafür missbrauchen.

[Badesalz]

@Felixxz2
Nicht wirklich. Es ist immer das gleiche Argument mit den zig Sachen die man alle gleichzeitig machen will. Es wird nur jeweils leicht anders ausgeschmückt. Wer soetwas auch wirklich dauernd tut, für den gilt das auch. Wie ich ja auch schrieb.

Man muss nur aufhören selektiv zu lesen dann versteht man das auch alles sogar richtig und braucht den Leuten nichts mehr unterjubeln zu wollen was sie so nie gemeint haben :uup:

@Th3o
Keine Panik schieben. Das Thema ist damit auch durch.

[basix]

Kobalt kann das Problem überhaupt nicht lösen, denn Kobalt-Verbindungen sind signaltechnisch schlechter(!) als Kupferverbindungen. Intel hat damit nur versucht, ein anderes Problem (als die Signalqualität in den Kupferleitungen) zu umgehen (Kobalt soll die Resistenz gegen Elektromigration in den feinsten Leitungen der "local interconnects" vermindern ["M0", und je nach Bedarf noch M1/M2*], wo bisher oft Wolfram benutzt wurde). Intel versucht also nicht das Kupfer (edit: für die "global interconnects", wo es auch jetzt bereits "liner" aus anderen Materialien um die Leitungen gibt, um das Elektromigrationsproblem [und Diffusion, seit der Einführung von Kupfer statt Alu Ende der 90er sind Liner obligatorisch] zu mindern) gegen Kobalt zu tauschen, sondern Wolfram gegen Kobalt. ;)


Danke für die Ausführungen ;) Das mit der Elektromigration wird über verringerte Isolationsschichten ebenfalls indirekt erwähnt. Das Kupfer prinzipiell der bessere Leiter ist, ist mir bewusst. Das gilt aber nicht bei sehr geringen Leiterquerschnitten. Der eine Abschnitt im verlinkten Artikel zeigt das über die Elektronenmobilität auf ("mean free path"). Die Elektronenmobilität ist dafür verantwortlich, dass bei Kaltleitern wie den meisten Metallen der Widerstand bei erhöhter Temperatur steigt (Elektronen können sich immer freier bewegen da sie mehr Energie tragen, diese Eigenbewegung der Elektronen behindert den Stromfluss und ergo steigt der beobachtete Leiterwiderstand). Cobalt hat zwar die schlechtere "Basis-Leitfähigkeit", aber auch die geringere Elektronenmobilität:
This isn’t the only issue affecting the wire scaling. The mean free path is the average distance the electron travels between collisions. Since the mean free path λ for copper is almost 40nm, then as the copper interconnect approach λ or 40nm, the copper electrons will begin to scatter far more often from the various surfaces and grain boundaries because they are so area-constrained. This excess scattering increases the resistivity of copper.
Cobalt on the other hand has higher resistivity, but its electron mean free path is considerably lower – in fact it’s 1/4 the average distance, down to single-digit nanometer.
Das führt dazu, das der Effekt der Elektronenmobilität reduziert wird. Bei den untersten Layern M1 und M2 könnte es also so sein, das Cobalt sogar den geringeren Widerstand als Kupfer hat. Neben Widerstand und Elektromigration soll auch das Density-Scaling mit Cobalt besser sein, was mit der Isolationsschicht zusammenhängt, welche du erwähnt hast:
Additionally, in contrast to copper, it has been demonstrated that a single film, as thin as 1 nm, is sufficient to serve as both the liner and barrier for cobalt. This creates a new scaling path forward for cobalt interconnect.

[Tobalt]

Die Beschleunigung von strikt unparallelisierbarem Code hat ja bereits im Ghz Race ihr Ende gefunden. Viel der IPC gewinne kommt ja durch Vektorops, also durch Parallelisierung.
Die Grenze zwischen ST und MT ist also nicht durch Parallelisierbarkeit gegeben, sondern eher durch die Chunk Size und die typische L3 Latenz.

Die Algorithmen versuchen, immer größere Chunks zu nutzen, allerdings stieg in den letzten Jahren die L3 Latenz auch an. Durch die Einführung von Meshs sollte die Shared Cache Latenz wohl aber nicht mehr so stark steigen. Deshalb erwarte ich dass die MT Adaption in den nächsten 10 Jahren rascher voranschreitet, als in den letzten 10 Jahren.

Die Kernverbreiterung wird in dem Zuge wohl auch stagnieren. Ich sehe bei Zen 3 irgendwie so ein bischen den Anfang vom Ende.

IPC kann man aber immernoch gewinnen, indem man noch mehr häufig verwendete logikverkettungen nicht ausrechnet, sondern als Lookup Table in den Cache legt. Ich weiß nicht inwiefern das aktuelle CPUs schon tun.

[basix]

IPC kann man aber immernoch gewinnen, indem man noch mehr häufig verwendete logikverkettungen nicht ausrechnet, sondern als Lookup Table in den Cache legt. Ich weiß nicht inwiefern das aktuelle CPUs schon tun.

Das machen CPUs in ähnlicher Form schon lange, z.B. für die Branch Prediction. Gibt einen sehr guten Talk mit Jim Keller zu diesem Thema: https://www.youtube.com/watch?v=Nb2tebYAaOA

Schlussendlich ist es die Frage, wie gross der Cache und somit das Execution Window ist, welches man abdecken kann. Laut Jim Keller ist das irgendwie exponentiell ("tens of MBytes of cache for 500 entries") und ausserdem hat man einen abnehmenden Grenzertrag.

Edit:
Es gibt ausserdem Programmiersprachen wie Python, welche z.B. das Resultat bei Bedarf cachen lassen. Du hast eine nicht dynamische Funktion f(x)=y. Sobald die Funktion mit dem gleichen Wert x ein zweites Mal aufgerufen wird, kann man einfach y aus dem Cache holen (im RAM). Das kann sich bei Funktionen mit geringer Variabilität von x und hoher Laufzeit der Funktion extrem lohnen.

[Badesalz]

Mesh zeigt langsam seine Vorteile so ab ~20 Threads. Mit 8c/16t und drunter rennt man jedenfalls mit Ringbus immernoch besser bisher. Wenn was mit Mesh doch schneller ist liegt das an sonsitgen Optimierungen und nicht an Mesh vs. Ring.

Sag ich ja schon länger ;) 4c/8t und 8c/16t und gut ist. Deckt 95% des Bedarfs des PRIVATEN Marktes ab. Ich mag die krummen Threadzahlen irgendwie sowieso nicht besonders.

@basix
Wie bereits gesagt: eDRAM beim 5775C brachte SEHR ordentlich was. L4 aus HBM(xy) wird also noch kommen. Für AVX2 und AVX-512 z.B. ist es dagegen quasi tödlich kurzzeitig aus dem L2data zu fliegen. Kann also auch sein, daß dies zukünftig auch größer wird (und ungleich zur Größe von L2instruction).
Es gibt ja keinen technischen Grund warum L2i und L2d immer gleichgroß sein müssen.

Denke das kommt mit oder nach DDR5.

@all
Cobalt. Wäre das eine Idee für big.LITTLE, die kleinen Cores mit Kupfer und die großen mit Cobalt zu basteln? :tongue:

Wobei, MT-Problematiken im Zen3-Thread sind OT, das Cobalt-Thema im Zen3-Thread ist es aber selbstverständlich nicht ;)

[basix]

Cobalt. Wäre das eine Idee für big.LITTLE, die kleinen Cores mit Kupfer und die großen mit Cobalt zu basteln? :tongue:

Was erhoffst du dir davon?

[Badesalz]

Hä? Wurde nicht grad erzählt bei Hochenergie fängt Cobalt seine Vorteile auszuspielen, bei Niedrigenergie kann es die Vorteile von Kupfer nicht aufwiegen?

Oder hab ich was falsch verstanden?

[Der_Korken]

Wie bereits gesagt: eDRAM beim 5775C brachte SEHR ordentlich was. L4 aus HBM(xy) wird also noch kommen. Für AVX2 und AVX-512 z.B. ist es dagegen quasi tödlich kurzzeitig aus dem L2data zu fliegen. Kann also auch sein, daß dies zukünftig auch größer wird (und ungleich zur Größe von L2instruction).
Es gibt ja keinen technischen Grund warum L2i und L2d immer gleichgroß sein müssen.


Es gibt keinen L2I und L2D. Der ist bei allen modernen Architekturen unified. Ich könnte mir eher vorstellen, dass man den L1D in einen L1SD (scalar data) und L1VD (vector data) aufsplittet, um die unterschiedlichen Anforderungen von AVX und skalaren Operationen unter einen Hut zu bekommen.

Und HBM als L4 ist immer noch extrem unwahrscheinlich. Um da überhaupt was an Latenzen rauszuholen, müsste das auf den Chip draufgestackt sein und bis zum Maximum getuned und ausgereizt. Skylake kommt mit komplett ausgefahrenem DDR4 schon an die Latenz des Broadwell eDRAMs heran.

[Badesalz]

Hmm. Was nochmal sollte sowas wie HBM3e verhindern? Ja natürlich meinte ich Stacking.

Architekturen werden nicht für 1.47V auf dem B-Die gemacht... Ob es bei DDR5 nochmals sowas geben wird wie B-Die und der Rest, steht noch nichtmal in den Sternen. Und das wird grad gegen das eDRAM des Broadwell gemessen. Das ist für mich bischen weit weg von einem fairen Direktvergleich des aktuell Möglichen.

Oh Gott :freak: Ja richtig mit dem L2. Das ist nur noch beim L1 so.
https://en.wikichip.org/wiki/amd/microarchitectures/zen_2

Die Idee mit L1d klingt erstmal gut. Könnte kommen. L1 ist aber eine bisschen andere Baustelle als L2 und L3. Was man da reinwirft wird imho knallhart durchgezogen. Ob man da einen groben Wechsel beim Zugriff zwischen L1sd und L1vd fahren müsste? Das würde Zeit kosten und im Gegensatz zu den restlichen Caches hat L1 eigentlich nie auch nur 1µs über ;)

[Der_Korken]

Natürlich ist ausoptimierter B-Die ein Extremfall, aber ich gehe davon aus, dass Intel den eDRAM auch ziemlich ausoptimiert hat. Der muss ja nicht modular oder austauschbar sein, sondern nur für diesen einen CPU-Die laufen. Was du bei HBM als Cache auch bedenken musst, sind a) die zusätzlichen Latenzen bei einem L4-miss und b) dass die Tags auch irgendwo gespeichert werden müssen. Zu a), wenn der L4 z.B. 30ns Latenz hinter dem L3 hat (also ca. 40ns insgesamt), dann steigen die RAM-Latenzen natürlich auch um saftige 30ns an, denn man wird aus Energiegründen sicherlich nicht parallel schon mal die Anfrage an dem RAM losschicken, wenn man noch gar nicht weiß ob die Daten nicht doch im L4 liegen. Zu b), wie findet man schnell heraus, ob die gesuchten im L4 liegen und wo? Intel hatte afaik einen Teil des L3 benutzt, um die Tags des L4 zu cachen. Bei 128MB war das noch überschaubar, denn es sind ca. 2 Mio. cache lines, die vielleicht so 5-6 Bytes als Tag brauchen, also 10-12MB. Wenn du jetzt einen 8GB großen HBM-Die als L4 haben willst, sind die Tags irgendwas um die 600-800MB groß. Wenn du jetzt noch Mehrfachzugriffe auf den L4 brauchst, um deine Daten überhaupt finden zu können, dann gute Nacht.

[Badesalz]

Ich will aber keinen 8GB L4-HBM. 3x bei der krummen Threadanzahl und 4x L3 bei ^2 wären mir genug.

Du hast imho (??) auch Mehrfachzugriffe auf den L3 und das ganze stirbt auch nicht bei 0.25 GB.

Epyc 7742 bei 3.4Ghz und mit 3200 DDR4 als Beispiel:
L1 Cache 32KB: 4 cycles 1.18ns

L2 Cache 512KB: 13 cycles 3.86ns

L3 Cache 16MB / CCX (4C) 256MB Total: ~34 cycles (avg) ~10.27 ns

DRAM 128MB Full Random: ~122ns (NPS1) ~113ns (NPS4)

Zwischen den beiden letztgenannten ist imho noch ordentlich Platz nach oben, oder eher nach unten, mit den Lateznen.
Ok. Wie schon immer:Wir reden sehen :smile: Direkt irre find ich es jedenfalls nicht.

Bis denne.

[Der_Korken]

Du kannst doch nicht 256MB für den L3 einrechnen. Ein Kern kann immer nur auf die 16MB seines CCX zugreifen, danach geht es in den RAM. Würde jeder Kern tatsächlich die gesamten 256MB L3 durchsuchen, würde das entweder deutlich länger dauern als der RAM-Zugriff (wenn man alles nacheinander absucht) oder der Stromverbrauch würde komplett durch die Decke gehen (wenn man bei jedem L2-miss ALLE L3-Caches auf ALLEN Dies durchsucht), weil ein CCX dann zu 94% der Zeit nur L3-Zugriffe von anderen CCXs abarbeitet statt seine eigenen.

Dass DRAM selbst bei 128MB Größe so viel langsamer ist, ist eben auch dem Umstand geschuldet, dass es DRAM und kein SRAM ist. Allerdings halte ich 128MB für 64 Kerne für viel zu wenig. Eine Cache-Stufe sollte schon größer sein als die vorige.

[davidzo]

Mega :rolleyes: findest du das ist ein gewohntes Szenario eines PC-Users daheim? Du bist wohl so ne Art Mediatechniker. Das ist ok. Wobei wenn man 8 Sachen gleichzeitig macht ist es manchmal schon schwer sich auf eine Sache vernünftig zu konzentrieren um sie auch vernpnftig zu erledigen ;) Solche kenne ich aber auch.

Ne, ich bin kein Mediatechniker und ich mache auch nicht 8 Sachen gleichzeitig. Aber wozu sollte ich nicht alle 8 Programme offen haben, verkürzt es den Kontextswitch doch drastisch? Es spart einfach CPUlast und Energie wenn man die Programme nicht ständig neu startet und alle Daten von der SSD fetchen muss. Das ist bei Mobilgeräten schon lange so, wieso nicht auch am Desktop? Ich boote den Rechner ja auch seit dem letzten OS update mit rebootzwang nun gut 3 Monaten nicht neu, wozu auch, das würde ja nur was bringen wenn die Programme/OS massive memory leaks hätten?


Davon sprach ich aber nicht. Trotzdem schön, daß du Lightroom bzw. EBV ansprichst:
Das erzeugt Wartezeiten? Das interessiert keinen DAHEIM der es nutzt.


Was willst du nur mit deinem "DAHEIM"? Lightroom kostet 90€ im Jahr und richtet sich explizit an Fotografen bzw. Semiprofis.

Ehrlich gesagt habe ich den Eindruck du hast LR oder vergleichbares noch überhaupt nicht benutzt. Da ist alles parallelisiert, die meisten Belichtungskorrekturen, meistbenutzten Filter wie Clarity etc. sind sogar GPU-Beschleunigt. Und LR war da noch der Nachzügler, richtige Studiosoftware wie Capture one ist da viel weiter und schneller als LR. Aber auch die Software die am ehesten den "unbedarften Privatnutzer" anspricht, Apple Fotos, war die erste die massiv GPU Beschleunigung benutzte. Ich weiß nicht welche uraltversion du da benutzt wo UI Elemente laggen weil die singlethreadeleistung hinkt.


Mich auch nicht. Ich nutze sowas. Wenn ich Daten lade oder schon mit gut gefühlten Cache starte: JA. Ok. Das läuft aber mit 8 Threads vergleichswiese gut ab. Ich lade jedenfalls keine 1000 Fotos am Stück frisch zu Bearbeitung.

Sorry wenn man ein Photoshoot macht, sei es ein Produktfoto vor Backdrop, ein Profilfoto oder eine Feier, dann sind das fast immer über 500 bis über 1000 RAW Fotos vor dem aussortieren. Was sind denn die Gelegenheiten wo man mal deutlich weniger als 1K Fotos überträgt?


Danach ist das egal -> Jedenfalls ist das egal, was die Reviewer in der Lage sind zu testen. Ob ich dann beim Speichern des Batzens 6m:38s warte oder 4m:24s ist absolut egal. Weil ich so lange so oder so nicht den Fortschrittsbalken anstarren werde.
Und was machst du wenn du ein einziges 40MP Foto exportierst und dann erstmal 20sek warten musst?


Ich hab an der Aufgabe eh und sowieso nichts mehr aktives zu tun. Überall da wo ich das aber habe, also während der Bearbeitung selbst, genau da ist das meiste davon sauschwer zu paralellisieren. Und genau da hätt ich das eher am nötigsten gebraucht.

Ich kann mir immer noch nicht vorstellen was du da meinst, kannst du dich da mal präziser ausdrücken? Btw, wenn es bei mir in LR laggt, dann wenn ich während eines imports oder exports oder beidem gleichzeitig auch belichtungsanpassungen am nächsten Foto mache - ein ganz üblicher usecase bei dem workflow, lightroom ist explizit dafür optimiert dass exporte/importe im Hintergrund laufen während man schon loslegen kann.


Die Bearbeitung lebt weiterhin von Latenzen/IPC/SSE und schnellem DRAM (und davon nicht zu knapp). Nicht aber von Threads. ALLE Coder von EBV-Programmen haben große Probleme damit.

SSE, lange nicht gehört ;D
Sag lieber einfach FP :wink:
Und du meinst wohl ILP, das ominöse IPC ist nämlich ein Marketingwort was verschiedene technische Merkmale die nichts miteinander zutun haben vermischt.

Und ja, eine starke FPU und schneller DRAM ist wichtig und clock speed Ramping auch.

Um jetzt den Bogen zu Zen3 kriegen: Matisse liegt in diesen Bereichen bereits deutlich vor Comet lake. DDR4 3200 hat mehr Bandbreite als 2933, vermutlich wird man das mit Vermeer nochmal steigern. Zu clock speed ramping auf dem Desktop weiß ich nicht viel, aber die Anandtech tests zu Renoir zeigen dass AMD da beachtlich aufgeholt bzw. überholt hat. Da kannst du davon ausgehen dass Vermeer nicht schlechter sein wird.

Was ILP angeht sind Sunny Cove und Zen2 vom Durchsatz zwar sehr ähnlich, aber auf komplett unterschiedliche weise.+:
AMD hat kann doppelt soviele instructions fetchen, aber der normale Decoder kann nur vier statt fünf Instruktionen verarbeiten. Dafür ist die Branch prediction und der Opcache bei Zen2 größer und moderner.
Bei allem was ab den Scheduler kommt ist Zen2 schon breiter aufgestellt. getrennte Scheduler für Integer und FP, mehr peak FP durchsatz (256bit) als selbst sunny cove.
Beim Backend ist Sunny Cove wiederrum viel breiter, ich kann mir vorstellen dass AMD hier etwas nachlegt.

Da bei Zen2 der branch predictor komplett neu war denke ich dass man da bis auf ein paar low hanging fruits nichts groß ändern wird. Eher wird man den decoder, die Registerfiles, das Backend und die FPU angehen (Stichwort 512bit AVX2).
Die größere Baustelle ist aber nicht im Core, sondern der CCX und Fabric bzw. Verbindung zum SI. Da sehen ja auch viele hier im Forum das offensichtliche Verbesserungspotential, würde mich wundern wenn Vermeer hier nicht das meiste an Benchmarkverbesserungen generiert.


gibt es eigentlich Seiten, die auch Revit testen? Nur mal so blöd gefragt.

Gute Frage, fände ich cool! Aber wie sähe sp ein test aus, was testet man, was ist da überhaupt so performanceintensiv das es von mehr speed profitiert?


Mit 2 Threads wurde vieles feststellbar schneller. Mit 4 Threads kaum noch, aber dafür zuckte es wenn denn seltener. Dann hörten die Vorteile aber auch schon auf. Der Rest fällt wie gesagt auf DRAM und Latenzen/IPC.


Eben, wenn wir mit 4 Threads schon alle "Zuckungen" weg haben, was bringt dich zu der Überzeugung man bräuchte für anspruchslose Tasks mehr Single threaded Leistung?


Laden/Speichern, also das stumpfsinnigste, das kann man sehr einfach benchen, hier bringt core-flood auch ordentlich was (weil wird auch gemacht da viel einfacher zu nutzen) und das wird auch oft gebencht.
Hat leider nur meist die kleinste Gewichtung beim Benutzer. Ich schrieb ja warum.
Ehrlich gesagt sorgt das bei mir für die längsten "Zuckungen". Rhinoceros Cad hat zum beispiel einen default Autosave in 10min Abstand. Wenn die Datei 1,2GB groß ist hängt bei mir die Maus mitten beim Modellieren alle 10min für 3-4Sekunden weil auf die SSD gespeicert wird und intern time machine eine Vergleichssumme zieht die nachher in das Backup kommt. Ist bei professioneller Fotobearbeitungssoftware nicht anders, nur sind die "Zuckungen" dabei so kurz dass ich sie nicht mehr merke.



edit:
Hier kann man sich an einem echten PRO Test ergötzen. Und versuchen manches nachzuvollziehen ;) Ist aber eben Adobe. Das sind leider die Konservativen unter den Konservativen was SIMD, MT oder OpenCL angeht.
https://www.pugetsystems.com/labs/articles/Photoshop-CC-2019-CPU-Roundup-Intel-vs-AMD-vs-Mac-1295/

;D;D;D - Da verlinkt er einen uralten Test in dem oben direkt der Fette disclaimer steht:
Always look at the date when you read a hardware article. Some of the content in this article is most likely out of date, as it was written on December 5, 2018. For newer information, see Photoshop CPU Roundup: AMD Ryzen 3rd Gen, AMD Threadripper 2, Intel 9th Gen, Intel X-series

Der Test wurde übrigens schon zweimal mit neuen benches aktualisiert, einmal zum erscheinen von 3rd gen Threadripper und einmal für CoreX-10th gen. Dreimal dürft ihr raten welche CPUs am Ende vorne liegen: https://www.pugetsystems.com/labs/articles/Photoshop-CPU-performance-Intel-Core-X-10000-vs-AMD-Threadripper-3rd-Gen-1595/

[basix]

Hä? Wurde nicht grad erzählt bei Hochenergie fängt Cobalt seine Vorteile auszuspielen, bei Niedrigenergie kann es die Vorteile von Kupfer nicht aufwiegen?

Oder hab ich was falsch verstanden?

Auch bei niedrigen Taktraten wird der effektive Widerstand von Kupfer ab irgendeinem Leiterbahnquerschnitt höher als der von Cobalt sein. Dort ist dann nicht die maximale Taktrate das Problem, sondern der erhöhte Energieverbrauch. Den will man bei Low-Power Cores ja auch nicht ;)

[Badesalz]

@andere
Deswegen steht da auch 256MB TOTAL, neben den 16MB. Einerseits. Andererseits bekomme ich hier einzelne "Fotos", mit de Auflösung vierstellig x vierstellig, und warte keine zig Sekunden. Mit einem 3770k 43x 104), NICHT. Vielleicht deswegen, weil ich nicht noch 8 andere Sachen gleichzeitig mache, während dessen das Schlangenöl auch noch jeden Byte im System 3x umdreht.
FP, FP hab ich schon seit Jahren nicht gelesen. Nicht SSE. Es gibt vielleicht aber noch Leute die heute noch von x87 sprechen. Keine Ahnung.

Das mit Puget: sorry. Hab nicht dran gedacht, daß ein Test mit dem Photoshop CC2019 uralt sein kann. Es gibt natürlich neuere Tests bei denen. Die sehen in den Verhältnissen nicht anders aus. Wohl weil es keinen technischen Grund dafür gibt warum sie das tun sollten.

Dann auch zugeben, wodurch sich die dicken MT-CPUs ihren Vorsprung erarbeitet haben. Kann man alles machen, wenn man denn mal nicht wieder nur rumkaspern will..

Von daher, wir sind durch Jungs. Danke für eure Zeit.

@basix
Auch bei niedrigen Taktraten wird der effektive Widerstand von Kupfer ab irgendeinem Leiterbahnquerschnitt […]Dann unterschreitet man ihn eben nicht? Es ist ja nur das LITTLE. Für die braucht man sich nicht aufs Äußerste verrenken und auch keine Spagate üben.

Es reicht ja immerhin bis zu dem was jetzt schon da ist. Das ist auch in 5 Jahren für das LITTLE viel zu viel zu groß ;)

[basix]

@basix
Dann unterschreitet man ihn eben nicht? Es ist ja nur das LITTEL. Für die braucht man sich ja nicht aufs Äußerste verrenken und auch keine Spagate üben.

Kann man machen wenn man will. Ob es mit den verfügbaren Prozessen geht? Keine Ahnung. Ich vermute aber, dass es zu tief im Prozessdesign verankert ist, als dass man auf M1/2 an einer Stelle Cobalt und an der anderen Stell Kupfer verwendet. Ausserdem wird wie gesagt auch die Transistordichte aufgrund Kupfer begrenzt.

Ich sehe ausserdem den Vorteil nicht, Cobalt nicht zu verwenden. Das würde nur Sinn machen, wenn man mit der Transistordichte nicht weiter runtergeht als irgendwas um 12nm rum.

[Badesalz]

Ohne das zu verneinen sah ich das erstmal nicht, daß Prozesse den Leiterbahnquerschnitt selbst nach oben hin so stark beschränken.

Ok. Auch dir vielen Dank. Bis denne.

[DozerDave]

Geht es hier noch um Zen 3?

[Naitsabes]

Kann man machen wenn man will. Ob es mit den verfügbaren Prozessen geht? Keine Ahnung. Ich vermute aber, dass es zu tief im Prozessdesign verankert ist, als dass man auf M1/2 an einer Stelle Cobalt und an der anderen Stell Kupfer verwendet. Ausserdem wird wie gesagt auch die Transistordichte aufgrund Kupfer begrenzt.


Man müsste quasi die teuersten (da feinste Auflösungen) Prozesse der Metallisierung zwei Mal durchführen mit unterschiedlichen Parametern, ohne dass das zuerst prozessierte M0/M1 zu sehr beschädigt wird. Erst, wenn die Metallayer in höheren Ebenen wieder miteinander verbunden sind, könnte man für den ganzen Die gleiche Prozesse fahren (mit den kombinierten Einschränkungen beider Verfahren).
Dürfte noch lustiger sein als "damals" Gate-First bei den ersten SOI HKMG-Prozessen von AMD/GlobalFoundry/IBM


Ob sich das alles lohnt bzw. ob es überhaupt möglich ist, ist dann sehr stark vom jeweiligen Prozess und vermutlich auch Design abhängig.
Also eigentlich würde ich das zu 99% ausschließen.



sorry 4 ot
keine sorge, habe bereits gefragt, ob die Posts verschoben werden können ;)

[Complicated]

Zen...es gibt doch einen Fertigungsthread.

[Mangel76]

Listung von Cezanne in SISoftware:

https://twitter.com/_rogame/status/1292844896374718470

bzw. direkt:
https://ranker.sisoftware.co.uk/show_system.php?q=cea598ab93aa92ab93b5d2efc9bb86a0c9f4d2ba87a1d9e4c2a7c2ffcfe99a a79f&l=en

[davidzo]

8CUs?


Noooooooooooo X-(



-> Sieht echt so aus als hätte man den IGPteil bei den Renoir Masken ausgeschnitten und mit Duct Tape an einen neuen Zen3 CPUpart drangetaped.


Das und AMDs eher verhaltenes auftreten zum launch von Renoir und den geringen geplanten Stückzahlen lässt mich glauben das Renoir einfach massiv verspätet war und man lieber gleich gerne Zen3 + RDNA gelauncht hätte aber eben noch ein Lückenfüller brauchte.



Da sind noch einige Auslesefehler

DDR3 :freak:

22gb/s bei 128bit (DC)? :frown:

[basix]

Ich frage mich immer noch, was Cezanne für einen Sinn macht. Wenn es wieder 8C und 8CU sind wäre für mich die einzig schlüssige Lösung: 5nm

[Piefkee]

Ich frage mich immer noch, was Cezanne für einen Sinn macht. Wenn es wieder 8C und 8CU sind wäre für mich die einzig schlüssige Lösung: 5nm

Ganz einfach, fokus liegt voll uns ganz auf CPU Perf.
iGPU ist halt mit DDR4 einfach bandbreitenlimitiert. Deshalb erwarte ich mir auch von RDNA2 im APU nur in zusammenhang mit DDR5 wirklich einen spürbaren benefit.

Ehrlich gesagt frage ich mich schon was eigentlich die erwartungshaltung an eine APU im Notebook Segment ist? Derjenige der am Laptop zockt will doch eh eine dGPU haben. Besonders in China

[stinki]

Ich frage mich immer noch, was Cezanne für einen Sinn macht. Wenn es wieder 8C und 8CU sind wäre für mich die einzig schlüssige Lösung: 5nm
Das Update von Zen2 auf Zen3 macht aus meiner Sicht schon Sinn. "Nur" 8CUs bei diesem 8-Core Chip reicht meiner Meinung nach völlig aus. Die Gaming-Laptops werden sowieso alle mit einer dedizierten GPU ausgeliefert. Die "gleichen" Vega 8CUs wie bei Renoir helfen halt bei Time-to-Market.

[Ravenhearth]

Ich hatte bei Cezanne ja auf 8 RDNA2-CUs gehofft, damit hätte man gegenüber Vega sicher mehr Performance aus der begrenzten Bandbreite quetschen können, da RDNA2 mehr und größere Caches hat und effizienter mit Bandbreite umgeht. Mal gucken, ob Cezanne mit Vega grafikseitig überhaupt Tiger Lake schlagen kann...

[HOT]

Das wird keinen großen Unterschied machen fürchte ich. AMD wird das grade wegen der Bandbreite so machen und natürlich aufgrund der Chipgröße. Erst bei DDR5 gibts RDNA2 - und natürlich bei van Gogh, welcher ja eh nur 2 oder 4 CUs beinhaltet.

[Piefkee]

Das wird keinen großen Unterschied machen fürchte ich. AMD wird das grade wegen der Bandbreite so machen und natürlich aufgrund der Chipgröße. Erst bei DDR5 gibts RDNA2 - und natürlich bei van Gogh, welcher ja eh nur 2 oder 4 CUs beinhaltet.


Richtig.
Ich denke wenn man sich den kompletten Notebook Markt ohne dGPU anschaut, also U-Varianten. Denke ich rein Marketing mäßig ist eine iGPU zu vermarkten schwierig. Viel einfacher ist es da die CPU mit 8-Coren zu vermarkten. Denke deshalb ist AMD den weg gegangen. Warum aber Van Gogh mit RDNA2 und Zen2 kommt, keine Ahnung....

[Leonidas]

Mal gucken, ob Cezanne mit Vega grafikseitig überhaupt Tiger Lake schlagen kann...


Gut, vielleicht gewinnt TGL. Aber in der Praxis würde ich wegen der Treiber immer die AMD-iGPU bevorzugen. Die haben dort die Entwicklung aus der Desktop-Sparte drin, während Intels iGPU-Treiber bisher niemand ernsthaft auf Spiele-Kompatibilität untersucht hat.

[Der_Korken]

Es würde sicherlich schon viel bringen, wenn die iGPU auf den L3-Cache der CPU zugreifen könnte. Da würden 32MB (sofern AMD hier in die vollen geht) den Bandbreitenmangel schon ganz gut abmildern. Aber ja, ein Sprung von Vega auf RDNA2 wäre natürlich noch besser gewesen.

[HOT]

Richtig.
Ich denke wenn man sich den kompletten Notebook Markt ohne dGPU anschaut, also U-Varianten. Denke ich rein Marketing mäßig ist eine iGPU zu vermarkten schwierig. Viel einfacher ist es da die CPU mit 8-Coren zu vermarkten. Denke deshalb ist AMD den weg gegangen. Warum aber Van Gogh mit RDNA2 und Zen2 kommt, keine Ahnung....

van Gogh wird nur 4 Kerne haben, da ist Zen2 kleiner und ausreichend effizient. Außerdem tippe ich auf 2 RDNA2 CUs, das wird einfach flächen/Leistungsmäßig der beste Kompromiss sein und der Chip kann sehr lange supportet werden, da er ja auch sehr lange halten wird.

[stinki]

Tiger-Lake U mit nur 4 Cores ist ja gar nicht der Gegner für Cezanne mit 8 Cores.
Das wäre Tiger-Lake H und der kommt (wenn er kommt) auch nur mit GT1. Und dafür werden 8 Vega CUs reichen, denke ich.

[HOT]

AMD hat aber offenbar eine CU sogar eingespart, weil ja die Bandbreite nicht steigt, wohl aber der Takt. Cezanne soll nur 7 CUs haben. Es ist einfach erstaunlich, was mit Vega möglich gewesen wäre, hätte man von Anfang an die Chips richtig entwickelt.

[stinki]

van Gogh mit 4 Core Zen2 & RDNA2 finde ich persönlich auch etwas komisch. Für Tiger-Lake U wahrscheinlich zu langsam. Aber als Test für RDNA2 APU und kleiner, langlebiger, stromsparender und günstiger 4 Core APU unterhalb von Tiger-Lake U bestimmt nicht schlecht.

[basix]

@piefkee und stinki:
Ich habe nichts gegen 8CU (wie ihr richtig sagt zu wenig Bandbreite für mehr). Ich frage mich eher, ob das bisschen Mehrperformance von Zen 3 etwas ausmacht. AMD hat mit Renoir schon den Performance-Lead und nimmt gerade jetzt erst so richtig Fahrt auf. Es hat lange gedauert, bis Renoir breit verfügbar war. Also käme Cezanne mit nur wenig Abstand auf Renoir in die Regale. Aber ja, evtl. ein sehr günstiges Update da sozusagen nur die CCX ausgetauscht werden und den Rest der IP und des Designs übernimmt man von Renoir. Wenig Designaufwand für 20% Performancegewinn und etwas Gegensteuer für Tigerlake-H im High-End Segment. Tigerlake-U ist ja nicht wirklich ein vollumfänglich kompetitiver Gegner. Ausserdem frisches Futter für die OEMs und Notebook-Hersteller für den 2021 Produktcycle.

Was allenfalls noch geil wäre: USB 4.0

[Ravenhearth]

Tiger-Lake U mit nur 4 Cores ist ja gar nicht der Gegner für Cezanne mit 8 Cores.
Das wäre Tiger-Lake H und der kommt (wenn er kommt) auch nur mit GT1. Und dafür werden 8 Vega CUs reichen, denke ich.
Doch, schon? Genauso wie Renoir dürfte Cezanne mit 8 Kernen sowohl in den 15W-Bereich als auch in den 35/45W-Bereich gehen. Damit ist er ebenfalls die Konkurrenz für Tiger Lake-U.

[stinki]

@basix:
Ja, genau so sehe ich das auch, ca. 20% CPU Peformance Update, wahrscheinlich gleiches Package (drop-in Replacement), schnelle Time-to-Market Entwicklung, Tiger-Lake H Konter, einfacher Refresh für die OEMs, was will man mehr, genau das richtige Produkt um den Renoir Drive den man hat mitzunehmen. Wenn AMD jetzt noch vernünftige mobile GPUs hätte die sie damit bundeln könnten, wäre das perfekt. Ich hoffe immer noch dass da etwas mit Navi2x zusammen kommt.

[HOT]

basix
USB4 wird mMn erst mit Warhol+Rembrandt geben.

[stinki]

Doch, schon? Genauso wie Renoir dürfte Cezanne mit 8 Kernen sowohl in den 15W-Bereich als auch in den 35/45W-Bereich gehen. Damit ist er ebenfalls die Konkurrenz für Tiger Lake-U.
Vom 15-Watt Bereich her schon aber du glaubst doch nicht, dass ein 4-Core Tiger-Lake U einen 8-Core Cezanne schlägt, oder?
Also in der CPU Performance. Lass ihn doch gerne die schnellere iGPU haben, wen (welchen Käufer) interessiert das?

Edit:
Also wenn ich die Wahl habe zwischen einem 4-Core und einem 8-Core Laptop zum gleichen Preis und sonst vergleichbarer Konfiguration, dann nehme ich immer das 8-Core Gerät.
Aber es mag natürlich auch andere Käufer und Meinungen geben.
Und wenn ich Grafik-Power haben will dann kaufe ich ein Gerät mit dGPU.

[Ravenhearth]

Vom 15-Watt Bereich her schon aber du glaubst doch nicht, dass ein 4-Core Tiger-Lake U einen 8-Core Cezanne schlägt, oder?
Also in der CPU Performance. Lass ihn doch gerne die schnellere iGPU haben, wen (welchen Käufer) interessiert das?
Mich :freak:

[Complicated]

Das ist doch gar nicht gesagt. Intel hängt ebenfalls in der Bandbreite wie AMD.

[stinki]

Mich :freak:
Das glaube ich erst wenn ich es über den Kaufvertrag sehe :wink:

[davidzo]

Ich hatte bei Cezanne ja auf 8 RDNA2-CUs gehofft, damit hätte man gegenüber Vega sicher mehr Performance aus der begrenzten Bandbreite quetschen können, da RDNA2 mehr und größere Caches hat und effizienter mit Bandbreite umgeht. Mal gucken, ob Cezanne mit Vega grafikseitig überhaupt Tiger Lake schlagen kann...

Ja, hatte ich irgendwie auch gehofft, aber für AMD macht das anscheinend Sinn. So führt man Intels Investments ad absurdum.

Intel reagiert mit TGL auf die 5-8 Jahre alte AMD APU Strategie mit "fetter" IGP und läuft dabei komplett in die Falle. Das ist eine Finte, die "fette" IGP Strategie längst Geschichte. Die breite Gen 11 IGP frisst die TDP die man für überlegene Taktraten im CPUteil bräuchte und verhindert einen konkurenzfähigen Corecount bei Tigerlake.
Die GPUleistung ist dagegen primär bandbreitenlimitiert und sekundär von der TDP und Energieefizienz des GPUteils. Wir werden ja sehen ob Gen11 seine Rohleistung überhaupt ausfahren kann oder ob da nicht auch die seit Jahren zurückhängende Anwendungsoptimierung schon einen Strich durch die Rechung macht.


AMD hat aber offenbar eine CU sogar eingespart, weil ja die Bandbreite nicht steigt, wohl aber der Takt. Cezanne soll nur 7 CUs haben. Es ist einfach erstaunlich, was mit Vega möglich gewesen wäre, hätte man von Anfang an die Chips richtig entwickelt.

Dann guck mal in den Sandra Leak. Es sind 8 CUs.
Was natürlich nicht heißt dass es nicht auch 7CU SKUs geben kann wie bei Renoir...

[stinki]

Ja, ich denke auch, dass Intel da total auf das falsche Pferd gesetzt hat, aber wir wissen natürlich auch nicht, was mit einem "guten" schnellen 10nm Prozess bei Intel eigentlich mal zu welchem Zeitpunkt in der Planung war. Intel wurde an mehreren Stellen auf dem falschen Fuss erwischt...

[amdfanuwe]

Ich frage mich immer noch, was Cezanne für einen Sinn macht. Wenn es wieder 8C und 8CU sind wäre für mich die einzig schlüssige Lösung: 5nm
Ich denke eher 6nm, zumindest für den CPU Teil.
Ist günstiger, I/O und GPU kann man ohne shrink von Renoir übernehmen.
I/O etwas überarbeitet z.B. 24 PCIe 4.0.

Ist günstiger als Renoir, schneller, von 15W Mobile bis 65W Desktop einsetzbar.
Fehlt noch eine 4 Kern APU und Vermeer und das Portfolio für Mobile und Desktop ist komplett.

Damit wird AMD eine Menge Geld verdienen.

[HOT]

[...]



Dann guck mal in den Sandra Leak. Es sind 8 CUs.
Was natürlich nicht heißt dass es nicht auch 7CU SKUs geben kann wie bei Renoir...
Ah thx, hab ich grad erst auf heise gelesen.

[basix]

Ich denke eher 6nm, zumindest für den CPU Teil.
Ist günstiger, I/O und GPU kann man ohne shrink von Renoir übernehmen.
I/O etwas überarbeitet z.B. 24 PCIe 4.0.

Ist günstiger als Renoir, schneller, von 15W Mobile bis 65W Desktop einsetzbar.
Fehlt noch eine 4 Kern APU und Vermeer und das Portfolio für Mobile und Desktop ist komplett.

Wäre auch eine sinnvolle Variante. 6nm ist aber vermutlich zu spät dran.

[HOT]

AMD wird das nach zeitlicher Verfügbarkeit gestaffelt haben:

V20 -> N7
Matisse -> N7
N10 -> N7P
N14 -> N7P
Renoir -> N7P
Vermeer -> N7P
N21 + N22 -> N7P
Cezanne -> N7P
N23 -> N6
van Gogh -> N6
N24 -> N6
Rembrandt -> N6
N31 -> N5+
Raphael -> N5+

[Berniyh]

Der letzte Leak meinte, dass Navi21 und Navi22 auf N7+ vom Band laufen und Navi23 dann auf N7P.
Ob das so stimmt weiß man aber natürlich nicht.

[mboeller]

was für einen Sinn macht N6 in der Aufstellung? Kommt min. 1/2 Jahr später als N5 und ist dazu auch noch geringfügig schlechter. Und N5P soll nur 1/2 Jahr nach N6 kommen und ist dazu auch noch um einiges schneller od. sparsamer.

[basix]

was für einen Sinn macht N6 in der Aufstellung

Kosten und Wafer-Kapazität bei TSMC.

[amdfanuwe]

N6 ist billiger. N7(P) Designs sind einfach und schnell auf N6 zu übertragen. Im Prinzip nur die ersten paar Masken durch EUV Masken ersetzen. Ist dann ein N7P mit EUV.
Wie damals von 14 auf 12nm.

Ob Chips mit 6nm Transistoren kommen??
Nur wenn ZEN3 direkt auf 6nm designed ist. Also eher nicht.

[mboeller]

wie hoch sind die N6 Kapazitäten bei TSMC? Ich habe leider nichts dazu gefunden.

Der N6 Prozess basiert ja auf dem N7+ Prozess und da scheinen die Kapazitäten auch nicht so hoch zu sein oder der Prozess wird (noch) nicht wirklich benutzt.

Die N5 Kapazitäten liegen angeblich bei über 100000 Wafern pro Monat (Angabe vom Mai). Der N7 Prozess liegt "nur" bei 110000 Wafern pro Monat (Angabe vom Juni) und da der N5 Prozess wesentlich mehr Transistoren pro Fläche erlaubt sollte die N5 Kapazität locker reichen.

https://fuse.wikichip.org/news/3504/tsmc-to-build-a-5-nanometer-fab-in-arizona-invest-12b-over-the-next-8-years/

https://www.techpowerup.com/268093/chinas-smic-looking-for-usd-2-8-billion-funding-round-via-shanghai

[HOT]

Der letzte Leak meinte, dass Navi21 und Navi22 auf N7+ vom Band laufen und Navi23 dann auf N7P.
Ob das so stimmt weiß man aber natürlich nicht.
Den "Leak" konnte man nicht für voll nehmen, da stimmte mMn gar nichts.

was für einen Sinn macht N6 in der Aufstellung? Kommt min. 1/2 Jahr später als N5 und ist dazu auch noch geringfügig schlechter. Und N5P soll nur 1/2 Jahr nach N6 kommen und ist dazu auch noch um einiges schneller od. sparsamer.
N5 -> N6 -> N5+

Die Kapazitäten sind im Fluss. TSMC wird nach und nach EUV-Maschinen in die Fertigungsstrassen implementieren, so wird man von N7P über N6 auf N5+/P ausrüsten, bis man den Löwenanteil dann in 22/23 auf N5-Derivaten am Laufen hat, deswegen sag ich ja, AMD wird sich da primär an TSMCs Kapazitätsplanungen (nicht Prozessramp!) orientieren, also N7 -> N7P -> N6 -> N5+ -> N5P -> N3 usw. N7+ würd ich da komplett außen vor lassen, der wird sich kaum lohnen, genau wie N5.

[Piefkee]

Den "Leak" konnte man nicht für voll nehmen, da stimmte mMn gar nichts.


N5 -> N6 -> N5+

Die Kapazitäten sind im Fluss. TSMC wird nach und nach EUV-Maschinen in die Fertigungsstrassen implementieren, so wird man von N7P über N6 auf N5+/P ausrüsten, bis man den Löwenanteil dann in 22/23 auf N5-Derivaten am Laufen hat, deswegen sag ich ja, AMD wird sich da primär an TSMCs Kapazitätsplanungen (nicht Prozessramp!) orientieren, also N7 -> N7P -> N6 -> N5+ -> N5P -> N3 usw. N7+ würd ich da komplett außen vor lassen, der wird sich kaum lohnen, genau wie N5.


Ihr mit euren N6...
AMD hat mehrfach gesagt das N7+ genutzt wird. Übrigens ist N7+ dem N6 überlegen...
Jede offizielle AMD Roadmap hat entweder einen N7(+) oder N5 Prozess gelistet. Solange hier nicht mal das Wort N6 auftaucht wird das AMD nicht nutzen.

[Piefkee]

N6 ist billiger. N7(P) Designs sind einfach und schnell auf N6 zu übertragen. Im Prinzip nur die ersten paar Masken durch EUV Masken ersetzen. Ist dann ein N7P mit EUV.
Wie damals von 14 auf 12nm.

Ob Chips mit 6nm Transistoren kommen??
Nur wenn ZEN3 direkt auf 6nm designed ist. Also eher nicht.

Für welchen Produkt im aktuellen Portfolio macht das Sinn? Alles was jetzt auf N7(P) ist, ist ab Ende 2020 ein alter Hut. Alles was AMD jetzt bringt Ende 2020 bzw. Anfang 2021 ist auf einen N7 Prozess basierend (Enhanced). Wo willst du jetzt einen N6 Prozess einbringen mit einen alten Design?? Verstehe ich nicht

[Piefkee]

was für einen Sinn macht N6 in der Aufstellung? Kommt min. 1/2 Jahr später als N5 und ist dazu auch noch geringfügig schlechter. Und N5P soll nur 1/2 Jahr nach N6 kommen und ist dazu auch noch um einiges schneller od. sparsamer.

Der N6 Prozess ist schlechter als bereits der N7+ Prozess...

[Berniyh]

Ihr mit euren N6...
AMD hat mehrfach gesagt das N7+ genutzt wird. Übrigens ist N7+ dem N6 überlegen...
Jede offizielle AMD Roadmap hat entweder einen N7(+) oder N5 Prozess gelistet. Solange hier nicht mal das Wort N6 auftaucht wird das AMD nicht nutzen.
Ich halte es ehrlich gesagt nicht für wahrscheinlich, dass AMD N7+ komplett auslässt, aber wir werden sehen.

Aber in Bezug auf den zweiten Teil von deinem Beitrag: AMD hat nie N7 oder N7+ in den Folien genannt, sondern immer "7nm" oder "7nm+".
Das war wohl früher äquivalent gemeint, aber dieses Frühjahr hat man das geändert (was auch auf Nachfrage bestätigt wurde).
Seitdem bedeutet "7nm" auf AMDs Folien schlicht irgendwas was TSMCs 7nm Linie entspringt. Dazu zählt neben N7 und N7+ auch N6, da es sich um einen abgeleiteten Prozess handelt.

[Piefkee]

Ich halte es ehrlich gesagt nicht für wahrscheinlich, dass AMD N7+ komplett auslässt, aber wir werden sehen.

Aber in Bezug auf den zweiten Teil von deinem Beitrag: AMD hat nie N7 oder N7+ in den Folien genannt, sondern immer "7nm" oder "7nm+".
Das war wohl früher äquivalent gemeint, aber dieses Frühjahr hat man das geändert (was auch auf Nachfrage bestätigt wurde).
Seitdem bedeutet "7nm" auf AMDs Folien schlicht irgendwas was TSMCs 7nm Linie entspringt. Dazu zählt neben N7 und N7+ auch N6, da es sich um einen abgeleiteten Prozess handelt.

Richtig AMD hat die Nomenklatur geändert. Aber da es „damals“ nur einen N7 Prozess und einen N7+ Prozess von TSMC im Portfolio gab kann man also schon ableiten das AMD diesen 7nm+ EUV Prozess nutzt. So easy wechselt man mal einen Prozess nicht.
Was ich mit meinen Beitrag sagen möchte ist das ein N6 Prozess für AMD nur begrenzt Sinn ergibt. Zen3 Core ist mit 95% ein EUV (N7+) Prozess der nicht Design kompatibel mit N7 oder N6 ist. Einige hier meinen das eventuell eine APU in N6 kommen soll. Was ich mich aber frage warum soll man das machen ? Das komplette Design neu auf N6 machen und das ganze später als N5. Macht einfach keinen Sinn.
N7 hat einige erhebliche Design Rules eingeführt die das ganze Layout extrem kompliziert machen. Der Grund den N6 einzuführen für TSMC war einfach einen einfachen Upgrade Pfad für Kunden vorzubereiten die bereits ein N7 Design haben. AMD hat ein N7 Design Zen2, das jetzt durch Zen3 abgelöst wird.

[HOT]

Ihr mit euren N6...
AMD hat mehrfach gesagt das N7+ genutzt wird. Übrigens ist N7+ dem N6 überlegen...
Jede offizielle AMD Roadmap hat entweder einen N7(+) oder N5 Prozess gelistet. Solange hier nicht mal das Wort N6 auftaucht wird das AMD nicht nutzen.
Nope, AMD hat mit 7nm+ ein verbesserter 7nm-Node gemeint, und als das zu Verwechslung führte tilgte AMD das +. Das ist ein starkes Zeichen, dass man diesen Prozess eben nicht nutzen wird. Bei Vermeer definitiv nicht, da die Samples N7P sind und für Grafikchips ist die Chance sehr sehr klein. AMD wird nur Prozesse nutzen, bei denen man entsprechende Mengen für die Produktion aquirieren kann und das produktübergreifend, deshalb N6. Zusätzlich eröffnet N6 die Option für Refreshes i.Ü.

[Piefkee]

Nope, AMD hat mit 7nm+ ein verbesserter 7nm-Node gemeint, und als das zu Verwechslung führte tilgte AMD das +. Das ist ein starkes Zeichen, dass man diesen Prozess eben nicht nutzen wird. Bei Vermeer definitiv nicht, da die Samples N7P sind und für Grafikchips ist die Chance sehr sehr klein.

Quelle das Vermeer Samples N7P sind ? xD gibts nämlich keine

[Linmoum]

7nm heißt 7nm und nicht 6nm. Das ist eine offizielle Roadmap auch für Investoren. Wenn da 7nm steht, dann ist auch 7nm gemeint und nicht 6nm. Völlig latte, ob das Nach- oder Vorteile hat.

[Piefkee]

7nm heißt 7nm und nicht 6nm. Das ist eine offizielle Roadmap auch für Investoren. Wenn da 7nm steht, dann ist auch 7nm gemeint und nicht 6nm. Völlig latte, ob das Nach- oder Vorteile hat.

Genauso ist es...

[HOT]

N6 für N23/24 oder van Gogh steht auf keiner Roadmap ;). N6 für Rembrand ist geleakt und glaubhaft, van Goch ist somit sehr wahrscheinlich ebenfalls N6. Und die Quellen für N7P sind AFAIK die Quellen, die auch die Sample-Daten geleakt haben, beispielsweise, dass das aktuelle Sample B0 ist und das auch die Produktionsversion sein soll. Natürlich bleibt das Speku, aber eben ne gute, weil die Hintergründe dazu passen. N7+ hingegen ist pures Wunschdenken und passt eigentlich gar nicht.

[Piefkee]

N6 für N23 oder van Gogh steht auf keiner Roadmap ;).

Navi2x 7nm
Klar AMD Design eine neue Architektur und dann verteilt man sie auf unterschiedliche Prozesse...
Van Gogh ist Zen2 ergo entweder der normale N7 oder sogar ein N6. Aber für N6 ist ist Van Gogh viel zu früh dran.

Aber jetzt zurück zu deiner Quelle das Vermeer in N7P ist. Würde mich interessieren wie man aus einem eng sample den Prozess herauslesen kann

[HOT]

Alter ich schrieb das bleibt speku, bleib mal auf dem Teppich und entkräfte lieber meine Argumente.

[Piefkee]

Alter ich schrieb das bleibt speku, bleib mal auf dem Teppich und entkräfte lieber meine Argumente.


Du darfst gerne soviel spekulieren wie du magst. Ist ja auch richtig hier. Trotzdem darf ich ja wohl nach deiner quelle fragen.

Bzgl. Rembrandt
https://twitter.com/zimogorets/status/1291982462818619392
00A40F00h \ Zen3 \ Rembrandt \ RMB-A0 \ 7nm+
00A00F00h \ Zen3 \ Genesis \ GN-A0 \ 7nm+
00A50F00h \ Zen3 \ Cezanne \ CZN-A0 \ 7nm+ \ K19.5 \ APU

Bzgl. Van Gogh
00890F00h \ Zen2 \ VanGogh \ VN-A0 \ 7nm

@Igor zu Zen3 B0 Samples News. Hier steht zumindest nichts über den Prozess. Daher die Frage woher du die Info von N7P für Zen3 (Vermeer/Milan) hast.

[reaperrr]

Renoir -> N7P
Laut Ian Cutress von Anandtech sowie golem.de ist Renoir wohl nur N7, was ein Grund sein könnte, warum Cezanne (vmtl. N7P oder N7+) jetzt schon höhere GPU-Taktraten bei gleicher TDP erreicht.

[Berniyh]

7nm heißt 7nm und nicht 6nm. Das ist eine offizielle Roadmap auch für Investoren. Wenn da 7nm steht, dann ist auch 7nm gemeint und nicht 6nm. Völlig latte, ob das Nach- oder Vorteile hat.
N6 ist ein abgeleiteter Prozess von N7(P) und dürfte aus Sicht von AMD ziemlich sicher als 7nm laufen.

In jedem Fall wäre es falsch zu erwarten, dass AMD 6nm in die Roadmaps schreibt wenn man N6 meint. Insbesondere nachdem man im März ja deutlich gemacht hat, dass man nur noch vage Angaben auf den Roadmaps machen will.

[Piefkee]

N6 ist ein abgeleiteter Prozess von N7(P) und dürfte aus Sicht von AMD ziemlich sicher als 7nm laufen.

In jedem Fall wäre es falsch zu erwarten, dass AMD 6nm in die Roadmaps schreibt wenn man N6 meint. Insbesondere nachdem man im März ja deutlich gemacht hat, dass man nur noch vage Angaben auf den Roadmaps machen will.

https://cdn.segmentnext.com/wp-content/uploads/2018/05/AMD-CPU-architecture-roadmap.png

Naja 12nm ist auch ein abgeleiteter 14nm Prozess. Hier hat man es aber auch klar in der Roadmap hinterlegt. z.B. in dieser etwas älteren steht auch noch 7nm+


N6 könnte in Form einer APU dennoch kommen, jedoch nicht die Zen3/Zen4 Chiplets für Server, Desktop.
Zum Beispiel gibt es einen Renoir (Refresh/Respin) Codename Lucienne. Was da genau drin ist keine Ahnung. Laut Komachi ist es ein Renoir Refresh?
Erste Gerüchte? Sagen jedoch N7 Basis Prozess.
https://twitter.com/zimogorets/status/1270093432195895298
00860F80h \ Zen2 \ Lucienne \ LN-A0 \ 7nm

[HOT]

7nm+ kann einfach alles heißen, das muss nicht mal ein anderer Prozess sein. AMD macht hier keine eigenen Angaben mehr, das ist nur durch Leaks der Foundries oder durch Nachfrage für das konkrete Produkt nach Release erfahrbar. Bisher kam nichts überzeugendes, dass AMD N7+ verwendet und ich halte es nach wie vor für nicht zutreffend.

Erschwerend hinzu kommt, dass N6 die selben Leistungsdaten wie N7P zu haben scheint. Damit ist das nur noch ne Kostenfrage. MMn setzt AMD voll auf N7P, da man hier auch die angepeilten Kapazitäten bekommt und wird sobald als möglich für neue Produkte N6 einsetzen, weil das der nächste große Wurf ist in Sachen Kapazität ist und billiger und flächenssrender als N7P. AMD würde alles davon als 7nm+ bezeichnen.

[Piefkee]

7nm+ kann einfach alles heißen, das muss nicht mal ein anderer Prozess sein. AMD macht hier keine eigenen Angaben mehr, das ist nur durch Leaks der Foundries oder durch Nachfrage für das konkrete Produkt nach Release erfahrbar. Bisher kam nichts überzeugendes, dass AMD N7+ verwendet und ich halte es nach wie vor für nicht zutreffend.

Erschwerend hinzu kommt, dass N6 die selben Leistungsdaten wie N7P zu haben scheint. Damit ist das nur noch ne Kostenfrage. MMn setzt AMD voll auf N7P, da man hier auch die angepeilten Kapazitäten bekommt und wird sobald als möglich für neue Produkte N6 einsetzen, weil das der nächste große Wurf ist in Sachen Kapazität ist und billiger und flächenssrender als N7P. AMD würde alles davon als 7nm+ bezeichnen.

Warum AMD jetzt nicht mehr konkret von 7nm+ für Zen3 in den neueren Roadmaps spricht, ist für mich auch nicht ersichtlich. Jedoch kann man schon eine zeitliches Verknüpfung darstellen.
Roadmaps von 2018-2019 sprechen für Zen3 von einen 7nm+ Prozess. In der selben Zeit gab es von TSMC nur einen N7 und einen N7+ Prozess. Trotzdem ist Navi in N7P erschienen, zeitgleich mit Zen2 der auf N7 basiert.

Was heißt das jetzt für Zen3?
- AMD hat lange mit 7nm+ geplant (2017-2019) und Zen3 erscheint auch in 7nm+ (EUV)
- oder AMD bringt ihn als N7P

Warum wird es kein N6 wird mM.
https://fuse.wikichip.org/news/3320/7nm-boosted-zen-2-capabilities-but-doubled-the-challenges/

N7 Prozess Familie (nicht N7+) hat erheblich Design Einschränkung ggü. 14nm
- Same Layer Jogs sind verboten (mann muss das Stack rauf und wieder runter)
- etc etc (siehe Artikel)

->Jetzt gibt es zwei Möglichkeiten einen neuen Node von TSMC zu wählen (N5 mal ausgeschlossen)
Entweder man macht ein neues Design (Zen3) auf dem N7+ Prozess. Vorteil ist man hat diese N7 Einschränkungen über Bidirektionalität auf den untersten layern nicht. Zusammengefasst Design mäßig ist es einfacher als der Basis N7
Oder man bleibt auf einen N7 Familien Prozess (N7, N7P oder N6). Alle diese Prozesse haben die selben Einschränkungen wie der N7 (siehe Artikel), auch der N6 (EUV) Prozess.

Sollte AMD Zen3 mit EUV bringen, wird es rein aus Design Sicht der N7+ Prozess (7nm+ wie auf der Roadmap). Weil man einfach EUV aussnutzen kann um keine Sonderlösungen auf den untersten Ebenen zu verwenden muss. Darüber hinaus ist Risk-Produktion von N6 Q1-2020. Wann Mass-Production ist keine ahnung, aber denke ich zu spät.
Some of the challenges from N7 are actually a bit more relaxed with 7+. One such restriction is the bidirectionality constraint

[Complicated]

7nm+ kann einfach alles heißen, das muss nicht mal ein anderer Prozess sein. AMD macht hier keine eigenen Angaben mehr, das ist nur durch Leaks der Foundries oder durch Nachfrage für das konkrete Produkt nach Release erfahrbar. Bisher kam nichts überzeugendes, dass AMD N7+ verwendet und ich halte es nach wie vor für nicht zutreffend.Für N6 gibt es noch weniger - daher auch die Frage ständig worauf deine Spekulation basiert, ausser dass es den Prozess gibt.
Warum AMD jetzt nicht mehr konkret von 7nm+ für Zen3 in den neueren Roadmaps spricht, ist für mich auch nicht ersichtlich.
AMD hatte das "+" verwendet als es noch keinen Namen für den 7nm EUV Prozess gab. Als TSMC seinen EUV-Prozess mit 7nm+ ankündigte, hat AMD fortführend das "+" raus genommen um nicht auf diesen Prozess konkret zu verweisen. Das "+" stand für ->Nach 7nm DUV

[HOT]

Alter ich schreib doch die ganze Zeit worauf meine Speku basiert, lies das doch mal :freak:.
Das + stand für alles, was verbesserte Fertigung auf 7nm-Basis sein sollte. Das kann auch N7 selbst sein, wenn man selbst Fortschritte mit dem Prozess macht. Das hat einfach überhaupt keine Aussagekraft. Intern wird man das + immer noch benutzen.

Piefkee
Und AMD hat gar nichts mit N7+ geplant, dafür hätt ich nämlich gern mal ne Quelle. Über die Spekus gibts keine ordentliche Quelle, das ist klar, aber das ist ne klare Unterstellung. MMn ist das vor 2 Jahren mal spekuliert worden, aber AMD hat dazu sehr sicher gar nichts gesagt.


AMD wird alles im Rahmen der Kapazitätsfrage behandeln und wird da von Anfang an mit den Planungen von TSMC mitgegangen sein, da AMD grade für die CPUs/APUs große Mengen wird liefern müssen. Bei GPUs wäre N7+ immerhin denkbar, aber auch das glaube ich nicht.

[Piefkee]

Für N6 gibt es noch weniger - daher auch die Frage ständig worauf deine Spekulation basiert, ausser dass es den Prozess gibt.

AMD hatte das "+" verwendet als es noch keinen Namen für den 7nm EUV Prozess gab. Als TSMC seinen EUV-Prozess mit 7nm+ ankündigte, hat AMD fortführend das "+" raus genommen um nicht auf diesen Prozess konkret zu verweisen. Das "+" stand für ->Nach 7nm DUV

Hm also ich habe zumindest das Interview mit Papermaster gefunden aus November 2018. Hier spricht er 7nm+ direkt an mit EUV.

https://www.eetimes.com/amd-raises-hopes-concerns-at-7-nm/?page_number=3
Looking ahead, a 7-nm-plus node using extreme ultraviolet lithography (EUV) will “primarily leverage efficiency with some modest device performance opportunities,” he said in the interview.

Alle Roadmap bis Q1 2020 hatten immer den 7nm+ Kürzel. Das ganze ist also schon komisch. lassen wir uns mal überraschen.

[y33H@]

Er selbst scheint 7nm EUV nicht gesagt zu haben, diese Teil stammt vom Autor und ist kein direktes Zitat.

[HOT]

https://www.anandtech.com/show/15589/amd-clarifies-comments-on-7nm-7nm-for-future-products-euv-not-specified

[Piefkee]

Piefkee
Und AMD hat gar nichts mit N7+ geplant, dafür hätt ich nämlich gern mal ne Quelle. Über die Spekus gibts keine ordentliche Quelle, das ist klar, aber das ist ne klare Unterstellung. MMn ist das vor 2 Jahren mal spekuliert worden, aber AMD hat dazu sehr sicher gar nichts gesagt.



https://www.eetimes.com/amd-raises-hopes-concerns-at-7-nm/?page_number=3

Reicht dir Mark Papermaster?^^
Looking ahead, a 7-nm-plus node using extreme ultraviolet lithography (EUV) will “primarily leverage efficiency with some modest device performance opportunities,” he said in the interview.

[HOT]

Ok, das ist ne Quelle, aber das ist 2 Jahre her ;).

Ich hätt auch gerne, dass AMD den stärkeren Prozess nutzt, ich glaubs nur nicht.

[Piefkee]

Er selbst scheint 7nm EUV nicht gesagt zu haben, diese Teil stammt vom Autor und ist kein direktes Zitat.

Hm, aber zumindest wird der Autor das Wort EUV in der Fragestellung aufgenommen haben. Sonst wäre die Papermaster Antwort eine andere gewesen.

[Berniyh]

https://cdn.segmentnext.com/wp-content/uploads/2018/05/AMD-CPU-architecture-roadmap.png

Naja 12nm ist auch ein abgeleiteter 14nm Prozess. Hier hat man es aber auch klar in der Roadmap hinterlegt. z.B. in dieser etwas älteren steht auch noch 7nm+
Ja, früher hat AMD ja auch "7nm+" auf die Roadmap geschrieben und damit wohl auch recht klar "N7+" gemeint.
Aber seit März eben nicht mehr, laut eigener Aussage.
"7nm" heißt seitdem nur "irgendein 7nm" Prozess und da würde ich N6 dazu zählen.
Ist aber letztendlich auch echt egal. Alles was dieses Jahr noch kommen könnte wird den Prozess sicher nicht nutzen und über das was nächstes Jahr kommt wissen wir nach wie vor nur sehr wenig.

Und wirklich sicher wird man da am Ende nie sein. Auch heute gibt es ja noch teilweise Diskussionen darüber ob Zen 2 und Navi 1x nun in N7 oder N7P produziert werden.

[Piefkee]

Ja, früher hat AMD ja auch "7nm+" auf die Roadmap geschrieben und damit wohl auch recht klar "N7+" gemeint.
Aber seit März eben nicht mehr, laut eigener Aussage.
"7nm" heißt seitdem nur "irgendein 7nm" Prozess und da würde ich N6 dazu zählen.
Ist aber letztendlich auch echt egal. Alles was dieses Jahr noch kommen könnte wird den Prozess sicher nicht nutzen und über das was nächstes Jahr kommt wissen wir nach wie vor nur sehr wenig.

Und wirklich sicher wird man da am Ende nie sein. Auch heute gibt es ja noch teilweise Diskussionen darüber ob Zen 2 und Navi 1x nun in N7 oder N7P produziert werden.

Wie gesagt warum sie das getan haben keine Ahnung? Eventuell um nicht zuviel zu verraten.

https://www.anandtech.com/show/15589/amd-clarifies-comments-on-7nm-7nm-for-future-products-euv-not-specified
N6 gehört jedoch definitiv nicht zur 7nm Familie, im Bezug auf Marketing Namen.

Zen2 ist N7
Renoir ist N7
Navi10 ist N7P
Navi12 ist N7P
Navi14 ist N7P
--> das ist aber bestätigt.

[HOT]

MMn wird für AMD N6 durchaus zur 7nm-Familie gehören. Woraus leitest du das denn ab? Und ob Renoir N7 ist, ist spekuliert worden aber nicht bestätigt. AFAIK sind nur N7 für V20 und Matisse bestätigt und N7P für N10 (worauf auf die anderen N1x-Derivate geschlossen wurde, was auch plausibel ist).

MMn wurde N7+ von AMD durchaus mal geplant in 2018, jedoch wurde das dann geändert, als man den Chip in die Paxis umgesetzt hat und ist aus Kapazitätsgründen auf N7P gewechselt in 2019. Als Folge tilgte man das + aus den Roadmaps um keine Erwartungen zu schüren.

Ebenso ein plausibles Scenario ist:

Vermeer: N7P + 12LP AM4 IOD
Warhal: N6 + 12LP+ AM5 IOD

auch das wär durchaus denkbar.

[Piefkee]

MMn wird für AMD N6 durchaus zur 7nm-Familie gehören. Woraus leitest du das denn ab? Und ob Renoir N7 ist, ist spekuliert worden aber nicht bestätigt. AFAIK sind nur N7 für V20 und Matisse bestätigt und N7P für N10 (worauf auf die anderen N1x-Derivate geschlossen wurde, was auch plausibel ist).

Technisch ist N6 eine 7nm Prozess, ja. Aber wird von TSMC als N6 vertrieben. Nicht als N7++++ :)

Renoir wurde auf Anfrage von Anandtech bestätigt, dass er den N7 Prozess wie Matisse verwendet.
https://twitter.com/IanCutress/status/1214345511219556353
Just to confirm, Ryzen 4000/Renoir uses the same N7 process from TSMC as Matisse and Rome.

[HOT]

AMD bezeichnet offensichtlich alle 7nm-Derivate als 7nm. AMD verwendet ja kein 7nm+ mehr. Thx für die Renoir Klarstellung.

[Piefkee]

Und was hindert AMD daran, N6 als 7nm+ zu bezeichnen, was der Prozess im Prinzip auch ist?

Nichts...
Naja lassen wir mal das Prozessthema. Bald sind wir schlauer. Ich hoffe das Zen3 auf einen EUV Prozess setzt, egal ob N7+ oder N6 oder wie Digitimes meint N5 :D

[HOT]

Ich korrigiert mal meine Liste als Quintessenz aus den ganzen Infos :D:
V20 -> N7
Matisse -> N7
N10 -> N7P
N14 -> N7P
N12 -> N7P
Renoir -> N7 (Zen2)
Vermeer -> N7P (Chance für N7+)
N21 + N22 -> N7P (Chance für N7+)
Cezanne -> N7P (alles weitere abgeleitete Chance für N7+)
N23 -> N7P/N6
van Gogh -> N7 (Zen2)
N24 -> N7P/N6
Warhol -> N7P/N6
Rembrandt -> offenbar N6
N31 -> N5+/N5P
Raphael -> ziemlich sicher N5+

[Berniyh]

Wie gesagt warum sie das getan haben keine Ahnung? Eventuell um nicht zuviel zu verraten.

https://www.anandtech.com/show/15589/amd-clarifies-comments-on-7nm-7nm-for-future-products-euv-not-specified
N6 gehört jedoch definitiv nicht zur 7nm Familie, im Bezug auf Marketing Namen.
TSMC hat N6 erst im April bekannt gemacht. ;)

[Complicated]

Alter ich schreib doch die ganze Zeit worauf meine Speku basiert, lies das doch mal :freak:.
Meine Güte - das ist halt nicht plausibel was du schreibst und wird durch Wiederholung nicht besser. Du hast keine Quelle.
Du hast es ja jetzt angepasst ;)

MMn wird für AMD N6 durchaus zur 7nm-Familie gehören.Und das ist eben nur deine Annahmen und nirgendwo belegt durch Quellen. Lass mal gut sein. Piefkee hat das plausibel erklärt.

Klar kann N6 irgendwann mal sein, nur ist es nicht sonderlich wahrscheinlich für die von dir genannten Produkte.

[HOT]

Es gibt keine "Quellen" für Spekulationen sondern nur Hörensagen. Was soll der Mist immer?

Für Tatsachen hat Piefkee ja Quellen gebracht, wofür ich sehr dankbar bin. Das ist in der Liste drin. Und ich bleibe dabei, am plausibelsten ist es für AMD sich danach zu richten, wo TSMC die meisten Kapazität aufbaut und wovon AMD den größten Kuchen zum besten Preis abgreifen kann. Da spielt die Musik, nicht beim besten Prozess.

[Complicated]

Es gibt keine "Quellen" für Spekulationen sondern nur Hörensagen. Was soll der Mist immer?
Der Mist kommt durch deine Formulierungen und "sicher" Behauptungen. Da kannst du noch so oft Spekulation dazu schreiben. Wenn du eine Quelle dafür hättest, dass IRGENDJEMAND sich schon mal diesbezüglich geäußert hat, könnte man sich ja mal damit beschäftigen. So bleibt es eine nicht plausible Phantasie. Die von Piefkee genannten Quellen sind hier schon seitenweise genannt worden, ohne dass du das 6nm-Thema mal entsprechend als unwahrscheinlich einsortieren würdest - dann auch noch dein Ton, was soll das?


Beispiel?:
N6 geht sicherlich wie geplant Q1 in Massenproduktion.Womit denn? Was ist da sicher und welches Produkt geht da in Massenproduktion? Wo ist der Q1-Plan den du da erwähnst? Quelle?

[HOT]

Über "sicher" und "Quellen" bezüglich Spekulationen brauchen wir nicht diskutieren, das ist fruchtlos und führt zu nix. Ich poste das, was ich für plausibel halte und lasse mich durch Argumente beeinflussen. Wenn da nix kommt, kann man nix machen. Und der Ton schallt nur zurück. Irrtümer und Falschannehmen gehören zur Spekulation. Das als Keule zu benutzen ist einfach lächerlich i.Ü.

[Complicated]

Tja ohne Argumente lohnt sich das sich nicht, das stimmt...dein Unverständnis ist auch völlig unangebracht. Es wurde doch erklärt. Du bist anderer Meinung? Ok, meine habe ich dargelegt.

[mboeller]

Was heißt das jetzt für Zen3?
- AMD hat lange mit 7nm+ geplant (2017-2019) und Zen3 erscheint auch in 7nm+ (EUV)
- oder AMD bringt ihn als N7P


N7+ und damit N6 lohnen sich anscheinend gar nicht.

N7P ermöglicht eine 10% geringere TDP als N7
N7+ und damit N6 ermöglichen auch nur eine 10% geringere TDP

... ergo kein Vorteil.

Der einzige Vorteil von N7+ ist der um 17% geringe Flächenbedarf (bei N6 dann 18%), dafür muss man IMHO dann das gesamte Layout neu machen. Die Erfahrungen von N7 kann man damit wahrscheinlich wieder in die Tonne treten (meine Interpretation!)

Ergo, IMHO nach N7(P) kommt N5 und nix anderes.

https://www.anandtech.com/show/14687/tsmc-announces-performanceenhanced-7nm-5nm-process-technologies


TSMC’s N7P uses the same design rules as the company’s N7, but features front-end-of-line (FEOL) and middle-end-of-line (MOL) optimizations that enable to either boost performance by 7% at the same power, or lower power consumption by 10% at the same clocks.


https://www.anandtech.com/show/14954/tsmc-n7-euv-process-technology-in-hvm-n6-on-track
-> siehe Tabelle

[Piefkee]

N7+ und damit N6 lohnen sich anscheinend gar nicht.

N7P ermöglicht eine 10% geringere TDP als N7
N7+ und damit N6 ermöglichen auch nur eine 10% geringere TDP

... ergo kein Vorteil.

Der einzige Vorteil von N7+ ist der um 17% geringe Flächenbedarf (bei N6 dann 18%), dafür muss man IMHO dann das gesamte Layout neu machen. Die Erfahrungen von N7 kann man damit wahrscheinlich wieder in die Tonne treten (meine Interpretation!)

Ergo, IMHO nach N7(P) kommt N5 und nix anderes.

https://www.anandtech.com/show/14687/tsmc-announces-performanceenhanced-7nm-5nm-process-technologies



https://www.anandtech.com/show/14954/tsmc-n7-euv-process-technology-in-hvm-n6-on-track
-> siehe Tabelle

Sicherlich nach Zen3 kommt 5nm.
Was jedoch für Zen3 benutzt wird, weiss nur AMD. Man hat mM mit einen EUV Prozess geplant. Die 17/18% Density spielen jedoch schon mit ein. Die IPC Verbesserungen kommen ja nicht aus der Luft. 17% Density für 17% IPC ;D;D

[reaperrr]

N7+ und damit N6 ermöglichen auch nur eine 10% geringere TDP

... ergo kein Vorteil.

Beides falsch.

Für N7+ (EUV) hat TSMC 10% mehr Perf bei gleicher Power oder 15% weniger Power bei gleicher Perf angegeben, also 3/5 Prozentpunkte mehr als für N7P, außerdem bringt N7+ bis zu 17% weniger Fläche ggü. N7(P), wenn man von vorherein für den Prozess designt.

N6 ist zwar auch EUV, aber im Gegensatz zu N7+ Design-kompatibel zu N7/P, deshalb auch so viel später (spätere Massenproduktion als N5), weil man N6 im Grund erst nach Fertigstellung von N7P und mit der Erfahrung aus N7+ und N5 als billigere EUV-Alternative zu N7+ und N5 für Mainstream-Kunden entwickelt hat, da den meisten Kunden die Kosteneinsparung durch EUV bei gleichzeitiger Rückwärtskompatibilität zu N7(P) (erlaubt recyceln von ursprünglich für N7[P] designten Chips/Masken) wichtiger war als das letzte Quäntchen Performance und Effizienz.

Dafür hat TSMC für N6 bisher keine genaueren Angaben zu Perf/Verbrauch gemacht, es wurde zwar mal nebulös was von mehr Effizienz erwähnt, besonders von mehr Performance wurde im Zusammenhang mit N6 bisher aber NICHTS erwähnt, was ein klares Indiz dafür ist, dass N6 in Sachen Performance NICHT auf dem Niveau von N7+ liegt, sonst hätten sie damit geworben.
N6 ist als low-cost EUV designt, während N7+ ein R&D-Zwischenschritt zu N5 mit Fokus auf Performance war.

[mboeller]

Beides falsch.

Für N7+ (EUV) hat TSMC 10% mehr Perf bei gleicher Power oder 15% weniger Power bei gleicher Perf angegeben, also 3/5 Prozentpunkte mehr als für N7P, außerdem bringt N7+ bis zu 17% weniger Fläche ggü. N7(P), wenn man von vorherein für den Prozess designt.

IMHO: Nö, das scheint das Ziel gewesen zu sein.

Auf der TSMC Webseite steht dazu aber gar nichts mehr, nur noch die höhere Dichte wird erwähnt, aber auch nur bei N6.

anandtech hat auch was anderes dazu stehen (Okt. 2019):


When compared to N7 (1st Generation 7 nm) that solely relies on deep ultraviolet lithography, TSMC lists its N7+ process as providing a 15% to 20% higher transistor density as well as 10% lower power consumption at the same complexity and frequency.

Link: https://www.anandtech.com/show/14954/tsmc-n7-euv-process-technology-in-hvm-n6-on-track ... siehe auch die Tabelle

Auch in diesem früheren Artikel wird N7+ nur in Bezug auf die höhere Dichte erwähnt: https://www.anandtech.com/show/14687/tsmc-announces-performanceenhanced-7nm-5nm-process-technologies

früher hat das, wie von dir erwähnt anders geklungen:


N7+ has identical yield rates to N7 and will steadily improve, while also offering a 20% increase to transistor density. There’s also a 10% performance uplift or 15% power efficiency increase

Link: https://www.techspot.com/news/80237-tsmc-7nm-production-improves-performance-10.html

Also wurden anscheinend die Erwartungen nicht erfüllt.

https://www.tsmc.com/english/dedicatedFoundry/technology/7nm.htm

[Berniyh]

Also wurden anscheinend die Erwartungen nicht erfüllt.

https://www.tsmc.com/english/dedicatedFoundry/technology/7nm.htm
Ehrlich gesagt klingt das für mich eher ein bisschen danach als wenn man bei N7+ schon in der Phase-Out wäre, möglicherweise um die Kunden entweder auf N7P oder N6 oder gleich N5(+) zu bringen.

[HOT]

Das sag ich ja die ganze Zeit. Huawei nutzte den Prozess ja auch nur bei der 5G Variante des Kirin990, beide SoCs unterschieden sich sonst nur im Takt, der fällt beim 5G etwas höher aus. Mit dem Ausklang der Kirin Produktion wird auch N7+ verschwinden mMn.

[Nightspider]

Phase-Out heißt jetzt was?

Im Zusammenhang klingt das so als würde man die Kunden von N7+ auf N7P ziehen wollen, obwohl doch N7+ neuer und besser ist? Das verwirrt mich.


In jedem Fall scheint Zen3 einen Prozess zu bekommen, der den Chips eine grob 10% bessere Effizienz verleihen wird.
Das ist schon nicht schlecht und Comet Lake wird dagegen noch etwas schlechter dastehen.

Und für Cezanne bedeutet das dank dem Prozess ~10% und der Architektur ~+15%IPC eine um ganz grob 15-25% bessere Leistung pro Watt was für Laptops definitiv ein guter Sprung ist.

Das könnte auch ein Grund sein warum Cezanne weiter Vega besitzt: Man bringt Cezanne schneller auf den Markt und nicht erst 12 Monate nach Renoir. Dafür aber mit den gleichen Kontakten und Abmessungen damit die Notebook Hersteller einfach die neuen APUs in ihr bestehendes Design integrieren können.

Und Vega spielt noch eine geringere Rolle wenn AMD im kommenden Jahr hocheffiziente GPUs auf RDNA2 Basis für den mobilen Markt anbieten wird.
Der theoretische 80mm² Chip in 5nm ist da noch nicht ganz vom Tisch, auch wenn es erste Zen4 Chiplet Tests sein könnten.
Auch wenn die Change nicht riesig ist, egal ob N7+ oder 5nm, ein kleiner RDN2 Chip würde eh größere APUs mit RDNA2 obsolet machen.
Man braucht die APUs nicht aufblasen für Gamer, wenn eh nur ein Bruchteil das Ding zum zocken benutzt und alle anderen eine dedizierte GPU im Laptop haben und solange man keine zweite "big" APU plant.

[Brillus]

Phase-Out heißt jetzt was?

Im Zusammenhang klingt das so als würde man die Kunden von N7+ auf N7P ziehen wollen, obwohl doch N7+ neuer und besser ist? Das verwirrt mich.


In jedem Fall scheint Zen3 einen Prozess zu bekommen, der den Chips eine grob 10% bessere Effizienz verleihen wird.
Das ist schon nicht schlecht und Comet Lake wird dagegen noch etwas schlechter dastehen.

Und für Cezanne bedeutet das dank dem Prozess ~10% und der Architektur ~+15%IPC eine um ganz grob 15-25% bessere Leistung pro Watt was für Laptops definitiv ein guter Sprung ist.

Das könnte auch ein Grund sein warum Cezanne weiter Vega besitzt: Man bringt Cezanne schneller auf den Markt und nicht erst 12 Monate nach Renoir. Dafür aber mit den gleichen Kontakten und Abmessungen damit die Notebook Hersteller einfach die neuen APUs in ihr bestehendes Design integrieren können.

Und Vega spielt noch eine geringere Rolle wenn AMD im kommenden Jahr hocheffiziente GPUs auf RDNA2 Basis für den mobilen Markt anbieten wird.
Der theoretische 80mm² Chip in 5nm ist da noch nicht ganz vom Tisch, auch wenn es erste Zen4 Chiplet Tests sein könnten.
Auch wenn die Change nicht riesig ist, egal ob N7+ oder 5nm, ein kleiner RDN2 Chip würde eh größere APUs mit RDNA2 obsolet machen.
Man braucht die APUs nicht aufblasen für Gamer, wenn eh nur ein Bruchteil das Ding zum zocken benutzt und alle anderen eine dedizierte GPU im Laptop haben und solange man keine zweite "big" APU plant.

Du kannst IPC nicht mit höherer Effizienz gleichsetzen und dann zusammenrechnen. IPC heißt nur höhere Leistung bei gleichen Takt. Was typischerweise mehr Transitoren bedeutet und so auch mehr Verbrauch.

[Berniyh]

Phase-Out heißt jetzt was?
Phase-Out würde bedeuten, dass man den Prozess nicht mehr bewirbt und ggf. auch keine neuen Aufträge dazu annimmt.
Gründe könnten z.B. sein, dass es für TSMC weniger rentabel als N7P, N6 oder N5 ist oder – wie von mboeller vorgeschlagen – dass der Prozess einfach die Erwartungen nicht erfüllt hat.

Ist aber alles nur Spekulation. Für mich klang der Text einfach ein bisschen so, als wenn der Prozess nicht mehr wirklich angeboten wird.

[Nightspider]

Du kannst IPC nicht mit höherer Effizienz gleichsetzen und dann zusammenrechnen. IPC heißt nur höhere Leistung bei gleichen Takt. Was typischerweise mehr Transitoren bedeutet und so auch mehr Verbrauch.

Das ist schon klar.

Die Tendenz geht trotzdem in die Richtung das mit höherer IPC meistens auch die Leistung pro Watt und damit die Effizienz steigt.

Deswegen habe ich ja eine recht große Range angegeben.

Im schlimmsten Fall braucht Zen3 5-10% mehr Saft, was ich auf Grund von N7P schon nicht erwarte und hätte dann trotzdem noch eine bessere Effizienz als Zen2.

[robbitop]

Das geht aber leider auch etwas zurück. IPC unterliegt dem Gesetz des sinkenden Grenzertrags. Es gab eine Zeit da kostete jedes % IPC nur ein halbes % Leistungsaufnahme. Das war lange die Designrichtlinie bei Intel.

Das kann man nicht ewig durchhalten, da die Kopfstände für jedes Prozent immer größer werden. ROB größer, mehr Decoder, fetteres Backend, größere und schnellere Caches.

Frequenz (abhängig vom Betriebspunkt) - in Abhängigkeit der notwendigen Spannung für jeden Betriebspunkt skaliert (innerhalb Grenzen) ja schnell mal mit einer Potenzfunktion zur Leistungsaufnahmen. Insofern ist mehr IPC stattdessen noch immer eine gute Idee.

Aber es kann sein, dass der Zeitpunkt kommt, an dem jedes % IPC mehr als +1% Leistungsaufnahmensteigerung verlangt. Und dann sinkt die Energieeffizienz.

Zum Glück gibt es immer wieder neue Tricks, die die Uhr ein wenig zurücksetzen. So sagte Jim Keller in einem Interview, dass es alle 5-10 Jahre sinnvoll ist, die komplette uArch über den Haufen zu schmeißen und bei 0 anzufangen um andere, sinnvollere Wege zu finden, die Leistung zu steigern. Ohne Altlasten.

Willow Cove hat seine IPC Steigerung offenbar recht teuer bezahlt in Bezug auf Leistungsaufnahme.

[Nightspider]

Ich gebe dir da eingeschränkt Recht.

Aber was den sinkenden Grenzertrag angeht, da haben sich schon vor 5-6 Jahren einige hier imo lächerlich gemacht die bei Haswells ~10% und Skylakes ~6% IPC Zuwachs meinten es geht bald nicht mehr weiter.
Und nein, nur weil Intel 5 Jahre lang keine neue CPU Archtitur herausgebracht hat, heißt das nicht direkt das hier das es nicht weiter ging. #Skylakesince2015 ;D

Zur Erinnerung:
"Gerücht: Intels 10nm Willow Cove CPU sollen 25% IPC-Steigerung gegenüber Skylake CPUs bringen, Golden Cove 50% und Ocean Cove in 7 nm sogar satte 80%"

Auch wenn es nur Gerüchte sind.

Ich bin da auch ganz bei Keller, das man mit anderen Herangehensweisen auch wieder viel größere Sprünge schaffen kann.
Mich würds auch nicht wundern wenn man mit Deep Learning in einigen Jahren ein paar Architekturen auf die Beine stellt die alles bisherige alt aussehen lassen.

Dazu braucht man aber auch aufgeweckte Teams und nicht das verpennte Intel von 2014-2019.

[Kaffeekenan]

Ich gebe dir da eingeschränkt Recht.

Aber was den sinkenden Grenzertrag angeht, da haben sich schon vor 5-6 Jahren einige hier imo lächerlich gemacht die bei Haswells ~10% und Skylakes ~6% IPC Zuwachs meinten es geht bald nicht mehr weiter.
Und nein, nur weil Intel 5 Jahre lang keine neue CPU Archtitur herausgebracht hat, heißt das nicht direkt das hier das es nicht weiter ging. #Skylakesince2015 ;D

Zur Erinnerung:
"Gerücht: Intels 10nm Willow Cove CPU sollen 25% IPC-Steigerung gegenüber Skylake CPUs bringen, Golden Cove 50% und Ocean Cove in 7 nm sogar satte 80%"

Auch wenn es nur Gerüchte sind.

Ich bin da auch ganz bei Keller, das man mit anderen Herangehensweisen auch wieder viel größere Sprünge schaffen kann.
Mich würds auch nicht wundern wenn man mit Deep Learning in einigen Jahren ein paar Architekturen auf die Beine stellt die alles bisherige alt aussehen lassen.

Dazu braucht man aber auch aufgeweckte Teams und nicht das verpennte Intel von 2014-2019.

Naja, zu schreiben, Ocean Cove bringt SATTE 80% ist Blödsinn. Die Steigerung auf Willowcove sind 25% (von der 100 Punkte Skylakebasis auf 125). Auf Golden Cove dann 20% (von der 125 Punkte Willowcovebasis auf 150). Und Ocean Cove packt nochmal 20% drauf (von der 150 Punkte Goldencovebasis auf 180). Somit ist die Steigerung auf Willowcove die höchste, danach bleibt es jeweils bei 20%. Klingt schon viel lascher, Intel weiß halt, dass es nach mehr klingt wenn man immer die gleiche Basis (Skylake) als Vergleich hernimmt...

[Nightspider]

Das ist ja wohl jedem klar.

Hoffe ich.

[LasterCluster]

[...] es geht bald nicht mehr weiter.


Robbitop meinte nicht, dass es gar nicht mehr weiter geht, sondern, dass es tendenziell teurer im Bezug auf Transistoren wird. Das ist alles. Und das kann sich auch durchaus mal negativ auf die Effizienz auswirken. Deswegen kann man dein

Die Tendenz geht trotzdem in die Richtung das mit höherer IPC meistens auch die Leistung pro Watt und damit die Effizienz steigt

anzweifeln. Intel wird das natürlich versuchen. Aber wie sehr sie das schaffen wird man erst sehen. MMn zeigt die Alder Lake Strategie mit zwei Kerngrößen aber klar, dass Intel die fetten Kerne langfristig nicht als die Effizienzbringer ansieht. Sonst würden die Kleinen einfach keinen Sinn ergeben.

[Nightspider]

Ist schon klar was Robbitop gemeint hat aber das war nicht das was du mir hier gerade verkaufen willst.
Er hat klar von IPC vs Leistungsaufnahme gesprochen.

Aber klar, bei einem schlechten Design kann das auch durch mal ins negative Ausschlagen.
Mal abwarten wie es die nächsten Jahre weiter geht.
Tatsache ist das wir vor allem gut zu sehen bei supermobilen Geräten immer mehr Leistung und IPC pro Watt bekommen.

Das mehr IPC auch immer komplexere Designs und mehr Transistoren pro Kern benötigt ist ja wohl jedem klar.

[Piefkee]

Ich gebe dir da eingeschränkt Recht.

Aber was den sinkenden Grenzertrag angeht, da haben sich schon vor 5-6 Jahren einige hier imo lächerlich gemacht die bei Haswells ~10% und Skylakes ~6% IPC Zuwachs meinten es geht bald nicht mehr weiter.
Und nein, nur weil Intel 5 Jahre lang keine neue CPU Archtitur herausgebracht hat, heißt das nicht direkt das hier das es nicht weiter ging. #Skylakesince2015 ;D

Zur Erinnerung:
"Gerücht: Intels 10nm Willow Cove CPU sollen 25% IPC-Steigerung gegenüber Skylake CPUs bringen, Golden Cove 50% und Ocean Cove in 7 nm sogar satte 80%"

Auch wenn es nur Gerüchte sind.

Ich bin da auch ganz bei Keller, das man mit anderen Herangehensweisen auch wieder viel größere Sprünge schaffen kann.
Mich würds auch nicht wundern wenn man mit Deep Learning in einigen Jahren ein paar Architekturen auf die Beine stellt die alles bisherige alt aussehen lassen.

Dazu braucht man aber auch aufgeweckte Teams und nicht das verpennte Intel von 2014-2019.

Das Gerüchte hat mM. schon beim Architkual Day sein Gewicht verloren.
Sonny Cove +18% IPC
Willow Cove sollte 25% IPC ggü. Skylake bringen.

Intel hat zu jeden Dreck was gesagt, (SuperFIN, Frequency etc etc). Aber kein Wort zu IPC Verbesserung.

mM --> Es gibt keine(minimale) zw. Sonny Cove und Willow Cove

[HOT]

Ich glaub eher, dass man Intels Angaben hier in die Tonne treten kann. SC brachte nicht die erwartete Leistung, aber WC wird sie bringen aufgrund der riesigen Caches, die jetzt neu sind. Was GC und OC dann bringen steht in den Sternen.

[robbitop]

Willow Cove ist ja auch "nur" ein Refresh von Sunny Cove. Allerdings deutlich mehr als sonst durch das Cache Redesign und den doppelten Ringbus.
Das allein kann in Latenzgetriebenen Anwendungen schon was bringen. Mehr L2+L3 (non inlcusive) erhöht ja schonmal die Hitrate und die mittlere Latenz enorm. Beim doppelten Ringbus kann ich mir auch gut vorstellen, dass das etwas in Punkto Latenz bringt (sofern die Richtungen beider gegenläufig sind, kann man Hops sparen).
Entsprechend kann es gut sein, dass man zwar nicht mehr ILP extrahieren kann, die gesenkte durchschnittlich bessere Gesamtlatenz aber nochmal etwas an Wartetakten sparen kann und die Performance anheben kann (je nach Anwendung).
Allerdings muss man sagen, dass die Intel Cores eigentlich schon lange sehr gut in dieser Hinsicht waren (jetzt eben noch besser). Und auch das folgt dem Gesetz des sinkenden Grenzertrags. Entsprechend kann es im absoluten Mittelwert schon sein, dass es nicht zu viel bringt - in einzelnen Anwendungen aber dann schon.

Auch scheint Intel 10 nm jetzt mit ihren "SuperFINs" halbwegs in Ordnung gebracht zu haben. Man bekommt wohl grundsätzlich fast das Taktniveau von 14 nm hin und kann die Spannung etwas senken. Man könnte fast sagen WC = SC done right.
Es war abzusehen, dass Intel sich am eigenen Kragen aus der Misere ziehen wird und wieder erwachen wird.
Die Roadmap sieht nun auch wieder nach alter Execution aus. Ein neues Design jedes Jahr (das was AMD seit Zen stark gemacht hat).
Man sieht an Intel sehr gut, was Wettbewerb ausmacht. AMD wird man aber dieses Mal nicht mehr so leicht abhängen können, weil sie diesmal ihre Execution auch im Griff haben und offenbar eine sehr gute Führung haben.

Ich finde x86 big little auch extrem interessant. Durch grundsätzlich verschiedene uArch Auslegungen hat man völlig unterschiedliche Betriebspunkte (der uArch und der Frequenz) in denen man sehr effizient ist. Das hat bereits bei mobile sehr gut funktioniert und auch Apple hat irgendwann darauf aufgesetzt.
Das ist fast ein bisschen wie ein Schaltgetriebe im Auto. ;)

IMO ein interessanter und nicht verkehrter Weg.
Das hat schon im Smartphone geholfen.

[HOT]

Seh ich ähnlich. Ab Alder Lake wird man wieder voll konkurrenzfähig sein. Nur im Serverbereich und im Mobilbereich bekommt man halt nachhaltig Schwierigkeiten, weil man da permanent der Fertigung hinterher hinkt. Das ist aber auch gut für den Markt, wenn da auch ein nachhaltiger Ausgleich stattfindet.

[Eldoran]

Ich glaube das mit dem August Wunder bei intel nicht so recht - vor nicht einmal 4 Wochen hagelte es noch Hiobsbotschaften... Eigentlich müsste das schon damals absehbar gewesen sein. (Warum hat Bob Swan nicht zumindest angekündigt, dass man durch die grossen Fortschritte mit 10nm etwaige Lücken füllen kann und dass es demnächst Details dazu gegeben wird - also "alles kein Problem")
Wir werden noch sehen, wann das ganze in den Handel kommt und was AMD zu dem Zeitpunkt anbietet. Bei den ganzen Unsicherheiten würde ich einmal schätzen, dass da zumindest eine Zen3 APU im Rennen ist und das sollte dann in etwa auf einen Gleichstand hinauslaufen. Der Desktop dürfte allerdings eine andere Angelegenheit werden. Mal sehen wann von AMD endlich Details zu Zen3 kommen (und wann der Launch ist).

[LasterCluster]

Intels Problem werden schlicht die verfügbaren Mengen von 10nm SF sein. Tiger Lake scheint ja solide zu takten. Wenn man dann noch trotzdem mit Rocket Lake-U kommt, spricht dass Bände.

Wenn TSMC ausreichend liefern kann, wird das eine heiße Holiday Season.

[Eldoran]

In gewisser Weise war das ganze schon vor Jahren angekündigt. intels 10nm war geplant(!) weniger auf Performance getrimmt als 14nm++, erst 10nm++ sollte in dem Bereich besser als 14nm++ werden. So gesehen war von Anfang an klar, dass alles was in dem Verfahren hergestellt wird, nicht den von 14nm++ gewohnten Takt schaffen wird. Die bekannten Leaks bestätigen auch dass Tiger Lake im Prinzip die gewohnten Taktraten von Skylake erreichen kann.
Allerdings auf der anderen Seite sagt die Gerüchteküche dass Yield noch weit davon entfernt ist, ökonomisch zu sein. Man braucht da auch nur den Umkehrschluss aus dem Warenangebot machen. 10nm war eine Totgeburt, Cannon Lake, Ice Lake mit 10nm+ war wenigstens in begrenztem Umfang produzierbar. Nicht einmal ausreichend für den gesamten Laptopmarkt. Gerade noch die kleinsten Dies mit der höchsten Marge. Icelake-SP ist noch immer MIA - da wäre normalerweise die Marge auch sehr gut und mit der Verspätung verprellt man derzeit grosse Kunden. Wir werden ja sehen wie das mit Tiger Lake in der Praxis abläuft und wann die anderen Marktsegmente von 14nm++ loskommen.
Mich interessiert aber eigentlich mehr, was das Gegenangebot von AMD sein wird. Je nach dem wie sehr sich intel verspätet oder mit Verlegenheitslösungen daherkommen muss um so interessanter wird das Angebot von AMD - auch in der Frage der Lieferbarkeit....
Ich hoffe einmal dass AMD langsam etwas optimistischer die Produktionsmengen kalkuliert und weiter die Performance steigert. Leider steht Zen 3 noch nicht unmittelbar vor dem Start - es scheine noch ein paar Monate zu sein. Was wären wohl die nächsten Termine, die sich anbieten um Zen 3 vorzustellen?

[Complicated]

Und man erinnere bei Cannon Lakes 10nm Versuch:
https://www.golem.de/news/ice-lake-plus-xe-gpgpu-intel-erlaeutert-10-nm-und-7-nm-zukunft-1905-141135.html
Das klappte nicht, die auf 10 nm basierenden Chips - die Cannon Lake U - erschienen zumindest auf dem Papier erst Ende 2017. Das einzige Modell, der Core i3-8121U, wird nur mit deaktivierter - weil defekter - Grafikeinheit verkauft und steckt in nur wenigen Geräten wie dem NUC8 Crimson Lake (Test), einem Mini-PC von Intel.Da konnte noch nicht mal die iGPU zum laufen gebracht werden für die Serie.

[Gipsel]

In gewisser Weise war das ganze schon vor Jahren angekündigt. intels 10nm war geplant(!) weniger auf Performance getrimmt als 14nm++, erst 10nm++ sollte in dem Bereich besser als 14nm++ werden. So gesehen war von Anfang an klar, dass alles was in dem Verfahren hergestellt wird, nicht den von 14nm++ gewohnten Takt schaffen wird.Na ja, 14++ gab es ja erst, als 10nm sich schon ordentlich verzögert hatte. Geplant war davon natürlich ursprünglich gar nichts. Das war Alles eher aus der Not heraus geboren. Intel hat erste 14nm CPUs im Jahre 2014 verkauft (Broadwell). Jahr drauf kam Skylake ebenfalls in 14nm und Ende 2016 sollte 10nm ausgeliefert werden. Kam halt nicht, so daß da dann das erste Plus (Kabylake in 14+) aus der Taufe gehoben wurde. Ab da kam dann im Prinzip jedes Jahr ein Plus dazu statt 10nm.

[mczak]

Na ja, 14++ gab es ja erst, als 10nm sich schon ordentlich verzögert hatte. Geplant war davon natürlich ursprünglich gar nichts.
Naja also bei Kabylake würde ich schon noch von einigermassen geplant sprechen, auch wenn der vielleicht bloss im Backupplan vorgesehen war. Es gibt ziemlich alte Roadmaps (vor Broadwell-Launch) die auf dem Desktop (und nicht Mobil, da sollte Cannonlake folgen) schon einen "Skylake Refresh" vorgesehen haben. Kabylake war auch der letzte 14nm Chip der tatsächlich echte Aenderungen (und nicht bloss Sicherheitsfixes) enthielt (neuer Mediadecoder), was ebenfalls dafür spricht dass der nicht bloss auf dem Notfallplan wie die späteren Chips beruht.

[Gipsel]

Naja also bei Kabylake würde ich schon noch von einigermassen geplant sprechen, auch wenn der vielleicht bloss im Backupplan vorgesehen war. Es gibt ziemlich alte Roadmaps (vor Broadwell-Launch) die auf dem Desktop (und nicht Mobil, da sollte Cannonlake folgen) schon einen "Skylake Refresh" vorgesehen haben. Kabylake war auch der letzte 14nm Chip der tatsächlich echte Aenderungen (und nicht bloss Sicherheitsfixes) enthielt (neuer Mediadecoder), was ebenfalls dafür spricht dass der nicht bloss auf dem Notfallplan wie die späteren Chips beruht.Kabylake war (genau wie Kabylake-Refresh) auch nur 14+, was laut intel eine geringere Performance aufweist als 10nm OG. Das wird erst von 14++ (Coffeelake) und weitere geschlagen, was nach Deiner Darstellung dann sehr wohl als "improvisiert" erscheint, weil 10nm nicht kam. ;)
Und dazu, daß ein Skylake-Refresh auf einer Roadmap von 2015 erscheint (ich kenne keine ältere), sollte man bedenken, daß laut der gleichen Roadmap Broadwell im Desktop übersprungen wird und die Kadenz Haswell, Haswell-Refresh, Skylake, Skylake-Refresh lautet, das also auch nicht wirklich dagegen spricht.
Ist aber auch im Endeffekt egal, denn ich denke es sind sich Alle einig, daß intel anno 2015 sicher nicht geplant hat noch im Jahre 2020 im Desktop mit 14nm doppelgutplus rumzugurken und erst 2021/2022 oder so die 14nm Performance zu knacken.

[r3ptil3]

Kam das schon?
AMD’s Next-Gen Cezanne Ryzen 5000 APUs To Feature Eight Zen 3 Cores Per CCX on AM4 & FP6
https://wccftech.com/amd-next-gen-cezanne-apus-to-feature-eight-zen-3-cores-per-ccx/

Wie realistisch sind nach aktuellem Stand 8 Kerne auf einem CCX bei Vermeer?

[memory_stick]

Ziemlich realistisch, soll doch das 8 core CCX die Hauptweiterentwicklung der Architektur sein bei Zen3. Da CZ auf zen3 setzt bei der CPU scheint mir die Aussage nur logisch.

Soll nicht heissen, das ich bei CZ mehr als 8 Kerne erwarte, wird dann halt einfach nur 1CCX à 8 Cores statt 2CCX à 4cores wie bei RN

[Linmoum]

8C CCX für Zen3 hatte AMD im letzten Jahr schon auf einer Präsentation bestätigt. Die war wohl eigentlich nicht für die Öffentlichkeit bestimmt, aber hey. ;)

[dildo4u]

Hat Renior zwei CCX?

[unl34shed]

ja
https://www.techpowerup.com/img/jwnVvJiAvXSnDY7i.jpg

[MR2]

Ich dachte das war schon vorher klar...egal ;-)


00A20F10h \ Zen3 \ Vermeer \ VMR-B0 \ 7nm+
https://mobile.twitter.com/zimogorets/status/1296657335671230464

[Eldoran]

Eindeutig bestätigt ist nur dass bei Zen 3 nicht mehr 4 Kerne sondern 8 auf den gleichen L3 zugreifen können. Wie das umgesetzt wurde ist noch offen. Bei Zen 2 ist die Trennung der CCX auf dem selben selben Chiplet vollständig. Die Kommunikation zwischen CCX läuft immer über das IO-Die, egal ob am selben Chiplet oder über verschiedene. Weiters kann der L3 nur vom selben CCX gelesen werden. Daher ist das zusammenaddieren der L3 Caches etwa bei Rome je nach Anwendungsfall teilweise grob irreführend.
Bei Zen 3 wird nun der L3 von 8 Kernen zumindest logisch vereinigt. Es ist offen ob AMD auf einen Ringbus wie bei intel umstellt oder eine andere Lösung implementiert. Wie bisher jeden Kern mit jedem Segment des L3 zu verbinden wäre ineffizient.

[Unicous]

Was mir gerade mal als Theorie für Cezanne durch den Kopf ging: Vielleicht nutzt AMD den "Refresh" mit Zen 3 dazu den Chip mit PCIe 4 Lanes zu bestücken, Renoirs größtes Manko in Laptops scheint ja die abgespeckte Anbindung zu den GPUs zu sein und es wird ja behauptet, dass deswegen keine performanteren Nvidia GPUs eingesetzt werden.

Riecht für mich aber nach einen ziemlich teuren und auch halbgaren "Refresh", da die die GPU bei 8 Vega CUs bleibt und Performancesteigerungen durch höheren im einstelligen Bereich liegen dürften. (Außer AMD schüttelt noch ein streng geheimes leistungssteigerndes Feature aus dem Ärmel, wovon ich nicht ausgehe.:wink:)

[Berniyh]

Riecht für mich aber nach einen ziemlich teuren und auch halbgaren "Refresh", da die die GPU bei 8 Vega CUs bleibt und Performancesteigerungen durch höheren im einstelligen Bereich liegen dürften.
Ich glaube nicht, dass das ein teurer Refresh ist. Im Gegenteil es ist halt das was den nächsten Fortschritt (Zen 2 -> Zen 3) bringt ohne wirklich Aufwand ins Design stecken zu müssen.
Man hat ja offensichtlich bei den APUs noch andere Eisen im Feuer, welche etwas radikaler ausfallen werden (van Gogh, Rembrandt und wohl auch noch andere).
Ja, van Gogh soll angeblich eine Mini-APU werden, aber da bin ich noch vorsichtig, vor einem halben Jahr sollte es angeblich genau umgekehrt sein, d.h. Rembrandt wäre eine Mini-APU und van Gogh die erste RDNA2-basierte, große APU.

[HOT]

Das ist kein "halbgarer" Refresh, sondern einfach die beste Wahl, da sich ja die Speicherbandbreite eh nicht mehr Leistung sinnvoll auf die Strasse bringen lässt. V8 ist einfach winzig und ermöglicht viel CPU auf dem APU-Die.
Rembrandt ist für DDR5, hier lohnt auch ein dickerer GPU-Teil. Ich denke, Renoir war ne nette Vorstellung, aber Cezanne lässt sich direkt ins 5k-Portfolio mit einbauen mit sehr wenig Verzögerung und ermöglicht so APUs im Desktop ohne das man hier im CPU-Teil hinterher hinkt.

[fondness]

Mich wundert, dass es überhaupt Zen3 gibt. Bisher gab es eine neue APU nur alle zwei Jahre, und im darauf folgenden Jahr nur einen Refresh ohne neue Komponente. Von daher wundert mit weiter Vega auch wenig, eher überrascht mich Zen3, wenn es denn wirklich so kommt.

[Complicated]

Vielleicht überdenkst du deine Prämisse mit den Erscheinungsterminen der APUs nochmal mit diesen Infos ;)
https://en.wikipedia.org/wiki/List_of_AMD_accelerated_processing_units

Desktop APUs
Lynx: "Llano" (2011)
Virgo: "Trinity" (2012)
"Richland" (2013)
"Kabini" (2013, SoC)
"Kaveri" (2014)
"Carrizo" (2016)
"Bristol Ridge" (2016)
"Raven Ridge" (2018)
"Picasso" (2019)
"Renoir" (2020)

Server APUs
Opteron X2100-series "Kyoto" (2013)
Opteron X3000-series "Toronto" (2017)

Mobile APUs
Sabine: "Llano" (2011)
Comal: "Trinity" (2012)
"Richland" (2013)
"Kaveri" (2014)
"Carrizo-L" (2015)
"Bristol Ridge" (2016)
"Raven Ridge" (2017)
"Picasso" (2019)
"Renoir" (2020)

Ultra-mobile APUs
Brazos: "Desna", "Ontario", "Zacate" (2011)
Brazos 2.0: "Ontario", "Zacate" (2012)
Brazos-T: "Hondo" (2012)
"Kabini", "Temash" (2013)
"Beema", "Mullins" (2014)
"Carrizo-L" (2015)
"Stoney Ridge" (2016)
"Dalí", "Pollock" (2020)


Die Katzen-APUs werden häufig gerne vergessen.

[Unicous]

Natürlich ist es halbgar, wenn man RDNA(2) als neueste Technologie hat und nicht nutzt, das mit der Bandbreite ist keine Ausrede, denn eben das soll RDNA ja mitigieren, u.a. durch größere Caches.

Und teuer ist es natürlich auch, denn es ist ein komplett neuer Chip der entwickelt werden musste und wie wir ja mittlerweile wissen, ist es extrem teuer in 7nm und darunter Chips zu entwickeln und herzustellen.
Was denkst du bitte was da für ein Aufwand hintersteckt, Berniyh? Zen3 Kerne reinwerfen und das wars? Das ist kein Lego-Baukasten auch wenn es gerne mal so dargestellt wird.:wink:


Und was bitte ist ein 5K-Portfolio?:freak:

Wenn Rembrandt herauskommt steht dann auch schon RDNA3 in den Startlöchern und man hat es (vermutlich) wieder nicht geschafft, die APU an die Kadenz der CPUs und GPUs anzugleichen. AMD hat leider schon immer eine komische Politik bei den APUs gefahren, sie waren lange Zeit Brot und Butter, aber trotzdem hat man es in Sachen neuester Technologie wie ein Stiefkind behandelt.

[Der_Korken]

Dass man RDNA1 nicht bei den iGPUs nutzen wollte, kann ich verstehen, da Vega in dem kleinen Maßstab eine gute Figur macht und der Software-Stack ausgereifter war. Und wenn RDNA2 wirklich 50% mehr Effizienz bringt, dann wäre RDNA1 den Aufwand wohl nicht wert gewesen. Dass man bei Cezanne aber nicht auf RDNA2 setzt ist schon komisch, da stimme ich Unicous zu. Entweder wirklich ein möglichst günstiges Upgrade (wobei sich gerade im lukrativen Mobilbereich Investitionen lohnen sollten) oder RDNA2 skaliert flächenmäßig nicht gut auf <8 CUs, weil das Frontend deutlich größer als bei Vega ist und nicht ohne Aufwand verkleinert werden kann.

Bezüglich der GPU-Leistung von Cezanne habe ich schon mal irgendwo hier geschrieben: Wäre es denkbar, dass die Vega iGPU den L3-Cache der CPU mitnutzt? Da der jetzt über alle Kerne unified ist, würde ein Mitnutzen des Caches und Vergrößerung auf 16MB (also doppelt so viel Renoir insgesamt) ein paar Speicherzugriffe der GPU auffangen und im GPU-Limit einen netten Speedbump bringen.

[Brillus]

Was mir gerade mal als Theorie für Cezanne durch den Kopf ging: Vielleicht nutzt AMD den "Refresh" mit Zen 3 dazu den Chip mit PCIe 4 Lanes zu bestücken, Renoirs größtes Manko in Laptops scheint ja die abgespeckte Anbindung zu den GPUs zu sein und es wird ja behauptet, dass deswegen keine performanteren Nvidia GPUs eingesetzt werden.

Riecht für mich aber nach einen ziemlich teuren und auch halbgaren "Refresh", da die die GPU bei 8 Vega CUs bleibt und Performancesteigerungen durch höheren im einstelligen Bereich liegen dürften. (Außer AMD schüttelt noch ein streng geheimes leistungssteigerndes Feature aus dem Ärmel, wovon ich nicht ausgehe.:wink:)

Keine Highend NV GPU liegt daran das die OEMs vor 12-18 Monaten(Entwicklungszeit eines Laptops from Scratch) AMD nicht zugetraut haben eine HighEnd CPU zu bringen.

[Berniyh]

Was denkst du bitte was da für ein Aufwand hintersteckt, Berniyh? Zen3 Kerne reinwerfen und das wars? Das ist kein Lego-Baukasten auch wenn es gerne mal so dargestellt wird.:wink:
AMD selbst gibt doch gerne diese Darstellung mit ihrem automatischen Layouting.

Aber letztendlich sehe ich das tatsächlich so: Cezanne wird wohl Renoir mit einem 8er CCX mit unified L3 sein statt 2 4er CCX.
Der Aufwand das umzusetzen dürfte sich tatsächlich halbwegs in Grenzen halten.
Jedenfalls deutlich weniger als eine APU mit RDNA GPU Teil zu erstellen, wofür man überhaupt erst mal eine RDNA Konfiguration mit entsprechend wenig CUs designen muss (die CUs selbst sind ja modular, aber das ganze drumherum muss halt auch passen).
Insofern: ja, ich bleibe dabei ;)

[LasterCluster]

MMn hat die altbackene iGPU von Cezanne folgende Zwecke:

1. Perfekter Übergang von Renoir zu Cezanne. Beide sind FP6, beide haben die gleiche iGPU und damit Treiber. Simpler Refresh von Notebooks und Komplett-PCs.

2. Die schwache iGPU (und alte Plattform) ergibt später einen guten Kontrast zu Rembrandt. Rembrandt=Premium, Cezanne=Mainstream, Lucienne= Budget.

3. Macht die RDNA2 dGPUs atraktiver. Dell plant doch ein Cezanne+N23 Gerät.

Deshalb finde ich

Vielleicht nutzt AMD den "Refresh" mit Zen 3 dazu den Chip mit PCIe 4 Lanes zu bestücken, Renoirs größtes Manko in Laptops scheint ja die abgespeckte Anbindung zu den GPUs zu sein und es wird ja behauptet, dass deswegen keine performanteren Nvidia GPUs eingesetzt werden.


recht plausibel.

[Windi]

Bezüglich der GPU-Leistung von Cezanne habe ich schon mal irgendwo hier geschrieben: Wäre es denkbar, dass die Vega iGPU den L3-Cache der CPU mitnutzt? Da der jetzt über alle Kerne unified ist, würde ein Mitnutzen des Caches und Vergrößerung auf 16MB (also doppelt so viel Renoir insgesamt) ein paar Speicherzugriffe der GPU auffangen und im GPU-Limit einen netten Speedbump bringen.

Halte ich für unwahrscheinlich.
Der Zugriff würde dann ja über den IF laufen, was auch nicht gerade schnell ist.
Außerdem stört man damit die Arbeit im Cache und senkt somit die Leistung der CPU, was wirklich nicht gewollt ist.
Man lässt CPU und GPU lieber getrennt, wenn die GPU mehr Cache benötigt, dann gibt man ihr halt mehr Cache. Aber bitte keinen gemeinsamen L3 Cache. Bei langsamen L4 Cache, der eh schlechte Latenzen hat, könnte man das machen. Aber der wäre kaum schneller als der normale Hauptspeicher, den kann man sich eigentlich sparen.


Was mir gerade mal als Theorie für Cezanne durch den Kopf ging: Vielleicht nutzt AMD den "Refresh" mit Zen 3 dazu den Chip mit PCIe 4 Lanes zu bestücken, Renoirs größtes Manko in Laptops scheint ja die abgespeckte Anbindung zu den GPUs zu sein und es wird ja behauptet, dass deswegen keine performanteren Nvidia GPUs eingesetzt werden.
PCIe 3 ist doch noch keine Bremse.
Intel hat auch nichts besseres und bei denen werden mobile HighEnd Grafikchips verbaut.

Wenn die OEMs das bei AMD nicht machen, dann liegt das eher an den Planungen und der Einkaufspolitik der OEMs.

[Der_Korken]

Der Zugriff würde dann ja über den IF laufen, was auch nicht gerade schnell ist.
Außerdem stört man damit die Arbeit im Cache und senkt somit die Leistung der CPU, was wirklich nicht gewollt ist.
Man lässt CPU und GPU lieber getrennt, wenn die GPU mehr Cache benötigt, dann gibt man ihr halt mehr Cache. Aber bitte keinen gemeinsamen L3 Cache.

Die schlechten Latenzen (sagen wir mal +10ns gegenüber den CPU-Latenzen) wären relativ egal, denn die GPU-Caches dürften auch schon nicht gerade schnell sein und es geht ja hauptsächlich darum, Zugriffe auf den RAM abzufedern. Werden 20% der Anfragen durch den CPU-Cache abgefangen, dann erhöht sich die speicherseitige Performance-Decke um 25% und man könnte durch 25% mehr FLOPs/s auch die Performance entsprchend steigern. Ob das realistisch ist, weiß ich nicht, weil bei GPUs die Datenlokalität vielleicht nicht so hoch ist (z.B. weil große Texturen aus dem RAM gestreamt werden und man somit gar nichts cachen kann). Sonst hätten GPUs schon längst mehr Cache.

Die CPU wird auch nicht unbedingt gestört, denn die GPU greift nur bei starker GPU-Last exzessiv auf den Cache zu. In dem Moment dürfte aber eh ein GPU-Limit herrschen und die CPU nicht so viel zu tun haben. Bei hoher CPU-Last steht die GPU dann eher still und die Kerne haben den Cache für sich alleine.

Ist vielleicht auch totaler Quatsch, es erscheint mir nur naheliegend, wenn man schon so viel CPU-Cache wie in einem ausgewachsenem Desktop hat und dem gegenüber nur eine kleine iGPU.

[amdfanuwe]

Bei den ganzen Betrachtungen sollte man auch nicht vergessen, wann die Chips geplant wurden.
Ist ja alles schon ein paar Jahre her. Da ging es AMD noch nicht so gut und dass ZEN2 solch ein Erfolg wird und die Welt wegen Corona nach Computerleistung giert, hatten sie sicherlich nicht auf dem Plan.
Renoir war ja auch zunächst als 6Core für die U Version gedacht.
Cezanne dann als logische Fortsetzung mit effizienteren ZEN3 Kernen mit 8 Core in 15W.
Ich denke, Cezanne war für den Angriff gegen Intel im Mobile Sektor gedacht.
Das Intel weiter schwächelt und Renoir schon so gut wurde, war damals nicht abzusehen.

[Leonidas]

Renoir war ja auch zunächst als 6Core für die U Version gedacht.


Das war wohl ein Hauptgrund. 8C an CZ sind schwer zu ändern - und schien erstmal eine logische Fortentwicklung, wenn REN mit früher nur 6C geplant war.

[Complicated]

Wenn Cezanne ursprünglich mit den Zen3 Cores 30% Powerbudget sparen sollte gegenüber Renoir, könnte das nach wie vor der Fall sein und deutlich höhere Takte erlauben, bei selbem Corecount innerhalb selber TDP.

[HOT]

Uni
Vermeer soll direkt als Ryzen 5k starten, Cezanne wird sich da direkt einfügen. Renoir bleibt der einzige Ryzen 4k.

[LasterCluster]

Cezanne als Renoir-Nachfolger und Van Gogh als Dali-Nachfolger, nichts zusätzliches.


Lucienne. Soll nah an Renoir sein. Dementsprechend ist Lucienne eher der Kandidat für die Dali-Nachfolge. Also Lucienne könnte sich zu Renoir verhalten wie Dali zu Raven.

Was Van Gogh genau wird ist noch unklar, da es die FFX Sockel bisher noch nicht auf den Markt geschafft haben. Ich vermute Van Gogh wird eher was für Surface-artige Geräte. Also mehr Premium als Budget.

[Berniyh]

Lucienne. Soll nah an Renoir sein. Dementsprechend ist Lucienne eher der Kandidat für die Dali-Nachfolge. Also Lucienne könnte sich zu Renoir verhalten wie Dali zu Raven.
Rembrandt, Warhol, evlt. Rafael und Mero.
(Ja, irgendwas davon wird ggf. auch Zen 4 Desktop sein, aber so 100%ig ist das noch nicht klar. Jedenfalls haben sich die Interpretationen über die letzten Monate stetig geändert.)

[amdfanuwe]

Rembrandt, Warhol, evlt. Rafael und Mero.

Vor ZEN4 könnte es noch einen Aufguss mit DDR5 Interface geben.
2, 4, 8 Core APUs, 16 Core CPU; für embedded mit eigenen Namen; mit DDR4 und 2021 mit DDR5. Da fehlen uns noch ein paar Namen.

[Linmoum]

https://cdn.videocardz.com/1/2020/08/AMD-Ryzen-2020-2022-Roadmap.jpg
https://videocardz.com/newz/amd-ryzen-2021-2022-roadmap-partially-leaks

[Complicated]

Van Goghs Nachfolger soll ja nicht Da Vinci sein, laut videocards (sie hätten bei AMD nachgefragt und es verneint bekommen) - also tippe ich auf Dürrenmatt :biggrin:

[JVC]

Uni
Vermeer soll direkt als Ryzen 5k starten, Cezanne wird sich da direkt einfügen. Renoir bleibt der einzige Ryzen 4k.
Wus ? Zen3 wird Ryzen5000 ?

M.f.G. JVC

[aufkrawall]

Van Goghs Nachfolger soll ja nicht Da Vinci sein, laut videocards (sie hätten bei AMD nachgefragt und es verneint bekommen) - also tippe ich auf Dürrenmatt :biggrin:
Meinst du wirklich Dürrenmatt anstatt Dürer?

[Mortalvision]

D für Degas ;D

[Brillus]

Wus ? Zen3 wird Ryzen5000 ?

M.f.G. JVC
Wenn spät genug im Jahr macht es Sinn. Insbesonders wenn wie teilweise spekuliert 2020 nur der/die Topdogs kommen

[Complicated]

Meinst du wirklich Dürrenmatt anstatt Dürer?
Wieso sollte ich Dürer meinen und Dürrenmatt schreiben?

[Ravenhearth]

https://cdn.videocardz.com/1/2020/08/AMD-Ryzen-2020-2022-Roadmap.jpg
https://videocardz.com/newz/amd-ryzen-2021-2022-roadmap-partially-leaks
Und Raphael auch mit GPU? Aber wieso ist die blau? Vielleicht als extra Chiplet?

[aufkrawall]

Wieso sollte ich Dürer meinen und Dürrenmatt schreiben?
Ich finde in Wikipedia nur einen Dürrenmatt, der gemalt hat, und der ist mir aus dem Deutsch-LK nicht für seine Malerei bekannt. Dir etwa?
Ich hatte auch Kunstgeschichte im Abi, inkls. viel Dürer. Warum sollte man also einen hauptsächlich als Schriftsteller bekannten Kreativen in eine Reihe mit van Gogh oder da Vinci setzen?

[basix]

Dürrenmatt ist für mich ein Schweizer Schriftsteller. Vor allem "Die Physiker" von ihm kann ich empfehlen ;) Geniales Buch über Wissenschaft vs. Verantwortung, welches im Kalten Krieg / Atomzeitalter geschrieben wurde aber auf jedwede Technologie angewendet werden kann. Ist auch in punkto Informationszeitalter und neuerdings AI hochaktuell.

[JVC]

Wenn spät genug im Jahr macht es Sinn. Insbesonders wenn wie teilweise spekuliert 2020 nur der/die Topdogs kommen
Wenn die von 3K gleich auf 5K gehen muss die Performance wirklich gut sein... hab bis jetzt nur Gerüchte dazu gefunden...
(5Ghz? wären schön ^^)

M.f.G. JVC

[Piefkee]

Das D in der Roadmap steht für „Dragon Crest“

[Complicated]

Warum sollte man also einen hauptsächlich als Schriftsteller bekannten Kreativen in eine Reihe mit van Gogh oder da Vinci setzen?
Weil ich den Namen komplizierter fand für die Amis und mir damit einen Scherz erlaubt habe. Daher der Grinsesmiley.

[LasterCluster]

https://cdn.videocardz.com/1/2020/08/AMD-Ryzen-2020-2022-Roadmap.jpg
https://videocardz.com/newz/amd-ryzen-2021-2022-roadmap-partially-leaks

Das ist die Bestätigung, dass Van Gogh nicht der Dali-Nachfolger ist, da mit VG eine komplett neue Spalte angefangen wird. Die Dali-Spalte ist vielleicht die unterste. Interessant ist

Van Gogh is labeled with ‘CVML’ which probably means ‘Computer Vision and Machine Learning’. Thus, the series is likely to focus on an entirely different market than Cezanne.

Es wurde ja schon gesagt, dass VG unter 10 Watt TDP und den neuen FF3 Sockel hat. Tippe hier nach wie vor auf eine komplett neue ULP-Plattform für x86-Tablets/Convertibles (und Handhelds?). Vielleicht ist Mero, der bekanntermaßen eng mit VG verwandt ist, der Semi-Custom-Ableger für Microsoft.

P.S.: VG unterstützt LPD5 vor Cezanne. Das ist ein weiterer Hinweis darauf, dass VG kein reines Budgetprodukt ist.

[basix]

Für mich sieht das nach High-End APU aus. Cezanne mit 8C und Vega 7, Van Gogh mit mehr Cores(?) und RDNA2.

Mit RDNA2 kommt die 4/8bit INT Beschleunigung, Raytracing und eine allgemein schnellere GPU. Würde zu Computervision und ML passen. Für portable Prosumer Geräte sicher nice.

[LasterCluster]

Warum Zen2 für ne High-End APU? Und dann noch Ultra Low Power.

[amdfanuwe]

P.S.: VG unterstützt LPD5 vor Cezanne. Das ist ein weiterer Hinweis darauf, dass VG kein reines Budgetprodukt ist.
Und da DDR4 nicht aufgeführt ist, kommt er wohl auch nicht auf AM4 Desktop.

[Ravenhearth]

Nach High-End sieht das für mich nicht aus:
Van Gogh (VN)
FF3 \ BGA \ 7.5 - 18 watt
Zen 2 \ Navi \ LPDDR5
https://twitter.com/patrickschur_/status/1296819500784979968

[basix]

Habe ich das ULP irgendwo verpasst? OK, vielleicht geht es um eher um Edge Computing und Spielautomaten.

[Berniyh]

Diese Grafik hatten wir doch schon vor Wochen, warum gräbt videocardz das jetzt wieder aus?

Abgesehen bin ich nicht 100%ig davon überzeugt, dass das korrekt ist. Warum ist das so seltsam ausgeschnitten?

Abgesehen davon, kurze Suche ergab, dass CVML wohl typischerweise für "Computer Vision Markup Language" steht. Ob das hier zutrifft … keine Ahnung. Kann auch was ganz anderes sein.

[davidzo]

Interessant finde ich das Van Gogh zwischen Vermeer und Cezanne einsortiert wird. Wenn das low Power / Dali Ersatz ist, dann müsste es doch ganz unten einsortiert werden. Üblicherweise sind die Marktsegmente nach Power sortiert, mit Tablets und ultraportables ganz unten wenn der Desktop oben ist. Oder nach dem ASP der sku, also die teuren ganz oben, tabletchips die eher subventioniert werden müssen ganz unten.
Mit Navi2, LPDDR5 und CVML ist das Featureset aber gegenüber den anderen CPUs erhaben. Wie passt Zen2 dann ins Bild??

Die einzige Erklärung dafür ist dass man eben nur 4 Cores verbaut und dafür die 4C CCX Architektur von Zen2 braucht während die 8 Core Zen3 CCX zu groß gewesen wäre. Vielleicht schaffen es ja trotzdem einige Verbesserungen von Zen3 zurück in die Zen2 CCXs.

Das wäre also eine art Tigerlake von AMD. Fette GPU, LPDDR5, bfloat16+Int8 Beschleunigung in der IGP und ultra low power. Vielleicht hat man sich sorgen über Tigerlake gemacht und einen direkten Gegenentwurf dazu gemacht, bzw. war sich nicht klar ob Renoir/Cezanne auch unterhalb 15W gut skaliert.
Dass Intel letztendlich Tigerlake und 10nm eher richtung high performance ausgelegt hat statt low power um damit gegen renoir noch einen stich zu machen, dürfte eher eine kurzfristige Erkenntnis sein mit der AMD bei der roadmapplanung nicht unbedingt gerechnet hat.

Vielleicht hat man auch einen bestimmten OEM der auf eine bestimmte GPUleistung und CVML Beschleunigung insistiert hat (z.B. Microsoft surface Geräte)

[Piefkee]

Nach High-End sieht das für mich nicht aus:

https://twitter.com/patrickschur_/status/1296819500784979968

Premium Ultrabooks halt...

[LasterCluster]

[...] Oder nach dem ASP der sku, also die teuren ganz oben, tabletchips die eher subventioniert werden müssen ganz unten.

Ergo: VG ist ein Premiumprodukt

Die einzige Erklärung dafür ist dass man eben nur 4 Cores verbaut und dafür die 4C CCX Architektur von Zen2 braucht während die 8 Core Zen3 CCX zu groß gewesen wäre. Vielleicht schaffen es ja trotzdem einige Verbesserungen von Zen3 zurück in die Zen2 CCXs.

Das lässt auch darauf schließen, dass Zen3 zum wesentlichen Teil aus dem Cache und CCX Redesign besteht. Das brauchts für 4c nicht. Und weitere Zen3-Verbesserungen sind vlt aus ULP-Sicht gar nicht so praktisch (wie AVX512?)

[...] Vielleicht hat man auch einen bestimmten OEM der auf eine bestimmte GPUleistung und CVML Beschleunigung insistiert hat (z.B. Microsoft surface Geräte)

Wie gesagt, Mero scheint Semi-Custom von VG zu sein. Könnte gut zu Surface passen.

https://www.igorslab.de/wp-content/uploads/2020/05/Roadmap-Komachi-1024x323.png

[LasterCluster]

Diese Grafik hatten wir doch schon vor Wochen, warum gräbt videocardz das jetzt wieder aus?

Bisher kannten wir nur den Teil mit Warhol

Abgesehen bin ich nicht 100%ig davon überzeugt, dass das korrekt ist. Warum ist das so seltsam ausgeschnitten?


Soll halt nicht zu viel geleakt werden. Vlt kommts ja von AMD selbst. Merkwürdig finde ich eher, dass der Platz vor Warhol beschnitten ist. Ist bei Vermeer nicht schon alles klar?

[Piefkee]

Bisher kannten wir nur den Teil mit Warhol


Soll halt nicht zu viel geleakt werden. Vlt kommts ja von AMD selbst. Merkwürdig finde ich eher, dass der Platz vor Warhol beschnitten ist. Ist bei Vermeer nicht schon alles klar?

Der leaker hat doch gesagt er kann nicht die komplette roadmap leaken...warum auch immer

[Complicated]

Nachdem Samsung AMD-IP für mobile SoCs nutzt, könnte vielleicht ein Semi-Custom x86-Modell die Palette nach oben erweitern für Windows 10 Kunden. Der Versuch nach 6 Jahren mal wieder mit der Galaxy Book Reihe in diesem Segment durchzustarten, scheint mir durch Intels Lieferprobleme ins stocken geraten zu sein. Mir würde es jedenfalls gefallen wenn Samsung in den Surface/Yoga-Markt einsteigen würde mit einer AMD Custom-APU:
https://www.allround-pc.com/news/2020/samsung-is-back-drei-neue-galaxy-book-notebooks

[Berniyh]

Merkwürdig finde ich eher, dass der Platz vor Warhol beschnitten ist. Ist bei Vermeer nicht schon alles klar?
Nicht nur da, sondern auch bei Renoir.

Wirkt auf mich jedenfalls alles ziemlich fishy.

[stinki]

Vielleicht ist der blaue Kasten bei Raphael ein Navi3x Grafik Complex Die.
Falls Navi3x in Memory und Grafik aufgeteilt wird könnte man ja ein Grafik Complex Die mit an das IO Chiplet, das dann als Memory Complex Die fungiert, hängen und hätte dann eine große APU.

Die Frage wäre, wieviele IF Links braucht man für die benötigte Bandbreite? Oder welche andere Verbindung könnte man zwischen IO und Grafik Complex sonst machen?

[LasterCluster]

Nicht nur da, sondern auch bei Renoir.

Wirkt auf mich jedenfalls alles ziemlich fishy.

Ok, jetzt hab ichs kapiert. Videocardz hat 2 Bilder zusammenmontiert. Der obere Teil ist der alte Warhol Leak. Der untere Teil der neue VG Leak von MebiuW:

https://twitter.com/MebiuW/status/1297209968249061381

Hätte wohl besser lesen sollen:

We connected the previous part of the leak with a new one and created a single bigger slide.

[pixeljetstream]

Dürrenmatt ist für mich ein Schweizer Schriftsteller. Vor allem "Die Physiker" von ihm kann ich empfehlen ;) Geniales Buch über Wissenschaft vs. Verantwortung, welches im Kalten Krieg / Atomzeitalter geschrieben wurde aber auf jedwede Technologie angewendet werden kann. Ist auch in punkto Informationszeitalter und neuerdings AI hochaktuell.

Offtopic, zum Thema kann ich „The Dead Hand, by David E. Hoffman„ empfehlen. Hatte das als Hörbuch.

[mboeller]

Abgesehen davon, kurze Suche ergab, dass CVML wohl typischerweise für "Computer Vision Markup Language" steht. Ob das hier zutrifft … keine Ahnung. Kann auch was ganz anderes sein.

google spukt aber "Computer Vision and Machine Learning (CVML)" als erstes aus.

[davidzo]

Allem Anschein nach bleibt man mit van gogh und cezanne auch bei PCIe3.0.

Wozu sonst steht bei Warhol sonst fett PCIe4 und bei den anderen nicht?

[Berniyh]

Vielleicht ist der blaue Kasten bei Raphael ein Navi3x Grafik Complex Die.
Falls Navi3x in Memory und Grafik aufgeteilt wird könnte man ja ein Grafik Complex Die mit an das IO Chiplet, das dann als Memory Complex Die fungiert, hängen und hätte dann eine große APU.
Ja, das war die damalige Spekulation.
Allem Anschein nach bleibt man mit van gogh und cezanne auch bei PCIe3.0.

Wozu sonst steht bei Warhol sonst fett PCIe4 und bei den anderen nicht?
Weil Raphael ggf. schon PCIe 5.0 mitbringen könnte.
Es gibt zwar Spekulationen, dass AMD auf dem Desktop zunächst bei 4.0 bleibt, aber Spekulationen sind halt Spekulationen. ;)

[Leonidas]

Diese Grafik hatten wir doch schon vor Wochen, warum gräbt videocardz das jetzt wieder aus?.


Wir hatten vor Wochen nur ein kleines Teilstück:
https://www.3dcenter.org/news/amd-legt-anscheinend-eine-zen-3-zwischen-generation-zwischen-zen-3-und-zen-4-ein

edit: tooo late

[LasterCluster]

Ich möchte nochmals folgenden Leak vom Mai erwähnen:


Oh，my God！

Cezanne= Zen 3+Vega 7（TSMC N7）

Rembrandt= Zen 3+（ Zen 3 Refresh？） +RDNA 2（TSMC 6nm，DDR5/LPDDR5，USB4，PCIe 4.0）

Van Gogh= Zen 2+RDNA 2（TDP 9W）

Source：Expreview


Bisher hat sich bei Cezanne und Van Gogh alles bestätigt.

[Complicated]

Für die Pro-Schiene könnte USB4 tatsächlich einen möglichst frühen Refresh wert sein, mit Ziel auf Unternehmenskunden.

[HOT]

Vielleicht ist der blaue Kasten bei Raphael ein Navi3x Grafik Complex Die.
Falls Navi3x in Memory und Grafik aufgeteilt wird könnte man ja ein Grafik Complex Die mit an das IO Chiplet, das dann als Memory Complex Die fungiert, hängen und hätte dann eine große APU.

Die Frage wäre, wieviele IF Links braucht man für die benötigte Bandbreite? Oder welche andere Verbindung könnte man zwischen IO und Grafik Complex sonst machen?
Ich denke auch, dass damit RDNA3-Grafik gemeint ist.

Nachtrag: Raphael könnte ne APU sein mit 16C (big/little?). Dennoch wird man mMn bei Raphael N5e einsetzen. Es sieht vielmehr so aus, als würde das Chiplet aus dem Desktop doch wieder verschwinden, ich hätts nicht gedacht. Zen4 wird dann sicherlich erst mal Serverexklusiv als Chiplet kommen in 22 aber eben nicht in den Desktop. Ich nehme an, dass Zen4 enorm wachsen wird und man Zen3 als little-Cores einfach behalten kann. Man könnte so bei Raphael ne RDNA3-APU mit beiden CPU-Kernen basteln, bei der sich die Fläche in Grenzen hält.

Ich nehme an, dass AMD auch einen N6e vorbereitet, einen kostenoptimierten N7e quasi. Damit wird man sicherlich die Konsolen SoCs refreshen und auch Zen3 für Warhol und auch Rembrandt soll ja sowieso in 6nm kommen.

[LasterCluster]

Es sieht vielmehr so aus, als würde das Chiplet aus dem Desktop doch wieder verschwinden, ich hätts nicht gedacht.

Wie kommst du darauf?

[HOT]

Weil RDNA3 zwar den I/O-Bereich abtrennen soll, aber eben trotzdem monolitisch sein soll nach bisherigem Gerüchtestand. Zudem ist es offensichtlich, dass der Performance/Mainstreambereich (also 1 Chiplet) mit APUs ersetzt werden soll. Cezanne macht hier noch nicht ganz den Anfang, aber bei Warhol wird man das schon so machen. Hinzu kommt die Tatsache, dass AMD ebenfalls auf ein big.LITTLE-Konzept setzen wird nach eigener Patentanmeldung, das dürfte bei Zen4 schon der Fall sein.
Ich vermute, dass ein Zen4-Kern erheblich wachsen wird, da man hier erheblich mehr Cache verbauen wird auf allen Ebenen und zudem noch AVX512 und eine 3.FPU hinzukommen könnte. Ein geshrinkter Zen3 dürfte erheblich weniger Platz benötigen und als little-Kern hervorragende Dienste Leisten. Das Ganze ist einfach ne Schlussfolgerung meinerseits aus den bisherigen Informationen. Also würde ich sagen, dass das in etwa so aussehen könnte:

Desktop AM4:
11/20 -> Vermeer (5800/59x0-Serie, 5600X, 5300X) (bisheriges Bixby IOD)
01-03/21 -> Cezanne (5400-57x0-Serie)
2.HJ 21 -> van Goch (5100-5300-Serie)

Desktop AM5:
11/21 -> Warhol (6800/69x0-Serie) alles 2-Chiplet, 4+4 (8) Kerne, 6+6 (12), 8+8 (16) in IA3-Architektur durch neues IOD (der wieder gleichzeitig X670 werden könnte)
01/22 -> Rembrandt (6300-67x0-Serie)

11/22 -> Raphael (7800/79x0-Serie) als große big.LITTLE APU 8 (Zen4)+8 (Zen3) bzw. 6+6
01/23 -> 5nm-Mainstream-APU 4+4 bzw. 4+2 und 2+2


Hinzu käme der erhebliche Vorteil, dass sich die Raphael-APU auch mobil normal nutzen lässt.

https://www.pcgameshardware.de/CPU-CPU-154106/News/Zen-AMD-forscht-Big-Little-Design-zukuenftige-Modelle-Patent-1355815/

[LasterCluster]

Hinzu kommt die Tatsache, dass AMD ebenfalls auf ein big.LITTLE-Konzept setzen wird nach eigener Aussage, das dürfte bei Zen4 schon der Fall sein.

Welche Aussage? Hab ich wohl verpennt

[CrazyIvan]

Naja, gab da eine Patentanmeldung von AMD. Ob und wann das in realen Produkten kommt, steht in den Sternen.

https://www.heise.de/news/Hybrid-CPUs-AMD-Patent-beschreibt-Kombination-aus-kleinen-und-grossen-Kernen-4866158.html

[Der_Korken]

Die hohen IPC-Steigerungen bei Zen 3 deuten für mich eher darauf hin, dass Zen 4 hier nicht nochmal die ganze Architektur umschmeißen wird, sondern sich eher auf "Uncore"-Dinge konzentrieren wird (Die-Stacking). Es kommen ja auch noch DDR5 und ein neuer Sockel dazu und die neue 5nm-Fertigung. Das sind genug Neuerungen, um eine neue Zen-Nummer zu rechtfertigen. Außerdem wissen wir noch gar nicht, wie sparsam Zen 3 wird. Mit der IPC wird eventuell auch der Basetakt sinken bzw. der Verbrauch steigen, sodass sich Zen 2 viel besser als little core eignet. Renoir skaliert ja schon krass weit nach unten mit W/Core.

[HOT]

Also bei Zen4 denke ich eher daran, dass AMD versuchen könnte, den zum Goldstandard für einen Servercore zu machen.

[LasterCluster]

Naja, gab da eine Patentanmeldung von AMD. Ob und wann das in realen Produkten kommt, steht in den Sternen.

https://www.heise.de/news/Hybrid-CPUs-AMD-Patent-beschreibt-Kombination-aus-kleinen-und-grossen-Kernen-4866158.html

Danke. Ist extrem allgemein gehalten. Im Grunde muss es nur einen gemeinsamen Cache für big und little Core(cluster) geben. Interessant ist vielleicht noch, dass GPU Cores nicht ausgeschlossen sind.

Ich kann da aber bei bestem Willen kein Projekt für die nahe Zukunft rauslesen.

[basix]

Also bei Zen4 denke ich eher daran, dass AMD versuchen könnte, den zum Goldstandard für einen Servercore zu machen.

Das grösste Thema wird sicher I/O sein (DDR5, PCIe 5.0, USB 4.0, 10 Gbe, Low Power IF). Aber bei Zen 4 soll ja laut Gerüchten AVX-512 Einzug halten. Evtl. zusammen mit den VNNI, BF16 und wenn wir extrem Glück haben AMX Extensions. AVX-512 wäre schon ein grösserer Umbau.

Edit:
Die Idee über Big Little mit Zen 2 / Zen 3 und Zen 4 als Big Core finde ich eigentlich ziemlich elegant. Design ist verfügbar und validiert, einzig ein Shrink könnte anstehen. 8C mit 1MB L3$ pro Core ist in 5nm etwas kleiner als ~30mm2. Ein 4C CCX in 7nm gerade mal knapp 20mm2 (siehe XBSX und Renoir). Letzteres fände ich vor allem interessant, wenn das IOD in 7nm oder 6nm gefertigt würde. Dann wären die LITTLE-Kerne auf dem IOD und nicht dem CCD-Chiplet. Design schon im selben Node validiert, kein IF Offchip Link nötig und somit sparsamer Betrieb wie bei Renoir denkbar. Für Background Tasks / Office usw. mehr als genug schnell und das Zen 4 Chiplet könnte komplett schlafen gelegt werden inkl. Abschaltung des IFOP Links.

[Brillus]

Die Idee über Big Little mit Zen 2 / Zen 3 und Zen 4 als Big Core finde ich eigentlich ziemlich elegant. Design ist verfügbar und validiert, einzig ein Shrink könnte anstehen. 8C mit 1MB L3$ pro Core ist in 5nm etwas kleiner als ~30mm2. Ein 4C CCX in 7nm gerade mal knapp 20mm2 (siehe XBSX und Renoir). Letzteres fände ich vor allem interessant, wenn das IOD in 7nm oder 6nm gefertigt würde. Dann wären die LITTLE-Kerne auf dem IOD und nicht dem CCD-Chiplet. Design schon im selben Node validiert, kein IF Offchip Link nötig und somit sparsamer Betrieb wie bei Renoir denkbar. Für Background Tasks / Office usw. mehr als genug schnell und das Zen 4 Chiplet könnte komplett schlafen gelegt werden inkl. Abschaltung des IFOP Links.

Sehe ich so weniger Wahrscheinlich.

a) BigLittle um es möglich SW seitig hinzubekommen sollten beide Kerne gleiche Befehlssätze haben, das passt nicht zu den AVX512 die spekuliert werden.

b) BigLittle ist vor allem mobile interessant, da aber ist monolitisch aus Energieeffizients Sicht sinnvoller.