Zen 3, 7 nm, 2020 (Vermeer, Cezanne, Genesis Peak & Milan)

[basix]

Ich denke eher, dass man schon früh >4800er sehen wird. Hynix hat ja schon 6400er mit JEDEC konformen Spannungen (!) gezeigt, also kein OC Modul. Einzig der Preis könnte gesalzen sein.

[SKYNET]

Ich denke eher, dass man schon früh >4800er sehen wird. Hynix hat ja schon 6400er mit JEDEC konformen Spannungen (!) gezeigt, also kein OC Modul. Einzig der Preis könnte gesalzen sein.


hynix zeigte den spass vor 10 monaten... inzwischen dürften die serienmässig produzierbar sein... darum sagte ich ja, 6400er wird ab dem ersten tag verfügbar sein, OC speicher min. 7200er wenn nicht gar jenachdem wie gut der spass zu takten geht bis an die 8000...

die APUs werden sich zumindest freuen :biggrin:

[Isen]

Ich mach mir über die Boards Sorgen... die machen dem schnell einen Strich durch die Rechnung.
Mich graut es regelrecht. War echt nicht schön zu Zen1 Release, trotz B-DIEs die ja einiges erleichtert haben und wie sich das schlussendlich bis Heute entwickelt hat. Ähnlicher Move wie mit Zen + DDR5, ich habe da ehrlich gesagt wenig Vertrauen, was dann die Boards betrifft.

[davidzo]

Ich mach mir über die Boards Sorgen... die machen dem schnell einen Strich durch die Rechnung.
Mich graut es regelrecht. War echt nicht schön zu Zen1 Release, trotz B-DIEs die ja einiges erleichtert haben und wie sich das schlussendlich bis Heute entwickelt hat. Ähnlicher Move wie mit Zen + DDR5, ich habe da ehrlich gesagt wenig Vertrauen, was dann die Boards betrifft.

Da mache ich mir diesmal keine sorgen.
Es gibt keinen Druck von Intel der AMD veranlassen würde das Produkt vor der vollen Marktreife zu releasen. Zudem hat sich der Support der Partner gegenüber dem Zen1 Launch vervielfacht. Bei Zen1 hatte man insgesamt nur ein drittel der Boards und man musste die Partner förmlich überreden um überhaupt was für den Zen1 Launch zu machen. Kein Wunder dass die Produktreife da eher mau ausgefallen ist.
AMD hat außerdem durch die guten Börsenkurse mehr Ressourcen denn je für Production Ramp und Testing, was man ja schön daran sehen kann, wie verhältnismäßig ordentlich schon der Zen2 Launch samt PCIe4.0 Premiere über die Bühne gegangen ist. Da ist noch Luft nach oben, aber im moment steht alles im Zeichen von AMD, dass es nächstes mal noch besser wird.

[robbitop]

Ein Börsenkurs hat keinen Einfluss auf Ressourcen. ;)
Meinst du dass man dank gestiegener Gewinne mehr Kapital und somit auch mehr Budget für RnD (mehr Personal, mehr CAPEX/OPEX budget etc) zur Verfügung hat?

[BoMbY]

IC: As core performance increases, it puts extra stress on the caches inside the core. AMD has done well with respect to cache size and latency, such as the large L2 in the current designs. We now have a situation where your main competitor has increased its L1 cache size by 50%, in exchange for a 25% increase in latency right at the heart of the core, which was a big surprise to us. Can you talk about AMD’s cache design momentum, and your thoughts on this?

MP: As your saw, our Zen design from first gen to second gen has improved our memory hierarchy and associated latencies. We have that focus, and I’m not going to pre-announce what’s in Zen 3, but the cache design is a part of that overall IPC uplift that we talk about, and part of the performance improvement that we focus on every generation. Latency matters for our customers, for sure.


https://www.anandtech.com/show/15268/an-interview-with-amds-cto-mark-papermaster-theres-more-room-at-the-top?utm_source=twitter&utm_medium=social

[Grendizer]

https://www.anandtech.com/show/15268/an-interview-with-amds-cto-mark-papermaster-theres-more-room-at-the-top?utm_source=twitter&utm_medium=social

Eigentlich wollte ich mir nächsten Monat den 3900X kaufen. Aber der 1700X reicht auch noch bis zum Zen 3 Release.

[Nightspider]

https://www.anandtech.com/show/15268/an-interview-with-amds-cto-mark-papermaster-theres-more-room-at-the-top?utm_source=twitter&utm_medium=social
Schönes Interview

Da freut man sich richtig auf die kommenden Jahre.
Glaube bei AMD ist jeder Einzelne hoch motiviert weiter nach vorne zu pushen.

[SKYNET]

Eigentlich wollte ich mir nächsten Monat den 3900X kaufen. Aber der 1700X reicht auch noch bis zum Zen 3 Release.


warum ziehst dir nicht nen 3600, der macht den 1700X durch die bank nass... und mit verkauf musst nur rund 100 draufzahlen ;)

[Grendizer]

Ich geh doch nicht von 8 Kerne auf 6 zurück selbst wenn es performancetechnisch Sinn machen würde, das ist was psychologisches :wink:

[SKYNET]

Ich geh doch nicht von 8 Kerne auf 6 zurück selbst wenn es performancetechnisch Sinn machen würde, das ist was psychologisches :wink:

:ulol:

ich habe ja leider nen coal-sample erwischt, mein 2700X war durch die bank(= anwendungen & spiele die ich nutze) schneller als der 3600er jetzt ;(

mal sehen, hat wer nen 3600X hier in der schweizer bucht drinnen, falsche kategorie und dumme uhrzeit wos endet, evtl. hab ich glück und das wird nen 1:1 tausch mit dem verkauf vom 3600er X-D

[davidzo]

Ein Börsenkurs hat keinen Einfluss auf Ressourcen. ;)
Meinst du dass man dank gestiegener Gewinne mehr Kapital und somit auch mehr Budget für RnD (mehr Personal, mehr CAPEX/OPEX budget etc) zur Verfügung hat?

Das hat schon einen direkten Einfluss. Wenn Miesen zu buche stehen, drängen Aufsichtsrat und Anleger auf Personalkürzungen, was am Ende auch RnD betrifft. Benötigte Aufstockung von Personal in der Evaluierung ist dann nicht so einfach drin.
Wenn Gewinne gemacht werden wird automatisch mehr vom Gewinn reinvestiert, insbesondere wenn der Ausblick extrem gut ist wie jetzt. Wenn die Anleger Aussicht auf kräftige Kursgewinne haben, ist ihnen das viel mehr Wert als eine einzelne Dividende. Und genau diese Aussicht ist der Fall wenn AMD die gegenwärtige Intel Schwäche ausnutzt und weiter rapide Marktanteile erobert. Eine hohe Dividende wird erst gefordert wenn die Wachstumschancen bei hohem Gewinn mehr oder weniger gleich bleiben.

[reaperrr]

https://www.anandtech.com/show/15268/an-interview-with-amds-cto-mark-papermaster-theres-more-room-at-the-top?utm_source=twitter&utm_medium=social

We did have some shortfalls on chips when we first launched our highest performing Ryzens, and that was simply demand outstripping what we had expected and what we had planned for. That wasn’t a TSMC issue at all.
Nochmal als klare Bestätigung, dass AMD nicht zu wenig Kapazität von TSMC bekommen hat, sondern schlicht nicht damit gerechnet hat, dass die Nachfrage nach 12+ Kernen so hoch ausfallen würde.

[gmb]

Interessant auch diese Aussage:


We’re on a 12-18 month cadence, and we believe that is sustainable. It’s what the industry demands from us.


Hier gehen die schon auf 18 Monate. Genau das, was keiner hören will. AMD wird nicht Jahr für Jahr eine neue Generation bringen, 12 Monate sind auf Dauer nicht zu halten.

[Grendizer]

Interessant auch diese Aussage:




Hier gehen die schon auf 18 Monate. Genau das, was keiner hören will. AMD wird nicht Jahr für Jahr eine neue Generation bringen, 12 Monate sind auf Dauer nicht zu halten.

Das ist auch zu schnell. Es verunsichert die potentiellen Kunden, wenn relativ zur guten Verfügbarkeit der aktuellen Generation schon wieder die Infos zur nächsten Generation geleakt werden, die aufeinmal eine 17% besser IPC haben soll.

[robbitop]

Wobei 12-18 Monate nicht zwangsweise 18 Monate sind.

[gmb]

Das ist auch zu schnell. Es verunsichert die potentiellen Kunden, wenn relativ zur guten Verfügbarkeit der aktuellen Generation schon wieder die Infos zur nächsten Generation geleakt werden, die aufeinmal eine 17% besser IPC haben soll.


Das sind natürlich immer optimale Zeiträume, da sind keine Verschiebungen dabei, die es immer geben kann, das kann keiner wissen vorher. Aber selbst wenn alles nach Plan läuft, können es auch 15 oder 18 Monate werden und es ist zwangsläufig ein Jahr ohne neue Generation dabei. Intels tick tock lag damals im Schnitt ja auch eher bei 15 Monate. Zen4 wird ja hier schon in 2021 erwartet, was überhaupt nicht klar ist.

[Linmoum]

Hier gehen die schon auf 18 Monate. Genau das, was keiner hören will. AMD wird nicht Jahr für Jahr eine neue Generation bringen, 12 Monate sind auf Dauer nicht zu halten.1. Was Robbitop sagte.
2. Welche 12 Monate soll AMD halten? Es waren bisher bereits mehr als diese.

[Unicous]

Und kann sich auch auf APUs beziehen. ;)

Papermaster bleibt so vage, aber gmb schafft es trotzdem ein Untergangsszenario zu erschaffen. :rolleyes:

Das ganze Interview ist eigentlich für die Tonne, Cutress versucht vergebens etwas herauszukitzeln, neue Erkenntnisse gibt es so gut wie gar nicht. Meiner Meinung nach Zeitverschwendung.:frown:

[robbitop]

5 Quartale waren es bis dato iirc.

Ja gmb fällt häufig sehr Intel eingefärbt auf.

[gmb]

5 Quartale waren es bis dato iirc.

Ja gmb fällt häufig sehr Intel eingefärbt auf.


90% user in dem Thread fallen häufig sehr Intel eingefärbt auf, aber das scheint doch ja nicht zu jucken. Sieht man ja jetzt schon wieder, da kommt gleich der Beißreflex hoch bei einigen. Und es sind wieder die AMD Boys, die persönlich werden müssen. Du sagst es sind 5 Quartale und dennoch gibt es genügend Träumer auf AMD Seite, die jedes Jahr eine neue Zen Generation erwarten.

[SKYNET]

Das sind natürlich immer optimale Zeiträume, da sind keine Verschiebungen dabei, die es immer geben kann, das kann keiner wissen vorher. Aber selbst wenn alles nach Plan läuft, können es auch 15 oder 18 Monate werden und es ist zwangsläufig ein Jahr ohne neue Generation dabei. Intels tick tock lag damals im Schnitt ja auch eher bei 15 Monate. Zen4 wird ja hier schon in 2021 erwartet, was überhaupt nicht klar ist.

AMD sagte das Zen4 2022 kommt... spricht dafür das zen3 anfang Q4/20 kommt, zen4 dann Q2/2022... --> 18 monate

[Linmoum]

AMD sagte das Zen4 2022 kommtQuelle bitte. Auch, wenn ich eine Vorstellung auf der CES 2022 nicht für abwegig halte.

[robbitop]

90% user in dem Thread fallen häufig sehr Intel eingefärbt auf, aber das scheint doch ja nicht zu jucken. Sieht man ja jetzt schon wieder, da kommt gleich der Beißreflex hoch bei einigen. Und es sind wieder die AMD Boys, die persönlich werden müssen. Du sagst es sind 5 Quartale und dennoch gibt es genügend Träumer auf AMD Seite, die jedes Jahr eine neue Zen Generation erwarten.
Eingefärbtheit bei Firmen/Endkundenprodukten ist generell sinnfrei und albern. Das ist meine Meinung. Bei Sportvereinen ist das vielleicht etwas anderes. ;)

[Unicous]

Deswegen ist es ja so lustig, dass gmb im Glashaus sitzend mit Silizium-Wafern Frisbee spielt.:wink:

[CrazyIvan]

Und kann sich auch auf APUs beziehen. ;)

Papermaster bleibt so vage, aber gmb schafft es trotzdem ein Untergangsszenario zu erschaffen. :rolleyes:

Das ganze Interview ist eigentlich für die Tonne, Cutress versucht vergebens etwas herauszukitzeln, neue Erkenntnisse gibt es so gut wie gar nicht. Meiner Meinung nach Zeitverschwendung.:frown:
Ging mir leider bei der Lektüre genau so. Papermaster bleibt halt bei den Allgemeinplätzen. Auch dass er über TSMC in Anbetracht der insgesamt guten Performance nichts negatives sagt, war klar.

[gmb]

Eingefärbtheit bei Firmen/Endkundenprodukten ist generell sinnfrei und albern. Das ist meine Meinung. Bei Sportvereinen ist das vielleicht etwas anderes. ;)


Also was soll dann so eine Aussage. Du stimmst Leuten wie Unicous zu, die selber extremst eingefärbt sind und hier nur durch persönliche Anfeindungen auffallen. Auf die Stufe willst du dich doch nicht stellen.

[robbitop]

Es ist mir selbst schon mehrfach negativ aufgefallen. Unabhängig von anderen. Eingefärbtheit ist für sachliche Diskussionen hinderlich.

[Unicous]

@gmb

Man kann dich leider nicht ernst nehmen, weil du so weit ausschlägst mit deinen hot takes, dass man es nicht als Spekulation akzeptieren kann. Du hast hier noch kein gutes Haar an AMD gelassen, verteidigst hingegen aber Intels Fauxpas der letzten Jahre bis auf Messers Schneide. Du säst bewusst Zweifel in deinen Posts und interpretierst vage Aussagen fast schon auf Knopfdruck extrem negativ um AMDs Erfolge der letzten Jahre in ein schlechtes Licht zu rücken. Es ist ja nicht so als wärst du sehr subtil dabei, daher ist es ein leichtes das immer wieder aufs Neue anzuprangern. ;)

[Berniyh]

Quelle bitte. Auch, wenn ich eine Vorstellung auf der CES 2022 nicht für abwegig halte.
Quelle gibt es dafür meines Wissens nicht (ist auch noch bissle früh), aber angesichts der Tatsache, dass Zen 4 auf einen neuen Sockel setzt, neuen Speicher verwendet, (wahrscheinlich) einen neuen Fertigungsprozess, neue Technologien (PCIe 5.0) mitbringt wäre es extrem erstaunlich, wenn es bei dem Sprung beim bisherigen Abstand (etwa 14 Monate) bliebe.
Viel wahrscheinlicher ist, dass Zen 4 der Ausreißer nach oben (also z.B. 18 Monate) wird.
Zen 3 würde dann in Q3-Q4/20 landen und Zen 4 in Q1-Q2/22.
Selbst mit 14 Monaten (also dem bisherigen Zeitabstand) wäre man höchstens ganz knapp noch in 2021.

Ist letztendlich eigentlich also einfach nur zu erwarten, dass Zen 4 in 2022 kommt.

[SKYNET]

Quelle bitte. Auch, wenn ich eine Vorstellung auf der CES 2022 nicht für abwegig halte.


google --> "AMD ROADMAP" :wink:

[SKYNET]

Es ist mir selbst schon mehrfach negativ aufgefallen. Unabhängig von anderen. Eingefärbtheit ist für sachliche Diskussionen hinderlich.


wobei AMD für gmb, sowas wie weihwasser für vampire ist. :ulol:

[aufkrawall]

Und es sind wieder die AMD Boys, die persönlich werden müssen.
Oh, welch Maß an Selbstreflektiertheit. ;D

[SKYNET]

Oh, welch Maß an Selbstreflektiertheit. ;D

ja, man muss nur nen faden weiter klicken, da wollte er mir ans bein pissen... bin aber gelassen geblieben... das wäre wie der versuch, paris hilton nicht bitchy aussehen zu lassen. ;D

[LasterCluster]

Quelle bitte. Auch, wenn ich eine Vorstellung auf der CES 2022 nicht für abwegig halte.

Complicated hatte doch folgendes ausgegraben:

Although AMD will release a few more Zen 2-based chips before moving on, the company's next three architecture are already at least in the design stage. To be more specific, we are talking about Zen 3, Zen 4, and even Zen 5. These are not mere rumors as AMD has confirmed that both Zen 4 and Zen 5 are "in the design phase" during the company's Horizon Executive Summit, an event that took place in Rome, Italy.

Another important bit of information that is now set in stone is the fact that AMD Zen 3 is already in the "design complete" status. This means that all the design work is done, the architecture has been locked down already, and the testing and manufacturing stages should follow. Returning to Zen 5, we should add that the first chips based on this next-next-gen architecture are due to arrive in 2022

https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12127814&postcount=486

@Complicated: Wo kommt die Info mit Zen5 denn genau her?

[Complicated]

Offizielle AMD Webseite. Präsentation Horizon Event:
https://www.youtube.com/watch?v=w-4S77RI7LE
Das Zitat war auf Notebookcheck zu finden - sorry, dass der Link gefehlt hat.
https://www.notebookcheck.net/Next-next-gen-Zen-5-architecture-is-already-in-development-confirms-AMD.439837.0.html

[LasterCluster]

Dank dir,
....first chips based on this next-next-gen architecture are due to arrive in 2022 ... klingt für mich so als würden die dann irgendwann 2023 verkauft werden. Dann sollte doch grob der 15 Monatsrythmus passen:
Zen3 Q4 2020
Zen4 H1 2022
Zen5 2023

[Complicated]

Hört doch auf wieder mit diesem 15 Monats-Quatsch. 12-18 Monate. Da kann einer mal 12 Monate und einer mal 18 Monate sein. Der Transit zu 5nm ist sehr schnell und Zen4 könnte wohl schon auch Ende 2021 starten.

AMD fängt 2020 an in 5nm zu produzieren. In 2022 sollen schon erste Chips in 3nm vom Band kommen, von TSMCs neuer Fab (https://www.pcgameshardware.de/CPU-CPU-154106/News/TSMC-mit-3-nm-Fertigungsprozess-im-Aufbau-1335960/).
Fertigungshersteller TSMC wird gut 19,5 Milliarden US-Dollar in die neue Fabrik für das 3-nm-Verfahren stecken und erwartet, dass im Jahr 2022 die neue Fabrik nutzbar sein wird.

AMD muss ja 2021 etwas bereit stehen haben - denn sie müssen da mit Intels EUV-Prozess rechnen. Und ausgerechnet 2021 kein neues Produkt zu bringen würde wohl ein schwerer Fehler sein. Viel eher glaube ich, dass Zen3 und Zen4 eine Weile zeitgleich in zwei verschiedenen Fertigungen den Markt unter sich aufteilen werden um Kapazitäten zu erhöhen, da man ja steigende Lieferzahlen erwartet. 7nm+ wird immer voller durch nachziehende Auftraggeber und in 5nm kann man mit Zen4 auf Intels 7nm EUV Druck ausüben im Servermarkt.

Warum sollte AMD den Vorteil der Chiplets - und damit einhergehende frühe gute Yields in neuen Prozessen - aus der Hand geben? 2020 erste AMD Produkte in 5nm und Zen4 dann erst 2023 im Markt, während Intel 2021 mit EUV erwartet wird? Das klingt nicht nach Lisa Su.

[robbitop]

18 Monate müssen erstmal kommen, um gesetzt zu sein. Bis dato waren es 15 Monate. Passieren kann es aber trotzdem. Ich sehe aber keinen substanziellen zwingenden Anhaltspunkt, der das aufzeigt, dass man davon ausgehen muss.

TSMC performt ja aktuell wie AMD hinsichtlich Execution sehr gut. IIRC hört man von der 5nm Entwicklung auch viel Gutes.

Am Ende interessieren primär Produkte und weniger der Fertigungsprozess.
Ist Zen 3 nicht auch 7nm EUV? Entsprechend ist AMD 2020 auch schon da.
Wenn man weiter so dranbleibt mit den regelmäßigen Innovationen in der uArch wird man dieses Mal Intel zumindest nicht mehr so wegziehen lassen wie 2006 mit Core 2.
Ein guter Zweiter zu sein der nah am ersten ist, ist auch OK. Der Markt ist groß genug. AMD lebt doch aktuell gut mit ihrem Marktanteil.

[mironicus]

Cool, dann bleibt AM4 ja noch bis Ende 2021 aktuell, wenn bis dahin nichts neues kommt. Mit Zen 3 werden sie Intel bis 2022 noch locker in Schach halten können.

[Schnoesel]

Wichtig sind OEMs, Servermarkt und Notebooks.

In Sachen Notebooks wird AMD im Januar wohl erstmal Zen2 bringen und damit abermals Intel mächtig unter Druck setzen können (bis zu 8C/16T ob das sinnvoll ist sei dahingestellt).

Im Servermarkt ist man ja auf dem guten Weg erstmals wieder 2stellig zu werden in 2020 laut eigenen Angaben.

Und die OEMs, ja solange Intel die nicht bedienen kann werden zwangsläufig einige auch AMD anbieten müssen.

Comet Lake kommt ja relativ spät in den Markt und bietet jetzt nichts revolutionäres und wird wohl kein halbes Jahr später Zen3 als Gegner haben.

Aber die DIY Leute braucht man nicht mehr zu überzeugen, die haben sich bereits entschieden:

https://www.computerbase.de/2019-12/hardware-software-umfrage-2019/#abschnitt_fragen_zum_desktoppc

https://i.postimg.cc/XvX6PwmF/1.png

Mal sehen was passiert sollte die letzte Bastion "Gaming" auch noch fallen :biggrin:

[Berniyh]

Der Transit zu 5nm ist sehr schnell und Zen4 könnte wohl schon auch Ende 2021 starten.
Dafür müssten aber sowohl Zen 3 als auch Zen 4 eher in Richtung 12 Monate gehen als die bisherigen 14.
Angesichts der Tatsache, dass Zen 4 einen großen Umbruch bringen wird (Sockel, div. Technologien) ist das doch eher unwahrscheinlich, egal wann die Fertigung seitens TMSC soweit ist …

[basix]

Dank dir,
....first chips based on this next-next-gen architecture are due to arrive in 2022 ... klingt für mich so als würden die dann irgendwann 2023 verkauft werden. Dann sollte doch grob der 15 Monatsrythmus passen:
Zen3 Q4 2020
Zen4 H1 2022
Zen5 2023

Also ich lese das "latter is set to arrive in 2022" eher so, dass Zen 5 2022 kommt. Im Umkehrschluss kommt Zen 4 2021. 5nm HPC geht 2020 in Massenproduktion, extra für AMD. Wieso also 2 Jahre für die Produkteinführung warten?

Ausserdem wird 2021 die Zeit sein, wo die 5 Jahre Lebensdauer der Skylake Server zu Ende sind. Diesen Upgrade-Zyklus sollte für AMD als auch TSMC interessant sein. Deswegen pusht TSMC 5nm HPC ja so extrem und ramped parallel mit dem Mobile Prozess hoch. Für TSMC geht es um nicht weniger als die Chipabsätze des gesamten x86 Marktes.

[LasterCluster]

Hast schon recht. Ich dachte erst an etwas wie engineering samples, aber man sollte 'first chips' wohl nicht zu wörtlich nehmen....
Dann legt AMD aber ein krasses Tempo vor

[Berniyh]

Wieso also 2 Jahre für die Produkteinführung warten?
Weil der Fertigungsprozess halt nicht alles ist.

[basix]

Weil der Fertigungsprozess halt nicht alles ist.

Das ist klar. Aber ich schrieb es ja schon: 5nm HPC wird extra für AMD gepusht, da einziger Kunde momentan. Welche Produkte würde man also zuerst in 5nm auflegen? 500mm2 HPC GPUs? Vielleicht. Aber relativ geringe Stückzahlen. <100mm2 CPU Chiplets? Sehr wahrscheinlich. Riesige Stückzahlen.

Dass CPUs 1 Jahr in der Validierung stecken ist auch klar. Ich meine, das Zen 3 Tapeout war irgendwo Mitte 2019 oder gar früher. 5nm ramped Mitte 2020. Es passt einfach von den Timelines her als auch vom Marktumfeld.

Wieso Marktumfeld? Alte Skylake Server, Exascale Supercomputer, DDR5 / PCIe 5.0 aufgrund immer höher werdenden Datenaufkommen, Next Gen Konsolen Ende 2020 führen zu Hardware Upgrades, Intel soll 2022 was neues in 7nm bringen, usw.

Deswegen sehe ich 2021 als perfekten Zeitpunkt für Zen 4. Weil die Nachfrage da sein wird, und man vor der Konkurrenz am Markt wäre.

Ich mag mich täuschen, aber es gibt gute Gründe für einen 2021 Launch.

[LasterCluster]

Mark Papermaster beschreibt im Interview die Entwicklung von Zen als kontinuierlichen Prozess, bei dem jede Generation einfach die vefügbaren Verbesserungen bekommt. Kurz: Im Grunde kann AMD so viele Generationen bringen wie sie wollen. Bei kürzerer Taktung werden einfach die Unterschiede kleiner.

MP: ..., but what I will say is that we’re not on a tick-tock model. What we’re doing is looking at each generation of CPU and marrying the best process variant that’s out there with the right set of IPC improvements, memory hierarchy, and all the things that we can put in there. We are committed to staying on the best possible pace of improvements each generation that we can. This is a formula that’s working well for us at AMD.

[unl34shed]

Und AMD bekommt niemals das Geld das sie reingesteckt haben wieder ;)
Der 1-1,5 Jahres Zyklus macht schon sinn.

[Zossel]

Und AMD bekommt niemals das Geld das sie reingesteckt haben wieder ;)
Der 1-1,5 Jahres Zyklus macht schon sinn.

Gibt ja auch nicht jede Woche einen neuen Halbleiter-Prozess.

[Akkarin]

Das ist klar. Aber ich schrieb es ja schon: 5nm HPC wird extra für AMD gepusht, da einziger Kunde momentan. Welche Produkte würde man also zuerst in 5nm auflegen? 500mm2 HPC GPUs? Vielleicht. Aber relativ geringe Stückzahlen. <100mm2 CPU Chiplets? Sehr wahrscheinlich. Riesige Stückzahlen.

IBM wird doch mit Sicherheit auch auf 5nm HPC anspringen.

Aber ja, AMD wird wohl mit abstand der größte 5nm HPC kunde sein.

[amdfanuwe]

CPU Chiplets, I/O Chiplets, APUs, GPUs
da kommt schon was zusammen.

[Zossel]

CPU Chiplets, I/O Chiplets, APUs, GPUs
da kommt schon was zusammen.

Und es wird immer dringlicher das TSMC Fabs auf anderen Kontinenten baut.

[basix]

IBM wird doch mit Sicherheit auch auf 5nm HPC anspringen.

Aber ja, AMD wird wohl mit abstand der größte 5nm HPC kunde sein.

Kann sein, dass IBM nachrückt. Momentan werden aber nur 3 Kunden für 5nm genannt: Apple, Huawei und AMD.

Ich vermute, dass AMD auch bei Samsung fertigen wird. Next Gen I/O Die vielleicht?

[Eldoran]

Derzeit schaut es nicht so aus, als ob IBM bei TSMC fertigen wird, die sind gerade von Gf auf Samsung gewechselt.
https://www.nextplatform.com/2018/12/20/ibm-bets-on-samsung-fabs-for-power10-chips/

Und sind nicht die GPUs (etwa von nvidia) normalerweise auf den HPC Varianten von TSMC?
Bei den ganzen ML Chips sowie den Neoverse ARM Serverchips würde ich auch HPC vermuten...

[Gipsel]

Dass CPUs 1 Jahr in der Validierung stecken ist auch klar. Ich meine, das Zen 3 Tapeout war irgendwo Mitte 2019 oder gar früher.Ganz genau. Tapeout war Q2/2019 (zum Zen2-Launch hatte AMD also vermutlich schon die ersten Zen3-Samples). Wenn es keine Probleme gibt, wäre ein Launch ab Q3/20 realistisch.

[Linmoum]

AnandTech: AMD’s products have been on a very regular 12-14 month cadence for the last three years. Should we expect to see Zen 3 this year? In previous CES presentations you’ve shared 12-month roadmaps, but this year you only spoke about Q1 and Q2. Would you like to comment on Zen 3 or what’s coming?

LS: You should expect that we’re going to be very aggressive with the CPU roadmap. We think Zen 2 is the best CPU core out there today, and we’re very proud of it. We’ve completed the family and Zen 3 is doing really well, we’re very pleased about it and you’ll hear more about it in 2020. Rather than ask me the question three times Ian [laughs],let me clear: you will see Zen 3 in 2020!https://www.anandtech.com/show/15344/amd-at-ces-2020-qa-with-dr-lisa-su

Ich denke, dass macht Q3 noch mal ein Stück wahrscheinlicher. Und wenn AMD auch nach Zen3 mit der CPU Roadmap so verfährt, dann kriegt man Zen4 auch noch Ende 2021 unter.

[HPVD]

Lisa Su:
you will see Zen 3 in 2020

im ganzen:
We think Zen 2 is the best CPU core out there today, and we’re very proud of it. We’ve completed the family and Zen 3 is doing really well, we’re very pleased about it and you’ll hear more about it in 2020. Rather than ask me the question three times Ian [laughs], let me clear: you will see Zen 3 in 2020!

https://www.anandtech.com/show/15344/amd-at-ces-2020-qa-with-dr-lisa-su

[HPVD]

gleichzeitig :-)

[Isen]

Für Server sind es zumindest schon 4800
https://benchlife.info/sk-hynix-lpddr5-ddr5-rdimm-4d-nand-nvme-pcie-m2-ssd/

[mironicus]

Wären bei einer Verkleinerung des IO/Die bei Zen3 vielleicht auch genügend Platz für drei Chiplets bei AM4 möglich = also maximal 24 Kerne? Nur um Intel zu ärgern... :D

[basix]

Wären bei einer Verkleinerung des IO/Die bei Zen3 vielleicht auch genügend Platz für drei Chiplets bei AM4 möglich = also maximal 24 Kerne? Nur um Intel zu ärgern... :D

Warte auf Zen 4 für den 24 Kerner ;)

[Thunder99]

Nach dem GHz Rennen ein Kerne Rennen? :freak:

Man sollte nie stehen bleiben, aber ernsthaft was soll mit so vielen Kernen machen? Bis 16 Kerne für die Masse ernsthaft sinnvoll ist vergehen doch bestimmt noch Jahre... . Dann doch lieber den Platz für besseres Nutzen :)

[Complicated]

Es gibt doch schon 32-Kerne bei AMD ohne das IO-Die zu verkleinern.
Der 24-Core nennt sich Threadripper 2970WX (https://www.amd.com/de/products/cpu/amd-ryzen-threadripper-2970wx)

[amdfanuwe]

Dann doch lieber den Platz für besseres Nutzen :)
Und was soll das sein?
Wer die Kerne braucht, ist happy. Ansonsten kann man auch was mit weniger Kernen kaufen und freut sich, dass es die jetzt günstiger gibt.

[Benutzername]

Und was soll das sein?
Wer die Kerne braucht, ist happy. Ansonsten kann man auch was mit weniger Kernen kaufen und freut sich, dass es die jetzt günstiger gibt.

Integrierte Grafik. Spezialisierte KI CHiplets. Das wäre so was mir spontan einfiele.

Ansonsten stimme ich zu: einfach 8c/16t kaufen und freuen ob der niedrigen Preise. Fürs Daddeln sollte das locker die nächsten jahre reichen.

[amdfanuwe]

Integrierte Grafik. Spezialisierte KI CHiplets. Das wäre so was mir spontan einfiele.
Ordentliche IGP scheitert an der Bandbreite und mit KI wissen bisher die wenigsten was anzufangen.
Wäre also für viele verschenkte Fläche, die man doch für mehr Kerne nutzen könnte :-)
Ich bin froh, dass uns AMD mit dem technisch Machbarem beglückt und die 4 Kern Stagnation vorrüber ist.
Sollten neue Anforderungen den Massenmarkt erreichen, wird AMD das sicherlich auch bedienen. Mit VR und KI stehen für die Zukunft noch einige Anforderungen auf dem Plan.

[Thunder99]

Und was soll das sein?
Wer die Kerne braucht, ist happy. Ansonsten kann man auch was mit weniger Kernen kaufen und freut sich, dass es die jetzt günstiger gibt.
Ein Kern ist so stark wie 2 Kerne? Und das Argument Kauf halt das Modell mit weniger Kernen zieht bei mir nur bedingt, da die Hersteller bewusst die kleineren Modelle bremsen wird. Ansonsten gäbe es ja keinen Kaufgrund für die breiter Masse wenn das Kleine Modell so schnell ist wie das Größte ;). Macht AMD und Intel ja schon.

[Berniyh]

Ordentliche IGP scheitert an der Bandbreite
Kommt darauf an was man will.
Wenn die IGP nur dazu dient die Desktop-Darstellung zu machen, dann kann sich das schon lohnen, wenn man dadurch dann die andere GPU (fast) abschalten kann.
Inkl. Video-Decoding (dafür langt die Leistung locker).

Zum Zocken ist so eine IGP natürlich weitgehend untauglich, aber das muss ja auch gar nicht das Ziel sein.

[Isen]

Wären bei einer Verkleinerung des IO/Die bei Zen3 vielleicht auch genügend Platz für drei Chiplets bei AM4 möglich = also maximal 24 Kerne? Nur um Intel zu ärgern... :D

Wozu? Wenn der Core count pro CCX verdoppelt wird, ist auch gleich mehr Masse da zur besseren Wärmeabgabe. Noch mehr so kleine scheißer(hotspots) will ich nicht :D
Und so sehr mag ich Tetris nun auch nicht.

[SKYNET]

Integrierte Grafik. Spezialisierte KI CHiplets. Das wäre so was mir spontan einfiele.

Ansonsten stimme ich zu: einfach 8c/16t kaufen und freuen ob der niedrigen Preise. Fürs Daddeln sollte das locker die nächsten jahre reichen.


bevor man KI im privaten brauch, brauch man eher viele kerne.... nur so nebenbei... starke IGP gibts seit dem 2400G bereits... für encoding ist das ding auch so schon schnell genug, und an mehr leistung muss man theoretisch erstmal nicht hoffen, da bandbreite fehlt.

[S940]

Wären bei einer Verkleinerung des IO/Die bei Zen3 vielleicht auch genügend Platz für drei Chiplets bei AM4 möglich = also maximal 24 Kerne? Nur um Intel zu ärgern... :D
Den IO-Die kannst DU nicht beliebig verkleinern, da man ausreichend große Kontakte auf dem letzten Layer zu den Pins braucht.
Davon ab würde man Intel ganz sicher besser ärgern, indem man als erster ne DDR5-Plattform rausbrächte. Bei dem ganzen Kernwachstum im kleinen Dual-Channel-Sockel könnte das ausnahmsweise auch sogar was bringen (zumindest wenn alle 16+ Kerne eines 3950x Nachfolgers unter Volldampf stehen).

[HOT]

Wird ja sowieso passieren. Zen4 bringt sehr sicher DDR5 in Desktop und Server, Intel ist ja sowohl mit Alder Lake als auch mit Saphire Rapids erst 2022 soweit.
Cooper Lake macht ja erst mal offenbar aufgrund eines schweren Fehlers ne 3 Monate Ehrenrunde (Respin), Intel verschob unlängst Icelake SP auf 2021 (was ja eh nur Formsache war, da das ja definitiv dieses Jahr eh nicht mehr geklappt hätte) und Saphire Rapids ist ja 10nm++, da kann eigentlich erst nach Alder Lake S soweit sein, also definitiv erst weit in 2022. Die haben sich mit ihren Roadmaps einen zusammgelogen, bin mal gespannt wie das weitergeht.

[Leonidas]

Hatte Intel nicht zu den Quartalszahlen Cooper Lake auf H1 und Ice Lake SP auf Jahresende genannt?

[dildo4u]

Er meint vermutlich diese Gerüchte.

https://www.computerbase.de/2020-01/intel-xeon-server-cpu-cooper-ice-lake/

[Hammer des Thor]

Nach dem GHz Rennen ein Kerne Rennen? :freak:

Man sollte nie stehen bleiben, aber ernsthaft was soll mit so vielen Kernen machen? Bis 16 Kerne für die Masse ernsthaft sinnvoll ist vergehen doch bestimmt noch Jahre... . Dann doch lieber den Platz für besseres Nutzen :)


Das hat man mir 2009 beim Phenom II X4 auch gesagt, dass diese Unsinn seine da doch keine Consumer-Software die 4 Kerne nutzen kann. Wenn man in so eine CPU investiert dann will man die auch viele Jahre nutzen und sich nicht schon wieder in 2 Jahren nen neues System kaufen!

[Korvaun]

Ich glaube 16 cores(+SMT) wird bei ZEN3/4 das Maximum für den Consumermarkt bleiben. Mehr ist einfach für die Verkaufsspanne der Chips komplett unnötig. Wer mehr will/braucht -> Threadripper mit entsprechendem Aufpreis.

Einzig wenn Intel wieder aufschließt (was Kernanzahl betrifft) in 2021/22 könnte sich das ändern, wäre dann aber nur der Konkurrenz geschuldet und nicht dem wirklichen Bedarf.

[HOT]

Er meint vermutlich diese Gerüchte.

https://www.computerbase.de/2020-01/intel-xeon-server-cpu-cooper-ice-lake/
Intel tut ja immer noch so, als wenn die Dinger parallel laufen würden :freak:
Absolut albern. Das war vielleicht mal so gedacht, man wollte sicherlich mal Icelake SP als kleinere Variante in normalen 10nm nebenher laufen lassen, aber offensichtlich gibts ja seit 2019 auch Icelake SP als große Variante. Also mMn ist die Stratiegie gewechselt worden aufgrund der ganzen Verzögerungen. Ich würd mal mit einem Launch von Icelake SP so Anfang bis Mitte 2021 sehen. Erst kommt Tigerlake in 10nm+, dann wird eben Icelake SP auch in dem Prozess folgen. Da ja keine hohen Takte im Server gebraucht werden, kann man ja auch alles mit Icelake SP ersetzen. Das ist eben ein bisschen wie bei Broadwell EX damals.

[basix]

Ich glaube 16 cores(+SMT) wird bei ZEN3/4 das Maximum für den Consumermarkt bleiben. Mehr ist einfach für die Verkaufsspanne der Chips komplett unnötig. Wer mehr will/braucht -> Threadripper mit entsprechendem Aufpreis.

Zen 3 wird definitiv bei 16C bleiben. Wenn bei Zen 4 in 5nm ein Chiplet mehr Kerne haben sollte, werden im Desktop auch mehr Kerne kommen. Vielleicht zeitlich versetzt wie 3900X vs. 3950X. Dank DDR5 wäre auch die Speicherbandbreite für so viele Kerne wieder OK. Die Frage ist nur, ob die Kerne pro Chiplet hochgehen oder mehr Chiplets die Zukunft sind. Ich tippe auf ersteres, weil schon beim Matisse CCD mit 74mm2 mussten sie den Ball Pitch von 150um auf 120um oder 130um reduzieren. Den geringeren Pitch haben anscheinend nur 2 Hersteller auf der ganzen Welt im Griff. Deswegen machn noch kleinere Die keinen Sinn, weil einfach nicht günstig herstellbar.

Deswegen tippe ich bei Zen 4 auf 12 Core Chiplets, das passt ungefähr mit der höheren Packdichte zusammen. Achtung: Logikpackdichte steigt um +80%, SRAM Packdichte aber nur um +30% 7nm vs. 5nm. Je nach Flächenverteilung SRAM vs. Logik bekommt man deutlich weniger als +80% erhöhte Packdichte. Und Zen 2/3 hat sehr viel SRAM vs. Logik Anteil ;)

[HOT]

Zen4 wird sicherlich auf 10 Kerne aufstocken. Das würde gut zur Chiplet-Größe in 5nm passen mMn und dürfte das thermische Budget nicht sprengen. 12 gibts sicherlich noch nicht und mit 8 hätte man bei 5nm sicherlich Spielraum liegen gelassen. Ich wette auf 10.
Bei Zen3 ist es bekannt, dass es bei 8 bleibt, nur die CCX werden abgeschafft.

[Gipsel]

Deswegen tippe ich bei Zen 4 auf 12 Core Chiplets, das passt ungefähr mit der höheren Packdichte zusammen. Achtung: Logikpackdichte steigt um +80%, SRAM Packdichte aber nur um +30% 7nm vs. 5nm. Je nach Flächenverteilung SRAM vs. Logik bekommt man deutlich weniger als +80% erhöhte Packdichte. Und Zen 2/3 hat sehr viel SRAM vs. Logik Anteil ;)Die Möglichkeit von 12C-Chiplets für Zen4 hatte ich vor einer Weile schon mal angesprochen. Zum Jahreswechsel 2021/2022 (vorher werden wir Zen4 wohl kaum sehen) sind 12 Kerne dann auch vollkommen okay. Da ja mit Zen3 offenbar 32MB unified L3 für 8 Kerne kommen, könnte bei Zen4 der (dann doch wahrscheinlich weiterhin unified) L3 entweder gar nicht oder nur moderat (48MB?) wachsen, damit ein 12C-Chiplet in 5nm ungefähr bei gleicher Größe wie heute bleibt. Paßt aus meiner Sicht eigentlich ganz gut (wenn AMD Zen3 und Zen4 nicht total aufbläht, im Moment sind die Zen2-Kerne ja noch relativ kompakt).

[Tesseract]

ich könnte mir gut vorstellen, dass zen 4 gleich 16 (2x8) pro chiplet bekommt um epyc höher skalieren zu können und man im consumerbereich unterhalb von 12 cores einfach weiterhin zen 3 zum neuem IO core bekommt (ähnlich den APUs momentan).

[KarlKastor]

Unterhalb von 12 Kernen kann auch einfach die APU übernehmen.

[Berniyh]

Unterhalb von 12 Kernen kann auch einfach die APU übernehmen.
Nur, wenn die eine vernünftige Anbindung an GPU und SSD hat.

[Tesseract]

eher nicht. 6-8 cores wird ~2021-2022 immer noch der bereich für die breite masse sein, da will man wohl kaum den iGPU-ballast mitschleppen sondern maximale kosteneffizienz und dafür bietet sich ein bis dahin supergünstiger, ausgereifter zen 3 den man in großen stückzahlen hat definitiv an.

[basix]

@HOT:
10 Kerne wären ebenfalls eine Möglichkeit. Das wird aber meiner Meinung nach nur kommen, wenn sie den L3 auf 6MB/Core aufblähen. Sonst wird der Die zu klein (ausser sie blähen wie Gipsel sagt den Core auf - NPU anyone? :D).

Wenn ich das Handgelenk mal Pi abschätze:

Zen 2: 8 Core @ L3 4MB/Core = 74mm2
Zen 3: 8 Core @ L3 6MB/Core = 75-80mm2
Zen 4: 10 Core @ L3 6MB/Core = 75mm2
Zen 4: 12 Core @ L3 4MB/Core = 75mm2
Zen 4: 12 Core @ L3 6MB/Core = 90mm2


Meiner Meinung nach wird es irgendwas aus der oberen Liste. Die 75mm2 scheinen aber so eine Art Konstante für das Chiplet zu werden. Irgendwie eine Art natürliche Untergrenze.

eher nicht. 6-8 cores wird ~2021-2022 immer noch der bereich für die breite masse sein, da will man wohl kaum den iGPU-ballast mitschleppen sondern maximale kosteneffizienz und dafür bietet sich ein bis dahin supergünstiger, ausgereifter zen 3 den man in großen stückzahlen hat definitiv an.

Die Frage ist, ob eine 150mm2 APU in 7nm günstiger ist als ein 75mm2 Chiplet + 120mm2 I/O Die. Wenn ich schätzen müsste, nehmen sich die zwei Lösungen wohl nicht viel, da das Packaging der APU günstiger ist. Ein zweiter Punkt ist die Anzahl 7nm Wafer sowie das GloFo Wafer Agreement, hier hätte die Chiplet Lösung einen Vorteil

[B@ndit]

Ich halte Chiplets mit 16 Cores, d.h. 2x8-Core-CCX, auch für wahrscheinlicher. Das Redesign eines CCX mit neuer Coreanzahl ist vermutlich relativ aufwendig und es wird zunehmend schwierig hier gute Latenzen aufrecht zu erhalten. Ich bin schon bei Zen3 gespannt mit welcher Topologie AMD die Kerne verbindet.

Mit 6 oder 8 dieser 16-Core Chiplets könnte man dann im Serverbereich 80 oder 96 Kerne verbauen. Für den Desktop hätte man 12 und 16, sowie darunter die APU mit 8 Kernen. Da man schon bei Renoir die iGPU eher klein belassen hat und damit auch eine vernüftige Die-Size hinbekommt, vermute ich, dass man dabei bleibt und eine größere integrierte GPU höchstens irgendwann als Custom- oder Multi-Chip-Lösung anbietet.

[Tesseract]

Die Frage ist, ob eine 150mm2 APU in 7nm günstiger ist als ein 75mm2 Chiplet + 120mm2 I/O Die. Wenn ich schätzen müsste, nehmen sich die zwei Lösungen wohl nicht viel, da das Packaging der APU günstiger ist. Ein zweiter Punkt ist die Anzahl 7nm Wafer sowie das GloFo Wafer Agreement, hier hätte die Chiplet Lösung einen Vorteil

da kommen noch mehr aspekte dazu:

- Zen 3 chiplets kann man in massen produzieren bevor DDR5-APUs bzw. DDR5-IO-dies bzw. Zen 4 chiplets bereit für die massenproduktion sind oder noch keine guten yields haben. (sprich: geringes paper-launch risiko)
- je nach nachfrage und verfügbarkeit von DDR5 kann man die produktion leichter anpassen und hat ein geringeres risiko auf vielen chips sitzen zu bleiben
- 6-8 core modelle mit IO-die bieten die möglichkeit den IO-die für 12+ cores besser zu binnen
- kein zeitdruck die APU zu einem bestimmten zeitpunkt fertig zu haben bzw. ein chip weniger im jeweiligen entwicklungsabschnitt (für AMD wahrscheinlich der wichtigste punkt)

[HOT]

Unterhalb von 12 Kernen kann auch einfach die APU übernehmen.
Geht aus verschiedenen Gründen nicht. Da ist immer zu viel Kompromiss im Spiel. Außerdem besteht die Möglichkeit, dass auch die APU irgendwann Chiplet-basiert wird.

12 oder gar 16 Kerne sind zu viel für ein 5nm-Chiplet mMn zumal ja die Kerne auch deutlich fetter werden mit Zen3. Zudem muss man bedenken, dass man bei Zen4 wieder deutlich mehr Cache sehen wird, allein aus Hotspot-Gründen. Alles in Allem ist 12 Kerne einfach zu optimistisch finde ich.
Mit Aufheben der CCX wird es zudem möglich 10 Kerne zu verbauen ohne sonst irgendwelche Kompromisse eingehen zu müssen. Man könnte Genoa also problemlos dann mit 80 statt 64Kernen bauen, Top-Dog im Desktop hätte 20 Kerne und der 5700X wäre mit 10 Kernen ebenfalls ein Upgrade. Es spricht einfach alles für 10 Kerne.

Eine HOT-Prognose noch zum Abschluss:

2020 Zen3: 8C N7+, 32MB L3$, I/O in 12LP+, DDR4, PCIe4, AM4
2021 Zen4: 10C N5, 80MB L3$, I/O mMn ein 10nm-Derivat oder N6, DDR5, PCIe5, AM5
2022 Zen5: 10C N5P, 80MB L3$, I/O mMn ein 10nm-Derivat oder N6, DDR5, PCIe5, AM5
2023/4 Next-Gen-Core (post-Zen-Ära): 12C N3, I/O unbekannt, AM5

[Nightspider]

Bin mal gespannt ob wir heute Abend einen kleinen Info-Happen zu Zen3 bekommen werden.

[BoMbY]

Am 5. März ist wieder ein FAD (http://ir.amd.com/events/event-details/financial-analyst-day-2020). Wenn dann würde ich dort etwas mehr erwarten.

[Brillus]

Bin mal gespannt ob wir heute Abend einen kleinen Info-Happen zu Zen3 bekommen werden.

Was ist heute Abend?

[basix]

Was ist heute Abend?

Q4/2019 Quartalszahlen werden veröffentlicht

[reaperrr]

Meiner Meinung nach wird Zen4 die 5nm primär für mehr Cache, ein paar andere IPC-Verbesserungen, mehr Takt und schlicht kleinere Chiplets nutzen.
Heißt für mich auch, es bleibt bei 8 Kernen je CCD, nur wahrscheinlich mit 48 MB L3.

Stattdessen werden dafür vermutlich 12 davon in Epy-Gen4 verbaut. Selbst 12 CCDs bräuchten immer noch 4 IF-Anbindungen weniger als Rome, sehe da also nicht das Problem.

Mehr als 8 Kerne in einem CCD zu verbauen halte ich sogar für Zen5(+) eher für unwahrscheinlich.
Wenn man nicht zum CCX-Konzept zurück will, würde das den Verdrahtungsaufwand für die Kerne untereinander weiter hochtreiben.
Und bevor man in einem Chiplet zwei CCX à 8C verbaut, kann man die CCDs auch gleich bei 8C belassen, macht dann für die Perf keinen Unterschied, für die Zahl der IF-Links auch nicht und für die Yields hat es nur Vorteile.

Gehe daher davon aus, dass Zen5 eher die Zahl der CCDs für Epyc nochmal auf dann 16 hochschrauben wird.

Zusammengefasst, mMn werden Zen4 und 5 so aussehen:

Zen4: weiter 8C-CCD, 48MB L3 je CCD, ~8-10% mehr IPC als Zen3, ~300 MHz mehr Takt, Epyc mit 12 CCDs (96C)
Zen5: weiter 8C-CCD, 64MB L3 je CCD, ~15% mehr IPC als Zen4, ~200 MHz mehr Takt, Epyc mit 16 CCDs (128C)

[Zergra]

Sehe jetzt für den Desktop auch keinen großen Vorteil. Viele sind gerade auf 6/8 Kerne gewechselt und werden in zwei Jahren bestimmt nicht auf 16 wechseln. Sehe da keine Vorteile.

[HOT]

reaperrr
AMD hat ja schon offiziell geteasert, dass es mehr Kerne geben wird.

[basix]

Bezüglich mehr Kernen: Spielt hier die SW nicht auch eine grosse Rolle, was das beste wäre? 10 Cores ist irgendwie krumm. 12C macht mMn mehr Sinn. 12C ergäbe 3x CCX --> SW Optimierungen für Zen 1/2 können beibehalten werden, wo man Daten pro CCX halten will - 4C Clustering von Workloads. Weniger relevant aber wer weiss: 12C wäre ebenfalls das doppelte von heute relativ weit verbreiteten 6C in Desktop und Workstation Notebooks.

[ChaosTM]

16 Kerner um <500 bitte sonst zahlt es sich nicht wirklich aus. 8/16 wird auf Jahre der neue SweetSpot sein..

[ShinyMcShine]

16 Kerner um <500 bitte sonst zahlt es sich nicht wirklich aus. 8/16 wird auf Jahre der neue SweetSpot sein..

Von meinem jetzigen System werde ich erst umsteigen, wenn genau das der Fall ist. 16 Kerne für unter 500€, dazu dann 64GB RAM und ein neues Brett. Vorher wird weder Intel noch AMD Kohle von mir sehen (außer, es verreckt was :aufholzklopf: ).

[SKYNET]

16 Kerner um <500 bitte sonst zahlt es sich nicht wirklich aus. 8/16 wird auf Jahre der neue SweetSpot sein..

wird mit sicherheit kommen als non-X version... aber ob das schon mit zen3 passiert, wage ich zu bezweifeln, denke vor zen4 passiert das nicht.

[SKYNET]

Von meinem jetzigen System werde ich erst umsteigen, wenn genau das der Fall ist. 16 Kerne für unter 500€, dazu dann 64GB RAM und ein neues Brett. Vorher wird weder Intel noch AMD Kohle von mir sehen (außer, es verreckt was :aufholzklopf: ).

"ups, sorry, mir ist meine cola über dein rechner gelaufen" ;D

[Berniyh]

Bezüglich mehr Kernen: Spielt hier die SW nicht auch eine grosse Rolle, was das beste wäre? 10 Cores ist irgendwie krumm. 12C macht mMn mehr Sinn. 12C ergäbe 3x CCX --> SW Optimierungen für Zen 1/2 können beibehalten werden, wo man Daten pro CCX halten will - 4C Clustering von Workloads. Weniger relevant aber wer weiss: 12C wäre ebenfalls das doppelte von heute relativ weit verbreiteten 6C in Desktop und Workstation Notebooks.
Für die meiste Software dürfte es völlig unerheblich sein, ob es sich bei der Anzahl Cores um ein Vielfaches einer bestimmten Zahl handelt.
Abgesehen davon fällt die Aufteilung in CCX mit Zen 3 laut Gerüchten eh weg.

[basix]

Wenn ich x-Instanzen einer Workload am laufen habe, welche auf 4C Locality optimiert wurde, kann man bei einem 12C CCX das 1zu1 ummappen. Immer noch 3-Instanzen mit 4C Locality mit faktisch Null SW Anpassungen. Bei 10C geht das nicht, das ist mein Punkt.

Es gibt sicher einige Abwendungen, welche mit solch einer Locality Optimierung implementiert wurden. Sobald man das CCX verlässt, steigt die Latenz ja drastisch.

[Berniyh]

Wenn ich x-Instanzen einer Workload am laufen habe, welche auf 4C Locality optimiert wurde, kann man bei einem 12C CCX das 1zu1 ummappen. Immer noch 3-Instanzen mit 4C Locality mit faktisch Null SW Anpassungen. Bei 10C geht das nicht, das ist mein Punkt.
Wie oft ist das der Fall? Gibt es das denn überhaupt?
Dazu sind 10C und 18C viel zu häufig in der Realität anzutreffen als dass man sowas machen würde.

Und wenn, dann handelt es sich um Spezialanwendungen bei denen man das eben auf die neue Architektur ummodelt.

[basix]

Ich bin kein SW-Entwickler (zumindest nicht auf dieser Ebene) und kann dir das nicht beantworten. Dennoch sprach Mark Papermaster von SW-Optimierungen, welche man alle von Zen 1 auf Zen 2 mitnehmen könne. Und ein Teil davon wird sicher die Aufteilung in CCX beinhalten. Ob das jetzt eine explizite Stückelung in 4C bedeutet oder einfach (und besser) das CCX als Kerngruppe definiert worin man sich vorteilhafterweise bewegen soll, das ist eine gute Frage. Mit 12C wäre mMn die Art der Optimierung egal und es würde sauber laufen. Wenn man aber SW so optimiert hat, sodass sie in der 4C Stückelung optimal funktionert, dann sind 10C suboptimal.

Und du sprichst von ummodeln: Wäre doch schön, wenn man das eben in keinem Fall machen müsste ;)

Es gibt ja eh mehrere Varianten: 10C, 12C, mehr Chiplets. Letzteres halte ich für unwahrscheinlich. 10C als möglich und 12C als Favorit.

[Berniyh]

Ich bin kein SW-Entwickler (zumindest nicht auf dieser Ebene) und kann dir das nicht beantworten. Dennoch sprach Mark Papermaster von SW-Optimierungen, welche man alle von Zen 1 auf Zen 2 mitnehmen könne.
Ich denke da geht es eher um SMT und Optimierungen am Scheduler.
Und ein Teil davon wird sicher die Aufteilung in CCX beinhalten. Ob das jetzt eine explizite Stückelung in 4C bedeutet oder einfach (und besser) das CCX als Kerngruppe definiert worin man sich vorteilhafterweise bewegen soll, das ist eine gute Frage. Mit 12C wäre mMn die Art der Optimierung egal und es würde sauber laufen. Wenn man aber SW so optimiert hat, sodass sie in der 4C Stückelung optimal funktionert, dann sind 10C suboptimal.
Die innere Aufteilung ist für so einige Software sehr wichtig. Daher wird in manchen Talks auch sehr viel Wert auf die Definition, Anzahl und Größe der Numa Nodes und Level gelegt.
Das war z.B. auch ein wesentlicher Punkt beim Vergleich Zen 1 -> Zen 2 -> Zen 3, denn mit jedem Schritt entfällt hier ein Numa Level.
Dort spielt die Topologie des Prozessers eben eine sehr große Rolle (wobei das eher im Serverbereich entscheident ist, aber Desktop aber so gut wie gar nicht).
Dennoch: auch hier geht es nicht um 4C Stückelungen, sondern eher darum wie viele Gruppen von Cores es gibt und wie man Threads auf diesen verteilt.
Ob diese Gruppen dann jeweils 4C, 5C oder 8C enthalten ist dann wieder ziemlich egal.
Also die Performance ändert sich natürlich schon, wenn mehr Cores da sind, aber es gibt keine prinzipiell "ungünstigen" Konfigurationen.

Ich würde sogar soweit gehen zu behaupten, dass wenn das bei einer Software der Fall wäre, dann wäre das ein fehlerhaftes Konzept (wenn nicht gar ein Bug) in dieser Software.

[basix]

Ob diese Gruppen dann jeweils 4C, 5C oder 8C enthalten ist dann wieder ziemlich egal.
Also die Performance ändert sich natürlich schon, wenn mehr Cores da sind, aber es gibt keine prinzipiell "ungünstigen" Konfigurationen.

Ich würde sogar soweit gehen zu behaupten, dass wenn das bei einer Software der Fall wäre, dann wäre das ein fehlerhaftes Konzept (wenn nicht gar ein Bug) in dieser Software.

Beim letzten Punkt stimme ich dir absolut zu ;) Ich vermute aber, dass es sicher Software gibt, welche darauf reagieren werden.

Ich habe es vor 1-2 Seiten geschrieben: 10C @ 6MB L3 wäre von der Die Size her vermutlich in etwa so gross wie ein CCD heute ist. 12C @ 6MB L3 wäre grösser und 12C @ 4MB L3 wieder etwa 75mm2 aber ein Rückschritt bei Cache/Core (ausgehend von den 32+ MB auf der einen gleakten Folie). Wenn 10C @ 6MB L3 die optimale Kosten/Performance bietet wird das vermutlich AMDs Weg sein. Wenn sie auf die Kacke hauen wollen, kommen 12C. Wenn 10C @ 6MB L2 von der Fläche her zu klein wären, würde man trotzdem auf 12 Cores gehen. Wenn sie es ganz anders machen und mehr Chiplets kommen, erübrigt sich unsere Diskussion :D

Edit:
Mir kam noch eine Idee bezüglich der 32+MB. Was wäre, wenn AMD den L2$ auf 1MB aufbohrt, den L3$ auf 5MB pro Core sowie den L3$ von exklusiv auf inklusiv umstellt? Das wäre eine recht grosse Änderung am Cache System, würde aber die Inter-Core Kommunikation vereinfachen. Evtl. hilft das beim auf 8C vergrösserten CCX. Die effektiv verfügbaren L3$/Core sowie CCD Grösse wäre etwa gleich wie bei Zen 2.

[Nightspider]

Sehe ich auch so gehe so von 10-20% mehr aus 5-10% Takt 0-10% IPC( mit paar ausreissern nach oben wegen unified L3 Cache).

Für Zen 3 wurden schon mehr als 15% IPC Anstieg angekündigt. Dazu kommen bestimmt 5% mehr Takt.

[Der_Korken]

Für Zen 3 wurden schon mehr als 15% IPC Anstieg angekündigt. Dazu kommen bestimmt 5% mehr Takt.

Wo wurde das angekündigt? Es gab Gerüchte über "high teens IPC gains" und AMD hat gesagt, dass die Performancesteigerung "what you expect from a new architecture" ist, aber das heißt noch nicht, dass die IPC-Steigerung größer als die von Zen 2 sein wird.

[HOT]

Es gab entsprechende Meldungen. 7% mehr Int-Leistung und 50% mehr FP-Leistung (eine FPU mehr). AMD macht da 17% daraus. Wieviel davon hängen bleibt sehen wir dann. Aber es ist schon klar, dass Zen3 nicht ohne ist. Diese Zen3-ist-ein-Zen2+-Theorie ist jedenfalls absolut haltlos, das ist schon sehr viel neues.

[Nightspider]

War der Wortlaut nicht dass die Erwartungen übertroffen und die IPC stärker gewachsen ist als bei Zen 2?

Dazu setze ich mal tief an und erwarte 200 MHz mehr dank EUV, was etwa 5% entspricht.

[reaperrr]

War der Wortlaut nicht dass die Erwartungen übertroffen und die IPC stärker gewachsen ist als bei Zen 2?

Dazu setze ich mal tief an und erwarte 200 MHz mehr dank EUV, was etwa 5% entspricht.
So in etwa.

Wobei ich erwarte, dass AMD allein schon aus Marketinggründen den maximalen SC-Turbo des Topmodells auf 5 GHz setzen wird, selbst wenn der dann in der Praxis nur selten anliegen sollte.

[basix]

Wobei ich erwarte, dass AMD allein schon aus Marketinggründen den maximalen SC-Turbo des Topmodells auf 5 GHz setzen wird, selbst wenn der dann in der Praxis nur selten anliegen sollte.

Theoretisch ja. Aber die negativen Berichte und Usermeinungen zum Boost Thema wie bei Matisse (in meinen Augen blödsinnig da irrelevant auf die Performance) will man aber sicher nicht wiederholen. Dann lieber safe auf 4.8GHz und die 5.0GHz bei 5nm, DDR5, AM5 und PCIe 5.0 auspacken ;)

[Nightspider]

Müsste die Streuung zwischen den Chips und zwischen den Kernen selbst durch die deutlich präzisere EUV Fertigung nicht sogar geringer werden?

[basix]

Müsste die Streuung zwischen den Chips und zwischen den Kernen selbst durch die deutlich präzisere EUV Fertigung nicht sogar geringer werden?

Würde ich auch schätzen, aber die Toleranzen sind immer noch hoch. Nicht umsonst paart AMD beim 3950X nur 1x Höchsttakt-Chiplet mit 1x effizienten Chiplet. Und wehe, es reicht dann nur für 4950-4975 MHz Boost ;)

Die grössten Unterschiede kamen bei Matisse meines Wissens nach ausserdem von den MoBos und deren Umsetzungen und nicht der CPU selber.

[JVC]

Nicht umsonst paart AMD beim 3950X nur 1x Höchsttakt-Chiplet mit 1x effizienten Chiplet.

Aus diesem Grund hab ich noch immer keinen Zen2 ...
Würde für 2 Topp-Chiplets sogar mehr zahlen, aber gibt's ja nicht.

In meiner "Not" kauf ich noch nen 3800X (oder gar keinen Zen2).
Bei Zen3 geh ich auf jeden Fall in die Vollen -> 16Kerne.

M.f.G. JVC

[Berniyh]

1x Höchsttakt-Chiplet mit 1x effizienten Chiplet
Sind die Anforderungen nicht weitgehend deckungsgleich?

[SKYNET]

Sind die Anforderungen nicht weitgehend deckungsgleich?

nein, es gibt chips die lassen sich besser undervolten, machen aber keinen hohen takt mit, und gibt welche die macheh hohen takt mit, dafür eher mau zum undervolten... selten das ein chip beides sehr gut kann.

[KarlKastor]

Hat das mal wer untersucht? Ist wirklich immer einer dabei der hoch taktet und einer der deutlich drunter liegt?

[JVC]

Hat das mal wer untersucht? Ist wirklich immer einer dabei der hoch taktet und einer der deutlich drunter liegt?
Nach den massenhaften Screenshots, kann man es zu mindestens stark vermuten.
Bei 12 oder 16 Kernen sind immer die guten Kerne nur auf einem Die
und das 2te Die taktet ersichtlich langsamer.

M.f.G. JVC

[Complicated]

Hat das mal wer untersucht? Ist wirklich immer einer dabei der hoch taktet und einer der deutlich drunter liegt?
1. Inwiefern ist es relevant welcher Kern den maximalen Singlecore Turbo erreicht (es ist ja nur ein Kern aktiv!)?
2. Wie viele Kerne müssen denn in der Lage sein den maximalen Turbo abzuliefern wenn der nur bei 1 Kern anliegt?


Intel hat sogar eine CPU angekündigt die nur noch 1 schnellen Kern verbaut hat und 4 langsame. Lakefield kommt dieses Jahr. (https://www.pcgameshardware.de/CPU-CPU-154106/News/Intel-Lakefield-mit-Sunny-Cove-und-Tremont-Kernen-1343248/)

[KarlKastor]

1. Inwiefern ist es relevant welcher Kern den maximalen Singlecore Turbo erreicht (es ist ja nur ein Kern aktiv!)?
2. Wie viele Kerne müssen denn in der Lage sein den maximalen Turbo abzuliefern wenn der nur bei 1 Kern anliegt?


Intel hat sogar eine CPU angekündigt die nur noch 1 schnellen Kern verbaut hat und 4 langsame. Lakefield kommt dieses Jahr. (https://www.pcgameshardware.de/CPU-CPU-154106/News/Intel-Lakefield-mit-Sunny-Cove-und-Tremont-Kernen-1343248/)
Was hat das mit meinem Post zu tun?
Ich will einfach nur wissen ob AMD da wirklich selektiv ein hochtaktenden Chiplet pro cpu auswählt, oder es Zufall ist. Wenn da wer mal ein paar Daten zusammengestellt hat wäre das interessant.

Davon ab gibt es nicht nur Base clock und single Core boost.

[Complicated]

Und ich frage dich wofür das interessant ist. Was hat das nicht mit deinem Post zu tun?

Welchen anderen Weg würdest du denn gehen um möglichst viele SKUs mit dem höchsten Turbo für den Singlecore zu nutzen?
Hast du zwei hoch taktende Chips kannst du eine CPU mit z.B. 5 GHz SC Turbo anbieten oder mit zwei weiteren niedriger taktenden Chiplets doppelt so viele der selben SKU mit 5GHz SC Turbo herstellen - welchen nutzen haben zwei gleich hoch taktende SC 5 GHz Chiplets wenn sowieso nur einer davon so hoch takten darf? Es nicht so zu tun wäre wirtschaftlich Unsinnig, wenn alle anderen Kerne 4,8 GHZ erreichen können. Da spielt es keine Rolle ob es noch etwas anderes zwischen Base und Turbo SC gibt, da ja alle Taktkombinationen möglich sind, wie mit 2 hoch taktenden Chips.

[CrazyIvan]

@Complicated
Ich glaube, Du missverstehst KarlKastor. Die Vermutung ist ja, dass AMD den Turbo nur aus wirtschaftlichen Gründen auf genau einen Kern begrenzt, um mehr höherwertige SKUs produzieren zu können.
Denn technisch könnten bei entsprechender Qualität eben so viele Kerne auf Turbo gehen, wie in die TDP passt. Wenn man sich nun anschaut, dass ein Zen2 Kern bei Turbo nur um die 15 Watt verbraucht, dann ist da Luft für deutlich mehr Kerne. Und in einigen Anwendungsfällen, sicher bei Spielen, wären 2-3 Turbo Kerne sicher ganz nett.

[Complicated]

Wofür sollten hier 2 Kerne bis 4,0 GHz oder respektive 4,3 GHz takten können am Beispiel des 1800X und des 2700X:
https://images.anandtech.com/doci/14873/2nd%20Gen%20AMD%20Ryzen%20Desktop%20Processor-page-022.jpg

Vor allem, wenn man von einem zusätzlichen Chiplet spricht, das eigentlich nur geweckt werden sollte, wenn mehr als 16 Threads genutzt werden sollen im besten Fall.

[Langlay]

Hat das mal wer untersucht? Ist wirklich immer einer dabei der hoch taktet und einer der deutlich drunter liegt?

Also bei meinem 3900X ist es so das jeder Kern im CCD1 4650 MHz schafft, im CCD2 geht kein Kern über 4400 MHz.

[amdfanuwe]

Und in einigen Anwendungsfällen, sicher bei Spielen, wären 2-3 Turbo Kerne sicher ganz nett.
Bei AMD takten die Kerne so hoch, wie es die TDP zuläßt. Wenn du nur 3 Kerne auslastest, takten alle 3 Kerne so hoch wie möglich. Mit dem Single Core Turbo garantiert AMD nur, dass es mindestens einen Kern gibt, der diesen Turbo auch erreicht. Die Kerne im Chip variieren etwas aufgrund der Ungenauigkeit beim Belichten und Ätzen. Mit etwas Statistik kann man sich dann die Verteilung ausrechnen.

Bei Anandtech haben sie mal für verschiedene Prozessoren den Verbrauch der einzelnen Kerne gemessen.

https://images.anandtech.com/doci/15043/3900X_power_575px.png

Es gibt hier auch weitere Tabellen mit anderen Prozessoren.
https://www.anandtech.com/show/15043/the-amd-ryzen-9-3950x-review-16-cores-on-7nm-with-pcie-40/2
oder hier für den 3990X 64C
https://www.anandtech.com/show/15483/amd-threadripper-3990x-review/2

Da kann man schon sehen, dass es Unterschiede zwischen den Kernen eines Chiplets und zwischen 2 Chiplets gibt.

Im Prinzip müßten die Kerne mit dem geringstem Verbrauch am höchsten Takten können. Die schlechten Kerne erreichen ihre TDP- und Strombegrenzung bei geringerem Takt.

[KarlKastor]

@Complicated
Es ist echt unerträglich wir du dich hier aufführst. Dein Geschreibsel hat nichts mit dem zu tun was ich gefragt habe. Wenn du meinen Post nicht verstehst dann frag nach, aber so penetrant hier den Erklärbar zu spielen für völlig offensichtliche Dinge.

AMD hat viele CPUs im Programm und die meisten takten weit niedriger als das Spitzenmodell.
Wenn die genug schnelle Dies haben, muss man nicht zwingend die langsamsten auf nen dual Chiplet schmeißen.

Danke @Langley. Aber eine Sammlung solcher Ergebnisse gibt's nicht oder?

[CrazyIvan]

@amdfanuwe
Genau Deiner Meinung, habe mich nur missverständlich ausgedrückt. AMD garantiert aus wirtschaftlichen Gründen nur einen Kern. Dadurch reicht es, beim Binning nur einen guten Kern zu finden. Faktisch kann man natürlich Glück haben und innerhalb der TDP recht viele hochtaktende Kerne bekommen.

[amdfanuwe]

AMD hat viele CPUs im Programm und die meisten takten weit niedriger als das Spitzenmodell.
Wenn die genug schnelle Dies haben, muss man nicht zwingend die langsamsten auf nen dual Chiplet schmeißen.
Wenn sie genug schnelle Dies hätten, müßten nicht die meisten weit niedriger takten.
Das Warten auf den 3900X und die Verschiebung des 3950X kamen bestimmt nicht um die Kunden zu ärgern.
Wie man am 3600X und 3700X sieht, dürften die meisten max 4,4GHz erreichen.

[Complicated]

@Complicated
Es ist echt unerträglich wir du dich hier aufführst. Dein Geschreibsel hat nichts mit dem zu tun was ich gefragt habe. Wenn du meinen Post nicht verstehst dann frag nach, aber so penetrant hier den Erklärbar zu spielen für völlig offensichtliche Dinge. Das ist deine Antwort wenn du aufgefordert wirst die Relevanz deiner Frage zu erläutern? Das ist die Grenze dessen was du erträgst? Du scheinst wohl nicht aus dem Haus zu kommen.:freak:

[eratte]

Ich weiß nicht was einige hier von einem 3950X erwarten? 4700 Mhz auf allen Kernen?

Die 2. Chiplets in meinem 3950X und 3900X schaffen auch weniger Takt als die Ersten.
Das ist aber kein Problem weil bei Volllast auf allen Kernen wird auch das nicht erreicht (ohne die totale Brechstange zu versuchen).

Das hat HW Info den Tag über so mitgeloggt bei dem 3950X

https://abload.de/img/hi3950xoikvn.jpg (https://abload.de/image.php?img=hi3950xoikvn.jpg)

[JVC]

Die 2. Chiplets in meinem 3950X und 3900X schaffen auch weniger Takt als die Ersten.
Das hat HW Info den Tag über so mitgeloggt bei dem 3950X

https://abload.de/img/hi3950xoikvn.jpg (https://abload.de/image.php?img=hi3950xoikvn.jpg)
Danke, genau das mein ich :smile:

M.f.G. JVC

[BoMbY]

Das liegt aber zum Teil vermutlich auch daran dass der Windows Scheduler immer noch zu doof.

[HPVD]

Das liegt aber zum Teil vermutlich auch daran dass der Windows Scheduler immer noch zu doof.

zum Thema Windows Scheduler:
hat da irgendwer mal etwas davon gelesen dass Microsoft daran verstärkt strickt und in naher Zukunft nen "Sprung" kommt?

Wenn man zu phoronix schaut, gibt es es ja schon den ein oder anderen Bereich (oder auch ein paar mehr...) wo der Linux Scheduler deulichst mehr aus den AMD CPUs bzw eigentlich sogar allen Multi-Core CPUs / Systemen holt...

Und wenn die nächsten Epyc/Threadripper Generationen über 64c/CPU hinaus gehen oder/UND 4fach SMT kommt ist man ja in einem System (1-2+ CPUs) ganz schnell oberhalb von den von Windows aktuell maximal unterstützten 256t...

finde es echt erstaunlich ruhig an dieser doch grundlegenden Baustelle.
Nicht nur für den PC sondern natürlich besonders für leistungsfähige Workstations und vorallem Server - denn beides gibts ja durchaus mit Windows..

[aufkrawall]

Man sollte jetzt nicht Boost-Taktraten und besseres Scheduling des Linux-Kernels bei extremem MT durcheinander schmeißen.

[eratte]

Danke, genau das mein ich

Ja schön nur sehe ich da nicht warum man damit ein Problem hat und deswegen nicht die CPUs kaufen will, auch wenn das 2. Chiplet genauso boosten würde es ändern nichts an der Leistung die hinten dabei raus kommt.

[HPVD]

Man sollte jetzt nicht Boost-Taktraten und besseres Scheduling des Linux-Kernels bei extremem MT durcheinander schmeißen.

prinzipiell natürlich richtig.

Die Frage ist aber trotzdem "wo findet" denn der Linux Scheduler die Mehr-Leistung?

Werden weniger unnötige Dinge gemacht?

Kann er die Boost-Raten besser "hochhalten" /höhere erreichen da er nichts unnötig hinundher schiebt?

Kann er die einzelnen Leistungen der Kerne besser nutzen?

Trägt er zu einer besseren Auslastung bei, da er jedem Kern genau das zuteilen kann was er optimal (effizient) verarbeiten kann und es so nicht punktuell zu Temperatur/Core-TPD Hotspots kommt die für runtertakten sorgen?

Gesamt-Leistung und Boost-Verhalten und Schedulerfunktion gehören ja schon auch irgendwie zusammen, oder?

[aufkrawall]

Schon, aber das sind halt zwei gesonderte Fälle. Oder gibt es einen Phoronix-Benchmark, der eher ST statt MT ist und ebenfalls deutlich schneller als unter Windows läuft?

[HPVD]

habe das Thema Performance-Vorteil Linux-Scheduler mal verschoben
(es passt hier wirklich nur halb)
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=12221813#post12221813

[KarlKastor]

Wenn sie genug schnelle Dies hätten, müßten nicht die meisten weit niedriger takten.
Das Warten auf den 3900X und die Verschiebung des 3950X kamen bestimmt nicht um die Kunden zu ärgern.
Wie man am 3600X und 3700X sieht, dürften die meisten max 4,4GHz erreichen.
Takten Modelle so niedrig, weil nicht mehr geht, oder weil die Topmodelle die höchsten Taktraten haben sollen?

[KarlKastor]

Das ist deine Antwort wenn du aufgefordert wirst die Relevanz deiner Frage zu erläutern? Das ist die Grenze dessen was du erträgst? Du scheinst wohl nicht aus dem Haus zu kommen.:freak:
Du hast nicht nach Relevanz gefragt, du hast zwei Fragen gestellt die nichts mit meinem Post zu tun hatten. Du hast da einen Zusammenhang gesehen und ich habe dir gesagt, dass es keinen gibt. Anstatt das zu akzeptieren erzählst du einem vom Pferd.
Ich bin viel außer Haus, aber ich nehme mir das Recht heraus nur mit Leuten zu diskutieren, bei denen es sich auch lohnt. Mit dir ist es reine Zeitverschwendung, Erkenntnisgewinn=0.
Kannst ja auch die Relevanz deiner Posts erläutern. Interessiert zwar keinen, aber man kann ja mal fragen...

[Langlay]

Das liegt aber zum Teil vermutlich auch daran dass der Windows Scheduler immer noch zu doof.


Wenn ich z.b. Cinebench Singlethread einzelne Kerne zuweise liegt zwischen CCD1 und CCD2 200 MHz 4.5-4.55 Ghz vs 4.25-4.35 Ghz.

Also die Qualität der CCDs ist schon unterschiedlich zumindest bei mir und es liegt nich nur am Windows Scheduler.

[Berniyh]

nein, es gibt chips die lassen sich besser undervolten, machen aber keinen hohen takt mit, und gibt welche die macheh hohen takt mit, dafür eher mau zum undervolten... selten das ein chip beides sehr gut kann.
Hast du irgendeinen Artikel o.ä. wo das gezeigt wird?

Alles was ich bislang gesehen habe ist, dass die Anforderungen weitgehend deckungsgleich sind.
Wenn ein Chip bei einer bestimmten Taktfrequenz mit weniger Spannung läuft, dann lässt er sich auch höher takten.
Insofern würde ich dafür gerne Daten sehen.

[JVC]

Ja schön nur sehe ich da nicht warum man damit ein Problem hat und deswegen nicht die CPUs kaufen will, auch wenn das 2. Chiplet genauso boosten würde es ändern nichts an der Leistung die hinten dabei raus kommt.
Ist ne Kopfsache ;)
Praktisch würde mir auch noch der 2700X reichen..
Oh, Moment, aktuell reicht mir auch noch immer der alte 3570K :cool:

Ich arbeite nicht mit dem PC, ist n reines Hobby :biggrin:
Früher bastelte ich mehr daran, als damit zu spielen...

M.f.G. JVC

[Complicated]

Du hast nicht nach Relevanz gefragt, du hast zwei Fragen gestellt die nichts mit meinem Post zu tun hatten.
Kurz mal nachgeschaut...

1. Inwiefern ist es relevant welcher Kern den maximalen Singlecore Turbo erreicht (es ist ja nur ein Kern aktiv!)?
2. Wie viele Kerne müssen denn in der Lage sein den maximalen Turbo abzuliefern wenn der nur bei 1 Kern anliegt?

Ach so ist das....
Die Zahl der Fragen ist dir bekannt nur der Inhalt nicht...

[KarlKastor]

Kurz mal nachgeschaut...


Ach so ist das....
Die Zahl der Fragen ist dir bekannt nur der Inhalt nicht...
Mach dich nicht lächerlich. Du schriebst Relevanz meiner Frage. Meine Frage hatte rein gar nichts mit dem Turbotakt zu tun. Erkläre ich dir jetzt zum dritten mal. Muss doch doch auch irgendwann mal bei deinen Synapsen ankommen.

[Complicated]

Wie kommst du darauf ich hätte Erklärungsbedarf über meine gestellte Frage hinaus? Stell dir vor in einem Forum werden manchmal Fragen gestellt. Komm mal klar... das ist nicht dein privater Thread für Beleidigungen.

Beantworten hast du nichts können. Und relevant war es anscheinend noch nicht mal für dich. Aber hier alles zu spammen.

[KarlKastor]

Wie kommst du darauf ich hätte Erklärungsbedarf über meine gestellte Frage hinaus? Stell dir vor in einem Forum werden manchmal Fragen gestellt. Komm mal klar... das ist nicht dein privater Thread für Beleidigungen.

Beantworten hast du nichts können. Und relevant war es anscheinend noch nicht mal für dich. Aber hier alles zu spammen.
Du kannst fragen was du willst. Kannst aber nicht erwarten, dass ich dir deine Fragen beantworte. Die Fragen hatten nichts mit dem zu tun was ich geschrieben habe und interessieren mich gar nicht. Zudem sind sie sowieso rhetorisch. Damit suggerierst du doch mein Post wurde aufgrund des max Turbos gestellt. Habe ich aber nicht. Schreibe ich dir jetzt zum vierten mal. Wenn du das nicht begreifst oder einfach ignorierst und mir einfach weiter irgendwelche Sachen unterstellst, bist du eben entweder begriffsstutzig oder wahrscheinlicher einfach nur hier zum rumstänkern. Und das ist keine Beleidigung, das ist eine Tatsache.

Du kommst am und behauptest ich würde nicht aus dem Haus gehen und beschwerst dich dann über Beleidigungen....
Es liegt an dir Diskussion vernünftig zu beginnen.

[Complicated]

Ursache und Wirkung bitte nicht verwechseln - ich vermutete du kommst nicht aus dem Haus nachdem du mich beleidigt hast und meine zwei Fragen für unerträglich deklariert hast. Wer das nicht ertragen kann und das auch noch öffentlich äußert, sollte sich nicht wundern wenn ihm wenig soziale Kompetenz zugesprochen wird. Dein zwanghaftes festbeißen hier macht den Eindruck auch nicht besser...

Auf der einen Seite ignorierst du meine Fragen, um dich dann zu beschweren man solle doch erst mal nachfragen.
Wenn du etwas anderes gemeint hast als ich fragte, wäre es hilfreich das auch auch zu antworten ohne gleich auszurasten.
So kenne ich das üblicherweise in Foren - was du hier machst ist etwas unklar - vor allem deine Angriffe gegen den Poster anstatt dich mit dem Inhalt auseinander zusetzen.

[Gipsel]

Jetzt ist langsam aber auch mal gut. Klärt das bitte per PN, falls es noch Diskussionsbedarf geben sollte! Danke.

Kommen wir wieder zu Zen3 als Thema!

[Badesalz]

Wenn ich z.b. Cinebench Singlethread einzelne Kerne zuweise liegt zwischen CCD1 und CCD2 200 MHz 4.5-4.55 Ghz vs 4.25-4.35 Ghz.

Also die Qualität der CCDs ist schon unterschiedlich zumindest bei mir und es liegt nich nur am Windows Scheduler.Sowas kann schon sein, aber imho dürfte es das nicht geben.

[reaperrr]

Sowas kann schon sein, aber imho dürfte es das nicht geben.
Dann würde AMD wahrscheinlich nicht genug 3900X/3950X produzieren können oder müsste die Taktraten generell absenken.

Ich sehe es so, mehr als knapp über 4 GHz AllCore sind innerhalb des von AMD anvisierten PowerTarget eh nicht drin, und bei den meisten Anwendungen läuft der Hauptthread, der die meiste Last erzeugt, eh auf dem ersten Kern (Core0), von daher ist es IMO auch legitim, nur für das erste Chiplet Chips zu verwenden, die gut takten.
Jedenfalls wenn die Alternativen entweder generell weniger Takt und Performance, oder höhere Preise und schlechtere Verfügbarkeit wären.

[basix]

AMD reizt einfach das maximal Mögliche aus. Ist doch gut. Dass beide Chiplets maximale Taktraten erreichen könnten ist nur akademischer Natur. In der Praxis hat man keinen wirklichen Vorteil.

[eratte]

Sowas kann schon sein, aber imho dürfte es das nicht geben.

Erzähl doch mal warum es das nach deiner Meinung nicht geben dürfte?

[B@ndit]

Falls das tatsächlich bei den meisten der 12- und 16-Kerner der Fall ist und der Windows-Scheduler es dabei schafft SC-Lasten auf die höher taktenden Kerne zu schieben, ist es auf jeden Fall interessant. Stellt sich nur noch die Frage, ob der Scheduler tatsächlich weiß (bzw. die Information erhält) welche die guten Kerne sind, oder ob AMD einfach ausnutzt, dass der Scheduler meistens bei Core0 anfängt.

Trifft ersteres zu wäre die Software damit fast schon bereit für ein big.LITTLE-Design unter Windows. So könnte man in Zukunft z.B. ein CCD mit 8 Kernen, die auf einen 5 GHz Betriebspunkt ausgelegt sind und ein CCD mit 16 Kernen, die nur 4 GHz, dafür mit geringerer Vcore und höherer Effizienz schaffen, verwenden. Außerdem könnte man dem ersten CCD noch mehr Cache zur Verfügung stellen um die SC-Leistung zu erhöhen.

Andererseits bräuchte man dafür wieder mehr verschiedene Dies, was ja komplett entgegengesetzt zu AMDs bisheriger Strategie ist. Da ist vorerst eine einfach Selektion nach Effizeinz- und Hochtakt-Dies vermutlich die einfachere und günstigere Lösung, um die Ausbeute und machbare Taktrate aller Prozessoren zu maximieren.

[Eldoran]

Vor einigen Wochen war das schon einmal Thema hier im Forum - der Windows Scheduler weiss welches die besten Kerne sind, allerdings etwas modifiziert. Um wegen dem lustigen dauervierschieben über die Kerne nicht unnötig Leistung zu verschenken sortiert AMD die Kerne pro CCX (der L3 Cache ist ja nur für die Kerne des jeweiligen CCX nutzbar, wenn ein Thread über CCX Grenzen hinweg wandert, provoziert das unnötige Cache misses). Wenn sich die guten Kerne über mehrere CCX verteilen, sind diese niedriger gereiht als die restlichen des Kerne des CCX.
Daher sollten die Kerne des zweiten CCD in der Regel nicht von performancekritischen Threads genutzt werden, ausser es gibt genug Theads um das erste CCd zu füllen. Wenn man sich die Verbrauchsstatistik bei Anandtech (https://www.anandtech.com/show/15043/the-amd-ryzen-9-3950x-review-16-cores-on-7nm-with-pcie-40/2) anschaut, sieht man dass der Verbrauch der Nummer "0" von 18.34W auf 14.77W gesunken ist, sobald 9 Kerne genutzt werden. Damit sollte das Taktniveau ohnehin schon in dem Rahmen angekommen sein, den das zweite eher auf Energieeffizienz gebinnte CCD erreichen kann. Ein weiteres auf maximalen Takt gebinntes CCD würde vermutlich nur den Stromverbauch steigern, aber kaum die Performance erhöhen.

[basix]

Ein weiteres auf maximalen Takt gebinntes CCD würde vermutlich nur den Stromverbauch steigern, aber kaum die Performance erhöhen.

So ist es. Deswegen sagte ich ja, dass man in der Praxis keine wirklichen Verbesserungen beobachten könnte. Im schlimmsten Fall wird MC sogar noch schlechter, da geringere Effizienz.

@Bandit:
Der beste Core / besten Cores können sehr wohl bekannt sein. Bei Intel wurde das via Turbo Boost 3.0 bereits mit Broadwell-E eingeführt (damals noch mit speziellen Treibern von Intel).

[Eldoran]

Den besten Artikel zu dem Thema, den ich auf die schnelle gefunden habe - https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/51382-custom-power-plan-kann-boost-takt-von-ryzen-prozessoren-um-200-mhz-erhoehen.html
Da sieht man auch schön, dass eben nicht einfach der Reihe nach genutzt wird, sondern auf Grund einer anderen Reihung, in die (auch) die Leistungsfähigkeit der Kerne eingeht, auch wenn das ganze nicht optimal funktioniert und um ein paar Eigenarten von Windows herum gearbeitet wird. https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/51582-ryzen-master-gegen-windows-scheduler-unterschiedliche-definitionen-fuer-beste-kerne.html.

Microsoft hat leider gewissermassen das Boostverhalten von intel (damals) in das Konzept eingegossen - dass eben der Cache weitgehend gleich von allen Kernen erreicht werden kann und die Kerne praktisch gleich hoch takten. Allerdings ist das such bei intel nicht mehr der Fall, zumindest bei HEDT Prozessoren. Da ist der höchste Boost Takt auch nur spezifisch auf einem Kern, eben den als besten markierten.

[Badesalz]

Ein weiteres auf maximalen Takt gebinntes CCD würde vermutlich nur den Stromverbauch steigern, aber kaum die Performance erhöhen.Warum sollte der zweite CCD der genauso hoch taktet wie der erste, nur den Verbrauch aber nicht die Leistung erhöhen? Verstehe ich nicht.

@eratte
Weil du dann ggf. einen 1usmus brauchst der dir zeigt wie man das richtig macht :ulol: Wenn alle Cores favoret wären, müsste man nicht vom NEtz lernen wie man seine eigene Hardware am besten ansteuert...

[B@ndit]

Warum sollte der zweite CCD der genauso hoch taktet wie der erste, nur den Verbrauch aber nicht die Leistung erhöhen? Verstehe ich nicht.

Die Frage ist falsch formuliert: Warum sollte die Leistung erhöht werden, wenn der zweite genauso hoch takten könnte wie der erste. -> Er würde es ohnehin niemals tun.

Beispielhafte Erklärung:

1Thread-Last -> Core0 4,6 GHz = limitiert durch max. Boost-Takt
2T-Last -> Core0 4,6 GHz = limitiert durch max. Boost-Takt
4T-Last -> Core0 & 1 4,6 GHz = limitiert durch max. Boost-Takt
8T-Last -> Core0-3 4 4,3 GHz = limitiert durch TDP
12T-Last -> Core 0-5 4,1 GHz = limitiert durch TDP
24T Last -> Core0-11 4,0 GHz = limitiert durcg TDP

Das heißt: Schon bei 6 genutzten Kernen wird die Taktrate durch die TDP und nicht durch den maximal möglichen Takt der Kerne begrenzt. Das gleiche gilt für Lasten auf mehr Kernen. Sie dürfen nicht höher takten, weil sonst zuviel Energie verbraucht werden würde, obwohl sie höher takten könnten. Da aber bei 1-4T-Last immer die Cores 1 & 2 genutzt werden, "dürfen" die Cores im zweiten CCD nie ihre maximal mögliche Taktrate erreichen. Ob diese 4,4 GHz oder 4,6 GHz ist, ist daher komplett egal.

Problematischer wäre es, wenn die Kerne im zweiten CCD mehr Energie benötigen würden, dann müsste nämlich der All-Core-Turbo abgesenkt werden. Und teilweise geht mit einem höhreren maximalen Takt eben eine schelchtere Effizienz bei moderaten Taktraten einher.

Ersichtlich ist das ganze hier:
https://www.anandtech.com/show/14605/the-and-ryzen-3700x-3900x-review-raising-the-bar/19

[Badesalz]

Mir wäre es lieber gewesen, wenn du auf die Antwort an eratte eingegangen wärest.

[eratte]

Weil du dann ggf. einen 1usmus brauchst der dir zeigt wie man das richtig macht

Was ja gar nicht stimmt, gerade dazu gibt es ja ganz andere Meinungen.

Ich für meinen Teil muss da gar nichts lernen den das funktioniert auch so.

PS.: die eigentliche Frage beantwortest du damit nicht.

[Leonidas]

Ersichtlich ist das ganze hier:
https://www.anandtech.com/show/14605/the-and-ryzen-3700x-3900x-review-raising-the-bar/19http://


Danke für das erhellende Posting. Dein Link kommt allerdings im Nirvana raus, korrekt wäre:
https://www.anandtech.com/show/14605/the-and-ryzen-3700x-3900x-review-raising-the-bar/19

[B@ndit]

Danke für die Rückmeldung, jetzt sollte es hoffentlich passen.

[CrazyIvan]

Bin ich eigentlich der einzige, der mit 1usmus nichts anfangen kann?

[robbitop]

Der hat uA den Ryzen DRAM Calculator programmiert.
Laut AMD umgeht man einige der Defizite des Schedulers über HE Mechanismen und gaukelt dem Scheduler einiges vor. Die Tools zeigen es entsprechend anders an als es wirklich ist.

[Ravenhearth]

https://i.imgur.com/thmQZwA.png

[Unicous]

Zen 3, later this year.

[Mangel76]

"late this year" hat er gerade gesagt, oder?

[Ravenhearth]

Gab nochmal ne reine CPU-Roadmap, aber die zeigt nix neues.

Papermaster sagte zu Zen 3 gerade "late this year", wenn ich das richtig verstanden hab.

[Unicous]

Habe ich nicht mitbekommen, Su hatte later this year gesagt.

[Mangel76]

Gab nochmal ne reine CPU-Roadmap, aber die zeigt nix neues.

Papermaster sagte zu Zen 3 gerade "late this year", wenn ich das richtig verstanden hab.
Hab ich auch so verstanden

[Ravenhearth]

https://i.imgur.com/oj0rb2q.png

[Unicous]

Ich würde auf einen slip of the tongue tippen bzw. einem verschluckten "r". Es macht keinen Sinn vor Analysten zu sagen, dass dein Produkt erst spät erscheint.:wink:


edit: Okay, AMD hat einen Pakt mit dem Teufel geschlossen, sie beschwören die Unendlichkeit.:O

[Ravenhearth]

Ist noch jemandem aufgefallen, dass auf der Roadmap weder bei Zen 3 noch bei RDNA 2 "7nm+" o.ä. steht, sondern nur "7nm"?

[Mangel76]

Ist noch jemandem aufgefallen, dass auf der Roadmap weder bei Zen 3 noch bei RDNA 2 "7nm+" o.ä. steht, sondern nur "7nm"?
Ja, dachte aber, dass man nur zwischen 14/7/5 grundsätlzich unterscheiden wollte. Sonst wäre Zen 3 in 7nm DUV echt enttäuschend.

edit: okay, sie haben auch zwischen 14 und 12 nm unterschieden

[Mangel76]

by the end of this year

[crux2005]

Milan erst late 2020.

[Linmoum]

Er sagte (auch) later. Zeigt aber auch, dass es total sinnlos ist, da heute auf irgendeinen Release-Zeitpunkt schließen zu wollen.

[crux2005]

Könnte schwören es war late 2020.

[nairune]

Wäre doch auch passend? Es hat immer etwas über ein Jahr zur nächsten Gen gedauert, das wäre also frühestens Herbst.

[Nightspider]

Vielleicht geht man auf Grund des Unsicherheitsfaktors Corona auf Nummer sicher und will nichts versprechen, was man dann nicht halten kann.

[crux2005]

Der Slide von AMD sagt das gleiche: "Milan - Shipping late 2020".
https://i.imgur.com/xfSpbsS.jpg

Wäre doch auch passend? Es hat immer etwas über ein Jahr zur nächsten Gen gedauert, das wäre also frühestens Herbst.

Würde ich so auch sagen.

Wann kommt aber Vermeer? November-Dezember?

[dildo4u]

Macht vermutlich eh kein Sinn Ende 2020 zu kaufen,man bekommt den 3900X jetzt schon für 100€ weniger als zum Launch.
Ich glaube nicht das die Launch Preise in näster Zeit besser werden ohne Konkurrenz.

[HOT]

Man kann glaube ich folgendes konstatieren:

- bald CDNA1 (505mm², 4 HBM, Infinity 2.0)
- Mai Ryzen 4000G
- September/Oktober Ryzen 4000
- Dezember N21/22
- über das nächstes Jahr verteilt restliche RDNA2-Auskopplungen
- Herbst 2021 Zen4 und CDNA2, beide N5 (beides ist ja für die die HPC-Geschichten notwendig)
- 2.HJ 22 dann RDNA3
- 22/23 Zen5

[Leonidas]

- Herbst 2021 Zen4 und CDNA2, beide N5 (beides ist ja für die die HPC-Geschichten notwendig)


Oder 2022. CDNA2 und RDNA2 wurden doch für Ende 2022 genannt, wieso sollte Zen 4 (mit demselben Zeitrahmen der Roadmap) da bereits ein Jahr früher antreten?

[HOT]

Nein, CDNA2 bietet ja erstmals Infinity Architekture 3.0, die braucht man für die Supercomputer wie El Presidente. CDNA2 wird auf jeden Fall weit vor RDNA3 auftauchen, sicher zusammen mit Zen4. Vielleicht wirds Anfang 22, aber das wird nicht weit weg vom Zen4-Launch werden. Vielleicht so wie jetzt, Zen4 in N5 (Matisse in N7) und CDNA2 in N5P (wie CDNA1 in N7P).

[Berniyh]

- Dezember N21/22
könnte mir schon vorstellen, dass es Oktober/November wird.
Muss man mal abwarten.
Aber Sommer – wie ja von einigen erwartet – eben nicht.
- Herbst 2021 Zen4 und CDNA2, beide N5 (beides ist ja für die die HPC-Geschichten notwendig)
Das glaube ich nicht. CDNA2 evtl., aber Zen4 wird wohl erst 2022 kommen.
Zumindest für ein breites Release, gut möglich, dass man für die Custom-Projekte (und so eins scheint der Supercomputer ja zu sein) schon früher Chips bereitstellt.
- 22/23 Zen5
Würde eher 2023 erwarten.

[BoMbY]

AMD Clarifies Comments on 7nm / 7nm+ for Future Products: EUV Not Specified (https://www.anandtech.com/show/15589/amd-clarifies-comments-on-7nm-7nm-for-future-products-euv-not-specified):


In order to avoid confusion, AMD is dropping the ‘+’ from its roadmaps. In speaking with AMD, the company confirmed that its next generations of 7nm products are likely to use process enhancements and the best high-performance libraries for the target market, however it is not explicity stating whether this would be N7P or N7+, just that it will be ‘better’ than the base N7 used in its first 7nm line.

[Ravenhearth]

2022 könnte im großen und ganzen ein noch spannenderes Hardware-Jahr als 2020 werden: Bei Desktop-CPUs tritt Ryzen 5000 mit Zen 4 in 5nm, AM5, DDR5, PCI-E 5 gegen ein dann hoffentlich wieder konkurrenzfähiges Intel mit Golden Cove in 10nm++ oder 7nm an. Bei den GPUs stehen außerdem RDNA3/Navi3x und CDNA2 gegen Nvidias 2022er-Architektur.

[basix]

Das ist denke ich vom Tisch. Wenn N2x erst Ende des Jahres kommt, gibts noch nicht lange Silizium. Das kam ja schon Anfang Q4 auf oder so, das ist sehr sehr sicher Arcturus.

OK, das ist ein Argument. 505mm2 wäre aber sehr Flächeneffizient, wenn man das mit Vega 20 und der Konkurrenz vergleicht. 8192 Shader-Units inkl. Tensor Cores. Nvidia braucht laut Gerüchten >800mm2 für in etwa das Gleiche (vermutlich aber mit 6x HBM-Stacks und 2(?)x Tensor-Performance).


El Presidente passt aber besser zu Trumps Atombombenrechner :D.

;D

2022 könnte im großen und ganzen ein noch spannenderes Hardware-Jahr als 2020 werden: Bei Desktop-CPUs tritt Ryzen 5000 mit Zen 4 in 5nm, AM5, DDR5, PCI-E 5 gegen ein dann hoffentlich wieder konkurrenzfähiges Intel mit Golden Cove in 10nm++ oder 7nm an. Bei den GPUs stehen außerdem RDNA3/Navi3x und CDNA2 gegen Nvidias 2022er-Architektur.

Definitiv, das gleich habe ich auch gedacht. Leider "erst" 2022. Zen 4, PCIe 5.0, DDR5, USB 4.0 sowie RDNA3 ist eigentlich das Ziel für meinen zukünftigen neuen Rechner :D

[Eldoran]

könnte mir schon vorstellen, dass es Oktober/November wird.
Muss man mal abwarten.
Aber Sommer – wie ja von einigen erwartet – eben nicht.


Das dürfte ziemlich exakt stimmen. Charlie Demerjan https://www.semiaccurate.com/2020/03/06/amd-talks-direction-and-tech-at-financial-analysts-day/ hat beim Artikel zum Event der Gelegenheit ein paar bisher hinter der Paywall liegende Details fallen gelassen, damit wäre der Zen3 Tape out Mitte September 2019 gewesen. So gesehen wäre um September herum mit dem Launch zu rechnen.

[HOT]

Lt. AMDs eigener 5-Quartale-Folie vom letzten Jahr war Zen3 Tapeout ca. Mai/Juni. Wieder + 5Q, landet man bei September, was auch stimmen dürfte. RDNA2 wurde für Ende des Jahres angekündigt, nicht Zen3, das war nur "later this Year". Zen4 dürfte auch wieder im Mai Tapeout haben, passend zum Ramp des Prozesses, in N5 dann. Bisher hatte AMD bei Zen2, Zen3 und sicherlich auch Zen4 Tepeout nahe am Ramp des Prozesses.

[Berniyh]

Der Part den Eldoran von mir zitiert hat bezog sich auch auf Navi 2x.

[crux2005]

Gibt es schon Gerüchte zu Genesis und dessen Sockel? also ob das noch TRX4 wie bei Threadripper 3000 ist oder nicht?

[Piefkee]

https://www.chiphell.com/thread-2199812-1-1.html

RDNA2 und Zen 3 Release im Oktober 2020
Übersetzt „verlässliche Quelle“

[robbitop]

Ganz abwegig ist das nicht. Wäre grob 5Q nach Zen2 und RDNA1.

[Berniyh]

Frage ist vor allem was "Zen 3 Release" bedeutet.
Ryzen 4000 oder EPYC 3rd Gen? Oder beides?

[Unicous]

Es gab ja iirc schon Gerüchte, dass Zen3 nochmals um die 15+% IPC draufschlägt, Charlie Demerjian bestätigt das nochmals:

I know what is coming, don't want to say publicly but I have already said IPC increase is >15%.

https://twitter.com/CDemerjian/status/1239260129297563648


Bonus:
I am expecting the consumer parts in June and the server in October-ish, +/- Covid.
https://twitter.com/CDemerjian/status/1239255831012675590

[Nightspider]

Das wird ein schöner Herbst. :)

Ich hoffe das sich durch Corona keine großen Verzögerungen ergeben werden.

Wo liegen eigentlich AMDs Entwicklungsstandorte?

[Unicous]

Mehrere in Kanada iirc (ich glaube größtenteils GPU, ehemalig Ati), Austin, Santa Clara und mehrere Standorte in China und ich glaube auch noch in anderen asiatischen Ländern.

edit:
Ah, ich glaube Indien habe ich vergessen.

[Neurosphere]

Ist eigentlich bei Zen 3 schon etwas über die verwendete Plattform bekannt? Wird es einen neuen Sockel geben oder setzt AMD weiterhin auf AM4?

[reaperrr]

Ist eigentlich bei Zen 3 schon etwas über die verwendete Plattform bekannt? Wird es einen neuen Sockel geben oder setzt AMD weiterhin auf AM4?
Bisher deuten alle offiziellen Aussagen darauf hin, dass es bei AM4 bleibt.

AM5 mit DDR5 und PCIe 5.0 wird wohl erst zusammen mit Zen4 kommen.

[dildo4u]

Ist eigentlich bei Zen 3 schon etwas über die verwendete Plattform bekannt? Wird es einen neuen Sockel geben oder setzt AMD weiterhin auf AM4?
AMD hat immer von AM4 Support bis 2020 gesprochen.

https://hothardware.com/news/amd-confirms-am4-socket-support-future-ryzen-processors-2020

DDR5 soll 2021 kommen dann kommt der neue Sockel.

[Leonidas]

... was einer 2017er Vorhersage von AMD entspricht:
https://www.3dcenter.org/news/hardware-und-nachrichten-links-des-91011-januar-2017

[Denniss]

Ob Zen 4 mit AM5 kommt steht auch noch in den Sternen. 2021 sehe ich keinen DDR5-Speicher der wirklich günstig für Mainstream ist. Wenn Zen4 aber erst 2022 kommt könnte das funktionieren.

[JVC]

Wäre es möglich für AMD den AM4 Sockel sogar noch weiter zu benutzen ?
CPUs mit 2 unterschiedlichen RAM-Unterstützungen gabs ja schon öfter.
Ich finde irgendwie nix wirklich konkretes zu AM5 :(

M.f.G. JVC

[Tesseract]

theoretisch würde das wohl schon irgendwie gehen aber praktisch will AMD wahrscheinlich die pinkonfiguation modernisieren um neue anforderungen besser abdecken und noch stärker integrieren zu können. vielleicht sehen wir einen zweiten M.2, mehr USB usw. direkt von der CPU und als folge mehr "chipsatzlose" boards. der chipsatz ist ja schon bei AM4 eigentlich kein klassischer chipsatz mehr sondern nur ein fetter controller für SATA, USB, PCIe usw.

[Neurosphere]

Also Zen 3 weiterhin auf AM4 aber mit neuem Chipsatz, der war ja immerhin schonmal angekündigt worden.

[HOT]

Ob Zen 4 mit AM5 kommt steht auch noch in den Sternen. 2021 sehe ich keinen DDR5-Speicher der wirklich günstig für Mainstream ist. Wenn Zen4 aber erst 2022 kommt könnte das funktionieren.
Das wäre sinnlos. Für AM4 kann man ja Zen3 weiterhin verkaufen (so wie jetzt Zen+). Das passt einfach zeitlich sehr gut. Q4 2021 wird man sicherlich auch ordentlich DDR5-Module bekommen. Ob das PCIe5 schon wird, da sind eher Zweifel angebracht. Das erwarte ich eigentlich erst bei Zen5.

[Denniss]

AMD kann zumindestens flexibel reagieren wenn DDR5 noch arg hochpreisig ist und Zen4 mit anderem IO-Chip auf AM4 bringen.
Möglich daß Zen4 zuerst als Epyc rauskommt denn da ist der Kostenfaktor RAM nicht so entscheidend wie im Mainstream Desktop.

[basix]

Das wäre sinnlos. Für AM4 kann man ja Zen3 weiterhin verkaufen (so wie jetzt Zen+). Das passt einfach zeitlich sehr gut. Q4 2021 wird man sicherlich auch ordentlich DDR5-Module bekommen. Ob das PCIe5 schon wird, da sind eher Zweifel angebracht. Das erwarte ich eigentlich erst bei Zen5.

Ich denke auch, dass AM5 nur DDR5 unterstützen wird. Wie schon erwähnt, kann man Zen 3 mit AM4 weiterhin im preisgünstigeren Segment verkaufen.

Und ich hoffe schwer auf PCIe 5.0. Nicht, dass es unbedingt zwingend und notwendig wäre, aber momentan ist AM5 für mich im Fokus für mein nächstes System. Da wäre PCIe 5.0 mit 28-32 Lanes von der CPU sowie USB 4.0 perfekt :)

[Brillus]

Also mit dem IO-Chip haben sie ja nun die Möglichkeit sehr flexible zu sein, Ich denke aber auch das Zen4 AM5 exklusive (Desktop) ist und DDR5 hat. Einziger Grund für es anders zu machen ist zu teurer oder zu wenig DDR5-Speicher vorhanden.

[davidzo]

AMD kann zumindestens flexibel reagieren wenn DDR5 noch arg hochpreisig ist und Zen4 mit anderem IO-Chip auf AM4 bringen.
Möglich daß Zen4 zuerst als Epyc rauskommt denn da ist der Kostenfaktor RAM nicht so entscheidend wie im Mainstream Desktop.

Ich weiß nicht ob sie das müssen. Man könnte auch einfach warten, im stillen Kämmerchen den Prozess und Yields optimieren sowie vorproduzieren und Zen4 einfach etwas später auf den markt schmeißen. Bei der aktuellen kompetitiven Situation wird schon Zen3 ohne Gegenpart dastehen, Tigerlake ist, wenn er denn kommt lediglich eine Antwort auf Matisse.
Zen4 ist der Gegenpart zu einer Golden Cove basierten Plattform in 10nm (sapphire Rapids). Bis die herauskommt kann es 2022 sein, bis dahin würde Zen3 locker reichen und ist wohl billiger zu produzieren.

Ich glaube nicht das AMD die Ressourcen hat mal eben ein neues Projekt einzuschieben wie Zen4 auf AM4. Sowas müsste man jetzt schon entschieden haben. Auch wenn die Designteams sich aktuell förmlich überbieten, die Executionressourcen von AMD sind doch arg eingeschränkt. Das sieht man schon daran wie verzögert snowy owl/ dali auf den Markt kam, die gestrichenen Navi12 Chips, verzögerter Navi2x und am jetzigen Renoir-launch. Die können halt nicht so viel Parallel.
Da legt man eher ein rebranding von zen3 auf und verkauft die Prozessverbesserungen als neue Generation. Das kostet nur Marketingressourcen, sonst keine.

[Berniyh]

Das sieht man schon daran wie verzögert snowy owl/ dali auf den Markt kam, die gestrichenen Navi12 Chips, verzögerter Navi2x und am jetzigen Renoir-launch.
Woher willst du wissen, dass Navi12 gestrichen wurde und, dass sich Navi2x verzögert?
Mir sind keine Anhaltspunkte dazu bekannt.

[reaperrr]

Ich glaube nicht das AMD die Ressourcen hat mal eben ein neues Projekt einzuschieben wie Zen4 auf AM4.
Blödsinn. Für Zen4 auf AM4 müssten sie einfach nur den Zen3-IO-Chip nehmen, das ist ja einer der Vorteile des Modul-Ansatzes. Ob sie es auch machen ist ne andere Frage, aber an Ressourcen-Mangel wird's nicht scheitern.

Das sieht man schon daran wie verzögert snowy owl/ dali auf den Markt kam, die gestrichenen Navi12 Chips, verzögerter Navi2x und am jetzigen Renoir-launch.
Da reimst du dir jetzt aber ganz schön was zusammen. Chips wie Dali haben einfach niedrige Priorität, weil die Marge und Stückzahlen vergleichsweise gering sind. Was genau man jetzt am Renoir-Launch sehen soll erschließt sich mir auch nicht, und bei Navi21 wissen wir doch gar nicht, ob er je für nen früheren Zeitpunkt geplant war.
Und darauf, dass Navi12 wie schon Vega12 höchstwahrscheinlich ein Apple-exklusives Produkt ist und es deshalb eben bis zu Apples nächstem MacBook Pro und iMac Pro Refresh dauert, bis der rauskommt, hättest du eigentlich auch kommen können/müssen. Das soll übrigens alles auch erst im 4. Quartal stattfinden (also die Apple Refreshes).

[Windi]

Ich glaube es ist viel zu riskant, den perfekten Zeitpunkt abschätzen zu wollen, ab wann sich DDR5 nun besser verkauft als DDR4.
Ist man zu früh dran, bleiben die Prozessoren in den Regalen liegen, weil niemand den Aufpreis für DDR5 bezahlen will.
Ist man zu spät dran, ist man langsamer als die Konkurrenz, da die diesen Bonus schon nutzt.

AMD hat aber mehrere Möglichkeiten DDR4 und DDR5 gleichzeitig zu unterstützen ohne das die Kosten explodieren:

1. Man hat zwei unterschiedliche IO Dies, die entweder DDR4(AM4) oder DDR5(AM5) unterstützen. Das ist gar nicht so aufwendig, man müsste nur dafür sorgen, das das IO Die von Zen3 mit den Zen4 Chiplets kompatibel bleibt.

2. Der Speicherkontroller könnte DDR4 und DDR5 gleichzeitig unterstützen. Ähnliches sehen wir jetzt schon, in dem AMD für unterschiedliche Bereiche (Ryzen, Epyc, Mobile, Embedded) unterschiedliche Dinge freischaltet. (Und das läuft über die selben PHYs).
AMD könnte also Prozessoren bauen, die intern alles können. Entscheidend für den Kunden wäre dann nur auf welchen Sockel dieser Chip dann aufgelötet wird.

3. CPUs und APUs unterstützen unterschiedliche Speicherarten. Die CPUs mit den Chiplets unterstützen viel mehr Kerne und richten sich eher an Käufer mit genügend Geld. Da könnte man den Umstieg etwas vorziehen und bei der APU lieber etwas abwarten, bis die Preise für DDR5 weiter gefallen sind.


Ich kann mir beim besten Willen nicht vorstellen, das man dieses Risiko eingeht und schon Jahre im Voraus plant, wann man genau auf DDR5 umsteigen soll. Nachdem was man in den letzten Jahren gesehen hat, würde ich die zweite Variante als die Wahrscheinlichste ansehen. Also ein Speicherkontroller, der beides kann und der Sockel entscheidet dann, was nach außen geführt wird.

[Shaft]

Da Zen 3 seitens AMD auch für AM4 vorgesehen war und hoffe das bleibt, wäre das super. Habe erst auf 2600 samt Board geupdatet. Ein neues Board für Zen 3 habe ich nicht mit eingerechnet.

[amdfanuwe]

ZEN4 ist für Ende 2021/ Anfang 2022 angedacht.
Müßig darüber zu spekulieren. Da stehen so viele Variablen im Raum.
-Welcher Prozess wird genau verwendet?
-Wie sieht der Yield und damit die Kosten aus?
-Was bringt die Server-Architektur im Desktop?
-Läßt sich das L3 Cache Design von ZEN3 auf 12/16 Cores erweitern?
-Welche Rolle spielt 3D Stacking?
-Wo liegt der Crossover zwischen Monolithisch und Chiplet Design?
-Welche Mengen werden für Mobile, Desktop und Server benötigt?
-Welche Rolle spielt Desktop noch für AMD?

Nachdem AMD so langsam im Server und Mobile Bereich Fuß fasst, könnte es sich lohnen seperate Designs optimiert auf Server und optimiert auf Mobile aufzulegen, wie es im GPU Bereich mit RDNA und CDNA geschieht.

Bisher ist mir für AM5 nur bekannt:
-5nm, 30% effizienter oder 15% mehr Takt
-reduzierter Flächenbedarf
-Architekturverbesserungen mit 4fach SMT
-DDR5
-PCIe5 ???

Bei ähnlichen Takt, Verbrauch und Fläche ließen sich in 5nm also 12 Cores auf einem Chiplet unterbringen.
Für Server werden Chiplets sicherlich weiterhin ein Thema sein, da braucht man Cores.
Bleibt AMD bei 8C Chiplets, die dann entsprechend kleiner werden?
Gehen sie auf 12C Chiplets bei gleicher Fläche? Wie steht es dann mit dem L3 Cache aus?
Oder etwas größere 16C Chiplets, 2 x 8C "CCX" oder 16C mit gemeinsamen L3?

Mobile werden die bessere Effizienz und höhere Bandbreite sicherlich begrüßen. Gibt es da einen Markt für mehr Kerne? Eine fette 8C APU mit mehr CUs wird trotz DDR5 Bandbreite für Full HD Gaming nur eingeschränkt tauglich sein.

Desktop steckt man in einem Dilemma. Bis 8C wird man gut mit einer APU abdecken können.
8 PCIe Lanes für GPU, 1x M2 SSD reichen da auch für den normal Anwender.

Könnte man da 12/16 Core mit einem monolithischen Chip ohne GPU abdecken mit mehr PCIe on Chip?
Wäre auch für embedded interessant. Also noch eine Platform zwischen standard Desktop bis 8C und Threadripper ab 24C mit Chiplets?

[HOT]

Na ja, mal gucken ob Boards mit 16MB-BIOSsen noch unterstützt werden...

[Berniyh]

1. Man hat zwei unterschiedliche IO Dies, die entweder DDR4(AM4) oder DDR5(AM5) unterstützen. Das ist gar nicht so aufwendig, man müsste nur dafür sorgen, das das IO Die von Zen3 mit den Zen4 Chiplets kompatibel bleibt.
Klar, das ist prinzipiell möglich.
Aber man muss bedenken, dass nicht sicher ist, ob die Interfaces von Zen3 und Zen4 100% kompatibel sind, d.h. ob man den gleichen IO Die bei beiden verwenden kann.
IF/IA wird ja auch ständig weiterentwickelt.
evtl. geht es auch, aber nur mit signifikanten Einbußen?

Das zweite ist, dass man auch beim IO Die eine Vorlaufzeit haben wird. Mindestens in der Menge die dann verfügbar sein muss.
Daher muss AMD im Grunde schon jetzt einplanen ob Zen4 auf DDR4 oder DDR5 (oder auf beiden) laufen wird bzw. welches IO Die man wie häufig produziert.
Wenn man sich Zen4 auf DDR4 als Option offenhalten will, dann würde ich daher auch eher von DDR4+DDR5 auf einem IO Die ausgehen, denn sonst würde man da auch in Schwierigkeiten rein laufen.
Weniger große als bei einem monolithischen Chip, aber dennoch.

[Screemer]

Imho ist das Sache der Boardpartner. Die müssen halt kompletten zen1/+ Unterstützung rauskegeln wie es schon bei bristolridge passiert ist und schon für summit-/raven(?)ridge bei x570 der fall ist. Ob das allerdings jemand für die 3er Chipsatzgeneration noch machen wird steht imho in den Sternen. Ich hoffe darauf aber wetten würde ich zb für mein x370 nicht darauf.

[HOT]

Das ist nicht zwingend so. Seit Combo 1004B gibts ja nur noch einen µCode-Block für alle Zen-CPUs, daher hatte man wieder Platz für RAID-BIOSse etc.
Die Frage ist eher ob man das für Zen3 dann noch mal so durchzieht mit den 300er und 400er-Brettern.

[Screemer]

Das dem nicht so ist siehst du an x570. Der hat auch mit 1004b keinen zen1/+ Support. Ob das aber HW Beschränkung oder aus der fw kommt kann ich nicht beurteilen.

[HOT]

Stimmt nicht. Seit 1004B läuft auch Zen1 wieder annähernd flächendeckend auf X570. Zudem wäre das auch irrelevant. Wenn ein Hersteller das will, kann er CPUs auch ausschließen, wenn das nur ein µCode-Block ist.

https://www.pcgameshardware.de/Mainboard-Hardware-154107/Specials/Ryzen-1000-auf-X570-Test-1339662/

[Screemer]

Und an den wenigen Ausnahmen wie z.b. bei ASRock kannst du imho sehen, dass es eben nicht einfach nur 1004b ist.

[HOT]

Hallo? Schreib ich chinesisch? Es ist EGAL hierfür. Asrock hat die CPUs halt einfach ausgesperrt. Du hast das behauptet, dass das am einheitlichen µCode liegt und es den deshalb nicht gibt, nicht ich. Das ist aber offensichtlicher Unsinn.

[Screemer]

Ich bin mir nicht sicher ob's am agesa liegt du bist dir sicher, dass es an Stock liegt. Du hast Recht und ich meine Ruhe. :up:

[Zossel]

Das ist nicht zwingend so. Seit Combo 1004B gibts ja nur noch einen µCode-Block für alle Zen-CPUs, daher hatte man wieder Platz für RAID-BIOSse etc.
Die Frage ist eher ob man das für Zen3 dann noch mal so durchzieht mit den 300er und 400er-Brettern.

asrock schreibt: ( https://www.asrock.com/mb/AMD/AB350%20Pro4/index.asp#BIOS )
6.30 2020/2/4 8.04MB Instant FlashHow to Update Update AMD AGESA Combo-AM4 1.0.0.4 Patch B
*ASRock do NOT recommend updating this BIOS if Pinnacle, Raven, Summit or Bristol Ridge CPU is being used on your system.
*Before updating this BIOS, please also read the description in previous BIOS version.



Oder einfach den Text nicht angepasst?

[HOT]

Wie im PCGH-Artikel vermerkt, hat Asrock (bei machen Boards jedenfalls) die 1xxx-CPUs nach wie vor ausgeschlossen, aber alle anderen Hersteller nicht. Man müsste bei den betreffenden Boards einfach mal das aktuellste BIOS testen, vielleicht gehts ja mittlerweile sogar bei den betreffenden Boards. Der Support solcher Zen1-CPUs ist natürlich inoffiziell, ich glaube nicht, dass ein Hersteller die in den Listen für kompatible CPUs führt.
Es ist eben erstaunlich, dass der Support zurückgekommen ist. Es ist zwar so, dass der AGESA Combo1004b nicht so gut ist wie Combo0072 für Zen1/+, aber es läuft eben und auch Zen1/+ bekommen im Combo weiterhin Updates spendiert, weil es ab 1004b keine separaten Firmwares für Zen1/+ und Zen2 mehr gibt, wie in 1003.

[Leonidas]

4fach SMT


AMD denkt darüber nach, hat aber noch keine Entscheidung gefällt.

[woodsdog]

Auf meinem Asrock B350irgendwas hab ich kürzlich das aktuellste BIOS aufgespielt um den Wechsel von einem 1600 auf 3700x vorzubereiten.

Der 1600er lief auch noch nach dem BIOS Update noch tadellos.

[amdfanuwe]

AMD denkt darüber nach, hat aber noch keine Entscheidung gefällt.
Für einen Chip, der Ende 2021 / Anfang 2022, sollten die Entscheidungen schon gefallen sein :-)

Lassen wir uns überraschen, was AMD bringen wird.

Wesentlich finde ich nur, dass AMD die Entwicklung auf Server und Mobile konzentriert. Der Desktop dürfte nicht mehr im Fokus stehen.
Ich bin aber sicher, dass wir weiterhin davon durch höhere IPC, Takt und Effizienz profitieren.
Zudem hat AMD mehr Geld und einen größeren Markt. Da können durchaus auch spezialisierte Chips kommen. AMD ist nicht mehr darauf angewiesen mit einem Chip Design möglichst alle Märkte zu bedienen.
Würde mich also nicht wundern, wenn es im Desktop keine Chiplets mehr geben wird.

Also für Server und Threadripper
- HPC und AI optimierte Chiplets
Für sonstige Server
- effizientere Chiplets mit weniger FPU/AI Leistung
Für Desktop (eventuell sogar 2 Platformen)
- 16C SOC
- 8C APU
Mobile
- 8C APU
- 4C APU

Zwar wären bei 5nm im Desktop auch 24C möglich. Man sieht aber beim 3950X das dieser durch die TDP eingebremst wird. Ein 24C Chiplet Design könnte daher langsamer und teurer sein als ein optimierter 5nm 16C monolithischer Chip.

[Zossel]

Auf meinem Asrock B350irgendwas hab ich kürzlich das aktuellste BIOS aufgespielt um den Wechsel von einem 1600 auf 3700x vorzubereiten.

Der 1600er lief auch noch nach dem BIOS Update noch tadellos.

Kannst du mal bitte nachschauen welches Board du genau hast, ist es vielleicht das gleiche wie meins?

$ sudo dmidecode -t baseboard -t bios
# dmidecode 3.0
Getting SMBIOS data from sysfs.
SMBIOS 3.0.0 present.

Handle 0x0000, DMI type 0, 24 bytes
BIOS Information
Vendor: American Megatrends Inc.
Version: P4.40
Release Date: 01/05/2018
Address: 0xF0000
Runtime Size: 64 kB
ROM Size: 16384 kB
Characteristics:
PCI is supported
BIOS is upgradeable
BIOS shadowing is allowed
Boot from CD is supported
Selectable boot is supported
BIOS ROM is socketed
EDD is supported
5.25"/1.2 MB floppy services are supported (int 13h)
3.5"/720 kB floppy services are supported (int 13h)
3.5"/2.88 MB floppy services are supported (int 13h)
Print screen service is supported (int 5h)
8042 keyboard services are supported (int 9h)
Serial services are supported (int 14h)
Printer services are supported (int 17h)
ACPI is supported
USB legacy is supported
BIOS boot specification is supported
Targeted content distribution is supported
UEFI is supported
BIOS Revision: 5.13

Handle 0x0002, DMI type 2, 15 bytes
Base Board Information
Manufacturer: ASRock
Product Name: AB350 Pro4
Version:
Serial Number: XXXXXX
Asset Tag:
Features:
Board is a hosting board
Board is replaceable
Location In Chassis:
Chassis Handle: 0x0003
Type: Motherboard
Contained Object Handles: 0

$

[HOT]

Alle 300er und 400er Boards unterstützen ja auch offizell nach wie vor Zen1. Nur Bristol Ridge ist seit den Zen2-BIOSsen rausgeflogen, der hatte ne eigene Firmware.

[woodsdog]

Kannst du mal bitte nachschauen welches Board du genau hast, ist es vielleicht das gleiche wie meins?


Es handelt sich bei mir um das Asrock Fatal1ty AB350 Gaming-ITX/ac. Lief hier in Bios Version 6.50 wie gesagt auch noch mit nem 1600er.
Aber wie HOT ja schon sagt waren davon wohl nur die APUs betroffen.

[Gipsel]

Könnte, wenn Matlab nicht den AVX-Support nur auf intel-CPUs nutzen würde (liegt an der benutzten MKL-Bibliothek, die standardmäßig nur bei intel CPUs die erweiterten Befehlssätze nutzt). :rolleyes:

Edit:
https://www.computerbase.de/2019-11/mkl-workaround-erhoeht-leistung-auf-amd-ryzen/
Bahnbrechend: Matlab nutzt ab R2020a auch AVX/AVX2 auf Nicht-intel-CPUs (https://www.heise.de/newsticker/meldung/Matlab-Update-beschleunigt-AMD-Ryzen-Prozessoren-automatisiert-4693213.html). Völlig unverständlich, warum das so viele Jahre gedauert hat (und warum es keine Patches für ältere Versionen gibt).

[mironicus]

Wahrscheinlich kann AMD das 4fach SMT einfach so freischalten, bzw. für die Desktopvarianten auch auf 2fach begrenzen. Die Frage ist auch, ob Windows damit umgehen kann oder vielleicht sind auch wieder Patches notwendig.

[Räuber Hotzenplotz]

Bahnbrechend: Matlab nutzt ab R2020a auch AVX/AVX2 auf Nicht-intel-CPUs (https://www.heise.de/newsticker/meldung/Matlab-Update-beschleunigt-AMD-Ryzen-Prozessoren-automatisiert-4693213.html). Völlig unverständlich, warum das so viele Jahre gedauert hat (und warum es keine Patches für ältere Versionen gibt).

Wie im Artikel beschrieben liegt das Problem ja nicht bei Mathworks, sondern daran, dass die Intel MKL libraries verwendet werden und Intel nur auf Intel CPUs automatisch die CPU-ID abfragt und die richtigen Befehlssätze verwendet, bei anderen CPUs aber auf SSE zurückfällt. Davon betroffen ist auch numpy wegen der MKL libraries und da verwundert mich besonders, dass das noch niemand gefixt hat (also die Befehlssatz Abfrage eingebaut haben), wäre ja open source.
Der Unterschied mit und ohne AVX ist übrigends wirklich wie Tag und Nacht. Die benötigte Rechenzeit hat sich bei mir für einzelne machine-learning Modelle sowohl in Matlab als auch in scikit-learn geviertelt.

[LasterCluster]

Bahnbrechend: Matlab nutzt ab R2020a auch AVX/AVX2 auf Nicht-intel-CPUs (https://www.heise.de/newsticker/meldung/Matlab-Update-beschleunigt-AMD-Ryzen-Prozessoren-automatisiert-4693213.html). Völlig unverständlich, warum das so viele Jahre gedauert hat (und warum es keine Patches für ältere Versionen gibt).

Sehr gut! Unser Admin an der Uni hat erst letztens eine Ladung Epyc Workstations installiert. Mathworks ist halt trotz gewisser Verbreitung Matlabs ein eher kleiner Fisch und froh auf Trends wie DL einigermaßen rechtzeitig aufzuspringen. Bin mal gespannt, wenn der Fokus bei GPUs nicht mehr nur auf CUDA liegt. Wahrscheinlich irgendwann bei CDNA5....
P.S.: Ich denke, es gibt zwischen Patches und Versionen schlicht weg kein Unterschied

[eccle]

My two cents to zen3:

Es gibt die authentische AMD-Folie von Oktober 2019 zu Milan/Zen3 auf welcher von 32+ MB L3 die Rede ist. Zu ihrem financial analyst day sprachen sie von „X3D“ Packaging (in the near future). Wie schon vermutet wurde, könnte es sich anbieten den L3 Cache von den Chiplets zu nehmen und diesen auf extra Dies zu stapeln. Vermutlich würde dies die Latenzen im Vergleich zu Zen2 je nach Position der Daten (im Victim-Cache des eigenen CCX oder eines anderen CCX) etwas erhöhen oder senken. Interessant wäre, ob der Cache zukünftig auf CCD-Slices unterteilt sein müsste. Vorteile eines solchen Verfahrens sehe ich in der höheren Ausbeute an Dies/Wafer, der wohl günstigeren Fertigung und des modulareren Ansatzes insbesondere im Hinblick auf Epyc. Für dieses Produkt könnte eine Segmentierung nach Cache erfolgen.

[Der_Korken]

Auf diesen Folien steht nur "Future" statt "Near future":

https://www.computerbase.de/2020-03/amd-infinity-fabric-x3d-packaging-cpu-intel/

Sieht optisch auch eher nach 2021 statt 2019 aus. Klingt auch plausibler, weil mit Zen 3 anscheinend ein größeres Architektur-Update ansteht. Wenn man das ganze Packaging ändert, will man wahrscheinlich auch den Sockel ändern, was eher auf Zen 4 hindeutet. Ich bin auch skeptisch, ob man da wirklich den L3$ von den Kernen entkoppeln kann bzw. will. Die CCX sind schon sehr dicht gepackt, sodass eine zusätzliche Halbierung der Fläche bei gleichem Verbrauch auch ein Kühlproblem sein kann. Man könnte da schon eher CCX und IO übereinanderstapeln, weil IO viel Fläche braucht aber eher wenig Strom. Oder vielleicht auch HBM als RAM-Ersatz für Notebook-Chips. Da ist der RAM teilweise schon heute verlötet, d.h. wenn man den als HBM-Stack mit aufs CPU-Package packt, spart man sich den ganzen PinOut und die RAM-Module.

[eccle]

Auf diesen Folien steht nur "Future" statt "Near future":

https://www.computerbase.de/2020-03/amd-infinity-fabric-x3d-packaging-cpu-intel/


Das stimmt. Auf der gleichen Folie steht jedoch auch "Aggressive Roadmap for Chiplet & 3D Integration". Es ist mir nicht bekannt, dass AMD in letzter Zeit Technologien öffentlich besprochen hätte, die man nicht wenige Monate später dann auch in den Markt gebracht hätte.


Sieht optisch auch eher nach 2021 statt 2019 aus.

Ich denke da missverstehen wir uns. Ich spreche von diesen Folien:

https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/51051-amd-gibt-erste-details-zu-milan-bekannt-zen-3-mit-neuem-ccd-aufbau.html

[davidzo]

Auf diesen Folien steht nur "Future" statt "Near future":

https://www.computerbase.de/2020-03/amd-infinity-fabric-x3d-packaging-cpu-intel/

Sieht optisch auch eher nach 2021 statt 2019 aus. Klingt auch plausibler, weil mit Zen 3 anscheinend ein größeres Architektur-Update ansteht. Wenn man das ganze Packaging ändert, will man wahrscheinlich auch den Sockel ändern, was eher auf Zen 4 hindeutet. Ich bin auch skeptisch, ob man da wirklich den L3$ von den Kernen entkoppeln kann bzw. will. Die CCX sind schon sehr dicht gepackt, sodass eine zusätzliche Halbierung der Fläche bei gleichem Verbrauch auch ein Kühlproblem sein kann.


Exakt, ich meine AMD hat da sogar deutlich gesagt dass es in dieser Generation weder Core-count noch große Fabric und Topologieänderungen geben wird, sondern vor allem eine Radikal verbesserte Core-Architektur. Zen2 war da nur die evolutionäre Verbesserung.

Ich glaube nicht nur mit dem Energieverbrauch pro chiplet bekommt man probleme, sondern auch mit dem Pinout. Wo sollen die ganzen infinity fabric links denn hin wenn nur noch die halbe siliconfläche gibt?

Auch ist cache etwas das hervorragend skaliert, das also auf einen chip mit größerem Fertigungsverfahren zu verfrachten ist ein Rückschritt.


Man könnte da schon eher CCX und IO übereinanderstapeln, weil IO viel Fläche braucht aber eher wenig Strom. Oder vielleicht auch HBM als RAM-Ersatz für Notebook-Chips. Da ist der RAM teilweise schon heute verlötet, d.h. wenn man den als HBM-Stack mit aufs CPU-Package packt, spart man sich den ganzen PinOut und die RAM-Module.

Übereinanderstapeln ja, aber dazu braucht man TSVs und die verbrauchen in beiden Chiplets erhebliche Fläche.
An HBM glaube ich nicht. Das ist nur für APUs interessant, AMD scheint seine Architekturstrategie aber klar auf einen big fat Server-Cores abgestimmt zu haben. CPUs profitieren von HBM nicht, da der aufgrund der geringen Taktraten viel schlechtere Latenzen als DDR4 hat. Das schlägt sich auf CPU workloads gleich negativ aus, da hilft auch die hohe Bandbreite nicht.
HBM ist etwas für Acceleratoren mit vielen kleine SIMD-Cores bzw. für GPUs.

Und an richtig große, teure Notebookchips wagt sich AMD nicht ran, das hat man ja mit Renoir gesehen. Den Nachholbedarf hat man da ja auch nicht bei der absoluten Leistung oder Energieeffizienz, sondern beim Idle-Verbrauch. Ich glaube kaum dass eine fette HBM on package Lösung mit super Bandbreite da viel hilft. AMDs Stragegie eher kleinere Chips zu bauen die "gut genug" sind Intel zu schlagen ist da glaube ich besser.

[LasterCluster]

Exakt, ich meine AMD hat da sogar deutlich gesagt dass es in dieser Generation weder Core-count noch große Fabric und Topologieänderungen geben wird, sondern vor allem eine Radikal verbesserte Core-Architektur. Zen2 war da nur die evolutionäre Verbesserung.


Unter was fallen 8c-CCX? Im Interview auf das du dich beziehst wurde soweit ich mich erinnern kann von stärkeren Architekturänderungen bei Zen2-Zen3 gegenüber Zen1-Zen2 gesprochen. Nur war es vollkommen unklar, was die Person darunter verstand. Könnte also durchaus sein, das gerade Umbauten für die Kommunikation zwischen den Kernen gemeint war.
Richtig große Änderungen an den Kernen selbst würden sich eher beim nächsten großen Fertigungsschritt anbieten.

[davidzo]

Unter was fallen 8c-CCX? Im Interview auf das du dich beziehst wurde soweit ich mich erinnern kann von stärkeren Architekturänderungen bei Zen2-Zen3 gegenüber Zen1-Zen2 gesprochen. Nur war es vollkommen unklar, was die Person darunter verstand. Könnte also durchaus sein, das gerade Umbauten für die Kommunikation zwischen den Kernen gemeint war.
Richtig große Änderungen an den Kernen selbst würden sich eher beim nächsten großen Fertigungsschritt anbieten.

Umgekehrt, beim nächsten Fertigungsschritt kann man den Corecount angehen. Architekturänderungen in den kernen fallen da nicht so heftig ins Transistorbudget...
Ich könnte mir z.B. AVX-512support vorstellen und bfloat-16. Das sind ja noch die letzten Fähnchen die Intel bei Servern und HPC nach oben hält.
Ich denke AMD bohrt einfach analog zu Skylake vs Icelake ein bisschen die Kernbreite auf. Eine Int-Alu mehr, größeres registerfile, mehr scheduler width, frontend und LS aufbohren, so zeug...

[w0mbat]

Nhv4DOhqLqI

[Unicous]

Nicht schon wieder. :rolleyes:

[Langlay]

Nicht schon wieder. :rolleyes:

Naja diesmal wird er nicht völlig daneben liegen. Sagt ja quasi nix neues. Ausser höherer Boosttakt und Verzögerungen ist ja quasi nicht "Neues" dabei.

Und ein grosser Prophet muss man auch nicht sein um Verzögerungen vorherzusagen. Coronakrise hallo.

[Linmoum]

Wenn er (quasi) nichts neues sagt, brauchts auch kein "EXCLUSIVE!!!".

Dass der Typ überhaupt noch verlinkt wird.