AMD - Zen 3, 7 nm, 2020 (Vermeer, Cezanne, Genesis Peak & Milan) [Archiv] - Seite 6

davidzo

2020-04-04, 16:30:44

:confused:

https://i.imgur.com/j5Vi997.jpg

Da habe ich mich wohl missverständlich ausgedrückt. Ich wollte eigentlich nur eccle widersprechen der neue packaging technologien und stacked dies ins spiel gebracht hat. Das mit keine fabric und Topologie Änderungen war physikalisch gemeint, also in Bezug auf wieviele Dies, neues Packaging, stacked Dies etc. gemeint. :freak:

Aber klar, topologische Änderungen sind natürlich nicht nur die Anordnung der Dies untereinander, sondern vor allem auch die Anzahl und Knoten der Infinity fabric Links innerhalb des DIEs und auf dem package.

Da die Plattform bzw. der Socket bei Milan aber dieselbe bleibt ist es recht unwahrscheinlich dass AMD da jetzt schon gewaltige Änderungen bringt. Ich denke man dreht eher an der anzahl und breite der IF-Links, Taktschraube des Fabric, powermanagement, RAS features etc.

Die neuen Off-socket Verbindungen wie AMD es beim financial Analyst day heraushängen lassen hat klingen auch vom timeframe für mich eher nach EPYC Genoa 5nm (regulär 2022, aber ab 2021 schon in Frontier):

https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=69680&stc=1&d=1586010539

Eldoran

2020-04-07, 03:33:34

My two cents to zen3:

Es gibt die authentische AMD-Folie von Oktober 2019 zu Milan/Zen3 auf welcher von 32+ MB L3 die Rede ist. Zu ihrem financial analyst day sprachen sie von „X3D“ Packaging (in the near future). Wie schon vermutet wurde, könnte es sich anbieten den L3 Cache von den Chiplets zu nehmen und diesen auf extra Dies zu stapeln. Vermutlich würde dies die Latenzen im Vergleich zu Zen2 je nach Position der Daten (im Victim-Cache des eigenen CCX oder eines anderen CCX) etwas erhöhen oder senken. Interessant wäre, ob der Cache zukünftig auf CCD-Slices unterteilt sein müsste. Vorteile eines solchen Verfahrens sehe ich in der höheren Ausbeute an Dies/Wafer, der wohl günstigeren Fertigung und des modulareren Ansatzes insbesondere im Hinblick auf Epyc. Für dieses Produkt könnte eine Segmentierung nach Cache erfolgen.

Laut Charlie Demerjan https://www.semiaccurate.com/2020/03/06/amd-talks-direction-and-tech-at-financial-analysts-day/ (sowie diverse Meldungen auf Twitter) kommt das an sich relativ bald, also mit Milan (Zen3), als weitere Bauform bei EPYC, es gibt also weiterhin Modelle ohne die Stapel. Es ist für mich nur nicht sonderlich logisch:
Die CCDs zu stapeln macht keinen Sinn, die werden zu heiss.
SRAM extern dürfte wohl kaum ernsthafte Vorteile bei der Latenz gegen über dem RAM bringen und die Datenmengen sind wohl auch nicht so überwältigend. Es stellt sich dabei auch die Frage bezüglich Bandbreite etc.
HBM macht schon eher Sinn, da wäre zumindest die Datenmenge höher, aber als tranpsarenter Cache (L4?) macht das ganze kaum Sinn, das wäre eher langsamer als das normale RAM, schon eher zumindest optional explizit adressierbar wie bei XPoint für HPC? Das wirkt irgendwie wie ein seltsamer Hybrid zwischen CPU und GPU wie Larrabee.

Auf jeden Fall dürfte auch die Anbindung spannend werden, eine dermassen breitbandige Datenverbindung zu allen CCDs sollte schon allein den Datentransport leistungshungrig machen.

amdfanuwe

2020-04-07, 05:09:15

Lassen wir uns überraschen, was mit X3D kommt.
Das Chiplet Design haben ja auch viele angezweifelt bis Lisa dann Rome und Matisse in die Kamera hielt.
Ich könnte mir auch vorstellen, dass das I/O Die aufgeteilt wird in ein 7nm IF Switch Die + 12nm Chips für MMC und PCIe Controller.
Der IF Switch im I/O Die nimmt eine riesen Fläche ein und ließe sich gut shrinken. Zudem würden durch die kleineren Kontakte eines 7nm Chips die IF Verbindungen zu den Chiplets effizienter/leistungsfähiger. Vielleicht packt man da dann noch einen zentralen L4 drauf.

HOT

2020-04-07, 09:50:33

Das wäre für Zen3 mMn zu früh. Das 32MB+ wird einfach für mehrere Chipets stehen, was ja auch mehr L3$ bedeutet. Aber Zen4 wird ja IA3 bringen und hier wird man sicherlich mit gestapelten Zusatzdies arbeiten und ner weiteren Cache-Stufe.

robbitop

2020-04-07, 10:03:24

Cache macht nur Sinn, wenn die Latenz gut ist. Alles was aus dem CCX geht, hängt an der Fabric. Und damit ist die Latenz dahin.

HOT

2020-04-07, 10:19:57

Das ist ne Marketingaussage gewesen :freak:

LasterCluster

2020-04-07, 12:41:48

Könnte es was bringen die Chiplets auf das I/O-die zu packen? Wie nahe kommt man so an ein Verhalten bzgl. Energieverbrauch (und vlt. Latenz) monolithischer Chips?

basix

2020-04-07, 13:13:50

Könnte es was bringen die Chiplets auf das I/O-die zu packen? Wie nahe kommt man so an ein Verhalten bzgl. Energieverbrauch (und vlt. Latenz) monolithischer Chips?

"Optimal" ist meiner Meinung nach I/O-Die auf Substrat, DRAM (1x Chip oder stacked) im Sandwich, Compute-Die on top. Das Compute-Die wird direkt gekühlt und die Hochstrom-Transistoren im I/O-Die können Wärme in Richtung PCB abgeben. Allenfalls macht man dort noch vom I/O die in Richtung Compute Die ein paar extra TSVs um die Wärme gegen die aktive Kühlung hin abzuleiten. Da DRAM in der Mitte ist, ist im Mittel auch der Datenweg am kürzesten und somit am effizientesten. DRAM hat aber oftmals Probleme bei zu hohen Temperaturen, das wird das grösste Problem sein.

Latenz und Energieverbrauch wird irgendwo in der Mitte landen. Sagen wir mal Off-Chip benötigt 100x mehr Energie als On-Chip, dann benötigt diese Stacking Lösung evtl. 10x mehr Energie als On-Die. Das sind zufällige Zahlen, also nicht darauf behaften. Die Aussage ist: Es ist deutlich weniger als normal Off-Chip, aber immer noch deutlich mehr als On-Chip.

Edit:
Evtl. könnte Stacking aber die Wege verkürzen, da man vertikal im Stack evtl. kürzere Wege hat als horizontal übers Die (z.B. bei Cache). Dadurch könnte Stacking im besten Fall sogar effizienter als On-Die herauskommen.

Edit 2:
Um ein Gefühl für die Grössenordnung der Energieeinsparungen zu bekommen: Intel Foveros https://fuse.wikichip.org/news/3417/a-look-at-intel-lakefield-a-3d-stacked-single-isa-heterogeneous-penta-core-soc/
The FDI on Lakefield achieves 0.2 pJ/bit – a roughly 10x reduction from your standard chipset interfaces such as Intel’s OPI (or AMD’s IF). Intel says that this will be further reduced in future products.

Und hier noch Grafiken, wie viel Energie Daten schubsen auf dem Die benötigt: https://www.researchgate.net/figure/Data-movement-is-overtaking-computation-as-the-most-dominant-cost-of-a-system-both-in_fig2_260520373
5mm on-chip benötigen schon in etwa 0.5 pJ/bit. Beim L3 vom CCD könnten 5mm schon hinkommen, je nachdem wo die Daten liegen. Kann man diese Distanz drastisch senken, weil sich DRAM / SRAM unterhalb der Cores auf einem anderen Die befinden, könnte man also sogar energieeffizienteren Cache erhalten. DRAM Zugriffe profitieren sowieso.

Zossel

2020-04-07, 17:17:55

Cache macht nur Sinn, wenn die Latenz gut ist. Alles was aus dem CCX geht, hängt an der Fabric. Und damit ist die Latenz dahin.

Wie ist den die Latenz bei dem EDRAM basierten L4 der Power Chips?

robbitop

2020-04-08, 10:39:29

Wie ist den die Latenz bei dem EDRAM basierten L4 der Power Chips?
Mir liegen da keine Daten vor. Beim i7 5775C mit externem eDRAM (Crystalwell) lag man bei 40 ns. Aber auch nur wegen des schnellen Ringbusses. Allerdings bekommt man auf aktuellen Intel Mainstream CPUs mit schnellem DDR4 relativ leicht unter 40 ns. Ich habe auch einige Ergebnisse schon (das sind dann aber Ergebnisse mit extrem gut selektierten Speicher gewesen mit absoluten OC Profis und Top Mainboards) Ergebnisse in den niedrigen 30ern gesehen.

Der Bottleneck ist nunmal bei Ryzen die Fabric in der Hinsicht. Verläßt man den CCX, hat man gleich ~70 ns Latenz drauf.
Hier mal Ergebnisse von Igors Lab:
https://www.igorslab.de/amd-ryzen-3900x-und-3700x-im-test-igorslab/5/

Intel wird seinen Vorteil durch den schnellen Ringbus auch mittelfristig aufgeben müssen, wenn man mit der Anzahl der Kerne mit AMD mithalten will. Skalierbarkeit und Latenz sind nunmal diametrale Kriterien einer Fabric.

Dass das passieren wird, sieht man IMO bereits daran, dass Intel bei Sunny Cove und Willow Cove sukzessive alle Cachelevel vergrößert, um die Hitrate anzuheben (Datenlokalität), damit der Einfluss der Fabric sinkt.

Entsprechend muss man Cache, damit es wirksam ist, möglichst nah an den Kernen haben. Off-Chip macht dann einfach keinen Sinn mehr.
Offchipspeicher macht allerhöchstens für den GPU Teil einer IGP Sinn. Da ist Latenz zweitrangig und Bandbreite ist gefragt.

Ich kann mir vorstellen, dass es auch einige HPC/Serveranwendungen gibt, die davon profitieren würden (weniger latenz- als Bandbreitenkritisch weil weniger Interdependenz zwischen den Instruktionen).

CrazyIvan

2020-04-08, 19:05:40

Und hier noch Grafiken, wie viel Energie Daten schubsen auf dem Die benötigt: https://www.researchgate.net/figure/Data-movement-is-overtaking-computation-as-the-most-dominant-cost-of-a-system-both-in_fig2_260520373
5mm on-chip benötigen schon in etwa 0.5 pJ/bit. Beim L3 vom CCD könnten 5mm schon hinkommen, je nachdem wo die Daten liegen. Kann man diese Distanz drastisch senken, weil sich DRAM / SRAM unterhalb der Cores auf einem anderen Die befinden, könnte man also sogar energieeffizienteren Cache erhalten. DRAM Zugriffe profitieren sowieso.
Der Artikel zum Link ist wirklich lesenswert - Danke dafür. Er zeigt glaubhaft auf, dass das Datenschubsen die reine Berechnung von Operationen hinsichtlich des Energieaufwands mittlerweile überholt hat. Deshalb steigt auch der Bedarf an effizienten Interconnects auf allen Ebenen.
Wohl dem, der auf der Chip-To-Chip Ebene bereits Produkte am Markt hat.

Complicated

2020-04-08, 22:45:17

Das erste Infinity Fabric liegt da ja bei 2 pJ/bit für den IFOP (On Package) und bei 11 pJ/bit für den IFIS (Inter Socket).
https://en.wikichip.org/wiki/amd/infinity_fabric

Ausnahme ist noch ein 2 Sockel EPYC mit 9 pJ/bit für den MCM beim 4x IF-Link Die-to-Die, der bis zu 2 hops brauchen kann für den Die-Die Transfer.
Zen2 mit IF2 soll den Verbrauch pro bit um 27% reduziert haben.
https://www.anandtech.com/show/14525/amd-zen-2-microarchitecture-analysis-ryzen-3000-and-epyc-rome/11

Das wären schon 30% weniger als in dem Artikel von basix für den Interconnect bei Offchip/DRAM veranschlagt ist in der Grafik -> Ca. 700 pJ/64bit bei Zen1 und ca. 514 pJ/64bit bei Zen+ (ca. 50% weniger als in dem Artikel)

Das IF 3.0 bei El Capitan (Exascale) wird da vermutlich auch nochmals den Verbrauch reduzieren. Man darf gespannt sein was da für Zen 3 noch drin ist.

Die 2 pJ/bit des IFOP sind da wohl am ehesten mit einem Interconnect zu DRAM/SRAM im 3D Stacking zu vergleichen.

davidzo

2020-04-08, 23:04:20

Der Artikel zum Link ist wirklich lesenswert - Danke dafür. Er zeigt glaubhaft auf, dass das Datenschubsen die reine Berechnung von Operationen hinsichtlich des Energieaufwands mittlerweile überholt hat.

Das ist für ja nichts neues, Cerebras, Upmem, etc. reiten dieses Pferd schon lange. Was man dabei aber nicht vergessen sollte ist dass es hierbei nicht um Desktopsysteme geht. Hier geht es 1-3Watt Socs wie Lakefield und um Serverchips, die im Effizienzsweetspot von um die 2Ghz laufen und ständig threads über dreistellige Coreanzahlen hin und her schieben. Dort ist das Datenschubsen mittlerweile mehr Power als die Berechnung. Glaub ja nicht dass das auf unsere Jon-Desktop-4,3Ghz-turbo CPU auch zutrifft, die bis an die Grenze des machbaren geprügelt wird und höchstens 8 Cores hat.

Ich glaube nach wie vor, das Milan noch ohne die angekündigten neuen Packaging Technologien auskommt. Die stehen erst für 2021, also Genoa auf der Roadmap und außerdem muss man bei Milan noch Sockel- + Infrastrukturkompatibilität beibehalten. Das wird nicht so einfach wenn man versuch da noch DIE-Stacking rein zu quetschen.

Theoretisch wäre es zwar möglich den i/o DIE zum Interposer aufzubohren und dann die Chiplets über TSVs durch zu kontaktieren. Allerdings würde das die Kosten für den Riesigen I/O DIE aufblähen und in den Chiplets müsste Platz für TSVs geschaffen werden.

Auch möglich dass man einfach TSMCs CoWos benutzt und die Chiplets neben dem IE-Die auf einem 0.3mm Interposer platziert, wie man es bei Datacenter GPUs macht. Das spart auch Energie und ist schneller als mit nur dem package, ist aber auch erheblich teurer. Es hat schon einen Grund weshalb nvidia das selbst für eine 2800$ Titan RTX nicht macht.

Gegen beide Lösungen sprechen die Kosten. Für den Desktop wird das deshalb nicht so kommen, aber für Milan? Wer weiß...

CrazyIvan

2020-04-09, 08:51:44

@davidzo
Nein, ganz so naiv bin ich nicht, das direkt auf aktuelle 08/15 Desktop Prozessoren zu adaptieren.
Der Trend wird uns jedoch über kurz oder lang auch im Desktop einholen, da die Randbedingungen auch hier gelten:

Der Energieverbrauch pro Rechenoperation sinkt weiter
Pro-Kern-Leistung stagniert
Es ist wirtschaftlich nicht sinnvoll, die Kernzahl auf einem Die beliebig zu steigern.
Der Anteil am Gesamtverbrauch durch On-Die und Inter-Die-Kommunikation steigt
Sowohl die Topologien als auch die Programmier-Paradigmen müssen dem perspektivisch Rechnung tragen.

Rinas

2020-04-09, 08:55:05

Wird eigentlich der Sockel sTRX4 (TR) für Gen.3 kompatibel bleiben? Konnte dazu keine Aussage finden, Danke

w0mbat

2020-04-09, 10:38:35

CB: Wie geplant: AMD Ryzen 4000 „Vermeer“ kommt Ende des Jahres (https://www.computerbase.de/2020-04/termin-amd-ryzen-4000-cpu-vermeer/)

Telema

2020-04-10, 12:24:59

dildo4u

2020-04-10, 12:43:12

Nein der Mainstream Sockel wird erst geändert wenn DDR5 Massenmarkt tauglich ist.Vermutlich werden zu erst die Epyc Modelle es unterstützen.

Derzeit ist noch unklar, wann genau die ersten DDR5-Plattformen auf den Markt kommen werden, aber eine gute Schätzung soll das Jahr 2021 sein. Eine der ersten Plattformen, die die Unterstützung für DDR5-Speicher bestätigt hat, war Intels Xeon Sapphire Rapids, die für den Einsatz im Aurora Supercomputer vorgesehen ist. AMDs Pläne für die Unterstützung von DDR5 sind derweil bisher unbekannt.

https://www.pcgameshardware.de/RAM-Hardware-154108/News/DDR5-Ausblick-Speichermodul-von-SK-Hynix-1341087/

DarknessFalls

2020-04-10, 12:44:14

...und in welcher News steht, dass ein X670 vonnöten ist für Zen 3? Ich glaub, ich bin grad blind...

Screemer

2020-04-10, 12:56:56

Nein der Mainstream Sockel wird erst geändert wenn DDR5 Massenmarkt tauglich ist.Vermutlich werden zu erst die Epyc Modelle es unterstützen.

sockel != chipset.

ich bin auch schon gespannt für was amd und vor allem die boardpartner noch updates liefern werden. gibt ja durchaus z.b. x370 boards, die von der stromversorgung schon top notch waren.

Tobalt

2020-04-10, 13:23:54

der 1800X hatte ja auch rund 90W TDP und lief auch (Natürlich) auf B350 und A320. Also an der Stromversorgung wird es nicht liegen wenn ein Zen3 8-core nicht auf diesen Platinen läuft.

wenn sie mehr pcie lanes in der Cpu hätten, könnte sich das pinout aber ändern. dies schließe ich aber eher aus, da man sonst wohl gleich auf einen neuen Sockel gehen würde und weil es in dieser hinsicht keinen zugzwang gibt aktuell.

einziger grund für einen nichtsupport sehr ich daher beim willen von AMD bzw den Board Herstellern.

neue features der CPUs, denen auf den alten Platinen die Peripherie fehlt, kann man ja einfach deaktivieren.

davidzo

2020-04-10, 14:42:27

BTW, wir wissen dass AMD auf 8-Core CCX wechseln wird, aber wissen wir eigentlich schon wieviele CCXs auf einem Chip sind?

Wenn man gleichzeitig auf 16-Core CCDs wechselt, wird das zwar ein fettes DIE, aber man kann damit die Skalierung für Server und HEDT CPUs deutlich verbessern, da weniger IF-Links übers Fabric gehen müssen und mehr TDP für die Cores übrig bleibt.
Die 12C und 8C Chips wären dann salvage, dafür spart man ein bisschen beim Packaging. Denkbar wäre auch dass man Matisse noch nebenher nur für 8C chips innerhalb der Ryzen4K Serie anbietet.
7nm hat sich verändert. Es ist nicht mehr so Risikoreich mittelgroße bis große Chips zu fertigen wie letztes Jahr. 74mm chiplets waren damals eine gute Idee, aber stimmt das immer noch? Die Yields sind sehr gut, es ist auch nicht mehr der leading edge Prozess und Preistreiber wie Apple und die Mobile-Soc-Hersteller sind schon weiter gezogen. Der Prozess sollte jetzt deutlich günstiger geworden sein. Kann sein dass AMD das mitnimmt und gleich größere DIEs fertigt be Vermeer?

Berniyh

2020-04-10, 15:02:43

Ich lese gerade in den News das der Ryzen 4000 zwingend ein X670 Chipsatz braucht.

Ist das wirklich sicher?

Macht für mich ehrlich wenig Sinn, da doch Ryzen 5000 also 2021 mit einen neuen Sockel kommen soll.
Das ist eher so gemeint, dass zusammen mit Ryzen 4000 auch X670 vorgestellt wird.
Auch ein X570 wird sicherlich Zen 3 hosten können.

Für alles was älter ist würde ich mich eher nicht aus dem Fenster lehnen, aber die Vergangenheit hat gezeigt, dass man auch da vorsichtig optimistisch sein kann.

Berniyh

2020-04-10, 15:05:35

KarlKastor

2020-04-10, 15:07:36

Vielleicht verstehe ich dich falsch, aber zumindest bei Zen2 gibt es doch keine Inter Die CCX Kommunikation. Da geht ja alles über den IO Die.
Da hat man doch keinen Vorteil durch mehrere CCX pro Die.
Ich glaube auch nicht, dass man das momentan möchte. 75 mm2 sind sicherlich ziemlich klein. Aber Zen3 wird ja sicherlich etwas mehr Transistoren haben und dann wäre man schon irgendwo bei 200 mm2.
Kann ich mir nicht vorstellen, dass das lohnt.
Bei Zen 4 werden es sicherlich mehr als 8 Kerne pro die wenn der in 5nm kommt.

davidzo

2020-04-10, 15:17:41

Alles was man bislang gehört hat ist, dass die Coreanzahl gleich bleibt und es auch bei 8C pro CCD bleiben. Lediglich die Aufteilung CCX/CCD fällt weg.

Das ist eine mögliche Interpretation dessen was Mark Papermaster in dem Anandtech Interview gesagt hat, bzw. die Roadmaps sprechen ja auch eine klare Sprache was den Corecount der SKUs angeht.
Es macht aber mehr Sinn dass damit der Core-count pro SKU bzw. konkret der maximale Core-count pro Sockel im Datacenter gemeint ist. Über die Chiplet-Aufteilung bzw. den Core-count einzelner Chiplets sagt das noch gar nichts aus.
Eine konkrete Aussage von genau einem CCD bzw. 8C auf einem Chiplet gab es meines Wissens nach bisher nicht, weder von AMD noch von bekannten Leakern.

Mal schauen was Zen 4 dann bringt, aber bei Zen 3 dürfte das CCD extrem ähnlich zu Zen 2 ausfallen, minus halt der internen Aufteilung.

Abwarten, Forrest Norrod sprach von der größten architekturellen Änderung bisher und einem dementsprechenden IPC Zuwachs. Da wird schon genug vom Design sehr unähnlich sein.

basix

2020-04-10, 16:07:20

Mehr als 8C pro CCD sind einfach unwahrscheinlich. Aus ökonomischen und technologischen Gründen. Mit 8C könnte man alle bestehende IOD wiederverwerten. PCB Design usw. kann ebenfalls konzeptionell beibehalten. Das ist einfach viel effizienter.

Berniyh

2020-04-10, 16:14:55

Eine konkrete Aussage von genau einem CCD bzw. 8C auf einem Chiplet gab es meines Wissens nach bisher nicht, weder von AMD noch von bekannten Leakern.
Die Folie hier stammt von AMD selbst und zeigt ziemlich eindeutig, dass man auch bei Milan mit 8C CCDs rechnen kann und davon 8 Stück pro Die:
https://www.planet3dnow.de/cms/wp-content/gallery/amd-zen-3-milan/milan_soc.PNG (https://www.planet3dnow.de/cms/51487-praesentation-zeigt-details-zu-zen-3-milan-kein-smt4/)

d.h. wie bisher 8×8C Aufbau.

5CH4CHT3L

2020-04-10, 16:37:54

Wenn man genug Leistung pro Kern dazugewinnt wird es auch vorerst nicht nötig sein mehr Kerne zu bieten. Das kann man sich dann mit Zen 4 in 5nm überlegen, oder man klebt halt einfach mehr Chiplets zusammen, je nachdem was wirtschaftlicher ist.
Für den Mainstream-Markt werden 2021 bis X immer noch 6 Kerner sinnvoll sein und einiges an Volumen bringen, da wird man wohl kaum ein 12 Kern Die um 50% kürzen wollen

Screemer

2020-04-10, 16:46:01

Die Folie hier stammt von AMD selbst und zeigt ziemlich eindeutig, dass man auch bei Milan mit 8C CCDs rechnen kann und davon 8 Stück pro Diepackage:

d.h. wie bisher 8×8C Aufbau.
ftfy

reaperrr

2020-04-10, 16:59:06

Die Folie hier stammt von AMD selbst und zeigt ziemlich eindeutig, dass man auch bei Milan mit 8C CCDs rechnen kann
Jup, und den kompletten L3 zu teilen würde nicht gehen, wenn es immer noch 2 CCX je Chiplet wären.

CompuJoe

2020-04-10, 18:41:07

ftfy

Ist es jetzt nicht eher 2 x 4 x 8

davidzo

2020-04-10, 19:07:58

Die Folie hier stammt von AMD selbst und zeigt ziemlich eindeutig, dass man auch bei Milan mit 8C CCDs rechnen kann und davon 8 Stück pro Die:
https://www.planet3dnow.de/cms/wp-content/gallery/amd-zen-3-milan/milan_soc.PNG (https://www.planet3dnow.de/cms/51487-praesentation-zeigt-details-zu-zen-3-milan-kein-smt4/)

d.h. wie bisher 8×8C Aufbau.

thx, die Folie war mir nicht bekannt. Ja, das ist ziemlich eindeutig!

Du meinst aber 8Stück pro package :wink:

Der_Korken

2020-04-10, 22:28:09

Berniyh

2020-04-11, 08:06:18

Ja, ich meinte natürlich 8 pro Package. ;)
Ist es jetzt nicht eher 2 x 4 x 8
Bei Rome ja, bei Milan nicht mehr.

robbitop

2020-04-11, 08:39:43

@davidzo
Im aktuellen Anand Review von Renoir schreibt Ian Cutress nochmal explizit, dass ccx Interkommunikation bei Matisse und Rome über das IO Die läuft.

Mehr Cores gibts wahrscheinlich erst zu Zen 4, da dann erst der nächste Shrink (5nm) kommt (power/space).

HOT

2020-04-11, 09:08:29

Zen4 wird sicherlich 10 oder 12 Kerne bringen und massiv mehr Cache.
Das IOD von Zen3 wird mMn in 12LP+ gefertigt. Da hat GloFo ja schon auch relativ starke Verbesserungen ggü. 12LP hinbekommen.

robbitop

2020-04-11, 10:53:09

Zen 4 soll iirc gerüchtehalber 1 MiB L2 haben.

basix

2020-04-11, 12:18:45

Würde es sich lohnen für Ryzen einen neuen IOD in 7nm zu bringen? Weniger wegen der gesparten Fläche, sondern eher um das IF höher zu takten und so die Latenzen zu drücken. Der 12nm IOD wurde ja zusätzlich noch als Chipsatz verwendet, d.h. man könnte den vielleicht noch effizienter designen, wenn er nur noch IOD sein muss.

Natürlich würde es der Performance gut tun. Aber AMD hat immer noch das WSA mit GloFo und zudem ist 7nm Kapazität knapp und teuer. Wemm ein 7nm IOD kommt, dann erst mit Zen 4. Aber auch hier denke ich, dass man eher GloFo 12nm LP+ verwenden wird. Aus oben genannten Gründen. Die Performance und vor allem Energieffizienz steigt damit ordentlich und grundsätzlich gewinnt man IF-Performance vermutlich hauptsächlich über dessen Architektur und Implementierung als über einen verbesserten Prozess.

GloFo 12LP+: https://www.anandtech.com/show/14905/globalfoundries-unveils-12lp-technology-massive-performance-power-improvements

Edit:
HOT war schneller mit 12LP+ :)

HOT

2020-04-11, 13:27:51

Zen 4 soll iirc gerüchtehalber 1 MiB L2 haben.
Könnt mir da so ne Lösung vorstellen mit 48KiB L1$s, 1MB L2 und 60 oder 72MB L3, je nachdem ob 10 oder 12 Kerne.

robbitop

2020-04-11, 13:31:13

Dann geht aber wahrscheinlich die Latenz des L3 durch die Decke. Man kann nicht alles haben.

IO skaliert mMn sowieso kaum von Shrinks. Bezogen auf Density und Power. Es kostet nunmal Leistung, Signale von A nach B zu bewegen. Und die Strecke ist bei Chiplets kaum abhängig von der Größe der Transistoren des IO Dies.

Der_Korken

2020-04-11, 14:44:17

Natürlich würde es der Performance gut tun. Aber AMD hat immer noch das WSA mit GloFo und zudem ist 7nm Kapazität knapp und teuer. Wemm ein 7nm IOD kommt, dann erst mit Zen 4. Aber auch hier denke ich, dass man eher GloFo 12nm LP+ verwenden wird. Aus oben genannten Gründen. Die Performance und vor allem Energieffizienz steigt damit ordentlich und grundsätzlich gewinnt man IF-Performance vermutlich hauptsächlich über dessen Architektur und Implementierung als über einen verbesserten Prozess.

Ah, mir war nicht bewusst, dass GloFo da noch was nachgelegt hat. Das macht 7nm für den IOD natürlich deutlich unattraktiver. Ich hoffe die überarbeiten den IOD wirklich, für Games wäre das sicherlich sehr gut. Eventuell hilft es schon, dass man pro CCD nur noch ein CCX hat (nicht nur wegen des großen L3, sondern weil es vielleicht Hops einspart).

Könnt mir da so ne Lösung vorstellen mit 48KiB L1$s, 1MB L2 und 60 oder 72MB L3, je nachdem ob 10 oder 12 Kerne.

Das verschlechtert die Cache-Latenzen sicherlich nicht unerheblich. Intel geht mit den Cove-Kernen afaik auf 5 Takte L1-Latenz.

Mal wieder eine von meinen verrückten Ideen, wir sind ja hier im Spekulationsforum :D:
Wären weitere Arten von Caches denkbar? Also zum Beispiel ein weiterer L1D, der aber nur für die AVX-Einheiten genutzt wird? Das würde den normalen L1D entlasten (eventuell kann man sogar wieder auf 32B/Takt runter) und man könnte den "L1V" (Vektor) so designen, dass er höhere Latenzen hat, dafür aber größer ist (64kB) und mehr Durchsatz hat. Hat natürlich den Nachteil, dass wenn die INT-Units auf die selben Daten zugreifen wollen, man da viel synchronisieren muss bzw. immer über den L2 muss.

reaperrr

2020-04-11, 14:45:45

Könnt mir da so ne Lösung vorstellen mit 48KiB L1$s, 1MB L2 und 60 oder 72MB L3, je nachdem ob 10 oder 12 Kerne.
Ich wette darauf, dass AMD mit Zen4 bei 8c-Chiplets bleibt, und stattdessen (bis zu) 50% mehr davon verbaut, da sie deutlich kleiner als ihre Vorgänger ausfallen werden. Bei der Menge des L3 je Kern stimme ich dir aber zu (in meinem Fall dann 48MB je Chiplet).

Akkarin

2020-04-11, 14:53:28

Ich finde 2x8C für ein Zen4 Chiplet wahrscheinlicher als 1x10-12C. Man überlege das Zen1 und Zen2 2x4 waren und das jetzt mit Zen3 auf 1x8 geändert wird. Bei Zen4 die komplette Topographlogie wieder umzukrempeln und noch viel mehr aufzublasen ist dann doch etwas unwahrscheinlich. Wenn wir nicht wüssten das Zen3 auf 1x8 geht hätte man auch auf 2x6 spekulieren können, aber das ist damit auch mit höchster Wahrscheinlichkeit vom Tisch.

Berniyh

2020-04-11, 16:03:07

KarlKastor

2020-04-11, 19:49:03

@akkarin
Da müssen wir wohl erstmal abwarten, wie dieser 8 Core Chiplet von Zen3 aussieht. Dann wissen wir ob es einfach möglich ist diesen auf mehr Kerne zu erweitern oder zwei "CCX" auf einem Die logischer ist.
Nur 8 Kerne pro Chiplet bei 5 nm kann ich mir nicht vorstellen.

basix

2020-04-11, 23:46:28

Wichtiger beim IO Die wäre vermutlich, dass man hier das Energiemanagement verbessert.
Das Teil zieht ja selbst im Idle noch ca. 10A und eine Variation in der Spannung habe ich bislang auch nicht beobachtet (konstant bei 1.09V).

Japp, das wird aber sicher kommen. Man hat mit Zen 3 ja vor allem Energieffizienz versprochen und das EPYC IOD verbrät 70-80W. Da hat AMD aber einen guten Track Record: Einige ihrer Designs wurden mit selben Die überholt und als Nachfolgegeneration rausgebracht (ich meinte bei Bulldozer Nachfolgern und entsprechenden APUs hat man den Die nicht verändert und trotzdem viel herausgeholt).

Ich wette darauf, dass AMD mit Zen4 bei 8c-Chiplets bleibt, und stattdessen (bis zu) 50% mehr davon verbaut, da sie deutlich kleiner als ihre Vorgänger ausfallen werden. Bei der Menge des L3 je Kern stimme ich dir aber zu (in meinem Fall dann 48MB je Chiplet).

Da wette ich dagegen ;) Bei Zen 2 konnten sie den CCD gar nicht viel kleiner machen. Sie mussten sogar den Bump Pitch auf 130 Mikrometer reduzieren. Standard ist 150um. Laut AMD gibt es weltweit nur 2 Hersteller die das können. Noch kleinere Pitches gehen in Zukunft sicher, aber irgendwann wird es zu teuer. Ich tippe auf 12C bei 1MB L2$ und 4MB L3$ pro Core. Inkl. AVX512 usw. wird der Die in etwa wieder so gross wie bei Zen 2. Ist einfach eine ziemlich optimal gewählte Grösse: So gross wie nötig und so klein wie möglich. 6MB L3$ pro Core hätte ich zwar auch gerne, aber nützt das wirklich so viel? Intel ist bei 1.375 MByte. Ausserdem wir der zusammengelegte Cache ebenfalls einiges bringen, bei 12C wären das immerhin 48MB und somit mehr bei als fast allen Intel Prozessoren. Es gibt nur etwas mehr als eine Handvoll Broadwell-EX, welche 50-60MB L3$ haben und das bei 20-24 Kernen.

Complicated

2020-04-12, 00:09:36

Mal ein ganz anderer Denkansatz:
Wenn die Chiplets zu klein werden packt AMD vielleicht einfach GPU mit drauf, anstatt eigene GPU-Chiplets zu bauen. Die Exascale-APUs könnten da der Weg sein den AMD auch in Desktops wählen wird. Mehr als 8 Cores gibt doch genau die selben Probleme mit der Anbindung der Cores, die zu dem Chiplet Ansatz geführt haben. Nimmt man einen Renoir-Die und entfernt I/O könnte das in 5nm immer noch Chiplets geben die groß genug sind. Exascale HPCs erhalten Ihre Leistung zu 90% durch GPU. Infinity Fabric v3 verbindet sogar diskrete GPUs. Mal so ins blaue spekuliert.

basix

2020-04-12, 00:41:36

Der Ansatz ist definitiv interessant und ich hatte auch schon darüber nachgedacht. Das Problem dabei ist, dass es schlussendlich viel "wasted" Silicon geben würde. Es gibt viele Anwendungen, welche die GPU einfach nicht benötigen. General Purpose Server haben kein Vorteil von der GPU, ausser AMD treibt HSA auf die Spitze (sieht momentan noch nicht danach aus). Für HPC und AI-Beschleunigung und allenfalls Desktop ist es sicher toll. Aber hier ist etwas mit höherer Spezialisierung am Schluss vermutlich effizienter. So etwas wie du es beschreibst kommt evtl. mit X3D und gestackten Die. Dort könnte man die Art Die (CPU oder GPU) im Prinzip beliebig nach Anwendungszweck mischen. Das wäre dann auch die konsequente Weiterführung des Chipletansatzes als auch des HSA-Gedankens. Ausserdem steht das X3D evtl. auch für "Cross-3D" und somit eben vermischte Chiplets ;) Da drin würde sich auch IF3 sehr gut machen aufgrund CPU und GPU Speicher Kohärenz :)

Mehr als 8 Cores gibt doch genau die selben Probleme mit der Anbindung der Cores, die zu dem Chiplet Ansatz geführt haben.

Das stimmt schon, aber man würde 12C in <80mm2 packen und nicht 250+mm2. Das ist schon noch ein deutlicher Unterschied. Wo die sinnvolle Obergrenze liegt ist schwierig zu sagen. Hier komme ich wieder mit X3D: Macht man 3D-Stacking, erreicht man automatisch einen viel geringeren Pitch und die Die können kleiner werden. Ergo könnte man den Core-Count pro CCD unangetastet lassen. Da die Bandbreite und Energieffizienz der Datenverbindungen zwischen den Chips steigt, liegen auch wieder mehr Chiplets bei selbem Stromverbrauch drin.

amdfanuwe

2020-04-12, 03:30:21

Da wette ich dagegen ;) Bei Zen 2 konnten sie den CCD gar nicht viel kleiner machen. Sie mussten sogar den Bump Pitch auf 130 Mikrometer reduzieren. Standard ist 150um.
Wette verloren. Wenn die 75 mm² mit kleinerem Pitch grad mal ausreichen für ein IF und etwas Power, wie bringen sie dann am I/O Die im grobem Pitch auf 400mm² 8*IF + 4 Mem Channel + 128 PCIe + Power Lanes unter?

Denniss

2020-04-12, 08:54:42

wenn die chiplets zu klein = zu heiß werden dann könnte AMD einfach mehr Cache draufbauen bzw den anders um die Cores verteilen um die Hotspots etwas zu entzerren

Badesalz

2020-04-12, 10:04:23

Nur 8 Kerne pro Chiplet bei 5 nm kann ich mir nicht vorstellen.Warum sollte man sowas nicht völlig entspannt auch mal mit 4.6ghz bauen, auf allen 8 Kernen (und kein SMT), da schon der versprochenen IPC, und dann aber noch mit L4 128MB SRAM und insgesamt 45W TDP?
Und L3 im CCX wieder auf mind. auf 30 cycles runter.

Geil? Geil. Oder seid ihr alle Blender Artists?

basix

2020-04-12, 11:23:24

Wette verloren. Wenn die 75 mm² mit kleinerem Pitch grad mal ausreichen für ein IF und etwas Power, wie bringen sie dann am I/O Die im grobem Pitch auf 400mm² 8*IF + 4 Mem Channel + 128 PCIe + Power Lanes unter?

Das kann ich dir nicht beantworten. AMD wird das aber sicher nicht grundlos getan haben ;) Oder hast du schon mal gehört, dass bei einem Massenprodukt teurere Technologie als nötig eingesetzt wird?

AMDs Aussage zu Zen 2 war explizit, dass sie aufgrund 7nm & der kleinen CCD Die Size auf den reduzierten Pitch gehen mussten. Und dass das bei AMDs Die Grössen und I/O Density eine Challenge ist: https://www.anandtech.com/show/14525/amd-zen-2-microarchitecture-analysis-ryzen-3000-and-epyc-rome/5
The only alternative would be to have a bigger bit of silicon to support a larger bump pitch, ultimately leading to a lot of empty silicon (or a different design paradigm).

amdfanuwe

2020-04-12, 12:17:55

AMDs Aussage zu Zen 2 war explizit, dass sie aufgrund 7nm & der kleinen CCD Die Size auf den reduzierten Pitch gehen mussten. Und dass das bei AMDs Die Grössen und I/O Density eine Challenge ist: https://www.anandtech.com/show/14525/amd-zen-2-microarchitecture-analysis-ryzen-3000-and-epyc-rome/5
Das ist eine (fehl)interpretation seitens Anandtech und keine Aussage von AMD.

CrazyIvan

2020-04-12, 13:11:50

Wette verloren. Wenn die 75 mm² mit kleinerem Pitch grad mal ausreichen für ein IF und etwas Power, wie bringen sie dann am I/O Die im grobem Pitch auf 400mm² 8*IF + 4 Mem Channel + 128 PCIe + Power Lanes unter?
Die große Unbekannte ist für mich der jeweilige Anteil an Power Lanes. Der dürfte am IOD deutlich geringer sein, als am CCD. >150w zu 75mm2 vs. <100w zu 400mm2 (Zahlen aus dem Kopf).

robbitop

2020-04-12, 20:56:06

Warum sollte man sowas nicht völlig entspannt auch mal mit 4.6ghz bauen, auf allen 8 Kernen (und kein SMT), da schon der versprochenen IPC, und dann aber noch mit L4 128MB SRAM und insgesamt 45W TDP?
Und L3 im CCX wieder auf mind. auf 30 cycles runter.

Geil? Geil. Oder seid ihr alle Blender Artists?
L4 macht (sofern der außerhalb des CCX sein sollte - und somit nur 1x pro ccd oder gar pro CPU nur 1x vorhanden seim sollte) mit skalierbaren Fabrics einfach keinen Sinn mehr. Außerhalb der CCX bist du bei >65ns.
Das war zu Ringbuszeiten noch grenzwertig sinnvoll. 40 ns beim i7 5775c.
Die Differenz zur RAM Zugriffszeit ist dann einfach zu klein, wenn überhaupt noch vorhanden.

Das wäre nur innerhalb der CCX sinnvoll. Dann müsste man IMO zu viel Fläche dafür einsetzen. AMD wird mittelfristig erstmal den L3 erhöhen und die CCX größer machen und auch den L1 und L2 etwas vergrößern. Irgendwann bringt es dann auch nur noch wenig - Gesetz des sinkenden Grenzertrags.

KarlKastor

2020-04-12, 21:02:39

@Badesalz
Die werden das schon so entwerfen, dass in den meisten Fällen die maximale Performance bei rum kommt.
Das werden wohl eher mehr Kerne als Tonnen von Cache sein.

robbitop

2020-04-12, 21:07:40

Jap. Die haben entsprechend gute Simulationstools. Die werden schauen, dass Perf/mm2 und Perf/W maximiert wird. Ggf ginge auch mehr absolute Perf - aber dann überproportional auf Kosten der Fläche/Leistungsaufnahme. Solche Deals geht man heute nicht mehr ein.

Badesalz

2020-04-12, 22:19:09

L4 macht (sofern der außerhalb des CCX sein sollte - und somit nur 1x pro ccd oder gar pro CPU nur 1x vorhanden seim sollte) mit skalierbaren Fabrics einfach keinen Sinn mehr. Außerhalb der CCX bist du bei >65ns.
Das war zu Ringbuszeiten noch grenzwertig sinnvoll. 40 ns beim i7 5775c.
Die Differenz zur RAM Zugriffszeit ist dann einfach zu klein, wenn überhaupt noch vorhanden.Die Differenz damals in RL Benches gegenüber den gleichen Kernen ohne L4, halbwegs taktbereinigt, die hast du dir schonmal genauer angeschaut ja? :|

Das wäre nur innerhalb der CCX sinnvoll. Dann müsste man IMO zu viel Fläche dafür einsetzen. AMD wird mittelfristig erstmal den L3 erhöhen und die CCX größer machen und auch den L1 und L2 etwas vergrößern. Irgendwann bringt es dann auch nur noch wenig - Gesetz des sinkenden Grenzertrags.Eben. Man kann nicht alles mit Tonen L1 und L2 erschlagen. Nicht wenn man immer wieder mal daneben liegt.

@KarlKastor
Ist halt nur schade, daß man nicht alle Probleme ausserhalb von Solidworks & Co. einfach nur mit core flood erschlagen kann. Der Sweetpoint daheim liegt auch heute noch bei 8 Threads und es zeichnet sich erstmal nicht grad klar ab, daß sich das bald ändern wird. Diese Diskussion führt(e) der 3DC übrigens schon an mehreren Stellen.
Alleine und wahlweise die Einsicht oder die Aufmerksamkeitsgabe für das Thema stellt sich bisher nur langsam ein...

robbitop

2020-04-12, 22:30:20

Die Differenz damals in RL Benches gegenüber den gleichen Kernen ohne L4, halbwegs taktbereinigt, die hast du dir schonmal genauer angeschaut ja? :|
:| Du solltest den Post richtig lesen.
Der i7 5775 war praktikabel. Er war schneller als ein taktgleicher i7 4770/4790. Durch die schnellere Zugriffszeit des L4 dank schnellem Ringbus. 40 ns waren schon ganz gut damals. RAM lag bei rund 60 ns. Typisch war ddr3-1600
Ich habe bspw meinen 4790K mit 2400MHz DDR3 aufgerüstet und Subtimings getunt. Kam damit mit dem RAM auf 42 ns - also fast L4 Crystalwell Niveau. Brachte im GTA5 Benchmark im CPU Limit 22% mehr fps.

ABER: CPUs mit MODERNER Fabric (solche die auf viel mehr Teilnehmer/Kerne ausgelegt ist), ist halt leider auch langsamer und somit der neue Latenzbottleneck. Sobald etwas das ccx verlässt, geht es über die IF und zack liegt man bei locker über 65 ns. Und dann gäbe es einfach keinen Vorteil mehr.
Will sagen: damals =! heute

Übrigens erreichen moderne Intel Ringbus CPUs (zB der 9900K) mit hohem RAM Takt und Subtiming Tuning gute 35 ns. Ein EDRAM würde auch da wohl nichts mehr bringen.

Eben. Man kann nicht alles mit Tonen L1 und L2 erschlagen. Nicht wenn man immer wieder mal daneben liegt.
The right tool for the right job. Kleine Levels kleine Latenz aber dafür kleine Größe.
Shrink für shrink kann man immer ein wenig mehr machen. Ein L4 wäre logisch. Aber eben wegen der lahmen Fabrics nicht mehr sinnvoll - es sei denn man würde den innerhalb des ccx haben. Aber dann muss man auch den großen L4 mehrfach verbauen. Das schmälert perf/$ und perf/mm2.

Mein Tip: die Predictors werden immer besser und die Cache Größe wächst nur noch moderat. L1 48kiB, L2 1 MiB L3 32-48 mib. Kein L4. Zu Zen 4.

CrazyIvan

2020-04-12, 22:42:05

=! != != :wink:

Ein L4 im IO-Die könnte ein wenig schneller als RAM sein - aber ich gebe Dir da recht: Abnehmender Ertrag, der den Aufwand nicht wert sein dürfte.

Badesalz

2020-04-12, 23:08:03

r-or

2020-04-13, 02:14:23

eDRAM ist DRAM, nicht SRAM, so wie der Name sagt.

x-force

2020-04-13, 03:01:19

Übrigens erreichen moderne Intel Ringbus CPUs (zB der 9900K) mit hohem RAM Takt und Subtiming Tuning gute 35 ns. Ein EDRAM würde auch da wohl nichts mehr bringen.

wie kommst du zu der annahme, daß der l4 durch bessere fertigung usw nicht ebenfalls schneller angesprochen werden kann?
alleine der physikalische weg zum ram ist zigfach länger, als alles on-die.

ich würde daher davon ausgehen, daß ein l4 in der broadwell implementierung heutzutage weit unter 40ns liegt.
ansonsten bin ich auf die erklärung gespannt wie du den ram mit 35ns(wir reden von aida ns, oder?) ansprechen willst, aber on-die mehr zeit vergehen soll.

edit:
wenn wir von aida ausgehen, kann man die skalierung vielleicht anhand der l1-l3 sowie ram latenzen zwischen broadwell und coffee lake abschätzen und das auf den l4 extrapolieren.
du hast nicht zufällig screenshots zur hand? :)

=Floi=

2020-04-13, 03:28:38

am ende vom tag ist die latenz der fabric engine egal. Ich denke je mehr cores genutzt werden, desto besser schlägt sie sich, weil sie zwar an sich langsamer ist, dafür aber eben auch breiter durch deren aufbau.

Begrabt den ringbus endlich. Hier muss man auch mal anmerken, wie viel schlechter ein 9900k im multithreading sachen skaliert.

Tobalt

2020-04-13, 07:56:27

xforce, ja natürlich kann man heute einen L4 deutlich unter 35 ns ansprechen. Aber nur on die. Der Weg über das fabric dauert unabhängig von der physischen distanz lange.

warum ? ich kann nur raten. ich denke da gibt es relativ komplexe arbitrierung und lange puffer oä.

HOT

2020-04-13, 08:10:33

Ein L4 im Desktop wäre nur beschränkt sinnvoll, das hätte ähnliche Effekte wie bei Broadwell, mit dem Unterschied, dass der L3 schon so groß ausfällt, dass da sicherlich kaum ein Nutzen vorhanden sein dürfte. Von daher denke ich, dass man das nicht tun wird.
Aber pro Server sieht die Sache hier doch ganz anders aus, wenn man pro CPU noch einen LLC hätte, denn hier wird dieser doch in jedem Falle schneller als ein RAM-Zugriff sein.

robbitop

2020-04-13, 09:33:32

Sind im I/O denn rein garkeine Puffer verbaut?

@robbitop
Broadwell mit L4 ist quasi genauso schnell wie Skylake ;) Ok damit kann man auch sagen, dann brauht man es dann nicht mehr :usweet: Hmm...

Deine Überlegungen über Latenzen... Inwiefern ist das zwischen DDR und SRAM Vergleichbar? eDRAM ist doch SRAM oder? Weil wenn ja, dann ist das eine leicht andere Geschichte wie da reale Zugriffe stattfinden.

edit:
:ulol: Ah schau. Auf pcgh läuft das auch rum :usweet:
https://extreme.pcgameshardware.de/news-kommentare-zu-cpus/565731-amd-ryzen-4000-konkreter-termin-fuer-zen-3-macht-die-runde-6.html#post10271179

eDRAM = SRAM? Bitte erstmal ein wenig in die Materie einlesen.

Leseverständnis sollte auch überarbeitet werden: Ich habe 2x (!) geschrieben, dass Crystallwell (der eDRAM L4 im i7 5775C) sinnvoll und gut war. Das streite ich nicht ab. Nochmal: da hat er einen Latenzvorteil gebracht. In der jetzigen Umgebung wäre das jedoch wegen der Fabric nicht mehr so.

wie kommst du zu der annahme, daß der l4 durch bessere fertigung usw nicht ebenfalls schneller angesprochen werden kann?
alleine der physikalische weg zum ram ist zigfach länger, als alles on-die.

ich würde daher davon ausgehen, daß ein l4 in der broadwell implementierung heutzutage weit unter 40ns liegt.
ansonsten bin ich auf die erklärung gespannt wie du den ram mit 35ns(wir reden von aida ns, oder?) ansprechen willst, aber on-die mehr zeit vergehen soll.

edit:
wenn wir von aida ausgehen, kann man die skalierung vielleicht anhand der l1-l3 sowie ram latenzen zwischen broadwell und coffee lake abschätzen und das auf den l4 extrapolieren.
du hast nicht zufällig screenshots zur hand? :)

Da würde sicher noch ein wenig gehen. Der Gesamtanteil der Zugriffszeit am RAM ist nunmal nicht so hoch. Das sind ~8ns. Der Rest ist L1-L3 ladder, Fabric und IMC.
Klar würde ein höher taktender eDRAM nochmal was wegsparen - aber man rennt hier mit derzeitig 35 ns schon sehr dicht an dem wo dann die anderen Teile der Kette den Löwenanteil an der Gesamtlatenz haben. Zudem kann man das wie erwähnt bei AMD und bald auch Intel vergessen wegen des deutlich langsamer werdenden Fabrics.

am ende vom tag ist die latenz der fabric engine egal. Ich denke je mehr cores genutzt werden, desto besser schlägt sie sich, weil sie zwar an sich langsamer ist, dafür aber eben auch breiter durch deren aufbau.

Begrabt den ringbus endlich. Hier muss man auch mal anmerken, wie viel schlechter ein 9900k im multithreading sachen skaliert.

Der Ringbus wird garantiert mittelfristig begraben. Denn Intel wird mit AMD mithalten wollen und die Kernzahl erhöhen wollen. Also braucht es eine besser skalierbare Fabric. Die Gegenmaßnahmen (steigende L1-3 Größen) sind schon jetzt auf deren Roadmap erkennbar.
Latenz der Fabric ist leider alles andere als egal. Die Fabric verbindet die Kerne mit dem Speichercontroller. Liegen die Daten für eine jeweilige Instruktion nicht im Cache, muss auf den Speicherzugriff gewartet werden. Das passiert bei Spielecode zB wesentlich häufiger. Ob jetzt 40ns, 60ns oder gar 80ns gewartet werden muss, macht einen riesen Unterschied.
Da es aber nunmal so ist, dass man damit leben muss, versucht man durch bessere Prediktoren und größere Caches innerhalb des CCX die Datenlokalität und somit die Hitrate zu verbessern. Entsprechend seltener muss auf den Speicher gewartet werden.

Badesalz

2020-04-13, 12:53:11

Ihr habt wohl Recht. Ich schnalls wohl noch nicht in der nötigen Tiefe. War grad schon wieder am grübeln wie der Gesamtanteil der Zugrifsszeit am RAM nicht so hoch sein soll, man aber mit Tweaks am Takt und Timings am RAM am Intel, 22% mehr fps rausholt.
Da muss ich mich wohl noch bisschen einlesen...

Wofür ich aber keine Weiterbildung brauche, weil einfach nur RL wo ich selbst voll drin stecke, ist das was ich schon in #1314 geschrieben habe.Ich denke je mehr cores genutzt werden, desto besser schlägt sie sich, weil sie zwar an sich langsamer ist, dafür aber eben auch breiter durch deren aufbau.Auf der Coderseite fehlen die Lösungen/Ideen wie man bei mehr als 8 Threads spürbare Sweetpoints konstruiert. Das ist selbst bei den meisten >= A+ Spielen so, geschweige vom sonstigen Nutzungsalltag.

Ich bin aber auch keiner der irgendwie dagegen ist, weils keinen Sinn macht. Ich würde schon gerne den Sinn sehen. Selbst wenn erst am Horizont.

basix

2020-04-13, 13:59:03

Auf der Coderseite fehlen die Lösungen/Ideen wie man bei mehr als 8 Threads spürbare Sweetpoints konstruiert. Das ist selbst bei den meisten >= A+ Spielen so, geschweige vom sonstigen Nutzungsalltag.

Das Problem ist, dass der "Nutzungsalltag" der meisten User auf 4C passiert. Da lohnt es sich gar nicht erst, auf mehr Threads zu optimieren, vor allem wenn die 4C Leistung für ein bisschen Office und Browsing Anwendungen ausreicht (ergo der User gar nicht nach mehr Leistung fragt). Wenn man mit mehr Threads auch mehr Geld verdienen kann oder Zeit spart, dann macht man das auch, siehe viele professionelle Anwendungen. Aber auch bei den professionellen Anwendungen ist Budget und Zeit des Herstelleres begrenzt und man optimiert auf den Grossteil der Userbase.

Du kannst dir aber sicher sein, dass mit zunehmender Anzahl Cores (oder besser gesagt deren Verbreitung) die Cores auch genutzt werden. Ein schönes Beispiel sind die heutigen Spiele. Viele davon skalieren bis etwa 6 Threads ziemlich gut. Woran das liegt? In den Konsolen hat man 6.5 Kerne zur Verfügung ;) Es liegt also nicht an der Ideenlosigkeit der Coder. Aber es ist sicher so, dass nicht alles beliebig parallelisierbar ist und irgendwo auch der abnehmende Grenzertrag eintritt.

Badesalz

2020-04-13, 14:12:18

Das ist zuweilen ziemlich verwirrend... Ausser bei Division2. Das performt glasklar :)
https://www.youtube.com/watch?v=MYm5PkbB_CY

robbitop

2020-04-13, 14:56:40

Es wird aber auch nicht leichter. Nicht alles lässt sich beliebig parallelisieren (bei Physik könnte man aber irgendwann mal auf die Kacke hauen - in die Marschrichtung die Ageia damals einschlagen wollte - das sollte wenn man mal 8 Cores mit avx256 „über“ hat zumindest denkbar sein). Dazu kommt eben noch Overhead und Kohärenz.

Badesalz

2020-04-13, 17:30:11

Ich will das nicht schlechtreden, aber die Welt von basix sehe ich erstmal auch nicht kommen. Nicht nur Enginecoders, sondern auch Proanwendungen haben Probleme mit der Skalierung bei core flood.
Selbst Solidworks zeichnet da nicht immer ein glasklares Bild und es gibt nicht nur Solidworks. Erst recht daheim nicht ;)
Man muss das aber auch nicht immer gleich auf Office und den Netzbrowser zusammenbrechen...

ps:
Ich meine AVX und AVX2 sind nahezu gleich, was 128bit/256bit angeht =) Daher kamen die Bits in den Namen erst mit der dritten Ausführung.

Zossel

2020-04-13, 17:51:35

|MatMan|

2020-04-13, 18:13:01

robbitop

2020-04-13, 18:13:48

Ja jede Anwendung ist anders und hat entsprechend andere Bottlenecks.

Zossel

2020-04-13, 18:58:51

Ja jede Anwendung ist anders und hat entsprechend andere Bottlenecks.

Jeder Entwickler ist auch anders und hat andere Bottlenecks.

=Floi=

2020-04-13, 19:34:06

Ich hoffe AMD hat Perf/$ bei Zen3 im Blick und optimiert auch etwas in die Richtung.
ich finde die preise ganz ok. Man würde sich auch die preise der kleinen prozessoren komplett kaputtmachen.
Die wenigsten kunden brauchen auch 12-16cores. Bei den chipsätzen würde ich mir günstigere gute boards wünschen.

mczak

2020-04-13, 22:33:57

Der Ringbus wird garantiert mittelfristig begraben. Denn Intel wird mit AMD mithalten wollen und die Kernzahl erhöhen wollen. Also braucht es eine besser skalierbare Fabric. Die Gegenmaßnahmen (steigende L1-3 Größen) sind schon jetzt auf deren Roadmap erkennbar.
intel hat auch bei Server-Chips nie mehr als 10 Kerne pro (bidirektionalem) Ring verbaut (das war bei Ivy Bridge), bei mehr Kernen hat man danach (vor Skylake) mehrere Ringe verwendet. Also kann man vermuten dass da tatsächlich bald Schluss ist. Aber Ersatz hat man ja längst, der Mesh den die Server CPUs seit Skylake verwenden hat eigentlich nur Vorteile (bei höheren Kernzahlen), ich sehe keinen Grund wieso man den nicht auch bei Client CPUs verwenden könnte. Jedenfalls solange man weiter monolithische Chips baut.

Nightspider

2020-04-14, 00:24:05

Ich hoffe AMD hat Perf/$ bei Zen3 im Blick und optimiert auch etwas in die Richtung. Der 7nm Prozess ist ja inzwischen eingespielt genug, so dass man hoffentlich etwas agressiver beim Preis sein kann. 12 Kerne für unter 300 € wären sehr cool, oder 16 um 400 €, alternativ gerne auch aus der Ryzen 3000er Serie. Die Modelle ohne X fänd ich auch schon ok. Wenn AMD nur dieselben Preispunkte mit 10-20% mehr Performance anfährt, würde ich das ziemlich langweilig finden.

Das wäre Blödsinn da großartig was zu verändern.
AMD ist jetzt schon viel billiger als Intel. Wieso sollten die sich die Marge kaputtmachen?

AMD war vor 3 Jahren noch knapp dem Bankrott entglitten. Die brauchen erstmal Kohle um sich breiter aufzustellen, Mitarbeiter einzustellen usw usw...

Mit der IPC und Taktsteierung wird es knapp 20% mehr Leistung pro Dollar geben und das reicht auch.

robbitop

2020-04-14, 07:32:55

intel hat auch bei Server-Chips nie mehr als 10 Kerne pro (bidirektionalem) Ring verbaut (das war bei Ivy Bridge), bei mehr Kernen hat man danach (vor Skylake) mehrere Ringe verwendet. Also kann man vermuten dass da tatsächlich bald Schluss ist. Aber Ersatz hat man ja längst, der Mesh den die Server CPUs seit Skylake verwenden hat eigentlich nur Vorteile (bei höheren Kernzahlen), ich sehe keinen Grund wieso man den nicht auch bei Client CPUs verwenden könnte. Jedenfalls solange man weiter monolithische Chips baut.
So sehe ich das auch.

woodsdog

2020-04-14, 08:57:35

Die Frage Mesh vs Ringbus hatte sich ja damals beim 7800x vs 8700k gestellt. Ersterer war dann im Vergleich schon ne Ecke langsamer. Ich meine 10-12% (inkl Taktvorteil des 8700k) aber nagelt mich nicht drauf fest.

Intel wird also ordentlich anstrengen müssen, diesen Nachteil erst einmal zu egalisieren um dann eben noch mal oben etwas drauf zu packen um überhaupt einen Vorteil zu generieren. Alternativlos ist es mittelfristig natürlich... aber einfach wird es nicht.

robbitop

2020-04-14, 09:47:04

Deshalb vergrößern sie ja sämtliche Cachelevels. Entsprechend weniger fällt es in's Gewicht.

mczak

2020-04-14, 17:26:47

Dass der Mesh da langsamer war sollte eigentlich nicht an der Topologie an sich liegen - es sind ja nie mehr Hops als beim Ringbus. Wenn ich mich richtig erinnere wurde aber der Mesh langsamer getaktet als der Ringbus. Intel hat ja gesagt der Mesh braucht weniger Energie, der wurde wohl einfach mehr auf Energieeffizienz optimiert (weil man eben auch viel mehr Verbindungen haben kann), möglicherweise könnte man das bei Client-CPUs etwas ändern. Und zudem, wenn ich mich richtig erinnere waren die Latenzen zwar tatsächlich etwas höher als beim Ringbus, aber immer noch besser als was AMD da hinkriegt (sowohl beim Zugriff auf den Speicher wie auch insbesondere bei Kern zu Kern (wenn die Kerne in verschiedenen CCX sind).

Der_Korken

2020-04-14, 17:59:05

Was genau macht das IF eigentlich so grotesk langsam? Die Topologie ist - zumindest bei Ryzen - doch super simpel, wenn man nur zwei bzw. vier CCX mit einem Memory Controller verbinden will. Der ganze SOC-Kram hängt natürlich auch dran, aber den könnte man eher nachrangig behandeln, weil da die letzten ns Latenz nicht so wichtig sein dürften. Der L4 von Broadwell hing afaik auch nicht direkt am L4 und hatte trotzdem gefühlt weniger Gesamtlatenz als das IF allein.

Tesseract

2020-04-14, 18:12:01

IF ist auf hohe skalierbarkeit optimiert (sprich: epyc) und opfert dafür etwas latenz, aber "grotesk langsam" ist sehr übertrieben. für das was es kann ist die latenz nicht so schlecht.

Der_Korken

2020-04-14, 18:31:30

"Grotesk" war nicht negativ gemeint in dem Sinne, dass es schlecht umgesetzt oder konzeptioniert ist, sondern im Vergleich zu Intel. Beispiel:

Intel L3: 11ns
Intel DRAM: ~43ns
AMD L3: 10ns
AMD DRAM: ~68ns

(https://www.igorslab.de/amd-ryzen-3900x-und-3700x-im-test-igorslab/5/)

Abzüglich 5ns für den DRAM selbst, sind das 27ns die irgendwo zwischen dem L3 und dem Sockel verloren gehen, bei AMD dagegen 52ns unabhängig davon ob ein oder zwei CCDs. Wahrscheinlich müsste man für den IMC bei beiden nochmal einen Fixwert abziehen, wodurch sich das Verhältnis noch weiter zu Intels Gunsten verschiebt. Jetzt kann man natürlich die Chiplets vorschieben, aber bei Zen 1 ist man mit 3600Mhz CL16 (aus Igors Test) auch nicht unter 60ns gekommen und der L3 war nochmal 1ns schneller.

Tesseract

2020-04-14, 19:21:10

bei AMD dagegen 52ns unabhängig davon ob ein oder zwei CCDs.

das ist der sinn der sache: relativ konstante latenz zu allen cores bis auf mindestens(?) 64 hinauf auch wenn man durch den interposer durch muss. klar hat ein on-chip-ringbus da vorteile, der ist aber bei ~10 cores am ende, erlaubt keine chiplets und ist trotzdem langsamer als inter-CCX bei zen.

Tobalt

2020-04-14, 19:35:00

woodsdog

2020-04-14, 19:52:21

der 7800x hatte 140W TDP bei nicht gerade grandiosen Taktraten im Vergleich zum 8700k. Das muss ja einen Grund haben...? ggf ist das Mesh bei 20+ Cores effizienter als 4 Ringe + Buffer aber bei den kleinen 8,10,16 Kernern?

komplett Bauchgefühl meinerseits tho

Tesseract

2020-04-14, 20:12:33

Der Frage von Korken möchte ich mich aber anschließen. Warum ist das mesh langsam ? In meinem letzten Post hatte ich ja Vermutungen geschrieben, aber eine fundierte Antwort würde mich mal interessieren.

genaues kann dir wohl nur AMD sagen aber generell wird ein ring schnell langsamer je mehr nodes dran hängen. stell dir das wie einen IKEA vor in dem du immer den pfeilen folgen musst. je größer der ist umso umständlicher ist es von einer abteilung in die andere zu kommen wenn du etwas vergessen hast. ein mesh ist eher wie ein straßennetz mit ampeln usw. wo man einen viel sinnvolleren weg nehmen kann, aber die höhere komplexität macht kurze wege umständlich.

Der_Korken

2020-04-14, 20:31:13

das ist der sinn der sache: relativ konstante latenz zu allen cores bis auf mindestens(?) 64 hinauf auch wenn man durch den interposer durch muss. klar hat ein on-chip-ringbus da vorteile, der ist aber bei ~10 cores am ende, erlaubt keine chiplets und ist trotzdem langsamer als inter-CCX bei zen.

Dass Skalierbarkeit was kostet, ist logisch. Ich finde es nur trotzdem seltsam, dass selbst dann alles langsam ist, wenn das Netzwerk dahinter klein ist. Die Implementierung wird ja wohl kaum so aussehen, dass man die worst-case-Laufzeit zwischen zwei Kernen in einer 64-Kern-CPU berechnet und dann jedes Datenpaket, welches schneller am Ziel ist, künstlich zurückhält, damit am Ende auf dem Papier für jeden Weg die gleiche Latenz rauskommt.

Oder etwas anders ausgedrückt: Wenn in einem 64-Kern-System mit 16 CCXs, 4 IMCs und diversen SOC-Hops die Latenz gleichbleibend hoch ist, selbst wenn zwei benachbarte CCXs oder ein CCX und der benachbarte IMC miteinander reden, um dadurch eine möglichst gleiche (und im worst case geringere) Latenz bzw. humanen Stromverbrauch zu erreichen, dann verstehe ich das. Wenn ich mit der selben Technik nun aber ein Netz mit vier CCXs, einem IMC und einem SOC-Hop betreibe, würde ich erwarten, dass die Latenzen immer noch stabil aber auf einem deutlich niedrigerem Niveau sind.

Ich kenne die Latenzen de Epyc-Modelle nicht und sicherlich werden sie auch auf einem höheren Niveau sein, aber ich hätte trotzdem erwartet, dass der Rückstand auf Intels Ringbus nicht so hoch ist in kleinen Systemen. Mit Zen 3 wird die Topologie ja nochmal einfacher.

Complicated

2020-04-14, 20:34:01

Zossel

2020-04-14, 20:36:38

das ist der sinn der sache: relativ konstante latenz zu allen cores bis auf mindestens(?) 64 hinauf

Kohärente Anbindung von GPUs ist/war immer mit im Plan.

|MatMan|

2020-04-15, 01:29:26

ich finde die preise ganz ok. Man würde sich auch die preise der kleinen prozessoren komplett kaputtmachen.
Die wenigsten kunden brauchen auch 12-16cores. Bei den chipsätzen würde ich mir günstigere gute boards wünschen.
Die Preise für 8 Kerne und weniger sind ok, mehr aber auch nicht. Die Preise für die x570 Boards sind übertrieben. Zum Glück gibt es ja noch B450.

Das wäre Blödsinn da großartig was zu verändern.
AMD ist jetzt schon viel billiger als Intel. Wieso sollten die sich die Marge kaputtmachen?

AMD war vor 3 Jahren noch knapp dem Bankrott entglitten. Die brauchen erstmal Kohle um sich breiter aufzustellen, Mitarbeiter einzustellen usw usw...

Mit der IPC und Taktsteierung wird es knapp 20% mehr Leistung pro Dollar geben und das reicht auch.
Disruptiv ist das halt nicht. Ein Ryzen 1700(X) war im Vergleich zu den damals üblichen Quad-Cores disruptiv, und das für unter 300 € nach einiger Zeit. Soetwas in der Art hätte ich mir von Zen2 gewünscht und würde mich freuen, wenn AMD die Chance bei Zen3 nutzt, um damit Eindruck zu schinden. Die Chiplets müssten doch inzwischen spottbillig sein. Aktuell ist der 3950X so teuer wie zwei 3700X +200€. Das ist irgendwie sinnlos und macht den 3950X total uninteressant, wenn man einfach nur viel MT Performance braucht, also nicht zum zocken - deshalb auch gerne effiziente Modelle mit weniger Takt.

Linmoum

2020-04-15, 01:49:34

Relic

2020-04-15, 06:14:35

Berniyh

2020-04-15, 07:33:09

Die Zen Chiplets brauchen so wenig Wafer, da wird das nicht limitieren. ;)

Zossel

2020-04-15, 07:38:11

Es ist enorm disruptiv im Vergleich mit der Konkurrenz, die auch mit Comedy Lake in diesem Jahr arge Probleme mit Zen2 (nein, kein typo) haben wird.

Disruptiv von AMD waren und sind für mich die vollständigen Featuresets (IOMMU, ECC, etc.) auch in den unteren Preisregionen.

Leider verlängern die vollständigen Featuresets erst später Balken.

=Floi=

2020-04-15, 16:00:43

Die Zen Chiplets brauchen so wenig Wafer, da wird das nicht limitieren. ;)

Nur braucht man eben mehrere davon! So gesehen, könnte man sagen man verkauft cores und danach richtet sich primär der bedarf an waferfläche.

Berniyh

2020-04-15, 18:31:50

Nur braucht man eben mehrere davon! So gesehen, könnte man sagen man verkauft cores und danach richtet sich primär der bedarf an waferfläche.
Ja, aber die Chiplets sind so winzig, dass es trotzdem nicht viele Wafer davon braucht.

Ich bin auch kein Fan von AdoredTV, aber er hat dazu mal eine Rechnung auf Basis vernünftiger Annahmen gestellt und ist auf etwa 3000-4000 Wafer/Monat gekommen.
(In dem Video stellt er auch noch Berechnungen für die APUs und GPUs auf, aber da gehen meiner Meinung nach zu viele zweifelhafte Annahmen ein. Für die Chiplets hingegen dürfte das zumindest in der Größenordnung stimmen.)

|MatMan|

2020-04-15, 22:32:53

Es ist enorm disruptiv im Vergleich mit der Konkurrenz, die auch mit Comedy Lake in diesem Jahr arge Probleme mit Zen2 (nein, kein typo) haben wird.

Es ergibt absolut keinen Sinn, warum AMD mit Zen3 die Preise nochmals senken sollte. Die Kunden bekommen bereits jetzt sehr viel Gegenwert für ihr Geld und für AMD gibt es noch immer hohe Margen. Sie schaden sich nur selbst, wenn sie mit dem Preis noch weiter runtergehen.
Dass AMD von P/L her besser als Intel ist, bestreitet ja keiner. So 15%-20% mehr Leistung sind aber halt auch nicht sonderlich spannend. Intel ist nun mal noch deutlich größer, da muss AMD meiner Meinung nach aggressiv bleiben während Intel noch schwächelt. Das ist ein riesen Vorteil, den man nutzen sollte.
AMD kann viele Kerne in den Markt drücken (ob das für die Anwender sinnvoll ist oder nicht), Intel kann das nicht. So funktioniert doch Marketing!

Der Unterschied vom 3700X zum 3950X ist ein Chiplet - das lässt sich AMD mit 400 € bezahlen?! Da kaufe ich stattdessen lieber 3 2700X für je 180 € und hab noch 200 € übrig, sowie noch mehr Rechenleistung. Das kann nicht gut für AMDs Marge sein.

Wie gesagt, mir geht es vor allem um die CPUs mit mehr als 8 Kernen, wobei sich auch bei den 8-Kernern langsam ein wenig was tun könnte. Das aktuelle Preisniveau haben wir nun grob seit Ryzen. Das muss nicht in Stein gemeißelt sein.
Darum geht es mir: das kann man schon mit im Blick haben, wenn man eine neue Generation entwirft.

x-force

2020-04-15, 22:41:23

Intel ist nun mal noch deutlich größer, da muss AMD meiner Meinung nach aggressiv bleiben während Intel noch schwächelt. Das ist ein riesen Vorteil, den man nutzen sollte.
AMD kann viele Kerne in den Markt drücken (ob das für die Anwender sinnvoll ist oder nicht), Intel kann das nicht. So funktioniert doch Marketing!

nur leider versteht amd nicht viel von gutem wirtschaften und von marketing noch viel weniger.

man fragt sich bei jedem launch an welcher stelle es amd diesmal verkackt.

Windi

2020-04-15, 22:54:13

AMD hat doch schon 80% Marktanteil im Retailmarkt. Wie viel besser soll es denn noch werden?
Also passen die Preise anscheinend.

Und über die Preise im OEM Geschäft haben wir keine Ahnung. Zusätzlich gibt es da noch Rabattverträge, die wir nicht kennen.

|MatMan|

2020-04-16, 00:01:12

Der Ruf bei den Endverbrauchern kann nicht zu gut werden, denn die kaufen am Ende die Produkte - ob Retail oder Komplett-PCs.
Außerdem sitzen an den Entscheidungsstellen in den Firmen auch nur Menschen, die von AMD überzeugt werden wollen.

=Floi=

2020-04-16, 00:33:53

Der Unterschied vom 3700X zum 3950X ist ein Chiplet - das lässt sich AMD mit 400 € bezahlen?! Da kaufe ich stattdessen lieber 3 2700X für je 180 € und hab noch 200 € übrig, sowie noch mehr Rechenleistung. Das kann nicht gut für AMDs Marge sein.

dein vergleich ist nicht gut. :rolleyes:
400€ mehr für eine cpu, wo ich bei intel vor einem jahr ~1500€ gezahlt habe?! 16 kerne auf einer midrange platform!
400€ für die doppelte kernanzahl! 64mb chache und keine einschränkungen. So wenn es mal bei NV oder intel wäre. :ugly:

sobald die systeme produktiv laufen sind die aufpreise lächerlich zu den lohnkosten solcher mitarbeiter.

Dein zweites beispiel könntest du auch mit uralten bulldozer kernen machen. :freak:

|MatMan|

2020-04-16, 01:44:55

dein vergleich ist nicht gut. :rolleyes:
400€ mehr für eine cpu, wo ich bei intel vor einem jahr ~1500€ gezahlt habe?! 16 kerne auf einer midrange platform!
400€ für die doppelte kernanzahl! 64mb chache und keine einschränkungen. So wenn es mal bei NV oder intel wäre. :ugly:
Ich verstehe deinen Vergleich nicht. Die knapp 800 € für den 3950X finde ich unattraktiv. Warum soll ich da nach einer 1500 € CPU schauen, wenn ich erstere schon nicht kaufen möchte?
Mir ist egal wie der Hersteller heißt. Perf/$ in Kombination mit Perf/W ist mir wichtig.

sobald die systeme produktiv laufen sind die aufpreise lächerlich zu den lohnkosten solcher mitarbeiter.
Die würden eh kein AM4 kaufen und da gibt es ohnehin noch andere Kriterien. Das konkurriert nicht miteinander.
Es gibt aber noch eine Menge dazwischen. Auch im Consumer und semi-professionellen Bereich gibt es sicher einen Bedarf für mehr Kerne zu bezahlbaren Preisen.
Und wenn AMD nur eine Basis für zukünftige Anwendungen schafft. Solange die Leute die CPUs mit x Kernen kaufen, ist das doch egal warum.

Dein zweites beispiel könntest du auch mit uralten bulldozer kernen machen. :freak:
Nein, Bulldozer war einfach viel zu schlecht bei Perf/W. In Deutschland spielt das nunmal eine Rolle, außerdem stört irgendwann die Abwärme, wenn man mehrere solcher Rechner dauerhaft betreibt.

reaperrr

2020-04-16, 02:50:46

nur leider versteht amd nicht viel von gutem wirtschaften.
Sorry, aber das ist nun wirklich lächerlich. Das stimmte vielleicht bis 2012, aber zumindest in puncto wirtschaften hat schon Rory Read im Rahmen dessen, was Bulldozer & Co. zugelassen haben, einen soliden Job gemacht, bevor Lisa Su noch ne Schippe draufgelegt hat.
Und mit Devinder Kumar hat AMD mMn einen mehr als fähigen CFO. Die sind in den letzten 4 Jahren von einem Schuldenberg, der den eigenen Umsatz mal um ein mehrfaches überstiegen hat, runter auf so gut wie schuldenfrei.

Ja, aber die Chiplets sind so winzig, dass es trotzdem nicht viele Wafer davon braucht.
Nur hat Lisa Su selbst die Kapazitäts-Situation in 7nm als "tight" bezeichnet, und das war noch vor dem Renoir-Launch.
Ich denke zwar im Zweifelsfall reduziert AMD eher vorübergehend die Produktion von Navi10 und N14, aber viel Spielraum hat AMD wohl nicht.

Dass AMD von P/L her besser als Intel ist, bestreitet ja keiner. So 15%-20% mehr Leistung sind aber halt auch nicht sonderlich spannend.
Für dich vielleicht nicht, aber es gibt genug Leute, denen das reicht.
Abgesehen davon, dass Intel die Preissenkungen wohl auch mitmachen würde, wenn AMD das P/L-Verhältnis noch weiter nennenswert verbessert.
Das führt bei beiden nur zu weniger Marge, deshalb wird AMD erstmal keine aggressiveren Preise als jetzt fahren.
Zumindest bis Vermeer rauskommt, dann wird Matisse preislich runtergestuft, und das wird Intel wehtun, wobei auch Desktop-Renoir Intel schon wehtun wird.

Der Unterschied vom 3700X zum 3950X ist ein Chiplet - das lässt sich AMD mit 400 € bezahlen?!
Der Unterschied ist 8 Kerne mit AMDs aktuellster Architektur, dazu noch so stark selektiert, wie es die Yield-Rate erlaubt.

Da kaufe ich stattdessen lieber 3 2700X für je 180 € und hab noch 200 € übrig, sowie noch mehr Rechenleistung. Das kann nicht gut für AMDs Marge sein.
Alter Schwede, der Vergleich hinkt nicht nur, der sitzt schon eher beinamputiert im Rollstuhl...:freak:
Und wie bringst du die drei 2700X in einem PC unter? :wink:
Im Ernst, allein über Mainboards, RAM, NTs usw. würde das mit den drei 2700X am Ende deutlich teurer ausfallen, Strom- und Platzbedarf noch nicht mal berücksichtigt. Davon, dass viele Aufgaben schlechter oder gar nicht über mehrere PCs skalieren, mal ganz abgesehen.

Dass man für Premium-Produkte auch Premium-Preise nimmt ist völlig normal.
Außerdem müssen sie für den 3950X deutlich stärker selektieren, mit 3700X-Chiplets würde die 105W-TDP nicht reichen, wenn man überhaupt die nötigen (Turbo-)Taktraten erreichen würde.
Zum Launch des Core 2 Duo hat Intel für den X6800 mit 22% mehr Takt 3x so viel wie für den E6600 verlangt. Beim 3950X ist der Aufpreis geringer und der MT-Leistungszuwachs deutlich größer (verglichen mit dem 3700X).

Der Ruf bei den Endverbrauchern kann nicht zu gut werden, denn die kaufen am Ende die Produkte - ob Retail oder Komplett-PCs.
Tun sie doch auch jetzt schon.

Außerdem sitzen an den Entscheidungsstellen in den Firmen auch nur Menschen, die von AMD überzeugt werden wollen.
Und da gibt's mehr als genug Idioten, die nach dem Motto einkaufen "was billig ist, muss Schrott sein". Wenn du als bessere Premium-Marke wahrgenommen werden willst, darfst du deine Top-Produkte nicht billigst verscherbeln, das macht viele technisch unversierte Menschen nur misstrauisch. Du verkaufst dadurch nicht viel mehr, jedenfalls nicht so viel, dass es den Margen-Verlust auch nur annähernd auffangen würde.

=Floi=

2020-04-16, 04:05:56

Ich verstehe deinen Vergleich nicht. Die knapp 800 € für den 3950X finde ich unattraktiv.

Du möchtest 550ps für 35000€ neu. Träum weiter.
Das gegebene ist schon mehr als atraktiv! Du bekommt 8 cores ohne einschränkungen für nen schmalen taler.

Zossel

2020-04-16, 06:35:09

Nur hat Lisa Su selbst die Kapazitäts-Situation in 7nm als "tight" bezeichnet, und das war noch vor dem Renoir-Launch.
Ich denke zwar im Zweifelsfall reduziert AMD eher vorübergehend die Produktion von Navi10 und N14, aber viel Spielraum hat AMD wohl nicht.

Für TSMC bietet der X64 Markt im Gegensatz zum Telefonmarkt einiges mehr an Wachstumspotential. Da müsste TSMC doch mit dem Klammerbeutel gepudert sein wenn man sich nicht wohlwollend um AMD kümmern würde.

CrazyIvan

2020-04-16, 06:45:26

TSMC sollte doch so langsam deutlich weniger Orders von Apple und Co. für 7nm bekommen. Spätestens ab Sommer ist AMD da der Hauptbesteller.

Badesalz

2020-04-16, 10:17:48

Es gibt aber noch eine Menge dazwischen. Auch im Consumer und semi-professionellen Bereich gibt es sicher einen Bedarf für mehr Kerne zu bezahlbaren Preisen.Gibt es "sicher" nicht. Der Bedarf nach noch mehr bzw. mehr Kerne beschränkt sich aktuell quasi alleine auf das "geil, haben will" Volk.

CrazyIvan

2020-04-16, 10:18:17

Darauf hatte ich noch nicht einmal abgezielt. Aber Apple, Qualcomm und Co. dürften ja mittlerweile schon signifikant 5nm produzieren lassen und damit weniger 7nm benötigen.

robbitop

2020-04-16, 10:34:41

Dass AMD von P/L her besser als Intel ist, bestreitet ja keiner. So 15%-20% mehr Leistung sind aber halt auch nicht sonderlich spannend. Intel ist nun mal noch deutlich größer, da muss AMD meiner Meinung nach aggressiv bleiben während Intel noch schwächelt. Das ist ein riesen Vorteil, den man nutzen sollte.
AMD kann viele Kerne in den Markt drücken (ob das für die Anwender sinnvoll ist oder nicht), Intel kann das nicht. So funktioniert doch Marketing!

Der Unterschied vom 3700X zum 3950X ist ein Chiplet - das lässt sich AMD mit 400 € bezahlen?! Da kaufe ich stattdessen lieber 3 2700X für je 180 € und hab noch 200 € übrig, sowie noch mehr Rechenleistung. Das kann nicht gut für AMDs Marge sein.

Wie gesagt, mir geht es vor allem um die CPUs mit mehr als 8 Kernen, wobei sich auch bei den 8-Kernern langsam ein wenig was tun könnte. Das aktuelle Preisniveau haben wir nun grob seit Ryzen. Das muss nicht in Stein gemeißelt sein.
Darum geht es mir: das kann man schon mit im Blick haben, wenn man eine neue Generation entwirft.
AMD verkauft jedes mm2 an Silizium was TSMC für sie herstellen kann. Also machen sie alles richtig. Kapitalismus. ;)
IMO ist das auch richtig, denn AMD braucht Cash, um weiter in RnD investieren zu können und entsprechend wettbewerbsfähig zu bleiben. Damit wir langfristig kein Monopol mit schlechtem P/L haben.

Außerdem muss man auch konstatieren, dass AMD bereits Intel gezwungen hat, den Preis pro Kern bereits drastisch zu senken. Heißt man ist schon ein großes Stück günstiger als in der Intel Monopol Zeit.

15-20% mehr P/L ist IMO auch nicht wenig. Was machen die Leute im Alltag nicht alles um viel weniger als das zu sparen. Fahren Tanken wenn es am günstigsten ist um dann an einer Schlange zu stehen, bücken sich für die Discount Produkte im Supermarkt, drängeln sich Samstags früh bei diesen Outletläden von Lidl etcpp. Man stelle sich mal 15-20% P/L bei einem Neuwagen vor. Skoda wird für wesentlich weniger Differenz ggü VW gefeiert.

Man muss auch mal die Kirche im Dorf lassen IMO.

nur leider versteht amd nicht viel von gutem wirtschaften und von marketing noch viel weniger.

man fragt sich bei jedem launch an welcher stelle es amd diesmal verkackt.
Das ist IMO mehr bei den GPUs der Fall. Bei den CPUs - zumindest zuletzt weniger. Matisse, Renoir, Rome. Die Launches waren doch sehr gut. IIRC gilt das auch für Pinnacle Ridge und Picasso und Raven Ridge. Summit Ridge war etwas bumpy wegen der noch jungen Plattform.

AMD musste vermutlich erstmal die CPU Abteilung aufbauen. Jetzt ist GPU dran. Die HW ist schon sehr lange gar nicht so schlecht - aber die SW konnte da sehr lange nicht mithalten und hat das Produkt zum Launch und im ersten Jahr meist zurückgehalten. Ich kann mir gut vorstellen, dass AMD die GPU Abteilung jetzt auch langsam wenden wird.

KarlKastor

2020-04-16, 12:19:26

Darauf hatte ich noch nicht einmal abgezielt. Aber Apple, Qualcomm und Co. dürften ja mittlerweile schon signifikant 5nm produzieren lassen und damit weniger 7nm benötigen.
Was soll denn Qualcomm in 5 nm produzieren? Da ist der 865 doch gerade erst gestartet.
Viele andere SoC wechseln zudem gerade erst zu 7nm hin. Mediatek Dimensity 800 und 1000. Kirin 810 und 820.
Gibt ja nicht nur Highend SoC.

Qualcomms SoC fallen abseits von Highend aber überwiegend bei Samsung vom Band.

Complicated

2020-04-16, 12:50:20

Für TSMC bietet der X64 Markt im Gegensatz zum Telefonmarkt einiges mehr an Wachstumspotential. Da müsste TSMC doch mit dem Klammerbeutel gepudert sein wenn man sich nicht wohlwollend um AMD kümmern würde.
Intel lässt GPUs bei TSMC in 7nm fertigen.
https://www.pcgameshardware.de/Intel-GPU-Codename-267650/News/Intel-Xe-DG2-angeblich-in-TSMC-7-nm-ab-2022-1341513/

TSMC sollte doch so langsam deutlich weniger Orders von Apple und Co. für 7nm bekommen. Spätestens ab Sommer ist AMD da der Hauptbesteller.
Das ist schon längst passiert und AMD hat sich frei werdende Kontingente schon gesichert:
https://www.hardwareluxx.de/index.php/news/allgemein/wirtschaft/51891-amd-wird-2020-bei-tsmc-grossabnehmer-fuer-7-nm-wafer.html

Da Apple aber auf 5 nm wechseln wird, werden Kapazitäten für die Fertigung in 7 nm frei. Diese soll sich zu einem großen Anteil nun AMD gesichert haben. Insgesamt soll das Fertigungsvolumen für 7 nm bei TSMC auf 140.000 Wafer pro Monat ab der zweiten Jahreshälfte 2020 ansteigen. Wie hoch die aktuelle Kapazität ist, erwähnt das Branchenmagazin aus Taiwan (https://tw.appledaily.com/new/realtime/20200101/1684737) allerdings nicht. Diversen Schätzungen zufolge soll für das ersten Halbjahr 2020 bereits ein Volumen von 110.000 Wafer pro Monat geplant sein. Wie viele Wafer 2019 gefertigt wurden, ist nicht bekannt.

Anfang 2020 teilen sich Apple, HiSilicon, Qualcomm und AMD in etwa jeweils 20 % an der Fertigungskapazität. Mediathek soll etwa 13 % belegen. In der zweiten Jahreshälfte fällt Apple als Kunde für eine Fertigung in 7 nm weg. AMD will das Volumen auf 21 % der höheren Gesamtfertigung steigern, was 30.000 Wafer pro Monat entspricht – aktuell sollen es etwa 22.000 Wafer pro Monat sein. Die Anteile von HiSilicon, Qualcomm und auch MediaTek sollen sich zwischen 15 und 18 % bewegen. AMDs Einzelanteil steigt im Volumen also um etwa ein Drittel.

AMD hat für das Gesamtjahr 2020 ein Umsatzplus von 28-30% vorhergesagt und hat 30% zusätzliche 7nm Wafer gesichert in der 2. Jahreshälfte 2020.

BlacKi

2020-04-16, 13:02:04

Die Preise für die x570 Boards sind übertrieben. Zum Glück gibt es ja noch B450.
WTH ist eigentlich mit dem b550 chipsatz los? hätten wir den nicht schon vor 6 monaten sehen sollen? die können ihn auch gleich b650 nennen:biggrin:

Denniss

2020-04-16, 13:41:00

WTH ist eigentlich mit dem b550 chipsatz los? hätten wir den nicht schon vor 6 monaten sehen sollen? die können ihn auch gleich b650 nennen:biggrin:Würde mich nicht wundern wenn's so kommt ....

w0mbat

2020-04-16, 14:48:30

Ich würde mal behaupten B450 verkauft sich noch super und die Lager sind voll + Corona = kein B550. Würde wenig Sinn machen den B550er ca. ein Jahr nach dem Zen2 Start zu veröffentlichen.

=Floi=

2020-04-16, 14:49:33

Fahren Tanken wenn es am günstigsten ist um dann an einer Schlange zu stehen,

schaut man sich verlauf an, ist es von ~20-23 uhr gerade am sonntag am günstigsten. Da gibt es keine schlangen.

robbitop

2020-04-16, 14:55:49

schaut man sich verlauf an, ist es von ~20-23 uhr gerade am sonntag am günstigsten. Da gibt es keine schlangen.
Das ist aber nicht konstant. Außerdem: das war nicht der Punkt.

x-force

2020-04-16, 15:07:14

Das ist IMO mehr bei den GPUs der Fall. Bei den CPUs - zumindest zuletzt weniger. Matisse, Renoir, Rome. Die Launches waren doch sehr gut. IIRC gilt das auch für Pinnacle Ridge und Picasso und Raven Ridge. Summit Ridge war etwas bumpy wegen der noch jungen Plattform.

AMD musste vermutlich erstmal die CPU Abteilung aufbauen. Jetzt ist GPU dran. Die HW ist schon sehr lange gar nicht so schlecht - aber die SW konnte da sehr lange nicht mithalten und hat das Produkt zum Launch und im ersten Jahr meist zurückgehalten. Ich kann mir gut vorstellen, dass AMD die GPU Abteilung jetzt auch langsam wenden wird.

cpus weniger? ich rede primär von zen, davor war die komplette cpu ein scherz.
summit ridge launch war nicht bumpy, er war katastrophal
ich erinnere an ccx performance, scheduler, ram kompatiblität usw

aber auch die 3000er sind nicht besser gestartet.
jede woche ein neues bios? abba ist zurück, oder war es acab? ;)
biosfile zu groß fürs rom?
wo läuft welcher zen?
dokumentierte oc-funktionen?
warum muss es einen 1usmus oder ähnlich geben, der den job von amd und mainboardherstellern macht?

robbitop

2020-04-16, 15:15:05

Wenn du Nerd Kram, der nicht relevant für den Massenmarkt ist, meinst - OK - hätte besser laufen können. Das interessiert aber außerhalb solcher Foren Filterblasen keinen Mensch. Der Fakt, dass AMD jedes mm2 Silizium verkaufen kann (und das auch zu guten Preisen) spricht IMO nicht dafür, dass die Launches daneben gegangen wären. Auch war die Berichterstattung zu Matisse und Renoir durchweg positiv.

Die Launch HW lief mEn stabil und schnell. Ja ggf. hätte noch ein bisschen mehr gehen könnnen. Aber unterm Strich halte ich es nicht für wirklich akurat, den Matisse Launch als Fehlschlag oder verkorkst zu titulieren.

w0mbat

2020-04-16, 15:15:45

Summit Ridge launch war völlig OK, die Teile liefen mit spec problemlos. Und nach ein paar BIOS Updates ging auch schneller RAM. Zen2 war richtig gut, keine Probleme, du erfindest da Sachen die einfach falsch sind.

robbitop

2020-04-16, 15:19:29

Die Ryzen 1 Plattform war zum Launch wirklich noch etwas unausgereift. Aber der Erfolg kam dennoch, weil das Produkt an sich zu der Zeit wirklich sehr gut war.

Der_Korken

2020-04-16, 15:23:19

Was ist denn dann ein Beispiel für einen schlechten Launch, wenn Summit Ridge gut gewesen sein soll? Die BIOS-Situation war schon ein ziemliches Choas, viele Reviewer haben für ihre Boards erst zwei Tage vor Launch ein BIOS bekommen, bei dem die Performance halbwegs gepasst hat - nicht die Speicherperformance, sondern tatsächlich die CPU an sich. Es hätte natürlich noch viel schlimmer sein können bei einer so völlig neuen Plattform, aber "gut" fand ich es nicht.

robbitop

2020-04-16, 15:36:35

Ja - sehe ich auch so. Aber seit Raven Ridge und Pinnacle Ridge war es in Ordnung IMO.

w0mbat

2020-04-16, 15:37:55

Für ne neue Plattform + neue CPU ist das mMn gut. Schau dir mal Intels letzten wirklich "neuen" launch an, bei Sandy Bridge wurden erstmal alle Board zurück gerufen. Seit dem gab es ja nur langsam Veränderungen, tick-tock und so.

Ich glaube hier kann sich niemand mehr an einen richtigen neuen launch erinnern :D

Berniyh

2020-04-16, 15:50:53

WTH ist eigentlich mit dem b550 chipsatz los? hätten wir den nicht schon vor 6 monaten sehen sollen? die können ihn auch gleich b650 nennen:biggrin:
ASMedia ist los …

eratte

2020-04-16, 15:59:03

Ich glaube hier kann sich niemand mehr an einen richtigen neuen launch erinnern

LGA2011-3 mit DDR4 ist noch nicht so lange her.......

x-force

2020-04-16, 16:00:14

ASMedia ist los …

vielleicht kann reaperrr erklären, warum das ein symptom/indiz des guten wirtschaftens ist :smile:

HOT

2020-04-16, 16:03:47

WTH ist eigentlich mit dem b550 chipsatz los? hätten wir den nicht schon vor 6 monaten sehen sollen? die können ihn auch gleich b650 nennen:biggrin:
Wird sicherlich auch so laufen. Lohnt einfach kaum noch, da jetzt noch einen Zwischenschritt einzulegen. Aber jüngst wurde bestätigt, dass Zen3 immer noch auf B450 laufen wird, also damit ja auch auf X470 und sicherlich bleiben auch die 3xx nicht zwingend außen vor.

robbitop

2020-04-16, 16:18:08

LGA2011-3 mit DDR4 ist noch nicht so lange her.......
Das sind bald 6 Jahre... Eine Ewigkeit im Halbleiterbereich.
Zumal Haswell als Kern schon eine Weile draußen war. Somit war in der Hauptsache der DDR4 IMC neu.

maximus_hertus

2020-04-16, 16:28:56

Da kaufe ich stattdessen lieber 3 2700X für je 180 € und hab noch 200 € übrig, sowie noch mehr Rechenleistung. Das kann nicht gut für AMDs Marge sein

Was willst du mit 3 2700er ohne 3(!) Mainboards, 3x RAM etc.?

Ein zu niedriger Preis hätte ein großes Problem: Lieferfähigkeit. AMD kann nicht beliebig viele 3950X produzieren. Ein 3950X für z.B. unter 400 Euro bzw. der 3900X für unter 300 Euro und es könnte sehr schnell passieren, dass es eine viel höhere Nachfrage gibt, die man aber nicht befriedigen kann. Das wäre dann doppelt bitter: 1. wenig Gewinn und damit wenig Gelder für die Forschung der zukünftigen CPUs und 2. trotzdem nur bedingt mehr Marktanteil.

Auch wenn es komplett theoretisch ist: Nehmen wir mal an, man könnte auf einem Board 3 2700er drauf packen, also 24C/48T. Gegenüber dem 3950X würde ich es nicht unbedingt erwarten, dass man schneller wäre. Alleine die langen Kommunikationswege zwischen den Sockeln würde eine gute Skalierung zunichte machen (in Relation zu den Kernen in den Chiplets des 3950X). Dazu die deutlich bessere IPC beim Zen2.

basix

2020-04-16, 16:45:44

Das sind bald 6 Jahre... Eine Ewigkeit im Halbleiterbereich.
Zumal Haswell als Kern schon eine Weile draußen war. Somit war in der Hauptsache der DDR4 IMC neu.

Es geht eratte wohl eher darum, dass LGA2011-3 massiv Probleme gemacht hat, vieles instabil war etc. ;)

eratte

2020-04-16, 16:48:33

Das sind bald 6 Jahre... Eine Ewigkeit im Halbleiterbereich.

Halten wir fest, für robbitop sind wohl 6 Jahre zu viel zum erinnern den das war die Aussage auf die ich mich bezogen habe.

robbitop

2020-04-16, 16:53:14

Halten wir fest, für robbitop sind wohl 6 Jahre zu viel zum erinnern den das war die Aussage auf die ich mich bezogen habe.
Bitte sachlich bleiben. Ich glaube nicht, dass die Aussage von w0mbat wörtlich gemeint war. Bewusste Übertreibung als stilistisches Mittel der Sprache. Gemeint ist, dass es schon relativ lange her ist. 6 Jahre sind im Semiconductor Business eine lange Zeit. Das ist Fakt.

Denniss

2020-04-16, 16:59:32

Wenn B550 noch als B550 kommt dann frühestens mit Desktop Renoir, zudem muß dann schon eine Biosversion drauf sein die Zen3 zumindestens in Grundzügen erkennt.
Sonst kommt B550 eher am Jahresende mit Zen3 oder gar noch später da AMD bisher immer zuerst den X-Chipsatz genutzt hat.

Kurzgesagt: Nicht genaues weiß man nicht.

BlacKi

2020-04-16, 17:43:26

Ich würde mal behaupten B450 verkauft sich noch super und die Lager sind voll + Corona = kein B550. Würde wenig Sinn machen den B550er ca. ein Jahr nach dem Zen2 Start zu veröffentlichen.
und gäbs den 450 nicht, würde sich der 350 noch super verkaufen. deshalb verstehe ich da nicht deinen punkt.

b550 sollte pcie4.0 bringen. war für herbst vermutet. das der jetzt nichtmehr kommt sollte klar sein:biggrin:

eratte

2020-04-16, 18:00:37

Bitte sachlich bleiben.

Es ging aber um die Aussage das sich da keiner mehr daran erinnern kann auch wenn du das ignorierst und mit irgendwelchen langen Zeiten herkommst. Der ZEN Launch ist auch schon 3 Jahre her.

Hammer des Thor

2020-04-16, 18:07:18

und gäbs den 450 nicht, würde sich der 350 noch super verkaufen. deshalb verstehe ich da nicht deinen punkt.

b550 sollte pcie4.0 bringen. war für herbst vermutet. das der jetzt nichtmehr kommt sollte klar sein:biggrin:

Wurde nicht zig-fach gesagt, dass B550 KEIN PCIe 4.0 bringt? Es lediglich möglich sei, dass die direkten CPU-Lanes auf den MBs mit 4.0 angebunden würden, was aber mit dem Chipsatz nichts zu tun hat?

Berniyh

2020-04-16, 18:20:46

Wurde nicht zig-fach gesagt, dass B550 KEIN PCIe 4.0 bringt?
Nein, wurde es nicht.

Das einzige was mehr oder weniger bestätigt ist ist dass B550A kein PCIe 4.0 kann, aber zu B550 gibt es da keine wirklich belastbaren Informationen.
Die Vermutung/Erwartung ist aber, dass B550 mindestens PCIe 3.0 bereitstellt (und alleine das wäre ja schon ein Gewinn …), evlt.(!) auch PCIe 4.0 Anbindung zur CPU hat.

Aber um ehrlich zu sein: alles das sind relativ wage Gerüchte, es gibt nichts belastbares außer eben die Infos zu B550A.

robbitop

2020-04-16, 19:00:08

Es ging aber um die Aussage das sich da keiner mehr daran erinnern kann auch wenn du das ignorierst und mit irgendwelchen langen Zeiten herkommst. Der ZEN Launch ist auch schon 3 Jahre her.
Wie gesagt: das war sicher nicht wörtlich gemeint. Ein bisschen mitdenken und im Kontext lesen wäre sinnvoll. Wie gesagt: fast jeder nutzt dann und wann Stilmittel um seinen Punkt zu machen. In diesem Falle ist es eine Hyperbel. ;)

eratte

2020-04-16, 19:09:31

. Ein bisschen mitdenken

und sich nicht einmischen mit falschem Kontext. Denke selber eh du das anderes vorschlägst.

Sehr sachlich!

w0mbat

2020-04-16, 19:51:25

und sich nicht einmischen mit falschem Kontext. Denke selber eh du das anderes vorschlägst.

Sehr sachlich!
Das war natürlich nicht wörtlich gemeint, selbst verständlich können sich hier noch fast allen an einen launch richtig neuer Hardware erinnern. Aber in den letzten Jahren gab es, sowohl bei Intel als auch bei AMD (bzw. dort lange auch gar nichts neuen), nur sehr langsame Veränderungen. Neue Architektur auf neuem Prozess mit komplett neuer Plattform gab es schon sehr lange nicht mehr.

Etwas entspannen bitte :smile:

Badesalz

2020-04-16, 20:02:49

w0mbat

2020-04-16, 20:14:33

@Badesalz: https://twitter.com/Mindfactory_de/status/1250746010437107716

x-force

2020-04-16, 20:25:51

Bist du sicher, daß Massenmarkt heiss auf Zen2 war/ist?

media markt verkauft 295 verschiedene komplettrechner mit intel cpu, sowie 45 mit amd :cool:
wahrscheinlich entstammt robbis eindruck ebenfalls einer blase...

alleine 50k 3600er bei mindfactory zeigen, daß der nicht massen(privatkunden)markt vielleicht größer ist als erwartet.

robbitop

2020-04-16, 20:58:37

Bist du sicher, daß Massenmarkt heiss auf Zen2 war/ist?

Es sieht so aus. AMD hat so viel Marktanteil und Gewinn wir lange nicht mehr.

Badesalz

2020-04-16, 21:56:49

Und ich bin der letzte, nach den ganzen Fanboys, der das denen nicht gönnt, aber ich glaub Massenmarkt ist erstmal noch bisschen was anderes.

Ich sehe aber auch nicht, selbst wenn Intel wieder halbwegs konkurrenzfähig wird, daß sie sich wieder dahin drängen lassen werden wo sie vor Zen herkamen. Und das ist gut so.

@all
Chipsätze und PCIe. Hat hier wer 30s Zeit um mir schnell ein Update zu geben wie das bei AMD ist?
Bie Intel ist der Chipsatz doch zweitranging oder? Anhnad des Beispiels Asus P8P67 Pro. Das kann, mit einem 3570/3770, PCIe 3.0.

Bei AMD ist das irgendwie anderes?

x-force

2020-04-16, 22:12:05

Bei AMD ist das irgendwie anderes?

4.0 hast du nur auf x570
darunter haben sie den support gestrichen, mit einigen bios versionen sollte es aber gehen, wenn ich richtig erinnere

=Floi=

2020-04-17, 00:31:02

Bie Intel ist der Chipsatz doch zweitranging oder? Anhnad des Beispiels Asus P8P67 Pro. Das kann, mit einem 3570/3770, PCIe 3.0.

Das ist schon die tok generation! P ist auch die top ausbaustufe.
Was erwartest du da?

kram da nicht uraltes zeug raus, weil das einfach nicht mehr gilt. pci 4 und 5 werden die boards teurer machen und im office segment reicht pcie 3 sicher noch 5 jahre. Das wird intel nicht anders handhaben.

BlacKi

2020-04-17, 00:46:23

Es lediglich möglich sei, dass die direkten CPU-Lanes auf den MBs mit 4.0 angebunden würden, was aber mit dem Chipsatz nichts zu tun hat?
das ist auch das wichtigste bei einem günstigsten board. für alles andere braucht man (noch) kein pcie4.0. vl wollte man einfach mehr von den x570 boards/chips absetzen.

Zossel

2020-04-17, 07:02:43

Bie Intel ist der Chipsatz doch zweitranging oder? Anhnad des Beispiels Asus P8P67 Pro. Das kann, mit einem 3570/3770, PCIe 3.0.

Bei AMD ist das irgendwie anderes?

Genau anders rum:

- AM4 geht auch komplett ohne Chipsatz, weil AT-kompatibler SOC. Der "Chipsatz" ist ein per PCIe angebundener I/O Expander.

- Intel hat was proprietäres zwischen CPU und Chipsatz, und ohne Chipsatz IMHO fehlen wichtige Sachen. (Oder geht ein AT-kompatibles X86 System bei Intel auch ohne Chipsatz?)

HOT

2020-04-17, 07:32:14

Jo so ists richtig. Eine Intel-CPUs startet nicht ohne Chipsatz, bei AMD gibts mit A300/X300 AM4-Systeme ohne Chipsatz. Sound, BIOS und alles hängen am Sockel, nicht am Chipsatz bei AMD.

4.0 hast du nur auf x570
darunter haben sie den support gestrichen, mit einigen bios versionen sollte es aber gehen, wenn ich richtig erinnere
Darunter war der Support nie vorgesehen und wurde nachdem einige Boardhersteller ausgetickt sind per Firmware verhindert. Ich denke aber, wenn du ein neues X470-Board designen würdest, würdest du auch ne PCIe4-Freischaltung bekommen für die CPU.

KarlKastor

2020-04-17, 08:32:21

Darunter war der Support nie vorgesehen und wurde nachdem einige Boardhersteller ausgetickt sind per Firmware verhindert. Ich denke aber, wenn du ein neues X470-Board designen würdest, würdest du auch ne PCIe4-Freischaltung bekommen für die CPU.
Ist doch gar nicht wahr. AMD hatte erst kommuniziert, alte Boards nicht einschränken zu wollen und ist dann zurück gerudert.
Es gibt auch nicht ein Board außerhalb der x570, welches PCIe 4.0 kann. Und da gibt es auch neue Designs. Gibt's irgendeinen Beleg, dass PCIe 4.0 auf einem x470 offiziell erlaubt ist?

HOT

2020-04-17, 08:35:44

Welches Board ist denn neu designt? (nicht neu aufgelegt)
AMD selbst sah nie PCIe4 für die alte Plattform vor und rechnete selbst nicht damit, dass die Boardhersteller sowas versuchen würden. Natürlich wollten die nichts einschränken, da war aber nicht klar, was da ablaufen würde. Daher der Bann.

robbitop

2020-04-17, 08:48:30

Und ich bin der letzte, nach den ganzen Fanboys, der das denen nicht gönnt, aber ich glaub Massenmarkt ist erstmal noch bisschen was anderes.
Was ist denn der "Massenmarkt" deiner Meinung nach?

Die Zahlen aus Q4 2019 sind:
Server 4,5%
Desktop 18,3%
Mobile 16,2%
Client 17%
Overall 15,5%

Das dürfte aktuell eher in Richtung 20% Overall sein. Vom globalen Gesamtmarkt aller x86 Geräte. Vor Ryzen war das bei einem Bruchteil dessen. Ergo hat sich das auf den Erfolg im Massenmarkt positiv ausgewirkt.

unl34shed

2020-04-17, 08:52:03

Das Problem war ja auch, dass alle teuren Boards mit X470 kein PCIe 4.0 konnten, da alle den x16 Slot mit PCIe3 switches teilen, die B450 Boards dies aber nicht konnten/hatten und deshalb auch nur diese den inoffiziellen Support für 4.0 hatten.

KarlKastor

2020-04-17, 09:25:59

@HOT
Wofür ein neues Design, wenn das alte PCIe 4.0 tauglich ist? Aber ich habe auch ein paar neue Designs in Erinnerung.

Was ist denn da abgelaufen? Natürlich wollen die Hersteller PCIe 4.0 bieten. Ist doch das gleiche wie beim letzten Gen Wechsel.
Das kam doch für niemanden überraschend.

@unl34shed
Zumindest ein M.2 Slot wäre möglich gewesen.

Und so wie ich AMDs Statement verstanden habe, haben die PCIe 4.0 für alles außer x570 verboten. Sonst würde es auch längst passende Boards geben.

JVC

2020-04-17, 09:27:10

Ist doch gar nicht wahr. AMD hatte erst kommuniziert, alte Boards nicht einschränken zu wollen und ist dann zurück gerudert.
Es gibt auch nicht ein Board außerhalb der x570, welches PCIe 4.0 kann. Und da gibt es auch neue Designs. Gibt's irgendeinen Beleg, dass PCIe 4.0 auf einem x470 offiziell erlaubt ist?

AMD meine mal "man prüfe ob 4.0 eventuell ginge". Mehr nicht.

Aber der PCIe-Switch(der natürlich nur 3.0 zulässt) für Multi GPU
gerade bei den teureren Boards, verhindert das.

Und es sähe ja blöd aus wenn die billigen Boards 4.0 bekämen,
aber jedes bisschen teurere Board bekommt es nicht ... :freak:
Darum haben sich die Hersteller dagegen entschieden und nicht AMD ;)

Und so wie ich AMDs Statement verstanden habe, haben die PCIe 4.0 für alles außer x570 verboten.

Quelle? Es gibt keinen Beleg das es nicht erlaubt ist. Das hast du falsch verstanden.

M.f.G. JVC

Badesalz

2020-04-17, 09:54:35

Das ist schon die tok generation! P ist auch die top ausbaustufe.
Was erwartest du da?

kram da nicht uraltes zeug raus, weil das einfach nicht mehr gilt. pci 4 und 5 werden die boards teurer machen und im office segment reicht pcie 3 sicher noch 5 jahre. Das wird intel nicht anders handhaben.Du hast die Frage nicht verstanden. Wundert mich zwar auch (noch), ist aber auch nicht schlimm.

@Zossel
Jein? Ob PCIe 2.0 oder 3.0, entschied in meinmem Beispiel nicht der Chipsatz, sondern die CPU ;) Aber ich habs nun. Alles gut.

@JVC
Das liest sich als wenn die Anforderungen an die Leiterbahnen entscheidend höher liegen würden und man halt prüft, ob und wieviele Boarddesigns das mit machen. Mit den Boardherstellern.
Denke am Ende wird man das den Herstellern überlassen wollen und da bin ich mir nicht so sicher wie entscheidungsfreudig die Hersteller sein werden. Kann die Verantowrtung sein, kann aber auch strategisch sein, was das ggf. verhindert.

unl34shed

2020-04-17, 09:54:56

Zumindest ein M.2 Slot wäre möglich gewesen.

Da hattest du auch öfters die Switches für SATA Ports die zu Problemen führen könnten. Sicher, wenn du ein Boards direkt dafür entwickelst dürfte es klappen, aber dann hat man komplettes Chaos.
Daher ist es mMn. verständlich, dass man es unterbindet.

Quelle? Es gibt keinen Beleg das es nicht erlaubt ist. Das hast du falsch verstanden.

M.f.G. JVC

Es gab zu beginn Beta BIOS für die kleinen Boards, das wurde aber sofort unterbunden.

https://www.heise.de/newsticker/meldung/Ryzen-3000-AMD-unterbindet-PCIe-4-0-auf-alten-Mainboards-per-BIOS-4490003.html

Aber das wurde hier schon so oft durchgekaut

JVC

2020-04-17, 10:08:36

Es gab zu beginn Beta BIOS für die kleinen Boards, das wurde aber sofort unterbunden.

https://www.heise.de/newsticker/meldung/Ryzen-3000-AMD-unterbindet-PCIe-4-0-auf-alten-Mainboards-per-BIOS-4490003.html

Aber das wurde hier schon so oft durchgekaut
https://www.heise.de/newsticker/meldung/Ryzen-3000-PCI-Express-4-0-nur-mit-Serie-500-Chipsatz-4437896.html
"Der Senior Technical Marketing Manager von AMD Robert Hallock stellte nun ausdrücklich klar, dass PCIe 4.0 ausschließlich Mainboards mit dem High-End-Chipsatz X570 vorbehalten ist. Bei älteren Mainboards gäbe es keine Garantie, dass diese mit den strengeren Signalanforderungen zurechtkommen. Die Folge wäre ein Wildwuchs aus "ja, nein, vielleicht" bei der Frage nach der Board-Kompatibilität, der Nutzer zu stark verwirren würde. Aus diesem Grund wird es in den finalen BIOS-Updates für Serie-300- und Serie-400-Mainboards keine Option für PCIe 4.0 geben."

370 u 470 stolpern großteils über den 3.0 Swith
350 u 450 haben teilweise einfach zu schlechte Platinen.
Für mich ist AMDs Entscheidung daher klar verständlich. (hatte sie nur vergessen)
Die wären ziemlich dumm wenn sie für sowas den Kopf hinhalten würden.

Aber auch das wurde hier schon so oft durchgekaut.

M.f.G. JVC

robbitop

2020-04-17, 10:23:11

Einerseits:
Das hätten sie aber auch den Mainboardherstellern überlassen können. Wenn das jemand validieren kann, dann doch die, die das entwickeln. ;)

Andererseits:
Ich sehe aber auch nicht unbedingt ein negatives Motiv - man wollte halt Konsistenz und Stabilität sicherstellen. Systeme die sporadisch und bei einer Teilmenge an Usern instabil laufen, hätten den gerade neu im Aufbau befindenen Ruf von AMD Systemen beschädigen können.

Ggf. hätte man das mit einer zusätzlichen Zertifizierung durch AMD in Zusammenarbeit machen können oder ähnliches.

Badesalz

2020-04-17, 10:36:16

dass PCIe 4.0 ausschließlich Mainboards mit dem High-End-Chipsatz X570 vorbehalten ist. Bei älteren Mainboards gäbe es keine Garantie, dass diese mit den strengeren Signalanforderungen zurechtkommen.Ah guck. Bingo :tongue: Danke.

edit:
Ja genau. Bevor man sich nun endlich verstärkt den GPUs widmet, und mit Zen3 wieder auf die K... hat, könnte man ja noch endlich sowas abstellen
https://www.computerbase.de/2020-04/amd-chipsatztreiber-2.04.04.111-am4-tr4/

Das wird JEDEN Käufer freuen, wenns da auch mal vorwärts geht...

JVC

2020-04-17, 10:51:25

unl34shed

2020-04-17, 11:04:43

Jo, den "450" Chipsatz hätte man auch als 550 mit geprüftem 4.0 Support (für die GPU und die M2)
herausbringen können, aber scheinbar funktioniert das nicht so einfach wie wir uns das vorstellen.

M.f.G. JVC

haben sie AFAIK doch, B550A für die OEMs ist nichts anderes als ein X470 mit PCIe4 enabled von der CPU.

w0mbat

2020-04-17, 11:12:54

Der Chipsatz hat damit doch gar nichts zu tun, das Board bzw. das Kupfer musss es können.

JVC

2020-04-17, 11:14:32

haben sie AFAIK doch, B550A für die OEMs ist nichts anderes als ein X470 mit PCIe4 enabled von der CPU.
Der 550A hat keinen 4.0 Support.
https://www.heise.de/newsticker/meldung/AMD-B550A-Alter-Ryzen-Chipsatz-mit-neuem-Namen-ist-offiziell-4554654.html
"Neue Funktionen erhält der B550A nicht, sodass PCI Express 4.0 zum Beispiel dem X570 vorbehalten bleibt."

https://www.heise.de/newsticker/meldung/AMDs-B550-Chipsatz-fuer-Ryzen-3000-koennte-ein-alter-Bekannter-sein-4537786.html
"Mainboard-Hersteller könnten bei den B550-Boards anders als bei den Vorgängern die PCIe-4.0-Lanes der Ryzen-3000-Prozessoren nach außen führen.
Das würde lediglich eine bessere Signalführung erfordern und unabhängig vom Chipsatz funktionieren."

Keine Ahnung was den "550" mit PCIe 4.0 für GPU und M2 so verzögert...
Ich denke nicht das AMD den absichtlich verzögert :confused:

M.f.G. JVC

Berniyh

2020-04-17, 11:38:17

Und so wie ich AMDs Statement verstanden habe, haben die PCIe 4.0 für alles außer x570 verboten. Sonst würde es auch längst passende Boards geben.
Das Problem ist, dass den Boardherstellern sicherlich auch ein B550 versprochen wurde der dann PCIe 4.0 zumindest teilweise beherrscht.
Der hat sich aber offensichtlich immer wieder nach hinten verschoben da es an der Inkompetenz von ASMedia scheitert.
Entsprechend gab es dann einfach keine Boards mit PCIe 4.0 abgesehen von X570.

Wäre es von vorne herein klar gewesen, dass es bei Zen 2 nur X570 und ältere Chipsätze gibt, dann hätte es bestimmt diverse Hersteller gegeben die das zumindest im Sinne von B550A (d.h. leicht aktualisierte Boards mit B450 + PCIe 4.0 auf CPU und erster M.2 SSD) umgesetzt hätten.
So wie es dann gelaufen ist hat aber die Planungssicherheit gefehlt um so etwas zu machen.
B550A wird nun zwar umgesetzt, aber auch nur schleppend und vereinzelt im OEM Bereich (wo man eh anders planen kann als im Retailbereich).

Berniyh

2020-04-17, 11:43:48

Der 550A hat keinen 4.0 Support.
https://www.heise.de/newsticker/meldung/AMD-B550A-Alter-Ryzen-Chipsatz-mit-neuem-Namen-ist-offiziell-4554654.html
"Neue Funktionen erhält der B550A nicht, sodass PCI Express 4.0 zum Beispiel dem X570 vorbehalten bleibt."

https://www.heise.de/newsticker/meldung/AMDs-B550-Chipsatz-fuer-Ryzen-3000-koennte-ein-alter-Bekannter-sein-4537786.html
"Mainboard-Hersteller könnten bei den B550-Boards anders als bei den Vorgängern die PCIe-4.0-Lanes der Ryzen-3000-Prozessoren nach außen führen.
Das würde lediglich eine bessere Signalführung erfordern und unabhängig vom Chipsatz funktionieren."

Keine Ahnung was den "550" mit PCIe 4.0 für GPU und M2 so verzögert...
Ich denke nicht das AMD den absichtlich verzögert :confused:
Das hast du wohl falsch verstanden.
Nach letzten Informationen (dazu gab es auch hier mal einen Newartikel) wird es wohl so sein:
B550A: GPU + M.2 SSD mit PCIe 4.0, Anbindung an CPU mit PCIe 3.0, Anbindung Peripherie mit PCIe 2.0
B550: GPU + M.2 SSD mit PCIe 4.0, Anbindung an CPU mit PCIe 3.0, Anbindung Peripherie mit PCIe 3.0

B550A entspricht folglich dem was einige Hersteller schon mit B450 versuchen wollten, wo aber AMD einen Riegel vorgeschoben hat, da Systeminstabilitäten befürchtet wurden (ob das berechtigt war weiß ich nicht).
Die Information zu B550 ist auch eher wage, die Info zu B550A war aber schon aus irgendwelchen Datenblättern o.ä. herauszulesen. Da wird wohl zumindest auf der CPU und M.2 SSD PCIe 4.0 angeboten.
Die Aussage, dass PCIe 4.0 dem X570 Chipsatz vorbehalten bleibt bezieht sich auf die Anbindung des Chipssatzes und dessen Bereitstellung von PCIe Lanes. Es ist auch sehr unwahrscheinlich, dass B550 PCIe 4.0 Lanes bereitstellen würde. Das kommt frühestens mit B650 und selbst da würde ich nicht darauf wetten.

Und AMD wird das sicherlich nicht absichtlich verzögern. Die wollen ja sicherlich eine breite Umsetzung von PCIe 4.0 haben.
Der X570 war sicherlich auch eher aus der Not heraus geboren, AMD wird daran vermutlich wenig bis nichts verdienen. Ist einfach zu teuer und overpowered das Teil.

JVC

2020-04-17, 12:24:05

@Berniyh
Danke für die Klarstellung :)
(ein Beleg, Daten Blätter oder so dafür wären noch nice)
(such ich auch mal etwas...)

Ädit:
https://www.hardwareluxx.de/index.php/news/hardware/mainboards/52532-erstes-mainboard-mit-b550-chipsatz-zeigt-sich-update.html (11.04.2020
"Der Tabelle zufolge bieten Mainboards mit dem B550-Chipsatz PCI-Express 4.0 für den Grafikkarten-Steckplatz und die Anbindung einer NVMe-SSD."

M.f.G. JVC

Berniyh

2020-04-17, 12:33:05

Hier ganz gut zusammengefasst:
https://www.3dcenter.org/news/hardware-und-nachrichten-links-des-11-maerz-2020

Da fehlt jetzt natürlich B550A, da weiß ich leider nicht mehr genau wo die Info anzutreffen war.
Aber da man den vermutlich eh nie im Retailmarkt finden wird spielt das auch keine zu große Rolle.
Könnte auch sein, dass es vom OEM und der Umsetzung abhängt ob PCIe 4.0 für CPU/M.2 freigegeben wird oder nicht.
Ich meine die Info zum B550A kam von irgendeinem HP Board und es wurde PCIe 4.0 für CPU/M.2 unterstützt, aber das kommt auch nur irgendwo aus den Untiefen meines Gehirns …

JVC

2020-04-17, 12:43:36

Warst schneller ^^
(hab leos Artikel dazu scheinbar übersehen)

Explizit zum 550A find ich auch nix.
Aber wird schon so passen, kauf ich eh kein OEM ;)
(die "Untiefen deines Gehirns" hab ich glaub ich auch mal wo gelesen :))

M.f.G. JC

BlacKi

2020-04-17, 13:04:48

Und AMD wird das sicherlich nicht absichtlich verzögern. Die wollen ja sicherlich eine breite Umsetzung von PCIe 4.0 haben.
Der X570 war sicherlich auch eher aus der Not heraus geboren, AMD wird daran vermutlich wenig bis nichts verdienen. Ist einfach zu teuer und overpowered das Teil.
das ist ganz schön naiv. ich glaube diese abstufung ist absicht und gewollt. mehr x570 boards verkauft = moar money.

seid nicht so blind, ein neues board das die specs für 4.0 einhält(abschirmung usw.), mit pcie4.0 seitens der cpu zu allem ausser dem chipsatz, wäre möglich, selbst mit dem b450, oder gar ohne chipsatz. man hätte solche boards letztes jahr auflegen können und könnte man immernoch(die käufer wären da, gerade zum wechsel auf zen3).

aber das wird seitens amd unterbunden.

=Floi=

2020-04-17, 13:18:13

Genau anders rum:

- AM4 geht auch komplett ohne Chipsatz, weil AT-kompatibler SOC.

die frage ist, warum man das mit X570 dann icht macht?! imho fehlt es an pins.

KarlKastor

2020-04-17, 13:53:31

AMD meine mal "man prüfe ob 4.0 eventuell ginge". Mehr nicht.

Darum haben sich die Hersteller dagegen entschieden und nicht AMD ;)

Quelle? Es gibt keinen Beleg das es nicht erlaubt ist. Das hast du falsch verstanden.

Das stimmt doch gar nicht.
Sie hatten nicht nur gesagt wir schauen mal, es gab die klare Aussage, dass es erlaubt ist.
Dann kam der Rückzieher. Mit dem Wortlaut es gibt es nicht für 300er und 400er.
Und die Hersteller haben sich nicht dagegen entschieden. Viele hatten passende BIOS parat und Beta BIOS veröffentlicht, mussten die aber dann auf Anweisung von AMD zurückziehen.

Die Quelle hast du ja anscheinend schon selber gefunden.

=Floi=

2020-04-17, 13:55:33

Wofür ein neues Design, wenn das alte PCIe 4.0 tauglich ist?

weil sowas auch zertifiziert sein muss. EMV und es sollte stabil laufen.

Denniss

2020-04-17, 13:58:11

Es gab von AMD niemals die Aussage daß PCIe4 auf alten Boards ermöglicht wird.
Bitte keine Fake News - die gibt es vom Trumpeltier und der AFD schon zur Genüge.

|MatMan|

2020-04-17, 14:01:11

15-20% mehr P/L ist IMO auch nicht wenig. Was machen die Leute im Alltag nicht alles um viel weniger als das zu sparen. Fahren Tanken wenn es am günstigsten ist um dann an einer Schlange zu stehen, bücken sich für die Discount Produkte im Supermarkt, drängeln sich Samstags früh bei diesen Outletläden von Lidl etcpp. Man stelle sich mal 15-20% P/L bei einem Neuwagen vor. Skoda wird für wesentlich weniger Differenz ggü VW gefeiert.

Man muss auch mal die Kirche im Dorf lassen IMO.
Ja 15-20% mehr P/L sind schon nett, aber lohnen IMO nicht zum aufrüsten.
Ich finde es halt schade, dass von der Möglichkeit mehr als 8 Kerne anzubieten, im Prinzip nur Premium Produkte ankommen.

Was willst du mit 3 2700er ohne 3(!) Mainboards, 3x RAM etc.?

Ein zu niedriger Preis hätte ein großes Problem: Lieferfähigkeit. AMD kann nicht beliebig viele 3950X produzieren. Ein 3950X für z.B. unter 400 Euro bzw. der 3900X für unter 300 Euro und es könnte sehr schnell passieren, dass es eine viel höhere Nachfrage gibt, die man aber nicht befriedigen kann. Das wäre dann doppelt bitter: 1. wenig Gewinn und damit wenig Gelder für die Forschung der zukünftigen CPUs und 2. trotzdem nur bedingt mehr Marktanteil.
Das ist ein Luxusproblem. Irgendwann sollte man als Hersteller genügt Produkte liefern können. Genau deshalb ging es mir ja um Zen3, da dann ja hoffentlich mehr 7nm Kapazität frei wird, wenn das meiste mobile Zeugs auf 5nm geht.

Auch wenn es komplett theoretisch ist: Nehmen wir mal an, man könnte auf einem Board 3 2700er drauf packen, also 24C/48T. Gegenüber dem 3950X würde ich es nicht unbedingt erwarten, dass man schneller wäre. Alleine die langen Kommunikationswege zwischen den Sockeln würde eine gute Skalierung zunichte machen (in Relation zu den Kernen in den Chiplets des 3950X). Dazu die deutlich bessere IPC beim Zen2.
reaperr hatte ja den gleichen Vorwurf. Es gibt auch Anwendungen, die nicht viel oder sogar gar keine Kommunikation zwischen Kernen brauchen. Sowas skaliert dann oft auch gut über mehrere Systeme. RAM braucht man oft je Thread, ist also in gewissen Grenzen egal, ob der in einem oder in mehreren Rechnern steckt. Ein B450 Board, Netzteil und Gehäuse bekommt man für ~150 €. Ich habe nie davon gesprochen 3 2700X in einem PC haben zu müssen. Bei mir laufen 6 1700(X) und 2 2700(X) Systeme. Mehr Leistung wäre immer gut, aber die Ryzen 3000 Serie war halt noch nicht attraktiv genug dafür. Klar könnte ich stattdessen auch Server-Komponenten kaufen, aber das lohnt sich einfach nicht.

Nochmal: Ich würde auch eine niedrig getaktete Version eines 3950X gut finden, z.B. mit 3 Ghz Basistakt. Früher gab es sowas oft und würde AMDs Reputation nur helfen.

Anmerkung: Wenn man als Kunde nicht niedrigere Preise möchte, sondern die Preise eines Unternehmens auch noch verteidigt ohne dafür bezahlt zu werden, dann hat man irgendwie nicht verstanden, was Kapitalismus bedeutet.

KarlKastor

2020-04-17, 14:08:18

Für mich ist AMDs Entscheidung daher klar verständlich. (hatte sie nur vergessen)
Die wären ziemlich dumm wenn sie für sowas den Kopf hinhalten würden.

Aber auch das wurde hier schon so oft durchgekaut.

M.f.G. JVC
Naja, bei der vorigen Generation hat es auch funktioniert. Man hatte zwar Wildwuchs, aber ansonsten konnte man mit Ivybridge recht problemlos PCIe 3.0 nutzen.
Hätten sie wenigstens eine neue Revision rausgebracht für PCIe 4.0 auf alten Chipsets (quasi B550 oder 450B, was auch immer), wäre das noch ok gewesen. Und kein Wildwuchs. Aber so hat das schon Geschmäckle. Man kastriert die CPUs künstlich auf Chipsets unterhalb Highend.

KarlKastor

2020-04-17, 14:09:57

weil sowas auch zertifiziert sein muss. EMV und es sollte stabil laufen.
Dafür braucht es kein neues Design. Man kann auch das Alte zertifizieren.

KarlKastor

2020-04-17, 14:31:43

Es gab von AMD niemals die Aussage daß PCIe4 auf alten Boards ermöglicht wird.
Bitte keine Fake News - die gibt es vom Trumpeltier und der AFD schon zur Genüge.
Kommt mir bekannt vor. Alles was dir gerade nicht passt ist Fake News.

"We spoke with AMD representatives, who confirmed that 300- and 400-series AM4 motherboards can support PCIe 4.0. AMD will not lock the out feature, instead it will be up to motherboard vendors to validate and qualify the faster standard on its motherboards on a case-by-case basis. Motherboard vendors that do support the feature will enable it through BIOS updates, but those updates will come at the discretion of the vendor. As mentioned below, support could be limited to slots based upon board, switch, and mux layouts."
https://www.tomshardware.com/news/amd-ryzen-pcie-4.0-motherboard,38401.html

x-force

2020-04-17, 14:45:29

Daher der Bann.

ausgetickt ist eher amd, denn das sollten die hersteller lieber selbst entscheiden, schließlich sind sie verkäufer des produkts, müssen support leisten und mit ihrem namen dafür herhalten.

Der hat sich aber offensichtlich immer wieder nach hinten verschoben da es an der Inkompetenz von ASMedia scheitert.

wie kompetent ist amd, wenn sie diese faultiere beauftragen?

@karlkastor

danke, wenigstens einer ohne alzheimer

=Floi=

2020-04-17, 15:19:47

das ist ganz schön naiv. ich glaube diese abstufung ist absicht und gewollt. mehr x570 boards verkauft = moar money..

Was für ein käse. Dann kaufen die leute den 450er und 470er. :rolleyes:
X570 ist viel zu teuer. Am ende vom tag ist pcie 4.0 für 99,5% der leute nicht relevant.

Dafür braucht es kein neues Design. Man kann auch das Alte zertifizieren.

Du willst nicht verstehen, dass es auch ggf. änderungen braucht und man da eine ganz andere kette in bewegung setzt. Für den hersteller ist es wie ein komplett neues board. Du musst bei einem neuen board auch gewährleistung darauf geben. Bios support etc.
Nebenbei würde man da wieder geld in ein altes produkt stecken. Bei der produktlebensdauer verbranntes kapital.

Mit dem argument könnte ein autohersteller auch einfach sein auto chippen und würde teilweise nicht den ganzen motor radikal überarbeiten.
Ein gutes beispiel ist da der audi R5 mit ~380ps und dann mit 400ps.

wie kompetent ist amd, wenn sie diese faultiere beauftragen?

man wird nicht mit dem erfolg gerechnet haben. Die verschiebung kann auch wegen corona sein.
AMD hatte damals selbst zu wenig personal und intel konnte man schlecht fragen. ;) Die chipsätze sind solide. Nicht perfekt, aber machen was sie sollen.

Berniyh

2020-04-17, 16:28:54

(die "Untiefen deines Gehirns" hab ich glaub ich auch mal wo gelesen :))
Heh! Das ist privater Bereich! :D

das ist ganz schön naiv. ich glaube diese abstufung ist absicht und gewollt. mehr x570 boards verkauft = moar money.
Nein, das haben sie letztes Jahr nach dem Zen 2 Launch durchklingen lassen.
AMD dürfte auch kein sonderlich großes Interesse haben bei der Chipsatzfertigung da wieder einzusteigen, die Margen sind viel zu gering.
X570 in der Form war ziemlich sicher eine Notlösung.

Denniss

2020-04-17, 17:18:58

"We spoke with AMD representatives, who confirmed that 300- and 400-series AM4 motherboards can support PCIe 4.0. AMD will not lock the out feature, instead it will be up to motherboard vendors to validate and qualify the faster standard on its motherboards on a case-by-case basis. Motherboard vendors that do support the feature will enable it through BIOS updates, but those updates will come at the discretion of the vendor. As mentioned below, support could be limited to slots based upon board, switch, and mux layouts."
https://www.tomshardware.com/news/amd-ryzen-pcie-4.0-motherboard,38401.htmlBlablubb wenn kein hoher AMD-Mitarbeiter als Quelle genannt ist. Was Marketingfuzzies sagen ist seit je her nichts Wert.

KarlKastor

2020-04-17, 17:21:02

Du willst nicht verstehen, dass es auch ggf. änderungen braucht und man da eine ganz andere kette in bewegung setzt. Für den hersteller ist es wie ein komplett neues board. Du musst bei einem neuen board auch gewährleistung darauf geben. Bios support etc.
Nebenbei würde man da wieder geld in ein altes produkt stecken. Bei der produktlebensdauer verbranntes kapital.

Ich verstehe sehr wohl. Lies doch einfach die Posts durch die du zitierst.
HOT sagte es müsse ein neues Design sein. Mein Argument war, dass das nicht zwangsläufig nötig ist, wenn das Alte schon PCIe 4.0 tauglich ist.

Und dann kommst du an und behauptest die müssen ja aber auch PCIe 4.0 tauglich sein und eventuell anderen benötigen...

Und die Hersteller hatten schon diverse BIOS fertig. Die hätten das angeboten, wenn AMD nicht den Riegel vorgeschoben hätte. Es ist doch nicht so als wollten die Hersteller nicht.

Mit dem argument könnte ein autohersteller auch einfach sein auto chippen und würde teilweise nicht den ganzen motor radikal überarbeiten.
Ein gutes beispiel ist da der audi R5 mit ~380ps und dann mit 400ps.

Mal wieder ein mehr als unsinniger Autovergleich.
Wenn der Motor vorher noch nicht am Limit ist,dann kann man auch problemlos mehr Leistung bieten. Machen die bei fast jeder Modellpflege.
Beim PCIe funktioniert es problemlos oder nicht. Beim Motor ist nur der Verschleiß problematisch. Rein gar nicht vergleichbar.

@Denniss
Ja ist klar. Deine Aussage war ganz einfach falsch.
AMD hatte hier keine klare Strategie und ließ die Hersteller lange im unklaren. Aussagen wie "Es wir nie anders beabsichtigt" sind einfach nur falsch.

Unicous

2020-04-17, 17:55:52

Wie selektiv kann man eigentlich sein?:freak:

Gleicher Artikel:

At its CES keynote, AMD reiterated its guarantee of support for the Socket AM4 motherboards until 2020, so the new Ryzen processors will be backward compatible with the existing motherboards, but with a caveat: AMD says you will lose support for PCIe 4.0 on its older platforms.

Dann wird nachgefragt weil die OEMs mal wieder einen fließenden Bach voller Honig versprechen und ein AMD-Mitarbeiter sagt daraufhin, ja theoretisch ist das schon möglich. Und daraus strickst du dir dann zurecht, dass AMD das offiziell so verlautbart hat.:facepalm:

maximus_hertus

2020-04-17, 18:02:47

Kommt mir bekannt vor. Alles was dir gerade nicht passt ist Fake News.

"We spoke with AMD representatives, who confirmed that 300- and 400-series AM4 motherboards can support PCIe 4.0. AMD will not lock the out feature, instead it will be up to motherboard vendors to validate and qualify the faster standard on its motherboards on a case-by-case basis. Motherboard vendors that do support the feature will enable it through BIOS updates, but those updates will come at the discretion of the vendor. As mentioned below, support could be limited to slots based upon board, switch, and mux layouts."
https://www.tomshardware.com/news/amd-ryzen-pcie-4.0-motherboard,38401.html

Es ist EGAL was ein AMD Mitarbeiter einer Onlineseite mitteilt.

Nur wenn AMD es OFFIZIELL (Pressemitteilung, Homepage, wie auch immer) gemacht häte und dann einen Rückzieher macht, wäre es kritisch. So ist es zwar ärgerlich, aber es gab NIE eine offizielle Aussage von AMD, dass PCIe 4 mit den alten Boards gehen wird.

Ich finde es auch sehr schade, aber am Ende ist es nicht kriegsentscheidend.

Berniyh

2020-04-17, 18:33:22

robbitop

2020-04-17, 19:07:41

AMD hatte glücklicherweise keinen Zugzwang da X570 ja bereits pcie 4.0 anbot und Intel noch immer auf 3.0 sitzt.

Berniyh

2020-04-17, 21:27:43

Da es hier gerade Thema war:

Angeblich soll B550 nun im am 16. Juni kommen:
https://wccftech.com/amd-b550-chipset-motherboards-ryzen-3000-cpus-launch-16th-june/

BlacKi

2020-04-17, 22:00:05

Ich verstehe ehrlich gesagt nicht was das Rumgeheule darum soll.
Das wesentliche Problem von B450 Boards ist doch nicht der fehlende PCIe 4.0 Support. Der macht in der Praxis so gut wie fast keinen Unterschied im Vergleich zu PCIe 3.0.

Viel gravierender ist, dass das Teil nur PCIe 2.0 nach unten anbietet und das ist dann schon eine deutlichere Limitierung.
Wenn es ein B450 Board mit komplett PCIe 3.0 gäbe würde ich das sofort kaufen, aber so? Ne, danke.
gamer die pcie4.0 wollen, und sich jetzt nen vielkerner kaufen um zukunftstauglich zu sein, würden schon gerne in 3-4 jahren von 16x pcie4.0 profitieren. alles was es derzeit gibt ist der x570, der zu teuer ist und zuviel säuft.

gamer wollen in erster linie nur auf dem ersten slot 16x pcie4.0 der rest ist piep egal. kein wunder das sich der 450 noch gut verkauft, trotz aller nachteile.

KarlKastor

2020-04-17, 22:11:50

Wie selektiv kann man eigentlich sein?:freak:

Gleicher Artikel:

Dann wird nachgefragt weil die OEMs mal wieder einen fließenden Bach voller Honig versprechen und ein AMD-Mitarbeiter sagt daraufhin, ja theoretisch ist das schon möglich. Und daraus strickst du dir dann zurecht, dass AMD das offiziell so verlautbart hat.:facepalm:
Was ist daran selektiv? Es zeigt doch, dass es nicht von Anfang an eine klare Linie gab. Sonst wüssten intern auch alle was sie zu kommunizieren haben.
Deine Übersetzungskünste sind auch witzig. Da steht ganz klar, dass AMD es nicht verbietet und nicht nur, dass es theoretisch machbar ist.
Desweiteren kannst du gerne zeigen wo ich geschrieben habe, sie hätten es offiziell verlautbart.
Die These war, AMD hätte nie gesagt, sie würden es erlauben und hätten von Anfang an klar gesagt, dass das mit den 400ern nichts wird.

Es ist auch erhellend mit diversen Boardherstellern zu sprechen. Die fanden AMDs Entscheidungsunfreudigkeit auch nicht prall.

@maximus_hertus
Natürlich war es nicht kritisch. Ist keiner dran gestorben. Aber was sich manche hier zurecht biegen ist schon abenteuerlich. Eine klare Ansage von AMD kam erst spät und es war nicht von Anfang an klar, dass es nicht erlaubt wird. Auch den Herstellern nicht. Die haben nicht umsonst zig Boards überprüft und neue BIOS zurecht gemacht.

BlacKi

2020-04-17, 22:20:23

edit: war quatsch

Unicous

2020-04-17, 22:31:24

Nein, offizielle Linie ist, PCIe 4.0 nicht bei älteren Plattformen:

AMD says you will lose support for PCIe 4.0 on its older platforms

Wir können das gerne so lange wiederholen bist du es checkst. Ich weiß, das meine Englischkenntnisse formidabel sind und ich mich vor dir nicht rechtfertigen muss.

Wer nachgeschobene Updates vom Showfloor der CES als "official gospel" betrachtet dem kann man auch nicht mehr helfen.:facepalm:

Dass der eine Mitarbeiter manchmal das eine sagt, das andere meint und der Mitarbeiter zwei Meter daneben steht wiederum das Gegenteil erzählt ist Teil des Geschäfts.

Und es ist auch logisch, dass AMD hier einen Riegel vorschiebt, denn es geht um die Integrität der Plattform, auch wenn der Mitarbeiter vor Ort behauptet es würde im Ermessen der Hersteller liegen.

Das muss einem als Kunden nicht schmecken und es ist uncool, dass AMD es unterbietet, aber Fakt ist auch, dass es zu Instabilitäten führen kann, besonders wenn die Signal-Qualität nicht aufrechterhalten werden kann obwohl der MB-Hersteller hoch und heilig versprochen hatte es würde funktionieren.
Deswegen hat AMD auch die Vorgaben für die 400er Plattform angepasst, denn man kann den MB-Herstellern einfach nicht vertrauen. Das hat man in der Vergangenheit schon oft feststellen dürfen, wenn groß Features angepriesen wurden, die dann nicht ordentlich funktionierten, oder eine verkrüppelte Spannungsversorgung die bei einem als OC-Board vermarkteten Produkt eben dies verhindern.

Denniss

2020-04-17, 23:05:19

Da es hier gerade Thema war:

Angeblich soll B550 nun im am 16. Juni kommen:
https://wccftech.com/amd-b550-chipset-motherboards-ryzen-3000-cpus-launch-16th-june/Dann kann man wohl Desktop Renoir auch zu dem Zeitpunkt erwarten. Neue boards so ganz ohne neue CPU schmecken nicht so richtig. Für Zen3 wäre das ein bisserl früh.

Eldoran

2020-04-18, 02:34:37

Der OEM Rebrand von B450 zu B550A existiert und liefert tatsächlich PCIe 4.0 auf den direkt an der CPU angeschlossenen Slots.
Quelle: Gamers Nexus https://youtu.be/mBympJkflks

Es ist also keine Frage, ob B550A PCIe 4.0 unterstützt. Das Problem ist nur dass das ganze nur als reines OEM Produkt läuft. Angeblich gab es für den "echten" B550 schon mehrere geplante Release Termine, die Frage ist nur warum diese dann wieder verschoben wurden.
Ich bezweifle, dass der Verkauf der X570 Chipsets ein so relevantes Geschäft für AMD darstellt, dass sie deshalb die B550 verschieben würden.
Andererseits habe ich auf servethehome zu EPYC Rome Server gelesen, das es auch neue (und nicht Naples kompatible) Server Boards gibt, die kein PCIe 4.0 unterstützen, da das teurer wäre.

KarlKastor

2020-04-18, 09:45:20

Ach Unicious. Du kannst es noch tausend mal wiederholen, wenn du magst.
Es macht aber mehr Sinn wirklich auf Argumente einzugehen, anstatt immer die gleiche Platte aufzulegen und dabei noch irgendwelche Sachen zu unterstellen. Ob du einen Drang verspürst dich rechtfertigen zu müssen oder nicht interessiert hier auch niemanden. Ob dein Englisch nun schlecht ist oder du aus anderen Gründen Texte falsch wiedergibst ist völlig gleichgültig.

Eine Diskussion mit dir führt eh zu nichts. Dann hat eben AMD von Anfang an eine klare Linie gefahren und ich meine Ruhe.
Alle die direkt involviert waren, wissen wie die Wahrheit aussah.

@Eldoran
Ich glaube es gab Verwirrungen, weil ein Board auftauchte, welches kein PCIe 4.0 bot.
Vielleicht war die Dokumentation aber auch einfach noch nicht final oder es verzichten einfach manche Hersteller auf den Support.

Denniss

2020-04-18, 09:54:56

Lieber Karl, du bist heir der einzige der das nicht kapieren will oder kann bzw die Fakten so auslegt damit sie ins eigene Weltbild passen. Pöhses AMD.

KarlKastor

2020-04-18, 10:09:12

Pöhses AMD? Weltbild?
Sorry, aber aus dem Alter bin ich raus. Ich sehe das ganze sachlich.
Ich halte mich lieber an Fakten, als so ein komisches Getue.

Bei mir ist AMD keine heilige Kuh, die nicht kritisiert werden darf.

robbitop

2020-04-18, 10:10:38

Ich habe den Verlauf der Ereignisse um PCIe 4.0 mit AMD auch so in Erinnerung. Auf mich macht die Argumentation auch einen stichhaltigen Eindruck.

Ich finde, dass man dahinter kein menschliches Motiv sehen sollte. Es gab gute Gründe dafür. Die Integrität der Plattform und der Ruf sind AMD wichtiger und es ist IMO nachvollziehbar und konkludent. Für den Enduser aber schade.

HOT

2020-04-18, 10:35:17

[...]
Nein, das haben sie letztes Jahr nach dem Zen 2 Launch durchklingen lassen.
AMD dürfte auch kein sonderlich großes Interesse haben bei der Chipsatzfertigung da wieder einzusteigen, die Margen sind viel zu gering.
X570 in der Form war ziemlich sicher eine Notlösung.
Seh ich nicht so. Das wird bei AMD schlicht eine Frage der Kosten und der Ressourcen sein. Man bündelt halt lieber seine Ressourcen als etwas in die Chipsatzentwicklung zu stecken, wenn das auch ASMedia in Kooperation liefern kann. Und eine Notlösung ist der Chipsatz ebenfalls nicht, sondern ein temporärer Strategiewechsel. Eigentlich wollte man ja, wenn man den Gerüchten Glauben schenken darf, eine Dual-Chip-Lösung haben und das Z390 nennen. Das wäre dann ein ASMedia-Promontory mit PCIe3-Lizenz gewesen gepaart mit einer PLX-Brücke. Diese Lösung war jedoch erheblich zu teuer, daher entschied man sich, das I/O-Die so zu designen, dass das beidseitig einsetzbar ist, also als Sockel-I/O und als Chipsatz, denn dieses Vorgehen muss ja schon Anfang 2018 klar gewesen sein, sonst hätte man das Ding nicht so designen können. Man könnte es als Notlösung bezeichnen, ich bezeichne das aber als all-in-Produkt. Wenn man schon die Führung übernehmen kann im CPU-Bereich wäre es doch sehr schlau auch eine echte state-of-the-Art-Plattform liefern zu können, heraus kam das I/O-Die (Bixby). Die "Notlösung" ist jedenfalls erheblich besser, als alles was bei Asmedia+PLX je rausgekommen wär. So ne konsequent auf neue Features ausgelegte Chipsatzlösung hatten wir jedenfalls schon sehr sehr lange nicht mehr. Selbst Rocket Lake wird nur CPU+SSD PCIe4 bieten, der Rest bleibt nach wie vor PCIe3, während AMD fast 2 Jahre vorher schon durchgängig PCIe4 bieten konnte. Das ist einfach ne Hausnummer, deine Notlösung.

robbitop
das wär ja auch absolutes Flickwerk gewesen, während viele Billig-Bretter PCIe4 für den PEG hätten liefern können, wären da die meisten High-End-Platienen aufgrund des SLI-Support raus gewesen. Das sieht ein Blinder mit Krückstock warum das Verbot sein musste.

Es scheint ja i.Ü. echt so zu sein, dass ASMedia den B550 im Juni launchen möchte. Das heißt aber auch, dass es keine 6xx-Chipsätze diees Jahr mehr geben wird mMn. Wenn ASMedia echt was bieten sollte für High-End als Bixby-Ersatz wird das wohl ein X570A oder X575 oder X590 werden. Andererseits wäre kann man Bixby auch einfach im Markt lassen als Enthusiastenvariante, denn man wird ja Zen2 auch sowieso als I/O-Die noch über das nächste Jahr noch weiter produzieren müssen, es wär also kein Nachteil, selbst wenn Zen3 ein neues I/O-Die bekommen sollte. Es ist ziemlich undurchsichtig, ich bin gespannt, was da auf uns zu kommt.

Gipsel

2020-04-18, 12:43:51

Geht es hier noch um Zen3?
Ich hoffe doch!

OgrEGT

2020-04-18, 14:58:44

B550 Spekulationen passen irgendwie in keinen Thread... Anfangs noch im Zen2 und jetzt im Zen3 Thread... Vlt besser einen separaten Thread aufmachen?

Loeschzwerg

2020-04-18, 15:55:22

Alles zum Thema B550 ich hier rein packen:
https://www.forum-3dcenter.org/vbulletin/showthread.php?t=594907

Titel etwas anpassen und fertig. Das Thema wurde auch schon oft in diesem Faden angesprochen.

KarlKastor

2020-04-18, 18:18:49

@HOT
Im Grunde sehe ich auch gar keinen Bedarf für weitere Chipset. Der B550 ist wichtig, damit man vom blöden PCIe 2.0 weg kommt. Dazu dann PCIe 4.0 der CPU dann auch bei günstigen Boards nutzen kann.
Der wird wohl mit Renoir gelauncht.
Der x570 hat hingegen alles was man braucht im Überfluss. USB 4 vielleicht, aber vielleicht ist's dafür noch zu früh.

Was vielleicht Sinn macht ist eben einen reinen Chipset zu fertigen um Kosten zu sparen und eventuell den Stromverbrauch zu reduzieren.
Aber ich kann schlecht einschätzen, wieviel AMD an x570 verkauft. Lohnt da ein neues Chipdesign?

Vom Namen her ist das jetzt natürlich ne Zwickmühle, dadurch dass der B550 so spät kommt.
Man könnte den natürlich gleich 650 nennen. Oder eben den Mainstream bei 500 lassen und mit dem Highend dann auf 600 gehen. An einen 590 oder so glaube ich nicht.

robbitop

2020-04-18, 19:14:32

Sind die X570 nicht auch gleichzeitig die I/O Chiplets von Matisse? Da wird es entweder zu Vemeer oder aber spätestens zu Zen4 ein neues geben.
IIRC gab es das in 2 Varianten: 12 nm und 14 nm. Sind ja die gleichen Masken - siehe Summit Ridge und Pinnacle Ridge. 14 nm für Chipsatz und 12 nm für I/O IIRC. Ging sicherlich darum, Global Foundry sinnvoll auszulasten bzw die Kapazitäten sinnvoll zu nutzen. So viel Einsparung an Leistungsaufnahme ist eigentlich nicht zu erwarten, da vieles bei I/O nicht kleiner wird und bei hohen Datenraten und größeren Strecken (siehe pcie4) nunmal auch mehr Energie benötigt wird. Ist in der Netzwerktechnik auch so - man schaue sich mal an wie 10 gbps Geräte gekühlt werden müssen im Vergleich zu 2.5 gbps und 1 gbps. Das hat weniger mit den Transistoren als mit dem Treiben und Verstärken der Signale zu tun.

Screemer

2020-04-18, 19:34:19

ja sind sie.

Berniyh

2020-04-18, 20:03:37

@HOT
Im Grunde sehe ich auch gar keinen Bedarf für weitere Chipset. Der B550 ist wichtig, damit man vom blöden PCIe 2.0 weg kommt. Dazu dann PCIe 4.0 der CPU dann auch bei günstigen Boards nutzen kann.
Der wird wohl mit Renoir gelauncht.
Der x570 hat hingegen alles was man braucht im Überfluss. USB 4 vielleicht, aber vielleicht ist's dafür noch zu früh.

Was vielleicht Sinn macht ist eben einen reinen Chipset zu fertigen um Kosten zu sparen und eventuell den Stromverbrauch zu reduzieren.
Aber ich kann schlecht einschätzen, wieviel AMD an x570 verkauft. Lohnt da ein neues Chipdesign?
Die Gerüchteküche sagt, dass ein X670 von ASMedia kommen soll mit komplettem PCIe 4.0 Support, aber etwas weniger Verbrauch.
Ob das dann auch so passiert steht natürlich in den Sternen.

Es wird aber ziemlich sicher ein X670 kommen und selbst wenn es nur ein Rebrand von X570 ist.
Vom Namen her ist das jetzt natürlich ne Zwickmühle, dadurch dass der B550 so spät kommt.
Man könnte den natürlich gleich 650 nennen. Oder eben den Mainstream bei 500 lassen und mit dem Highend dann auf 600 gehen. An einen 590 oder so glaube ich nicht.
Wird dann halt ein halbes Jahr später in B650 umbenannt.

Badesalz

2020-04-19, 08:31:57

Screemer

2020-04-19, 10:23:19

Jetzt wird endlich alles gut ;)
https://www.pcgameshardware.de/Mainboard-Hardware-154107/News/AMD-B550-Guenstige-Mainboards-PCI-E-40-im-Juni-1348255/

Wobei ich sagen muss, das interessiert bisher eigentlich auch nicht (PCIe 4.0), wenn man >= 8GB Grakas nutzt. Ich weiß selbst nicht was das Theater soll. Ist wieder nur eine weitere Features-Set Rumreiterei des Nerds mit seinem Topend-Fetisch.
das beste ist, dass der chipsatz in dem fall überhaupt gar nichts mit pcie4 zu tun hat. er selbst ist ja nicht mal mit pcie4 an die cpu angebunden. die oems könntenen auf ihre "neuen" designs genau so b450 drauf ballern und amd könnte support zur zertifizieren und support zur verfügung stellen ;D wichtig ist an der sache wohl der "neue" name.

Berniyh

2020-04-19, 11:10:54

Der wesentliche Punkt dabei ist die PCIe 3.0 Unterstützung für die Lanes die der Chipsatz selbst bereitstellt.
Das ist schon eine signifikante Verbesserung gegenüber B450.
Gen 4 für den Uplink wäre noch nice, aber kann man wohl von ASMedia aktuell nicht erwarten …

Complicated

2020-04-19, 15:23:55

Nun da Intel ja ebenfalls PCIe4 Probleme hat, ist das offensichtlich nicht ganz so trivial wie manche das gerne hätten ;)
Dort wurde das Feature gleich ganz gestrichen für Comedy-Lake
https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/52103-intel-kaempft-mit-problemen-comet-lake-sollte-pcie-4-0-unterstuetzen.html
Zurück zu Comet Lake-S: Die Mainboards sollen sich in der finalen Phase der Entwicklung befinden. Dementsprechend seien sie in der Lage PCI-Express 4.0 zu unterstützen. Ohne Prozessor und Chipsatz kann dies aber natürlich nicht verwendet werden. Die Frage ist nun, ob die Mainboardhersteller den Mehraufwand für PCI-Express 4.0 weiter betreiben wollen und auch die zusätzlichen Kosten an die Kunden weitergeben oder nicht.

Berniyh

2020-04-19, 16:25:12

Wie soll das dann erst mit PCIe 5.0 werden, wenn es jetzt schon so viele Probleme gibt? xD

KarlKastor

2020-04-19, 17:02:19

Wobei ich die News wenig schlüssig finde. Es wird dort ja der Chipsatz als Problem ausgemacht.
Vorher ist von Problemen bei comet lake die Rede.

Es ist imho auszuschließen, dass der Chipsatz PCIe 4.0 bieten sollte und die CPU nicht. Man würde ja eher bei der CPU anfangen. Bei beiden würde auch noch Sinn machen. Aber ist dann auch beides broken?

Schade, dass die nicht in der Lage sind, dass klar zu benennen.

CrazyIvan

2020-04-19, 17:35:08

Das umfangreichste und detaillierteste Paper das ich dazu kenne ist dieses hier:
https://tspace.library.utoronto.ca/bitstream/1807/70378/3/Kannan_Ajaykumar_201511_MAS_thesis.pdf
Hier wird rund um Chiplets und deren Anbindung so ziemlich jeder Aspekt beleuchtet. Seite 24 zeigt verschiedene Meshes im Vergleich. Diese sind zuvor detailliert beschrieben.
Danke übrigens nochmal für den Link. War bestimmt schon dran, aber was solls: Wie hoch werden eigentlich die Chancen auf Nutzung eines 2,5D Interposers wie CoWoS hier eingeschätzt?
Ein paar Gedanken dazu meinerseits:

Die von Complicated verlinkte Arbeit entstand durch Mitwirkung, möglicherweise gar im Auftrag von AMD. Es dreht sich im Kern um Topologien für "sparse" Active Interposer.
Die Arbeit ist aus 2016. Möglicherweise war bei Zen2 der Trade-off zwischen Kosten und Nutzen noch zu hoch. Aber TSMC wurde in der Zeit sicher günstiger.
Man denke an das WSA mit GF. Mit Interposer-Orders wäre die Erfüllung sicher kein Problem.
Dank besserer Inter-CCD-Kommunikation würde sich die IPC in MT-lastigen Szenarien erhöhen. Durch Anbindung eines L4 auf separatem Die ließe sich auch die SC-Leistung erhöhen. Der Cache hätte durch Separierung eine extrem hohe Yield und ließe sich je nach Bedarf dimensionieren.
Die Energieeffizienz des Gesamtsystems würde vermutlich steigen.

robbitop

2020-04-19, 18:00:15

Dazu müsste der L4 aber wesentlich schneller angebunden werden, als alles was jetzt mit der IF möglich ist. Wenigstens unter 40 ns. Eher in Richtung 30 ns, damit es sich lohnt.
Aktuell liegt man bei der IF da leider deutlich drüber, so dass kein Vorteil zur Gesamt RAM Zugriffszeit entstehen würde.

CrazyIvan

2020-04-19, 18:50:25

@Robbitop
Ich habe natürlich keine konkreten Zahlen, aber 40ns ist nicht völlig unrealistisch.
CCX-Quelle : IOD : CCX-Ziel : IOD : CCX-Quelle => 80ns
CCX : L4 : CCX => 40ns?

Mit dem Active Interposer wären halt alle CCX direkt mit dem L4 verbunden. Auch dürfte die Latenz pro Hop sinken.

Gratzner

2020-04-19, 18:59:03

... Durch Anbindung eines L4 auf separatem Die ließe sich auch die SC-Leistung erhöhen. Der Cache hätte durch Separierung eine extrem hohe Yield ...
[/LIST]

MCM (Multi-Chip-Modul) oder, wie es AMD nennt, "Chiplet-Design" erhöht nicht den Yield, sondern verringert ihn, sofern man sich nicht der belichtbaren Maximalfläche annähert.

Um zu testen, welche der Chiplets ein "Good Die" (funktionsfähiger Die) und "Bad Die" (nicht (voll-)funktionsfähiger Die) ist, müssen die Dice in ein Leadframe eingelötet werden. Danach weiß man zwar, welcher ein Bad und welcher ein Good Die ist, aber rauslöten ist nicht mehr. Also muss man alle Dice, bevor man sie Testen kann, schon ins endgültige Leadframe löten und darf folglich auch die Vollfunktionsfähigen Dice mit wegwerfen, falls ein Nichtfunktionsfähiger Die mit verlötet wurde. -> Also keine Yield Erhöhung.

Die Yield-Verringerung kommt durch die zusätzliche Packaging-Schritte zustande, weil auch diese nicht 100% fehlerfrei sind.

Lehdro

2020-04-19, 19:04:44

Gratzner

2020-04-19, 19:15:04

Betrachtung der Nachbar-Dice (hierfür darf man nicht alle Dice gleichzeitig einlöten),
Teststrukturen in den Sägegräben,
Betrachtung, ob der Wafer übernatürlich gut gelungen ist, (so ein Wafer wird in der gesamten Produktion sowieso überwacht)
Chips von der Wafermitte priorisiert,
Berechnung der Defektverteilung? (Einige Defekte kommen in Cluster vor, andere systematisch)
...

keine Ahnung wie die das gemacht haben

Edit:
Auch reduziert AMD neuerdings 64-Kerner auf 16. Siehe Epyc 7F52

Edit2:
Ich kann dir versichern, so ein 30 oder 15 µm solder micro bump ist äußert schwer mit einer Test-/Prüfnadel zum lötfreien kontaktieren zu treffen. Schon gar nicht kann man die über 1000 micro bumps so gleichzeitig ansprechen.
Rauslöten geht auch wirklich nicht, dir bleiben die solder bumps aufgrund von irgendwelchen Oberflächenspannungskräften am Leadframe haften oder die verbinden sich selbst untereinander

robbitop

2020-04-19, 19:27:39

@Robbitop
Ich habe natürlich keine konkreten Zahlen, aber 40ns ist nicht völlig unrealistisch.
CCX-Quelle : IOD : CCX-Ziel : IOD : CCX-Quelle => 80ns
CCX : L4 : CCX => 40ns?

Ich würde vermuten, dass die Zugriffszeit maximal (bzw minimal) der Zugriffszeit zwischen zwei CCX im selben CCD entspricht. CPU fordert an -> signallaufzeit zum I/O Die. L4 antworte -> signallaufzeit zurück. Da liegt man bei rund 8x ns.
Aber selbst 4x ns wären jetzt nicht mehr so der riesen Vorteil. Sind dann nur 20 ns schneller als der RAM. Außerdem verlängert das nicht auch gleichzeitig die Gesamtlatenz für einen Cachemiss zum RAM? Entsprechend würde das wieder etwas das Ergebnis schmähen.
Dazu kommt, dass das ja auch ordentlich Chipfläche kosten würde - SRAM ist im Gegensatz zu eDRAM etwas transistorintensiv. Damit sich ein L4 ausgehend von einem 32 MiB L3 lohnt, sollte der sicherlich wenigstens 128 MiB groß sein.
Ich gehe eher nicht von einem L4 aus.

Screemer

2020-04-19, 19:56:54

Edit:
Auch reduziert AMD neuerdings 64-Kerner auf 16. Siehe Epyc 7F52

mit noch höherem takt und noch geringerer leakage.

CrazyIvan

2020-04-19, 19:57:36

@Robbitop
Ich halte es auch nicht für sehr wahrscheinlich - nur ein Gedankenspiel.
Du schreibst was vom IOD: Für mich macht das ganze nur Sinn, wenn alle CCX via Interposer direkt mit dem L4 verbunden sind. Ebenfalls könnte der Interposer eine Topologie implementieren, die die direkte Kommunikation zwischen den CCDs erlaubt. Der IOD wäre dann nur noch IMC + Anbindung an externe Peripherie. Die Latenz zum Speicher sollte auch eher sinken als steigen, da die Kommunikation zwischen Kern und IMC über den 2,5D Interposer geht.

CrazyIvan

2020-04-19, 19:58:14

mit noch höherem takt und noch geringerer leakage.
Und vor allem noch mehr Cache pro Kern.

CrazyIvan

2020-04-19, 20:01:43

Screemer

2020-04-19, 20:05:49

das hört sich durchaus nach expertiese an.wäre aber durchaus mal einen artikel in der fachpresse wert. natürlich vorausgesetzt amd rückt da mit näheren details raus.

Gratzner

2020-04-19, 20:07:31

Wegen L4-Cache:

Habt ihr euch mal die Cache-Hierarchien angeschaut?

z.B.: bei Intel Ringbus:

https://www.bilder-upload.eu/upload/a0894d-1587319996.png
https://www.bilder-upload.eu/upload/a0894d-1587319996.png

Im Allgemeinen:
Der L1-Cache hält Daten vor, die gerade direkt vor der Abarbeitung stehen
Der L2-Cache hält Daten aus dem Arbeitspeicher vor
Der L3-Cache kam mit den Multicoresystemen auf und dient der vereinfachen der Kern-zu-Kern-Kommunikation und ist auch für die Cache Coherency da (klar wird auch der L3 Daten aus dem Ram vorhalten).

Und es ist auch bei AMD so, dass alle Kerne einen gemeinsamen L3-Cache haben, welcher nicht am L2-Cache, sondern an der Farbic angeschlossen ist

Was ich damit sagen will, so ein L4-Cache ist ziemlich weit weg von dem Speichercontroller und den Kernen und würde dem L3-Cache auch ziemlich viel Bandbreite stehlen. Auch würde so ein L4-Cache, je nach Funktion, die Cache Coherency ziemlich durcheinander bringen. Und dies ist gerade für AMD ein Problem ist, weil die ihren L3-Cache auf mehreren Dice verteilt haben

Complicated

2020-04-19, 20:13:06

Der_Korken

2020-04-19, 20:13:21

Wenn man einen L4 auf SRAM-Basis plant, dann würde man die kleineren Stufen alle etwas verkleinern und dort die Latenzen drücken, um Chipfläche zu sparen und damit sich der L4 überhaupt lohnt. Wenn ein Kern schon 32MB L3 nutzen kann, sind 128MB für den L4 nicht sehr viel. Der Schritt von 4er zu 8er CCX spricht eigentlich gegen L4, denn je stärker der L3 bereits shared ist, desto weniger Vorteile bringt der L4. Bei 4 CCXs mit je 8MB L3 (also Zen 1) sähe es anders aus als bei 2CCXs mit je 32MB L3.

mboeller

2020-04-19, 20:46:59

hier steht was anderes: https://en.wikipedia.org/wiki/Wafer_testing

Wafer testing is a step performed during semiconductor device fabrication. During this step, performed before a wafer is sent to die preparation, all individual integrated circuits that are present on the wafer are tested for functional defects by applying special test patterns to them.

weitere Webseite:
https://en.wikipedia.org/wiki/Non-contact_wafer_testing

und:
https://en.wikipedia.org/wiki/Semiconductor_device_fabrication

siehe unter Device testing

video:
https://www.youtube.com/watch?v=Q02bzSslg7s

Gratzner

2020-04-19, 20:52:36

Hier wird unterschieden zwischen Yield der Chiplet, die besser ist wegen kleinerem Die, und Yield des fertigen Packages. Dies ist zunächst erst einmal kein Widerspruch, wenn das packaging zusätzliche defekte verursacht. Allerdings ist es eher nicht der Fall, dass das Packaging die Yield schlechter macht als ein entsprechendes monolithisches Design.
https://en.wikichip.org/wiki/chiplet
https://www.planet3dnow.de/vbulletin/threads/422600-AMD-Interposer-Strategie-Zen-Fiji-HBM-und-Logic-ICs
https://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34749&d=1474733041

Edit:
Da AMD einen Victim Cache nutzt, ist es für AMD weder ein Problem, dass dieser auf verschiedenen Dice verteilt ist, noch ist es sinnvoll hinter einen Victim Cache einen L4 Cache zu setzen. Die Cache Kohärenz findet über L2 statt

Ich habe jetzt nicht so genau nachgerechnet, was ich auf der schnelle erblicke, ist ein Teil (aber nicht alles) der mehr an Good SoC kommt durch den weniger Verschnitt bei den kleineren Dice zustande (kleinere Dies lassen sich halt besser anordnen)

Ich gebe zu. ich habe mich bei meiner Einschätzung vertan.

Ich will ja auch nicht abstreiten, dass das Chipletdesign bei großen Serverchips wesentlich besser ist (Schon alleine wegen Verschnitt und den Entwicklungskosten (hab 300 Mio. $ im Kopf für ein Design bei 7 nm, klar haben die Serverchips keine neue Architektur, z B.: Taktbäume und solche Späße müssen angepasst oder neu designed werden, nochmaliges Validieren und Evaluierung kommt hinzu, usw. usf.))

Davon ab so ein 18.6mm^2 Die killt natürlich komplett denn Durchsatz der Belichtungsmaschinen.

Gratzner

2020-04-19, 21:02:48

hier steht was anderes: https://en.wikipedia.org/wiki/Wafer_testing

weitere Webseite:
https://en.wikipedia.org/wiki/Non-contact_wafer_testing

und:
https://en.wikipedia.org/wiki/Semiconductor_device_fabrication

siehe unter Device testing

video:
https://www.youtube.com/watch?v=Q02bzSslg7s

Ich konnte jetzt auf der schnelle nicht erblicken, dass diese Testmethoden für die neusten Chips der kleinsten Strukturgröße gilt.
Also bisschen was testen geht immer. Bei diesen hochintegrierten Schaltkreisen von AMD, usw, muss man die Chips erst in ein Leadframe einlöten, will man tiefere Chipfunktionen testen. Sonst trifft man auf das Problem, der Impedanzsprünge durch das Testequipment und das man schlichtder Platz für viele Test-/Prüfnadeln fehlt.

Oder umgekehrt gefragt: Welche Motivation sollte es aus Deiner Sicht für Chiplets wie bei Zen2 geben, wenn nicht höhere Yield?
Vermischung verschiedener Fertigungsverfahren (z.B.: 7 nm + 14 nm), sparen von Entwicklungskosten (brauch keine neuen Chips designen, kann vorhandene nehmen), weniger Verschnitt

Triskaine

2020-04-19, 22:30:34

Der Wafer Test (auch Wafer Sort genannt) ist für alle Arten von Digitalen Halbleitern absoluter Standard und das ziemlich unabhängig von der Strukturgröße. Auch große und leistungshungrige ASICs sind mit entsprechendem Equipment (z.B.: sowas (https://www.advantest.com/products/ic-test-systems/v93000-soc-smart-scale) bei AMD (https://www.globenewswire.com/news-release/2018/10/03/1600525/0/en/Advantest-Installs-3-000th-V93000-Smart-Scale-Tester-for-Use-by-Long-Time-Customer-AMD.html) ) auf Wafer-Level strukturell testbar und z.B. grob nach Leakage (Stichwort "ASIC Quality") sortierbar.

Dazu besitzen Digitale ASICs spezielle Testmodi und zusätzliche integrierte Schaltungen die das strukturelle Testen ermöglichen (hier (https://en.wikipedia.org/wiki/Design_for_testing#Scan_design) und hier (https://en.wikipedia.org/wiki/Automatic_test_pattern_generation) mehr dazu). Ein strukturell defekter Die wird es gar nicht erst bis zum Packaging schaffen. Das detaillierte Testen und vor allem Binning der Dice macht AMD wahrscheinlich mit gepackagten Bausteine (meist Final Test genannt), da dort deutlich bessere Testbedingungen bezüglich Stromversorgung und Kühlung gegenüber einem
Wafer Prober (https://www.accretech.jp/english/product/semicon/prober/uf3000exe.html) möglich sind.

Der Packaging Yield liegt bei "normalen" Packages (also keine Interposer, TSV, Die Stacks usw.) übrigens deutlich über 98%, ansonsten ist die Fertigungslinie für Massenproduktion unbrauchbar.

Gipsel

2020-04-20, 00:34:39

Davon ab so ein 18.6mm^2 Die killt natürlich komplett denn Durchsatz der Belichtungsmaschinen.Nein. Die Maske enthält dann natürlich mehrere Kopien, so daß die Maximalgröße gut ausgefüllt ist und man mit einer möglichst niedrigen Zahl an Einzelbelichtungen pro Wafer auskommt. Am schlechtesten sind im Prinzip Dies mit 430mm² (inklusive Dicing-Verschnitt). Dann paßt nämlich gerade nur eine Kopie ins Reticle-Limit und man verschwendet praktisch die Hälfte an Platz in der Maske. Das ist der maximal mögliche Verschnitt. Alle anderen Diegrößen (egal ob größer oder kleiner) haben weniger Verschnitt. Und im Übrigen heißt auch das nicht, daß man dann doppelt so lange für den Wafer benötigt, weil dann nämlich die Einzelbelichtungen etwas kürzer ausfallen (genau ist das dann auch abhängig vom Seitenverhältnis des Dies, aber das führt zu weit), auch wenn man häufiger Wafer und Maske positionieren muß.

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Der Wafer Test (auch Wafer Sort genannt) ist für alle Arten von Digitalen Halbleitern absoluter Standard und das ziemlich unabhängig von der Strukturgröße. Auch große und leistungshungrige ASICs sind mit entsprechendem Equipment (z.B.: sowas (https://www.advantest.com/products/ic-test-systems/v93000-soc-smart-scale) bei AMD (https://www.globenewswire.com/news-release/2018/10/03/1600525/0/en/Advantest-Installs-3-000th-V93000-Smart-Scale-Tester-for-Use-by-Long-Time-Customer-AMD.html) ) auf Wafer-Level strukturell testbar und z.B. grob nach Leakage (Stichwort "ASIC Quality") sortierbar.

Dazu besitzen Digitale ASICs spezielle Testmodi und zusätzliche integrierte Schaltungen die das strukturelle Testen ermöglichen (hier (https://en.wikipedia.org/wiki/Design_for_testing#Scan_design) und hier (https://en.wikipedia.org/wiki/Automatic_test_pattern_generation) mehr dazu). Ein strukturell defekter Die wird es gar nicht erst bis zum Packaging schaffen. Das detaillierte Testen und vor allem Binning der Dice macht AMD wahrscheinlich mit gepackagten Bausteine (meist Final Test genannt), da dort deutlich bessere Testbedingungen bezüglich Stromversorgung und Kühlung gegenüber einem
Wafer Prober (https://www.accretech.jp/english/product/semicon/prober/uf3000exe.html) möglich sind.Auch ein recht gutes Speedbinning geht schon auf Wafer-Level. Dazu kommt, daß die Boost-Methoden heutzutage erfordern, daß sich die Chips praktisch selbst einmessen. Die entsprechende Diagnostik ist also zu einem Großteil auf dem Die integriert.
Dies nutzt AMD dann dazu, die passenden Dies auf den MCMs zu kombinieren. Die Stories, daß z.B. auf den 3950X zwei CCDs mit unterschiedlicher Charakteristik verbaut werden, haben durchaus einen realen Hintergrund. Für die Serverchips (oder den TR3990X) mit 8 CCDs ist das natürlich noch wichtiger.

Eldoran

2020-04-20, 02:54:36

Es würde auch den Aussagen von AMD zu Zen1 widersprechen https://youtu.be/LK9WPRRpLDU?t=62

Tobalt

2020-04-20, 07:19:02

bzgl test im Leadframe:

natürlich funktioniert der chip nur ordentlich im ordentlich verdrahteten umfeld.

aber beim testen gibt es sicher erschöpfend viele Möglichkeiten auch an zig I-V curves, lecktests, Kapazitätstests eine sehr gute annahme zu treffen welche chips eher in den top oder bottom 10% liegen. man kann auch testpads designen die mit speziellen probern selbst bis in den Ghz Bereich getestet werden können. aber das halte ich für zweitrangig für die erste selektierungsrunde.

Gipsel

2020-04-20, 15:43:52

mboeller

2020-04-20, 16:06:06

Ich konnte jetzt auf der schnelle nicht erblicken, dass diese Testmethoden für die neusten Chips der kleinsten Strukturgröße gilt.

https://www.tsmc.com/english/dedicatedFoundry/services/testing.htm

8-inch and 12-inch Wafer Probing

wenn ich diese Seite richtig verstehe benutzen sie das Wafer-Testing auch bei den modernen 30cm Wafern. Das sollten dann auch moderne Chips sein.

basix

2020-04-20, 17:03:09

MCM (Multi-Chip-Modul) oder, wie es AMD nennt, "Chiplet-Design" erhöht nicht den Yield, sondern verringert ihn, sofern man sich nicht der belichtbaren Maximalfläche annähert.

Um zu testen, welche der Chiplets ein "Good Die" (funktionsfähiger Die) und "Bad Die" (nicht (voll-)funktionsfähiger Die) ist, müssen die Dice in ein Leadframe eingelötet werden. Danach weiß man zwar, welcher ein Bad und welcher ein Good Die ist, aber rauslöten ist nicht mehr. Also muss man alle Dice, bevor man sie Testen kann, schon ins endgültige Leadframe löten und darf folglich auch die Vollfunktionsfähigen Dice mit wegwerfen, falls ein Nichtfunktionsfähiger Die mit verlötet wurde. -> Also keine Yield Erhöhung.

Die Yield-Verringerung kommt durch die zusätzliche Packaging-Schritte zustande, weil auch diese nicht 100% fehlerfrei sind.

Das hört sich irgendwie falsch und gegen die Intuition an. Dass zusätzliche Packaging Schritte den Yield verringern ist klar. Aber wenn ich 2x 100mm2 Die packagen muss hat das definitiv den höheren Yield als 1x 200mm2 Die (ausser du hast eine göttlich gute Defect Density). Packaging Yield liegt typischerweise >98%, sonst ist das für Massenproduktion unbrauchbar.

Ausserdem:
Flip-Chip Prozessoren benötigen doch gar keinen Leadframe?! Da werden die Bumps auf den Chip aufgetragen und das selbe beim Substrat, dann Chip auf den Kopf gedreht ("flipped" ;)) und dann direkte Verbindung. Oder habe ich da irgendwo eine Informationslücke? Bei Flip-Chip lötet man doch nicht einfach mal 8x Chiplets auf ein EPYC-Substrat und findet den heraus, dass eines wohl doch nicht so gut ist oder gar einen Defekt hat. Meiner Meinung nach wird das alles per Wafer Level Testing ausgeführt, sonst wäre das ganze Yield und Chiplet Konzept ad absurdum geführt. Es kann sein, dass man erst auf dem finalen Substrat den finalen Speed-Bin findet, aber eine gewisse Ahnung hat man sicher schon vorher aufgrund den genannten WLT.

Skysnake

2020-04-20, 17:57:48

Standardmäßig gibt es Teststrukturen in den Dicing Straits, mit denen man eine grobe Map über den Wafer erhält, wie schnell die Chips dort vermutlich sind. Das ist Jahrzehnte alte Technik. Bei neueren Designs ist das aber deutlich ausgefeilter und der Chip kann beim Wafer-Level-Test durchaus schon Informationen über das Timing kritischer Pfade im Chip selber zurückgeben. Dafür muß man auch keine GHz-Signale in den Chip füttern und vermessen, sondern das ist Teil eines integrierten Selbsttests, dessen Ergebnis nach Initiation während des Tests über ein relativ langsames Interface nach außen kommuniziert wird. So etwas muß natürlich schon beim Design des Chips eingebaut werden.
Auch während des späteren Normalbetriebs werden diese Informationen übrigens erhoben und fließen dann in die Steuerung des Boostverhaltens ein.
So siehts aus. BuildInSelfTest ist absoluter Standard. Bei den hohen Frequenzen heutzutage kann man mit externen probes eh nicht mehr richtig testen, weil man 1. nicht genug channels hätte und 2. man selbst mit denen allein durchs messen oft schon was verfälscht.

Was es halt noch gibt ist die Frage, wie das Inputpattern generiert wird für den Selftest. Also da kann es schon sein, das man z.B. ne clk von außen zuführt. Aber das sind alles Abwandlungen von BIST. An sich weiß man mit ein paar low frequency probes schon ziemlich genau ob ein Chip an sich tut oder nicht. Da wird normal mit AutomatedTestUnits auch gleich nen ganzer Wafer auf einmal getestet.

eccle

2020-04-21, 23:27:11

Ausserdem:
Flip-Chip Prozessoren benötigen doch gar keinen Leadframe?! Da werden die Bumps auf den Chip aufgetragen und das selbe beim Substrat, dann Chip auf den Kopf gedreht ("flipped" ;)) und dann direkte Verbindung. Oder habe ich da irgendwo eine Informationslücke? Bei Flip-Chip lötet man doch nicht einfach mal 8x Chiplets auf ein EPYC-Substrat und findet den heraus, dass eines wohl doch nicht so gut ist oder gar einen Defekt hat. Meiner Meinung nach wird das alles per Wafer Level Testing ausgeführt, sonst wäre das ganze Yield und Chiplet Konzept ad absurdum geführt. Es kann sein, dass man erst auf dem finalen Substrat den finalen Speed-Bin findet, aber eine gewisse Ahnung hat man sicher schon vorher aufgrund den genannten WLT.

Ja. Auf dem Weg zum Substrat können natürlich auch Fehler hinzukommen. Eine der größeren Fehlerquellen im Backend ist z.B. die Transferfolie. Maschinen, die Chipfehler durch die Übertragung auf oder die Abnahme von der Transferfolie besser erkennen, werden dazu neigen weniger defekte MCM herzustellen.

Statt dass ein Übertragungsfehler zu einem Bruch von einem großen Chip führt, führt dies im Fall von Chiplets zu einem kleineren Verlust. Auch hier ist dieser Ansatz im Vorteil.