Ein-Wafer-Chips - HPC jenseits aller Vorstellung?

[Ghost1nTh3GPU]

1,2 Billionen Transistoren auf 46.225 mm² in 16nm TSMC: https://www.computerbase.de/2019-08/hot-chips-2019-ibm-intel-cerebras/

Ob man die Basis für neue HPC-Systeme legt, die sich noch drastischer von den Consumer-Chips abgrenzen?

[JVC]

"Sie zeigten einen Chip mit Kantenlängen von 21,5 cm – dies ist kein Schreibfehler!"
:ulol:
Wird zeit das Bad neu zu fließen :biggrin:

M.f.G. JVC

[Benutzername]

"Sie zeigten einen Chip mit Kantenlängen von 21,5 cm – dies ist kein Schreibfehler!"
:ulol:
Wird zeit das Bad neu zu fließen :biggrin:

M.f.G. JVC

Funktioniert auch als Fußbodenheizung. :biggrin:


Ich weiß ja nicht, ob so ein großer Chip sinnvoll (sprich preiswert) ehrzustellen ist. Auf jedem Wafer fallen normalerweise einige chips aus durch Herstellungsfehler und schlicht Dreck der darauf fällt.

[Demirug]

Funktioniert auch als Fußbodenheizung. :biggrin:


Ich weiß ja nicht, ob so ein großer Chip sinnvoll (sprich preiswert) ehrzustellen ist. Auf jedem Wafer fallen normalerweise einige chips aus durch Herstellungsfehler und schlicht Dreck der darauf fällt.

Ich würde davon ausgehen das man den Chip so entworfen hat das man defekte Gruppen von diesen 400000 AI Cores deaktivieren kann. Blöd wird es nur wenn die Fehler in Bereichen sind wo man keine Redundanz hat.

[Loeschzwerg]

Detaillierte Infos gibt es bei Anandtech, auch Aussagen zum Yield.

https://www.anandtech.com/show/14758/hot-chips-31-live-blogs-cerebras-wafer-scale-deep-learning

09:08PM EDT - Redundant cores and redundant fabric links
https://images.anandtech.com/doci/14758/IMG_20190819_180816_575px.jpg


09:14PM EDT - Q and A

09:14PM EDT - Already in use? Yes

09:15PM EDT - Can you make a round chip? Square is more convenient

09:15PM EDT - Yield? Mature processes are quite good and uniform

09:16PM EDT - Does it cost less than a house? Everything is amortised across the wafer

09:17PM EDT - Regular processor for housekeeping? They can all do it

09:17PM EDT - Is it fully synchronous? No

09:20PM EDT - Clock rate? Not disclosed

[basix]

Gehört das Thema nicht eher in das Technologie Subforum?

On Topic:
Sehr interessante Sache. Das interessanteste daran sind für mich die On-Wafer Chip-Interconnects. Das ergibt ganz andere Scaling-Möglichkeiten als mit Foveros, EMIB, Interposer, MCM und Co.

Beispiel GPU:
- 100mm2 Chips / Chiplets
- Je nach Bedarf, schaltet man 1, 2, 4, 6, 8, 9, 10, 12, 15, 16 etc. GPUs fast in beliebiger Konfiguration zu einem Cluster zusammen
- Nach dem Clustering kommt man mit der Säge und trennt den Wafer auf
- Mit einem einzigen Design ist potentiell der gesamte Produktstack abgebildet
- MCM / Interposer nicht nötig. EMIB würde das Design schön ergänzen, um z.B. HBM anzubinden

Eigentlich eine ziemlich coole Sache. Was dann schwieriger wird ist das Binning je nach Güte des Chips.

[Benutzername]

Gehört das Thema nicht eher in das Technologie Subforum?

On Topic:
Sehr interessante Sache. Das interessanteste daran sind für mich die On-Wafer Chip-Interconnects. Das ergibt ganz andere Scaling-Möglichkeiten als mit Foveros, EMIB, Interposer, MCM und Co.

Beispiel GPU:
- 100mm2 Chips / Chiplets
- Je nach Bedarf, schaltet man 1, 2, 4, 6, 8, 9, 10, 12, 15, 16 etc. GPUs fast in beliebiger Konfiguration zu einem Cluster zusammen
- Nach dem Clustering kommt man mit der Säge und trennt den Wafer auf
- Mit einem einzigen Design ist potentiell der gesamte Produktstack abgebildet
- MCM / Interposer nicht nötig. EMIB würde das Design schön ergänzen, um z.B. HBM anzubinden

Ja, für kleienre kombinierte chiplet designs ähnlich wie im Ryzen sollte das auch eine brauchbare Verbindung sein. Oder wie du schreibst, einfach die passende Anzahl Rechenkerne aussägen.



Eigentlich eine ziemlich coole Sache. Was dann schwieriger wird ist das Binning je nach Güte des Chips.

Ic glaube binning kann man sich da schenken über so viele chips auf einem Wafer dürfte sich das ziemlich statistisch nivellieren. Ist aber auch nicht so wichtig, weil diese CPU in Familienpizzagröße sowieso für amssiv parallelisierte Programme gedacht ist. Da sind eine handvoll MHz mehr oder weniger auch nicht so wichtig.

[Skysnake]

An sich ist das schon "alt"
https://www.kip.uni-heidelberg.de/vision/previous-projects/facets/neuromorphic-hardware/waferscale-integration-system/
http://web1.kip.uni-heidelberg.de/Veroeffentlichungen/download.php/4713/ps/1856.pdf

Habe ich jetzt nicht direkt dran mit gearbeitet, aber hatte Kontakt mit einem der Doktoranten, der an Design mitgearbeitet hat um gewisse Design-, Simulationsverfahren im 65nm Prozess von TSMC zu besprechen.

[Gouvernator]

Stromverbrauch? Kühlsystem? Es wird wohl einige kW alleine nur die Kühlung brauchen...

[Ghost1nTh3GPU]

15 kW Chip-Power, 4 kW Kühlung: https://www.tomshardware.com/news/worlds-largest-chip-gets-a-new-home-cerebras-launches-cs-1-system

[SKYNET]

15 kW Chip-Power, 4 kW Kühlung: https://www.tomshardware.com/news/worlds-largest-chip-gets-a-new-home-cerebras-launches-cs-1-system

oh, die verwenden schon intels neusten boxedkühler für die 10-kern CPU die jetzt dann kommt ;D

[Benutzername]

oh, die verwenden schon intels neusten boxedkühler für die 10-kern CPU die jetzt dann kommt ;D

Haha. So gerne Ich auch im Moment über intel Witze machen. Der neue mit der Telefonnummer ist imerhin die beste Wahl für AVX-512. Also wenn man sowas zu berechnen hat.

EIgentlich ist der Aufbau für diese Wafer-CPU ziemlich sinnig. die einzelnen chips sind über die Oberseite Verbunden udn gekühlt wird mit Wasser von der Rückseite des Wafers. Das allles in eine 15HE 19" Kiste verpackt. I/O mit 12*100GBit Ethernet, 20 kW Leistungsaufnahme.

Könnte auch eine brauchbare erweiterung für bestehende Supercomputer/cluster sein.

[Screemer]

Wenn man mit 512bit breiten Vektoren und sonst nichts rechnen muss, dann sollte man denke ich auch zu entsprechenden Beschleunigern greifen. Bisher nennen sich die GPU.

[Poook]

Version 2 kommt mit 850k anstatt der bisherigen 400k Kernen.

https://www.heise.de/news/Cerebras-Wafer-Scale-Engine-2-KI-Prozessor-mit-850-000-Kernen-4876181.html