Zen 4 (Raphael, Phoenix & Genoa, 5 nm, AM5, DDR5, PCIe 5.0, Ende 2022)

[Zossel]

Danke für die Übersetzung. Ich dachte mir schon das der Win-Scheduler auch noch ein Wort mitzureden hat.

Cores mit unterschiedlichen Featuresets bleiben trotzdem schwierig, weil Anwendungen ggf. drumrum programmiert werden müssen.

[iamthebear]

Den unterstrichenen part versteh ich nicht so richtig. Wie sollen nur die Big Cores angesprochen werden wenn im Hintergrund alles mögliche läuft und somit auch die kleinen. Kann eine AVX512 Anwendung "autonom" nur auf den grossen laufen?

Ich kann mich düster daran erinnern, dass Intel so was ähnlich am letzten Architecture Day sogar schon präsentiert hat. Das ist eine eigene Kategorie beim Thread Director und Anwendungen, die AI Operationen benutzen werden dann immer auf die P Cores geschoben. Wie das der Thread Director erkennt davon wurde jedochnichts gesagt. Ich vermute, dass ein Prozess mit AVX512 Code dann auf ei emE Core einfach stoppt und sofort wieder zurückgeschoben wird.

[Zossel]

Ich kann mich düster daran erinnern, dass Intel so was ähnlich am letzten Architecture Day sogar schon präsentiert hat. Das ist eine eigene Kategorie beim Thread Director und Anwendungen, die AI Operationen benutzen werden dann immer auf die P Cores geschoben. Wie das der Thread Director erkennt davon wurde jedochnichts gesagt. Ich vermute, dass ein Prozess mit AVX512 Code dann auf ei emE Core einfach stoppt und sofort wieder zurückgeschoben wird.

Der Thread Director kann auch nur Hinweise an dem Scheduler geben, und für die Erkennung ob Code auf einem Core laufen soll der Opcodes nutzt die dieser Core nicht kann gibt schon seit Ewigkeiten illegal opcode exceptions.

[Gipsel]

Der Thread Director kann auch nur Hinweise an dem Scheduler geben, und für die Erkennung ob Code auf einem Core laufen soll der Opcodes nutzt die dieser Core nicht kann gibt schon seit Ewigkeiten illegal opcode exceptions.Letzteres muß aber nicht unbedingt von einer AVX512-Anweisungt kommen. Als Standardverhalten erstmal bei jeder invalid opcode exception (die letztendlich beim Betriebssystem hängenbleibt; eine Anwendung kann ja auch sagen, daß es die selber behandeln will [was sehr häufig der Fall ist und das System aushebeln würde]) auf einem E-Code den Threadzustand zu speichern und dann auf einem P-Core wiederherzustellen und es einfach nochmal zu versuchen, sieht im Großen und Ganzen nicht sehr sinnvoll aus.
Es muß wirklich ein Zusammenspiel zwischen OS und Anwendung geben, die das (am besten vorab) entsprechend kommuniziert. Es erfordert also nicht nur Änderungen am OS, sondern auch speziell dafür geschriebene Anwendungen (was in Deinen vorletzten Post ja im Prinzip schon steht).

Und wie schon geschrieben, halte ich persönlich von solchem Bastelkram nichts (und ich hoffe, MS und die Linuxkernel-Leute sehen das ähnlich). Intel soll halt AVX512 auf die E-Cores bringen (z.B. mit halbem Durchsatz um Fläche zu sparen). Fertig.

[Zossel]

Letzteres muß aber nicht unbedingt von einer AVX512-Anweisungt kommen. Als Standardverhalten erstmal bei jeder invalid opcode exception (die letztendlich beim Betriebssystem hängenbleibt; eine Anwendung kann ja auch sagen, daß es die selber behandeln will [was sehr häufig der Fall ist und das System aushebeln würde]) auf einem E-Code den Threadzustand zu speichern und dann auf einem P-Core wiederherzustellen und es einfach nochmal zu versuchen, sieht im Großen und Ganzen nicht sehr sinnvoll aus.

Eklig wird es auch wenn eine Anwendung die Anzahl von Threads von der Maschine abfragt um dann die entsprechende Anzahl von Workern zu starten.

BTW: Linux fängt invalid opcode exceptions ab um bei Anwendungen die keine FPU nutzen den Contextswitch durch das sichern von weniger CPU-State schneller zu machen. Siehe auch das Thema mit der Nutzung von AVX-Units für das checksumming von ZFS und der Nutzung von Schnittstellen unter GPL.

[fondness]

https://www.angstronomics.com/p/computex-beyond-the-coverage?s=w

Hm, 7% IPC ist jetzt aber auch nichts was irgendwie sonderlich berühmt wäre. Ich nehme an die meisten IPC-Verbesserungen hat man sich dann für Zen5 aufgehoben. Aber klar bei jetzt offensichtlich ~1Ghz mehr Takt sollten es dann trotzdem 20-25% mehr Single-Thread Leistung werden.

[MSABK]

Passt eigentlich nicht hier rein, aber auf der Computex wurde ja auch eine neue APU vorgestellt mit Zen2 und 4 Kernen, ich dachte das ist der Chip aus dem Steam Deck mit 8CU, soll aber nur 2 CUs haben.

https://www.computerbase.de/2022-05/ayaneo-air-plus-amd-mendocino-barcelo/

Wie Angstronomics berichtet, setzt AMD in der Mendocino-APU bei der RDNA-2-iGPU auf nur einen Workgroup Process (WGP), was lediglich zwei CUs entspricht. Die APU in Valves Steam Deck umfasst vier WGPs respektive 8 CUs. Damit tritt Mendocino potentiell in die Fußstapfen von Dali mit 3 Vega-CUs.

[ryan]

Hm, 7% IPC ist jetzt aber auch nichts was irgendwie sonderlich berühmt wäre. Ich nehme an die meisten IPC-Verbesserungen hat man sich dann für Zen5 aufgehoben. Aber klar bei jetzt offensichtlich ~1Ghz mehr Takt sollten es dann trotzdem 20-25% mehr Single-Thread Leistung werden.


Deswegen müssen sie mit den Taktraten so hoch gehen. Der Nachteil ist nur die abnehmende Effizienz bei so hohen Takten. Wir kennen das von Intel und jetzt zieht AMD nach. Kann gut sein, dass wir trotz 7nm>5nm shrink eine gesunkene Effizienz sehen. Von 230W zu 141W sind es immerhin gut 60% bei der PPT. Bis Zen 3 konnte AMD mit verhältnismäßig wenig Aufwand die IPC steigern, weil sie von Bulldozer auf Zen 1 und Zen 2 von unten angefangen haben.


Passt eigentlich nicht hier rein, aber auf der Computex wurde ja auch eine neue APU vorgestellt mit Zen2 und 4 Kernen, ich dachte das ist der Chip aus dem Steam Deck mit 8CU, soll aber nur 2 CUs haben.

https://www.computerbase.de/2022-05/ayaneo-air-plus-amd-mendocino-barcelo/


Das ist echt sehr mager. AMD ist sehr geizig geworden, was die iGPUs bei den bezahlbaren "Volksmodellen" angeht. Ein Tigerlake i5 mit ebenfalls 4C/8T und 80EUs kommt auf die fünffache Shader Anzahl.

[Gipsel]

Deswegen müssen sie mit den Taktraten so hoch gehen. Der Nachteil ist nur die abnehmende Effizienz bei so hohen Takten.Die Tendenz geht zwar in die Richtung, sehr viel hängt aber auch vom konkreten Design und dessen Optimierung ab.
Das ist echt sehr mager. AMD ist sehr geizig geworden, was die iGPUs bei den bezahlbaren "Volksmodellen" angeht. Ein Tigerlake i5 mit ebenfalls 4C/8T und 80EUs kommt auf die fünffache Shader Anzahl.Mendocino ist leistungstechnisch ja eigentlich auch kein Äquivalent zu einem i5 sondern deutlich darunter einzuordnen. Mendocino ist zwei Kerngenerationen zurück (welche nur recht kompakt und ohne großen Aufwand energieeffizient ist; außerdem 4Kern-CCD ohne Neudesign)! Wenn Du was bemängelst, dann vielleicht daß allgemein stromsparende (Mobil-)Versionen namenstechnisch eine Aufwertung erfahren. Das ist ja einen langstehende Tradition auch bei intel und nV. Aber vielleicht nennt AMD die mal wieder "Athlon" oder so. Ist ja quasi das Äquivalent hierzu (https://www.computerbase.de/2020-01/amd-dali-athlon-gold-silver/), oder?

[ryan]

Die Tendenz geht zwar in die Richtung, sehr viel hängt aber auch vom konkreten Design und dessen Optimierung ab.
Mendocino ist leistungstechnisch ja eigentlich auch kein Äquivalent zu einem i5 sondern deutlich darunter einzuordnen. Mendocino ist zwei Kerngenerationen zurück (welche nur recht kompakt und ohne großen Aufwand energieeffizient ist; außerdem 4Kern-CCD ohne Neudesign)! Wenn Du was bemängelst, dann vielleicht daß allgemein stromsparende (Mobil-)Versionen namenstechnisch eine Aufwertung erfahren. Das ist ja einen langstehende Tradition auch bei intel und nV. Aber vielleicht nennt AMD die mal wieder "Athlon" oder so. Ist ja quasi das Äquivalent hierzu (https://www.computerbase.de/2020-01/amd-dali-athlon-gold-silver/), oder?


Laut AMD peilt Mendocino den Preisbereich von 400-700USD an. Das ist auch der Preisbereich vom Tigerlake i5: https://geizhals.de/?cat=nb&xf=6748_23%7E9594_Tiger+Lake-UP3

Leider sind die Preise doch sehr nach oben gegangen. Tigerlake scheint die letzte Budget Option gewesen zu sein, welche nicht auf einer speziellen lowcost Plattform basiert. Wie so vieles derzeit werden auch die Notebooks teurer.

[Gipsel]

Und die Ayaneo Air Plus Handhelds damit sind für 289$ angekündigt, im Vorverkauf werden die sogar für nur 199$ angeboten. Und jetzt?

[ryan]

Und die Ayaneo Air Plus Handhelds damit sind für 289$ angekündigt, im Vorverkauf werden die sogar für nur 199$ angeboten. Und jetzt?


Was und jetzt? Ich rede von vollwertigen 14-15 Zoll Notebooks.

[Gipsel]

Was und jetzt? Ich rede von vollwertigen 14-15 Zoll Notebooks.Und ich davon, daß Mendocino der klare LowCost-Chip von AMD (deutlich unter einem i5 oder Ryzen5) ist.

Wenn Du also ältere Notebooks in der Klasse ansprichst, wäre das hier (https://geizhals.de/?cat=nb&xf=6751_21) vermutlich der richtige Startpunkt (bzw. bei intel die Pentium-Modelle). Der Rest ist Inflation. :rolleyes:
Dazu paßt übrigens auch, daß AMD als Beispiel für ein Mendocino-Notebook bei der Präsentation ein Lenovo Ideapad 1 gezeigt hat, also quasi einen Nachfolger für dieses Modell (https://geizhals.de/lenovo-ideapad-1-11ada05-ice-blue-82gv001hge-a2419043.html?hloc=de).

[robbitop]

Ja wenn muss man neu vs neu vergleichen. Der Chip soll wohl in die Klasse Athlon vs Pentium. Also dort wo Intel die Atom Kerne anbietet.

[ryan]

Und ich davon, daß Mendocino der klare LowCost-Chip von AMD (deutlich unter einem i5 oder Ryzen5) ist.


Das werden die Marktpreise entscheiden. 400-700 USD hören sich erstmal nicht danach an.

[Nightspider]

Deswegen müssen sie mit den Taktraten so hoch gehen. Der Nachteil ist nur die abnehmende Effizienz bei so hohen Takten. Wir kennen das von Intel und jetzt zieht AMD nach

N5(E?) ist deutlich besser als Intels Prozess. Warten wir doch einfach mal den Verbrauch ab bevor wir Monate vor dem Launch zu viel Unsinn erzählen okay?

Zen3+ (5Ghz!) alleine reicht schon als Argument gegen deine Aussage.

Wenn Zen4 jetzt 10% mehr Takt hat als Zen3+ dann ist das bei einem neuen Prozess nichts besonderes.

[robbitop]

Naja das Ganze ist relativ, oder? Apple bspw baut extrem breite Cores die wesentlich weniger Takt brauchen und somit deutlich mehr Effizienz (Perf/W) haben.
Leider ist P ~ f³. Die Wahl des Betriebspunktes hat einen extrem großen Einfluss auf die Leistungsaufnahme - eine größere als der Fertigungsprozess oder eine uArchverbesserung. Zumindest, wenn man im asymptotischen Bereich der P/f curve landet.

---------------------

Ich finde es gut, dass AMD sukzessive den recht lange bestehenden Frequenznachteil ggü Intel abgebaut hat. Zen1 schaffte praktisch kaum 4 GHz. Zen 3 kratzte immerhin knapp an der 5 GHz Schwelle. Und jetzt schafft man 5,5 GHz (manche Quellen reden von 5,85 GHz sogar). Und das ohne einen eigenen Fertigungsprozess zu haben und mit automatisierter Layout Bibliothek vs hoch angepasste Prozesse bei Intel und viel mehr Anteil hand gemachtem Layouts. Wahnsinn, was AMD hier die letzten Jahre geleistet hat. Mit einem Bruchteil der Ressourcen.
Zen 5 soll dann erstmals an Breite gewinnen (das hat Mike Clark im Anandtech Interview ziemlich durchscheinen lassen) und dann sicherlich ordentlich an IPC dazu gewinnen wird.
Ich denke, dass beim Thema Cache es sicherlich dank modernenen Packagingmethoden auch bei beiden IHVs weitergehen wird und man nach und nach den seit immer vorhandenen Flaschenhals des Wartens auf Daten/Instruktionen aus dem lahmen Hauptspeicher nach und nach tilgen wird. Und das spart auch noch Energie weil lokale Datentransfers weniger Energie kosten als zum RAM.
Es ist und bleibt eine großartige Zeit des CPU Wettbewerbs seit dem AMD wieder mit Ryzen dabei ist. Endlich wieder Fortschritt. Und sogar günstige CPUs von Intel. Siehe 11700K und darunter. :)
Andererseits weiß man gar nicht mehr wann man aufrüsten soll, weil stets das nächste signifikant bessere Produkt um die Ecke wartet.

[basix]

5 GHz waren jetzt relativ lange eine Art Schallmauer. Mit 5.85GHz wäre man schon fast bei 6.0 GHz? Heftig. Der grosse Vorteil an IPC oder PPC ist, dass es eben nicht mit f3 skaliert.

Ich denke, dass man in Zukunft nochmals verstärkt die IPC Keule schwingen wird und auf vermehrt (Sub-)Accelerators einsetzt. Bei der Frequenz gibt es einfach praktische Limits, welche mit kleineren Nodes <=7nm sogar noch schlechter werden.

[robbitop]

Ja wenn muss man neu vs neu vergleichen. Der Chip soll wohl in die Klasse Athlon vs Pentium. Also dort wo Intel die Atom Kerne anbietet.
confirmed
https://www.computerbase.de/2022-05/amd-athlon-7000-neue-mendocino-einsteiger-apus-unter-bekanntem-namen/

Ist eine low end SKU mit dem Athlon Brand und damit nicht gegen Core sondern gegen Pentium mit Atom cores gestellt.

[Tangletingle]

Sowas hätte ich gerne fürs Büro in usff. Sowas wie ein Brix, prodesk oder nuc. Also deutlich kleiner als z.b. Der ASRock a300. Eher sowas:


https://files.refurbed.com/pi/hp-prodesk-600-g2-usff-1610373884.jpg?_ga=2.255065613.461352665.1653985064-1808219229.1653985064
https://m.media-amazon.com/images/I/41+2533lU5L._AC_SY580_.jpg

Der brix kostet mit Pentium n3000 nicht Mal mehr 90€.

[mboeller]

Und die Ayaneo Air Plus Handhelds damit sind für 289$ angekündigt, im Vorverkauf werden die sogar für nur 199$ angeboten. Und jetzt?

hmmm...

https://www.notebookcheck.com/Der-Aya-Neo-Air-Plus-Gaming-Handheld-mit-AMD-Ryzen-und-RDNA-2-macht-dem-Steam-Deck-ab-199-US-Dollar-Konkurrenz.623154.0.html

https://www.notebookcheck.com/Die-Aya-Neo-Air-Air-Pro-Gaming-Handhelds-starten-mit-AMD-Ryzen-5000-und-OLED-Display-ab-499-US-Dollar.623153.0.html

ab US $199 im ersten Bericht; ab US$499 im 2. Bericht.
Da wird man ziemlich aufpassen müssen was man kauft (Mendocino oder Ryzen 5000)

[Der_Korken]

5 GHz waren jetzt relativ lange eine Art Schallmauer. Mit 5.85GHz wäre man schon fast bei 6.0 GHz? Heftig. Der grosse Vorteil an IPC oder PPC ist, dass es eben nicht mit f3 skaliert.

Ich denke, dass man in Zukunft nochmals verstärkt die IPC Keule schwingen wird und auf vermehrt (Sub-)Accelerators einsetzt. Bei der Frequenz gibt es einfach praktische Limits, welche mit kleineren Nodes <=7nm sogar noch schlechter werden.

Wer weiß, vielleicht sinkt der Takt mit Zen 5 wieder so weit ab, dass Zen 4C und Zen 5 dann in etwa den gleichen Takt schaffen, nur bei letzterem mit massiv mehr IPC. Die Gerüchte zu Zen 5 besagten mal, dass AMD da mit einem ähnlichen Sprung zu Zen 4 plant wie mit Zen 1 gegenüber Bulldozer. Wenn man bedenkt, dass Zen 1 dabei ein knappes Ghz an Takt verloren hat, ist der Vergleich gar nicht mehr so abwegig (mit dem Unterschied dass Zen 4 keine Performance-Krücke sein wird).

[robbitop]

Bulldozer war aber noch in SOI gefertigt und mit handoptimiertem Layout. Zen war eine komplett neue uArch und wurde dichte optimiert automatisiert gelayoutet und in einem Bulk Prozess gefertigt. Und wenn man die super selektierte 5 GHz CPU mal außen vorlässt, waren es dann noch 500-600 MHz.

Laut Gerüchten soll Zen 5 sogar noch einen kleinen Tucken Takt drauflegen (MLID). AMD scheint eine Menge gelernt zu haben was Optimierung auf Implementierungsebene angeht. Ich kann mir gut vorstellen, dass man den Takt nicht mehr zurückfahren müssen wird.

[Der_Korken]

Reduzieren "müssen" ist vielleicht nicht das richtige Wort. Wenn du z.B. ne geniale Idee für ein Design hast, welches zwar 15% längere Pfade hat, dafür aber 30% mehr Arbeit pro Stage schafft, dann machst du das natürlich trotzdem, weil es sich einfach lohnt. Bei der IPC scheint mir grundsätzlich mehr zu holen zu sein als bei noch mehr Takt, siehe Apples superbreites Design.

[HOT]

https://www.guru3d.com/news-story/gigabyte-displays-its-x670e-and-x670-motherboardsand-their-pricing-are-known.html

Die Preise kommen mir eher moderat vor, nachdem man die ADL-Mobo-Preis kennt. Aber GB hat mal wieder einige komische Designentscheidungen getroffen.
a.) das Xtreme hat offenbar keinen 16x PEG sondern nur 8x
b.) das Master scheint zwei 2x m.2-Ports zu haben, weil das neben einem 16x PEG 3 PCIe5 m.2 haben soll.
c.) das x670 Pro scheint überhaupt kein PCIe5 zu bieten, bis auf den ersten m.2, der von den 600er-Chipsätzen ja zwischend implementiert werden muss.

Die VRMs sind nicht ganz so ausufernd wie bei ADL im High-End, allerdings ist ja auch bei 230W schluss auf AM5, wärend RPL ja die 300W knacken soll.

Reduzieren "müssen" ist vielleicht nicht das richtige Wort. Wenn du z.B. ne geniale Idee für ein Design hast, welches zwar 15% längere Pfade hat, dafür aber 30% mehr Arbeit pro Stage schafft, dann machst du das natürlich trotzdem, weil es sich einfach lohnt. Bei der IPC scheint mir grundsätzlich mehr zu holen zu sein als bei noch mehr Takt, siehe Apples superbreites Design. und @Robbi

Das kann man so pauschal doch gar nicht sagen. IPC ist sehr aufwendig im design, Takt muss nicht aufwendiger sein. Wenn es bei N5 leichter war, die Taktschaube zu drehen als die IPC nach Zen3 zu erhöhen war das sicherlich ne gute Entscheidung. IPC bringt auch nicht in allen Lebenslagen bessere Leistung, Takt aber schon. MMn wird man das beste Ergebnis erreichen, wenn man sich auf beides konzentriert und aus beiden Designentscheidungen auch lernt. Intel hatte mit diesem Vorgehen, den Takt ebenfalls immer im Blick zu behalten, ja auch beachtlichen Erfolg. Zen4 bringt mMn auch immer noch einen IPC-Vorsprung mit, jedoch war die Konzentration offensichtlich darauf gerichtet, den Takt signifikant zu erhöhen. Das hatte eben den Vorteil, dass man die Architektur nicht verbreitern musste um die Leistung der modernen .cove zu erreichen. Das kommt dann eben mit Zen5.

[robbitop]

Sehe ich auch so.

[Gipsel]

hmmm...

https://www.notebookcheck.com/Der-Aya-Neo-Air-Plus-Gaming-Handheld-mit-AMD-Ryzen-und-RDNA-2-macht-dem-Steam-Deck-ab-199-US-Dollar-Konkurrenz.623154.0.html

https://www.notebookcheck.com/Die-Aya-Neo-Air-Air-Pro-Gaming-Handhelds-starten-mit-AMD-Ryzen-5000-und-OLED-Display-ab-499-US-Dollar.623153.0.html

ab US $199 im ersten Bericht; ab US$499 im 2. Bericht.
Da wird man ziemlich aufpassen müssen was man kauft (Mendocino oder Ryzen 5000)Das sind schlicht verschiedene Modelle. Der Air Pro kommt mit ausgewachsenen Zen3 APUs (Ryzen 5 5500U bis Ryzen 7 5825U), der Air Plus dagegen hält mit Mendocino (also irgendwelchen low cost Athlons). Die Pro-Version kostet deutlich mehr als die Plus-Version, ja.

[mboeller]

Das sind schlicht verschiedene Modelle. Der Air Pro kommt mit ausgewachsenen Zen3 APUs (Ryzen 5 5500U bis Ryzen 7 5825U), der Air Plus dagegen hält mit Mendocino (also irgendwelchen low cost Athlons). Die Pro-Version kostet deutlich mehr als die Plus-Version, ja.


Das "Aya Neo" gibt es auch noch, mit Ryzen 5560.

Das "Aya Neo Plus" kommt aber mit Mendocino.


Das "Plus" ist also schlechter ausgestattet als das normale "Air". Das finde ich verwirrend. Deshalb mein Kommentar.

[mironicus]

Die APU im Steam Deck scheint dagegen tatsächlich exklusiv zu sein. Es hat die beste Ausgewogenheit für 15 Watt TDP.

[Gipsel]

Inzwischen gibt es einen eigenen Thread zu Mendocino (https://www.forum-3dcenter.org/vbulletin/showthread.php?t=611098).

[HOT]

https://www.techpowerup.com/295394/amd-zen-4-socket-am5-explained-pcie-lanes-chipsets-connectivity

Details zur CPU und zum Chipsatz. Ein X670 hat also 12 PCIe4 Lanes frei, kann ohne SATA 8 PCIe3-Lanes haben. In der Praxis werden die 12 PCIe4-Lanes frei bleiben und 2 Geräte wie Netzwerk+WLAN an 2 freie PCIe3-Lanes gehängt, während oft die restlichen PCIe3-Lanes als SATA hinausgeführt werden.

Es sind also maximal 1 PEG 16x, 4 PCIe5/4 m.2 und ein PCIe4-Slot drin bei normaler X670(E)-Bestückung, weitere Slots müssen durch sharing, Lane-Einsparungen (2x statt 4x) oder über die Halbierung des PEG realisiert werden, damit wären dann 4 PCIe5 m.2 möglich. Auch USB4 wird hier oft PCIe4-Lanes zusätzlich kosten, sodass das Budget noch knapper werden wird.

Fazit: Nett, aber geht besser. Eine Verwertung des neuen IOD als Chipsatz wär mir deutlich lieber gewesen, wenn ich ehrlich bin, aber vllt. gibts ja noch nen X690/790 irgendwann, der so realisiert ist. Momentan wird auch die Produktionskapazität der N6-IODs beschränkt sein. Ich denke, ich werde diese Generation komplett ausfallen lassen. RPL find ich jetzt nämlich auch wenig pralle. Mal bei MTL und Zen5 wieder schauen. MMn ist es kein Wunder, dass die neue Gen nicht teurer startet als die X570 damals.

[Zossel]

Zen 5 soll dann erstmals an Breite gewinnen (das hat Mike Clark im Anandtech Interview ziemlich durchscheinen lassen) und dann sicherlich ordentlich an IPC dazu gewinnen wird.

War das das Interview wo gesagt wurde das es bei ZEN 4 primär um Durchsatz und Bandbreite geht?

[Thunder99]

https://www.techpowerup.com/295394/amd-zen-4-socket-am5-explained-pcie-lanes-chipsets-connectivity

Details zur CPU und zum Chipsatz. Ein X670 hat also 12 PCIe4 Lanes frei, kann ohne SATA 8 PCIe3-Lanes haben. In der Praxis werden die 12 PCIe4-Lanes frei bleiben und 2 Geräte wie Netzwerk+WLAN an 2 freie PCIe3-Lanes gehängt, während oft die restlichen PCIe3-Lanes als SATA hinausgeführt werden.

Es sind also maximal 1 PEG 16x, 4 PCIe5/4 m.2 und ein PCIe4-Slot drin bei normaler X670(E)-Bestückung, weitere Slots müssen durch sharing, Lane-Einsparungen (2x statt 4x) oder über die Halbierung des PEG realisiert werden, damit wären dann 4 PCIe5 m.2 möglich. Auch USB4 wird hier oft PCIe4-Lanes zusätzlich kosten, sodass das Budget noch knapper werden wird.

Fazit: Nett, aber geht besser. Eine Verwertung des neuen IOD als Chipsatz wär mir deutlich lieber gewesen, wenn ich ehrlich bin, aber vllt. gibts ja noch nen X690/790 irgendwann, der so realisiert ist. Momentan wird auch die Produktionskapazität der N6-IODs beschränkt sein. Ich denke, ich werde diese Generation komplett ausfallen lassen. RPL find ich jetzt nämlich auch wenig pralle. Mal bei MTL und Zen5 wieder schauen. MMn ist es kein Wunder, dass die neue Gen nicht teurer startet als die X570 damals.

Deshalb gibt es ja wahrscheinlich den X670E, ergo Doppel so viel

[HOT]

Quark. Der E erzwingt nur PCIe5 auf dem PEG und den restlichen 4 Lanes der CPU.

[Der_Korken]

Ein Gedanke, der mir gerade kam: Wenn der Takt bei Zen 4 so stark steigt, was passiert dann eigentlich mit dem V-Cache? Ich gehe mal nicht davon aus, dass AMD den L3 in 7nm mit max. 1,35V auf die >5,5 Ghz hoch bekommt. Generell stellt sich die Frage, ob der hohe Takt auch für den L3 gilt. Bei Intel läuft der ja schon seit Haswell in einer etwas niedrigeren Taktdomäne.

[Tangletingle]

Quark. Der E erzwingt nur PCIe5 auf dem PEG und den restlichen 4 Lanes der CPU.

X650 ist der single chip

[HOT]

Wer spricht denn vom "X650"? Das Ding heißt B650 i.Ü..

[Hammer des Thor]

https://www.techpowerup.com/295394/amd-zen-4-socket-am5-explained-pcie-lanes-chipsets-connectivity

Auch USB4 wird hier oft PCIe4-Lanes zusätzlich kosten, sodass das Budget noch knapper werden wird.


War nicht ursprünglich angekündigt, dass die CPU selber 2 USB4 40Gbs Kanäle anbindet?

[HOT]

Nein. USB4 wird komplett durch PCIe-Bridges realisiert. Ein X670(E) kann maximal 2 2x2-Ports haben ohne Zusatzcontroller. Im Grunde entspricht Promontory 21 der alten Variante, nur aufgewertet durch PCIe4, der USB3.2 2x2-Möglichkeit und flexibleren Anbindungen bei SATA.

[Hammer des Thor]

Ein Gedanke, der mir gerade kam: Wenn der Takt bei Zen 4 so stark steigt, was passiert dann eigentlich mit dem V-Cache? Ich gehe mal nicht davon aus, dass AMD den L3 in 7nm mit max. 1,35V auf die >5,5 Ghz hoch bekommt. Generell stellt sich die Frage, ob der hohe Takt auch für den L3 gilt. Bei Intel läuft der ja schon seit Haswell in einer etwas niedrigeren Taktdomäne.


Der L3 wird m.E. eh unabhängig von den Kernen getaktet, alleine schon weil er shared ist und gleichzeitig je nach Einstellung unterschiedlich getaktete Kerne bedienen muss.

[Hammer des Thor]

Nein. USB4 wird komplett durch PCIe-Bridges realisiert.


Dann waren das am Anfang des Jahres Fehlinfos? Warum nicht statt 4 mal USB 3.1 (diese Verwirrquatsch mit dem Gen mache ich nicht mit) 2 mal USB 4. per CPU und der Rest USB dann nur Chipsatz dafür entsp, mehr? Sollte weniger Gefahr von Ressourcenkonfliken geben dann.

[Zossel]

War nicht ursprünglich angekündigt, dass die CPU selber 2 USB4 40Gbs Kanäle anbindet?

Wurde das angekündigt oder waren das Gerüchte?

[Zossel]

Ein Gedanke, der mir gerade kam: Wenn der Takt bei Zen 4 so stark steigt, was passiert dann eigentlich mit dem V-Cache? Ich gehe mal nicht davon aus, dass AMD den L3 in 7nm mit max. 1,35V auf die >5,5 Ghz hoch bekommt. Generell stellt sich die Frage, ob der hohe Takt auch für den L3 gilt. Bei Intel läuft der ja schon seit Haswell in einer etwas niedrigeren Taktdomäne.

Such mal nach den Latenzen des L3.

[Gipsel]

Der L3 wird m.E. eh unabhängig von den Kernen getaktet, alleine schon weil er shared ist und gleichzeitig je nach Einstellung unterschiedlich getaktete Kerne bedienen muss.Also meines Wissens läuft der immer mit dem Takt des gerade am schnellsten taktenden Kerns. Anderes würde in Latenztests auffallen (wo z.B. nur ein Kern boostet, der Rest aber nicht).

Welche Auswirkungen das auf Zen4 hat, werden wir sehen müssen. Bei Zen2 und Zen3 sah es durchaus schon so aus, als wenn eventuell tatsächlich der L3 den Maximaltakt begrenzen könnte. Eine separate Taktdomain wie bei intel kostet zwar etwas Latenz, ermöglicht aber eventuell höhere Taktraten für die Kerne. Wir werden sehen müssen, wie das AMD bei Zen4 löst und welche Auswirkungen das für später eventuell kommende V-Cache-Versionen haben wird. Die Taktgrenzen (beim Zen3-V-Cache ja offenbar eher Spannungsgrenzen) sind ja auch nicht in Stein gemeißelt und können auch mit entsprechenden Maßnahmen gelockert werden. Die Frage ist eben zu welchem Preis (und ob der das wert wäre).

[Thunder99]

Quark. Der E erzwingt nur PCIe5 auf dem PEG und den restlichen 4 Lanes der CPU.

Wir werden es sehen

[mboeller]

War nicht ursprünglich angekündigt, dass die CPU selber 2 USB4 40Gbs Kanäle anbindet?


yein ...

momentan gehen die Gerüchte dahin:

https://www.angstronomics.com/p/site-launch-exclusive-all-the-juicy?s=r

2x USB4 gibt es direkt von der CPU, aber nur über einen zusätzlichen ASMEDIA-Controller indem 2 DP2.0 und 1 PCIe 4.0 4x Anschlüsse gebündelt werden.

[HOT]

Mal sehen wie das letztendlich aussieht. Rembrandt bietet 2 USB4 wie ich das sehen kann.

Die neuen Taichis bieten jeweils 2 USB4-Ports an, ich denke, das neue IOD ist wie Rembrandt, 2 der USB werden einfach 4.0 sein, dann haben wir es mal wieder mit Fehlinfos zu tun gehabt. Das ist wie ne Seuche derzeit.

[KarlKastor]

Die MSI bieten alle kein USB 4.0. Es spricht eigentlich nichts dafür, dass es die CPU unterstützt. Hätten sonst so gut wie alle Boards.
Und AMD hatte dass dann wohl auch beworben.

[KarlKastor]

2x USB4 gibt es direkt von der CPU, aber nur über einen zusätzlichen ASMEDIA-Controller indem 2 DP2.0 und 1 PCIe 4.0 4x Anschlüsse gebündelt werden.
Was hat das mit direkt von der CPU zu tun?
Ist ein externer Controller.
Wäre aber der erste, der nicht von Intel ist. Guter Fortschritt.

[HOT]

Die MSI bieten alle kein USB 4.0. Es spricht eigentlich nichts dafür, dass es die CPU unterstützt. Hätten sonst so gut wie alle Boards.
Und AMD hatte dass dann wohl auch beworben.
Sehr strange das Ganze. Dafür gibts nen Haufen 2x2. Sieht ein bisschen so aus, als würde MSI die beiden Ports nur als 2x2 nach Außen führen. TB scheint auch nicht an Board zu sein im Gegensatz zu Asrock.

Was hat das mit direkt von der CPU zu tun?
Ist ein externer Controller.
Wäre aber der erste, der nicht von Intel ist. Guter Fortschritt.

Das ist die Frage. Dann muss das ja auf den Rembrandt-Notebooks ebenfalls so sein.

[KarlKastor]

Warum muss das bei Rembrandt dann genauso sein?
Der ist vielleicht einfach neuer und der IO Die war schon länger fertig. Oder es war einfach als nicht wichtig erachtet.
Intel hat TB auch nur für mobile CPU.

Und nen Haufen 2x2? Laut den Gerüchten einen pro Chipset. Und von der CPU 10 Gbps. Klingt schlüssig.

[Der_Korken]

Such mal nach den Latenzen des L3.

Worauf genau willst du hinaus?

[basix]

Zen 3: 46 Cycles @ 5 GHz = 9.2ns

Aida misst bei einem 5950X typ. ~10.2ns --> sollte also mehr oder minder auf Core Takt laufen.

[Zossel]

Worauf genau willst du hinaus?

Wenn man ~50 Takte auf eine Antwort vom L3 warten muss spielt der Takt vom L3 keine allzu große Rolle.

[robbitop]

Bei Intel läuft der L3 Takt auch schon lange nicht mehr mit Core Takt. Ich glaube seit Haswell. So kann man einen Bottleneck was maximalen Takt angeht eliminieren. Aber dazu müsste halt eine separate Taktdomain her. Die gab es afaik bis inkl. Zen 3 noch nicht. Ggf führt man die ja zu Zen 5 ein. Ggf einer der Gründe, warum nun bis zu 5,85 GHz möglich sein sollen.

[basix]

Wenn man ~50 Takte auf eine Antwort vom L3 warten muss spielt der Takt vom L3 keine allzu große Rolle.

Prinzipiell ist die Anzahl Takte ja das einzig relevante Kriterium. Ausgehend vom Takt der CPU-Cores. Ob der L3 mit dann 1GHz oder 5GHz läuft, ist irrelevant.

Wenn AMD den L3$ optimieren kann, dass man zwar mit niedrigerem Takt läuft aber ein paar Zyklen weniger (jetzt auf den L3-Takt bezogen), dann landet man wieder am selben Ort wie heute. Beispiel:
- Zen 3: 46 Zyklen @ L3 Clock --> 5.0 GHz Core / 5.0 GHz L3
- Zen 4 v1: 46 Zyklen @ L3 Clock 0.8x Core --> 5.8Ghz Core / 4.7 GHz L3
- Zen 4 v2: 42 Zyklen @ L3 Clock 0.8x Core --> 5.8Ghz Core / 4.7 GHz L3
- Zen 4 v3: 37 Zyklen @ L3 Clock 0.8x Core --> 5.8Ghz Core / 4.7 GHz L3

Das jetzt auf Core Clock Cycles übertragen:
- Zen 3: 46 Zyklen @ 5.0 GHz = 9.2ns --> 46 Core Cycles @ 5.0GHz
- Zen 4 v1: 46 Zyklen @ 4.7 GHz = 9.8ns --> 57 Core Cycles @ 5.8GHz
- Zen 4 v2: 42 Zyklen @ 4.7 GHz = 8.9ns --> 52 Core Cycles @ 5.8GHz
- Zen 4 v3: 37 Zyklen @ 4.7 GHz = 7.9ns --> 46 Core Cycles @ 5.8GHz

Wenn ich jetzt raten würde: Etwas um v2 rum scheint mir am naheliegensten. Etwas optimiertes L3$-Design (N5, neues Design) und der grössere L2$, damit die effektive Latenz am Core nicht steigt.

[Der_Korken]

Wenn man ~50 Takte auf eine Antwort vom L3 warten muss spielt der Takt vom L3 keine allzu große Rolle.

Naja, Kleinvieh macht auch Mist. Bei Alder Lake schalten einige Leute bewusst die E-Cores für Spiele ab, weil der Ringbus dann mehr Takt schafft und die Performance steigt. Mir ging es aber auch um die Kompatiblität zwischen 5nm und 7nm, wenn AMD sich dazu entscheidet die 5nm größtenteils in mehr Takt zu investieren statt z.B. komplett in weniger Verbrauch.

Die gab es afaik bis inkl. Zen 3 noch nicht. Ggf führt man die ja zu Zen 5 ein. Ggf einer der Gründe, warum nun bis zu 5,85 GHz möglich sein sollen.

Eine separate Taktdomäne muss es auch vorher schon gegeben haben, weil die Kerne zur gleichen Zeit unterschiedlich hoch takten können. Neu wäre höchstens, dass der L3 nicht mehr den maximalen ST-Boost schafft, sondern deutlich darunter taktet, damit die 3D-Version mit 7nm Cache-Chiplets kompatibel bleibt. Theoretisch könnten die normalen Versionen auch vollen L3-Takt anbieten (also mit Kerntakt) und nur die 3D-Version bekommt dann einen um 1Ghz reduzierten L3-Takt. Das würde aber den Vorteil des größeren L3 wieder ziemlich auffressen, wenn dessen Latenz mal eben um 15-20% steigt.

Wenn AMD den L3$ optimieren kann, dass man zwar mit niedrigerem Takt läuft aber ein paar Zyklen weniger (jetzt auf den L3-Takt bezogen), dann landet man wieder am selben Ort wie heute. Beispiel:
- Zen 3: 46 Zyklen @ L3 Clock --> 5.0 GHz Core / 5.0 GHz L3
- Zen 4 v1: 46 Zyklen @ L3 Clock 0.8x Core --> 5.8Ghz Core / 4.7 GHz L3
- Zen 4 v2: 42 Zyklen @ L3 Clock 0.8x Core --> 5.8Ghz Core / 4.7 GHz L3
- Zen 4 v3: 37 Zyklen @ L3 Clock 0.8x Core --> 5.8Ghz Core / 4.7 GHz L3

Wenn man die Anzahl der Takte reduziert, dann würde ein niedrigerer L3-Takt effektiv die gleiche Performance liefern wie die alte Latenz bei vollem Takt. Soweit so gut. Meine Frage war aber wie man das mit dem 3D-Cache unter einen Hut bringt. Wenn der 5nm-L3 die Zen 3 Taktraten (4,5Ghz beim 5800X3D) z.B. mit nur 40 statt 46 Zyklen schafft, dann muss das noch lange nicht für das 7nm-Cache-Chiplet gelten. Wenn man für die 3D-Version von Zen 4 die Latenz dann wieder von 40 auf 46 Takte anheben muss, dann verliert man auch wieder ordentlich Performance. Imho ist ja gerade der geringe Latenzanstieg der Durchbruch beim 3D-Cache, denn alles andere hätte man aus Performancesicht auch mit einem planaren Cache erreichen können - nur vielleicht etwas teurer. Eine Auflösung wäre für mich, dass AMD bei Zen 4 den L3 so lässt wie er ist (4,5Ghz und 46 Takte) und die 5nm für höhere Packdichte des Caches nutzt. Oder aber man bekommt den 7nm-Cache schneller, wenn man dort auf Packdichte verzichtet. Ob das realistisch kann ich nicht einschätzen, aber wenn es so einfach wäre, würde Intel doch ihren L3 einfach immer mit vollem Core-Takt fahren.

[Locuza]

Bei Intel läuft der L3 Takt auch schon lange nicht mehr mit Core Takt. Ich glaube seit Haswell. So kann man einen Bottleneck was maximalen Takt angeht eliminieren. Aber dazu müsste halt eine separate Taktdomain her. Die gab es afaik bis inkl. Zen 3 noch nicht. Ggf führt man die ja zu Zen 5 ein. Ggf einer der Gründe, warum nun bis zu 5,85 GHz möglich sein sollen.
Also schon Zen1 hat separate Clock Domains für die Kerne und den L3$.
Letzterer ist, wie Gipsel schon erwähnt hat, an den höchsten CPU-Clock im CCX gekoppelt.
Theoretisch könnten sie das schon jetzt entkoppeln, aber wenn es als Default-Modus geplant ist, dann wären vermutlich ein paar Designoptimierungen angebracht.

[smalM]

Ein Gedanke, der mir gerade kam: Wenn der Takt bei Zen 4 so stark steigt, was passiert dann eigentlich mit dem V-Cache? Ich gehe mal nicht davon aus, dass AMD den L3 in 7nm mit max. 1,35V auf die >5,5 Ghz hoch bekommt.
V-Cache in N7 geht auf einem CCD in N5 sowieso nicht. Es wird ein neues Cache–Die in N5 geben.

Wie kommst ihr auf die Idee, L3 liefe mit Core-Takt? Wie soll das allein schon mit der Packungsdichte möglich sein?

[robbitop]

V-Cache in N7 geht auf einem CCD in N5 sowieso nicht. Es wird ein neues Cache–Die in N5 geben.

Wie kommst ihr auf die Idee, L3 liefe mit Core-Takt? Wie soll das allein schon mit der Packungsdichte möglich sein?

Warum soll das Cache Modul nicht in anderem Fertigungsprozess möglich sein? Es müssen doch vor allem die Anschlüsse aligned sein und passen und die Flächen wegen der thermischen Randbedingungen- das könnte man aber auch mit der Menge pro Layer machen.

Also bei Intel läuft dieser knapp unter Coretakt und ist im BIOS einstellbar. Scheint also trotz moderner Packdichte zu gehen.
Bei Zen kann man es leicht nachrechnen wie oben bereits getan. Die Cycles sind in der Dokumentation angegebenen und die Zeit in ns kann man messen. Grob 5 GHz passten bspw für Zen 3.

[Lehdro]

Wie kommst ihr auf die Idee, L3 liefe mit Core-Takt? Wie soll das allein schon mit der Packungsdichte möglich sein?
Anders als bei Intel, läuft der L3 mit Coretakt bei AMDs Zen(+/2/3/3+) (siehe CClk) (https://en.wikichip.org/wiki/amd/microarchitectures/zen#Clock_domains).

[davidzo]

Bei Intel läuft der L3 Takt auch schon lange nicht mehr mit Core Takt. Ich glaube seit Haswell. So kann man einen Bottleneck was maximalen Takt angeht eliminieren. Aber dazu müsste halt eine separate Taktdomain her. Die gab es afaik bis inkl. Zen 3 noch nicht. Ggf führt man die ja zu Zen 5 ein. Ggf einer der Gründe, warum nun bis zu 5,85 GHz möglich sein sollen.

Das hatte damals nichts mit Takt-Bottlenecks des Caches zutun. Sandybridge hatte keine Taktprobleme, 4,5Ghz OC war mit einer guten CPU möglich, haswell dagegen erreichte selten über 4,4Ghz, erst Devils Canyon brachte wieder 4,5Ghz+.

Das hatte einfach mit der IGP Strategie zutun. Intels iGPU µarches von damals haben selbst kaum Caches und sind sehr auf den den L3 Cache angewiesen, Quicksync ebenfalls.
Intel hat mit Haswell angefangen fettere IGPs zu bauen, vor allem auf Wunsch eines bestimmten Kunden der dann auch die ganzen edram Modelle bestellt hat bis er die Geduld mit Intels Grafikabteilung verloren hat und lieber eigene APUs zu bauen angefangen hat.
Das Problem ist dabei, was macht man wenn die CPU im low power modus ist, aber die iGPU gerade die Bandbreite braucht? Oder die mediaengine Läuft, die CPU idled aber. Den CPUtakt wegen sowas auf 4Ghz zu prügeln wäre nicht effizient. Also braucht man sowieso mehrere Taktdomains.

Das ganze ist eher eine Mobile-Strategie, das kommt leider davon wenn man versucht mit einer µArch alle Märkte zu bedienen und alle Features einzubauen.
Außerdem braucht man mehr Stops, was wiederum die Latenz erhöht. Insofern wird Intel diesen Schritt auch nicht bald rückgängig machen, da der lange Ringbus am L3 mit seinen Stops gerade erst der Enabler für ADLs und RPLs Big-Little Architektur war.

AMD hat sich mit Zen einfach keine solchen Constraints gesetzt. Jim Keller kam da rein und sagte "Scheißt auf Fusion, LLano, Mobile, etc. wir fangen mit einem clean sheet an, CPU first".
Heraus kam dann dass man den L3 Cache relativ groß und trotzdem Latenzarm bauen kann, wenn man den an nur vier Cores ranflanscht. Anstatt Latenz und Bandbeite zu erhöhen baut man für die anderen Cores eben einen zweiten L3, wobei die Verbindung zwischen den L3Tiles eben die Schwachstelle ist die man in Kauf nimmt.

Man kann die unterschiedliche Strategie sogar schon im Floorplan sehen. Das Zeppelin Die hat den gigantischen L3 in der Mitte und ordnet die Cores drumherum an. Intels Lakes dagegen haben zwar auch den Ringbus zentral, aber der Cache ist auf einzelnen Streifen zwischen die CPUcores verteilt.
Rocketlake und Alderlake mit ihrem größeren L3 sehen da schon deutlich besser aus...

[robbitop]

Naja aber seit Haswell ist der L3 Cache definitiv langsamer. Bei jeder CPU die ich übertaktet habe schaffen die cores ein paar hundert MHz mehr als der Cache. Out of the box ist der L3 Takt auch niedriger als der Coreboost. Ggf hatte es also mehrere Gründe.


AMD hat sich mit Zen einfach keine solchen Constraints gesetzt. Jim Keller kam da rein und sagte "Scheißt auf Fusion, LLano, Mobile, etc. wir fangen mit einem clean sheet an, CPU first".
Heraus kam dann dass man den L3 Cache relativ groß und trotzdem Latenzarm bauen kann, wenn man den an nur vier Cores ranflanscht. Anstatt Latenz und Bandbeite zu erhöhen baut man für die anderen Cores eben einen zweiten L3, wobei die Verbindung zwischen den L3Tiles eben die Schwachstelle ist die man in Kauf nimmt.

Man kann die unterschiedliche Strategie sogar schon im Floorplan sehen. Das Zeppelin Die hat den gigantischen L3 in der Mitte und ordnet die Cores drumherum an. Intels Lakes dagegen haben zwar auch den Ringbus zentral, aber der Cache ist auf einzelnen Streifen zwischen die CPUcores verteilt.
Rocketlake und Alderlake mit ihrem größeren L3 sehen da schon deutlich besser aus...
Wobei AMD genau diese Strategie mit dem CCX (niedrige Latenz aber dafür wenige Cores) auch immer weiter verwässert. In Zen 3 ist das CCX ja auch dchon 8x cores groß und Zen4c soll es 16C bekommen.

Die Vergrößerung der CCX wird ja in vielen news und Spekulationsthreads oft nebenher erwähnt „man müsse ja nur das ccx größer machen“ - dass das aber eine bewusste Entscheidung war um Latwnzen zu minimieren und es exponentiell komplex mit wachsender Teilnehmeranzahl (für xbar) oder deutlich langsamer (ringbus - weil mehr hops) wird, scheint kaum jemand auf dem Zettel zu haben.

Die Strategie mit den ccx und der if war schlau. Man hat tolle Skalierbarkeit der Cores über ccx und if ohne Latenz zum Cache zu opfern. Nachteil: Memorylatency und inter ccx ist nicht so toll und man muss L3 Caches mehrfach verbauen. Dank großer L3 Caches sinkt der Nachteil der memorylatency.

Irgend einen Tot muss man halt sterben. Alles kann man nicht haben. Latenz, Skalierbarkeit und Redundanz niedrig halten. Wähle 2 von 3. ;)

Intel hat ja ihren Ringbus auch schon richtig vergewaltätigt und das sieht man an der sukzessiv gesteigerten Memorylatency. Und es get zT nur mit Tricks wie dass sich mehrere E Cores einen Hop teilen. Irgendwann müssen sie das Interconnect konzept überdenken, wenn sie weiter skalieren wollen. Im HEDT/Server haben sie das mesh. Die E Cores haben für einige Aspekte nochmal eine Art Gnadenfrist erkauft.

[amdfanuwe]

In Zen 3 ist das CCX ja auch dchon 8x cores groß und Zen4c soll es 16C bekommen.

Wer sagt das denn?
Ich tippe eher darauf, dass ZEN4c 2 x 8Core CCX bekommt.

[robbitop]

Gibt aktuelle Gerüchte die das besagen.

[Zossel]

Anders als bei Intel, läuft der L3 mit Coretakt bei AMDs Zen(+/2/3/3+) (siehe CClk) (https://en.wikichip.org/wiki/amd/microarchitectures/zen#Clock_domains).

Hat eine Clockdomain die gleiche Frequenz oder die gleiche Phase?

[basix]

Wenn man die Anzahl der Takte reduziert, dann würde ein niedrigerer L3-Takt effektiv die gleiche Performance liefern wie die alte Latenz bei vollem Takt. Soweit so gut. Meine Frage war aber wie man das mit dem 3D-Cache unter einen Hut bringt. Wenn der 5nm-L3 die Zen 3 Taktraten (4,5Ghz beim 5800X3D) z.B. mit nur 40 statt 46 Zyklen schafft, dann muss das noch lange nicht für das 7nm-Cache-Chiplet gelten. Wenn man für die 3D-Version von Zen 4 die Latenz dann wieder von 40 auf 46 Takte anheben muss, dann verliert man auch wieder ordentlich Performance. Imho ist ja gerade der geringe Latenzanstieg der Durchbruch beim 3D-Cache, denn alles andere hätte man aus Performancesicht auch mit einem planaren Cache erreichen können - nur vielleicht etwas teurer. Eine Auflösung wäre für mich, dass AMD bei Zen 4 den L3 so lässt wie er ist (4,5Ghz und 46 Takte) und die 5nm für höhere Packdichte des Caches nutzt. Oder aber man bekommt den 7nm-Cache schneller, wenn man dort auf Packdichte verzichtet. Ob das realistisch kann ich nicht einschätzen, aber wenn es so einfach wäre, würde Intel doch ihren L3 einfach immer mit vollem Core-Takt fahren.

V-Cache addiert +4 Cycles (https://www.slideshare.net/AMD/3d-vcache).

Ich hätte erwartet, dass dies so bleibt, solange man 32+64MByte L3$ verbaut. Mit V-Cache ist die Latenz also beispielhaft:
- Zen 3 = 46+4 = 50 Cycles
- Zen 4 = 40+4 = 44 Cycles (40 cycles für den Zen 4 L3$ einfach als Beispiel)

Man kann bei Zen 4 den L3$ auch bei 46 Cycles lassen. Der grössere L2$ würde genau hier ja was bringen, wenn der L3$ beim Takt nicht mehr mit dem Core mitgeht (sagen wir mal max. 5.0 GHz).

Chipsandcheese hatte zwei gute Artikel zum Thema Tradeoff Cache-Grösse vs. Latency: 1x V-Cache und 1x IBM Virtual-L3$
https://chipsandcheese.com/2022/01/21/deep-diving-zen-3-v-cache/
https://chipsandcheese.com/2021/09/29/do-ibms-giant-l3-and-v-cache-represent-the-future/
As expected, a 96 MB L3 with no added latency brings huge performance boosts without regressing elsewhere. But if we take an extra 6 cycles to get to L3, the story changes
Jetzt sind es nur 4 Cycles. Die Grundaussage bleibt aber korrekt. Anscheinend hat man beim V-Cache die Latenz vs. Bandwidth optimiert. Nur +4 Cycles, dafür etwas weniger Bandbreite. L3-Bandbreite ist aber auch mit V-Cache immer noch fast doppelt so hoch wie bei Intels Chips.

Auch zu Cache Hitrates (L1 vs. L2 vs. L3) hat Chipsandcheese einen tollen Artikel geschrieben:
https://chipsandcheese.com/2021/07/23/measuring-zen-3s-bottlenecks/

L1 & L2 Caches zu optimieren, wird den L3$ entlasten. Und genau diese Optimierungen erwarte ich von Zen 4. Damit kann man den L3$ auch etwas weniger hoch takten, ohne Performance zu verlieren. Bei L2$ wissen wir bereits, dass er verdoppelt wird. Beim L1$ werden wir es noch erfahren. Aber nicht nur Caches sind entscheided. Wenn man bessere Prefetcher hat, sinkt automatisch die durchschnittliche Cache-Latenz. Einfach weil einige Daten öfters um -1 Cache Level tiefer liegen (z.B. L3 -> L2). Insbesondere in Kombination mit dem grösseren L2$ ist da einiges an Potential vorhanden.

[basix]

Hat eine Clockdomain die gleiche Frequenz oder die gleiche Phase?
Gleiche Frequenz. Phase wirst du nicht hinbekommen, das ist technisch unmöglich. Zumindest wenn man die gesamte Clock-Domain betrachtet.

Es gibt Strukturen wie H-Tree, mit welchen man prinzipiell fast identische Phase für die Endpunkte des Clocks hinbekommen kann:
https://en.wikipedia.org/wiki/H_tree

Aber für was? Ich hätte lieber einen Chip mit etwas Phasenverschiebung des Clocks zwischen den einzelnen Gattern. Schalten alle Transistoren gleichzeitig hast du ja massige Schalttransienten, welche dir die Stromversorgung killen (Ripple, Current Density). Am Schluss sind Phasenverschiebungen vs. Stromversorgung vs. Design (Funktion, Taktrate) alles Punkte, welche via Chip-Design aufeinander abgestimmt werden müssen. Bei so vielen Transistoren ist das ein extrem komplexes Thema.

Wer sagt das denn?
Ich tippe eher darauf, dass ZEN4c 2 x 8Core CCX bekommt.

16C pro CCD sind relativ sicher. Ob single oder dual CCX ist afaik noch unbekannt. Ich hätte auf dual CCX getippt, also 2x8C pro CCD (Architektur & Aufbau näher an den Big Zens, SW Kompatibilität und so...)

[BlacKi]

hab gerade romans video zu am5 gesehen. puh. was nun mit am5 kommt ließt sich extrem übel. ich meine:

+60% verbrauch

nochmal kleinere cores, was die wärmeabfuhr nochmals erschwert

und dann noch -30% kleinere kühlfläche des IHS.

digger die teile werden glühen... erheblich heißer als zen3, wenn die tdps ausgefahren werden.

[Linmoum]

Da wird gar nichts glühen, da sich das nach oben hin wie gehabt auf zwei Chiplets aufteilt. 5900X und 5950X langweilen sich jetzt schon bei Volllast.

[BlacKi]

in spielen? bestimmt. das sind aber keiner gaming cpus. aber stell doch mal das powerlimit auf 230w und jage mal was produktives über die cpu. und dann rechne nochmal 10° grad wegen den anderen genannten änderungen obendrauf.

das wird schon schwierig unter luft oder ner mittelmäßigen aio. da braucht man schon eine custom wakü um unter 90° zu bleiben.

[bbott]

in spielen? bestimmt. das sind aber keiner gaming cpus. aber stell doch mal das powerlimit auf 230w und jage mal was produktives über die cpu. und dann rechne nochmal 10° grad wegen den anderen genannten änderungen obendrauf.

das wird schon schwierig unter luft oder ner mittelmäßigen aio. da braucht man schon eine custom wakü um unter 90° zu bleiben.

Abwarten. Ich bin noch optimistisch dass es bei TDP 125W bleibt, und die 170 W für 24 Kerne bzw. Zen 5 reserviert bleiben.

[KarlKastor]

Warum sollte.man dann jetzt schon mit so einer hohen TDP hausieren gehen. Wenn man die ganzen Aussagen zusammen rechnet, kommt man zu der Erkenntnis, dass eine SKU das ausreizen wird. Warum auch nicht? Man wird noch nicht so weit weg vom Sweetspot sein, wie es ein 12900KS heute ist.

[BlacKi]

naja, dann halt zen 5 oder 6. spielt nicht wirklich eine rolle oder? wobei ich nicht ausschließen würde, das der 16 kerner nicht doch mit 170w tdp kommt. möglichweiße kommt auch ein kurzzeitiger boost. die prämisse bleibt, und damit wird es schwerer die cpus zu kühlen.

[smalM]

Anders als bei Intel, läuft der L3 mit Coretakt bei AMDs Zen(+/2/3/3+) (siehe CClk) (https://en.wikichip.org/wiki/amd/microarchitectures/zen#Clock_domains).
Das sind die Takt-Domänen. Der L3 läuft in der Core-Takt-Domäne, aber ich kann mir beim besten Willen nicht vorstellen, daß er mit 1:1 Takt läuft.

[Gipsel]

Das sind die Takt-Domänen. Der L3 läuft in der Core-Takt-Domäne, aber ich kann mir beim besten Willen nicht vorstellen, daß er mit 1:1 Takt läuft.Zum Einen heißt es es erstmal das.
Und zum Anderen: Was ist der konkrete Grund Deiner Skepsis? Ich meine, es wird ja wohl nicht nur mangelnde Vorstellungskraft sein.

[Der_Korken]

V-Cache in N7 geht auf einem CCD in N5 sowieso nicht. Es wird ein neues Cache–Die in N5 geben.

Einen neuen Cache-Die wird es sicherlich geben, da der L3 bzw. die TSVs bei Raphael wohl sehr wahrscheinlich nicht genau da sein werden, wo sie bei Vermeer sind (und AMD sich bei Raphael auch nicht entsprechende Constraints gesetzt haben dürfte - da dürfte es einfacher sein, den relativ simplen Cache-Die neu zu layouten). Allerdings wird der V-Cache weiterhin in 6nm oder 7nm gefertigt. Das ist doch der große Gewinn, dass man den relativ flächenintensiven Cache im alten Prozess fertigt. Auch bei RDNA3 wird genau das vermutet. Zumal die SRAM-Dichte bei 5nm gegenüber 7nm kaum steigen soll und somit 7nm für Cache-Chiplets perfekt geeignet ist.

V-Cache addiert +4 Cycles (https://www.slideshare.net/AMD/3d-vcache).

Ich hätte erwartet, dass dies so bleibt, solange man 32+64MByte L3$ verbaut. Mit V-Cache ist die Latenz also beispielhaft:
- Zen 3 = 46+4 = 50 Cycles
- Zen 4 = 40+4 = 44 Cycles (40 cycles für den Zen 4 L3$ einfach als Beispiel)

Man kann bei Zen 4 den L3$ auch bei 46 Cycles lassen. Der grössere L2$ würde genau hier ja was bringen, wenn der L3$ beim Takt nicht mehr mit dem Core mitgeht (sagen wir mal max. 5.0 GHz).

Chipsandcheese hatte zwei gute Artikel zum Thema Tradeoff Cache-Grösse vs. Latency: 1x V-Cache und 1x IBM Virtual-L3$
https://chipsandcheese.com/2022/01/21/deep-diving-zen-3-v-cache/
https://chipsandcheese.com/2021/09/29/do-ibms-giant-l3-and-v-cache-represent-the-future/

Jetzt sind es nur 4 Cycles. Die Grundaussage bleibt aber korrekt. Anscheinend hat man beim V-Cache die Latenz vs. Bandwidth optimiert. Nur +4 Cycles, dafür etwas weniger Bandbreite. L3-Bandbreite ist aber auch mit V-Cache immer noch fast doppelt so hoch wie bei Intels Chips.


Den Artikel zum Tradeoff zwischen großen Caches und Latenzanstieg hatte ich schon mal gelesen. Interessant war dort, dass der Latenzanstieg den erwarteten Performancegewinn durch die Vergrößerung in vielen Fällen auffressen würde, wenn man von einem planaren Cache ausgeht (und die Simulationen von C&C akkurat sind). Das macht die Frage wie AMD die unterschiedlichen Taktraten von 5nm und 7nm unter einen Hut bringen will, denn sowohl die Lösung den 5nm permanent unter seinen Möglichkeiten zu takten als auch die Lösung beim 3D-Cache den Cache-Takt zu drosseln und somit den durchschnittlichen Performance-Gewinn aufzufressen sind beide suboptimal.

Was du oben zu den +4 Takten geschrieben hast: Das lst das Problem nicht, denn die +4 Takte entstehen sehr wahrscheinlich dadurch, dass der Weg in und durch die zweite Ebene etwas länger ist, als wenn man nur auf den Base-Die zugreifen würde. Oder anders formuliert: Der Cache-Chiplet muss genauso schnell wie der Base-Die sein, damit der Latenzanstieg "nur" bei +4 liegt. Ansonsten würde er höher ausfallen.


Auch zu Cache Hitrates (L1 vs. L2 vs. L3) hat Chipsandcheese einen tollen Artikel geschrieben:
https://chipsandcheese.com/2021/07/23/measuring-zen-3s-bottlenecks/

L1 & L2 Caches zu optimieren, wird den L3$ entlasten. Und genau diese Optimierungen erwarte ich von Zen 4. Damit kann man den L3$ auch etwas weniger hoch takten, ohne Performance zu verlieren. Bei L2$ wissen wir bereits, dass er verdoppelt wird. Beim L1$ werden wir es noch erfahren. Aber nicht nur Caches sind entscheided. Wenn man bessere Prefetcher hat, sinkt automatisch die durchschnittliche Cache-Latenz. Einfach weil einige Daten öfters um -1 Cache Level tiefer liegen (z.B. L3 -> L2). Insbesondere in Kombination mit dem grösseren L2$ ist da einiges an Potential vorhanden.

Ich glaube das habe ich auch schon mal gelesen, jedenfalls kommt mir das bekannt vor. Generell finde ich die Artikel von Chips&Cheese super interessant. Die Analyse von Bottlenecks auf diesem Level erlaubt ja durchaus Spekulationen zur nächsten Gen, denn AMD wird ja intern auch genaustens analysieren wie sie ihre Arch schneller bekommen können.

Intel hat ja seit Willow Cove schon größere L1 und L2, allerdings auch mit größeren Latenzen erkauft (5/14 statt 4/12). Der große Game Changer scheint das nicht gewesen zu sein, zumindest nicht in allen Anwendungen, was vielleicht auch an der höheren Latenz liegt. Mal sehen welche Latenz AMD mit dem L2 erreicht. Die Assoziativität soll angeblich nicht steigen, was vielleicht die Chance erhöht hätte, dass die Verdopplung trotzdem nur 12 Takte Latenz hat. Durch die >5,5Ghz Boostclock bin ich aber nicht mehr so sicher :freak:.

Die L1-Größe wird ziemlich sicher nicht steigen bei Zen 4 und ich meine es gab auch schon einen Leak, der das bestätigt hat (dort stand auch das mit der L2-Assoziativität). Den Grund dafür habe ich schon mehrmals in den Speku-Threads geschrieben: Eine Vergrößerung des L1D zieht unweigerlich eine höhere Assoziativität nach sich und zwar genau 1-way pro 4KB (oder man verzichtet auf VIPT, was aber zusätzlich die Latenz deutlich verschlechtern dürfte, sonst würden sich AMD und Intel nicht seit etlichen Jahren vor diesem Schritt drücken). Intel hat es bei Sunny Cove gemacht und bietet seitdem 12-way 48kB. Das ist aber sicherlich teuer und kostet viel Strom. Und bei AMD ist der L2 komplett inklusiv, d.h. der L1 kann keine höhere Assoziativität haben als der L2. Bei Zen 5 könnte sich hier was ändern, vorher auf keinen Fall.

Apropos Zen 5: AMD hat seit Zen 1 nur 4 Integer-ALUs in ihrem Design. Obwohl das arithmetische Backend nicht verbreitert wurde, hat man sukzessive immer mehr IPC rausgeholt. Der letzte Chips&Cheese-Artikel oben suggeriert aber, dass Zen 3 deutlich mehr Backend- als Frontend-limitiert ist. Mittelfristig wird das Backend also in die Breite wachsen müssen, um mehr IPC zu ermöglichen. Auch hier meine ich mal in irgendeinem Interview mit einem AMD-Menschen aufgeschnappt zu haben, dass es schwierig sei das 4-ALU-Design aufzubrechen, weil man mehr Register braucht und alle ALUs schnell auf alle Register zugreifen können müssen. Da das nächste major redesign erst mit Zen 5 ansteht, wird Zen 4 aller Wahrscheinlichkeit nach weiterhin auf 4 ALUs setzen. Man kann vielleicht ein den ROB etwas vergrößern und ein paar mehr FP-Register einbauen (siehe C&C Link), aber substanziell wird die IPC dadurch nicht mehr steigen.

Ich hatte schon immer angezweifelt, dass der IPC-Anstieg von Zen 4 größer werden soll als der von Zen 3. Insofern ist der Taktanstieg von Zen 4 aber logisch: AMD baut die Zen-3-Basis nicht mehr allzugroß um, weil sie über den Takt billiger an ihre Performance-Ziele kommen. Das werden die schon länger gewusst haben, sonst hätten sie Zen 3 bereits breiter gemacht. Überrascht hat mich aber, dass auf dem Niveau noch so eine Steigerung möglich ist, nachdem Intel bereits seit so vielen Jahren an der 5Ghz-Mauer festhängt.

[iamthebear]

Ich kann mich an einen Bug in Win11 kurz nach Launch erinnern. Da war die Latenz des L3 auf einmal um fast 100 Zyklen höher (30ns statt 10ns) und das Ergebnis waren in den meisten Fällen gerade mal 2-3% bis auf ein paar alte Shooter wie CS, die rein aus dem L3 liefen.
Deshalb denke ich, dass 4 Zyklen mehr oder weniger nicht den großen Unterschied machen wird. Wichtig ist, dass ca. die Hälfte der Zugriffe sich den RAM spart bzw. dieser nicht mehr ausgelastet ist.

Was die L2 Größe angeht so kommt es stark auf die Workloads an aber wenn man Ice Lake vs. Tiger Lake vergleicht so ist der Unterschied eher bescheiden.

Ich frage mich allerdings ob ein Thread in der Praxis wirklich die Chance hat den gesamten L2 zu füllen bevor ihn der Scheduler wieder auf einen anderen Kern schiebt von wo er keinen Zugriff mehr hat (da privater L2) und seine ganzen Daten erst wieder mühsam aus dem L3 ziehen muss.

[Zossel]

Ich frage mich allerdings ob ein Thread in der Praxis wirklich die Chance hat den gesamten L2 zu füllen bevor ihn der Scheduler wieder auf einen anderen Kern schiebt von wo er keinen Zugriff mehr hat (da privater L2) und seine ganzen Daten erst wieder mühsam aus dem L3 ziehen muss.

Warum sollte der Scheduler das tun?

Und das ist eine halbe Ewigkeit:

$ cat /proc/sys/kernel/sched_rr_timeslice_ms
100
$

[robbitop]

Ich kann mich an einen Bug in Win11 kurz nach Launch erinnern. Da war die Latenz des L3 auf einmal um fast 100 Zyklen höher (30ns statt 10ns) und das Ergebnis waren in den meisten Fällen gerade mal 2-3% bis auf ein paar alte Shooter wie CS, die rein aus dem L3 liefen.
Deshalb denke ich, dass 4 Zyklen mehr oder weniger nicht den großen Unterschied machen wird. Wichtig ist, dass ca. die Hälfte der Zugriffe sich den RAM spart bzw. dieser nicht mehr ausgelastet ist.

Was die L2 Größe angeht so kommt es stark auf die Workloads an aber wenn man Ice Lake vs. Tiger Lake vergleicht so ist der Unterschied eher bescheiden.

Ich frage mich allerdings ob ein Thread in der Praxis wirklich die Chance hat den gesamten L2 zu füllen bevor ihn der Scheduler wieder auf einen anderen Kern schiebt von wo er keinen Zugriff mehr hat (da privater L2) und seine ganzen Daten erst wieder mühsam aus dem L3 ziehen muss.
Hatten die Ryzens mit dem Bug nicht signifikant an Spieleleistung verloren in einigen Titeln? Ich hatte da eher 15% im Hinterkopf

[mironicus]

Ob die AM5-Plattform wohl auch wieder 6 Jahre halten wird - bis DDR6 mit AM6? :)

[fondness]

https://i.postimg.cc/pTmBBRbP/Screenshot-2022-06-06-094544.png (https://postimg.cc/47TtfCx0)

https://twitter.com/greymon55/status/1533342093300875264

[OgrEGT]

Bezieht sich das auf den 16 Kerner?

[MSABK]

Bezieht sich das auf den 16 Kerner?

Ich perönlich denke ja, bis jetzt war ja auch der 16 Kerner mit dem höchsten Takt.

[BlacKi]

grey bezieht sich nur auf die ipc, und will da keine anderen genannten werte bestätigen. und die 18% ipc beziehen sich auf avx anwendungen.

[Der_Korken]

und die 18% ipc beziehen sich auf avx anwendungen.

Das habe ich mir irgendwie auch gedacht. MLID ist von seinen ehemals 15-24% IPC nach der AMD Präsi zurückgerudert und erzählt mittlerweile was von 7-9% IPC (hat Robert Hallock nicht auch 7% gesagt?). Das halte ich in normalen Anwendungen für realistisch und würde zusammen mit dem Takt ca. 20% in ST ergeben. In Workloads mit AVX512 kann die IPC natürlich viel krasser steigen, auch ohne Singlecycle-AVX512, weil manche Instruktionen die Berechnungen einfach so viel schneller machen.

[DozerDave]

Bietet jemand mehr?

[basix]

Over 9000 ppm!

[BavarianRealist]

Lassen wir uns mal überraschen, was am Ende raus kommt. AMD hält sich hier erkennbar zurück, meines Erachtens vor allem, um Zen4 perfekt im Markt zu platzieren: man will nicht unnötig verschenken. Die AM5-Plattform ist anfangs sowieso sehr teuer, sodass Raphael anfangs nur im absoluten Highend Sinn macht. Es wird meines Erachtens daher erst mal sehr hohe CPU-Preise - und eher niedrige Stückzahlen - geben.

ABER:
Es fällt auf, dass Intel in letzter Zeit viel über zukünftige Produkte jenseits von RaptorLake spricht. Klingt für mich etwas danach, dass man nicht so recht an RaptorLake zu glauben scheint.

[robbitop]

DDR5 Rampreise sind wohl gerade deutlich gesunken. Gut für alle modernen Plattformen. :up:
Wenn zen 4 mit x3d rauskommt und nicht zu viel Takt dabei verschenkt, wird’s wahrscheinlich für Raptorlake mehr als schwierig in Spielen. Ohne wirds ggf eng. RTLs speedup soll recht ähnlich dem sein was Zen 4 bringen soll.

[BlacKi]

ABER:
Es fällt auf, dass Intel in letzter Zeit viel über zukünftige Produkte jenseits von RaptorLake spricht. Klingt für mich etwas danach, dass man nicht so recht an RaptorLake zu glauben scheint.


ich frage mich was raptor in dieser diskussion zu suchen hat, aber raptor ist schon durch, mal davon abgesehen, das raptor ja nur ein kleines update ist. richtig viel neues bringt ja erst meteor.
DDR5 Rampreise sind wohl gerade deutlich gesunken. Gut für alle modernen Plattformen.
Wenn zen 4 mit x3d rauskommt und nicht zu viel Takt dabei verschenkt, wird’s wahrscheinlich für Raptorlake mehr als schwierig in Spielen. Ohne wirds ggf eng. RTLs speedup soll recht ähnlich dem sein was Zen 4 bringen soll.
was raptor angeht, werden die x3d ableger kein gegner sein, zeitlich passt das nicht wirklich zusammen.

[reaperrr]

ABER:
Es fällt auf, dass Intel in letzter Zeit viel über zukünftige Produkte jenseits von RaptorLake spricht. Klingt für mich etwas danach, dass man nicht so recht an RaptorLake zu glauben scheint.
Wundert mich nicht.

Der Prozess ist im Grunde noch der Gleiche wie bei ADL, das schränkt schon mal grundsätzlich ein, wieviel du an zusätzlichen Transistoren investieren und trotzdem noch höhere Taktraten erreichen kannst.
Die E-Core-uArch bleibt gleich, die Zahl der E-Cores wird verdoppelt sowie deren Caches vergrößert, dazu auch die L2-Caches der P-Cores vergrößert, das frisst eigentlich alles eher zusätzlich Energie pro Takt.
Ja, mit RTL kommt DLVR, aber das müsste schon verdammt viel bringen, um ggü. ADL trotz der zusätzlichen Transistoren noch nennenswert an Takt draufpacken zu können.
Irgendwo - entweder beim P-Core Takt, oder beim E-Core-AllCore-Takt - wird Intel mMn bei RTL Kompromisse eingehen müssen.

Bei Zen4 dagegen haben wir ne moderate, aber solide IPC-Steigerung + potentiell massive AllCore-Takt-Steigerungen ggü. dem 5950X. Ich erwarte, dass die Perf-Steigerungen bei AMD's 16-Kerner(n) - v.a. AllCore - wesentlich Anwendungs-unabhängiger sein werden, einfach weil das alles Perf-Kerne mit hohem Takt sind.

Wo ich bei AMD weniger große Steigerungen ggü. Zen3 sehe, sind die 6-12-Kerner, weil dort die prozentuale AllCore-Takt-Steigerung gegenüber dem jeweiligen Vorgänger geringer ausfallen wird, da die bei den 5000ern nicht so durchs PPT ausgebremst wurden wie der 5950X.

[robbitop]

was raptor angeht, werden die x3d ableger kein gegner sein, zeitlich passt das nicht wirklich zusammen.

Wahrscheinlich kommt der x3d später als RKL. Aber noch vor Zen 5 - der ja 2023 kommen sein soll. Also wird sich das wahrscheinlich noch mit RTL überschneiden - woe Zen 3 x3d mit ADL heute.

[fondness]

grey bezieht sich nur auf die ipc, und will da keine anderen genannten werte bestätigen. und die 18% ipc beziehen sich auf avx anwendungen.

Zum Glück ist es ja völlig belanglos, was hier irgendjemand behauptet, es ändert genau null daran, wie zen4 wirklich wird. Aber nein grey bezieht sich nicht auf avx Anwendungen, er sagt mehrere seiner Quellen bestätigen die 18%, aber er ist selbst skeptisch. Von daher abwarten und Tee rauchen.

[fondness]

Das habe ich mir irgendwie auch gedacht. MLID ist von seinen ehemals 15-24% IPC nach der AMD Präsi zurückgerudert und erzählt mittlerweile was von 7-9% IPC (hat Robert Hallock nicht auch 7% gesagt?). Das halte ich in normalen Anwendungen für realistisch und würde zusammen mit dem Takt ca. 20% in ST ergeben. In Workloads mit AVX512 kann die IPC natürlich viel krasser steigen, auch ohne Singlecycle-AVX512, weil manche Instruktionen die Berechnungen einfach so viel schneller machen.

AMD oder Hallock haben noch gar nichts zur IPC gesagt. Alles was offiziell ist sind >15% mehr Single thread Performance und >40% mehr multi thread Performance. Dazu hat man noch Benchmarks eines völlig undefinierten engineering sample gezeigt.

Ergo wenn das topmodell 30% mehr Single thread Leistung und 70% mehr multi thread Leistung liefern würde, dann hätte AMD auch nicht gelogen.

[smalM]

Zum Einen heißt es es erstmal das.
Und zum Anderen: Was ist der konkrete Grund Deiner Skepsis?
Stromverbrauch, Packungsdichte, Latenz.

[Gipsel]

Stromverbrauch, Packungsdichte, Latenz.Er verbraucht schon ein paar Watt, hat eine ansprechende aber keine extreme Packungsdichte und die Latenz wird eher vom Kompromiß aus Größe und Organisation (im Prinzip die angepeilte Hitrate) bestimmt als von der Frequenz.

[aceCrasher]

https://twitter.com/greymon55/status/1533342093300875264?ref_src=twsrc%5Etfw%7Ctwcamp%5Etweetembed%7Ctwterm%5E1533342 093300875264%7Ctwgr%5E%7Ctwcon%5Es1_&ref_url=https%3A%2F%2Fforums.anandtech.com%2Fthreads%2Fspeculation-zen-4-epyc-4-genoa-ryzen-7000.2571425%2Fpage-238

Greymon nennt immernoch 18% IPC "laut mehrerer seiner Quellen" - kann ich mir mittlerweile aber kaum noch vorstellen, das würde zusammen mit den Taktsteigerungen ja >30% ST Performance ergeben, so hart sandbaggt AMD doch nie im Leben.

[BlacKi]

wer logisch denken kann, der kann sich selbst ausrechnen, das bei 15% ST performance, bei dem fast alles auf 10% mehr takt hindeutet, die ipc nicht bei 18% avg generell anliegen können.

das einzigste wäre, das die 5,5ghz und darüber lediglich oc werte darstellen und out of the box den zen4 takt, erheblich niedriger ansiedelt. also stock. dann würde die zen 4 cpus niedriger takten als zen3?:freak:

[basix]

Naja, vielleicht ist Cinebench eine der Applikationen, wo Zen 4 nur minimal an IPC zulegt ;)

[BlacKi]

ich bezog mich nicht auf blender oder cinebench, letzteres ist doch garnicht bekannt.

ich bezog mich auf die gezeigten 5,5ghz und 15% ST performance angaben. da passen die 18% ipc nicht rein.

[Linmoum]

wer logisch denken kann, der kann sich selbst ausrechnen, das bei 15% ST performance, bei dem fast alles auf 10% mehr takt hindeutet, die ipc nicht bei 18% avg generell anliegen können.Klar, geht je nach Anwendung, die du als Grundlage nimmst.

ADL hat auch Fälle, wo alleine schon DDR5 ordentlich durchschlägt. Such dir solche Anwendungen und solche, die vom doppelten L2 profitieren und das geht schon.

CB lag aber bisher immer ein gutes Stück unter dem Schnitt, was IPC-Zugewinne anbelangt. Das dürfte sich jetzt mit DDR5 + doppeltem L2 noch mal deutlicher bemerkbar machen.

[Gipsel]

ich bezog mich nicht auf blender oder cinebench, letzteres ist doch garnicht bekannt.

ich bezog mich auf die gezeigten 5,5ghz und 15% ST performance angaben. da passen die 18% ipc nicht rein.Das waren die Angaben von AMD auf der Keynote:
ST-Leistung in Cinebench >15% Steigerung gegenüber Zen3
MT-Leistung in Blender gute 45% Steigerung gegenüber 12900K
Von Robert Hallock kam später in Interviews die Information, daß die Blender-Demo unterhalb von 170W lief (aber oberhalb von 105W).

[ryan]

CB lag aber bisher immer ein gutes Stück unter dem Schnitt, was IPC-Zugewinne anbelangt. Das dürfte sich jetzt mit DDR5 + doppeltem L2 noch mal deutlicher bemerkbar machen.


Nicht in Anwendungen. Wenn man die Spiele ausklammert, liegt Cinebench im IPC Ranking von AMD im Mittelfeld bis weit vorne je nach Cinebench Version. Spiele sind ein Fall für sich, weil RAM performance stark mit reinspielt und etwaige Cache Größen auch, die in Anwendungen meist nicht entscheidend sind. Deswegen hat AMD im Zen 3 IPC uplift slide 50% Spiele mit reingenommen, damit sie auf höhere Steigerungen kommen.

[Linmoum]

Spiele sind genauso ein begründeter Gradmesser und relevant für IPC, wie Anwendungen. Der Sprung in Spielen war mit Zen3 (mehr als) doppelt so groß verglichen mit eben CB.

Das wird sich durch DDR5 und den doppelten L2 jetzt auch zusätzlich in Anwendungen stärker bemerkbar machen in Relation zu CB, als bisher.

[basix]

Spiele sind dadurch relevant, das sie das Speichersubstystem hinsichtlich Latenzen und zufälligen Speicher-Zugriffen ordentlich fordern. Auch das ist eine Performance-Metrik einer CPU.

[BlacKi]

wieso denkst du das ddr5 so massiv performance bringen wird? selbst ddr5 und doppelter L2 zusammen, werden weniger bringen als damals der verdoppelte L3. das waren damals avg games 22%, nur cache ohne takt.

https://www.techspot.com/article/2143-ryzen-5000-ipc-performance/

[basix]

DDR5 hat ein paar inherente Vorteile, da doppelt so viele Channels und noch ein paar andere Sachen. Das senkt automatisch die Latenzen und erhöht die Performance, auch wenn in [ns] das selbe ausgespuckt wird. Alderlake mit DDR5 hat oftmals noch schlechtere Speicherlatenzen als Zen 3 und performt trotzdem besser (obwohl kleinerer und langsamerer L3$). Und DDR5 läuft auf Alderlake sogar nur mit Gear 2 (DDR5 6400 --> 1600MHz Speichercontroller Clock).

- DDR5 erreicht mit deutlich schlechteren Latenzen die selbe Performance wie DDR4
- Das Zen 4 IOD soll bis DDR5 6000 einen 1:1 Ratio zulassen. Läuft also doppelt so schnell wie bei Intel

Wenn bei Zen 4 die Speicherlatenzen verglichen zu Zen 3 jetzt nicht steigen, wird bezüglich Gaming definitiv ein Gewinn rausspringen.

Edit:
Hier ein Test von Igor, wo das sehr schön ersichtlich ist:
https://www.igorslab.de/en/single-vs-dual-rank-ddr4-vs-ddr5-on-alder-lake/2/

- Sehr schneller DDR4 4000c15 (Gear 1)
- Mediocre DDR5 5600c36 (Gear 2!)
- DDR5 zeigt 13ns schlechtere Latenzen!
- DDR5 ist im Gaming immer noch schneller

DDR4 4000c15 ist wohl so das Maximum, was mit Zen 3 hinkriegen kann.
DDR5 6000c28 ist so High End mässig und dazu noch 1:1 Clock des Memory Controllers
--> Mhm, wenn ich das jetzt mit den Alderlake Daten mitenbeziehe, sehe ich da eindeuting einen Vorteil für Zen 4 ;)

[BlacKi]

wie kommst du darauf das der IOD 1:1 laufen wird? wenn das stimmt, wäre das ein massiver vorteil und ich lasse alle bedenken fallen.

[Nightspider]

Greymon nennt immernoch 18% IPC "laut mehrerer seiner Quellen"

Vielleicht 18% in Spielen.

Wenn AMD nicht nur die L2 Größe verdoppelt hat sondern auch L1 bis L3 beschleunigen und die Latenzen verringern konnte, könnten es in Spielen deutlich mehr als die gemutmaßten 4-8% bei Cincebenchc werden.

Ich werfe auch nochmal diese Folie in den Raum, wo ich aber selber nicht weiß, wie sich das im echten Chip auswirkt:

https://pics.computerbase.de/9/8/9/1/8-ad2e8b8eed11c133/1-1080.81d5aebc.png

[Gipsel]

Wenn AMD nicht nur die L2 Größe verdoppelt hat sondern auch L1 bis L3 beschleunigen und die Latenzen verringern konnte, könnten es in Spielen deutlich mehr als die gemutmaßten 4-8% bei Cincebenchc werden.Bei den gestiegenen Frequenzen gehen die LAtenzen sicher nicht runter. Erst recht nicht die L1-Latenz (ist ja bei Zen schon einen Takt weniger als bei intel).

[Nightspider]

Bin mir nicht sicher ob ich verstanden habe, wie du das meinst.

Geht L1 nicht automatisch runter, wenn die Kerne schneller takten?

Und L2? Läuft der synchron bzw. mit festem Teiler?

L3 läuft bestimmt eh langsamer.

Wenn TSMC aber höhere Frequenzen für N5 propagiert hat, müssten die Latenzen doch sinken?
Zumindest falls TSMC mit "speed" die Frequenz gemeint hat.

[Gipsel]

Bin mir nicht sicher ob ich verstanden habe, wie du das meinst.Die L1-Latenz (in Takten) wird mit Zen4 sicher nicht sinken (für die momentan effektiv meist 4 Takte wird schon stark getrickst [way prediction], intel steht bei 5 Takten). Beim L2 ist es angesichts der Verdopplung ebenfalls quasi ausgeschlossen. Und bei der L3 Latenz ist es zumindest sehr zweifelhaft. Alles angesichts der offenbar ~10% steigenden Frequenzen.

[bbott]

18% ips statt ipc, würde ich mal vermuten.

[basix]

wie kommst du darauf das der IOD 1:1 laufen wird? wenn das stimmt, wäre das ein massiver vorteil und ich lasse alle bedenken fallen.

Habe ich irgendwo gelesen. Wo? Weiss ich nicht mehr und kann es gerade nicht finden. Kann auch falsch sein.

[Der_Korken]

Ob der IMC mit 3000Mhz läuft oder nur 1500Mhz ist erstmal egal, solange wir nicht wissen wie viele Takte die Daten über das Fabric brauchen. Wenn die bei 3000Mhz nur die halbe Strecke pro Takt zurücklegen, habe ich außer mehr Transistoren und mehr Stromverbrauch nichts gewonnen. Da der IMC vermutlich auch stark überarbeitet wurde, würde ich da nicht unbedingt Rückschlüsse auf den Zen 2/3-IMC ziehen, vor allem da Zen 4 im Gegensatz zu Alder Lake nicht abwärtskompatibel zu DDR4 sein wird.

[basix]

Wir ziehen nur Rückschlüsse aus der Alderlake Spielperformance bei DDR4 vs. DDR5 und entsprechenden Latenzen und weniger, was der IMC kann ;)

Hinsichtlich Takt vs. Cycles hast du völlig recht. Ich habe ja die Hoffnung, dass bei Zen 4 die Speicherlatenz verglichen zu Zen 3 sinkt, egal wie das dann technisch daherkommt (1:1 Takt oder nicht). Inkl. DDR5 gäbe das bei Spielen schon einen schönen Boost.

[Ramius]

Die Speicherlatenz ist bei dem großen L3 so ziemlich egal. Da wird kein großer Performanceboost herkommen.

[vinacis_vivids]

Egal ist es nicht. Ryzen profitiert sehr wohl von Optimierung der RAM/IMC Sub-Timings.

[BlacKi]

so groß ist der L3 nicht, eigentlich gibt es keine vergrößerung. ddr5 wird was bringen, aber mehr als 4% ddr4 stock vs ddr5 stock erwarte ich nicht. in games wohl gemerkt bei ddr5 6000+- wenn die taktratre noch niedriger liegt, demensprechend niedriger.

ich sehe es auch nicht, das 6nm viel bei dem speichercontroller ändert.

Da der IMC vermutlich auch stark überarbeitet wurde, würde ich da nicht unbedingt Rückschlüsse auf den Zen 2/3-IMC ziehen, vor allem da Zen 4 im Gegensatz zu Alder Lake nicht abwärtskompatibel zu DDR4 sein wird.

das ist doch nicht derselbe controller.

[basix]

ich sehe es auch nicht, das 6nm viel bei dem speichercontroller ändert.

Taktraten sind schon ein Thema des Prozesses. LP12 gegenüner 14nm bei GloFo hat auch was gebracht.

Und es ist ja nicht nur der Speichercontroller relevant. Auch das Infinity Fabric Network, die neuen IFOP Links usw. spielen in die Speicherlatenz rein. Da sollte 6nm schon Vorteile bieten.

[BlacKi]

die amd apus in 7nm sind auch schnell am ende, imho noch schlechter als die bei skylake. selbst ohne die massiven probleme die das chiplet design mit sich bringt. ddr5 6000 in 1:1 sehe ich nicht kommen.

[basix]

APUs sind aber auch nicht spezifisch auf Memory OC ausgelegt worden, dort ist Energieeffizienz King. Das Zen 4 Desktop IOD hat hier anscheinend schon einen Fokus in Richtung Memory Speed. Und das verstehe ich sehr gut: Bei Desktop und DIY ist Gaming ein schwergewichtiges Kaufargument. Bist du dort der Leader, setzt du mehr CPUs ab. Und du bist dort besser auch ohne 3D V-Cache vorne.

Am besten ist der Memory Speed ja auch ohne Memory OC sehr gut. OC ist nur das Schmankerl oben drauf.

[BlacKi]

anscheinend

[basix]

Ja und? War zumindest eine der prominentesten Aussagen rund um Zen 4. Mehr wissen wir momentan nicht, das wird schon noch zu gegebener Zeit kommuniziert, was geht und was nicht.

[BavarianRealist]

@Aussagen von Greymon55:

Was sind "Präsentations-Folien" von Intel wert, in denen Intel seinen RaptorLake angeblich gegen Raphael vergleicht? Woher will Intel denn die Leistung von Zen4 kennen?

Und: warum redet Intel seit einiger Zeit nur noch von den Nachfolgern von RaptorLake? Das deutet mir nicht auf viel Vertrauen auf das eigene, kommende Produkt.

[Nightspider]

ich sehe es auch nicht, das 6nm viel bei dem speichercontroller ändert

Zumindest hat AMD sehr gutes OC Potential für den Speicher angekündigt.

Ob das nun vom N6 kommt und/oder vom Aufbau des IO Dies werden wir vielleicht nach dem Release erfahren.


Spätestens bei Zen3 hat AMD jedenfalls schon gesehen, wie viel IPC in Games man durch ein paar Cache Veränderungen erreichen kann.
Ob es da noch low hanging fruits gibt ist eine andere Frage.

[Thunder99]

Intel baut Luftschlösser und kann nicht liefern, zumindest nicht geplant. Gründe dazu gibt es verschiedene.
Die Chance von AMD nachhaltig Intel unter Druck zu halten und Marktanteile zu gewinnen

[BlacKi]

Zumindest hat AMD sehr gutes OC Potential für den Speicher angekündigt.


stimmt ja auch, "durch" 1:2 ist das OC potential grandios.

[aufkrawall]

Zumindest hat AMD sehr gutes OC Potential für den Speicher angekündigt.

Kann ja auch gar nicht anders sein, wenn schon die IF von Zen 2/3 1,9GHz mitmacht, also im Verhältnis 1:1 für einen effektiven RAM-Takt von 3,8GHz läuft. Es bräuchte also DDR5 7600, um überhaupt den IF-Takt der alten CPUs auszureizen. :freak: Folglich kann man einstellen, was der Speicher hergibt. Die Qual der Wahl ob DDR4 oder 5 hat man ja nicht, nur ggf. die Qual für den Geldbeutel.

[Der_Korken]

Wenn man nur für DDR5 optimieren muss, hat man eine kleinere Taktrange, wo die Performance gut sein muss. Ich schätze mal die meisten Gamer werden irgendwas im Bereich 5600-6000Mhz verbauen. 4800 ist eher low end, das ist egal und 7000 wäre Highend und das, was der IMC mit OC (d.h. etwas Spannungszugabe) schaffen sollte. Hätte man jetzt noch DDR4 drin und würde z.B. den IMC dann mit 1:1 statt 1:2 takten, dann würde man nach obigen Proportionen auf 2800-3000Mhz optimieren und mit OC 3500Mhz schaffen, also immer halbieren. Aber die Sweetspots und Limits liegen bei DDR4 und DDR5 nicht Faktor 2 auseinander (zumindest nicht mit der aktuellen DDR5-Gen). Optimiert man auf DDR5 und halbiert den Takt, ist er zu gering für DDR4. Optimiert auf DDR4 und verdoppelt den Takt, landet man zu hoch und der IMC langweilt sich bei den Mainstream-Taktraten.

[Nightspider]

Mit der Aussicht auf Zen4D werden einige Gamer vielleicht schon in Versuchung geraten den billigsten DDR5 zu kaufen.

[Zossel]

BTW: Hat jemand schon was bzgl. ECC-Support auf AM5 gehört?

[][immy]

BTW: Hat jemand schon was bzgl. ECC-Support auf AM5 gehört?

Muss man davon extra gehört haben? ECC gehört doch zur ddr5 Spezifikation. Dementsprechend muss man da nix extra erwähnen.

[Zossel]

[immy;13026706']Muss man davon extra gehört haben? ECC gehört doch zur ddr5 Spezifikation. Dementsprechend muss man da nix extra erwähnen.

Ich meine nicht das Pseudo-ECC.

[Piefkee]

Zen 4 IPC 8-10%
https://twitter.com/VideoCardz/status/1534992992087556111/photo/1

[Linmoum]

Wenn tatsächlich auch in MT-Szenarien der Takt enorm nach oben geht und gleichwohl die Effizienz dennoch drastisch steigt, dann bin ich echt beeindruckt.

>25% Perf/Watt auf Grundlage von ebenfalls CB:

https://cdn.videocardz.com/1/2022/06/AMD-ZEN4-improvement.png

[Thunder99]

Im Zen 5 Thread bestätigt VCache kommt oder wird gleich mit released. Damit wird Intel es extrem schwer haben in Games die Krone zu haben oder an AMD ran zu kommen :eek:
https://cdn.videocardz.com/1/2022/06/AMD-ZEN-ROADMAP.jpg

[HPVD]

von AMD heute beim Financial Analyst Day 2022 angekündigt für Zen4:
- add AI acceleration
- and AVX-512
- 8-10% IPC increase

https://www.servethehome.com/amd-technology-roadmap-from-amd-financial-analyst-day-2022/

das zusammen mit >5,5Ghz wird spannend :-)

[Sunrise]

Warum ist AMD eigentlich so geil?

[Linmoum]

Das wird bei der Effizienz echt hart für Intel und RTL. Und da ist noch nicht einmal V-Cache mit am Start. >5.5GHz könnten tatsächlich auf die 5.85GHz fmax hindeuten.

https://i.gyazo.com/f5976edb9a9bdfa07eee3f1b62c8da49.jpg

[ryan]

Die 8-10% umfassen bestimmt wieder die gaming IPC. Bei der IPC in Anwendungen erwarte ich einen Gewinn von +5%. Hätte ich echt nicht gedacht das sich nach 2 Jahren so wenig ändert. Ohne einen fullnode Vorsprung hätte AMD echt Probleme bekommen.

[MSABK]

Wenn AMD schon >5,5Ghz schreibt, dann könnte an den Gerüchten mit knapp 5,8Ghz was dran sein. Echt der Hammer.

[Linmoum]

Die 8-10% umfassen bestimmt wieder die gaming IPC. Bei der IPC in Anwendungen erwarte ich einen Gewinn von +5%.Nein, die IPC-Angabe basiert ausschließlich auf SPEC und CB/Geekbench. Gaming kannst du daher deutlich nach oben korrigieren.

[Der_Korken]

Zen 4 IPC 8-10%
https://twitter.com/VideoCardz/status/1534992992087556111/photo/1

Damit sind die 18% IPC-Gain (oder gar die 25% von früher) vom Tisch. Nicht dass ich was gegen mehr Performance habe, aber nachdem die hohen Taktraten veröffentlicht wurden, war das für mich einfach nicht mehr realisitsch.

>25% Effizienzgewinn klingt für mich eher ernüchternd in 5nm. Hoffen wir mal, dass es nur die hochgeprügelten Desktop-Modelle betrifft.

Die 8-10% umfassen bestimmt wieder die gaming IPC. Bei der IPC in Anwendungen erwarte ich einen Gewinn von +5%. Hätte ich echt nicht gedacht das sich nach 2 Jahren so wenig ändert. Ohne einen fullnode Vorsprung hätte AMD echt Probleme bekommen.

Das Backend wird wohl wie bei Zen 1 aus 4 ALUs bestehen. Da können Frontend und Caches so gut sein wie sie wollen, in Number Crunching hilft anscheinend nur ein breiteres Backend. Mich würde es aber nicht überraschen, wenn AMD bei Zen 5 das Backend glatt verdoppelt und dann wieder ein paar Gens verwendet das Drumrum zu verbessern. In Gerüchten wurde mal gesagt das Designziel von Zen 5 wäre 2,5- bis 3-fache IPC gegenüber Zen 1 und nichts bekommt bekanntlich nichts :D.

[Nightspider]

Zen4 Gen mit N5/N4 lässt mich hoffen das Phoenix in N4 kommt. =)

Spekulatius: Die Phoenix Kerne mit abgespecktem L3 könnten dann auch in Zen4c in N4 stecken.


8-10% IPC gain + 15% Takt werden wohl in 25% mehr fps in Games resultieren, da wird auch der 5800X3D locker geschlagen, bis auf Sonderfälle.

Dafür hat man dann im Windows und bei Anwendungen knapp 30% mehr Leistung als mit dem 5800X3D.

Im Zen 5 Thread bestätigt VCache kommt oder wird gleich mit released.

Ziemlich schwer zu deuten, was es für den Release der V-Cache Varianten heißt, wenn sie auf der horizontalen Zeitachse horizontal nach der Architektur liegen oder? :freak:

[mboeller]

Ziemlich schwer zu deuten, was es für den Release der V-Cache Varianten heißt, wenn sie auf der horizontalen Zeitachse horizontal nach der Architektur liegen oder? :freak:

... und beide mit grünem Haken, also fertig entwickelt

edit:
gerade auf anandtech gesehen. RDNA3 hat keinen grünen Haken, obwohl RDNA3 dieses Jahr kommt. Ergo ist ZEN4 mit V-Cache früher dran. Das ist zumindest meine Interpretation.

[Pirx]

logisch, daß sie gleich mit V-Cache-Option entwickelt haben, wann sie es bringen tja...

[Thunder99]

Wobei auch hier gelten könnte entweder hoher Takt oder VCache.

[HOT]

Ist mir gar nicht aufgefallen, aber ja, stimmt. Zen4 mit VCache hat einen Haken. Das bedeutet dann mMn ziemlich sicher, dass der direkt mit starten wird. Man wird einfach das Cache-Die weiterverwenden und Zen3 direkt aus der Produktion schmeißen. Die Haken werden bedeuten, dass AMD mit dem Produkt schlichtweg fertig ist und dass die Produkte bald Massenproduktionsfertig sind und sich in der Preproduction befinden. Das ist RDNA3 nicht, üblicherweise beginnt die Massenproduktion bei Prozessoren 2-3 Monate vor Release, bei Grafikchips ist das vielleicht 1 Monat. Die Vorproduktion von RDNA3 wird mMn wie bei NV erst im August starten.

[fondness]

8-10% IPC bei >10% mehr Takt sind auf jeden Fall mehr wie 15% Single-Thread-Leistung. Wie erwartet hat AMD also bewusst tief gestapelt. Realistisch sind dann wohl 20-25% mehr Single-Thread-Leistung ohne 3D-Cache. Spätestens mit Cache sollte damit auch klar die Gaming-Krone drinnen sein.

[Felixxz2]

Die > Zeichen lassen ja noch bisschen Raum für Speku. Was wäre denn bei fmax von 5.7Ghz der Taktvorteil gegenüber Zen 3? Doch schon eher so 15%, + die 10% IPC wären insgesamt irgendwas um die 25% Auf Zen 3.

Nicht so wahnsinnig berühmt, aber dürfte mit Vcache wohl gegen Intel reichen. MT sowieso. Hat Intel eig. Nen Konkurrenten zu Bergamo?

Edit: Zeitgleich den selben Post geschrieben wie fondness, fail :freak:

[dildo4u]

Toll 500€ Gameing Modelle, hoffentlich macht Intel mher druck das geht in die falsche Richtung.
Warum sollte ich ein 200€ Modell kaufen wenn das vermutlich niedriger Taktet und kein V Cache hat.

[fondness]

Die > Zeichen lassen ja noch bisschen Raum für Speku. Was wäre denn bei fmax von 5.7Ghz der Taktvorteil gegenüber Zen 3? Doch schon eher so 15%, + die 10% IPC wären insgesamt irgendwas um die 25% Auf Zen 3.

Nicht so wahnsinnig berühmt, aber dürfte mit Vcache wohl gegen Intel reichen. MT sowieso. Hat Intel eig. Nen Konkurrenten zu Bergamo?

Edit: Zeitgleich den selben Post geschrieben wie fondness, fail :freak:

Ein 5950X boostet auf ~5Ghz mit einem Core. 5,5Ghz wären also 10%, 5,75Ghz 15% mehr Takt.

[amdfanuwe]

“Phoenix Point” innovations include the AIE inference accelerator, image signal processor, advanced display for refresh and response, AMD chiplet architecture, and extreme power management.
https://ir.amd.com/news-events/press-releases/detail/1078/amd-details-strategy-to-drive-next-phase-of-growth-across
Phoenix Point mit Chiplets? Da bin ich jetzt schon auf die CES im Januar gespannt.

[Linmoum]

Ich bin generell überrascht, wie aggressiv AMD schon jetzt diesen Weg geht und die Strategie immer weiter auf quasi das gesamte Portfolio ausdehnt.

Das ist Gold wert, wenn man schon jahrelang Erfahrungen sammeln und ausgiebig forschen konnte, bevor die Konkurrenz (egal ob Intel oder NV) überhaupt vergleichbares am Start hat.

[BlacKi]

Wobei auch hier gelten könnte entweder hoher Takt oder VCache.naja, der größte punkt ist ja, das der vcore 1,35v limitiert ist, das ist ja auch der grund warum der x3d soviel effizienter ist. das muss ja bei den nächsten cache chiplets nicht genauso sein. vl kann man da wieder die gewohnten 1,45v bringen.

8-10% IPC bei >10% mehr Takt sind auf jeden Fall mehr wie 15% Single-Thread-Leistung.


8+10? greymon hatte recht, +18% ipc:biggrin:

[MSABK]

Ist mir gar nicht aufgefallen, aber ja, stimmt. Zen4 mit VCache hat einen Haken. Das bedeutet dann mMn ziemlich sicher, dass der direkt mit starten wird. Man wird einfach das Cache-Die weiterverwenden und Zen3 direkt aus der Produktion schmeißen. Die Haken werden bedeuten, dass AMD mit dem Produkt schlichtweg fertig ist und dass die Produkte bald Massenproduktionsfertig sind und sich in der Preproduction befinden. Das ist RDNA3 nicht, üblicherweise beginnt die Massenproduktion bei Prozessoren 2-3 Monate vor Release, bei Grafikchips ist das vielleicht 1 Monat. Die Vorproduktion von RDNA3 wird mMn wie bei NV erst im August starten.

Komisch, auf computerbase ist kein Haken bei Zen 4 3d.

https://www.computerbase.de/2022-06/desktop-cpu-roadmap-amd-threadripper-mit-zen-4-kommt-granite-ridge-ab-2024/

[Randschwimmer]

Auf der Roadmap für die Cores ist der Haken gesetzt, auf der Roadmap für den Desktop nicht.
Umkehrschluss: Zen 4 3d ist noch nicht fertig für den Desktop und kommt woanders früher?

[][immy]

naja, der größte punkt ist ja, das der vcore 1,35v limitiert ist, das ist ja auch der grund warum der x3d soviel effizienter ist. das muss ja bei den nächsten cache chiplets nicht genauso sein. vl kann man da wieder die gewohnten 1,45v bringen.




8+10? greymon hatte recht, +18% ipc:biggrin:
Nicht vergessen, der Core im 5800x3d war der gleiche wie bei 5800x. Nur der Cache kam zusätzlich drauf. D.h. die Rechenkerne sind aktuell schon in der Lage diese Leistung abzuliefern (bei den entsprechenden Taktraten) wenn nur die Daten vorhanden sind.
D.h. wenn AMD die Sprungvorhersage entsprechend gut hin bekommt und die Latenzen vom 2nd und 3rd Level Cache verbessern könnte, dürfte auch ohne andere Architekturverbesserungen und extra Cache bereits ein großer Sprung zum 5800x hingelegt werden können. Also genug potential ist in der aktuellen Zen3 Architektur auch so noch.
Taktsteigerungen erwarte ich eigentlich keine großartigen mehr. Irgendwo im 5 GHz Bereich scheint einfach ein Gewisse Grenze erreicht zu sein. Intel dümpelt da auch schon seit einigen Fertigungsschritten in dem Bereich rum. Seit dem geht es eigentlich nur um Effizienz.

[Neurosphere]

Die Frage ist halt wie groß der Vorteil von 3d-Cache noch ist wenn jetzt DDR 5 mit mehr Bandbreite da ist. Zen 4 und 4D dürften enger zusammen liegen als es bei den Zen 3 Derivaten der Fall ist.

[BavarianRealist]

8+10? greymon hatte recht, +18% ipc:biggrin:

Wieso?

AMD hat ja gestern ein Slide mit:
"ca. 8%" IPC-Increase in Desktop-Workloads
">5,5Ghz" Takt

Das würde gegenüber 5950X heißen

5,5Ghz/4,9Ghz*1,08=121,2 , also mindestens +21,2% ST-Increase, vermutlich eher >25%.

[][immy]

Die Frage ist halt wie groß der Vorteil von 3d-Cache noch ist wenn jetzt DDR 5 mit mehr Bandbreite da ist. Zen 4 und 4D dürften enger zusammen liegen als es bei den Zen 3 Derivaten der Fall ist.
Mit der Bandbreite hatten bisherigen Zen CPUs eigentlich nie wirklich Probleme. Es waren eher die Latenzen die durch den extra Cache abgefangen wurden. Und die werden mit DDR5 nicht grad besser, eher schlechter, so das ein großer Cache durchaus noch von Vorteil sein kann.

Wieso?

AMD hat ja gestern ein Slide mit:
"ca. 8%" IPC-Increase in Desktop-Workloads
">5,5Ghz" Takt

Das würde gegenüber 5950X heißen

5,5Ghz/4,9Ghz*1,08=121,2 , also mindestens +21,2% ST-Increase, vermutlich eher >25%.
Also das Ausschlaggebende dürfte das ">15% Single Thread Performance" sein. Das dürfte in etwa sein, was man erwarten kann. Da sind die IPC & Taktsteigerungen ja schon mit drin.

https://i.imgur.com/LCxVFax.jpg


Nur bei Multicore Erwarte ich da tatsächlich stärkere zuwächse.

[nordic_pegasus]

Die Frage ist halt wie groß der Vorteil von 3d-Cache noch ist wenn jetzt DDR 5 mit mehr Bandbreite da ist. Zen 4 und 4D dürften enger zusammen liegen als es bei den Zen 3 Derivaten der Fall ist.

ist nicht neben der reinen Bandbreite auch die Latenz sehr wichtig? Und genau dort ist bislang DDR5 eher mau.

Zen2/3 skaliert ohne 3D-Cache besonders gut mit scharfen Timings. Also DDR4-3200 CL14-14-14 ist in der Regel besser als DDR4-3600 mit CL16-18-18. Und genau diese Abhängigkeit von den Speicher-Latenzen eliminiert der 5800X3D fast vollständig. Darum ist es erstmal zu beweisen, dass DDR5 mit mittelprächtigen Latenzen wirklich solche Vorteile bietet. Leider wird man keinen direkten Vergleich mit DDR4 und DDR5 @Zen4 machen können.

[Neurosphere]

Ihr dürft dabei nicht vergessen das AMD auch am Speichercontroller am Werke war. DDR5 ist bereits auf einem guten Weg bald Latenzen zu bieten die durch den hohen Speichertakt der nun auch genutzt werden kann unter dem liegt was damals bei Ryzen 5000 genutzt werden konnte.

Wir reden hier nie von 0, aber halt vermutlich einem geringeren Mehrwert als bislang.

[robbitop]

Ich komme auf 25% mehr ST Leistung. 15% mehr Takt und 8-10% mehr IPC. Das ist nicht schlecht. Ob es jetzt aus dem Takt oder wie sonst üblich primär von der IPC kommt ist am Ende egal. Das ist ein gesunder Sprung.
Ich hätte aber gern ab Launch immer die VCache Varianten, damit man gleich auf's Ganze gehen kann. Ansonsten ist man mit der VCache Variante immer so kurz vor der neuen Gen - so wie jetzt. Da kann man sich gar nicht mehr so richtig freuen. ^^
Ich finde das ist Salamitaktik - ggf. um jedes Jahr was neues zu haben so wie bei Intel.

[][immy]

Ich komme auf 25% mehr ST Leistung. 15% mehr Takt und 8-10% mehr IPC. Das ist nicht schlecht. Ob es jetzt aus dem Takt oder wie sonst üblich primär von der IPC kommt ist am Ende egal. Das ist ein gesunder Sprung.
Ich hätte aber gern ab Launch immer die VCache Varianten, damit man gleich auf's Ganze gehen kann. Ansonsten ist man mit der VCache Variante immer so kurz vor der neuen Gen - so wie jetzt. Da kann man sich gar nicht mehr so richtig freuen. ^^
Ich finde das ist Salamitaktik - ggf. um jedes Jahr was neues zu haben so wie bei Intel.
Wie kommst du auf 25% mehr Single Thread Performance wenn AMD selbst nur 15% angibt?

Die 25%+ beziehen sich auf Multithreading.

Zu der Salamitaktik. Nun AMD braucht halt noch was in der Hinterhand wenn Intel mit etwas neuem kommt. Der Unterschied ist aber, das Intel gleich immer auch ein neues Board will. Bei Zen 4 3d sollte ein AM5 Board vollkommen reichen.

Außerdem ist der V-Cache noch nicht so richtig ausgereift. Z.B. hat man noch keine Modelle mit 16 Kernen und dem Cache. Hoffe das sie die Zeit nutzen und es auch für diese Modelle anbieten. Und die Taktraten waren ja auch deutlich beschränkter.

[Linmoum]

[immy;13027392']Wie kommst du auf 25% mehr Single Thread Performance wenn AMD selbst nur 15% angibt?Schrieb er doch, 8-10% IPC und 15% Takt.

Der Takt liegt oberhalb von 5.5GHz, der 5950X hat offiziell 4.9GHz. Da sind +15% Takt schon ziemlich sicher.

[Zossel]

Die Frage ist halt wie groß der Vorteil von 3d-Cache noch ist wenn jetzt DDR 5 mit mehr Bandbreite da ist. Zen 4 und 4D dürften enger zusammen liegen als es bei den Zen 3 Derivaten der Fall ist.

Der wesentliche Vorteil ist: Latenz!

[Gipsel]

[immy;13027392']Die 25%+ beziehen sich auf Multithreading.Die >+25% beziehen sich auf Performance/Watt im Multithreading. Die MT-Leistung steigt stärker. ;)

[r3ptil3]

Bin im nachhinein doch überrascht, dass AMD mit fast 6 Ghz anscheinend nicht mal die ST-Performance von Alder Lake erreicht.

Für bald 2 Jahr Pause zwischen dem Vorgänger, ist dies definitiv nicht das was manche erwartet haben.

Raptor Lake wird damit aber umso interessanter, zumindest bis die 3D-Cache Variante von Zen4 irgendwann 2023 kommt.

Mal schauen was das ganze dann tatsächlich im realen Einsatz bringt.

[Zossel]

Ihr dürft dabei nicht vergessen das AMD auch am Speichercontroller am Werke war. DDR5 ist bereits auf einem guten Weg bald Latenzen zu bieten die durch den hohen Speichertakt der nun auch genutzt werden kann unter dem liegt was damals bei Ryzen 5000 genutzt werden konnte.

An DRAM-Latenzen ändert sich schon seit Jahrzehnten nichts wesentliches.

[Gipsel]

Bin im nachhinein doch überrascht,Du bist schon vorher "im Nachhinein" überrascht? :freak:

[r3ptil3]

Du bist schon vorher "im Nachhinein" überrascht? :freak:

Nach dem dem Auftritt auf der Computex.

[Gipsel]

Nach dem dem Auftritt auf der Computex.Ich würde ja noch Benchmarks abwarten. :wink:

[Linmoum]

Also mit "fast 6GHz" wäre man bei >25% höherer ST-Performance ggü. einem 5950X. Was soll da nicht für ADL reichen?

[Blediator16]

Also mit "fast 6GHz" wäre man bei >25% höherer ST-Performance ggü. einem 5950X. Was soll da nicht für ADL reichen?

Weniger Watts. Jeder weiß, dass mehr Watts besser ist:freak:

[ChaosTM]

Also mit "fast 6GHz" wäre man bei >25% höherer ST-Performance ggü. einem 5950X. Was soll da nicht für ADL reichen?


Hoffentlich wird das nicht Intel-style mit Brute Force und 300 Watt erkauft beim 16-Ender. Das macht dann auch wieder wenig Sinn.

[Linmoum]

Wie willst du bei SC-Last denn auf so einen hohen Verbrauch kommen? :D

[amdfanuwe]

Ich finde das ist Salamitaktik - ggf. um jedes Jahr was neues zu haben so wie bei Intel.
Seh ich nicht so. AMD geht den sicheren Weg. Erst mal das Base Die und wenn das flutscht kommt der Cache hinzu.
War bei ZEN3 nicht noch ein B2 Stepping nötig für den 3D Cache?
Zudem muß auch die Produktion erst hochgefahren werden. Wenn dann genügend Chips vorhanden sind, kann man für 3D Cache entsprechend selektieren.

[Gipsel]

Hoffentlich wird das nicht Intel-style mit Brute Force und 300 Watt erkauft beim 16-Ender. Das macht dann auch wieder wenig Sinn.Wir wissen, daß der Sockel AM5 maximal 170W TDP (230W PPT) hergibt, also schon mal weniger als intels PL1. Dann haben wir Robert Hallocks Aussage, daß die Blender Demo (+46% Performance gegenüber einem 12900K) unterhalb der 170W TDP des Sockellimits lief. Und jetzt haben wir die Angabe, daß gegenüber einem 5950X >+35% in MT-CB23 mit >+25% Performance/Watt erreicht wird. Milchmädchen sagt uns, daß das z.B. heißen könnte, man hat +40% Performance bei ~10% höherer Leistungsaufnahme (wären so ~155W). Aber da gibt es erheblichen Spielraum.

[w0mbat]

Bin im nachhinein doch überrascht, dass AMD mit fast 6 Ghz anscheinend nicht mal die ST-Performance von Alder Lake erreicht.

Für bald 2 Jahr Pause zwischen dem Vorgänger, ist dies definitiv nicht das was manche erwartet haben.

Raptor Lake wird damit aber umso interessanter, zumindest bis die 3D-Cache Variante von Zen4 irgendwann 2023 kommt.

Mal schauen was das ganze dann tatsächlich im realen Einsatz bringt.
Ich glaube du verwechselst da gerade ganz, ganz viel.

Alder Lake ist im single thread ca. 15-20% schneller als Zen 3 (welcher ein ganzes Jahr älter ist als ADL). R15 sind es 6%, R20 20% und R23 22% (also IPC + Takt).

Wenn Zen 4 jetzt 8-10% mehr IPC liefert und dazu noch 10-15% mehr Takt, reicht das locker um Alder Lake im ST zu schlagen. Und im MT wird AMD absolut dominieren.

Raptor Lake ist ein ADL Aufguss, der zudem immer weiter verschoben wird. Wie das für dich interessanter sein kann, entzieht sich mir.

[r3ptil3]

Ich glaube du verwechselst da gerade ganz, ganz viel.

Alder Lake ist im single thread ca. 15-20% schneller als Zen 3 (welcher ein ganzes Jahr älter ist als ADL). R15 sind es 6%, R20 20% und R23 22% (also IPC + Takt).

Wenn Zen 4 jetzt 8-10% mehr IPC liefert und dazu noch 10-15% mehr Takt, reicht das locker um Alder Lake im ST zu schlagen. Und im MT wird AMD absolut dominieren.


Ich nehme jetzt mal CPU-Z als Vergleich: Wenn du von total 18%+ ausgehst in der ST-Performance, dann ist Zen4 weiterhin hinten und das auch mit 20% Leistungsplus. Ein 12900KS kommt auf etwa 820-830 Punkte, wenn ich mich nicht irre. Ein 5950X liegt bei etwa 670-680 Punkten.

Raptor Lake ist ein ADL Aufguss, der zudem immer weiter verschoben wird. Wie das für dich interessanter sein kann, entzieht sich mir.

Ja, bringt aber trotzdem ein paar Veränderungen mit und dazu noch bis zu 5.8Ghz Takt. Der Cache bildet aber vermutlich die grösste Änderung.

Verschoben, ja? Auf wann?

[robbitop]

Laut MLID war es iirc Q4 mit echten großen Mengen erst in Q1 2023. Da kommt dann schon der Zen 4 VCache in Reichweite ggf.

[][immy]

Schrieb er doch, 8-10% IPC und 15% Takt.

Der Takt liegt oberhalb von 5.5GHz, der 5950X hat offiziell 4.9GHz. Da sind +15% Takt schon ziemlich sicher.
Ähm ... entweder ich hab grad nen Knoten im Hirn oder hier werden noch andere Daten aus anderen Quellen heran gezogen.
AMD schreibt eindeutig, die Single-Thread Leistung (d.h. inkl. IPC- + Takt-Verbesserung) steigt um >15% da kann ich doch nicht den Takt nachher noch mal mit drauf rechnen. Ich schließe aus der Folie nicht, das AMD das hier Taktgleich ausrechnet. Das sind Marketing Folien, da will man schon möglichst gut dar stehen.

Die >+25% beziehen sich auf Performance/Watt im Multithreading. Die MT-Leistung steigt stärker. ;)
Stimmt, da habe ich die Zahlen vertauscht. MT sind >+35% laut AMD.

[robbitop]

Knoten im Hirn würde ich sagen.
8-10% mehr IPC sagt AMD.
5,8 GHz / 5 GHz = 15%

Multipliziert man beides kommt 25% heraus. Robert Hallock hat auch schon in mehreren Interviews gesagt, dass die 15% sandbagging waren.

[Gipsel]

[immy;13027469']Ähm ... entweder ich hab grad nen Knoten im Hirn oder hier werden noch andere Daten aus anderen Quellen heran gezogen.
AMD schreibt eindeutig, die Single-Thread Leistung (d.h. inkl. IPC- + Takt-Verbesserung) steigt um >15% da kann ich doch nicht den Takt nachher noch mal mit drauf rechnen.AMD schreibt auch, IPC steige um 8-10% und der maximale Boosttakt steigt auf >5,5GHz (also >+10% oder laut Spec >+12%).
Da landet man also rechnerisch bei >+20%. ;)
Einige von AMDs Schätzungen sind offenbar recht konservativ.

[Linmoum]

[immy;13027469']Ähm ... entweder ich hab grad nen Knoten im Hirn oder hier werden noch andere Daten aus anderen Quellen heran gezogen.
AMD schreibt eindeutig, die Single-Thread Leistung (d.h. inkl. IPC- + Takt-Verbesserung) steigt um >15% da kann ich doch nicht den Takt nachher noch mal mit drauf rechnen. Ich schließe aus der Folie nicht, das AMD das hier Taktgleich ausrechnet. Das sind Marketing Folien, da will man schon möglichst gut dar stehen.Nur kommen bei 8-10% IPC und finalen ~15% Takt schlecht nur 15% ST-Performance rum.

Zum anderen basiert die Angabe einzig auf CB und wurde auf Grundlage eines pre-production Samples mit nicht finalen Taktraten gemacht. Und bewusst betont, dass die Angabe konservativ ist. Was ja logisch ist, wenn man schon alleine weiß, dass der Takt noch ein paar 100MHz höher liegen wird.

Auf der Computex waren wir noch bei >5GHz, gestern schon bei >5.5GHz. ;)

[huey]

Ich glaube du verwechselst da gerade ganz, ganz viel.

Alder Lake ist im single thread ca. 15-20% schneller als Zen 3 (welcher ein ganzes Jahr älter ist als ADL). R15 sind es 6%, R20 20% und R23 22% (also IPC + Takt).

Wenn Zen 4 jetzt 8-10% mehr IPC liefert und dazu noch 10-15% mehr Takt, reicht das locker um Alder Lake im ST zu schlagen. Und im MT wird AMD absolut dominieren.

Raptor Lake ist ein ADL Aufguss, der zudem immer weiter verschoben wird. Wie das für dich interessanter sein kann, entzieht sich mir.

Naja irgendeinen Grund wird es haben das Nvidia zurück zu Intel ist (DGX H100). Es könnte sein das Intel sich bei etwa gleicher oder minimal schlechterer Leistung einfach "reingekauft" hat oder aber wirklich schneller ist als AMD mit ZEN 4. Ich bin gespannt, aber die Entscheidung zeigt zumindest das es in dem Anwendungsszenario scheinbar keinen deutlichen Vorsprung von ZEN 4 geben wird.

[Thunder99]

Naja irgendeinen Grund wird es haben das Nvidia zurück zu Intel ist (DGX H100). Es könnte sein das Intel sich bei etwa gleicher oder minimal schlechterer Leistung einfach "reingekauft" hat oder aber wirklich schneller ist als AMD mit ZEN 4. Ich bin gespannt, aber die Entscheidung zeigt zumindest das es in dem Anwendungsszenario scheinbar keinen deutlichen Vorsprung von ZEN 4 geben wird.

Zeitpunkt? Es ist nicht immer die Leistung ausschlaggebend wer den Zuschlag bekommt.

[dildo4u]

Sapphire Rapids wird deutlich höhere Takten als die Epyc Server um die geringeren Core Count zu kompensieren.Möglich das Cuda Workloads darauf besser reagieren.

[Lehdro]

Naja irgendeinen Grund wird es haben das Nvidia zurück zu Intel ist (DGX H100). Es könnte sein das Intel sich bei etwa gleicher oder minimal schlechterer Leistung einfach "reingekauft" hat oder aber wirklich schneller ist als AMD mit ZEN 4. Ich bin gespannt, aber die Entscheidung zeigt zumindest das es in dem Anwendungsszenario scheinbar keinen deutlichen Vorsprung von ZEN 4 geben wird.
Schau doch einfach mal welche Cores bei dem Intel Design verbaut werden und vergleiche das zu den 2 Jahre alten Zen 3 Cores.

Es ist SPR, mit GC Cores. Also "einfach nur" ADL mit mehr Kernen, aber dafür potentiell mit HBM2e. Wir wissen quasi schon was das Ding rohleistungstechnisch kann, nur bekommt es halt noch einen Bandbreitenboost dazu.

Mein Tipp: AMD kann/will NV nicht vor anderen OEMs mit Zen 4 Epyc bevorzugen und Intel macht sowieso das bessere Angebot. Die Performance wird eher egal gewesen sein. Zudem kann man AMD die lange Nase zeigen, gerade für Lederjacke kann das der ausschlaggebende Faktor gewesen sein.

[nordic_pegasus]

Seh ich nicht so. AMD geht den sicheren Weg. Erst mal das Base Die und wenn das flutscht kommt der Cache hinzu.
War bei ZEN3 nicht noch ein B2 Stepping nötig für den 3D Cache?
Zudem muß auch die Produktion erst hochgefahren werden. Wenn dann genügend Chips vorhanden sind, kann man für 3D Cache entsprechend selektieren.

wurde hier nicht neulich geschrieben, dass das Problem sei, dass 3D-Stacking noch nicht für 5nm validiert ist bei TSMC? Vielleicht kann AMD derzeit einfach kein Zen4 mit 3D-Cache liefern.

[Gipsel]

Sapphire Rapids wird deutlich höhere Takten als die Epyc Server um die geringeren Core Count zu kompensieren.Möglich das Cuda Workloads darauf besser reagieren.Zen4-Epycs werden nicht nur aus den 96C-Modellen bestehen. ;)
Und das bekannte 52C-Sapphire-Rapids ES lief bei 2,0GHz Baseclock und 350W TDP (und die genannten Performancezahlen deuten auf irgendwas wie <3GHz Boostclock). Mal zum Vergleich, 32C-Zen3 Epycs gibt es mit bis zu 2,95GHz Baseclock und 4,0 GHz Boost, 64C-Modelle haben einen Basetakt von bis zu 2,45GHz und Boosttakt bis 3,675Ghz, Alles bei 280W. Und Zen4 kommt in 5nm statt 7nm und wir wissen schon, wie sich das im Desktop auf die Taktfähigkeit (und Performance/Watt bei 4-5GHz) auswirkt.
Also Deine Vermutung erscheint im Moment noch etwas fraglich.

[dildo4u]

Warum sollte AMD beim Takt mitgehen und so Effiziens opfern?Intel hat keine andere Option, kann die neue Plattform nicht 600Watt liefern?

[Gipsel]

Warum sollte AMD beim Takt mitgehen und so Effiziens opfern?Intel hat keine andere Option, kann die neue Plattform nicht 600Watt liefern?Erstmal muß Sapphire Rapids die Takte von Epyc erreichen. ;)
Und AMD bietet auch jetzt schon Versionen mit vielen Kernen oder auch welche auf höheren Takt getrimmte (z.B. den 72F3 [8Kerne mit bis zu 4,1GHz] oder auch den 7373X [16 Kerne und 768MB L3, also nur 2 Kerne pro CCD aktiv bei bis zu 3,8GHz]) an. Dazu kommen verschiedenen Verbrauchsbrackets (z.T. konfigurierbar). Das schließt sich also nicht aus.
Im Moment sind die Zen-Kerne den aus Alderlake bekannten GoldenCoves im Bereich von <3W pro Kern oder so (+Uncore; das ist der Bereich, wo die bei Allcore-Last dann am Ende so landen, wenn man den Verbrauch nicht eskalieren lassen will) deutlich überlegen.

[Nightspider]

Warum sollte AMD beim Takt mitgehen und so Effiziens opfern?Intel hat keine andere Option, kann die neue Plattform nicht 600Watt liefern?

Was redest du für Unsinn?

Der Sweetspot verschiebt sich mit dem besseren Prozess nach rechts, die Taktraten bei gleichem Verbrauch steigen automatisch.

Selbst wenn AMD 50% mehr Kerne verbaut, steigt die Effizienz dank N5 massiv und man wird höhere Base und Boosttaktraten anbieten können.

[Birdman]

Was redest du für Unsinn?

Der Sweetspot verschiebt sich mit dem besseren Prozess nach rechts, die Taktraten bei gleichem Verbrauch steigen automatisch.

Selbst wenn AMD 50% mehr Kerne verbaut, steigt die Effizienz dank N5 massiv und man wird höhere Base und Boosttaktraten anbieten können.

Wenn man sich die Server CPUs der letzten 10+ Jahre anschaut, dann ist dies nicht der Fall - denn die Base Frequenzen sind gar nicht und die Boost nur leicht gestiegen.
Die Prozessvorteile werden mehr oder weniger komplett in IPC Steigerungen, mehr Cores und Uncore Zeugs (die immer breiter und schneller werdenden Memory Interfaces fressen einen guten Teil des Powerbudgets auf) gesteckt.

Wäre ja schön wenn wir mal wirkliche Taktsteigerungen im Serverbereich sehen würden, ich glaube aber einfach nicht dran.
Noch findet man in diesem Bereich zu viele Leute die einfach nur "moar cores" wollen/kaufen, komplett unabänging von den Anforderungen.
Also bedient man diese Fische zu lange und so gut es geht, denn die bringen viel Geld.

[Gott1337]

Warum sollte AMD beim Takt mitgehen und so Effiziens opfern?Intel hat keine andere Option, kann die neue Plattform nicht 600Watt liefern?
Aber das machen sie doch Offiziell, daher wurde doch die TDP auf 170 Watt angehoben.
Ergo müssen sie 60% schneller werden damit die Perf/Watt nicht sinkt. (Immer davon ausgehend, das die TDP voll ausgereizt wird, war aber immer der Fall)

[BlacKi]

Aber das machen sie doch Offiziell, daher wurde doch die TDP auf 170 Watt angehoben.
Ergo müssen sie 60% schneller werden damit die Perf/Watt nicht sinkt. (Immer davon ausgehend, das die TDP voll ausgereizt wird, war aber immer der Fall)das ist noch alles neuland, den am4 usern musst du noch etwas mehr umgewöhnungszeit geben, bis sie sich an den kommenden sockel gewöhnt haben:biggrin:

[Linmoum]

Wenn man sich die Server CPUs der letzten 10+ Jahre anschaut, dann ist dies nicht der Fall - denn die Base Frequenzen sind gar nicht und die Boost nur leicht gestiegen.Dann solltest du dir noch mal Naples (14nm) und Rome (N7) anschauen.

Bei gleicher TDP ist der Base Clock deutlich gestiegen. Beim 32C/64T-Modell (180W) von 2.2GHz auf 2.5GHz, beim 24C/48T Modell (ebenfalls 180W) sogar von 2.3GHz auf 2.8GHz.

Beim Boost gab es ebenfalls ein sattes Plus von 3.2GHz auf bis zu 3.9GHz. Ausnahme ist der 7371 Naples, der 3.8GHz hatte. Der kam aber auch nicht wie alle anderen Naples schon 2017, sondern erst 2019 im selben Jahr wie dann bereits Rome.

Ich gehe fest davon aus, dass Base und Boost jetzt wieder deutlich nach oben gehen werden für EPYC.

[Tobalt]

Gibt es denn klassische Server Apps die am Takt hängen? Weniger Takt mit mehr Einheiten ist doch immer der bessere Weg für mehr OPS/W.

Bei Game Servers profitieren vielleicht eher von Takt als von mehr OPS

[Zossel]

wurde hier nicht neulich geschrieben, dass das Problem sei, dass 3D-Stacking noch nicht für 5nm validiert ist bei TSMC? Vielleicht kann AMD derzeit einfach kein Zen4 mit 3D-Cache liefern.

Hier schreiben Mitarbeiter von AMD oder von TSMC?

[Birdman]

Gibt es denn klassische Server Apps die am Takt hängen? Weniger Takt mit mehr Einheiten ist doch immer der bessere Weg für mehr OPS/W.
Klar, sehr viele sogar.
Webserver, Datenbankserver, Virtualisierung, etc. profitiert alles sehr stark von mehr Takt.
Man kann mit mehr Cores zwar mehr Workloads parallell laufen lassen, nützt Dir aber halt nichts wenn deine eine Datenbankabfrage immer noch genau gleich lange dauert und die Lade/Responsezeiten der Website nicht besser werden.

Und dann kommt noch die ganze Lizenzierung dazu. Mittlerweile is ja quasi jede kommerzielle Software dazu übergegangen, nach Core und nicht mehr CPU/Socket abzurechnen.
Da hat mit man mehr Cores zwar höhere OPS/W, aber halt auch höhere $/W - vor allem weil so Systeme ja dann doch häufiger mal mit nur geringer Last laufen.

[bbott]

Aber das machen sie doch Offiziell, daher wurde doch die TDP auf 170 Watt angehoben.
Ergo müssen sie 60% schneller werden damit die Perf/Watt nicht sinkt. (Immer davon ausgehend, das die TDP voll ausgereizt wird, war aber immer der Fall)
Die 170 PPT wird bei Zen 4 wahrscheinlich noch nicht gebraucht, erst mit Zen4 3D und Zen 5 (3D/24 Kerner) werden wir wohl bei PPT 170 W landen.

[AffenJack]

wurde hier nicht neulich geschrieben, dass das Problem sei, dass 3D-Stacking noch nicht für 5nm validiert ist bei TSMC? Vielleicht kann AMD derzeit einfach kein Zen4 mit 3D-Cache liefern.

Jup, der Prozess soll erst in Q3 22 irgendwann validiert sein. Dementsprechend könnte man allerfrühestens in Q4 V-Cache CPUs bringen. Macht einfach kein Sinn Zen4 evtl. zu verschieben, nur weil man V-Cache noch nicht bringen kann. Da lieber schon so launchen.

[vinacis_vivids]

Klar, sehr viele sogar.
Webserver, Datenbankserver, Virtualisierung, etc. profitiert alles sehr stark von mehr Takt.
Man kann mit mehr Cores zwar mehr Workloads parallell laufen lassen, nützt Dir aber halt nichts wenn deine eine Datenbankabfrage immer noch genau gleich lange dauert und die Lade/Responsezeiten der Website nicht besser werden.

Und dann kommt noch die ganze Lizenzierung dazu. Mittlerweile is ja quasi jede kommerzielle Software dazu übergegangen, nach Core und nicht mehr CPU/Socket abzurechnen.
Da hat mit man mehr Cores zwar höhere OPS/W, aber halt auch höhere $/W - vor allem weil so Systeme ja dann doch häufiger mal mit nur geringer Last laufen.

Linux und Open-Source sagt dir schon etwas, oder?

[amdfanuwe]

Lieber erstmal ZEN4 ausgiebig testen (lassen) bevor man da Cache draufschnallt.

[BlacKi]

Die 230 PPT wird bei Zen 4 wahrscheinlich noch nicht gebraucht, erst mit Zen4 3D und Zen 5 (3D/24 Kerner) werden wir wohl bei PPT 230 W landen.habs mal korrigiert.


wenn amd die beste performance liefern können kann, warum absichtlich beschneiden? nicht bei den unteren modellen, klar, es wird auch 65w cpus geben, aber beim topprodukt? bezweifle ich.

[bbott]

habs mal korrigiert.


wenn amd die beste performance liefern können kann, warum absichtlich beschneiden? nicht bei den unteren modellen, klar, es wird auch 65w cpus geben, aber beim topprodukt? bezweifle ich.
AMD hat schon gesagt, das Zen 4 - 16 Kerner unter 170W lief. Ergo ist mMn von TDP 125 W und PPT 170W auszugehen.
Zen war schon immer nach oben schnell ineffizent.

[Pirx]

Intel ist ineffizient, Zen taktet(e) erst gar nicht so hoch

[HOT]

Jup, der Prozess soll erst in Q3 22 irgendwann validiert sein. Dementsprechend könnte man allerfrühestens in Q4 V-Cache CPUs bringen. Macht einfach kein Sinn Zen4 evtl. zu verschieben, nur weil man V-Cache noch nicht bringen kann. Da lieber schon so launchen.
Halte ich für Quatsch. AMD bezeichnet beide Modelle als fertig auf seiner Folie und wenn die Dinger im September kaufbar sein sollen, müssen die jetzt in der Präproduktionsphase sein. Die Validierung ist schon längst fertig, hier gehts nur noch um Optimierungen in der Massenfertigung. Ende Juli dürfte dann die Massenproduktion starten. Der 3D wird da mMn gleich mit finalisiert, da muss nicht viel gesondertes passieren. Man wird einfach das bisherige 7nm-Die weiterverwenden, das bereits vorhanden ist. Die TSVs werden analog gesetzt sein bei Zen4, alles andere wär Quatsch...

[Linmoum]

Da ist nichts mit weiterverwenden, es geht nur N5 auf N5 oder N7 auf N7. Mischen wird sicherlich irgendwann möglich sein, das ist aber noch Zukunftsmusik.

AffenJack hat schon recht was den Zeitpunkt anbelangt. N5 auf N5 ist ein Quartal früher dran als N7 auf N7, also vielleicht dann Q1 2023. Q4 2022 ist ggf. auch möglich, wenn AMD unbedingt will.

[HOT]

Glaub ich nicht. Das wird problemlos gehen.

[Linmoum]

Dann verschweigt TSMC das also bewusst der Öffentlichkeit? Nunja, wäre jetzt nicht meine Interpretation. Aber gut, jeder wie er mag.

[BlacKi]

AMD hat schon gesagt, das Zen 4 - 16 Kerner unter 170W lief. Ergo ist mMn von TDP 125 W und PPT 170W auszugehen.
Zen war schon immer nach oben schnell ineffizent.du konntest schon den 5950x mit 230w und mehr betreiben. und selbst dort konnte er nicht frei boosten. ja, 5nm ist effizienter als 7nm, aber er boostet auch deutlich höher. wenn amd es will, dann kann man den kommenden zen4 16 kerner mit 230w betreiben. innerhalb der specs.

d.h. der einzigste punkt der hier für eine deutliche unterschreitung der max tdp ist eben, das amd nicht auf max leistung gehen will, um eine effiziente cpus abzuliefern. das 5900x und 5950x relativ sparsam und effizient sind, liegt aber nicht daran, das man nicht wollte, sondern weil man es wegen des sockels nicht konnte.

amd würde hier geld verschenken, wenn sie statt 170w auf 125w gehen.

es würde mich stark wundern, wenn man den 16 kerner weit unter 170w tdp ansiedelt. die 65w modelle von amd, also das worauf du abziehlst, kamen bei zen3 sehr sehr spät.

[robbitop]

Ich denke auch, dass der hohe Takt nicht primär vom 5nm Prozess kommt. Ich würde annehmen, dass die Implementierung auf Transistorebene nochmal deutlich besser auf hohe Taktraten optimiert wurde.

[w0mbat]

Wenn wir schon deutlich über 5,5GHz all-core sehen, werden single-core mit OC wahrscheinlich die 6GHz drin sein.

[BlacKi]

Wenn wir schon deutlich über 5,5GHz all-core sehen, werden single-core mit OC wahrscheinlich die 6GHz drin sein.du hast doch in der game demo doch gesehen das die 5,5ghz ein wackeltakt sind. das spiel hat kaum last auf der cpu, und selbst dort liegt er nicht dauerhaft an.

[robbitop]

Ich wäre auch nicht zu optimistisch. Andererseits war das Vorserien Silizium und Gerüchte zu 5,7-5,8 GHz gibt es auch zu Haufe. Allerdings sind AMDs single turbo Taktraten idR auch „balls to the wall“. Da ist dann keine OC Reserve mehr drin.

[Lehdro]

Allerdings sind AMDs single turbo Taktraten idR auch „balls to the wall“. Da ist dann keine OC Reserve mehr drin.
Seit Zen 3 eben nicht mehr. Bei den meisten CPUs sind da locker +100-200 MHz drin (siehe max CPU Frequency, die immer bei +150 MHz zum offiziellen Boost liegt), was eben zu jetzt schon zu >5 GHz beim 5950X führt, obwohl da nur 4.9 draufsteht. AMD hat aus dem Taktratenshitstorm bei Zen 2 gelernt und geht das mit einer größeren Sicherheitsmarge an.

[Zossel]

Allerdings sind AMDs single turbo Taktraten idR auch „balls to the wall“. Da ist dann keine OC Reserve mehr drin.

OOTB möglichst viel Rumms, was will man mehr?

[robbitop]

Seit Zen 3 eben nicht mehr. Bei den meisten CPUs sind da locker +100-200 MHz drin (siehe max CPU Frequency, die immer bei +150 MHz zum offiziellen Boost liegt), was eben zu jetzt schon zu >5 GHz beim 5950X führt, obwohl da nur 4.9 draufsteht. AMD hat aus dem Taktratenshitstorm bei Zen 2 gelernt und geht das mit einer größeren Sicherheitsmarge an.

Also laut CB sind ootb beim 5950x im Cinebench 5 GHz beim schneste anliegend. In Spielen an die 4,8. Da geht beim OC praktisch nichts mehr. Außerdem selbst wenn: 100-200 MHz sind bezogen auf 5GHz lachhaft. Das sind 2-4%. Das ist messbar aber nicht spürbar.


https://www.computerbase.de/2020-11/amd-ryzen-5000-test/3/#abschnitt_taktzuwachs_im_testparcours

[Lehdro]

Also laut CB sind ootb beim 5950x im Cinebench 5 GHz beim schneste anliegend. In Spielen an die 4,8. Da geht beim OC praktisch nichts mehr. Außerdem selbst wenn: 100-200 MHz sind bezogen auf 5GHz lachhaft. Das sind 2-4%. Das ist messbar aber nicht spürbar.


https://www.computerbase.de/2020-11/amd-ryzen-5000-test/3/#abschnitt_taktzuwachs_im_testparcours
Aber es IST mehr als auf der Box steht. Von daher kann AMD bei Zen 4 problemlos auf >5.5 GHz gehen, wenn wir jetzt schon Leaks von 5.7-5.8 GHz sehen. Dann schreibt man halt 5.5 drauf, drin sind aber >5.6 GHz. Das sind dann dieselben Steigerungen von Zen 3 auf Zen 4, da bei beiden die Sicherheitsmarge vorhanden ist. Das senkt also nicht den Performancezuwachs durch Taktratensteigerungen, sondern behält ihn bei. Beide CPUs könnten demnach um dieselbe Taktrate overperformen: Also nicht 4.9 vs. 5.5 GHz oder 5.05 vs. 5.5 GHz, sondern 5.05 vs. 5.7 GHz, auf der Box steht aber 4.9 vs. 5.5 GHz.

[robbitop]

Was nichts an meiner Aussage ändert: 6 GHz mit OC sind unwahrscheinlich weil AMD die CPUs mit wenig/praktisch keiner OC Reserve versieht.

[bbott]

15. Sep?
https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/58928-ryzen-7000-prozessoren-und-am5-mainboards-ab-15-september-erhaeltlich.html

[BlacKi]

wie kommt man auf erhältlich? vermutlich vorstellung der boards. und dann kann man die boards kaufen. wann kommen die cpus?

[Linmoum]

Und warum sollte man die Boards ein zweites Mal vorstellen? :freak:

[BlacKi]

dachte das wären alles leaks weil so unpräzise vorgestellt.

dann sagt man also im september das im oktober cpus kommen. alles klar.

[Linmoum]

X670(E) wurde im Rahmen der Computex doch schon (je nach Hersteller mehr oder weniger ausführlich) vorgestellt. Von MSI gab's die konkreten Specs der Boards, auch ASRock hat schon Produktseiten. Vorstellen an sich braucht man nichts mehr, das ist bei den High-End Boards schon durch. Preise/Verfügbarkeit kommen irgendwann noch.

Aber warum findet der Launch nicht womöglich einfach am 15.09. statt? Oder wie kommst du jetzt auf Oktober?

[BlacKi]

launch sep. start okt. normal oder? ich mein, die x370 boards waren auch vor den cpus verfügbar und zukaufen. ich erzähl hier ja nichts neues.

[BlacKi]

was sind denn das für cpus rechts im bild?
https://cdn.videocardz.com/1/2022/06/AMD-Ryzen-7000-September-15th.jpg

[w0mbat]

In einem weiteren shot stehen auch Ryzen 5k auf dem Tisch, ich denke mal die Verpackung passt. Also kein Zen 4 mMn.

[HOT]

https://www.techpowerup.com/295983/amd-ryzen-7000-zen-4-launch-date-and-lineup-revealed-spectacular-am4-rumor-surfaces

Nanu? Ein Zen4 für AM4 mit dem bisherigen IOD wird spekuliert? Ich könnt mir vorstellen, dass man Zen3 X3D auf Zen4 X3D wechselt, denn bei diesen dürfte die Plattform kaum auswirkungen auf dessen Leistungsfähigkeit haben.

[BlacKi]

doch, klar. anwendungen die mit bandbreite skalieren dürften auf der alten plattform verlieren. ausserdem dort, wo man das neue tdp limit nicht ausfahren können wird. naja, falls ein 16kerner zen 4 auf am überhaupt geplant sein wird.


davon abgesehen, bringt die neue plattform erstmal mehr nachteile als vorteile mit.


ausserdem, kämen die zen4x3d wohl etwas spät, und würden vom erfolg der neuen plattform ablenken. das ist marketing technisch ein knieschuss.

[HOT]

Halte ich für Quatsch, das wäre ein Marketingstunt par excellance, da man damit klare Kundenbindung betreibt und gleichzeitig ein gutes Image bei den Konkurrenznutzern aufbaut. Gleichzeitig ist das Lineup für die neue Plattform nicht in Gefahr, wenn es beim X3D bleibt. Und die Leistung ist fast wie auf AM5, da der Cache alles abfedert, schau dir die Skalierungsbenchmarks an, die sind alle im niedrigen 1-stelligen Bereich.


Außerdem kommt der X3D nicht spät, spätestens zu CES.

[BlacKi]

der fokus liegt auf neukunden. man wird sicher nicht am4 weiter pushen. der 5800x3d kam ja nicht für den support von am4, sondern als alderlake konter.

[Neurosphere]

Ich glaube auch nicht das ein X3D Zen 4 für AM4 kommt. Das wird dahin gehen das man vermutlich kleinere Versionen von Raphael bringt mit einem halben Jahr verzögerung um Leute abzuholen die nicht in eine neue Plattform investieren wollen. Für die sind die X3D wohl eh zu teuer.

Alle anderen die eh ein komplettes Neusystem wollen investieren auch, sieht man ja auch an Z690 wo DDR5 trotz der Preise nicht so viele Abgeschreckt hat wie vermutet. Vorteil dürfte auch hier sein das man vor Intels RPL auf dem Markt ist so wies aussieht.

[HOT]

der fokus liegt auf neukunden. man wird sicher nicht am4 weiter pushen. der 5800x3d kam ja nicht für den support von am4, sondern als alderlake konter.
Das ist doch kein Puschen. Das ist ja nur eine Ideal-CPU für AM4-Gamer.
Ich mein, wir werden es ja sehen ;). Der X3D eigent sich einfach nur am besten dafür, weil er kaum Nachteile aus der Plattform zieht. Ein 7700X oder sowas wird sicherlich einiges durch den langsameren Speicher + IOD verlieren. Ein Kaufgrund für AM5 besteht also so oder so. Wenn man jetzt die X3D exkludiert ändert das kaum was an den AM5-Verkäufen.
Außerdem könnte man ja auch einen 7900X3D dann exklusiv für AM5 anbieten und nur einen 7800X3D für AM4. Da sind viele Optionen möglich, die durchaus sinnvoll sind.

[davidzo]

Dass AMD im Retail seine DDR4 Plattform weiter führen muss ist klar. Der Entrylevel ist ein riesiger Teil des Marktes und Intel hat hier mit den kleineren Alderlakes ein sehr starkes Lineup. Die CPU Verkäufe sind aber gerade bei beiden Anbietern dramatisch eingebrochen, entsprechend wird demnächst ein Preiskampf losgehen.
AMD hat dort mit den kürzlich gelaunchten Zen3 Nachzüglern trotzdem schlechte Karten. In den Augen der Entrykunden sind das 2 Jahre alte CPUs, während Intel Gen12 kaum ein Jahr jung ist.

Aber was hält AMD davon ab die Zen3 CPUs einfach umzulabeln? Man nennt die einfach Ryzen 7330, 7430 und 7530 und die kommen alle mit Zen3 und AM4. Andere Taktraten + ggf. ein paar neue sofwtarefeatures, fertig ist die Laube. Die normalen 7600x, 7700 und 7800x kommen dann alle mit Zen4 + AM5. So macht man das im Mobile ja seit langem mit Cezanne+ Lucienne (=renoir) Rembrandt + barcelo (Cezanne).
Es könnte sein das AMD genau das plant und die retailer das einfach nur in den falschen Hals bekommen haben. Sales-Leute sind nicht die hellsten und meist leichtgläubig (die glauben ja irgendwann ihre eigenen zusammengedichteten Pitches). Die gehen einfach von Zen4 aus wenn da Ryzen 7000 draufsteht, auch wenn der Instinkt was anderes sagt.

Ich kann mir bei Zen4 auf AM4 nur Vorstellen dass AMD sich Kostenvorteile für den IoD ausrechnet. Eventuell hat man anderswo Bedarf an N6 Kapazitäten (GPUs, Konsolen, HPC?). Auch möglich dass OEMs die treibende Kraft sind, weil die eine IGP brauchen und die hat halt nur der 8nm IOD.
Die Zen4 Chiplets sind sowieso sehr günstig, bei der Größe mach N5 vs N7 auch nicht den großen Unterschied. Marketingtechnisch ist man mit Zen4, ryzen 7000 auf jeden Fall viel besser aufgestellt als mit den glücklosen Ryzen 5000 Nachzüglern und einer Mischung aus Ryzen 3000 und 4000G(renoir) die aktuell AMDs bottom End ausmachen.

[BlacKi]

ich denke, am4 wird recht schnell verschwinden. das merkt man doch schon daran, wieviel verschiedene chipsätze man auf am5 anbietet. ddr5 wird ab 2023 wohl deutlich billiger, dann kann am4 langsam weg, auch lowcost.

[amdfanuwe]

Der Fokus liegt auf CPU verkäufe, Umsatz.
Nachdem ich jetzt auch eine 5xxx in mein 350er Board stecken kann, juckt ein ugrade vom 1600X schon, auch wenn ich es nicht brauche.
Im DIY kann gibt es wohl einige die jedes Jahr upgraden, einfach weil es geht.
Ein 7950X für AM4, der dann mal wegen 5nm den allcore Takt richtig ausfahren kann, wäre schon ein geiles Stück Technik.

[HOT]

ich denke, am4 wird recht schnell verschwinden. das merkt man doch schon daran, wieviel verschiedene chipsätze man auf am5 anbietet. ddr5 wird ab 2023 wohl deutlich billiger, dann kann am4 langsam weg, auch lowcost.
Das ist sehr sicher Unsinn. AM4 wird noch ne ganze Zeit bleiben.

[BlacKi]

das marketing wird erfolg von am5 gemessen werden. am4 cpus werden nur kommen, wenn sie dem verkauf von am5 nicht schaden. firmen funktionieren so. das hast du bei apple und auch anderen herstellern. die mainboard hersteller wollen mainboards verkaufen. die müssen ihr R&D wieder reinbekommen.

[Thunder99]

Es wird kein Zen4 für AM4 geben. Macht keinen Sinn und geht auch gar nicht, da es mehr Kontakte braucht.
Im Midrage und Lowend wird es noch Zen 3 CPUs geben auf AM4, neben Zen 4 und AM5.
Wo 7xxx im Namen hat muss nicht Zen 4 außerdem drin stecken. Kennt man von Mobile

[HOT]

das marketing wird erfolg von am5 gemessen werden. am4 cpus werden nur kommen, wenn sie dem verkauf von am5 nicht schaden. firmen funktionieren so. das hast du bei apple und auch anderen herstellern. die mainboard hersteller wollen mainboards verkaufen. die müssen ihr R&D wieder reinbekommen.
Nope. Man wird das tun, was die meiste Kohle bringt letztendlich. Und durch einen 7800X3D ist kein Mobo-Hersteller benachteiligt.

[KarlKastor]

ich denke, am4 wird recht schnell verschwinden. das merkt man doch schon daran, wieviel verschiedene chipsätze man auf am5 anbietet. ddr5 wird ab 2023 wohl deutlich billiger, dann kann am4 langsam weg, auch lowcost.
AM4 wird alleine bleiben um den low-cost Bereich abzudecken. Ich denke nicht, das AMD gedenkt den mit N5 Produkten samt DDR5 zu bestreiten.
Wie viel Kapazität hat eigentlich AMD an N5? Kann ein weiterer Grund sein, um parallel AM4 weiterlaufen zu lassen.


Aber für Zen4 auf AM4 sehe ich keinen Grund. Für die Preise die da aufgerufen werden kann man auch DDR5 dazu kaufen. Da wird's erstmal keine billigen Modelle geben.

[KarlKastor]

Es wird kein Zen4 für AM4 geben. Macht keinen Sinn und geht auch gar nicht, da es mehr Kontakte braucht.

Wozu werden die benötigt? PCIe und Power kann einfach reduziert werden.

[HOT]

Kapazität ist kein Argument, wenn man nur ein Produkte auf AM4-Basis bringen würde beispeilsweise. Und technisch ist das genau 0 Problem, da ja alles miteinander nutzbar ist - altes IOD, neues Chiplet, evtl. altes Cache-Die, gleiches Package wie bisher.

[KarlKastor]

Auf was beziehst du dich? Außer mir hat niemand mehr geschrieben. Aber es passt halt so gar nicht zu meinem Post.