Zen 4 (Raphael, Phoenix & Genoa, 5 nm, AM5, DDR5, PCIe 5.0, Ende 2022)

[Nightspider]

Der Sinn in Warhol könnte ganz einfach sein das AMD den Server/HPC Bereich zuerst mit Zen4 beliefern will und da AMD in diesem Segment gut wächst könnte man diesen Markt eben priorisieren.

Warhol wäre dann ein 7nm Lückenfüller.

Ich rechne frühestens im 3. Quartal mit Zen4.

[Linmoum]

Q3 2022 für Zen4 wäre eine massive Verspätung. Die sehe ich nicht einmal ansatzweise.

[robbitop]

Verspätung gegenüber welcher Basis? Gab es eine offizielle Ankündigung oder Roadmap gegenüber der das eine Verspätung wäre?

[Ravenhearth]

Verspätung gegenüber was? AMD hat für Zen 4 immer nur von 2022 gesprochen. Warhol scheint auch eher ein Refresh a la Pinnacle Ridge zu sein, da würde das 2. HJ 2022 für Zen 4 nicht aus dem Rahmen fallen. Zwischen Zen und Zen 2 lagen sogar über 2 Jahre, mit einem Refresh dazwischen.

[Nightspider]

Q3 2022 für Zen4 wäre eine massive Verspätung. Die sehe ich nicht einmal ansatzweise.

Nicht wenn Zen4 schon eher als EPYC verkauft wird.

Das 3. Quartal geht im Juni los, das wäre von jetzt an gerechnet in 14 Monaten. 19 Monate nach Zen 3 Release und Warhol soll(te) ja auch noch kommen.

[r3ptil3]

Verspätung gegenüber welcher Basis? Gab es eine offizielle Ankündigung oder Roadmap gegenüber der das eine Verspätung wäre?

Ein Roadmap gibt's, aber keine Verspätung, richtig:
https://www.pcgameshardware.de/screenshots/970x546/2020/07/AMD-Folien-Earnings-Call-2--pcgh.jpg

Zen4 ist da ganz klar vor 2022.

Bei Zen3 wurde ja auch seit Frühling 2020 behauptet, dass AMD einen Release Ende Jahr nicht einhalten kann, haben sie aber getan trotz Corona und und und.

[Leonidas]

Der Zweck von Zen 3+ kann auch sein, ein vollständiges Portfolio zu bieten, damit Zen 4 (anfänglich) nur in den Spitzen-Bereich geht (wie derzeit Zen 3 mit nur 4 SKUs) und gleichzeitig AMD alles unterhalb Zen 3 dann wegräumen kann. Insofern reicht es für AMD auch aus, wenn Zen 3+ nur drei Quartale an der Spitze steht, das Produkt läuft dann neben Zen 4 noch lange weiter mit.

[RT_GFX]

@bardh

Zen4 ist da ganz klar vor 2022.

Die AMD Folien haben bisher immer die Anfangs- und Endjahreszahlen mit eingeschlossen.

https://1images.cgames.de/images/gamestar/226/amd-x86-cores-leadership-roadmap_6029310.jpghttps://8images.cgames.de/images/gamestar/226/amd-gpu-roadmap_2797967.jpg

RDNA3 und Zen4 kommen 2022. Und wenn ich schätzen müsste, würde ich nicht auf vor Q3 tippen.

https://www.golem.de/2003/147081-224350-224349_rc.jpg

[Linmoum]

Verspätung gegenüber welcher Basis? Gab es eine offizielle Ankündigung oder Roadmap gegenüber der das eine Verspätung wäre?Gegenüber Papermasters Aussage bzgl. alle 12-18 Monate eine neue Generation. Dass das das ist, was die Industrie von Ihnen erwartet und sie auch überzeugt davon sind, diesen Zyklus entsprechend aufrechterhalten zu können.

N5 ist seit Q2 2020 in Massenproduktion, das ist für Anfang 2022 kein Thema. Die Flexibilität durch mehrere Design-Teams sorgt genauso dafür, dass Verzögerungen auf ein Minimum reduziert werden.

Ich sehe schlicht keinen Grund, warum AMD diesen Zyklus jetzt reißen sollte. 12-18 Monate ausgehend von Zen3 heißt November '21 bis Mai '22. Nichts mit Q3 und das wird auch nicht erst dann der Fall sein.

[Schnoesel]

Wozu Zen3+? Ist das gesichert dass die kommen, denn imo brauchen die Zen3+ nicht bei der schwachen Vorstellung der Konkurrenz.

[Voodoo6000]

Gegenüber Papermasters Aussage bzgl. alle 12-18 Monate eine neue Generation.
Wenn Zen3+ kommt stimmt die Aussage
Wozu Zen3+? Ist das gesichert dass die kommen, denn imo brauchen die Zen3+ nicht bei der schwachen Vorstellung der Konkurrenz.
Ohne neue Produkte wird Alder Lake AMD "deutlich" in Spielen schlagen.

[robbitop]

Ein Roadmap gibt's, aber keine Verspätung, richtig:
https://www.pcgameshardware.de/screenshots/970x546/2020/07/AMD-Folien-Earnings-Call-2--pcgh.jpg

Zen4 ist da ganz klar vor 2022.

Bei Zen3 wurde ja auch seit Frühling 2020 behauptet, dass AMD einen Release Ende Jahr nicht einhalten kann, haben sie aber getan trotz Corona und und und.
Die Roadmap zeigt IMO nicht klar, dass 2022 exkludiert ist. Zen 1 kam 2017. Also war offenbar 2017 auch inkludiert in der Roadmap. Das gleiche sollte dann auch für 2022 gelten.

Gegenüber Papermasters Aussage bzgl. alle 12-18 Monate eine neue Generation.

Ich sehe schlicht keinen Grund, warum AMD diesen Zyklus jetzt reißen sollte. 12-18 Monate ausgehend von Zen3 heißt November '21 bis Mai '22. Nichts mit Q3 und das wird auch nicht erst dann der Fall sein.
Das ist sicherlich eine guideline gewesen - aber sicher kein Versprechen für die Ewigkeit. Grundsätzlich würde ich Zen 4 auch in H1 2022 erwarten - genau deshalb. Aber definitiv nicht mehr in 2021.

Wenn Zen3+ kommt stimmt die Aussage

Ohne neue Produkte wird Alder Lake Zen 3 "deutlich" in Spielen schlagen.
Stimmt - das kommt ja noch dazu. Zen+ war ja auch ein solches Produkt. Eigentlich kein wirklich neuer Die. Entsprechend würde das auch für Zen3+ gelten.

[w0mbat]

Zwischen Zen(1) und Zen2 lagen aber auch über 2 Jahre, nämlich von März 2017 bis Juli 2019. Da hat Zen+ Sinn gemacht.

Ich denke nicht, dass Zen4 erst 2023 kommt. Man muss halt auch sehen, wir haben schon 2Q21. Selbst wenn Zen4 also erst im 2Q22 kommen würde, wäre das nur noch ca. ein Jahr, ein "Zen3+" hätte also eine eher kurze Laufzeit. Vielleicht als AM5 pipe-cleaner Ende 2021, aber ob das für AMD Sinn macht ist als Laie schwer einzuschätzen.

Mit dem schwachen RKL gibt es für AMD keinen Druck und ob ADL Zen3 schlagen kann steht noch in den Sternen, mehr als 8C/16T für die "big" cores gibt es da nämlich auch nicht. Und selbst wenn ADL mit den big cores Zen3 schlägt, so lange die little cores langsamer sind, was sehr wahrscheinlich ist, sollte ein 5950X immer noch ganz oben sein.

[Schnoesel]

Genau so sehe ich das auch. Keiner weiß wann Alder Lake für den Desktop kommt (ich habe ja schon gesagt warum RKL wenn ein halbes Jahr später ADL kommt, aber da meinte man hier im Forum nur, das wohl zuerst die Notebookchips kommen werden und Desktop dann erst 2022). Und dass sie Zen3 "deutlich" schlagen können (wenn dann eh nur in Games) muss sich erst noch zeigen. Was die IPC Steigerungswerte von Intel wert sind wissen wir ja nun. Keiner weiß wie 10nm Superduperfinfet im Desktop kann. Keiner weiß wie hoch sie ihren Turbo bekommen, keiner weiß wie viel Strom Intel diesmal verballern wird. Also ich sehe den Nutzen von Zen3+ im Moment nicht.

Ich rechne damit, dass AMD direkt auf ZEN 4 geht.

[Sunrise]

Wäre ich AMD, würde ich mich aktuell voll auf Zen 4 konzentrieren, denn selbst wenn Intel aufschließt, ist Zen 4 wohl in fast jeder Belange wichtiger, vor allem da es aktuell weiterhin Kapazitätsengpässe gibt.

Laptops/Notebooks hingegen...ein anderes Thema.

AMD ist nicht ohne Grund schnell auf 5nm gesprungen, die wollen wieder überraschen.

[Nightspider]

Ist doch scheiß egal wie schlecht Rocket Lake ist.

Glaubt ihr AMD schmeißt ein halbes Jahr vorm Release Warhol wieder aus der Pipeline, nur weil Intel gerade versagt?

Wenn dann ist das Chip-Design schon lange fertig und das Ding geht bald in die Massenproduktion.

Und wenn kein Warhol kommt dann hat man das schon vor dem Rocket Lake Release beschlossen.


AMD ist nicht ohne Grund schnell auf 5nm gesprungen, die wollen wieder überraschen.

Die 5nm Kapazitäten wachsen nicht auf Bäumen, nur weil AMD eventuell plötzlich schneller fertig ist mit Zen4. :ugly:

Und gerade weil sich AMD auch kommendes Jahr noch die Kapazitäten mit Apple und Co teilen muss, wird man Zen4 vielleicht zuerst in EPYC Produkten sehen.

Für mich sind aktuell die potentiell "begrenzten" 5nm Kapazitäten vom kommenden Jahr ein Grund für Warhol, solange mir niemand das Gegenteil aufzeigen kann.

[maximus_hertus]

So siehts aus, Warhol ist schon lange fertig und hatte auch sein Tape Out.

Am Ende könnte es so kmmen, wie schon von Leo skizziert:

Warhol als Zen 3 Refresh und ein komplettes Portfolio anzubieten, also auch deutlich im Sub 300 USD/Euro Bereich.

Zen 4 kommt dann irgendwann im Frühling 2022 und bedient erstmal (wie Zen 3) nur den oberen Teil des Marktes und Warhol bleibt noch einige Monate für den Sub 300 USd / Euro Markt erhalten.

Spätestens zur virtuellen Computex sollte es mehr Infos / Leaks geben, wie der Plan von AMD aussieht bzw. ob und was noch 2021 kommt.

Müsste nicht irgendwann edmnächst auch ein Financial Analyst Day kommen?

[robbitop]

Es bleibt abzuwarten ob Warhol überhaupt einen neuen CCD oder IOD bekommt. Wenn nicht, braucht es auch kein neues Tapeout. :)

[maximus_hertus]

Wohl war, aber dann ist es auch nur ein Mini-Update, kaum der Rede wert (Performance).

Evtl. wartet man bei AMD ab, was ADL grob liefert bzw. bis es klarer ist, wie weit die Mehrperformance Intel helfen wird. Danach könnte man sicherlich entscheien, ob man selber ggf. ein wenig die Brechstange auspackt oder ob nicht.

Auf der anderen Seite müsste AMD dann auch erstmal liefern können ^^ Wenn ich da an die ersten Wochen / Monaten beim Zen 3 denke...

[amdfanuwe]

Müsste nicht irgendwann edmnächst auch ein Financial Analyst Day kommen?
Selbst wenn, da erfährt man nichts neues.

Warum sollte Warhol unter $300 kommen?
Wer weniger bezahlen will muß sich mit weniger Leistung zufrieden geben und da gibt es ja noch die alten Generationen.

Laut Roadmap kommt ZEN 4 in 2022, und erst wenn sie bis zum 31.12.2022 keinen ZEN 4 in die Kamera halten wird es peinlich.

ZEN war damals für 2016 angekündigt, das embargo fiel am 13.12.2016
https://www.computerbase.de/2016-12/amd-ryzen-details-benchmark/

Erst mal abwarten wie sich die aktuelle Beschränkung an Fertigungskapazitäten bemerkbar macht. Konnte AMD letztes Jahr ja nicht vorraussehen und wir bemerken es ja deutlich.

Von daher wird es sicherlich zu einigen internen Verschiebungen kommen.
Wie jede ordentliche Firma versucht auch AMD aus der gegebenen Sitution das Maximum zu erwirtschaften.

[w0mbat]

Ist doch scheiß egal wie schlecht Rocket Lake ist.

Glaubt ihr AMD schmeißt ein halbes Jahr vorm Release Warhol wieder aus der Pipeline, nur weil Intel gerade versagt?
Das ist aber auch nur speku, wir wissen nicht mal ob es Warhol gibt.

[Nightspider]

Na noch gibts kein Warhol.

Aber auf der Roadmap stand mal Warhol.

Und wie Leo schon sagt muss irgendein Zen 3 Derivat weitergeführt werden für den billigen Preisbereich.

5nm wird nochmal teurer und wenn Zen4 tatsächlich genauso große Chiplets und damit fast ~90% mehr Transistoren aufweißt wie Zen3, dann werden die Preise weiter hoch gehen.

[Complicated]

Wie die Roadmaps zu lesen sind hat AMD doch schon genau beantwortet auf Anandtechs Anfrage hin vor einem Jahr:
https://www.anandtech.com/show/15594/updated-amd-ryzen-and-epyc-cpu-roadmaps-march-2020-milan-genoa-and-vermeer

https://images.anandtech.com/doci/15594/Epyc_Roadmap_575px.png
We asked AMD for clarification, and they stated that in this sort of graph, we should interpret it as the full stack of Genoa should be formally launched by the end of 2022.

https://images.anandtech.com/doci/15594/CPU_Roadmap_575px.png
In this graph, we see that the Zen 3 product here is on the far right, but so is the date – 2021. Does this mean Zen 3 for consumers is coming 2021? We asked AMD to clarify, and were told that we should interpret this as that the range of Zen 3 consumer products, such as desktop CPUs, HEDT CPUs, mobile APUs, and consumer APUs, should all be available by the end of 2021.

[amdfanuwe]

Aber auf der Roadmap stand mal Warhol.

Und wie Leo schon sagt muss irgendein Zen 3 Derivat weitergeführt werden für den billigen Preisbereich.

Das war angeblich eine interne geleakte Roadmap. Offiziell gibt es gar nichts.
ZEN 3 billig gibt es mit Cezanne 4 Core APU.

Wie wäre es mal mit einem Kurs in Sachen Preisfindung?
AMD braucht nichts "billiges" solange sie ihr Produkt verkauft bekommen.
Wenn die Konkurrenz den verkauf erschwert oder die Lager überlaufen werden sie bestimmt mal über Preissenkungen nachdenken.

[Nightspider]

Cezanne ist 175mm² groß und damit ~95mm² größer als ein 8 Core Zen3 Chiplet.

Billiger in der Herstellung ist das zumindest nicht.

Und wenn ein potentieller Zen3+ bis Ende 2022 verkauft werden kann neben den teuren Zen4 CPUs, dann würde sich eben auch ein Zen3+ Update anbieten.

Zumal AMD auch davon ausgehen musste, das Rocket Lake potentiell gut hätte werden können.

Am ehesten könnte ich mir noch vorstellen das sie, falls Warhol wirklich gecancelt wurde, dies getan haben als es die ersten Leaks zu RKL gab, spätestens als die CPUs verfrüht kaufbar waren aber bestimmt nicht jetzt erst nach dem RKL Release.

Das war angeblich eine interne geleakte Roadmap. Offiziell gibt es gar nichts.

Angeblich gab es ja schon Leistungsprognosen zu Warhol "etwas besser als das Zen+ Update damals" und die 6000er Kennung und Zen 4 dann später als 7000er Reihe.

Mag natürlich nichts handfestes sein aber AMD hat ja auch mal gesagt das sie jedes Jahr etwas neues herausbringen wollen.

[HOT]

Warhol ist nur Zen3, es gibt keine Quellen, die den als Zen3+ bezeichnen. Zen3+ ist 6nm und damit Rembrandt, das wars mit Zen3+.

[amdfanuwe]

Mag natürlich nichts handfestes sein aber AMD hat ja auch mal gesagt das sie jedes Jahr etwas neues herausbringen wollen.
Wollen schon, klappt nur nicht immer. Sonst hätten wir 2020 sicherlich eine 4000er Serie gehabt oder zumindest Renoir im Desktop. Kam ihnen wohl der hohe Bedarf an Mobile APUs dazwischen.

[rentex]

Nach Intels letzter schwachen Vorstellung, sehe ich ebenfalls keinen Bedarf für ZEN 3+. Die höheren ZEN 3 Modelle sind nicht mal breit verfügbar...

[Nightspider]

Wollen schon, klappt nur nicht immer. Sonst hätten wir 2020 sicherlich eine 4000er Serie gehabt oder zumindest Renoir im Desktop. Kam ihnen wohl der hohe Bedarf an Mobile APUs dazwischen.

Zen3 kam ja 17 Monate nach Zen2 und eben noch 2020 auf den Markt.

Und noch wissen wir ja gar nicht wann Zen4 im Desktop aufschlagen wird.

Das 4000er Namensschema im Desktop wurde ja nur ausgelassen weil Zen3 so viel besser war als Renoir.

[Zossel]

Nach Intels letzter schwachen Vorstellung, sehe ich ebenfalls keinen Bedarf für ZEN 3+. Die höheren ZEN 3 Modelle sind nicht mal breit verfügbar...

Ich zitiere mal einen ehemaligen Chef von Intel: "Only the paranoid survive".
Und wir sehen ja gerade an Intel was passiert wenn man die Konkurrenz unterschätzt.

Und ich denke AMD ist gut beraten sich nicht an Lehrsätze zur kurzsichtigen Kapitalvermehrung von Shareholdern zu halten.

[Opprobrium]

Nach Intels letzter schwachen Vorstellung, sehe ich ebenfalls keinen Bedarf für ZEN 3+. Die höheren ZEN 3 Modelle sind nicht mal breit verfügbar...

Ja, das hat sich Intel vor 10 Jahren auch gedacht. Das Ergebnis sehen wir gerade ;)

Mit dem zusätzlichen Faktor daß AMD ein weitaus weniger bequemes Finanzpolster hat.

[Leonidas]

Warhol ist nur Zen3, es gibt keine Quellen, die den als Zen3+ bezeichnen. Zen3+ ist 6nm und damit Rembrandt, das wars mit Zen3+.

Korrekt. Wir haben Warhol selbstätig mit "Zen 3+" betitelt, weil es sich zur Unterscheidung einfach besser macht. Ändert aber nix an der Geschichte selber. Warhol war mal in Planung. Ob AMD die Planung durchgezogen hat, wird sich ergeben. Jetzt ist das aber alles (intern) längst entschieden.

[Lehdro]

Mit dem zusätzlichen Faktor daß AMD ein weitaus weniger bequemes Finanzpolster hat.
Aber auch viel weniger Ballast: Keine "veralteten Fabs mit fragwürdigen Upgradezeitplänen und verspäteten Nodes mit miserablen Yields" - sowas geht richtig ins Geld wenn man irgendwann, aus irgendwelchen Gründen, eben mal keine Semi-Vollauslastung mehr fahren kann, oder die Preise nicht halten kann.

[rentex]

Ich zitiere mal einen ehemaligen Chef von Intel: "Only the paranoid survive".
Und wir sehen ja gerade an Intel was passiert wenn man die Konkurrenz unterschätzt.

Und ich denke AMD ist gut beraten sich nicht an Lehrsätze zur kurzsichtigen Kapitalvermehrung von Shareholdern zu halten.

Einen ehemaligen Chef von Intel zu zitieren, bringt es nicht so ganz:wink:
Wir haben ja auch ein ganz anderes Marktumfeld, als zur guten alten Intelzeit.
Mir soll es ja recht sein, meine 3700X mit nem möglichen "ZEN3+" zu beerben, ich glaube es aber langsam nicht mehr daran.

[LasterCluster]

AMD will jährlich was auf dem DT bringen. 2021 wird es also eine 6000er Serie geben und diese basiert offensichtlich nicht auf Zen4. Ob das nun Warhol heißt oder Vermeer 2.0 ist doch egal. Etwas Takt rauskitzeln, Latenzen optimieren und eventuell SKUs umschichten (wie 1800x zu 2700x) geht immer.

Ich denke aber ebenfalls, dass Dieser Refresh auch noch das 7000er Lineup unterstützen wird. Etwas wie Renoir zu Lucienne und Cezanne zu Barcelo scheint ein festes Schema zu werden.

[Zossel]

Wir haben ja auch ein ganz anderes Marktumfeld, als zur guten alten Intelzeit.

Welche Zeit meinst du?

[CrazyIvan]

Die kolportierten Die-Geometrien würden übrigens auch das hergeben:

https://i.ibb.co/JmLMGw1/Zen-4-Info-LSI-Mockup.png (https://ibb.co/JmLMGw1)

Das "Vogelfutter" lässt sich auf dem Package sicherlich umräumen.

Warum ich bereits bei Zen 3 an den Wechsel zu einem "fortschrittlichen" Packaging-Verfahren glaubte und das bei Zen 4 auch weiterhin tue:

Milan im Vollausbau hat auf schmerzliche Weise gezeigt, dass in Bezug auf den Energieverbrauch der aktuellen Interconnect-Implementierung nunmehr die Grenze des sinnvollen erreicht ist.
Vor allem im Server- und HEDT-Bereich sollten die Mehrkosten durch Info-LSI (TSMCs Alternative zu Intels EMIB) keine riesigen Kopfschmerzen verursachen - vieeeel günstiger als ein kompletter Silizium-Interposer ist es allemal.
Intel wird mit Sapphire Rapids etwas ganz ähnliches bringen - daher wird es für AMD höchste Eisenbahn.
Latenz


Aber auch in allen anderen Segmenten hätte die Variante Charme - obgleich meine Zuversicht da geringer ist. Ich ziehe sie jedoch daraus, dass AMD sämtliche Segmente in Zukunft mit fünf Dies bedienen könnte - was hinsichtlich des flexiblen Einsatzes der zur Verfügung stehenden Fertigungskapazitäten enorm vorteilhaft wäre:

Server & HEDT mit einem Server-IOD + CCDs
High-Performance-Desktop mit Desktop-IOD + CCDs
Mobile und Desktop-APU mit Desktop-IOD + CCD + RDNA2-Chiplet
ULP, Embedded und Low-Cost-Office-OEM mit Van Gogh

Ob das Entfallen einer monolithischen Mobile-APU wirklich Sinn macht, hängt vorrangig davon ab, ob und wie stark sich Info-LSI im Vergleich zu einem Monolith negativ auf die Energieeffizienz auswirkt und wie gut das Desktop-IOD hinsichtlich des Energieverbrauchs nach unten skaliert, wenn einzelne Funktionen deaktiviert werden.

[Dunkeltier]

Mit dem zusätzlichen Faktor daß AMD ein weitaus weniger bequemes Finanzpolster hat.


Was bringt ein großes, finanzielles Finanzpolster, wenn im Laufe der Jahre aufgrund immer weiter steigender Entwicklungskosten die Spezialisierung auf bestimmte Teilbereiche immer wichtiger wird? Siehe AMD, Intel oder NVIDIA. Man kauft sich Geschäftsbereiche hinzu (z.B. GPU oder ARM), stößt andere ab (z.B. die Fabs) und passt sich den ändernden Marktumgebungen an (z.B. KI, die moderne Automobilelektronik oder das Crypto-Mining). Wer sich da weiter wie ein Dinosaurier oder wilder Gemischtwarenladen gebiert, wird früher oder später Marktanteile abgeben müssen und ins Hintertreffen geraten.

[basix]

Was bringt ein großes, finanzielles Finanzpolster, wenn im Laufe der Jahre aufgrund immer weiter steigender Entwicklungskosten die Spezialisierung auf bestimmte Teilbereiche immer wichtiger wird? Siehe AMD, Intel oder NVIDIA. Man kauft sich Geschäftsbereiche hinzu (z.B. GPU oder ARM), stößt andere ab (z.B. die Fabs) und passt sich den ändernden Marktumgebungen an (z.B. KI, die moderne Automobilelektronik oder das Crypto-Mining). Wer sich da weiter wie ein Dinosaurier oder wilder Gemischtwarenladen gebiert, wird früher oder später Marktanteile abgeben müssen und ins Hintertreffen geraten.

Ein Finanzpolster spielt ja dem was du beschreibst in die Karten: Man hat mehr Geld, um andere Firmen aufzukaufen. Wenn du viel Geld hast, musst du eigentlich "nur" jeweils die richtige Firma und Technologie aufkaufen um weiter zu überleben und Profite zu machen. Ausserdem hast du mit viel Geld einen langen Atem, bis die Firma wieder wettbewerbsbereit ist. Und man kann es sich erlauben, den Markt zu beeinflussen. Zum Beispiel über entsprechend angepasste Preise. Das funktioniert dann am besten, wenn man in gewissen Sektoren quasi ein Monopol hat und ein Umstieg von Dritten auf andere Technologien mit hohen Geldaufwand und hohem Risiko verbunden ist. Genau das bietet Intel mit x86. Und bei Intel kommt noch hinzu, dass man einen bedeutenden Teil der Lieferkette für Prozessoren mitbringt. Ein Umstieg ist entsprechend nur langfristig möglich. Und da man in dieser langen Zeit ja wieder viel Geld verdient hat: Wir drehen uns im Kreis, Firmen und Technologien aufkaufen usw.

[robbitop]

Die kolportierten Die-Geometrien würden übrigens auch das hergeben:

https://i.ibb.co/JmLMGw1/Zen-4-Info-LSI-Mockup.png (https://ibb.co/JmLMGw1)

Das "Vogelfutter" lässt sich auf dem Package sicherlich umräumen.

Warum ich bereits bei Zen 3 an den Wechsel zu einem "fortschrittlichen" Packaging-Verfahren glaubte und das bei Zen 4 auch weiterhin tue:

Milan im Vollausbau hat auf schmerzliche Weise gezeigt, dass in Bezug auf den Energieverbrauch der aktuellen Interconnect-Implementierung nunmehr die Grenze des sinnvollen erreicht ist.
Vor allem im Server- und HEDT-Bereich sollten die Mehrkosten durch Info-LSI (TSMCs Alternative zu Intels EMIB) keine riesigen Kopfschmerzen verursachen - vieeeel günstiger als ein kompletter Silizium-Interposer ist es allemal.
Intel wird mit Sapphire Rapids etwas ganz ähnliches bringen - daher wird es für AMD höchste Eisenbahn.
Latenz


Aber auch in allen anderen Segmenten hätte die Variante Charme - obgleich meine Zuversicht da geringer ist. Ich ziehe sie jedoch daraus, dass AMD sämtliche Segmente in Zukunft mit fünf Dies bedienen könnte - was hinsichtlich des flexiblen Einsatzes der zur Verfügung stehenden Fertigungskapazitäten enorm vorteilhaft wäre:

Server & HEDT mit einem Server-IOD + CCDs
High-Performance-Desktop mit Desktop-IOD + CCDs
Mobile und Desktop-APU mit Desktop-IOD + CCD + RDNA2-Chiplet
ULP, Embedded und Low-Cost-Office-OEM mit Van Gogh

Ob das Entfallen einer monolithischen Mobile-APU wirklich Sinn macht, hängt vorrangig davon ab, ob und wie stark sich Info-LSI im Vergleich zu einem Monolith negativ auf die Energieeffizienz auswirkt und wie gut das Desktop-IOD hinsichtlich des Energieverbrauchs nach unten skaliert, wenn einzelne Funktionen deaktiviert werden.

Danke für diesen Beitrag. :) Ich kann deinen Schlussfolgerungen nur 1:1 zustimmen.

[bloodflash]

Das IOD hat aktuell den Nachteil des Fertigungsprozesses und des Mehrbedarfs von PCIe4. Letzteres sieht man ja sehr schön bei Intels neuen CPUs mit PCIe4.

Wenn da mit ZEN4 DDR5 und PCIe5 dazukommen, könnte das mit einem feineren Prozess ausgeglichen werden, aber würde das für Mobile reichen?

Hängt also tatsächlich von der Deaktivierbarkeit einzelner Einheiten ab oder gar einer Runterstufung auf weniger fordernde Standards. Ob das so einfach möglich ist?

[CrazyIvan]

@bloodflash
Ja,da gibt es auch für mich einen ganzen Haufen Fragezeichen.
Ob ein kleinerer Prozess nennenswert Einsparungen bringt ist alles andere als sicher - I/O verhält sich da anders als Logik.
Pcie4 ist ein guter Punkt und ein Rucksack, den alle zu schultern haben. Das IOD scheint heute nicht besonders gut darin zu sein, gerade nicht benötigte Blöcke zu deaktivieren. Wie das ab Werk aussieht, lässt sich daraus aber IMHO nicht ableiten.
Einzelverbraucher lassen sich ebenfalls schlecht isoliert betrachten. Dass aber das Geschubse immenser Datenmengen zwischen den Dies über Leitungen auf dem Package den Löwenanteil ausmacht, dürfte sicher sein.
Dass die Realisierung eines Kombi-RAM-Controllers für DDR/LPDDR weder groß Fläche noch Energie benötigt zeigen wiederum die Mobile Chips.

[basix]

Bei Zen 4 erhoffe ich mir schon ein sparsameres IOD:

40% Power Reduction durch LP12+
DDR5 = tiefere Spannungen, deutlich feinere und verbesserte Stromsparmechanismen auch bei den Speichermodulen
Neue Infinity Fabric Version
Learnings vom bisherigen IOD, Verbesserungen umsetzen, bessere Stromsparmechanismen (just use what you really need)


Ja, die höhere DDR5 Bandbreite, CCD zu IOD Bandbreite und PCIe 5.0 werden den Stromverbrauch tendenziell erhöhen. Ich vermute aber, dass die oben beschriebenen Verbesserungen das aufwiegen und im Teillast-Betrieb sogar verbessern können.

[Leonidas]

Zen 4 Terminlage gemäß Vegeta @ Twitter:
ZEN4 Raphael
announce 2022 9~10？
launch 2022 10~11？
All I know is about this time

https://twitter.com/sepeuwmjh/status/1389074452801986561

[w0mbat]

Wenn Zen4 wirklich erst 22Q4 kommt, muss es einen "Zen3+" geben, egal in welcher Art. Ich glaube, diese "leaker" erfinden das ganze einfach. Wie wenn die jetzt schon genau wissen würde, dass Zen4 Oktober oder November 2022 kommt, das weiß AMD doch selber noch nicht (falls es wirklich noch so lange dauern sollte).

Entweder Zen4 kommt 22H1, oder wir sehen noch nen Zen3 refresh. Markiere meine Worte :D

[AffenJack]

An sich würde ich dir zustimmen. Aber aufgrund der Marktlage und begrenzten Wafermengen könnte es auch sein, dass man sich einen Refresh schlicht spart, weil man eh weniger Wafer hat, als man braucht. Wozu mit einem Refresh Kaufanreize erschaffen, wenn man eh nicht mehr verkaufen kann? Dann kann man sich das Geld für einen Refresh sparen. Es hieß ja auch mal, dass Warhol geplant sein, aber gecancelt wurde.

[Piefkee]

An sich würde ich dir zustimmen. Aber aufgrund der Marktlage und begrenzten Wafermengen könnte es auch sein, dass man sich einen Refresh schlicht spart, weil man eh weniger Wafer hat, als man braucht. Wozu mit einem Refresh Kaufanreize erschaffen, wenn man eh nicht mehr verkaufen kann? Dann kann man sich das Geld für einen Refresh sparen. Es hieß ja auch mal, dass Warhol geplant sein, aber gecancelt wurde.

Ich denke das ganze hat weniger mit Wafern zu tun. AMD hat aktuell das Problem das man recht viele 7nm Wafer für die Konsolen braucht. Ein wechsel ihrer Zen4 Chiplets auf 5nm wäre vermutlich wesentlich besser weil man mehr produzieren kann als jetzt alles auf 7nm.

Ein Grund warum Zen4 so spät kommt liegt vermutlich einfach an der Verfügbarkeit von DDR5. Ich kann mir gerade nicht an den Aritkel errinnern aber hier wurde erwähnt, dass man davon ausgehen kann das DDR5 nur 10% des Volumens in 2022! ausmachen wird.

Bring ja nichts AM5 Mainboards und Zen4 Ryzen zu bringen wenn es keinen Speicher gibt der Bezahlar ist. Gibt ja aktuell nicht mal was für Server zu kaufen, geschweige den im Consumer Bereich.

--> ADL-S mit DDR5 im H2 2021? glaub ich nicht

[Complicated]

Wenn ein Refresh einen besseren Yield und somit mehr CPU/Wafer auswirft, kann es dennoch lohnend sein. Ganz besonders bei der noch lange erwarteten Wafer-Knappheit bei 7nm. Mögliche Performance Verbesserungen nimmt man dann halt auch mit, egal wie gering die sein mögen. Ja später Zen4 kommt, desto eher lohnen sich z.B. 10% Yield-Verbesserung. Wenn Kosten und Stückzahlen sich verbessern lassen, wird AMD das sicherlich machen, wenn nicht lassen sie es sein.

@Piefke
DDR5/PCIe5 wird sicherlich erst einmal im Server-Segment 1 Jahr vor einem AM5 kommen.

[Tarkin]

Wenn Zen4 wirklich erst 22Q4 kommt, muss es einen "Zen3+" geben, egal in welcher Art. Ich glaube, diese "leaker" erfinden das ganze einfach. Wie wenn die jetzt schon genau wissen würde, dass Zen4 Oktober oder November 2022 kommt, das weiß AMD doch selber noch nicht (falls es wirklich noch so lange dauern sollte).

Entweder Zen4 kommt 22H1, oder wir sehen noch nen Zen3 refresh. Markiere meine Worte :D

Jup, ich orte gezielte Desinformations seitens AMD... kennen wir ja ;)

El Capitan mit Epyc Zen 4 soll Ende 2022 online gehen.

Dh die Lieferungen für die CPUs kommen sicher schon im Sommer od Frühjahr. IMO kommt Epyc Zen 4 im Sommer 2022 (und Desktop Ryzen im Frühjahr.)

Sollte es notwendig sein, wird AMD heuer im Sommer eventuell noch 5000er XT Chips auf den Markt schmeißen (ich glaub aber nicht).

Warhol bzw. Zen 3+ war nie wirklich auf der Roadmap...

[Nightspider]

Oder Rembrandt wird trotz weniger Cache genügend besser als Ryzen5000 so das man zumindest die Gamer und den OEM Makrt mit Rembrandt und Zen3+ bedienen will.

[Piefkee]

Ich denke bzgl. Zen4 bzw. AM5 ECO-System hängt vieles an der Verfügbarkeit bzw. der Konkurrenz.

Sollte Intel wirklich Q4 Alderlake-S mit DDR5(lol) bringen und wirklich überzeugen können wird man schnell kontern müssen.

Kommt ALD-S nur mit DDR4 in Q4 oder ALD-S mit DDR5 im H1/2022. Dann kann man sich auch mit den Zen4 zeitlassen...

[Tarkin]

Abgesehen davon... https://twitter.com/Kepler_L2/status/1388506534309728258 RDNA3 soll Q2 2022 kommen

AMD wird 5nm GPUs garantiert NICHT vor den CPUs launchen - 100000%ig nicht

mit den (high end) CPUs verdienen sie nämlich deutlich mehr Kohle.

Das war 2019 so, ebenso 2020. Ich glaub nicht, dass sich daran 2022 etwas ändern wird.

Silicon Supply geht in erster Linie zu den CPUs

Od RDNA3 wird so dermaßen super, dass AMD Karten mit 2x 300qmm Chiplets für 2.000+ verkaufen können - kann natürlich auch sein LOL!

Aber was ist besser? 2x 5nm CPU chiplets die vl. 80qmm groß sind (+IO-Die) für 1000,- verkaufen - od 2x GPU Chiplets mit je 300qmm für 2000?

Ne, high-End CPUs sind immer besser denke ich. Geht WEIT mehr Umsatz raus pro Wafer

[Nightspider]

Was hat denn der Fertigungsprozess damit zu tun wann eine neue Architektur fertig ist?

Wenn es danach geht hätte man auch schon Ende 2021 mit schlechten Yields Zen4 auf den Markt hauen können.

Und wenn RDNA3 schneller fertig war als Zen4 dann wird man da eben zu erst die Produktion hochfahren.
Je nach Performance kann man über den Preis dann eh die Verfügbarkeit regeln, ohne das die Halo-Karte sofort ausverkauft ist und man dann für den Zen4 Start genug 5nm Wafer verfügbar hat.
In der aktuellen Situation kann man sich auch gut vorstellen das RDNA2 noch bis weit ins Jahr 2022 oder gar bis noch 2023 produziert wird und RDNA3 erstmal langsam von oben in den Markt kommt. Sollte Navi31 so schnell sein wie manche Gerüchte sagten kann AMD hohe Preise dafür verlangen.
Vor allem wenn Nvidia frühestens Ende 2022 kontern kann und dann vielleicht sogar langsamer ist als AMDs Chiplet-Grafikkarten.

Wenn Zen4 erst in Q4 kommt, ist schlicht die Architektur noch nicht eher fertig gewesen.

Aber natürlich hoffe ich das die Meldung nicht stimmt und wir Zen4 möglichst schon im Frühling 2022 sehen werden.

[HOT]

In N7 kam auch zuerst ne GPU.


Na ob Warhol in N6 gecancelt ist oder nicht, ob das überhaupt stimmte oder Warhol doch N7 werden sollte, ich mach da mal nen riesiges Fragezeichen dran.
Ich halt mich da an die alte Roadmap, Warhol nur ein kleines Refresh mit identischem Silizium, evtl. jetzt gecancelt.
Zen4 kann trotzdem so lange brauchen, das ist davon unberührt. Da ADL offenbar gar keine Gefahr ist für Vermeer, besteht ja auch 0 Handlungsbedarf.

[Linmoum]

In N7 kam auch zuerst ne GPU.Zen2 und RDNA sind taggleich gelauncht. (Edit: okay, du meinst natürlich V20. Aber RDNA3 wäre nicht HPC wie es dort der Fall war).

Ich bleibe bei der von AMD/Papermaster getätigten Aussage eines 12-18 Monatszyklus für neue Gens, bevor ich stattdessen irgendwelchen Gerüchten glaube(n schenke).

[maximus_hertus]

5.5.22 Vorstellung / Keynote Zen 4 und RDNA3

Juni / Juli dann der "echte" Launch der Halo Produkte

Herbst 2022: Nach und nach kommen kleinere Modelle / Chips, um die 5nm Produktlinie nach und nach nach unten abzurunden.

So könnte man einen fließenden Übergang schaffen und alle Marktsegmente bedienen (mit hoffentlich lieferbaren Produkten): High End ab 500/600 Euro dann 5nm ab Q2 2022, darunter und vor allem auch unter 300 Euro mit 7nm. Im HErbst wandert 5nm langsam immer mehr in Richtung 300-400 Euro Produkte und 7nm hat dann nur noch den unter 300 Euro Bereich und bleibt da auch bis weit in 2023.

[Der_Korken]

Zwischen Zen 1 und 2 lagen 28 Monate, wobei AMD genau in der Mitte Zen+ gelauncht hat, damit ihre 12-15-Monatskadenz hinkommt. Zen 3 kam in der Hinsicht ziemlich schnell. Wenn Zen 3 vom Zen 1 Team entwickelt wurde, hatten sie gut 3,5 Jahre Zeit dafür (Zen+ wird nicht viel Ressourcen gebraucht haben, weil das Silicon gar nicht geändert wurde). Das Zen 2 Team wäre demnach erst Ende 2022 mit Zen 4 fertig, wenn sie auch 3,5 Jahre brauchen. Allerdings ist es dann umso komischer, dass angeblich kein Zen 3+ kommen soll. Selbst wenn man auf AM4 bleibt: Mit 6nm und nem überarbeitetem IO-Die (ist ja immer noch der von Zen 2) könnte man genug rausholen, um Alder Lake etwas Wasser abzugraben.

[HOT]

Ein neues I/O-Die ist nur etwas mit Geschmäckle, denn entweder ist das dann auch rdy für AM5 und keine Features dafür sind aktiv oder es ist eigentlich überflüssig. Schwer vorstellbar das Ganze.

[Leonidas]

2 Punkte zu bedenken:

- ADL unterstützt auch DDR4, ist daher in dieser Frage flexibel.
- Lieferungen für Supercomputer sagen gar nix. Die finden teilweise vor offiziellem Launch statt.

[Nightspider]

Die Sache ist halt auch: AMD weiß aktuell bestimmt nicht wie gut Alder Lake wirklich ist und vor 6-9 Monaten wussten sie das bestimmt erst recht nicht.

Hätte man von Anfang an geplant das Zen3 zwei Jahre lang den Markt verteidigen muss wäre das schon etwas "riskant" gewesen.
Das man Warhol erst in den letzten Monaten gestrichen hat fällt mir deswegen schwer zu glauben. Außer vielleicht das AMD noch mehr Ressourcen zu Zen4 bündeln wollte/musste.
Chipsatz, IO-Die usw verlangt ja auch einiges an Ressourcen während AMD ja noch an anderen zukünftigen Projekten wie Zen5 und RDNA4 parallel arbeitet.
Zen4 zu verschieben wäre dann am Ende ja schlimmer gewesen als Warhol zu streichen.
AMD braucht die hochmodernen Zen4 Chips vor allem für den Server-Markt.
Man sieht ja an Rome/Milan wie schwer es für AMD ist dort Intel die Prozente abzujagen.

[davidzo]

Btw, ich interpretiere das mit der GPU in Zen4 so dass AMD für Consumer und OEMs wieder monolitisch geht, oder zumindest CPU+APU logic die + I/O. Bisher hat man einen schlechten Stand im OEM Markt, da die Chiplet CPUs keine IGP haben und die entry level Modelle einfach zu teuer sind.
Renoir + Cezanne sind tolle Mobile APUs, aber für eine mainstream CPU fehlt denen einfach i/o (PCIe4 + mehr Lanes) und auch das letzte bisschen an Leistung (halbierter cache, halbierter SI Takt,...)

Was ist wenn nicht Wafer supply sondern die advanced Packaging Kapazitäten das Nadelöhr sind?

Der Zwang zur Chiplet Strategie ist in erster Linie durch begrenzte Ressourcen und die kleinen Marktaneile diktiert gewesen. Nur mit Chiplets konnte man gleichzeitig Epycs bauen, und Client CPUs.
Mit Zen4 bietet sich auch die Gelegenheit die Architektur langsam für Server/Client workloads zu spezialisieren. Mittlerweile hat man genug Marktanteil der den Aufwand rechtfertigt. Zum Beispiel warten viele was AMD als nächstes mit den SIMD Einheiten macht, deep learning, bilderkennung im clientbereich und co, während bei HPC vllt. 512bit floats dazu kommen, wer weiß?

Aber für den Clientsektor ist monolithisch eigentlich viel günstiger. Die Chipgrößen sind im Gegensatz zum Server/HPC nicht über die Maßen groß (siehe renoir/cezanne), yield und upbrigning also trotzdem gut und man spart sich das teure packaging. Vorteile bei Energieverbrauch und potential für niedrigere Latenzen gibts geschenkt dazu.

Eine GPU in Zen4 macht doch nur Sinn wenn sie auf demselben Silicon wie die CPU oder das SI ist:
- Es wird eine minimal-GPU die für OEM-Zwecke ausreicht, nach dem Vorbild von Rocketlake 32EU XE (nur mit 2022 level performance). Der DIE für eine solche GPU alleine wäre viel zu klein um den zu kontaktieren.
- Das SI wird von GPU und CPU genutzt und ein cohärentes Infinity fabric über mehrere DIEs würde noch wesentlich mehr strom fressen als bei einer reinen Chiplet-CPU. Für OEMs die Idle energievorgaben erfüllen müssen ist das ein Nachteil.
- Gemeinsame L3/L4 cache Nutzung ist am einfachsten auf demselben DIE zu lösen und bringt viel performance für RDNA2.
- Die CPU Chiplets werden in 5nm ohnehin sehr klein, dass die Kontaktierung schon knapp wird. Ein größerer DIE hat einfach mehr Padfläche und die logik lässt somit sich besser kleiner skalieren.

[LasterCluster]

@Davidzo:

-Raphael (Zen4-DT) nutzt RDNA2 und nicht 3. Daraus kann man eh schon schließen, dass es kein eigenes GPU-Die gibt.
-AMD wird das Chiplet-Design im DT nicht aufgeben. Es bringt einfach zu viele Vorteile. Vor allem die Möglichkeit einen 12 Kerner aus quasi 2x Salvage anbieten zu können ist ein Margenknüller.

Ergo: Die GPU Kerne liegen im IO-Die oder -wie du sagst- bei den CPU Kernen. Da eigentlich nur Minimalgrafik benötigt wird, reichen doch 2-4 CUs im IO-Die. Kommt dieser in 7nm, passt das auch zu RDNA2.

Edit: Für Entry-Level braucht AMD etwas mit alter Fertigungstechnologie. Da Van Gogh erst mal nur für FF3 kommt, tippe ich da mittelfristig auf Lucienne und Barcelo

[unl34shed]

Im CPU Die macht eine iGPU eigentlich keinen Sinn, da dieser in den Servern weiterverwendet wird und da nur unnötig Fläche verbraucht, außer in Zukunft werden hier unterschiedliche Dice genutzt.

Für Office sollten eigentlich irgendwas in der Größe von 4 Vega CUs vollkommen ausreichen, gerne auch auf RDNA Basis. Dazu Media de- und encoder etc. Macht in 12nm des IO Die vermutlich immernoch mind. 50mm² aus. (Grob geschätzt anhand von raven ridge)

[YfOrU]

Aber für den Clientsektor ist monolithisch eigentlich viel günstiger. Die Chipgrößen sind im Gegensatz zum Server/HPC nicht über die Maßen groß (siehe renoir/cezanne), yield und upbrigning also trotzdem gut und man spart sich das teure packaging. Vorteile bei Energieverbrauch und potential für niedrigere Latenzen gibts geschenkt dazu.

Sehe ich genauso. Wobei es noch eine weitere Variante gibt mit der Intel über die Jahre ziemlich gut gefahren ist: https://www.computerbase.de/2020-08/intel-tiger-lake-cpu-willow-cove-xe-gpu/

CPU, GPU, IMC und 20-24 PCIe Lanes (evtl. mit TB4) in einen Chip. Für Mobile eine kleine SB (inkl. ein paar GPP Lanes) mit auf das Package und am Desktop eine größere auf das MB. Wären dann (Client) zwei Designs mit einmal mehr CPU Kernen und einmal fetterer GPU sowie zwei SBs.


-AMD wird das Chiplet-Design im DT nicht aufgeben. Es bringt einfach zu viele Vorteile. Vor allem die Möglichkeit einen 12 Kerner aus quasi 2x Salvage anbieten zu können ist ein Margenknüller.

Die Reste bekommt AMD auch über Epycs los und da ist die Marge noch viel höher. Die vielen Vorteile sehe ich in Zukunft nicht. Ein zusätzliches APU Design mit kleiner GPU und vielen CPU Kernen deckt einen größeren Markt ab als das (Desktop) IOD.

[LasterCluster]

Nach Alder Lake kann AMD nicht auf einen 12 und 16 Kerner verzichten. Eine monolithisches 16c-APU ist einfach ein ordentlicher Brocken. Sprich: schlechtere Yields, schlechterer Takt durch weniger Selektionsmöglichkeiten.

[HOT]

Btw, ich interpretiere das mit der GPU in Zen4 so dass AMD für Consumer und OEMs wieder monolitisch geht, oder zumindest CPU+APU logic die + I/O. Bisher hat man einen schlechten Stand im OEM Markt, da die Chiplet CPUs keine IGP haben und die entry level Modelle einfach zu teuer sind.
Renoir + Cezanne sind tolle Mobile APUs, aber für eine mainstream CPU fehlt denen einfach i/o (PCIe4 + mehr Lanes) und auch das letzte bisschen an Leistung (halbierter cache, halbierter SI Takt,...)

Was ist wenn nicht Wafer supply sondern die advanced Packaging Kapazitäten das Nadelöhr sind?

Der Zwang zur Chiplet Strategie ist in erster Linie durch begrenzte Ressourcen und die kleinen Marktaneile diktiert gewesen. Nur mit Chiplets konnte man gleichzeitig Epycs bauen, und Client CPUs.
Mit Zen4 bietet sich auch die Gelegenheit die Architektur langsam für Server/Client workloads zu spezialisieren. Mittlerweile hat man genug Marktanteil der den Aufwand rechtfertigt. Zum Beispiel warten viele was AMD als nächstes mit den SIMD Einheiten macht, deep learning, bilderkennung im clientbereich und co, während bei HPC vllt. 512bit floats dazu kommen, wer weiß?

Aber für den Clientsektor ist monolithisch eigentlich viel günstiger. Die Chipgrößen sind im Gegensatz zum Server/HPC nicht über die Maßen groß (siehe renoir/cezanne), yield und upbrigning also trotzdem gut und man spart sich das teure packaging. Vorteile bei Energieverbrauch und potential für niedrigere Latenzen gibts geschenkt dazu.

Eine GPU in Zen4 macht doch nur Sinn wenn sie auf demselben Silicon wie die CPU oder das SI ist:
- Es wird eine minimal-GPU die für OEM-Zwecke ausreicht, nach dem Vorbild von Rocketlake 32EU XE (nur mit 2022 level performance). Der DIE für eine solche GPU alleine wäre viel zu klein um den zu kontaktieren.
- Das SI wird von GPU und CPU genutzt und ein cohärentes Infinity fabric über mehrere DIEs würde noch wesentlich mehr strom fressen als bei einer reinen Chiplet-CPU. Für OEMs die Idle energievorgaben erfüllen müssen ist das ein Nachteil.
- Gemeinsame L3/L4 cache Nutzung ist am einfachsten auf demselben DIE zu lösen und bringt viel performance für RDNA2.
- Die CPU Chiplets werden in 5nm ohnehin sehr klein, dass die Kontaktierung schon knapp wird. Ein größerer DIE hat einfach mehr Padfläche und die logik lässt somit sich besser kleiner skalieren.
Ganz im Gegenteil, das sehe ich genau anders herum. Ich hol mal ein bisschen aus, denn Genoa muss hier auch betrachtet werden. Der bekommt ja ein komplett neues IOD, wahrscheinlich in N6, aber die Chiplets bleiben ja dieselben Zen4-Cores, hier wird es also noch keine Spezialisierung geben. Dieses besteht sicherlich wieder aus 4 Clustern, die jetzt aber je 3 Chiplets anbieten und nicht mehr nur 2, so kommt man ja jetzt auf 12x8=96 Kerne. Wenn man jetzt wieder davon ausgeht, dass man dieses IOD wieder als 1/4-Variante bringen wird, hätte man auf einem AM5-Träger auch 3 Chiplets anzubinden. Man hätte also 2 8-Kern-Chiplets (wir wissen ja, dass Zen4 die Zen3-Topologie auf dem Chiplet übernehmen wird) und ein GFX-Chiplet mit RDNA2 und hier drin auch evtl. I$, sicherlich auch in N6, damit wäre doch klar wie Raphael aussehen wird. Das sind jetzt 3-4 Chiplets; für OEMs, die die Grafik nicht brauchen bleiben das einfach 2 Chiplets. Diese Modularität aufzugeben wäre grandios fahrlässig. Die Chiplets sind ja grade der Fortschritt.
Mobil wird man erst mal natürlich bei APUs bleiben, ist ja auch bis 5nm klar vorgegeben bisher. Erst bei Zen5 scheinen die Grenzen fleißend zu werden, ich denke, das wird der Wendepunkt sein, an dem Chiplets auch ins Mobilsegment sickern werden.

Und noch was zu Chiplets: N3 ist so teuer, du wirst ohne Chiplets überhaupt nicht sinnvoll arbeiten können damit. Darum gibt es ja die Chiplets, die ermöglichen AMD kosteneffizientes Arbeiten mit diesen extrem teuren Prozessen - und auch Grafik schrumpft auf Chiplets. Bei 5nm noch hybrid mit N3x, es gibt also sowohl als auch, aber bei RDNA4, welcher sicherlich auf eine Mischung aus N6 und N3 setzen wird, soll die Transformation auf Chiplets dann abgeschlossen sein.
Ich verstehe ehrlich gesagt einfach nicht, wie man darauf kommt, dass das Ganze jetzt wieder monolithisch werden soll. Zen2 hat bewiesen, dass das funktioniert, was vorher i.Ü. ganz viele stark bezweifelt haben - warum um alles in der Welt sollte man jetzt wieder auf die Lösung zurückgehen, die mehr kostet?

Zu allem Überfluss setzt auch noch Intel auf Chiplets bei SR. Das wird dabei ja nicht beiben, nach dem Foveros-Flop Lakefield wird man ja auch diese Technologien offenbar erst mal nicht weiter verfolgen, aber in Zukunft wird auch das wieder auftauchen. Auch das ist ein Chiplet-Ansatz. Wahrscheinlich, wird man das mit MTL wieder neu auflegen, nur ohne dieses aufwendige Stacking sondern auf einem billigen Package.
Packaging-Kapazitäten sind mMn auch kein Problem, die werden mit aufgebaut und die wachsen mit ihren Aufgaben. Vega war ein Problem, aber auch das hat man in den Griff bekommen.

[YfOrU]

Ich verstehe ehrlich gesagt einfach nicht, wie man darauf kommt, dass das Ganze jetzt wieder monolithisch werden soll. Zen2 hat bewiesen, dass das funktioniert, was vorher i.Ü. ganz viele stark bezweifelt haben - warum um alles in der Welt sollte man jetzt wieder auf die Lösung zurückgehen, die mehr kostet?

Im Kontext von Enterprise CPUs gebe ich dir da auch absolut recht. Bei Client CPUs um 150mm² sehe ich aber ehrlich gesagt wenig Probleme. Wenn das nicht funktioniert ist der jeweilige Prozess praktisch für die Tonne. Selbst Apples M1 hat schon ~120mm² (und ist bis dahin eineinhalb Jahre alt). CPU und GPU Chiplets mit "externem" IMC in älterer Fertigung sind für Mobile suboptimal und ohne Lösungen wie EMIB sowieso. Auf Mobile sehe ich einfach den Fokus für die Zukunft denn eine APU ist auf Dauer zu wenig (U + H) und der Markt ist sehr viel größer als Desktop (-> Wachstum).

[Badesalz]

Ihr redet über den Clientmarkt und was man da unbedingt machen sollte so als wenn euch die Architektur der M1/M1x nicht bekannt wäre.

[CrazyIvan]

@davidzo
Deine Einschätzung kann ich ehrlich gesagt überhaupt nicht teilen. Vor zwei Seiten hatte ich mich dazu schonmal ausgelassen inkl. Mockup eines ZEN 4 Epyc mit 96 Kernen, die via Info-LSI verbunden sind (siehe https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12656506&postcount=537)

Quintessenz meinerseits:

AMD wird eher noch stärker modularisieren und von Info-LSI Gebrauch machen. Bei Raphael, spätestens aber bei Zen5 kann ich mir vorstellen, dass auch die iGPU ein separates Chiplet darstellt. Gleiches gilt für die little-Cores, wenn BIG.little wirklich verwendet werden sollte.
Jedes Die kann im sinnvollsten Prozess produziert werden. Bei Zen5 bspw. 3nm für BIG-CCD, 5nm LP für little-CCD, 5nm für iGPU und 7nm für IOD.
Die Kostenvorteile von Chiplet überwiegen erhöhte Packaging-Kosten bei weitem.
Kriegsentscheidend wird die Energieffizienz des Interconnects: Die heutige Anbindung via PCB kostet ca. 1pJ/bit. EMIB und wohl auch Info-LSI liegen bei ca. 0,1pJ/bit. Für die direkte Verbindung auf einem Die habe ich keine handfesten Zahlen - aber bei einer Verbindung über mehr als 5mm Distanz scheint sie bei ca. 0,05pJ/bit zu liegen - also gar nicht so wahnsinnig viel besser.
Die Nachteile von Chiplets werden durch moderne Packiging-Verfahren immer geringer und die Vorteile bei steigenden Prozesskosten immer höher.



@YforU
Du sagst es - EMIB bzw. TSMC Info-LSI heißt das Zauberwort

[YfOrU]

Langfristig geht die Reise da auch sehr sicher hin (EMIB etc.). Das es schon bei Zen4 (Client) so sein wird glaube ich aber nicht. Enterprise CPUs sind das eine aber bis wir hunderte Millionen Client CPUs sehen werden dauerts noch. Deshalb bin ich auch nicht der Meinung das monolithische Designs schon das Prädikat "ausgestorben" bekommen sollten.

[fondness]

Im Kontext von Enterprise CPUs gebe ich dir da auch absolut recht. Bei Client CPUs um 150mm² sehe ich aber ehrlich gesagt wenig Probleme. Wenn das nicht funktioniert ist der jeweilige Prozess praktisch für die Tonne. Selbst Apples M1 hat schon ~120mm² (und ist bis dahin eineinhalb Jahre alt). CPU und GPU Chiplets mit "externem" IMC in älterer Fertigung sind für Mobile suboptimal und ohne Lösungen wie EMIB sowieso. Auf Mobile sehe ich einfach den Fokus für die Zukunft denn eine APU ist auf Dauer zu wenig (U + H) und der Markt ist sehr viel größer als Desktop (-> Wachstum).

Kann ich ehrlich gesagt nicht nachvollziehen. Alleine schon wenn man sich ansieht, dass AMD da jetzt in Zukunft mit zwei winzigen 7nm Chiplets und einen billigen 14nm GF IO Die gegen ADL von Intel mit vermutlich >300mm² in 10nm antritt weiß man, welcher Ansatz erheblich effizienter ist. Gerade auch vor dem Hintergrund knapper Fertigungskapazitäten. Von den erheblich besseren Yields bei so einem Winzchip rede ich da noch gar nicht. Noch dazu ist das defacto Abfall von den Server-Chips.

[HOT]

Im Kontext von Enterprise CPUs gebe ich dir da auch absolut recht. Bei Client CPUs um 150mm² sehe ich aber ehrlich gesagt wenig Probleme. Wenn das nicht funktioniert ist der jeweilige Prozess praktisch für die Tonne. Selbst Apples M1 hat schon ~120mm² (und ist bis dahin eineinhalb Jahre alt). CPU und GPU Chiplets mit "externem" IMC in älterer Fertigung sind für Mobile suboptimal und ohne Lösungen wie EMIB sowieso. Auf Mobile sehe ich einfach den Fokus für die Zukunft denn eine APU ist auf Dauer zu wenig (U + H) und der Markt ist sehr viel größer als Desktop (-> Wachstum).
Die Kosten explodieren bei steigenden mm². 2 Chiplets mit 80mm² sind weit billiger als eines mit 150mm². Ian hat dazu ein Video gemacht und vorgerechnet, warum GPUs unfassbar weniger lukrativ sind als CPUs. Zen4 wird offenbar nur 67mm² groß. Da kannste locker noch nen 100mm² 6nm-IOD dranpacken und der ist immer noch deutlich billiger als ein 150mm²-Die in 5nm. Das ist für AMD eigentlich die einzig entscheidende Größe. Du musst alle Dies zu klein bekommen wie möglich, ohne Performance einzubüßen. Weniger Salvage, weniger kaputte Dies, weniger Kosten und vor allem mehr Synergien über verschiedene Märkte, bedeutet, insgesamt weniger Die-Entwicklung und das ist die zweite entscheidende Größe, denn so kann man bei gleichen Kosten die Produktpalette maximieren. Es wird bei allen Produkten so viel Chiplets geben wie geht. Bei APUs ist man schlichtweg noch nicht so weit, aber das wird kommen und bei GPUs wissen wir, dass es kommt.

[CrazyIvan]

@HOT
+1

Hach, spannende Zeiten sind das.

[LasterCluster]

Langfristig geht die Reise da auch sehr sicher hin (EMIB etc.). Das es schon bei Zen4 (Client) so sein wird glaube ich aber nicht. Enterprise CPUs sind das eine aber bis wir hunderte Millionen Client CPUs sehen werden dauerts noch. Deshalb bin ich auch nicht der Meinung das monolithische Designs schon das Prädikat "ausgestorben" bekommen sollten.

Monolithische Designs sterben bei den APUs ja auch nicht aus. AMD hat hier zZ 4 Linien

1. (H+U) neu: wie Renoir/Cezanne/Rembrandt
2. (H+U) alt: wie Lucienne(ex-Renoir)/Barcelo(ex-Cezanne)
3. 5-10 Watt: Van Gogh/Dragon Crest
4. 4 Watt: Pollock (2c Zen1, also Dali mit weniger TDP)

2+4 kann man schön für günstige Clientgeräte nutzen.

[Badesalz]

Das wird dabei ja nicht beiben, nach dem Foveros-Flop Lakefield wird man ja auch diese Technologien offenbar erst mal nicht weiter verfolgen, aber in Zukunft wird auch das wieder auftauchen.Überlege grad welchen Anteil denn Faveos an irgendeiner Art von Flop des Lakefields hatte?

[YfOrU]

Die Kosten explodieren bei steigenden mm². 2 Chiplets mit 80mm² sind weit billiger als eines mit 150mm². Ian hat dazu ein Video gemacht und vorgerechnet, warum GPUs unfassbar weniger lukrativ sind als CPUs.

Das stimmt auch - nur nicht bei 80 zu 150mm² denn das ergibt bei gleicher Defektrate auf 300mm beispielsweise 670 zu 333. Bei 300mm² sinds schon nur noch 139.

[HOT]

Überlege grad welchen Anteil denn Faveos an irgendeiner Art von Flop des Lakefields hatte?
Kosten. Darf man aber nicht falsch verstehen. Das war natürlich ein wirtschaftlicher Flop, sogar ein heftiger. Aber die Entwicklung hilft ja Intel trotzdem, das ist ja aufwendig und aufwändig gewesen, also musste man viele Ressourcen aufwenden und man hat ja viel Aufwand in der Optimierung der ganzen Geschichte gesteckt. Das wird sich bei zukünftigen Package-Entwicklungen und Chiplet-Designs gewiss auszahlen, dass man dieses Experiment gewagt hat. Man ist gewissermaßen an die Grenzen der Technologien gegangen und nimmt das mit, was man am besten und billgsten umsetzen kann. Das Ganze war einfach zu teuer für die OEMs für einen faktischen Atom-4-Kerner, deshalb war es ein Flop.

YfOrU
Du hast die Synergie vergessen. Das Chiplet muss nur einmal entwickelt werden und ist sehr billig zu produzieren, sogar in einem Prozess der noch nicht 100% ausoptimiert ist. Das Chiplet wird man ja bei Zen5 für APUs, CPUs und Server-CPUs verwenden können, also ein CPU-Chiplet für alle Märkte anstatt vieler verschiedener Dies.

[amdfanuwe]

Das Chiplet muss nur einmal entwickelt werden und ist sehr billig zu produzieren, sogar in einem Prozess der noch nicht 100% ausoptimiert ist.
Letztendlich zählen die Gesamtkosten für das Endprodukt. Und da kommt es auf die Menge an ob sich ein eigenes Design lohnt.
Ab einer gewissen Menge dürfte ein monolitischer optimierter Chip wirtschaftlicher sein als eine suboptimale Chipletlösung. Wobei Chiplets durchaus ihren Anwendungsbereich haben, bei denen sie unschlagbar sind z.B. 64 Core CPUs.

[LasterCluster]

Ab einer gewissen Menge dürfte ein monolitischer optimierter Chip wirtschaftlicher sein als eine suboptimale Chipletlösung


Vergiss nicht, dass man über ein Chipletdesign unterschiedliche Fertigungstechnologien einsetzen kann, was klare wirtschaftliche Vorteile (Kosten+Kapazitäten) bringt. Und dann kommen da noch die gesparten Entwicklungskosten durch die Gemeinschaftnutzung der Chiplets dazu. Ich würde es deswegen eher so sagen:

"Ab einer gewissen Menge dürfte eine optimierte Chipletlösung wirtschaftlicher sein als eine suboptimale Chipletlösung."

Also zB ein extra 1-Chiplet I/O-Die. Oder eins mit und eins ohne iGPU.

[amdfanuwe]

Deswegen sehen wir auch so viele verschiedene Chiplet Designs.

[HOT]

Letztendlich zählen die Gesamtkosten für das Endprodukt. Und da kommt es auf die Menge an ob sich ein eigenes Design lohnt.
Ab einer gewissen Menge dürfte ein monolitischer optimierter Chip wirtschaftlicher sein als eine suboptimale Chipletlösung. Wobei Chiplets durchaus ihren Anwendungsbereich haben, bei denen sie unschlagbar sind z.B. 64 Core CPUs.
Kurz: nein.
Dass es APUs noch gibt liegt einzig und allein am Stromsparmechanismus und Loadbalancing von CPU/IGP.

Deswegen sehen wir auch so viele verschiedene Chiplet Designs.

Wir stehen ganz am Anfang dieser Entwicklung. Monolithische APUs gibt es noch bis zur Phoenix-APU, also nach Raphael, aber schon Raphael wird in es in verschiedenen Konfigurationen geben, inclusive APUs für Desktop, geben. Die Phoenix APU mit Zen4 ist also 100% mobil, wird im Desktop schlichtweg nicht mehr gebraucht.

Desktop ab Zen4 -> 100% Chiplets
Server/WS/HEDT ab Zen2 -> 100% Chiplets
Mobil -> vermutlich ab Zen5 Chiplets
GPUs -> RDNA3 teilweise Chiplets, RDNA4 -> 100% Chiplets

Der nächste Schritt ist Chiplets mit einem aktvien Interposer zu kombinieren. Da wird Server ab Zen5 den Anfang machen mMn.

[LasterCluster]

Deswegen sehen wir auch so viele verschiedene Chiplet Designs.

Was soll denn dieser hingerotzte Satz? Es gibt schon mehrere. Epyc und so

[davidzo]

Im CPU Die macht eine iGPU eigentlich keinen Sinn, da dieser in den Servern weiterverwendet wird und da nur unnötig Fläche verbraucht, außer in Zukunft werden hier unterschiedliche Dice genutzt.

Muss man das? Man kann doch auch unterschiedliche DICE für Client und Server/hedt nehmen. In letzerem belegt die IGP doch nur unnötig diefläche.

Sehe ich genauso. Wobei es noch eine weitere Variante gibt mit der Intel über die Jahre ziemlich gut gefahren ist: https://www.computerbase.de/2020-08/intel-tiger-lake-cpu-willow-cove-xe-gpu/

CPU, GPU, IMC und 20-24 PCIe Lanes (evtl. mit TB4) in einen Chip. Für Mobile eine kleine SB (inkl. ein paar GPP Lanes) mit auf das Package und am Desktop eine größere auf das MB. Wären dann (Client) zwei Designs mit einmal mehr CPU Kernen und einmal fetterer GPU sowie zwei SBs.



Die Reste bekommt AMD auch über Epycs los und da ist die Marge noch viel höher. Die vielen Vorteile sehe ich in Zukunft nicht. Ein zusätzliches APU Design mit kleiner GPU und vielen CPU Kernen deckt einen größeren Markt ab als das (Desktop) IOD.
Nur skalieren AMDs GPUS sehr gut mit dem fertigungsverfahren, sogar besser als die CPUs. Dort nicht auf 5nm zu setzen ist einfach teurer wenn man sich den Preis pro Transistor anguckt.
Pro Transistor sind 7nm und 5nm nämlich trotzdem billiger als 12nm.
Aber Ja, der Umstand dass es RDNA2 ist, spricht schon ein bisschen dafür dass die Grafik in einem N7P DIE sitzt (neuer i/o DIE?), für den Prozess wurde die Architektur schließlich gebaut, wenn man 5nm wollte, würde man Navi3x nehmen.


Ich verstehe ehrlich gesagt einfach nicht, wie man darauf kommt, dass das Ganze jetzt wieder monolithisch werden soll. Zen2 hat bewiesen, dass das funktioniert, was vorher i.Ü. ganz viele stark bezweifelt haben - warum um alles in der Welt sollte man jetzt wieder auf die Lösung zurückgehen, die mehr kostet?

Tut sie nicht, eine 120mm2 8-kern CPU mit einfachem standard packaging in 5nm ist billiger und schlägt immer noch locker Intels 10nm Riege.


Zu allem Überfluss setzt auch noch Intel auf Chiplets bei SR.

Wow, ein 1600mm2 chip als Argument.
Wieso sind denn alderlake, jasperlake, rocketlake etc. alle nicht mit chiplets ausgestattet? Richtig, weil der markt es rechtfertigt hier ein eigenes die zu machen das vielleicht härter beim upbringing und debugging ist, aber in der massenfertigung einfach billiger.

@davidzo
Deine Einschätzung kann ich ehrlich gesagt überhaupt nicht teilen. Vor zwei Seiten hatte ich mich dazu schonmal ausgelassen inkl. Mockup eines ZEN 4 Epyc mit 96 Kernen, die via Info-LSI verbunden sind (siehe https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12656506&postcount=537)
Witzbold, ich hatte hier vor einem Jahr schon Info-LSI ins spiel gebracht, jetzt tu nicht so als wenn das etwas neues wäre.
Server und Client sind zwei verschiedene Welten. Wenn man da jeweils abgestimmte produkte für herausbringen kann, dann verringert das die Diesize und Aufwändigkeit in der Herstellung. Im Server braucht man chiplet, anders wären solche MonsterChips kaum zu handlen. Im Client dagegen gibt es einen Punkt wo die Chips unter den neueren Verfahren so klein werden dass sich die Aufteilung auf multiple chiplets einfach nicht mehr lohnt.

[HOT]

Wir werden ja sehen wohin das geht, aber ich garantiere dir, wir gehen nicht zurück zu monolithischen Dies. Ich würd ja sagen wir wetten, aber das verlierst du :D. Deinen 120mm²-Chip muss du separat entwickeln, Chiplets hast du schon.
Edit: Nein, ist falsch, du musst ja 2 Dies für AM5 dann entwickeln, einen mit 8 und einen mit 16 C - vergiss das. Chiplet und I/O-Die gibts dank Genoa ja schon. Du musst das also zusätzlich machen, das wird wohl kaum passieren. Die sind nie und nimmer monolithisch. Es wäre ein Rückschritt, das ist ja das was ich versuche die ganze Zeit zu erklären. Es hat aus Kostensicht nur Vorteile, Chiplets zu nutzen.


Es ist eben ein bisschen wie Klemmbausteine. Das Gesamtergebnis immer nur näherungsweise optisch perfekt, erfüllt aber seinen Zweck. Dafür sind die Teile quasi genormt und universell verwendbar. Der Zusammenbau ist halt das kritische.

[CrazyIvan]

@davidzo
Okay, let's agree to disagree :wink:

Ich würde jedenfalls nicht gegen HOT wetten. Und ja, Intel wird auch im Consumer Bereich auf diesen Zug aufspringen - sie nennen es nur lieber "Tile" anstatt "Chiplet", damit es nicht ganz so nach Nachahmung aussieht.

[YfOrU]

Edit: Nein, ist falsch, du musst ja 2 Dies für AM5 dann entwickeln, einen mit 8 und einen mit 16 C - vergiss das. Chiplet und I/O-Die gibts dank Genoa ja schon. Du musst das also zusätzlich machen, das wird wohl kaum passieren. Die sind nie und nimmer monolithisch. Es wäre ein Rückschritt, das ist ja das was ich versuche die ganze Zeit zu erklären. Es hat aus Kostensicht nur Vorteile, Chiplets zu nutzen.


Wenn AMD eine zusätzliche Mobile APU mit 16C und kleiner IGP bringt (analog zu Designs wie TGL-H) muss für AM5 überhaupt nichts entwickelt werden.

Das ist halt worum es eigentlich geht. In dem Moment in dem AMD Mobile ähnlich wie Intel adressiert ist das bisherige Chiplet Design im Client Desktop Bereich auf Basis der Enterprise Lösung überflüssig.

Mit zunehmenden Marktanteilen wird sich AMDs Portfolio zwangsläufig an Intels weiter angleichen. Also mehr Designs pro Segment um Lücken zu schließen. Auf längere Sicht wird sich damit Enterprise zusammen mit Xilinx auch ziemlich sicher ein Stück weit in eine eigene Richtung (R&D) verabschieden.

[Piefkee]

Der einzige Grund warum bei Mobile cpus noch keine chipletd verwendet werden ist Power (bits von Chiplet A nach B ) kostet Energie. Quelle: Lisa Su

[Nightspider]

Der Grund könnte irgendwann wegfallen, falls im IO-Teil eine GPU und bei Zen5 vielleicht sogar kleine CPU Kerne stecken.

[Piefkee]

Der Grund könnte irgendwann wegfallen, falls im IO-Teil eine GPU und bei Zen5 vielleicht sogar kleine CPU Kerne stecken.

Richtig aber da brauchst du das richtige Package was AMD zurzeit nicht nutzt aber sicherlich irgendwann...

[amdfanuwe]

Chiplet oder monolithisch ist keine Bauchsache. Da sitzen hoch qualifizierte Ingenieure bei AMD die nichts anderes machen als auszurechnen, welches Design wirtschaftlicher ist.

Auf IGP im I/O Die hatte ich auch mal gehofft. Lohnt sich für AMD bisher nicht. Höhere Kosten bei geringen Absatzmengen und der Kunde ist nicht bereit dafür einen Mehrpreis zu zahlen. Wem IGP reicht, wäre auch mit einer APU zufrieden. Dummerweise kam da letztes Jahr eine Halbleiterkriese dazwischen.

Bei Renoir und Cezanne hatte ich auch schon auf Chipletdesign spekuliert. Ist aber anscheinend nicht effizient genug.

Letztendlich entscheided das Designziel und die Produktionskosten darüber, ob es 3D, Chiplet oder eben monolithisch wird.

[KarlKastor]

Nein, ist falsch, du musst ja 2 Dies für AM5 dann entwickeln, einen mit 8 und einen mit 16 C - vergiss das. Chiplet und I/O-Die gibts dank Genoa ja schon.
Den 8 Kerner gibt's eh für mobile wozu nochmals einen extra?
Und Genoa IO-Die kommt dann auf dem Desktop? Ist klar.

[KarlKastor]

Der Grund könnte irgendwann wegfallen, falls im IO-Teil eine GPU und bei Zen5 vielleicht sogar kleine CPU Kerne stecken.
Warum sollte das wegfallen? Unter Last gibt's keinen Traffic? Das ist doch nicht nur im Idle relevant.

Und der ganze Haufen Compute im IO-Die macht keinen Sinn. Dann muss entweder der Prozess dafür ausgelegt sein, oder GPU und die kleinen Kerne laufen nicht sparsam.
Da kannste gleich noch die großen Kerne mit reinpacken und bist wieder beim monolithischen Design.

[HOT]

Den 8 Kerner gibt's eh für mobile wozu nochmals einen extra?
Und Genoa IO-Die kommt dann auf dem Desktop? Ist klar.

8 C für Desktop -> Raphael
8 C für Mobile -> Pheonix

Das ist nicht dasselbe Produkt.

amdfanuwe
Den IGP gibts ja ab Raphael als separates Chiplet. Wie gesagt hat das IOD von Raphael ja jetzt sehr wahrscheinlich die Option 3 Chiplets anzuschließen. Gibt also 1 oder 2 CCDs mit 72mm², das IOD mit 96mm² (1/4 von 384mm²) und dazu noch ein GFX-Chiplet.

https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12612502&postcount=451

GFX kommt definitiv nicht ins IOD, das ist wenn dann sowieso nur als separates Chiplet sinnvoll. Es wäre auch möglich das IGP-Chiplet mit nur einem WGP aber eben mit InfinityCache auszustatten, was der CPU weiterhin helfen würde wie bei Broadwell damals. Es würde also zusätzlich noch einen Performanceboost geben.
Je nach Produkt könnte man Zen4 mit 1 CCD, 2 CCD oder 1 CCD+GFX oder 2 CCD+GFX ausstatten, was eine große Palette an Produkten ergeben würde.

[KarlKastor]

8 C für Desktop -> Raphael
8 C für Mobile -> Pheonix

Das ist nicht dasselbe Produkt.

Ach was. Ist halt wie Vermeer und Cezanne.
Wo sollen da jetzt zwei Chipentwicklungen mehr sein?
Ich weiß nicht wo du hier den Genoa IO-Die einsetzen willst. Ist doch komplett unwahrscheinlich.

Und was soll denn deiner Meinung nach der Unterschied zwischen den beiden sein, wenn Phoenix nicht monolithisch ist?

[HOT]

Jo Raphael 1 oder 2 CCDs und Pheonix monolithisch. Ich glaub wir haben aneinander vorbeigeschrieben ;).

[Badesalz]

Kosten. Darf man aber nicht falsch verstehen. Das war natürlich ein wirtschaftlicher Flop, sogar ein heftiger.An sich war dieses Projekt reine Machbarkeitsstudie, weche man aber bisschen unter die Leute bringen konnte. Ich denke die haben sonst auch mit nichts anderem gerechnet.
Flop ist etwas wovon man sich als Hersteller viel mehr verspricht :wink:

@all
Meint ihr das jetzt so, daß mit 5nm CCD, der IOD nicht auf 7nm kommen muss (sollte)? Oder hab ich das falsch verstanden davor?

[amdfanuwe]

Je nach Produkt könnte man Zen4 mit 1 CCD, 2 CCD oder 1 CCD+GFX oder 2 CCD+GFX ausstatten, was eine große Palette an Produkten ergeben würde.
Welche TDP und GPU Leistungsklasse soll das Haben?
Welchen Aufpreis kann AMD für die GFX verlangen?
Machen kann man viel, aber mach mal ein stimmiges Bild daraus.
Wenn ich mir 12 oder 16 Kerne leiste, leiste ich mir auch eine ordentliche GPU.
Wenn die GFX keine halbwegs brauchbare FHD Leistung abliefert, ist auch der 1CCD + GFX uninteressant für Gamer. Außer der Aufpreis gegenüber 1CCD alone ist so gering, dass man das als Reserve mitnimmt. Dann verdient AMD aber nichts am GFX und könnte es auch gleich seinlassen. Zieht nur die Gewinnmarge runter.

[KarlKastor]

Das Problem bleibt halt Kühlung und vor allem Speicherbandbreite. Das limitiert ja die Performance der GPU massiv. Selbst mit ordentlich Infinity Cache dürfte da nicht all zu viel bei rum kommen.
Was ist so der Markt? Eine kleine GPU rein für Office dagegen wäre schön nicht verkehrt.

[Zossel]

Wem IGP reicht, wäre auch mit einer APU zufrieden.

Es gibt nicht nur Zocker.

[amdfanuwe]

Eine kleine GPU rein für Office dagegen wäre schön nicht verkehrt.
Da reicht auch eine alte 4 Kern APU schon aus.

[mboeller]

Und noch was zu Chiplets: N3 ist so teuer, du wirst ohne Chiplets überhaupt nicht sinnvoll arbeiten können damit. Darum gibt es ja die Chiplets, die ermöglichen AMD kosteneffizientes Arbeiten mit diesen extrem teuren Prozessen

den IMHO wichtigsten Vorteil hast du vergessen: time-to-market!

edit (jetzt habe ich endlich den Link gefunden):
https://www.anandtech.com/show/16021/intel-moving-to-chiplets-client-20-for-7nm

https://images.anandtech.com/doci/16021/Section%208%20%2820%29.jpg

von 4 auf 1 Jahr Entwicklungszeit

[mboeller]

CPU und GPU Chiplets mit "externem" IMC in älterer Fertigung sind für Mobile suboptimal und ohne Lösungen wie EMIB sowieso.

dafür gibt es das hier:
https://www.anandtech.com/show/16051/3dfabric-the-home-for-tsmc-2-5d-and-3d-stacking-roadmap

update:
https://www.anandtech.com/show/16031/tsmcs-version-of-emib-lsi-3dfabric
InFo/LSI sollte in Q1/21 qualifiziert worden sein.

[robbitop]

Richtig aber da brauchst du das richtige Package was AMD zurzeit nicht nutzt aber sicherlich irgendwann...
Sehe ich auch so. Mit TSMCs EMIB-Äquivalent (InfoLSI) kostet die Datenübertragung nur noch ein Bruchteil. Mit Stacking ist es ebenso.

In der Hinsicht wird sich die nächsten Jahre auf dem Massemarkt viel tun. Chiplets auf einem konventionellen Substrat sind nur der Anfang.

[Cyberfries]

Eine GPU in Zen4 macht doch nur Sinn wenn sie auf demselben Silicon wie die CPU oder das SI ist:.....Es wird eine minimal-GPU die für OEM-Zwecke ausreicht, .... Der DIE für eine solche GPU alleine wäre viel zu klein ...

Jopp, stimme zu. Die naheliegendste Lösung ist die GPU ins IO-Die zu integrieren.

Was auch sehr viel Charme hätte, wäre die Möglichkeit eine APU wie Renoir/Cezanne um Chiplets zu erweitern.
So ließen sich die Vorteile des effizienteren Monolithen mit der Modularität des Chiplet-Designs verbinden.

[KarlKastor]

Da reicht auch eine alte 4 Kern APU schon aus.

Da haben wir wohl eine stark unterschiedliche Definition von Office.
Es gibt viele Anwendungsgebiete wo viel CPU Leistung benötigt wird, aber wenig bis gar keine GPU Leistung. Zugegeben ist mit Renoir die APU auch ziemlich leistungsfähig geworden, aber trotzdem gibt es noch Szenarien wo AMD mit externer GPU einen Kistennachteil hat.

Bei dem Bedarf einer leistungsfähigen GPU stellt sich die Frage ob dann ein GPU Chiplet (ohne HBM) dann ausreichend ist oder nicht eh gleich eine mehrere 100W starke Grafikkarte benötigt wird.

Ich sehe nicht viel Bedarf an mittelstarker GPU in der CPU integriert.

[HOT]

Jopp, stimme zu. Die naheliegendste Lösung ist die GPU ins IO-Die zu integrieren.

Was auch sehr viel Charme hätte, wäre die Möglichkeit eine APU wie Renoir/Cezanne um Chiplets zu erweitern.
So ließen sich die Vorteile des effizienteren Monolithen mit der Modularität des Chiplet-Designs verbinden.
Das ergibt keinen Sinn, wenn das IOD sowieso 3 Ports hat. Das wird ja wieder 1/4 des IOD von Genoa sein.

[Mangel76]

Welche TDP und GPU Leistungsklasse soll das Haben?
Welchen Aufpreis kann AMD für die GFX verlangen?
Machen kann man viel, aber mach mal ein stimmiges Bild daraus.
Wenn ich mir 12 oder 16 Kerne leiste, leiste ich mir auch eine ordentliche GPU.
Wenn die GFX keine halbwegs brauchbare FHD Leistung abliefert, ist auch der 1CCD + GFX uninteressant für Gamer. Außer der Aufpreis gegenüber 1CCD alone ist so gering, dass man das als Reserve mitnimmt. Dann verdient AMD aber nichts am GFX und könnte es auch gleich seinlassen. Zieht nur die Gewinnmarge runter.

Eine integrierte Grafik würde für AMD aber das Tor zu den OEM weit aufstoßen. Für die wäre der Verzicht auf eine extra Grafikkarte sicher ein starkes Argument, mehr Ryzen zu verbauen. Gerade für den ganzen Business-Bereich und angesichts der aktuellen Marktsituation wäre das ein sehr entscheidender Vorteil!

[amdfanuwe]

Eine integrierte Grafik würde für AMD aber das Tor zu den OEM weit aufstoßen.
Dafür gibt es APU

[amdfanuwe]

Da haben wir wohl eine stark unterschiedliche Definition von Office.
...wo AMD mit externer GPU einen Kistennachteil hat.

Scheint mir auch so. Die letzten zehn Jahre wurde in den Firmen, in denen ich unterwegs war, ausschließlich Laptops dafür verwendet.
Als Programmierer hatte ich auch darunter zu leiden. Macht nähmlich keinen Spaß auf einer 4 Core Maschine 3 VMs laufen lassen zu müssen.
Aber im Desktop gabs da damals ja auch nichts besseres.

Edit: Renoir hat es auch in ein paar Kisten geschafft. https://geizhals.de/?cat=sysdiv&xf=6764_AMD%7E6770_Ryzen+4000%7E6770_Ryzen+PRO+4000
Renoir war einfach zu gut und AMD hat die Nachfrage, verschärft durch Corona, unterschätzt.
Sonst hätten wir den auch im DIY gesehen.

[Badesalz]

Da haben wir wohl eine stark unterschiedliche Definition von Office.
Es gibt viele Anwendungsgebiete wo viel CPU Leistung benötigt wird, aber wenig bis gar keine GPU Leistung.Ich kenn ehrlich gesagt keine, wo der obligatorische Dell Laptop der letzten 4 Jahre da Probleme mit irgendetwas hätte. Sonst würde ich das schon mitbekommen...

Klar haben wir auch Labor und Entwicklung wo Leute an mal mehr mal weniger dicken Workstations sitzen und gar auch einige die mit Photoshop rumfuchteln, das ist aber dann nicht mehr "Office". Auch eine Umgebung mit mehreren VMs ist für mich kein Office.

Ja ich weiß, alle sitzen irgendwie in einem "Büro" ;) aber ein Office-PC ist weiterhin Mail, Text, Kalkulation und Datenbank (SAP usw.) Und aktuell Videokonferenzen. Für die reichen die Kisten aber auch schon.

[Cyberfries]

Das ergibt keinen Sinn, wenn das IOD sowieso 3 Ports hat. Das wird ja wieder 1/4 des IOD von Genoa sein.

Nach einer Quelle für diese Behauptung muss ich ja wohl kaum fragen.
Das Matisse (https://www.flickr.com/photos/130561288@N04/48319202011/in/album-72157715069715602/)-IOD ist nicht tatsächlich 1/4 von Rome (https://www.flickr.com/photos/130561288@N04/49138785968/in/album-72157715067973156/). Genoa hat zudem ein 12-channel SI, das zu Vierteln wäre sehr unpraktisch.
Dazu gelten weiterhin die genannten Gründe gegen ein eigenes GPU-Die.

[basix]

3 Ports würden es ermöglichen, auf 24C zu gehen für die Top End SKUs und 8-16C + GPU für andere SKUs. Auch 2x GPU und 8C ("High End APU") wären denkbar. Nicht ganz doof, vor allem da die monolithischen APUs bei 8C und einer relativ schlanken GPU bleiben sollen. Und man könnte die monolithische APU Schiene komplett von den Desktop Sockeln lösen, was allenfalls ein paar weitere Designfreiheiten zulässt.

Was halt etwas ungünstig ist: Die GPU wäre schon relativ gross. Mit 50-70mm2 muss man vermutlich rechnen. Es sind ja nicht nur die CUs und Shader Arrays, sondern auch die ganzen Video Engines und Display-Anschlüsse sind bei einer GPU dabei.

Was auch sehr viel Charme hätte, wäre die Möglichkeit eine APU wie Renoir/Cezanne um Chiplets zu erweitern.
So ließen sich die Vorteile des effizienteren Monolithen mit der Modularität des Chiplet-Designs verbinden.

Ja, das wäre auch attraktiv. Die APUs haben aber oft deutlich weniger PCIe Lanes. Hier müsste man das Design eher in Richtung Desktop auslegen.

[KarlKastor]

HBM gleich mit in das Package oder wie sollen da 2 GPUs+CPU versorgt werden?
Man kann den IO-Die auch nicht aufblähen. Es werden nicht nur high-end CPUs verkauft. Wenn dann alle einen überfetten IO Part mitschleifen hilft das nicht. Vor allem wenn du die 8C APU auch noch mobile only machen willst.

[HOT]

Nach einer Quelle für diese Behauptung muss ich ja wohl kaum fragen.
Das Matisse (https://www.flickr.com/photos/130561288@N04/48319202011/in/album-72157715069715602/)-IOD ist nicht tatsächlich 1/4 von Rome (https://www.flickr.com/photos/130561288@N04/49138785968/in/album-72157715067973156/). Genoa hat zudem ein 12-channel SI, das zu Vierteln wäre sehr unpraktisch.
Dazu gelten weiterhin die genannten Gründe gegen ein eigenes GPU-Die.
Du sagst es ja selber, es ist nicht exakt so. Ein Speichercontroller wird dann eben weggelassen, dennoch wird das Genoa IOD als Grundlage dienen. Es ergibt einfach 0 Sinn, Grafik da hineinzubasteln, wenn das als separates Chipet geht. Irgendwie scheint das enorm schwer zu verstehen zu sein, dass Chiplets nur Vorteile bieten, siehe
https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12670270&postcount=601
Es wird keine monolithischen Dies mehr geben, wo auch Chiplets gehen, die Sache ist ganz einfach.


basix
Wenn man noch InfinityCache verbaut wären sogar mehr WGPs möglich, das würde die Bandbreitenproblematik ja komplett entschärfen.


HBM ist da mMn gar nicht nötig für ne APU, InfinityCache wäre die deutlich bessere Lösung, zumal die CPU davon auch noch profitieren kann als L4$.
Aber wenn man Grafikchips direkt mit Interposer verbauen muss wegen Chiplets wäre es blöde nicht HBM mit einzusetzen.


Es wäre meinetwegen denkbar:

7950X -> 3 CCD + IOD -> 24 Kerne
7900X -> 2 CCD + IOD -> 16 Kerne
7900G -> 2 CCD + IOD + 1 GFX -> 16 Kerne + IGP
7800X -> 2 CCD + IOD -> 12 Kerne
7800G -> 2 CCD + IOD + 1 GFX -> 12 Kerne + IGP
7700X -> 1 CCD + IOD -> 8 Kerne
7700G -> 1 CCD + IOD + 1 GFX -> 8 Kerne + IGP
usw.

oder, falls man InfinityCache mit verbaut im IGP-Chiplet:

7950X -> 3 CCD + IOD -> 24 Kerne
7900X -> 2 CCD + IOD + 1 GFX -> 16 Kerne + L4$
7900G -> 2 CCD + IOD + 1 GFX -> 16 Kerne + IGP + L4$
7800X -> 2 CCD + IOD + 1 GFX -> 12 Kerne + L4$
7800G -> 2 CCD + IOD + 1 GFX -> 12 Kerne + IGP + L4$
7700X -> 1 CCD + IOD + 1 GFX -> 8 Kerne + L4$
7700G -> 1 CCD + IOD + 1 GFX -> 8 Kerne + IGP + L4$
usw.

[Savay]

Für die reichen die Kisten aber auch schon.

Nö.
Intel Gen9 24EU GT2 ist bei uns damit maßlos (und damit meine ich tatsächlich maßlos!) überfordert. (CPU und GPU Last spiked regelmäßig an die 100%.)
Auch wenn hier immer wieder behauptet wird, für ein wenig Office würde das alles ja irgendwie reichen.
Ehrlich gesagt sehe ich das überhaupt nicht (mehr) so...höchstens auf einem privaten und eher nackten System ohne die ganzen unumgänglichen Tools die in Unternehmen teilweise laufen.

In unserer W10 Softwareumgebung mit Verschlüsselung, VPN, Repository und Co. ist selbst für WebEx und Jabber m.E. alles unterhalb einer 32EU Gen12 eine absolute Zumutung sondergleichen!

Spätestens sobald dann mehr als ein profanes FHD Panel dran hängt und du ein größeres PDF in Form eines Schaltplans oder Anlagenschemas öffnen willst, kannst du das nahezu knicken mit den bisher üblichen GPUs in der Leistungsregionen einer GT2.
Da kannst du dem System beim Rendern der einzelnen Pixel und Elemente dann irgendwann zusehen und nebenher quasi mitzählen. (spätestens in UHD) :ulol:
Und ich spreche da wirklich nicht von irgendwelchen CAD Tools und Co.

Da müsste für etwas Zukunftssicherheit m.E. schon in etwa soviel "oompf" rein wie mit den bisherigen Vega6.
(Was ja nicht zwingend unmöglich ist, so groß ist die ja in 7nm auch nicht mehr, selbst wenn es dann eine 3-4CU RDNA2 Lösung würde!)

[Cyberfries]

Ein Speichercontroller wird dann eben weggelassen, dennoch wird das Genoa IOD als Grundlage dienen.

Wenn die einzelnen Elemente umgruppiere und in ihrer Menge und Ausführung verändere,
dann ist es eben nicht dasselbe. Man bedient sich aus demselben Baukasten, das tun die APUs aber auch.
Wenn schon der Speichercontroller rausfliegt, warum sollte dann der dritte Port drinbleiben?

Irgendwie scheint das enorm schwer zu verstehen zu sein, dass Chiplets nur Vorteile bieten, siehe
https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12670270&postcount=601

Man sollte seine Links auch lesen, da stehen z.B. diese 3 Nachteile:

"As always, there is some trade-off between chiplet size and complexity of actually putting them together in a multi-die arrangement.
Any communications between chiplets costs more power than a monolithic interpretation, and usually offer higher latency."

Bezüglich Komplexität des Zusammenbaus: Ein GPU-Chiplet für Office, da reichen 30mm², nicht mal die Hälfte des CCD.
Genoa spart einiges an Fläche, ein IOD mit GPU sollte ähnliche groß sein wie das bisherige - wenn da nicht noch Überraschungen warten.

Es wäre meinetwegen denkbar:
7950X -> 3 CCD + IOD -> 24 Kerne

Es ist bereits bekannt, dass Zen 4 die Kernzahl nicht weiter steigert, es bleibt bei 16 Kernern.
Was ebenfalls gegen die 1/4 von Genoa-Theorie spricht.

[Brillus]

Ich kenn ehrlich gesagt keine, wo der obligatorische Dell Laptop der letzten 4 Jahre da Probleme mit irgendetwas hätte. Sonst würde ich das schon mitbekommen...

Klar haben wir auch Labor und Entwicklung wo Leute an mal mehr mal weniger dicken Workstations sitzen und gar auch einige die mit Photoshop rumfuchteln, das ist aber dann nicht mehr "Office". Auch eine Umgebung mit mehreren VMs ist für mich kein Office.

Ja ich weiß, alle sitzen irgendwie in einem "Büro" ;) aber ein Office-PC ist weiterhin Mail, Text, Kalkulation und Datenbank (SAP usw.) Und aktuell Videokonferenzen. Für die reichen die Kisten aber auch schon.
Unterschätz mal nicht was Videokonferenz mit 30+ Teilnehmer braucht. Vor allem wenn dann noch weitere Coop Tools hinzukommen. Da haben wir in unserer Letzten großen einige gehabt wo 1-2 Jahre Laptop hart an der Grenze waren.

[Badesalz]

Dann weiß ich nicht was ihr da für Gezauber veranstaltet. Bei uns läuft sauber und das hat es auch so zu tun, weil hier Laptops noch als solche genutzt werden. Dann geht es nicht nur um ausreichend schnell, sondern auch um die Last auf dem Akku.

Für Office sitzt ich selbst an einem 4 Jahre alten Dell und kann ganz normal meinen Kram erledigen.

edit:
Ja gut. 30 Teilnehmer hab ich jetzt nicht. Hat in der Sars2-Zeit aber auch kaum jemand bei uns, weil sonst wäre der Run auf neuere Geräte halt spürbar. Ist er aber nicht.

[Nightspider]

Es ist bereits bekannt, dass Zen 4 die Kernzahl nicht weiter steigert, es bleibt bei 16 Kernern.

Genoa bekommt 50% mehr Kerne. Your argument is invalid. ;)

[davidzo]

Für Office sitzt ich selbst an einem 4 Jahre alten Dell und kann ganz normal meinen Kram erledigen.

edit:
Ja gut. 30 Teilnehmer hab ich jetzt nicht. Hat in der Sars2-Zeit aber auch kaum jemand bei uns, weil sonst wäre der Run auf neuere Geräte halt spürbar. Ist er aber nicht.

Eben und Homeoffice wird nicht wieder weggehen nach der pandemie, dafür sind die vorteile auf beiden Seiten zu groß.
Gutes Videoconferencing benötigt einiges an Power für Realtime Audio filtering und dass schnellere GPU kerne viel besseres background removal schaffen (siehe apple) ist jetzt auch kein Geheimnis.
Da aber der 2D Teil vom Desktop sowieso eher CPUbound ist bei windows, sehe ich Abseits von Codecs und ein wenig AI-Leistung wenig bedarf für schnelle 3dgrafik im Büroumfeld.



Bezüglich Komplexität des Zusammenbaus: Ein GPU-Chiplet für Office, da reichen 30mm², nicht mal die Hälfte des CCD.



Exakt das habe ich auch geschätzt. Und bei 30mm2 lohnt sich doch überhaupt kein eigenes DIE mehr. Da haben doch die Schnittbreiten bald soviel Waferanteil wie die Chips selber.
Wie will man bei so wenig Fläche da den high bandwith interconnect / fabric unterbringen?
Was man auch nicht vergessen sollte: Auch 3d stacking verbraucht Fläche. TSVs gehen durch die Chiplayer und verkomplizieren das Routing.

Entweder die GPU geht mit auf den CCD oder auf den i/o die. Einen extra Chip wird es nicht geben, das macht bei einer Minimal-GPU keinen Sinn, die ist zu klein als dass sich der verschnitt, extra packaging und power lohnen würden. Ein extra GPU Die macht nur Sinn wenn der etwas fetter wird als eine Office Grafik und auch CPUs ohne den GPU Die angeoten werden. Aber danach sieht die Roadmap nicht aus, die Grafik bei Raphael ist nicht optional, sondern immer dabei.



Genoa spart einiges an Fläche, ein IOD mit GPU sollte ähnliche groß sein wie das bisherige - wenn da nicht noch Überraschungen warten.
kann ich mir auch vorstellen, dann aber das IOD in N7P. Oder da kommt nochmal was in dem totgeglaubten 12FDX, das hat immerhin biszu 44MTx/mm2 density, also gar nicht weit weg von N7P. Wieder in GF 14/12LP wird bei dem Größenzuwachs durch GPU und DDR5/PCIe5 aber eher unwahrscheinlich.



Es ist bereits bekannt, dass Zen 4 die Kernzahl nicht weiter steigert, es bleibt bei 16 Kernern.
Was ebenfalls gegen die 1/4 von Genoa-Theorie spricht.

Ja, das ist der interessante Teil. Sind denn die vermuteten 12 Kerne pro DIE denn für Genua gesichert, oder kriegen wir einfach mehr DIEs?

den IMHO wichtigsten Vorteil hast du vergessen: time-to-market!

edit (jetzt habe ich endlich den Link gefunden):
https://www.anandtech.com/show/16021/intel-moving-to-chiplets-client-20-for-7nm

https://images.anandtech.com/doci/16021/Section%208%20%2820%29.jpg

von 4 auf 1 Jahr Entwicklungszeit
Das ist eine Folie aus der Prese zu Intel Ponte Vecchio bzw. Intel XE-HPC und HP.
Dir ist schon klar dass sich das auf 1500mm2 Chipkonstrukte bezieht wie ponte vecchio und Sapphire rapids, die gigantische siliconmengen auf neue interconnects, embedded dram, HBM etc. verschwenden, welche tatsächlich in spezialverfahren besser laufen.
Das ist überhaupt nicht vergleichbar mit 120 oder 150mm mainstream chips die auch in bulk wunderbar funktionieren.

Außerdem hat AMD bereits einen Vorteil bei time to market, man ist 1-2 Generationen vor Intel dran. Was AMD jetzt mit den gewonnenen Marktanteilen machen wird ist Konsolidierung um den ASP nach oben zu treiben.
Dabei wird man nicht umhin kommen mehr spezialiserte Chips für die einzelnen Märkten anzubieten um insgesamt an Wafern zu sparen. Genau wie NVidia üblicherweise die doppelte Anzahl an Chips auflegt um den markt feingranular zu bedienen, wird AMD versuchen in Zukunft weniger redundantes und teildeaktiviertes Silizium zu produzieren und stattdessen bei den designs mehr in die breite gehen.

[davidzo]

Genoa bekommt 50% mehr Kerne. Your argument is invalid. ;)

Ich glaube du hast ihn missverstanden. Es geht darum dass der Desktop weiterhin 8 und 16 Kerne bekommt. 12Kern Chiplets gibt es also zumindest für den Desktop nicht.

[Voodoo6000]

Also theoretisch könnte AMD mehr als zwei Chiplets verbauen.(wird aber nicht passieren)

[Badesalz]

Gutes Videoconferencing benötigt einiges an Power für Realtime Audio filtering und dass schnellere GPU kerne viel besseres background removal schaffen (siehe apple) ist jetzt auch kein Geheimnis.Also, immernoch nicht. Ich rede ja vom JETZT und nicht von 2019...

Ich selbst fuchtel an einem i5-6300U :usweet: Laptop mit 8GB rum. Ich muss das nicht, wenn mich was nervt. Ich hab Zugang zu sozusagen allem. Ich könnte meins auch auf 17" Precision 7550 oder auch auf einer 7920T machen :usweet: Ich wüsste nur nicht weswegen...

[aufkrawall]

Eben und Homeoffice wird nicht wieder weggehen nach der pandemie, dafür sind die vorteile auf beiden Seiten zu groß.
Gutes Videoconferencing benötigt einiges an Power für Realtime Audio filtering und dass schnellere GPU kerne viel besseres background removal schaffen (siehe apple) ist jetzt auch kein Geheimnis.
Da aber der 2D Teil vom Desktop sowieso eher CPUbound ist bei windows, sehe ich Abseits von Codecs und ein wenig AI-Leistung wenig bedarf für schnelle 3dgrafik im Büroumfeld.

Das ist sowieso CPU-bound, weil z.B. der Zoom-Client offenbar überhaupt kein Hardware En- und Decoding nutzt (Edit: Ok, gibt es in den erweiterten Optionen). :freak:
Sollte aber schon für 4C Renoir auch mit vielen Teilnehmern kein Problem sein, ist schließlich niedrige Bitrate mit extrem niedriger Komplexität. Bei CPU-Audio-Filtern könnte es eine Menge Optimierungspotenzial auf der Software-Seite geben. Ich wüsste jetzt nicht, dass etwa RNNoise in Mumble nennenswerte CPU-Last erzeugen würde.

[Zossel]

Als Programmierer hatte ich auch darunter zu leiden. Macht nähmlich keinen Spaß auf einer 4 Core Maschine 3 VMs laufen lassen zu müssen.

Eigentlich fehlt es VMs fast immer an RAM und nicht an Cores, und wenns zu swappen anfängt wird es richtig ätzend auch wenn man viel Cores hat.

[Skysnake]

Ja, die Erfahrung habe ich auch öfters gemacht. Wobei es nicht mal VMs sein müssen. Browser und noch der ganze Audit und Security Kram dazu und 8 GB Ram sind schneller voll als man schauen kann. Mit 16GB geht dann richtig mehr. Selbst mit nur 2/4 Cores/Threads.

Meist renne ich da mit 20-70% CPU Rum. Ne NVMe drunter hilft sicherlich auch etwas. Trotzdem kommt es zu Hängern beim Start bzw Wechsel innerhalb von manchen Anwendungen. Das hängt aber nur an den drecks integerity/compliance Anwendungen.

[basix]

HBM gleich mit in das Package oder wie sollen da 2 GPUs+CPU versorgt werden?
Man kann den IO-Die auch nicht aufblähen. Es werden nicht nur high-end CPUs verkauft. Wenn dann alle einen überfetten IO Part mitschleifen hilft das nicht. Vor allem wenn du die 8C APU auch noch mobile only machen willst.

Schon mal was von Infinity Cache gehört? ;)

Und IO kommt fast nichts dazu, nur ein einzelner xGMI Port. Das wars. GPU IO kommt ins GPU Chiplet.

Bezüglich Komplexität des Zusammenbaus: Ein GPU-Chiplet für Office, da reichen 30mm², nicht mal die Hälfte des CCD.
Genoa spart einiges an Fläche, ein IOD mit GPU sollte ähnliche groß sein wie das bisherige - wenn da nicht noch Überraschungen warten.

Ihr vergesst bei den 30mm², dass die GPU auch noch Display IO sowie Video Decoder/Encoder usw. benötigt. 30mm² ist definitv zu wenig. Vor allem, wenn das IOD noch in 12LP+ kommen sollte. Macht aus meiner Sicht keinen Sinn im IOD. Als Chiplet schon eher.

Ja, das ist der interessante Teil. Sind denn die vermuteten 12 Kerne pro DIE denn für Genua gesichert, oder kriegen wir einfach mehr DIEs?

Bis anhin hiess es immer 8C pro Chiplet und 12 Chiplets.

[KarlKastor]

Schon mal was von Infinity Cache gehört? ;)

Kann auch keine Wunder vollbringen. Du willlst mit dem 128 bit DDR5 Interface die CPU-kerne und zwei GPUs füttern.
Wobei die TDP noch viel eher limitiert. Zwei GPUs machen einfach wenig Sinn.

Das andere Zitat, welches du mir unterjubeln willst, habe ich nicht getätigt.

[Brillus]

Also ich würde ein Mini GPU im IO-Die erwarten 2-4CU, Display interface + De-/Encoder. Einfach nur für normale Desktop. Wer mehr GPU braucht gibt es die richtigen APUs (vor allem mobile). Und du 16C + dickere GPU brauchst, bist du schon in einem Formfaktor wo dann auch dedizerte GPU hast, 16C + dicke GPU gibts nicht in den 45w typisch für Laptop.

[amdfanuwe]

Woran scheiterte eigentlich Kaby Lake-G?

Vielleicht nimmt AMD das Konzept wieder auf, nur eben für Desktop.
Im Desktop nutzt AMD bis zu 105W TDP aus. Der 8 Core läuft damit nahe seinem Maximum, bei 12 und 16 Core muß man mit dem Takt schon runter.

Mit ZEN4 in 5nm dürfte sich das ändern. Der 8 Core könnte mit 65W schon nahe seinem Maximum agieren, der 16 Core agiert dann optimal bei 105W.

Um die TDP Reserve und den vorhandenen Platz bei dem 8 Core Chip zu nutzen, könnte AMD da eine kleine GPU unterbringen.
Mit 40-50W TDP, 6nm RDNA2 , eigenem V-RAM ( muß kein HBM sein, POP Memmory wie in Smartphones oder bei Intels Foveros ist ja auch denkbar) sollte AMD einen guten Chip mit FHD Leistung hinbekommen.

Diese GPU könnte auch als kleine FHD Mobile GPU zum Einsatz kommen.

Raphael mit akzeptabler FHD Leistung (~5500XT) könnte für E-Sports, für die Kistenschieber in günstigen "Gaming PCs" verbaut, für den weniger anspruchsvollen Gamer ( muß nicht immer RT, VR und 4K sein ) doch interessant sein, wenn der Preis stimmt.

Also, entweder minimale GPU im IO-Die oder AMD nutzt die durch 5nm frei gewordene TDP und den vorhandenen Platz bei 6 und 8 Core CPUs aus um dort eine leistungsfähige GPU unterzubringen.

Chiplet oder HBM ist nicht notwendig, praktisch eine 6300/7300 on Chip.
Wer weniger Gamingleistung braucht, kann auf eine günstigere APU zurückgreifen.

Das Portfolio könnte ich mir so vorstellen:
4, 6 Core APU Cezanne
6, 8 Core + GPU Raphael
8, 12, 16 Core Raphael

Natürlich sind weitere Varianten möglich. AMD rechnet sich schon aus, wie sie am meisten verdienen können.

[Zossel]

Ja, die Erfahrung habe ich auch öfters gemacht. Wobei es nicht mal VMs sein müssen. Browser und noch der ganze Audit und Security Kram dazu und 8 GB Ram sind schneller voll als man schauen kann. Mit 16GB geht dann richtig mehr. Selbst mit nur 2/4 Cores/Threads.

Das hängt aber nur an den drecks integerity/compliance Anwendungen.

Immerhin kein RDP over Citrix over Citrix ......

[KarlKastor]

@amdfanuwe
Der Vorteil von Kabylake-G war der Formfaktor.
Im Desktop ist der ja weniger relevant. Das Teil wäre ein absolutes Nischenprodukt.
Nachteil war wohl vor allem der Preis.

PoP ist ja bei 105 W TDP nicht so einfach möglich wie bei mobile SoC.
Und aufwändige 3D packaging Optionen sind eben einfach teuer.
Möglich wäre es, aber der Markt viel zu klein, als das es lohnen würde.

[YfOrU]

Du sagst es ja selber, es ist nicht exakt so. Ein Speichercontroller wird dann eben weggelassen, dennoch wird das Genoa IOD als Grundlage dienen. Es ergibt einfach 0 Sinn, Grafik da hineinzubasteln, wenn das als separates Chipet geht. Irgendwie scheint das enorm schwer zu verstehen zu sein, dass Chiplets nur Vorteile bieten, siehe
...


Sollte AMD wieder ein Chiplet Design wählen muss die Grundlage (IOD) nicht zwangsläufig Genoa sein denn Rembrandt sitzt praktisch auf der gleichen Plattform. Bezogen auf die intern notwendigen Bandbreiten und Powermanagement dürfte die IP insgesamt auch näher an den Anforderungen liegen.

[CrazyIvan]

Und bei 30mm2 lohnt sich doch überhaupt kein eigenes DIE mehr. Da haben doch die Schnittbreiten bald soviel Waferanteil wie die Chips selber.
Wie will man bei so wenig Fläche da den high bandwith interconnect / fabric unterbringen?
Was man auch nicht vergessen sollte: Auch 3d stacking verbraucht Fläche. TSVs gehen durch die Chiplayer und verkomplizieren das Routing.

Sicherlich gibt es eine Grenze nach unten. Die Wahrscheinlichkeit, dass ein so kleiner Block ausgelagert wird, ist eher gering - die Integration ins IOD würde da schon mehr Sinn machen. Salvaged IODs könnte man wenigstens noch in SKUs ohne iGPU verwenden.
Trotzdem noch zwei Anmerkungen: Die Kontaktierung bei einer Verbindung zweier Stück Silizium ist deutlich dichter, als bei Silizium zu PCB. Und TSVs sind zumindest bei EMIB nicht notwendig. Da Brücke und Chiplet sich nur teilweise überlappen, kann die Stromversorgung über den nicht überlappenden Bereich erfolgen.
Siehe bspw. https://semiwiki.com/semiconductor-manufacturers/intel/298674-intels-emib-packaging-technology-a-deep-dive/

[Leonidas]

Woran scheiterte eigentlich Kaby Lake-G?

Intel dachte, für Spitzen-iGPU könnte man auch Spitzen-Preise nehmen. Die gibt es aber nur für Spitzen-dGPU.

[HPVD]

EPYC Roadmap und gute Übersichtstabelle im Vergleich zu Vorgängergenerationen:
edit Link zur ursprünglichen Quelle https://videocardz.com/newz/amd-embedded-roadmap-for-2020-2023-lists-zen4-epyc-with-64-cores

[mboeller]

EPYC Roadmap und gute Übersichtstabelle im Vergleich zu Vorgängergenerationen:
edit Link zur ursprünglichen Quelle https://videocardz.com/newz/amd-embedded-roadmap-for-2020-2023-lists-zen4-epyc-with-64-cores

Wenn die Roadmap echt ist könnte man auch den Desktop Zen4 schon Ende Q1/22 oder Anfang Q2/22 kaufen

[Linmoum]

Alles andere würde mich stark wundern. Es gibt in meinen Augen keine ersichtlichen Gründe, warum AMD den maximal 18-Monatszyklus reißen sollte. Und das wäre spätestens Mai 2022.

[Sunrise]

Sie dürfen jedenfalls nicht auf die Bremse treten, Sapphire Rapids kommt ja inkl. DDR5, da wird Intel zumindest laut aktuellen Informationen schneller am Markt sein. Da ich bzgl. Intel aber vorsichtig geworden bin, sagen wir mal, dass AMD gut beraten wäre, so schnell als möglich Zen4 vorzustellen bzw. besser, schon im Markt zu haben, wenn auch nur für Cluster bzw. Großkundensysteme.

[Platos]

Was ist denn nun eig. mit Zen3+ ?

[nagus]

Zen3+ gibts nur in Ryzen 6000 ‘Rembrandt’ APUs: https://www.igorslab.de/amd-ryzen-6000-rembrandt-apus-soll-bereits-auf-zen-3-in-6-nm-und-bis-zu-12-rdna-2-gpu-compute-units-setzen/

[BlacKi]

wird der auch auf dem deskmini a300 laufen?^^

[schreiber]

Zen3+ gibts nur in Ryzen 6000 ‘Rembrandt’ APUs: https://www.igorslab.de/amd-ryzen-6000-rembrandt-apus-soll-bereits-auf-zen-3-in-6-nm-und-bis-zu-12-rdna-2-gpu-compute-units-setzen/
Der Artikel is ne Woche alt. Was soll das belegen? Inzwischen gabs schon wieder das gegenteilige Gerücht.

[reaperrr]

Der Artikel is ne Woche alt. Was soll das belegen? Inzwischen gabs schon wieder das gegenteilige Gerücht.
Das "gegenteilige Gerücht" besteht meines Wissens nur darin, dass Warhol eventuell doch nicht gecancelt wurde. Nicht darin, dass Warhol evtl. doch Zen3+ und/oder 6nm sein soll.

Meiner Einschätzung nach war Warhol schon immer maximal ein neues Stepping der Vermeer-Chiplets in 7nm, evtl. noch mit einem leicht sparsameren IO-Die (Stichwort X570S, ist ja der gleiche Chip und S steht für Silence).

Die in Stücken geleakte Roadmap, aus der man ursprünglich von Warhol's Existenz erfahren hat, sprach schon immer nur von 7nm und Zen3. Die Gerüchte von Zen3+ und 6nm wurden mMn später fälschlich aus den Rembrandt-Infos hinzugedichtet, ob nun absichtlich oder aus Ahnungslosigkeit/Wunschdenken.

[reaperrr]

Wenn die Roadmap echt ist könnte man auch den Desktop Zen4 schon Ende Q1/22 oder Anfang Q2/22 kaufen
Warum?

Auf diesen Roadmaps steht idR die rechte Kante für den breiten, offiziellen Release der Server-Modelle.
Das wäre für Epyc 4 dann Ende Q4 22.

Wenn wir für Desktop stattdessen nach der "linken Kante" der Kästen gehen, hätte Zen3 demnach schon Mitte Q3 20 (~August) kommen müssen. Ist November geworden, trotz abgespecktem Line-Up (keine 5600 und 5700X).

Selbst wenn die Roadmap brandaktuell sein sollte (was wir nicht wissen), würde ich mit Raphael nach dieser Roadmap frühestens Q3/22 rechnen.

Was rein zufällig zu den letzten Gerüchten passt, die von Q3 Ankündigung, Q4 Release sprechen.

Alles andere würde mich stark wundern. Es gibt in meinen Augen keine ersichtlichen Gründe, warum AMD den maximal 18-Monatszyklus reißen sollte. Und das wäre spätestens Mai 2022.
Wenn man Zen+ rauslässt, der nicht mehr als ein Quick-n-Dirty-Shrink auf 12LP des Zen1-B2-Steppings war, lagen zwischen Zen1 und Zen2 fast 27 Monate.
Wenn AMD zu dem Schluss kommt, dass sich Warhol nicht lohnt und man die Monate bis Zen4 auch mit einem XT-Refresh + moderaten Preissenkungen der anderen Modelle rumkriegt, werden sie Warhol auch nicht bringen.

[HOT]

Der Artikel is ne Woche alt. Was soll das belegen? Inzwischen gabs schon wieder das gegenteilige Gerücht.
Selbst wenn Warhol in N6 kommt ist er nicht Zen3+ ;).

[KarlKastor]

Selbst wenn die Roadmap brandaktuell sein sollte (was wir nicht wissen), würde ich mit Raphael nach dieser Roadmap frühestens Q3/22 rechnen.

Die ist definitiv nicht aktuell, sonst würde ja nicht für Produkte von 2020 dort concept dran stehen.

[amdfanuwe]

Die embedded V2000 Serie mit ZEN2 ( Renoir) ist gar nicht auf der "Roadmap".
https://www.amd.com/de/products/embedded-ryzen-series

[dildo4u]

AM5 angeblich mit LGA1718 Socket, PCI-E 4.0 und DDR5.

https://videocardz.com/newz/amd-next-gen-am5-platform-to-feature-lga1718-socket

[rentex]

PCIE 5.0 im Consumerbereich, wäre auch oversized und ein "Vorteil" im Datenblatt.

[HOT]

Das ist natürlich Unfug. Es ist glasklar, dass PCIe5 und vllt. auch 6 über den neuen LGA-Sockel beizeiten realisiert wird, wie PCIe4 bei AM4. Rembrand hat kein PCIE5 und nur 2 USB4, das heißt aber nicht, dass der Sockel für ewig so bleibt.


Wenn Zen4 tatsächlich erst im Q4 kommt, hat das mMn in erster Linie Kapazitätsgründe, dann sieht AMD kein Land bei N5 bis dahin (oder man ordnet die komplette N5-Kapazität, die man aquirieren kann der RTG für N3x zu). In dem Falle wäre es natürlich vorstellbar, ein 6nm-Chiplet mit Zen3+ und mehr Cache oder so einzuschieben - mit einem neuen IOD, welches dann ebenfalls nur PCIe4 kann und dann an Zen4 weitervererbt wird. In allen anderen Fällen ergibt eine so späte Veröffentlichung von Zen4 gar keinen Sinn, weil man dann von der N5-Kapazität so früh wie möglich profitieren möchte. Es bleibt alles halbwegs undurchsichtig.

[AffenJack]

Wenn Zen4 tatsächlich erst im Q4 kommt, hat das mMn in erster Linie Kapazitätsgründe, dann sieht AMD kein Land bei N5 bis dahin (oder man ordnet die komplette N5-Kapazität, die man aquirieren kann der RTG für N3x zu). In dem Falle wäre es natürlich vorstellbar, ein 6nm-Chiplet mit Zen3+ und mehr Cache oder so einzuschieben - mit einem neuen IOD, welches dann ebenfalls nur PCIe4 kann und dann an Zen4 weitervererbt wird. In allen anderen Fällen ergibt eine so späte Veröffentlichung von Zen4 gar keinen Sinn, weil man dann von der N5-Kapazität so früh wie möglich profitieren möchte. Es bleibt alles halbwegs undurchsichtig.

Es könnte auch eine andere Reihenfolge für den Zen4 Release geben, wegen den Kapazitäten. Server braucht immer mehr Kapazitäten und mit einem Release nach dem Desktop könnte man vielleicht erst 2023 Genoa launchen, da die 5nm Kapazitäten fehlen. Wieso sollte man das Momentum, was man gerade hat aber riskieren und 1 Jahr lang mit Zen3 gegen Sapphire Rapids konkurrieren? Ich könnte mir nen Genoa Release in Q2 2022 vorstellen und Deskop eben später.

[amdfanuwe]

Wird keine Kapazitätsprobleme für ZEN 4 5nm geben.
Konsolen bleiben bei 7nm, evtl. 6nm wenn billiger zu produzieren und genügend Kapazitäten.
RDNA 3 kommt in dem Prozess, der funktioniert und gut verfügbar ist.
Notebookbedarf wird bald nachlassen und damit wieder genügend Kapazitäten verfügbar sein.

Lisa wird alles an 5nm orden, was sie bekommen kann. AMD steht gut da und hat noch genügend Produkte die auf 5nm portiert werden können. Also kein Risiko, dass man zuviel bestellt.
Produkte werden entsprechend der Gewinnerwartung priorisiert und da dürfte ZEN4 Server ganz oben stehen.
Bei Konsolen ist man an Verträge gebunden.
Mobil ist der Wachstumsmarkt für AMD.
Dann kommt mal langsam Desktop CPU, GPU mit geringen Margen und Embedded, die nicht immer das neueste brauchen, werden zum Schluß bedient.

[CrazyIvan]

Abgesehen vielleicht vom ersten Satz +1.
Dass sich AMD bei 5nm mit den Konsolen nicht länger selbst Konkurrenz macht, sollte sich deutlich positiv auswirken. Ob das gleichzeitig bedeutet, dass die Verfügbarkeit bei 5nm kein Problem sein wird, hängt aber noch von ein paar anderen Faktoren ab. Neben Apple und Intel fällt mir da noch Huawei ein - gut möglich, dass die derzeitige US-Administration die mittelfristig rehabilitiert.

[amdfanuwe]

Apple und AMD dürften ihre Wünsche schon mitgeteilt haben, Intel ist auch nur ein normaler Kunde und Huawei kann eigentlich erst bestellen, wenn der Bann aufgehoben ist.
ZEN 4 ist klein und braucht auch nicht die meisten Wafer.
Von daher seh ich ZEN 4 5nm ziemlich entspannt.

Der Corona bedingte Officebedarf von >30% an zusätzlichen Notebooks hat einiges durcheinandergweirbelt in unserer Just in Time Gesellschaft.
Aber mittlerweile gibt es ja auch wieder Klopapier und demnächst dann auch genügend Halbleiter :)

[Denniss]

AMD könnte die CPUs für Server massiv vorziehen und Desktop erst bedienen wenn die Infrastruktur mit der DDR5-Versorgung steht und Module nicht mit Gold aufgewogen werden.

[davidzo]

PCIE 5.0 im Consumerbereich, wäre auch oversized und ein "Vorteil" im Datenblatt.

Jo, für Gaming-GPUs ist die PCIe Bandbreite kein Performancefaktor und Consumer SSD Controller mit Gen5 sind noch nicht einmal angekündigt und selbst dann dauert so eine einführung 1-2 Jahre bis die firmwares fertig sind und das für alle Plattformen zertifiziert ist. Den Phison E18 sehen wir auf Messen seit zwei jahren und der hat gerade erst den markt erreicht.
Das heißt aber auch dass Navi31 wohl auch noch Gen4 ist.

AMD ist scheinbar sehr selbstbewusst gegenüber Alderlake und scheint für Zen4 die Marge zu optimieren bzw. sich auf höhere Stückzahlen vorzubereiten. Ein Kampf um Performance aufzuholen und über Featurs Marktanteile zu gewinnen ist das nicht mehr. Man tritt nur ganz bewusst mit einem unterlegenen Featureset an wenn man weiß dass man in anderen Disziplinen Punkten kann.

Ich frage mich was Intel mit Gen5 vor hat. DG2 soll zumindest in den niedrigen SKUs nur Gen4 haben (DG2-128 x12 lanes). Hoffentlich bringen die keine Highendkarte mit nur 8x Lanes Gen5 raus die dann nur auf Alderlake ohne theoretisches bottleneck läuft, nur im ihre CPUs cross zu sellen.
Obwohl das wäre wieder mal ein typischer Intel move, sich selbst in den Fuß schießen um den markt stärker zu segmentieren, selbst wenn man der Konkurrenz dadurch einen Vorteil verschafft (siehe Gear1 vs 2 bei i7 vs i9).

Wenn ich mir etwas wünschen könnte, dann wäre das eine PCIe Gen5 SSD mit Optane und QLC wie die Optane H20, nur eben ohne Bandbreitenlimit durch PCIe3.0 x2. Aber das wird wieder nur Wunschtraum bleiben da Intel ja keine eigenen Consumer SSD Controller mehr baut und daher auf SMI und Phison warten muss.
- sorry, falsscher thread

[amdfanuwe]

Ich frage mich was Intel mit Gen5 vor hat.
Einfach erster sein und damit die Evaluation Boards bedienen und praktisch den Standard setzen.
Der zweite hat das Problem zum ersten kompatibel sein zu müssen.

[Platos]

PcI-E 5.0 wäre vor allem interessant für den Stromverbrauch, wenn man mit 8 Lanes quasi alles anschliessen könnte, was heute so üblich ist. also eine Graka (4Lanes) + 2x 7GB/s M.2 SSD (je 2 Lanes).

Aber klar, dafür bräuchte es erst mal geeignete SSDs. aber wo ist das Problem? Sonst jammern alle, dass etwas zu spät kommt und jetzt nörgelt ihr rum, dass es früh kommt :D

[w0mbat]

PCIe Gen4 hat ja schon einige Probleme beim Stromverbrauch und der Chipsatzkühlung mitgebracht, PCIe Gen5 sollte das noch mal multiplizieren. Es wird schon einen Grund geben wieso AMD PCIe Gen5 erstmal nur im Server bringt, die Technik ist ja da und das war eine bewusste Entscheidung.

[Nightspider]

RDNA 3 kommt in dem Prozess, der funktioniert und gut verfügbar ist.
Notebookbedarf wird bald nachlassen und damit wieder genügend Kapazitäten verfügbar sein.


RDNA3 kommt in 5nm und der Notebookbedarf wird meiner Meinung nach längere Zeit höher liegen als vor der Pandemie.

Corona hat Homeoffice salonfähig gemacht und in vielen Branchen veraltete IT Technik aufgedeckt.

Aber über die 5nm Kapazitäten würde ich mir jetzt auch nicht so sehr Gedanken machen,
jetzt wo AMD sogar eigene Aktien zurückkauft weil Geld übrig ist.

[amdfanuwe]

RDNA3 kommt in 5nm
AMD gibt nur "Advanced Node" bei RDNA3 an. 5nm sind da noch nicht sicher.

[Platos]

PCIe Gen4 hat ja schon einige Probleme beim Stromverbrauch und der Chipsatzkühlung mitgebracht, PCIe Gen5 sollte das noch mal multiplizieren. Es wird schon einen Grund geben wieso AMD PCIe Gen5 erstmal nur im Server bringt, die Technik ist ja da und das war eine bewusste Entscheidung.

Ach so, stimmt, wenn AMD das nicht bringt, dann ist natürlich alles klar;D

[Windi]

Ich fände es ja interessant, wenn man die Anzahl der Lanes bei PCIe 5.0 verringern würde. Aber das wäre halt sehr riskant. Wenn man bei Grafikkarten auf 8 Lanes und SSDs auf 2 Lanes herunter gehen würde, hat man theoretisch genug Bandbreite. Wenn aber jemand alte Karten in diese Slots steckt, hat er nur die halbe Bandbreite und einen deutlichen Leistungsverlust.

Ich finde alle neuen Techniken interessant (PCIE 5.0, DDR5, 12VO), aber bei allem würde ich lieber noch 2 Jahre abwarten und sehen in welche Richtung sich das Ganze entwickelt.

[Platos]

Ich fände es ja interessant, wenn man die Anzahl der Lanes bei PCIe 5.0 verringern würde. Aber das wäre halt sehr riskant. Wenn man bei Grafikkarten auf 8 Lanes und SSDs auf 2 Lanes herunter gehen würde, hat man theoretisch genug Bandbreite. Wenn aber jemand alte Karten in diese Slots steckt, hat er nur die halbe Bandbreite und einen deutlichen Leistungsverlust.

Ich finde alle neuen Techniken interessant (PCIE 5.0, DDR5, 12VO), aber bei allem würde ich lieber noch 2 Jahre abwarten und sehen in welche Richtung sich das Ganze entwickelt.

Ich sprach da jetzt eher von Plattformen wie für AMDs G-Serie. Die haben z.B jetzt schon nur 12 Lanes (vorher sogar noch weniger). Aber dann sind sie (m.M.n) nicht mehr unterdimensioniert :D Eig. ja schon mit PCI-E 4.0

Aber bei normalen Plattformen kann man ja (am Anfang) einfach normal elektrisch bauen und aber dann bei entsprechend neuer Hardware (optional) nur noch die hälfte laufen lassen.

Ich habe gerade letztens irgendwo gelesen, dass man bei PCI-E 5.0 bei SSDs auf 2 Lanes setzen will (d.h nicht, dass es keine mit 4 geben wird).

[Nightspider]

Bezüglich PCIe5 finde ich es nur etwas schade das AM5 kein 5.0 bekommt gerade jetzt wo man dank der neuen Konsolen womöglich bald von superschnellen SSDs im PC profitieren könnte.

[amdfanuwe]

RX 5500 und RX 6600 setzen ja schon auf nur 8 Lanes PCIe 4.0 Anbindung. Passend zu den G APUs.

[BlacKi]

ssds im 5.0 standard wird es noch lange nicht im gaming pc geben. das dauert noch weitere 4-5 jahre.

[Platos]

Bezüglich PCIe5 finde ich es nur etwas schade das AM5 kein 5.0 bekommt gerade jetzt wo man dank der neuen Konsolen womöglich bald von superschnellen SSDs im PC profitieren könnte.

Hoffen wir's, dass es so bald ist. Ich würde es ja begrüssen, wenn dank den Konsolen endlich mal SSDs im Gaming (generell Plattformübergreifen) so wirklich nutzbar wären. Aber gibt es dazu irgendwelche Anzeichen ? Also abgesehen von Spezifikationen, die in DX verabschiedet sind/werden.

RX 5500 und RX 6600 setzen ja schon auf nur 8 Lanes PCIe 4.0 Anbindung. Passend zu den G APUs.

Ah, danke für die Info.

ssds im 5.0 standard wird es noch lange nicht im gaming pc geben. das dauert noch weitere 4-5 jahre.

Wahrscheinlich 2024, spätestens 2025. In 2023 sollen ja Controller in Massenfertigung gehen.

Aber wie gesagt: Irgendwann muss der Standart ja kommen und das wird immer zuerst die CPU& Mainboard sein. Also man sollte lieber jammern, wenn etwas nicht kommt und nicht, wenn etwas sehr früh schon kommt ^^

Nicht, dass du da machen würdest.

[HOT]

AMD gibt nur "Advanced Node" bei RDNA3 an. 5nm sind da noch nicht sicher.
Doch die sind da sicher, jedenfalls für das Compute-Chiplet. Alles andere ergibt einfach keinen Sinn. Wie willst du sonst 160CUs mit vertretbarer TDP in den Markt bringen.




Natürlich bekommt AM5 auch PCIe5, nur nicht in der ersten Generation ;). Und ob Zen4 kein PCIe5 kommt ist überhaupt nicht klar. Rembrandt bekommt PCIe4, das ist klar. Und mehr sagt die News auch nicht aus.

[Nightspider]

ssds im 5.0 standard wird es noch lange nicht im gaming pc geben. das dauert noch weitere 4-5 jahre.

Zum Zen2 Release wurden auch sofort PCIe Gen4 SSDs vorgestellt.

[HOT]

Wenn AMD für Raphael PCIe5 vorsieht, wird N3x auch mit PCIe5 kommen. Wenn nicht, dann evtl. nicht. SSD-Comtroller wird es zum ADL-Launch mMn auch zeitnah geben, aber sie bringen eben 0 Mehrleistung durch PCIe5, das ist jetzt schon klar.

[Platos]

Wenn AMD für Raphael PCIe5 vorsieht, wird N3x auch mit PCIe5 kommen. Wenn nicht, dann evtl. nicht. SSD-Comtroller wird es zum ADL-Launch mMn auch zeitnah geben, aber sie bringen eben 0 Mehrleistung durch PCIe5, das ist jetzt schon klar.

Hast du denn eine Quelle für Controller? Das hat ja nichts mit Meinungen zu tun, wann ein Controller kommt :D Wenn da was "Zeitnah" kommt, dann müsste das jetzt schon längst bekannt sein.

Silicon Motion spricht auf jeden Fall von einer Massenfertigung (der Controller) von 2023.

Edit: Ab 2022 sollen erste Controller raus gehen, damit SSDs damit entwickelt werden können. Also ich korrigiere meine Aussage von oben (2024, spätestens 2025) auf 2023 (frühestens) und spätestens 2024. Aber zeitnah zu Alderlake wird da gar nichts kommen.

https://www.heise.de/news/SSDs-mit-PCI-Express-5-0-Controller-von-Silicon-Motion-ab-2022-5056953.html

[nagus]

https://twitter.com/mustmann/status/1396095565734334464?s=20

[Nightspider]

Deckt sich ja mit den bisherigen Aussagen das Zen4 eine 29% höhere IPC und mehr Takt aufbieten soll.

Zen5 wird dann sicherlich auch noch in einem verbesserten 5nm Prozess oder in 4nm kommen und noch ein gutes Stück breiter werden. Wenn man sich anschaut wie riesig der Cache Anteil in Zen3 ist wird man wohl den reinen Compute Anteil noch deutlich größer gestalten können ohne das es sich groß auf die Chipfläche auswirkt. Ich denke der Cache wird nicht wirklich größer (vor allem L3 nicht) aber dafür strukturell weiter stark überarbeitet um die Performance nach oben zu treiben.

[amdfanuwe]

Erst mal abwarten welche Anwendungen davon profitieren.

[Der_Korken]

Nachdem ich dieses Mal die Firestorm-Kerne von Apple kenne, bin ich auf die Architekturänderungen bei Zen 4 (und auch Alder Lake) so gespannt wie noch nie. Insbesondere, ob AMD und Intel es schaffen, die Effizienz substantiell zu steigern und natürlich auch die Performance an sich. Apples Design ist breiter als alles was AMD und Intel aufzubieten haben und daran werden vermutlich auch Zen 4 und Alder Lake nichts ändern. Hier scheint x86 Limitierungen aufzuwerfen, die schwer zu umgehen sind oder zumindest deutlich Effizienz kosten. Es wurde schon diskutiert, dass die variable Instruktionslänge von x86 das Dekodieren viel schwerer macht, weswegen Apple mittlerweile doppelt so viele Decoder verbaut als AMD/Intel, während letztere seit fast 10 Jahren keine Verbreiterung mehr vorgenommen haben. Irgendwann wird das aber zum Flaschenhals, denn wie sollen hinten immer mehr IPC rauskommen, wenn vorne nicht mehr reingeht?

Außerdem habe ich vor kurzem noch eine interessante Anmerkung zu den Registern bei x86 gelesen: x86_64 hat nur 16 Integer-Register, während ARM bei 31 steht. Dadurch können die Firestorm-Kerne viel mehr Daten in den Registern halten, was sowohl die Latenzen deutlich verringert (bzw. man weniger ILP braucht um die L1-Latenzen zu verstecken) und vor allem den Verbrauch verringert. Beweisen kann man das natürlich schwer, aber es ist trotzdem schon erstaunlich, dass Zen 3 z.B. 3+2 Loads+Stores pro Takt kann, damit aber nur 4 ALUs versorgt, während Firestorm nur 3+1 bzw. 2+2 kann, aber damit 7 ALUs versorgt. Und letztere offensichtlich auch auslastet, weil die IPC massiv höher ist als bei Zen 3. Jedes Datenwort, was im Register gehalten werden kann, spart in der gesamten Pipeline mindestens eine Load-Operation eventuell sogar zusätzlich eine Store-Operation ein. Weniger zu decodieren, weniger zu schedulen. Allein das könnte schon extrem viel "IPC" bringen, aber es dürfte hardware-seitig nicht möglich sein Load/Stores zu eliminieren und irgendein unbenanntes Register (davon wären genug vorhanden) zu nutzen. Höchstens im Backend, aber im Frontend muss das trotzdem aufwändig aufgelöst werden.

[Gipsel]

Die Anzahl der architektonischen Register entspricht nicht der Größe des physischen register files (Zen3 hat z.B. 192 integer register). Das limitiert eventuell die Compiler und erzeugt etwas mehr Druck auf die stack engine und das register renaming, ist aber am Ende nicht soo entscheidend.
Der M1 hat zwar auch mehr physische Register (vermutet werden so um 350), aber wie so oft gilt auch hier, daß größere Steigerungen die Taktbarkeit oder den Stromverbrauch negativ beeinflussen kann. Das ist immer ein Kompromiß und wesentliche Performance-Steigerungen ohne anderweitige Nachteile sind schwierig.

[Der_Korken]

Die Anzahl der architektonischen Register entspricht nicht der Größe des physischen register files. Das limitiert eventuell die Compiler und erzeugt etwas mehr Druck auf die stack engine und das register renaming, ist aber am Ende nicht soo entscheidend.

Aber kann man wirklich effizient ein store-load-store-Zugriffsmuster für bestimmte Daten erkennen und den ersten "store-load" durch register renaming ersetzen? Bei ARM nimmt einem das natürlich der Compiler ab, während das bei x86 permanent on the fly in hardware gemacht werden müsste. Sofern das überhaupt eine relevante Limitierung ist. Ich fand nur das Argument der deutlich unterschiedlichen ALU:L/S-Verhältnisse zwischen Zen 3 und Firestorm sehr plausibel.

[Gipsel]

Aber kann man wirklich effizient ein store-load-store-Zugriffsmuster für bestimmte Daten erkennen und den ersten "store-load" durch register renaming ersetzen? Bei ARM nimmt einem das natürlich der Compiler ab, während das bei x86 permanent on the fly in hardware gemacht werden müsste. Sofern das überhaupt eine relevante Limitierung ist. Ich fand nur das Argument der deutlich unterschiedlichen ALU:L/S-Verhältnisse zwischen Zen 3 und Firestorm sehr plausibel.Der M1 macht da auch nicht groß was Anderes. Das Verhältnis zwischen der Zahl der architektonischen Register und der rename Register ist grob gleich. Der M1 muß also am Ende die gleichen Probleme lösen, nur etwas später.

[Der_Korken]

Das stimmt, aber es beantwortet meine Frage nicht :D

Werden solche Zugriffsmuster wirklich durch renaming optimiert und bringt das oberhalb dessen was ARM nativ kann, überhaupt noch was (Stichwort abnehmender Ertrag)? Die 16 Register von x86 sind ja fast 20 Jahre alt, deswegen hätte ich mir vorstellen können, dass man hier mit einer Verdopplung noch sehr viel rausholen kann bei heutigen Architekturen.

[Zossel]

Aber kann man wirklich effizient ein store-load-store-Zugriffsmuster für bestimmte Daten erkennen und den ersten "store-load" durch register renaming ersetzen? Bei ARM nimmt einem das natürlich der Compiler ab, während das bei x86 permanent on the fly in hardware gemacht werden müsste. Sofern das überhaupt eine relevante Limitierung ist. Ich fand nur das Argument der deutlich unterschiedlichen ALU:L/S-Verhältnisse zwischen Zen 3 und Firestorm sehr plausibel.

Wie universell oder spezialisiert sind die ALUs der o.g. Architekturen?
Ist das überhaupt vergleichbar?

[Zossel]

Das stimmt, aber es beantwortet meine Frage nicht :D

Werden solche Zugriffsmuster wirklich durch renaming optimiert und bringt das oberhalb dessen was ARM nativ kann, überhaupt noch was (Stichwort abnehmender Ertrag)? Die 16 Register von x86 sind ja fast 20 Jahre alt, deswegen hätte ich mir vorstellen können, dass man hier mit einer Verdopplung noch sehr viel rausholen kann bei heutigen Architekturen.

Mehr Register brauchen mehr Zeit zum sichern und wiederherstellen bei Funktionsaufrufen oder Contextswitches.

Sind die benannten 32 Register von ARM64 auch komplett frei zur Nutzung oder werden bestimmte Register per Konvention für spezielle Funktionen (Status, Stackpointer, etc.) genutzt wo X64 spezielle oder dedizierte Register außerhalb der 16 "Universal" Register hat?

[amdfanuwe]

Werden solche Zugriffsmuster wirklich durch renaming optimiert und bringt das oberhalb dessen was ARM nativ kann, überhaupt noch was (Stichwort abnehmender Ertrag)? Die 16 Register von x86 sind ja fast 20 Jahre alt, deswegen hätte ich mir vorstellen können, dass man hier mit einer Verdopplung noch sehr viel rausholen kann bei heutigen Architekturen.
Bei ARM kann die Software die Schattenregister die für Renaming benutzt werden auch nicht ansprechen. Da meinst du wohl was anderes.
https://de.wikipedia.org/wiki/Registerumbenennung
Codeoptimierung findet bei X86 Compilern auch statt und die Compiler können nur die logischen Register ansprechen.

Und nach diesem Artikel hat X86 Zen has a 168-entry physical 64-bit integer register file, an identical size to that of Broadwell. und seperaten Floatingpoint Registern Zen has a 160-entry physical 128-bit floating point register file, just 8 entries shy of the size used in Intel's Skylake/Kaby Lake architectures.https://en.wikichip.org/wiki/amd/microarchitectures/zen
doch schon etwas mehr als 16 Register.

[Zossel]

Bei ARM kann die Software die Schattenregister die für Renaming benutzt werden auch nicht ansprechen.

Und jede Rechnung die verworfen wird ist auch elektrische Energie für den Popo.

[CrazyIvan]

Jo, dem stehen laut Anand bei A14/M1 jedoch 354 INT / 384 FP gegenüber.
Zusätzlich sind die Load-/Store-Queues zumindest im Vergleich zu Zen3 massiv länger, was vorteilhaft für den Energieverbrauch und ILP sein dürfte. Angeblich 148-156 load und 106 store vs. 44/64.
Den massiven reorder buffer hatten wir ja bereits thematisiert.

https://www.anandtech.com/show/16226/apple-silicon-m1-a14-deep-dive/2

[Der_Korken]

Sind die benannten 32 Register von ARM64 auch komplett frei zur Nutzung oder werden bestimmte Register per Konvention für spezielle Funktionen (Status, Stackpointer, etc.) genutzt wo X64 spezielle oder dedizierte Register außerhalb der 16 "Universal" Register hat?

Laut Wikipedia sind es bei ARMv8 31 general purpose register und ein stack pointer. Bei x86_64 sind es 16 general purpose register, wobei die ersten 8 spezielle Namen haben, die sich wohl historisch aus den ursprünglich mal 8 Registern ergeben, die speziellere Rollen hatten. Also ja, doppelt so viele universelle Register.

Bei ARM kann die Software die Schattenregister die für Renaming benutzt werden auch nicht ansprechen. Da meinst du wohl was anderes.

Der Unterschied zwischen physischen und logischen Registern ist mir schon klar. Das Problem ist nur, wenn der Befehlssatz bei den logischen Registern zu limitiert ist, nützen einem die vielen physischen Register erstmal wenig, weil der Compiler beim Optimieren dann bereits ständig von den Registern in den Speicher swappen muss. Hätte man mehr logische Register, hätte der Instruktionsstrom deutlich weniger loads/stores, d.h. weniger Befehle für die gleiche Arbeit und die ILP könnte stark steigen, weil einzelne Instruktionen nicht auf den Cache warten müssen.

Deswegen war meine Frage, ob es effizient möglich ist, entsprechende Zugriffsmuster bei x86 zu erkennen und z.B. einen store und anschließenden load durch entsprechende Registerumbenennungen zu ersetzen, d.h. das Datenwort landet nie im Cache.

Vielleicht ist meine Frage auch dumm und es wird schon seit Jahren standardmäßig so gemacht. Mir wäre nur halt nicht klar WIE man sowas machen würde, sodass die Logik dafür nicht mehr verbraucht als das was man hinten einspart :D.

[Zossel]

Deswegen war meine Frage, ob es effizient möglich ist, entsprechende Zugriffsmuster bei x86 zu erkennen und z.B. einen store und anschließenden load durch entsprechende Registerumbenennungen zu ersetzen, d.h. das Datenwort landet nie im Cache.

Welche (nicht vektorisierten) Algorithmen hast du da im Hinterkopf welche unter Registerpressure leiden?

[Platos]

Mich wundert es auch, dass AL angeblich 5.0 supporten soll.

Auch wenn es wie gesagt ermöglicht, weniger Lanes zu nutzen.

[Der_Korken]

Welche (nicht vektorisierten) Algorithmen hast du da im Hinterkopf welche unter Registerpressure leiden?

Keine. Habe noch nie Assembler programmiert, deswegen kann ich die Frage nicht beantworten. Ich habe die Sache mit den Registern aus einer anderen Diskussion aufgeschnappt und da wurde wie gesagt als Argument gebracht, dass Apple deutlich weniger L/S pro ALU hat aber trotzdem eine hohe IPC.

[davidzo]

Ach so, stimmt, wenn AMD das nicht bringt, dann ist natürlich alles klar;D


Naja, der Innovationsdruck ist ein anderer. PCI Gen3 ist mittlerweile 10 Jahre alt, 2011 mit Ivybridge eingeführt. 10 Jahre ist länger als jede ander technologie vorher, also PCIe gen2, PCIe gen1 PCI Gen4, AGP8x, AGP4x, AGP2x.
Gen4 ist jetzt kaum 2 jahre im Retail verbreitet und entsprechende SSDs und peripherie fangen gerade erst an breit verfügbar zu sein. Ein Upgrade auf 5.0 wäre als wenn Intel mit Broadwell vor sechs Jahren schon 4.0 eingeführt hätte, mehr als 3 Jahre bevor die ersten Phison E16 SSDs mit Gen4 verfügbar gewesen wären.
Das erzeugt als User einfach keine Spannung bzw. Vorfreude auf die Technologie, weil nichtmal absehbar ist wann ich sie nutzen kann weil ich das system eh erstmal mit einer Gen4 SSD und GPU bauen muss.

Das war übrigens in den ersten Monaten von Ryzen 3000 auch nicht anders. Bis auf ein paar per Hand abgezählte Phison E16 SSDs gab es nichts mit PCIe Gen4 was Sinn gemach hätte und vom x570 mit seinem hohen Verbrauch und Lüfter haben praktisch alle Reviewseiten angeraten. Erst als die Peripherie nach nem halben bis ganzen Jahr dann auch wirklich verfügbar waren hat sich das Bild gewendet.



Ich fände es ja interessant, wenn man die Anzahl der Lanes bei PCIe 5.0 verringern würde. Aber das wäre halt sehr riskant. Wenn man bei Grafikkarten auf 8 Lanes und SSDs auf 2 Lanes herunter gehen würde, hat man theoretisch genug Bandbreite. Wenn aber jemand alte Karten in diese Slots steckt, hat er nur die halbe Bandbreite und einen deutlichen Leistungsverlust.

Ich finde alle neuen Techniken interessant (PCIE 5.0, DDR5, 12VO), aber bei allem würde ich lieber noch 2 Jahre abwarten und sehen in welche Richtung sich das Ganze entwickelt.

Das hatte ich auch mal gedacht, dass analog zur Halbierung der Nand Channel von 8x auf 4x z.B. bei der SK Hynix Gold, auch die PCIe lanes halbiert werden könnten wenn die performance pro Lane steigt.
Das macht aber kein Hersteller, weder SSD Hersteller, SSD OEM noch Notebook OEM. Es ist wohl weniger komplex und verbraucht weniger energie statt 2x Gen4 lieber 4x lanes gen3 zu nehmen. Selbst neue entrylevel controller für 2021 werden eher mit x4 Gen3 lanes gelauncht und nicht mit x2 gen4, selbst wenn sie von einem stripped down gen4 highend controller abstammen. Bei Notebooks ist alles fest in gen3 hand und der Sprung auf Gen4 hardware kaum absehbar, verbrauchsmäßig ist das wohl eine Sackgasse.

[Nightspider]

Zum Rembrandt Nachfolger mit (wahrscheinlich) Zen4 ist bisher noch gar nichts durchgesickert oder?

Ich hoffe AMD kann noch ein paar Monate aufholen und das die zukünftgen APUs nicht immer erst im Mai/Juni verfügbar werden in größerer Stückzahl.

Die Verfügbarkeit hängt ja auch hauptsächlich davon ab wie mutig AMD bei den Wafer-Bestellungen war.

[Gipsel]

Der Unterschied zwischen physischen und logischen Registern ist mir schon klar. Das Problem ist nur, wenn der Befehlssatz bei den logischen Registern zu limitiert ist, nützen einem die vielen physischen Register erstmal wenig, weil der Compiler beim Optimieren dann bereits ständig von den Registern in den Speicher swappen muss. Hätte man mehr logische Register, hätte der Instruktionsstrom deutlich weniger loads/stores, d.h. weniger Befehle für die gleiche Arbeit und die ILP könnte stark steigen, weil einzelne Instruktionen nicht auf den Cache warten müssen.In dem Fall ist die ILP als solche kein sehr gutes Maß, weil der x86er Befehlssatz ja bekanntlich komplex ist und etwas effizienter mit Registern umgeht (weil Instruktionen direkt Speicheroperanden haben können). X86 benötigt also im Schnitt etwas weniger native Instruktionen und architektonische Register wie ein ARM, um genau das Gleiche zu machen (dafür hat ARM ein paar andere Tricks auf Lager wie z.B. die bedingte Ausführung von Befehlen).
Zu K8-Zeiten gab es mal ein Whitepaper oder einen Konferenzvortrag von AMD (anläßlich der Einführung von x86-64), in dem von Simulationen mit unterschiedlicher Registeranzahl berichtet wurde, wo sie zum Schluß kamen, daß sich mehr als 16 Register nur selten lohnen.
Die Decoder übersetzen die CISC-x86er Instruktionen ja in die internen RISC-µOps, denen dann aufgrund des Register-Renamings auch das gesamte Register File (192 Integer-Register bei Zen3, 180 bei Zen2, 168 bei Zen1, alle haben 160 FP-Register [ab Zen2 doppelte Breite]) zur Verfügung steht. Auch bei ARM wird register renaming betrieben, so daß ab da die Anzahl der architektonischen Register nicht mehr so wesentlich ist (da nur selten die 16 Register von x86 zu Code mit ständigem exzessivem Swappen von Daten in den Regs führt [und dies gleichzeitig bei 31 Registern bei ARM nicht vorkommen würde]). Den (geringen) verbliebenen Performance-Vorteil (oder gar mehr als das) von mehr architektonischen Registern holt man sich durch die Sideband-Stack Engine (Mangel an Registern handhabt man typischerweise über den Stack) und das Forwarding von Daten in den L/S-Queues wieder rein.
Für einen high-Performance ARM-Core (oder egal welche Architektur) muß man diese Techniken übrigens ebenfalls einsetzen. Die ISA bzw. die Registeranzahl verschiebt gegebenenfalls nur etwas den break even point, als ab wann (also ab welchem Performance-Ziel) sich so ein Feature lohnt bzw. gar praktisch notwendig ist.
Deswegen war meine Frage, ob es effizient möglich ist, entsprechende Zugriffsmuster bei x86 zu erkennen und z.B. einen store und anschließenden load durch entsprechende Registerumbenennungen zu ersetzen, d.h. das Datenwort landet nie im Cache.Kurze Antwort: Ja, das ist als Performanceoptimierung möglich und wird auch gemacht (nur am Ende muß etwas im Zweifelsfall doch in den Cache geschrieben werden, um Speicherkonsistenz sicherzustellen, was aber keine direkten negativen Performanceauswirkungen hat). Mal der Einfachheit halber ein Zitat von Wikichip dazu:
The stack engine unites a sideband stack optimizer (SSO) and a stack tracker. The former removes dependencies on the RSP register in a chain of PUSH, POP, CALL, and RET instructions. A SSO is present in AMD processors since the K10 microarchitecture. The stack tracker predicts dependencies between pairs of PUSH and POP instructions. The memfile similarly predicts dependencies between stores and loads accessing the same data in memory, e.g. local variables. Both functions use memory renaming to facilitate store-to-load forwarding bypassing the load-store unit.

Dependencies on the RSP arise from the side effect of decrementing and incrementing the stack pointer. A stack operation can not proceed until the previous one updated the register. The SSO lifts these adjustments into the front end, calculating an offset which falls and rises with every PUSH and POP, and turns these instructions into stores and loads with RSP + offset addressing. The stack tracker records PUSH and POP instructions and their offset in a table. The memfile records stores and their destination, given by base, index, and displacement since linear or physical addresses are still unknown. They remain on file until the instruction retires. A temporary register is assigned to each store. When the store is later executed, the data is copied into this register (possibly by mapping it to the physical register backing the source register?) as well as being sent to the store queue. Loads are compared to recorded stores. A load predicted to match a previous store is modified to speculatively read the data from the store's temporary register. This is resolved in the integer or FP rename unit, potentially as a zero latency register-register move. The load is also sent to the LS unit to verify the prediction, and if incorrect, replay the instructions depending on the load with the correct data. It should be noted that several loads and stores can be dispatched in one cycle and this optimization is applied to all of them.

PS:
Wegen der 8 Decoder des M1, bei Zen kann der µOp-Cache auch 8µOps pro Takt liefern (die übrigens anders als bei ARM-Instruktionen immer noch Speicher-Operanden haben können, es sind also technisch MacroOps aus bis zu 2 µOps, die erst später im Scheduler in µOps aufgetrennt werden). ;)

[dildo4u]

Raphael LGA Package

https://twitter.com/ExecuFix/status/1397173117487828992

[amdfanuwe]

Schätze Rembrandt Desktop dürfte ebenso aussehen.

[HOT]

4 mehr Lanes aus der CPU, das ist total cool. Ich hab schon wieder Bilder im Kopf, wie künftig Boards aussehen werden :D. Es wird sicherlich per Standard 4 m.2 geben letztendlich in der nächsten Generation.

[Nightspider]

Schätze Rembrandt Desktop dürfte ebenso aussehen.
Wieso sollten die auch anders aussehen?

[prinz_valium_2]

Weil AMD nicht mit einsteigt, wird auch PCIe 5.0 nicht schneller kommen.

Also 4.0 überspringen ist wohl keine Option leider.

[HOT]

Ist halt ein bisschen schade, dass PCIe5 nicht mit Zen4 kommt. Aber so dramatisch ist es auf den 2. Blick auch nicht, denn wie ich lernen musste kommt kaum eine PCIe5-SSD und für Grafik sind wir bei PCIe4 noch lange nicht am Limit. MMn kommt auch N3x nicht mit PCIe5.

[Zossel]

X86 benötigt also im Schnitt etwas weniger native Instruktionen und architektonische Register wie ein ARM, um genau das Gleiche zu machen (dafür hat ARM ein paar andere Tricks auf Lager wie z.B. die bedingte Ausführung von Befehlen).

Die bedingte Ausführung von Befehlen ist IMHO bei ARM64 rausgeflogen.
Ich fand das auch sehr cool, das macht wohl bei Architekturen die für "große" Sachen gebaut sind keinen Sinn, weil die typischerweise viel spekulieren und aufwendig Sprungvorhersage betreiben.

Zu K8-Zeiten gab es mal ein Whitepaper oder einen Konferenzvortrag von AMD (anläßlich der Einführung von x86-64), in dem von Simulationen mit unterschiedlicher Registeranzahl berichtet wurde, wo sie zum Schluß kamen, daß sich mehr als 16 Register nur selten lohnen.

RISC-V hat 32 Register, wer Lust hat kann ja mal die Maschinenbeschreibung des Compilers für ARM64/X64 auf weniger Register kürzen und den generierten Code benchmarken, ich gehe auch davon aus das mehr als 16 Register nicht mehr viel bringen, insbesondere da Probleme die von vielen Registern profitieren können heute eher auf Vector-Units gerechnet werden.

[Zossel]

Raphael LGA Package

https://twitter.com/ExecuFix/status/1397173117487828992

Grrmmml, da hätte man auch gleich auf 32 Lanes gehen können.

[maximus_hertus]

4 mehr Lanes aus der CPU, das ist total cool. Ich hab schon wieder Bilder im Kopf, wie künftig Boards aussehen werden :D. Es wird sicherlich per Standard 4 m.2 geben letztendlich in der nächsten Generation.

4 m.2? Möglich, allerdings dürften diese dann nicht alle voll angebunden sein.

16 => VGA
4 => Chipsatz
8 => 2 x m.2 Slots mit je 4 Lanes

Die 3te und 4te m.2 dürften dann per Chipsatz angebunden werden.

Aber ja, mehr Lanes sind immer gut, da sie mehr Optionen / Möglichkeiten bieten.

[Zossel]

4 m.2? Möglich, allerdings dürften diese dann nicht alle voll angebunden sein.

16 => VGA


Wahrscheinlich wird es Zukunft weniger *16 Anbindungen der GPUs geben.
16*PCIe4 sind 30 GBytes/sec das ist schon viel gegenüber Dual DDR4 mit 50GBytes/sec.
Insbesondere weil ohne spezielle Techniken wie bei der PS5 die Sachen höchstwahrscheinlich mehrfach im Speicher kopiert werden, da muss auch die Software besser werden.
Und auch der Kernel von Windows verliert immer mehr den Anschluss an die moderne Welt.

[maximus_hertus]

Zumindest in der PCIe 4.0 Gen (Zen 4 Desktop) wird es bei x16 bleiben, da sehe ich keinen Rückschritt, der Marketing-technisch schwierig zu erklären wäre.

Allerdings könnten die Boardhersteller dem User die Option geben, die GPU auf x8 zu beschränken und dafür 2 zusätzliche vollangebundene SSDs zu nutzen.

[HOT]

4 m.2? Möglich, allerdings dürften diese dann nicht alle voll angebunden sein.

16 => VGA
4 => Chipsatz
8 => 2 x m.2 Slots mit je 4 Lanes

Die 3te und 4te m.2 dürften dann per Chipsatz angebunden werden.

Aber ja, mehr Lanes sind immer gut, da sie mehr Optionen / Möglichkeiten bieten.


Raphael -> 2 m.2
X670 -> 2 weitere m.2 + 4x Slot würd ich sagen
B650 -> 2 weitere m.2 möglich, aber nur mit starken Einschränkungen, wie heute

Bei Rembrandt wird man 4 Lanes weniger haben mMn. Wenn wir Glück haben beschränkt AMD aber den PEG auf 12x bei Rembrandt.

[Zossel]

Bei Rembrandt wird man 4 Lanes weniger haben mMn. Wenn wir Glück haben beschränkt AMD aber den PEG auf 12x bei Rembrandt.

IMHO gibt es keine PCIe Devices mit einer Anzahl Lanes != 2**n.

[Unicous]

Grrmmml, da hätte man auch gleich auf 32 Lanes gehen können.

Kannst du mir einen Consumer Anwendungsfall schildern bei dem du 32 ( bzw. 28) PCIe 4.0 Lanes benötigst, wenn Storage momentan der einzige Bereich ist, der bei PCIe 4.0. auch nur halbwegs in der Lage ist die gesteigerte Bandbreite auszunutzen?:confused:

Einher mit mehr PCIe-Lanes kommt auch eine höhere Komplexität des Package, des Mainboards und aller Voraussicht nach eine gesteigerte Leistungsaufnahme, wenn man "Prosumer-Anforderungen hat gibt es entsprechend die Threadripper-Plattform. Dieses Genörgel nach mehr, mehr, mehr kann ich leider hier nicht nachvollziehen. xGPU wurde sowohl von AMD und Nvidia bis auf Weiteres begraben, ich sehe außer dem Verlangen nach extrem viel und schnellen Massenspeicher, dessen Leistung eh nicht oder nur äußerst selten abgerufen wird momentan keinen Anwendungsfall für 32 Lanes (bzw. 28), tut mir leid.

Bei Intel sind es übrigens nur 20. Bei Alder Lake sind es dann zwar 16 PCIe 5.0 Lanes + 4 PCIe 4.0 Lanes aber auch hier stellen sich dann zwei Fragen. Wer braucht in den nächsten Jahren PCIe 5.0 und wie soll man all diese potentielle Bandbreite ausnutzen, wenn man (normalerweise) einen PC mit maximal 2 m.2 SSDs nutzt. Das Gute an PCIe ist die Abwärtskompatibilität und relative Flexibilität des Protokolls, daher wird Alder Lake einen Ausblick in die Zukunft in gefühlt 5 Jahren bieten, wenn die Plattform schon längst EOL ist und der nächste Bandbreiten-Affe durchs Dorf getrieben wird.

Würden wir von HPC und Servern (und z.T. Workstation/Prosumer) reden, wäre das alles obsolet, da wird immer ein Anwendungsfall gefunden. Da stehen dann aber auch ein Vielfaches an Lanes und I/O zur Verfügung.

Diese Lane-Gefeilsche macht momentan meiner Meinung nach keinen wirklichen Sinn, interessant ist eher ob "AM5" theoretisch in der Lage ist PCIe 5.0 auszugeben oder ob es da elektrische Einschränkungen gibt. Theoretisch sollte es, afaik, eigentlich kein Problem geben, wegen der PCIe 3.0 -> 4.0 Misere und AM4 Mainboards man nur hoffen, dass AMD dazu gelernt hat. :uponder:

[Platos]

Ja, wofür braucht man 28 Lanes oder mehr wenn PCI-E 4.0 genutzt wird.

24 reicht doch schon dicke aus. 16 Lanes PCI-E 4.0 für Grakas reichen locker, SLI/Crossfire ist tot (und selbst dann reichts für 2 Karten) und dann hat man immer noch 2x 4 Lanes für M.2 SSDs. Also wo braucht man 28 Lanes ?

[Akkarin]

Für Thunderbolt/USB4 solten ein paar zusätzliche Lanes auch ganz nützlich sein, aber noch mehr als 28 braucht man hier auch kaum.

[Brillus]

Ja, wofür braucht man 28 Lanes oder mehr wenn PCI-E 4.0 genutzt wird.

24 reicht doch schon dicke aus. 16 Lanes PCI-E 4.0 für Grakas reichen locker, SLI/Crossfire ist tot (und selbst dann reichts für 2 Karten) und dann hat man immer noch 2x 4 Lanes für M.2 SSDs. Also wo braucht man 28 Lanes ?
Du hast den Chipsatz vergessen.

[BlacKi]

Du hast den Chipsatz vergessen.wer weiß, vl kommts wie bei intel mit x8 für den chipsatz, imho besser als fest angebundene ssds.

[basix]

32 PCIe-Lanes hätte ich auch gerne gesehen. 3x m.2 wäre schon sexy ;) Der Normalo brauch das nicht, wir hier sind nach Definition aber nicht Normalos ;)

Allenfalls aber nicht sooo tragisch. Mal schauen wie viele PCIe 4.0 Lanes der Chipsatz bieten wird. Kommt ja eher selten vor, dass man zwei SSDs gleichzeitig voll auslastet (ausser beim rumkopieren).

[KarlKastor]

wer weiß, vl kommts wie bei intel mit x8 für den chipsatz, imho besser als fest angebundene ssds.
Das geleakte Alder Lake Schaubild hatte ja wie Rocket Lake eine x8 Anbindung. (Dann wahrscheinlich PCIe 4.0)
Allerdings stand der Chipset da mit PCIe 4.0 und 3.0. da erscheint mir die Anbindung doch ziemlich breit. Oder es ist halt ziemlich viel 4.0.

[HOT]

Die Anbindung ist ja grad auf 4x 4.0 gestiegen, ich bezweifle, dass man da jetzt weiter in die Breite geht, das ergibt keinen Sinn.

[w0mbat]

Ich denke es sieht so aus: x16 für GPU, x4 für M.2, x8 für Chipsatz.

[maximus_hertus]

Ich denke es sieht so aus: x16 für GPU, x4 für M.2, x8 für Chipsatz.

Wenn ich Wetten würde, scheint mir das die schlüssigste Auflösung zu sein.

[Der_Korken]

In dem Fall ist die ILP als solche kein sehr gutes Maß, weil der x86er Befehlssatz ja bekanntlich komplex ist und etwas effizienter mit Registern umgeht (weil Instruktionen direkt Speicheroperanden haben können). X86 benötigt also im Schnitt etwas weniger native Instruktionen und architektonische Register wie ein ARM, um genau das Gleiche zu machen (dafür hat ARM ein paar andere Tricks auf Lager wie z.B. die bedingte Ausführung von Befehlen).
Zu K8-Zeiten gab es mal ein Whitepaper oder einen Konferenzvortrag von AMD (anläßlich der Einführung von x86-64), in dem von Simulationen mit unterschiedlicher Registeranzahl berichtet wurde, wo sie zum Schluß kamen, daß sich mehr als 16 Register nur selten lohnen.

[...]

Kurze Antwort: Ja, das ist als Performanceoptimierung möglich und wird auch gemacht

[...]

Mal der Einfachheit halber ein Zitat von Wikichip dazu:


Danke nochmal für die ausführliche Antwort. Das ganze Konzept mit der Stack Engine war mir nicht bekannt, aber wenn man bedenkt dass temporäre Variablen üblicherweise einfach auf den Stack geschrieben werden, ergibt das super viel Sinn.

[bbott]

Ich denke es sieht so aus: x16 für GPU, x4 für M.2, x8 für Chipsatz.

Könnte mir auch vorstellen:
B650: 16x PCIe, 2x m2 und 4x SB (0-1x m2)
X670: 16x PCIe, 1x m2 und 8x SB (2-3x m2)

Würde eine größere und flexiblere Chipsatz Produktdifferenzierung ermöglichen :biggrin:

[basix]

Bei dem X670 Ansatz von dir hätte man den Vorteil, dass man zwischen allen m.2 SSDs im System mit voller Datenrate Daten rumkopieren könnte. Finde ich noch gut. Leistungsunterschiede zwischen nativ an CPU angebunden oder am Chipsatz gibt es meines Wissens praktisch keine (oder weiss da jemand was anderes? z.B. Latenz?). Und da der Chipsatz näher an den unteren m.2 Slots sein wird, fallen allenfalls ein paar PCIe 4.0 Repeater auf den MoBo weg. Stromverbrauch beim Chipsatz könnte auch im Rahmen gehalten werden, evtl. durch abschalten von 4x Lanes bei geringem Datenaufkommen.

Am liebsten würde ich das ja noch mit 32x Lanes (16x PCIe, 2x m.2, 8x SB) und PCIe 5.0 sehen :D Da EPYC aber mit PCIe 5.0 kommen soll: Threadripper. Damit hätte man wieder eine Differenzierung für HEDT erreicht.

[Zossel]

Könnte mir auch vorstellen:
B650: 16x PCIe, 2x m2 und 4x SB (0-1x m2)
X670: 16x PCIe, 1x m2 und 8x SB (2-3x m2)

Würde eine größere und flexiblere Chipsatz Produktdifferenzierung ermöglichen :biggrin:

Was ist "SB"?

[w0mbat]

SouthBridge. Alter Begriff, früher (vor SoC CPUs) gab es mal ne NorthBridge und ne SouthBridge :D

[davidzo]

Die Northbridge ist ja auch wieder da. Ist jetzt der i/o DIE

[Zossel]

SouthBridge. Alter Begriff, früher (vor SoC CPUs) gab es mal ne NorthBridge und ne SouthBridge :D

Dieses denken in alten Chipset Kategorien macht IMHO bei den Ryzen keinen Sinn mehr.

Das sind eigentlich kombinierte PCIe Devices und PCIe Switche/Fabrics.
Wahrscheinlich könnte man einen 570 "Chipset" o. ä. auch eine Intel-CPU anschließen.

Und es gibt auch Mainboards die ohne diese Dinger auskommen.

Optimal wäre es wenn Intel (Anbindung per PCIe) es genauso machen würde und ein Drittanbietermarkt für kombinierte PCIe Devices und PCIe Switche/Fabrics entstehen würde. IMHO nutzt Intel da was eigenes, kein PCIe.

[HOT]

Das IOD ist neue NB und der IO-Hub auf dem Mobo ist die SB, das passt schon gut.
Ist sogar ganz klassisch, die NB beinhaltete früher auch den Speichercontroller.

[Nightspider]

Laut MooresLawIsDead plante AMD mal 24 Core Zen4 CPUs aber hat sie verworfen wegen zu geringer Konkurrenz und um die Preise nicht unnötig für Mainboards und IO Chip zu erhöhen.

AM5 ist aber bereit für 24 Core CPUs und mit einem Zen4 Refresh oder Zen5 könnte es Varianten mit 3 Compute Dies (=24C) geben.

Man ist wohl auch überzeugt genug das man Intel locker mit 16 Kernen und starkem Zen4 Design in schach halten kann bis 2023.

Seine Quellen bestätigen auch nochmal den 20+% IPC Zuwachs. Eine genaue Zahl gibts aber noch nicht, wird eh von App zu App variieren und noch ist die Plattfor ja nicht final.

DDR5_5200 wird wohl offiziell supported.

Release von Zen4 für AM5 im 3. Quartal. (Corona hat angeblich auch für ein paar Monate Verzögerung gesorgt)

Zen5 folgt wohl in einem etwas kürzeren Zeitabstand von "nur" ~15 Monaten.

[HOT]

Das liegt sicherlich am IOD, denn das kann sicherlich jetzt 3 Chiplets über IF anbinden. Den 3. Ports wird man jetzt für eine optionale Grafik verwenden.

[Slipknot79]

€: can gelöscht werden ^^

[Piefkee]

Zu den Zen4 Leaks:

Meine Intepretation ist folgende:
- Raphael hat iGPU
- 5Nm Chiplets, 8C CCD
- AM5 ist richtig groß

Was kann es für mögliche Varianten geben, besonderns mit den Gerüchten (24 Core)


- 7600X (6-Core , 1xiGPU, 1x 8-Core CCDs)
- 7700X (8-Core , 1xiGPU, 1x 8-Core CCDs)
- 7800X (12-Core, 1x iGPU, 2x 6-Core CCDs)
- 7900X (16-Core, 1x iGPU Chiplet, 2x8Core CCDs)
- 7950X (24-Core, ohne iGPU, 3x 8Core CCDs)

Zusammengefasst denke ich man wird 3x Chiplets unterbringen, entweder für Core Chiplets oder iGPU
Das ganze kann man jetzt noch beliebig weiter aufbohren und 100 Varianten bringen...

[Zossel]

https://www.phoronix.com/scan.php?page=news_item&px=AMD-VMA-Changes-Frontier

AMD is building a system architecture for the Frontier supercomputer with a coherent interconnect between CPUs and GPUs. This hardware architecture allows the CPUs to coherently access GPU device memory. We have hardware in our labs and we are working with our partner HPE on the BIOS, firmware and software for delivery to the DOE.

[HOT]

Ich zitier mich mal selber vom 5.4., da wurd ich noch dafür bespuckt, dass es 3 CCDs sein könnten.

Du sagst es ja selber, es ist nicht exakt so. Ein Speichercontroller wird dann eben weggelassen, dennoch wird das Genoa IOD als Grundlage dienen. Es ergibt einfach 0 Sinn, Grafik da hineinzubasteln, wenn das als separates Chipet geht. Irgendwie scheint das enorm schwer zu verstehen zu sein, dass Chiplets nur Vorteile bieten, siehe
https://www.forum-3dcenter.org/vbulletin/showpost.php?p=12670270&postcount=601
Es wird keine monolithischen Dies mehr geben, wo auch Chiplets gehen, die Sache ist ganz einfach.


basix
Wenn man noch InfinityCache verbaut wären sogar mehr WGPs möglich, das würde die Bandbreitenproblematik ja komplett entschärfen.


HBM ist da mMn gar nicht nötig für ne APU, InfinityCache wäre die deutlich bessere Lösung, zumal die CPU davon auch noch profitieren kann als L4$.
Aber wenn man Grafikchips direkt mit Interposer verbauen muss wegen Chiplets wäre es blöde nicht HBM mit einzusetzen.


Es wäre meinetwegen denkbar:

7950X -> 3 CCD + IOD -> 24 Kerne
7900X -> 2 CCD + IOD -> 16 Kerne
7900G -> 2 CCD + IOD + 1 GFX -> 16 Kerne + IGP
7800X -> 2 CCD + IOD -> 12 Kerne
7800G -> 2 CCD + IOD + 1 GFX -> 12 Kerne + IGP
7700X -> 1 CCD + IOD -> 8 Kerne
7700G -> 1 CCD + IOD + 1 GFX -> 8 Kerne + IGP
usw.

oder, falls man InfinityCache mit verbaut im IGP-Chiplet:

7950X -> 3 CCD + IOD -> 24 Kerne
7900X -> 2 CCD + IOD + 1 GFX -> 16 Kerne + L4$
7900G -> 2 CCD + IOD + 1 GFX -> 16 Kerne + IGP + L4$
7800X -> 2 CCD + IOD + 1 GFX -> 12 Kerne + L4$
7800G -> 2 CCD + IOD + 1 GFX -> 12 Kerne + IGP + L4$
7700X -> 1 CCD + IOD + 1 GFX -> 8 Kerne + L4$
7700G -> 1 CCD + IOD + 1 GFX -> 8 Kerne + IGP + L4$
usw.

Nur wird es eben keinen Infinity Cache bei Zen4 geben, der wird als SLC (System Level Cache) dann ab Zen5 kommen, das ist jetzt klar. Ach ja, und meine Genoa IOD-Theorie war auch falsch ;). Das IOD von Genoa hat nichts mit den kleinen IODs zu tun, das hat PCIe5 und kann, wie wir mittlerweile wissen, doppelt soviele CCDs anbinden, also pro CPU jetzt 128C.

[mboeller]

https://www.phoronix.com/scan.php?page=news_item&px=AMD-VMA-Changes-Frontier

ist das nicht ZEN3+ ?

[amdfanuwe]

auf der AMD Webside https://www.amd.com/de/products/exascale-era:


Spezialgefertigten AMD EPYC™ CPUs, die für HPC und KI optimiert sind
Spezialgefertigten, HBM-fähigen Radeon Instinct™ GPUs

ZEN3+ würd ich das nicht mehr nennen. Eher ZEN3-HPC

[Zossel]

ist das nicht ZEN3+ ?

Möglicherweise, ich weiß es nicht so genau. Steht auch nicht in dem Artikel.

[Cyberfries]

Ich zitier mich mal selber vom 5.4., da wurd ich noch dafür bespuckt, dass es 3 CCDs sein könnten.

"Bespuckt"? Das ist aber sehr melodramatisch.

Meine Intepretation ist folgende:
- Raphael hat iGPU
- 5Nm Chiplets, 8C CCD

Was daran ist Interpretation? Das ist alles bereits so bekannt.

- AM5 ist richtig groß

AM5 ist gleich "groß" wie AM4.
https://twitter.com/ExecuFix/status/1396200650116112396

Laut MooresLawIsDead plante AMD mal 24 Core Zen4 CPUs aber hat sie verworfen wegen zu geringer Konkurrenz und um die Preise nicht unnötig für Mainboards und IO Chip zu erhöhen.

Ein Schwätzer sondergleichen, das einzige ernstzunehmende an seinen Behauptungen ist das, was er anderswo abschreibt.

Dass mit Zen 5 an der Kernzahl gedreht wird ist nicht auszuschließen, wegen Zen5+4D glaube ich aber nicht an ein 3CCD+IOdie Konzept.
Für Zen4 halte ich 3 Chiplets immer noch für sehr ambitioniert auf einem AM5 mit gleicher Fläche mit 74mm²-Chiplets.
Und Zen4 in Q3? Zu früh für AM5. Wenn in Q3 was kommt, dann ein Zen3 Refresh auf AM4.

[w0mbat]

Ich glaube, mit Q3 war Q3 2022 gemeint.

[Der_Korken]

Wenn der IOD wirklich wie MLID spekuliert in 6nm kommt, wird das aber ein teures Vergnügen. Der wird vermutlich nicht <100mm² sein, dazu kämen dann noch knapp 150mm² in 5nm. Wenn man mal so grob annimmt, dass 5nm ca. 50% mehr und 12nm ca. 50% weniger kosten als 7nm pro Fläche, wäre das +50% Waferkosten für 2xCCD+IOD von Zen 3 auf Zen 4. Wenn man es dann aber wieder mit den GPUs vergleicht, ist immer noch deutlich unter einem N21, der auch mal zu humanen Preisen geplant war.

Wegen der drei CCDs:

https://pics.computerbase.de/8/9/3/8/0/3-630.ecbf0ed5.jpg

Also theoretisch wäre da schon Platz auf so einem Package, wenn man die Dies längs ausrichtet und den IOD ein bisschen nach unten schiebt. Das auf dem Bild sind Matisse-Dies, die von der Größe ungefähr bei dem rauskommen, was für Zen 4 spekuliert wird. Im Gegensatz zum AM4 wird AM5 diesmal von Beginn an auf dieses Layout ausgelegt worden sein. Ich finde es auch nicht so abwegig, dass AMD sich die Option für 24 Kerne offen gehalten hat. Durch ihr Chiplet-Design ist diese Art von Skalierung sehr leicht zu erreichen und sie müssen Intel absolut respektieren. Ja, Alder Lake scheint noch nicht die große Bedrohung bei der MT-Krone zu sein, aber das hätte AMD vor 2, 3 Jahren nicht wissen können.

[Nightspider]

Ein Schwätzer sondergleichen, das einzige ernstzunehmende an seinen Behauptungen ist das, was er anderswo abschreibt.

Seine BigNavi Leaks waren eigentlich ziemlich präzise.

Ich bezweifle nicht das er eigene Quellen hat.

[davidzo]

Seine BigNavi Leaks waren eigentlich ziemlich präzise.

Ich bezweifle nicht das er eigene Quellen hat.


Du meinst die 427mm2 chipfläche und das 384bit SI die er wenige Monate vor dem Launch noch feilgeboten hat?
Bei so vielem bei dem er schon falsch lag würde ich nicht ausschließen dass die richtigen Bits nur von anderen abgeschrieben waren (z.B. RGT).


Seine Quellen bestätigen auch nochmal den 20+% IPC Zuwachs.
Es gibt viele Aussagen die man so interpretieren kann, auch wenn sie sich nicht au die Produktebene beziehen.
Fakt ist dass niemand von den Chiparchitekten mehr aufsteht für eine neue Architektur wenn die nur 5% bringt, den Zahn hat Jim Keller schon gezogen. Das Ziel ist immer 20%, bzw. gute zweistellige Zuwächse, sonst lohnt sich das gar nicht bzw. kann man das auch durch Prozessverbesserungen, TDPanpassung, mehr cache, schnelleren speicher, Preis/Marketing Anpassungen etc. erreichen ohne dass die Chip-Architekten sich damit befassen müssen.
Die Aussagen von Lisa wie auch Mark Papermaster zur Frage nach dem IPC-Increase wurden jeweils als Ziel formuliert und so weit gefasst dass sie für alle zukünftigen produkte gelten.
Die Interpretation dass das 20% IPC Increase für zen4 bedeutet kann dann jeder machen.

[Denniss]

MooresLawIsDead schnappt sich Infos von anderen, schüttelt die mal ordentlich durch und präsentiert die dann als eigene Infos, garniert mit etwas Wunschdenken.
So wirklich ernst kann man den nicht nehmen

[w0mbat]

Du schaust seine Videos nicht, oder? Er hat nämlich häufig exklusive Infos, die stimmen.

[Unicous]

Ich höre von ihm immer nur, dass er gerne Videos und Tweets löscht und äußert unwirsch reagiert wenn seine Fehlinformationen entlarvt werden. :uponder:

Nimmt sich da meiner Meinung nach nichts mit 1usmus, der auch sehr negativ auffällt in der Hinsicht.

Ich kann mich z.B. noch dunkel an die SMT 4 Geschichte erinnern, wo er alle paar Tweets eine halbe Paddellänge zurückgerudert ist.:rolleyes:


edit: "Exklusive Infos" die er aus chinesischen Foren zu klauen scheint, btw.


edit:

Warte mal. Diese dämliche Diskussion hatten wir doch schon einmal?:confused:

Was ist eigentlich aus dem AdoredTV Video-Gespamme geworden, ist der jetzt out. :uponder:

[Piefkee]

https://twitter.com/execufix/status/1399076515837530112?s=21

See geht ziemlich schick aus, hat bestimmt irgendwie einen Grund die Aussparungen

[gedi]

Ganz dumme Frage, aber wer braucht wirklich AM5, wenn jemand wie ich, nen 5950x am laufen hat?

Mir erschließt sich der Sinn für den Moment nicht :confused:

10% bessere Min-FPS, wo sich wieder alle dran aufgeilen :rolleyes:

Imo sind wir CPU-seitig von AMD doch sehr gut versorgt, von daher erschließt sich mir eine neue CPU, Board, Ram nicht wirklich - sorry

[Linmoum]

Und jeder Mensch hat einen 5950X im Rechner?
Und für Server bringt AMD dann auch gar nichts mehr, weil Milan reicht ja sowieso? :confused:

Ich verstehe den Sinn hinter deiner Frage schon an sich überhaupt nicht.

[w0mbat]

Ganz dumme Frage, aber wer braucht wirklich AM5, wenn jemand wie ich, nen 5950x am laufen hat?

Mir erschließt sich der Sinn für den Moment nicht :confused:

10% bessere Min-FPS, wo sich wieder alle dran aufgeilen :rolleyes:

Imo sind wir CPU-seitig von AMD doch sehr gut versorgt, von daher erschließt sich mir eine neue CPU, Board, Ram nicht wirklich - sorry
:freak:

[Nightspider]

Ganz dumme Frage, aber wer braucht wirklich AM5, wenn jemand wie ich, nen 5950x am laufen hat?

Mir erschließt sich der Sinn für den Moment nicht :confused:

10% bessere Min-FPS, wo sich wieder alle dran aufgeilen :rolleyes:

Imo sind wir CPU-seitig von AMD doch sehr gut versorgt, von daher erschließt sich mir eine neue CPU, Board, Ram nicht wirklich - sorry

PS5 Ports werden massiv höhere CPU Anforderungen haben und Zen4 wird scheinbar 30% schneller.

Ich schätze mal in Spielen wie Battlefield 6 mit 128 Spielern wird man einen Unterschied zwischen Zen3 und Zen4 spüren.

Und Spiele profitieren bisher überhaupt nicht von 16 Kernen. Da ist die ST Leistung immer noch das Wichtigste.

[ChaosTM]

Und jeder Mensch hat einen 5950X im Rechner?
Und für Server bringt AMD dann auch gar nichts mehr, weil Milan reicht ja sowieso? :confused:

Ich verstehe den Sinn hinter deiner Frage schon an sich überhaupt nicht.


Er hat 850+ für seine CPU ausgegeben und will daher nicht, dass gleich etwas schnelleres raus kommt. Ist eine Prestige Sache.

Mir gehts auch a bissl so mit meinem 5900er. ;)
An 30% glaube ich bei Spielen ehrlich gesagt nicht. 20% wären schon sensationell.

[HOT]

Bei Spielen wird eh nicht mehr so viel gehen mMn. Die Entwicklung war mit den low-level-APIs ja absehbar. Was jetzt wieder ein CPU-Treiber werden könnte bei Spielen ist RT, das ist aber rein MT, da ist wirklich allcore am wichtigsten. SingleCore-Leistung wird mMn in den kommenden Jahren überhaupt keine Rolle mehr spielen.

[Nightspider]

Wieso sollte die IPC jetzt bei Spielen langsamer steigen?

Die Logikdichte steigt bei Zen4 um rund 80%, der Cache wird schneller werden und L1 und L2 könnten größer werden und man wird wohl den Infinity Fabric der nächsten Generation verwenden. Wahrscheinlich alles Dinge die Latenzen weiter nach unten drücken.

Es hieß ja Mehrfach das der Sprung zu Zen4 noch etwas größer wird als zu Zen3.

Minimum erwarte ich +20% im Durchschnitt bei Spielen und hoffe auf 30%.

Da es der Großteil der Entwicklerstudios es noch immer nicht schafft die CPU Last gleichmäßig auf alle CPU Kerne zu verteilen wird auch in Zukunft die ST Leistung von Bedeutung sein.

[Lehdro]

Ich höre von ihm immer nur [....]
Da ist doch dein Problem, alles hören sagen. Bring doch mal Belege. Das MLID bei Intel schon goldrichtig lag wird ja auch immer gerne unterschlagen, Stichwort Cypress Cove. Mit ADL und DG2 wird man dann sehen wie gut seine Quellen wirklich sind in dem Bereich.

Warte mal. Diese dämliche Diskussion hatten wir doch schon einmal?:confused:
Die kommt jedes mal und immer wird nur das offensichtlich inakkurate als Maßstab hervorgehoben. Wird mal Zeit dafür die Leaker richtig auszuwerten mit ordentlicher Quellenarbeit - dann kann man auch genau bestimmen, wie korrekt die Jungs & Mädels wirklich sind. Wer hat wann was geleakt und war das schlussendlich stimmig? Wäre doch mal was, zumindest besser als das larifari "der schreibt nur ab!" und "der lag schon einmal nicht richtig!".

Was ist eigentlich aus dem AdoredTV Video-Gespamme geworden, ist der jetzt out. :uponder:
Der macht selber nichts mehr und spielt beleidigte schottische Leberwurst wegen der Community. :freak: