Zen 4 (Raphael, Phoenix & Genoa, 5 nm, AM5, DDR5, PCIe 5.0, Ende 2022)

[amdfanuwe]

interessant

https://www.reddit.com/r/Amd/comments/t8fh4u/zen_4_release_date_becomes_shrouded_in_confusion/hzpx240/?context=3


The one issue I have is a lack of information on the N7 IO die production since those will take longer to produce.

Sollte der I/O nicht eher in N6 kommen? Die IP existiert mit Rembrandt schließlich schon für N6 und ist erprobt.

[Nightspider]

N7 macht jedenfalls nicht viel Sinn.

[-/\-CruNcher-/\-]

DEL Please

[r3ptil3]

Du meinst vermutlich RaptorLake?
Meteor Lake wird ehernur noch DDR5 Unterstützung bringen, so jedenfalls die letzten Vermutungen (falls ich mich nicht sehr täusche).

Richtig, Raptor Lake natürlich.

Ich meinte damit Z690/B660/H670 DDR4 Boards + Raptor Lake.

Mit den Z790 Chipsätzen hast du recht, da wirds vermutlich nicht mal mehr Boards mit DDR4 haben.

[HOT]

N7 macht jedenfalls nicht viel Sinn.
Kommt auf die Kapazität an.

[iamthebear]

Laut den Quellen von MLID betrifft der hohe DDR5 Preis fast ausschließlich den DIY Bereich. Bei OEMs lag der Preisaufschlag für Rahmenaufträge selbst bei ADL Launch schon bei nur 10-20% im Bereich von 10-20%.
Aber es gibt ja auch noch keine OEMs mit vollständigen ADL Lineups. Bis da das Geschäft richtig läuft wird sicher noch mindestens ein halbes Jahr vergehen. Gerade im Businessbereich ist das Ganze den meisten Herstellern noch etwas zu riskant mit all den neuen Technologien.

Aus technischer Sicht ist das Hauptproblem von DDR5 jedoch die katastrophalen Latenzen wodurch aktuell quasi kein Performancevorteil besteht.
Aktuell am Schnellsten ist DDR4-4800 17-19-19-39. Da kommt DDR5 nicht einmal annähernd hin.

[Nightspider]

Das ist kein Problem. Das ist ein Feature. ^^

War ja schon immer so.

Wenn AMD sich mit dem V-Cache für Zen4 beeilt können wir uns den billigsten DDR5 RAM holen den es gibt. ^^

[BlacKi]

mhh, wenn zen4 ddr4 kann(siehe hauptseite), dann macht der 5800x3d noch weniger sinn. bzw. er kommt einfach zu spät. es ist lediglich nur noch eine option für ganz wenige leute die wirklich zu faul sind ein mainboard auszutauschen.

das ist auf jedenfall nett, das wird wohl bedeuten, man kann den ddr4 ram wohl auch noch 2-3 weitere generationen in am5 betreiben.

[w0mbat]

Wäre sehr seltsam, da AM5 laut AMD nur DDR5 unterstützt. Ein DDR4-SI in Zen4 wäre also quasi Verschwendung.

[HOT]

Die lizenzieren die Controller ja, wenn das lizenzierte Produkt auch DDR4 kann, ist das eben so.

[Hjalmar]

Wäre sehr seltsam, da AM5 laut AMD nur DDR5 unterstützt.
Naja, das waren ja nur Marketing-Infos (wo m.W. DDR4 nicht komplett ausgeschlossen wurde). Da gab es nur mal irgendwann eine Marketingfolie zu AM5 wo DDR5 draufstand.
Der Rest ist afaik nur Gerüchteküche.
Insbesondere durch die höhere Pinzahl ergäben sich da aber Möglichkeiten.
Zum Vergleich:
LGA 1700 hat 16 reine DDR4 Pins, 34 reine DDR5 und 257 geteilte (DDR4/5) Kontakte. Von den 16 reinen DDR4 Pins ist die Hälfte wiederum nur notwendig, um die Erweiterung von 4 auf die 8 bit des doppelt so breiten Interfaces hinzubekommen.

Also auch wenn sie bislang das nicht öffentlich kommuniziert haben, wäre es gut möglich, dass bei 1718 Pins die 16 reinen DDR4 Pins durchaus nach draußen geführt werden/enthalten sind, sodass dann (falls dem so sein sollte) DDR4 Support nur noch an den Mainboardherstellern (bzw. der Erlaubnis diesen gegenüber) liegen würde. Die Wahrscheinlichkeit dafür würde ich für nicht so gering halten - insbesondere, wenn die DDR5 Preise nicht noch massiv/deutlich sinken. Bei Raphael sitzt außerdem auch keine (dicke) IGP mit drin, die zwingend DDR5 bräuchte.
Wäre durchaus denkbar, dass z.B. erstmal X670 kommt mit DDR5 only und dann später B650 mit DDR4 & DDR5 oder so in der Art.

[davidzo]

mhh, wenn zen4 ddr4 kann(siehe hauptseite), dann macht der 5800x3d noch weniger sinn. bzw. er kommt einfach zu spät. es ist lediglich nur noch eine option für ganz wenige leute die wirklich zu faul sind ein mainboard auszutauschen.

das ist auf jedenfall nett, das wird wohl bedeuten, man kann den ddr4 ram wohl auch noch 2-3 weitere generationen in am5 betreiben.

Vielleicht liegt der 5800x3d in spielen auch weiterhin vorne, hat also seine Daseinsberechtigung als reiner Spieleprozessor?

Ich meine wir wissen reichlich wenig über die Zen4 IPC Verbesserungen, außer dass es ein Hochtaktdesign ist. Takt schlägt sicherlich durch in Games, aber von den 1MB L2 sieht man in Games wohl eher weniger weil die Latenzen schlechter sein werden als der 512kb cache. Vielleicht sehen wir die 20% IPC Schub eher in anderen workloads als Games?

Wir erhoffen uns natürlich dass AMD die µarch ähnlich verbreitert wie Intel das bei Golden Cove getan hat, aber es gibt mehrere Hinweise dass dem möglicherweise nicht so ist:
1. AVX512 und doppelter L2 kostet Fläche.
2. Zen4D basiert auf Zen4 und wurde als "schmaleres" Design bezeichnet im vergleich zu Zen5.
3. In Interviews war AMD immer sehr vorsichtig wenn ein breiteres Design angesprochen wurde. Mike clark hat letzten Oktober zum Beispiel ausweichend geantwortet: "Wir werden irgendwann breiter werden, aber zuerst müssen wir das Frontend und Backend darum bauen damit es sich auch lohnt breiter zu werden." - Klingt nicht so als wenn das gerade mit Zen4 vor der Tür steht. Mit Zen4 ist das Designteam ja schon seit jahren nicht mehr beschäftigt, das ist ein reiner Implementierung/Fertigungs-Job.
4. Es gibt Gerüchte dass es zumindest auf der Integerseite erstmal bei 4-wide Alus bleibt.
5. Eine performante AVX-512 Implementierung braucht mehr pro Core Bandbreite. Der L2 wird also von 32v/cycle wahrscheinlich auf 64byte/cycle gehen wie GC. Dadurch erhöht sich wohl die Latenz. Non-AVX-512 workloads könnten darunter leiden.

[robbitop]

Hochtaktdesign ist finde ich zu viel gesagt. Er schafft 5 GHz. Das ist nicht so weit weg von Zen 3. Und es ist ein full node shrink dazwischen. Entsprechende Takterhöhungen haben wir mit dem full node shrink schon gesehen.

Ein deutlich breiteres Design wird was man so hört erst mit Zen 5 kommen. Das schien in dem von dir angesprochenen Interview durch (kurz davor oder danach als es darum ging breiter zu werden ging es um Zen 5) und außerdem soll Zen 4 das little Äquivalent von Zen 5 sein.

[BlacKi]

@davidzo
dann scheinst du ja nicht viel von zen4 zu halten.

[robbitop]

Es ist praktisch noch nichts zu Zen 4 bekannt. Aktuell kann man es kaum bewerten.

[fondness]

Vielleicht liegt der 5800x3d in spielen auch weiterhin vorne, hat also seine Daseinsberechtigung als reiner Spieleprozessor?

Die Spiele-IPC von dem Ding wird zwar zweifellos bahnbrechend sein, immerhin will man mit nur max. 4,5Ghz Boost einen 5,5Ghz ADL erreichen/schlagen, aber für mehr fehlt der Takt.


5. Eine performante AVX-512 Implementierung braucht mehr pro Core Bandbreite. Der L2 wird also von 32v/cycle wahrscheinlich auf 64byte/cycle gehen wie GC. Dadurch erhöht sich wohl die Latenz. Non-AVX-512 workloads könnten darunter leiden.

Intel scheint AVX-512 zu begraben, hoffentlich legt sich AMD damit nicht ein Ei.

[dosenfisch24]

Wäre es dank DDR4 Unterstützung technisch möglich, Zen4 auch auf AM4 zu bringen? Ob es jetzt wirtschaftlich sinvoll ist, sei mal dahingestellt.

[BlacKi]

also was das 5nm chiplet angeht bestimmt.

[Zossel]

Wir erhoffen uns natürlich dass AMD die µarch ähnlich verbreitert wie Intel das bei Golden Cove getan hat, aber es gibt mehrere Hinweise dass dem möglicherweise nicht so ist:
1. AVX512 und doppelter L2 kostet Fläche.
2. Zen4D basiert auf Zen4 und wurde als "schmaleres" Design bezeichnet im vergleich zu Zen5.
3. In Interviews war AMD immer sehr vorsichtig wenn ein breiteres Design angesprochen wurde. Mike clark hat letzten Oktober zum Beispiel ausweichend geantwortet: "Wir werden irgendwann breiter werden, aber zuerst müssen wir das Frontend und Backend darum bauen damit es sich auch lohnt breiter zu werden." - Klingt nicht so als wenn das gerade mit Zen4 vor der Tür steht. Mit Zen4 ist das Designteam ja schon seit jahren nicht mehr beschäftigt, das ist ein reiner Implementierung/Fertigungs-Job.
4. Es gibt Gerüchte dass es zumindest auf der Integerseite erstmal bei 4-wide Alus bleibt.

AMD ist aus meiner Sicht immer noch gut beraten nicht übermütig zu werden und deshalb lieber Schritt für Schritt voran zu gehen. Fehltritte sollte AMD vermeiden.
Xilinx will auch erstmal verdaut werden. Es ist noch nicht lange her da sah es bei AMD noch ganz anders aus.

5. Eine performante AVX-512 Implementierung braucht mehr pro Core Bandbreite. Der L2 wird also von 32v/cycle wahrscheinlich auf 64byte/cycle gehen wie GC. Dadurch erhöht sich wohl die Latenz. Non-AVX-512 workloads könnten darunter leiden.

Gibt es bei 5nm@TSMC Produkten von Apple oder bei Nvidia Hinweise ob die Cachelatenzen von der besseren Fertigung profitieren?

[Zossel]

Intel scheint AVX-512 zu begraben, hoffentlich legt sich AMD damit nicht ein Ei.

Oder Intel und AMD diversifizieren ihre Cores, Little kommt mit weniger AVX und Big mit mehr AVX.

[Hjalmar]

Oder Intel und AMD diversifizieren ihre Cores, Little kommt mit weniger AVX und Big mit mehr AVX.
Darauf wird es hinauslaufen. Sapphire Rapids hat wohl nur Big Cores. Heißt (technisch zumindest) volle AVX 512 Unterstützung.
AVX-512 spielt zudem gerade in spezialisierteren Anwendungen durchaus noch eine (wennauch im 'Marktvergleich' geringere) Rolle.
Man darf getrost bezweifeln dass sie das - jedenfalls für die nächsten paar Jahren - zu Grabe tragen werden.
Es wird halt (bei Intel) ein Feature für den professionellen Bereich. Im Consumer Bereich ist der Anteil der Leute, die es wirklich benötigen nocch viel geringer, als im professionellen Umfeld. Insbesondere in Anbetracht des Flächenverbrauchs usw. kann man schon nachvollziehen, dass es aus den Consumer CPUs rausgeworfen wird.

Ich persönlcih hätt's trotzdem gerne (und könnte es auch benutzen) ohne den Aufpreis für eine 'professional' CPU zahlen zu müssen, aber ich zähle halt eben auch zu dieser kleinen Minderheit.
(Daher ist Zen4 auch für mich so interessant)

[amdfanuwe]

(Daher ist Zen4 auch für mich so interessant)
Ich bezweifle, dass AMD AVX 512 in Consumer CPUs freischalten wird, wenn es überhaupt implementiert ist.
Nachdem Intel es im Desktop nicht mehr unterstützt ist AVX 512 im Consumerbereich gestorben. Warum sollte AMD sich den Klotz ans Bein binden das auf Jahre zu implementieren, wenn es eh kaum genutzt wird.
AMD weiß mit der Fläche anderes anzufangen. Da geht es eher Richtung größerer Caches, AI Beschleunigung, FPGA, GPU, mehr Kerne....

[Hjalmar]

Ich bezweifle, dass AMD AVX 512 in Consumer CPUs freischalten wird, wenn es überhaupt implementiert ist.
Nachdem Intel es im Desktop nicht mehr unterstützt ist AVX 512 im Consumerbereich gestorben. Warum sollte AMD sich den Klotz ans Bein binden das auf Jahre zu implementieren, wenn es eh kaum genutzt wird.
AMD weiß mit der Fläche anderes anzufangen. Da geht es eher Richtung größerer Caches, AI Beschleunigung, FPGA, GPU, mehr Kerne....
Was für Klotz ans Bein?
Bei Intel war das Problem, dass sie Little Cores hatten, die das nicht unterstützten.
Rocketlake das noch ohne little Cores kam, hat es daher ebenfalls unterstützt.
AVX 512 benötigt ja keinen 'Wartungsaufwand'.
Wenn sie das abschalten, dann nur zur Produktsegmentierung, weil man möchte, dass Kunden die AVX 512 wollen, gefälligst mehr zahlen sollen.

AVX 512 ist für Zen4 bereits mehrfach in den Gerüchten erwähnt worden. Das scheint eigentlich recht fix zu sein. Wenn dem so ist, kann das nicht 'rausgelötet' werden, das ist fix mit der Architektur verbunden. Mit ein Grund wahrscheinlich, dass es Zen4c gibt. Könnte gut sein, dass es da nämlich nicht drin ist.
Nach allem was aber bekannt ist, wird Zen4c aber (in Ryzen 7000) nur für den zweiten (neuen) Strang des Serverportfolios verwendet.
Zen4 war in der Planung, als klar war, dass Rocketlake mit AVX 512 kommt. Also ja, damals dachte man wohl, dass AVX 512 ein Zukunfts-Consumer-Feature sein wird und hat es dementsprechend eingeplant.

Richtig, AVX 512 benötigt Fläche. Aber das ist ja der Punkt: man weiß, dass das Zen4 Chiplet ziemlich groß wird (in Anbetracht des Shrinks auf 5nm). Die Gerüchteküche sagt, dass Zen4 AVX 512 bekommt.
Das sind alles sehr starke Hinweise darauf, dass es so kommt. Und wenn dem so ist, können sie das nicht nachträglich 'rausbauen'. Nur Softwareseitig deaktivieren. Und das hätte dann nur produktpolitische Gründe.

[Tobalt]

Anstelle Fläche in sinnloses Megavectoring zu stopfen, sollte man lieber mehr parallele Instructions an sich erlauben also die Architektur insgesamt verbreitern. Viel flexibler. Oder eben Cache. Geht immer und "kühlt" auch noch :) Der SIMD Zug ist doch für CPU eh abgefahren.

[Skysnake]

Naja, den Befehlssatz zu unterstützen schadet sicherlich nicht. Teils sind da ja durchaus nette Instruktionen dabei und man kann mehr Annahmen zum alignment machen.

Das heißt aber nicht, dass die Execution Units AVX 512 in einem Takt können...

"Megavektoring" würde ich popelige 8 Wörter jetzt wirklich nicht nennen. RISCV oder die alten/aktuellen VektorCPUs können bis zu 256 64 Bit Werte bearbeiten. Das ist Faktor 32 mehr...

Und selbst die Execution Units sind 32 Wörter breit. Also noch immer Faktor 4 mehr.

[Zossel]

Der SIMD Zug ist doch für CPU eh abgefahren.

Sehe ich anders, gibt einiges was davon profitiert.
Und welche Taktverluste im SIMD-Betrieb bei AMD rumkommen wissen wir noch nicht.

[Tobalt]

Ok ich gestehe meine Wortwahl war überzeichnet.

Aber ich sehe kaum eine Nische für so breites AVX, wo:

a) nicht SIMD dann so gehäuft auftritt dass man besser ganz auf GPU geht
b) wo man nicht mit CPU Multithreading gut fährt
c) wo nicht mehrere kleinere parallele Vector Instructions auch gingen, (wie gesagt die CPU insgesamt breiter hat ja schon seine Reize)
d) wo man nicht an anderer Stelle im Code durch mehr Cache mehr gewinnt.

[Nightspider]

Wie viel Fläche frisst denn so ein AVX512 Bereich?

AMD könnte halt gut punkten wenn sie AVX512 dank 5nm Prozess äußerst effizient betreiben.

[basix]

Naja, den Befehlssatz zu unterstützen schadet sicherlich nicht. Teils sind da ja durchaus nette Instruktionen dabei und man kann mehr Annahmen zum alignment machen.

Das heißt aber nicht, dass die Execution Units AVX 512 in einem Takt können...

Half-Rate AVX512 wäre auch mein Ansatz. Oder pro Core halt nochmals verdoppelte AVX2 Einheiten verglichen mit Zen 2/3 :D Davon würden schon einige Anwendungen profitieren.

Für noch mehr Vector/Matrix gibt es RDNA/CDNA

[Skysnake]

Ok ich gestehe meine Wortwahl war überzeichnet.

Aber ich sehe kaum eine Nische für so breites AVX, wo:

a) nicht SIMD dann so gehäuft auftritt dass man besser ganz auf GPU geht

Die sehr breiten Vektor Architekturen sehen ja durchaus etwas anders aus. Haben zum Beispiel mehr Memory Bandbreite pro Flop und Dinge wie Hardware Scatter und Gather und mask Register etc. Das funktioniert schon etwas anders als AVX und auch etwas anders als GPUs, weil niedrigere Latenzen.


b) wo man nicht mit CPU Multithreading gut fährt

Das ist auch eine Frage der Effizienz. Vektor braucht halt weniger Logik als Multithread und istbezüglich Cache Kohärenz auch einfacher da weniger Teilnehmer.

c) wo nicht mehrere kleinere parallele Vector Instructions auch gingen, (wie gesagt die CPU insgesamt breiter hat ja schon seine Reize)

Kürzer geht natürlich immer, ist aber immer die Frage wie effizient das ist bezüglich Power und wie aufwendig die Domain decomposition und damit auch die Kommunikation ist.


d) wo man nicht an anderer Stelle im Code durch mehr Cache mehr gewinnt.
Cache kann was bringen oder auch nicht. Kommt immer drauf an. So Pauschalaussagen sind wertlos.

[MR2]

https://videocardz.com/newz/amd-ryzen-7000-zen4-raphael-desktop-170w-sku-rumored-to-feature-16-cores

The latest rumors suggest that the top 16-core configuration might require up to 170W of power.

[r3ptil3]

Die 170W wurden schon mal vor über einem halben Jahr erwähnt.

Wenn ich mich richtig erinnere, könnte damit die PPT gemeint sein, welche bei den Ryzen 5000er Modellen (5800X, 59x0X) auch schon bei 142W liegt.

[MSABK]

Ich habe bissi Hoffnung, dass der Ryzen 7xxx auch DDR4 unterstützen wird.

[=Floi=]

Man spart zwar geld, verschenkt aber die leistungssteigerung des neuen arbeitsspeichers und ruft nicht das volle potential des neuen prozessors ab.


Persönlich würde ich behaupten, dass gerade der ram mind 50% der ganzen steigerungen beiträgt und es nicht nur der prozessor ist.

[Nightspider]

Kommt zwar auf die Anwendung an aber generell kann man schon sagen dass das Blödsinn ist.

RAM Latenz ist wichtig. Die Bandbreite durch DDR 5 interessiert Spiele beispielsweise so gut wie gar nicht.

[Der_Korken]

https://videocardz.com/newz/amd-ryzen-7000-zen4-raphael-desktop-170w-sku-rumored-to-feature-16-cores

The latest rumors suggest that the top 16-core configuration might require up to 170W of power.

Klingt ganz nach dem Intel-Weg: Immer hoch mit dem Verbrauch. Wäre Zen 4 weiterhin in 7nm könnte ich das vielleicht nachvollziehen, weil größere Kerne auch mehr verbrauchen, aber in 5nm ist eine Verbrauchssteigerung bei gleicher Kernzahl imho eine absolute Enttäuschung. Oder es ist ein 3800X reloaded, aber durch die ganze Produktpalette hinweg. Verliert mit halbem Verbrauch dann keine 5% Leistung, nichtmal in Blender, aber hauptsache noch 2 fps in Valorant rausgeholt oder so.

[BlacKi]

Klingt ganz nach dem Intel-Weg: Immer hoch mit dem Verbrauch. Wäre Zen 4 weiterhin in 7nm könnte ich das vielleicht nachvollziehen, weil größere Kerne auch mehr verbrauchen, aber in 5nm ist eine Verbrauchssteigerung bei gleicher Kernzahl imho eine absolute Enttäuschung. Oder es ist ein 3800X reloaded, aber durch die ganze Produktpalette hinweg. Verliert mit halbem Verbrauch dann keine 5% Leistung, nichtmal in Blender, aber hauptsache noch 2 fps in Valorant rausgeholt oder so.
verbrauch ist eben eine auslagerung hin zum kunden hin. aber mal davon abgesehen, wird es sicherlich gute sparsame günstige cpus geben. ist halt nur blöd das der kunden das dann bezahlen muss. siehe intel: die t cpus sind alles andere als stromfresser leider aber preisleistungstechnisch eine katastrophe, da ist es besser man bremst seine k cpu selbst ein, weil man wenigstens hinterher mehr beim wiederverkauf erhält.

[amdfanuwe]

Als AM4 designed wurde, hat AMD dabei kaum an 16 Core CPUs gedacht.
Und man sieht ja, dass 3950X und 5950X durch die TDP Allcore ausgebremst werden.
Warum sich also wieder unnötige Bremsen einbauen, wenn Intel >200W im Desktop Salonfähig gemacht hat.

[Nightspider]

Ich gehe weiterhin davon aus das Zen4 eine extrem gute Effizienz besitzen wird.

Könnten das die TDP Angaben von V-Cache Varianten sein?

Der 5800X3D scheint dank V-Cache ja auch stärker ausgelastet zu sein, trotz geringerer Taktraten.

[Complicated]

Durch den Quasi-Tod der HEDT Plattformen ist das eigentlich zu erwarten gewesen. 16 Kerne wandern in die normale Desktop-Plattform alles darüber in die Workstation-Plattform. Da sind Anpassungen der Powerbudget-Spanne nur die logische Konsequenz der neu ausgerichteten Segmentierung. Intel hatte da kaum eine Wahl ohne konkurrenzfähige HEDT CPUs und AMD konsolidiert nun eben auch das Portfolio. Die Kostenersparnis in der Entwicklung sollte nicht unerheblich sein.

[Der_Korken]

Als AM4 designed wurde, hat AMD dabei kaum an 16 Core CPUs gedacht.
Und man sieht ja, dass 3950X und 5950X durch die TDP Allcore ausgebremst werden.
Warum sich also wieder unnötige Bremsen einbauen, wenn Intel >200W im Desktop Salonfähig gemacht hat.

Definiere "ausgebremst". Der 5950X verliert im Eco-Modus gerade mal 17% Leistung. Für 7nm und eine Reduktion des Verbrauchs um 40% ist das schon ganz OK. Wieviel mehr würde der 5950X mit 230W haben? 10%? Wohl aber auch nur in Renderbenchmarks. Warum ein 5nm Zen 4, der selbst bei optimistischsten 25% IPC-Bonus allein durch die Fertigung noch pro Kern weniger verbrauchen sollte, da ebenfalls 230W braucht, weiß wohl nur AMD. Für mich ist das nur die Intel-Brechstange, die die letzten Jahre völlig zurecht kritisiert wurde.

Der 5900X verliert im Eco-Modus sogar nur 8%. Und Rembrandt hat gezeigt, dass mehr als 45W für ein 8-Core-Modell schon in 6nm keinen Sinn ergeben.

Edit: Link vergessen: https://www.computerbase.de/2020-11/amd-ryzen-5000-test/5/#abschnitt_multicoreszenarien

[mboeller]

https://videocardz.com/newz/amd-ryzen-7000-zen4-raphael-desktop-170w-sku-rumored-to-feature-16-cores

The latest rumors suggest that the top 16-core configuration might require up to 170W of power.

und das ist sicher, dass das für den ZEN4 gilt und nicht allgemein für die AM5 Plattform?
Auch bei AM4 hat sich AMD am Anfang ja Spielraum nach oben eingebaut.

[HOT]

Definiere "ausgebremst". Der 5950X verliert im Eco-Modus gerade mal 17% Leistung. Für 7nm und eine Reduktion des Verbrauchs um 40% ist das schon ganz OK. Wieviel mehr würde der 5950X mit 230W haben? 10%? Wohl aber auch nur in Renderbenchmarks. Warum ein 5nm Zen 4, der selbst bei optimistischsten 25% IPC-Bonus allein durch die Fertigung noch pro Kern weniger verbrauchen sollte, da ebenfalls 230W braucht, weiß wohl nur AMD. Für mich ist das nur die Intel-Brechstange, die die letzten Jahre völlig zurecht kritisiert wurde.

Der 5900X verliert im Eco-Modus sogar nur 8%. Und Rembrandt hat gezeigt, dass mehr als 45W für ein 8-Core-Modell schon in 6nm keinen Sinn ergeben.

Edit: Link vergessen: https://www.computerbase.de/2020-11/amd-ryzen-5000-test/5/#abschnitt_multicoreszenarien

Nur weil er effizient ist heißt das doch nicht, dass er von einem höheren Powerlimit nicht profitiert. Das ist halt wie bei Intel, man möchte das letzte Quäntchen MT-Performance herausquetschen. Das geht halt nur so. So wie es aussieht bleibt der 12C ja bei 105W, wie gehabt. Das man beim 16C jetzt alle Register zieht ist doch ok.

[Zossel]

RAM Latenz ist wichtig. Die Bandbreite durch DDR 5 interessiert Spiele beispielsweise so gut wie gar nicht.

Bei einer eingebauten GPU interessiert Bandbreite.

[Freestaler]

Wenn Zen4 mit gleicher TDP mehr leistet (effizienter) mit mehr TDP noch mehr der effizienter Leistung liefert ist doch okay. Solange da nicht 100% mehr aufnahme in kauf genommen wird für 5-10% mehr Leistung (massiver effizienz verlust) passt doch wirklich und meiner Meinung nach nicht wie ADL. Da wird mehr als 100% mehr verbrannt für sehr sehr wenig (keine 20%). Und auch nichtmal überragend schneller (10% sind zu wenige für ne das Word überragend) als die "alte" Konkurenz.

[Der_Korken]

Solange da nicht 100% mehr aufnahme in kauf genommen wird für 5-10% mehr Leistung (massiver effizienz verlust)

Genau das befürchte ich angesichts der hohen TDPs bei Zen 4.

Geht man mal von 50% Effizienzsteigerung aus, die man durch 5nm rausholen kann, müsste ein Zen-4-Kern selbst bei +25% Leistung pro Kern (IPC+Takt) ca. 20% weniger verbrauchen als ein Zen-3-Kern. Effizienz ist natürlich nicht leicht zu messen, weil sie stark vom Arbeitspunkt abhängt, aber gehen wir mal davon aus, dass sich die Arbeitspunkte verbrauchsmäßig um 20% nach unten verschieben. Ein 7950X würde also bei 112W (0,8*140) ungefähr so laufen wie ein 5950X bei 140W, nur eben 25% schneller bedingt durch IPC und generell bessere Taktbarkeit. Jetzt soll der 7950X aber mit 230W kommen, also doppelt so viel. Das Äquivalent dazu wäre, den 5950X mit 280W zu betreiben. Ernstgemeinte Frage: Wieviel Ertrag bringt das? Würde mich nicht wundern, wenn der 5950X am Ende effizienter als der 7950X ist ootb.

Vor allem hat AMD afaik bei Zen 4 eher von 100% Effizienzsteigerung gesprochen (wo man aber natürlich leicht schummeln kann) und man sollte bedenken, dass durch den 6nm IOD noch ein paar W zusätzlich frei werden. Wo die Chiplets vorher vllt. 110W für sich hatten, sind es jetzt 120W (bzw. 210W bei 230W PPT).

Was erhofft man sich davon? Man kann mit irgendwelchen Cinebench MT Werten flexen. Dafür wird man in den B-Noten abstinken. Der Verbrauch wurde bei Intel wie gesagt schon oft kritisiert. Die Chiplets sind kleiner bei teilweise deutlich mehr Verbrauch. Das Ding wird ständig im 90°C-Limit hängen, sofern AMD das nicht anhebt und 100°C erlaubt wie Intel. Mich persönlich turnt diese Art von Produkten völlig ab. Wie Hardware im Jahre 2020+ geht, hat Apple gezeigt. Klein, sparsam, trotzdem schnell.

[HOT]

Zen4 hat keine höhren TDPs, das ist Blödsinn. Nur der 16C und das ist wie gesagt verständlich, weil der auch in älteren Versionen schlichtweg mehr verbraucht, wenn MT nicht eingeschränkt werden soll. Das war bei 3950 und 5950 nicht anders. AM5 erlaubt jetzt eben mehr und da bekommt der 16C auch mehr. Da gibts nichts zu "befürchten". Und ja, es geht genau darum, beispielsweise im Cinebench die Krone möglichst lange zu halten. Hätte ein 5950 eine 170W TDP hätte der auch 1000 Punkte mehr im MT.

[Linmoum]

Die 170W hat Patrick Schur letzten Sommer schon genannt, keine Ahnung, warum das jetzt wieder so viral geht.

Wird IMO auch nur das neue Limit von AM5 sein.

[Der_Korken]

Unklar war, ob sich die 170W auf TDP oder PPT beziehen, da es angeblich auch einer 125W-TDP-Klasse geben soll und 170W da zufällig genau zu gepasst hätten. Dass es nun aber wirklich 170W TDP und somit 230W PPT sind, ist neu. Für mich ein klarer Rückschritt, genau wie bei den ganzen 500W-Grakas, die angeblich kommen sollen. Das ist so als würde man im Jahre 2022 einen Audi Q12 mit 25L Verbrauch als neue Innovation vorstellen.

[HOT]

Das ist doch total egal. Der 16C wird das bekommen, was der Sockel leisten kann. Alle anderen bleiben bei maximal 105W.

[BlacKi]

da sie im consumer bereich, nach dem töten eines segments nun selbst eine lücke haben, werden sie versuchen nun diese mit mehr power für den nächsten sockel auszufüllen. vl kommt ja ein extra sockel, der für kleinere systeme gedacht ist, mit der hälfte an pins und power. der fm sockel war ja auch mal so ein kandidat. auch bei intel wird man sicher irgendwann wieder einen kleineren sockel einführen. oder man überlässt es den fest verlöteten.

Definiere "ausgebremst". Der 5950X verliert im Eco-Modus gerade mal 17% Leistung.
das waren früher mal 2 generationen an cpus und es sind bestimmt zwischen 30% 88w und 230w. das bedeutet, man kann 30% mehr verlangen. wenn du kein problem mit dem preisschild hast, dann liegt es doch bei dir wie du cpu oder auch gpu betreibst. letztenendes ist es geldmacherei.

[amdfanuwe]

Der 5900X verliert im Eco-Modus sogar nur 8%. Und Rembrandt hat gezeigt, dass mehr als 45W für ein 8-Core-Modell schon in 6nm keinen Sinn ergeben.

Edit: Link vergessen: https://www.computerbase.de/2020-11/amd-ryzen-5000-test/5/#abschnitt_multicoreszenarien

Unter Optimalen Verhältnissen sollt ein 5950 die doppelte Leistung eines 5800 bringen.
Was ist da von Multithread Benchmarks zu halten, bei denen 8 Kerne schneller sind als 16?
Sicherlich mangelt es auch an Bandbreite und einem Verwaltungsaufwand, der nicht parallelisierbar ist.

man sollte bedenken, dass durch den 6nm IOD noch ein paar W zusätzlich frei werden. Wo die Chiplets vorher vllt. 110W für sich hatten, sind es jetzt 120W (bzw. 210W bei 230W PPT).

Das I/O bietet 4 PCIe 5.0 Lanes mehr, schnelleres Speicherinterface mit DDR 5, schnellere IF-Links und zusätzlich iGPU. Da wird das sicherlich nicht weniger verbrauchen. Auch wenn die neuen Interfaces bei gleicher Leistung zum Vorgänger effizienter sind, erreicht man da nicht doppelte Leistung bei gleichem Verbrauch.


letztenendes ist es geldmacherei.
Wer will das einem kapitalistischen Unternehmen verübeln.
Intel hat ja Jahrelang gezeigt, wie es geht. AMD bringt immerhin Innovationen und Leistung fürs Geld.

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Mir ist eine Autobahn ohne Geschwindigkeitsbegrenzung lieber. Liegt ja an mir wieviel Spritt ich durch den Vergaser jage.

[BlacKi]

warum sollte nochmal ein 6nm iod weniger verbrauchen? wenn es fast dieselbe größe hat, wird das fast dasselbe brauchen.

[Thunder99]

Mehr als ein Node Sprung könnte schon bewirken weniger zu verbrauchen bei gestiegenen Funktionen. Wir werden es sehen

[Der_Korken]

Das I/O bietet 4 PCIe 5.0 Lanes mehr, schnelleres Speicherinterface mit DDR 5, schnellere IF-Links und zusätzlich iGPU. Da wird das sicherlich nicht weniger verbrauchen. Auch wenn die neuen Interfaces bei gleicher Leistung zum Vorgänger effizienter sind, erreicht man da nicht doppelte Leistung bei gleichem Verbrauch.

Wenn man den Werten von HwInfo64 Glauben schenken kann, dann zieht der SOC bei meinem 5900X >30W unter Last und 17W im idle. Sind natürlich 1866Mhz@1,1V. Dennoch ist ersteres so viel wie ein 6900HS insgesamt verbraucht, inkl. CPU/GPU-Kerne und letzteres so viel wie ein 5800U unter Last verbraucht. Warum soll der SOC im Desktop so viel saufen? Ich hätte da auch gerne mal sparsame Technik, vor allem im Idle und Teillast und keinen Abfall. Bei 6nm wäre zu hoffen, dass man einiges aus Rembrandt übernimmt, insbesondere die Stromsparfunktionen.

[amdfanuwe]

Ich hätte da auch gerne mal sparsame Technik, vor allem im Idle und Teillast und keinen Abfall. Bei 6nm wäre zu hoffen, dass man einiges aus Rembrandt übernimmt, insbesondere die Stromsparfunktionen.
Ist doch kein Problem. Schalte die iGPU dann ab, verwende nur PCIe 3.0 GPU, keine M.2 SSD und langsamen DDR5.
Dürfte schon was ausmachen.

[BlacKi]

und das chiplet design macht auch einen unterschied. mein 200ge + 3000mhz ram idled trotz 14nm mit 9-10w an der wand gemessen. das hat imho wenig bis garnichts mit dem fertigungsprozess zu tun was ein system im idle verbraucht.

[Der_Korken]

Ist doch kein Problem. Schalte die iGPU dann ab, verwende nur PCIe 3.0 GPU, keine M.2 SSD und langsamen DDR5.
Dürfte schon was ausmachen.

Stimmt, Rembrandt hat schließlich auch keine iGPU, keine M2-Anbindung und nur PCIe 3.0.

/s

und das chiplet design macht auch einen unterschied.

Das würde ich als Argument schon eher akzeptieren, wobei mich hier interessieren würde wie groß der Mehrverbrauch wirklich ist und ob hier mit ausgefeilteren Techniken (Abschaltungen von IF-Links wenn die Bandbreite nicht benötigt wird) nicht noch einiges rausgeholt werden kann.

[BlacKi]

selbst mit 28nm hat amd früher wahnsinnig niedrige idle verbräuche haben können.

[amdfanuwe]

Stimmt, Rembrandt hat schließlich auch keine iGPU, keine M2-Anbindung und nur PCIe 3.0.


Und im Desktop wird Rembrandt auch mehr als 65 W verbraten.

selbst mit 28nm hat amd früher wahnsinnig niedrige idle verbräuche haben können.
Wenn ich meine alte Glühbirne ausschalte, verbraucht die auch nix.

[SavageX]

Wenn ich meine alte Glühbirne ausschalte, verbraucht die auch nix.

Eine ausgeschaltete Glühbirne macht aber nichts, ein Rechner im idle aber schon. Da in vielen Szenarien der Rechner eh die meiste Zeit idle verbringt, ist geringer idle-Verbrauch sehr wichtig.

[BlacKi]

wenn zen4 mit ddr5 dynamisches runtertakten gut funktioniert, könnte es schon sparsamer werden, aber immernoch nicht wegen des fertigungsprozesses.

wenn die distanzen im iod nicht kleiner werden, und das stelle ich hier in frage, dann wird der verbrauch nicht geringer sein. das silizium von 6nm vs 12nm hat genau denselben verbrauch, wenn die abmaße der belichtung sich nicht ändern können, weil die größe der verbindungspunkte nicht geschrumpft werden können.

ein 6nm iod wird nicht halb so groß werden wie ein 12nm iod. das wird höchstens minimal kleiner, könnte aber auch größer werden wenn man mehr lanes unterbringen muss.

[Nightspider]

Bei einer eingebauten GPU interessiert Bandbreite.

Darum geht's hier aber nicht.

[Zossel]

Darum geht's hier aber nicht.

DDR5 hat ein paar Schmankerln die auch Spielen entgegenkommen, Golem hatte mal da was dazu.

[=Floi=]

Die höhere TDP könnte an AVX512 liegen. Da braucht intel auch mehr.

[ryan]

Die höhere TDP könnte an AVX512 liegen. Da braucht intel auch mehr.


Mein TGL-U braucht unter AVX512 Last etwas weniger als AVX2 in Prime95, das kann man so nicht sagen. Dass es an AVX512 liegt ist unwahrscheinlich, weil praktisch keine Relevanz. Wenn es zu einer 170W TDP kommt, zielt das sicher auf alles ab. Eine Erhöhung nur wegen AVX512 macht kein Sinn.

[basix]

Vielleicht sehen wir ja 24C mit 3x CCDs ;)

Aus meiner Sicht macht es keinen Sinn, SKUs mit max. Core-Anzahl bei der TDP zu prügeln. Viele Cores brillieren in hoch-parallelisierten Tasks. Da ist es meistens sinnvoller und effizienter auf noch mehr Cores zu setzen anstatt den Takt zu erhöhen. 170/230W passen mMn bei 3x CCDs ziemlich gut.

230W auf ~145mm2 wäre auch sehr herausfordernd bezüglich Current Density und Kühlbarkeit. ~220mm2 bei 3x CCDs wären deutlich einfacher zähmbar.

[Nightspider]

Laut letzter Meldung von RGT schafft Raphael rund 5,3 Ghz SingleCore Turbo und 5,1Ghz Allcore Turbo.
Könnte aber natürlich von einem Golden Sample stammen und das Endprodukt 100Mhz darunter liegen.

Aber genauso könnte wie bei Intel mit fetter Kühlung noch Potential nach oben vorhanden sein. We will see.

Genau das befürchte ich angesichts der hohen TDPs bei Zen 4

Ich verstehe dich nicht. AMD selbst sagt das die Effizienz bei Zen4 einen riesigen Sprung machen wird und du machst dir hier riesige Sorgen.

Im schlimmsten Fall kann man immernoch in den Eco Modus wechseln. Vielleicht wird auch der Eco Modus der Hauptmodus und alles darüber ist freiwillig.


DDR5 hat ein paar Schmankerln die auch Spielen entgegenkommen, Golem hatte mal da was dazu.

Die bringen vielleicht nochmal 3% oder so...also bei den aktuellen Preisen: wayne!

Vielleicht sehen wir ja 24C mit 3x CCDs ;)

Raphael mit 24 Kernen wurde eingestampft laut RGT.

[Complicated]

@Nightspider
Das entspringt solchen Milchmädchen-Rechnungen:

Geht man mal von 50% Effizienzsteigerung aus, die man durch 5nm rausholen kann, müsste ein Zen-4-Kern selbst bei +25% Leistung pro Kern (IPC+Takt) ca. 20% weniger verbrauchen als ein Zen-3-Kern. Effizienz ist natürlich nicht leicht zu messen, weil sie stark vom Arbeitspunkt abhängt, aber gehen wir mal davon aus, dass sich die Arbeitspunkte verbrauchsmäßig um 20% nach unten verschieben.
IPC-Steigerungen haben oft unterschiedliche, sich summierende Ursachen, die den Verbrauch nicht linear steigen lassen (mehr Cache, Architektur-Änderungen, mehr Fläche für Einheiten, neue Instruktionen, etc.). Taktsteigerungen skalieren den Verbrauch ebenfalls nicht linear.

[Der_Korken]

Und im Desktop wird Rembrandt auch mehr als 65 W verbraten.

Ja, die Kerne, aber nicht der SOC. Der darf im Desktop gerne mal ähnlich sparsam ausfallen wie bei den APUs.

Ich verstehe dich nicht. AMD selbst sagt das die Effizienz bei Zen4 einen riesigen Sprung machen wird und du machst dir hier riesige Sorgen.

Im schlimmsten Fall kann man immernoch in den Eco Modus wechseln. Vielleicht wird auch der Eco Modus der Hauptmodus und alles darüber ist freiwillig.

Natürlich geht man von einer großen Effizienzsteigerung aus, aber wie passt das mit der Erhöhung der TDP zusammen? Selbst eine Stagnation wie beim 12-Kerner ist ja schon ungewöhnlich, denn die Performance pro Kern wird ja offensichtlich weniger stark zunehmen wie man es für die Effizienz erwartet (ich habe einfach mal "konservative" 50% reingeworfen, ich meine aber auch schon mal +100% auf irgendeiner Folie gesehen zu haben). Daraus leite ich ab, dass der Verbrauch sinken müsste, wenn man die Betriebspunkte der Modelle jeweils ähnlich wählt.

Entweder gibt es also ein Effizienzproblem bei Zen 4 (wovon ich eher nicht ausgehe) oder die Modelle in den Leaks haben noch schlechtere Betriebspunkte als der 3800X. Du hast natürlich in so fern recht, als dass man selber Hand anlegen und den Verbrauch begrenzen kann. Ich finde es aber idiotisch hier Intel nachzueifern bei den Extremverbräuchen. Bei Intel macht es sogar noch etwas mehr Sinn als bei AMD, weil deren Big Cores nach wie vor ein Verbrauchsproblem haben und man selbst in 10nm aus 8 P-Cores noch deutlich mehr MT-Leistung holt, wenn man die auf >200W hochjagd. Bei Zen 4 erwarte ich eher, dass ein 16-Kerner bei 140W schon relativ gesättigt ist und 230W höchstens 5% in MT-Benchmarks und 0% in Spielen bringen. Dafür holt sich bei den Temps schlechte B-Noten ab (230W minus SOC auf 140mm² ist leider übel) und auch verbrauchsmäßig braucht sich dann keiner mehr über Intel lustig zu machen. Zumal hohe Verbräuche in der heutigen Zeit imho völlig gegen den Zeitgeist geht.

IPC-Steigerungen haben oft unterschiedliche, sich summierende Ursachen, die den Verbrauch nicht linear steigen lassen (mehr Cache, Architektur-Änderungen, mehr Fläche für Einheiten, neue Instruktionen, etc.). Taktsteigerungen skalieren den Verbrauch ebenfalls nicht linear.

Dass sich Effizienz sehr schlecht messen lässt, habe ich ja schon vorher geschrieben, allein schon wegen unterschiedlich gewählter Betriebspunkte. Wenn man sich einen Zen-3- und einen Zen-4-Kern jeweils als eine Kurve vorstellt, wo Performance vs. Verbrauch geplottet ist, dann wird Zen 4 bei gleicher Performance immer weniger als Zen 3 verbrauchen (sonst hätte AMD aber einiges verbockt). Ich gehe aber auch davon aus, dass der Maximalverbrauch bis wohin ein Zen-4-Kern noch skaliert ebenfalls niedriger als bei Zen 3 sein wird, weil ich den Effizienzgewinn durch 5nm und die Architekturverbesserungen höher einschätze, als den Mehrverbrauch durch die tatsächliche Architekturverbreiterung und eventuellem Mehrtakt. Ausgehend von diesen beiden Annahmen kann ich nicht nachvollziehen, warum man den Verbrauch nicht senkt sondern eher noch erhöht. Das war mein Punkt.

[ChaosTM]

Korken - ich bin sicher du kennst dich in dem Bereich aus.
Versuch es in Zukunft vielleicht etwas besser zu strukturieren.
Danke, hab es jetzt durch - > interessant.

[Denniss]

Der 5950X war durch die 105/142W ja schon eingebremst aber das bei Zen4 jetzt auf 170/230W hochzureißen scheint sehr ungewöhnlich. Das sind ja schon TR-Regionen.
Eventuell stimmt da die Datenlage noch nicht

[Linmoum]

Ich halte die reine Angabe schon für zutreffend. Allerdings ist es IMO am wahrscheinlichsten, dass die 170W das neue Sockel-Limit sind. Damit hat man in Zukunft im Mainstream genug Spielraum, wenn man wieder den Core Count erhöhen sollte. Bleibt ja schließlich nicht nur bei Zen4 auf AM5.

[r3ptil3]

Vermutlich läuft das Spitzenmodell fast "offen".

Wenn ich die Powerlimits auf meinem 5900X entferne, liegen auch knapp über 200W an. In Anwendungsbenchmarks macht sich das dann am meisten bemerkbar.

Wie AMD ja schon gezeigt hat, lief Zen 5 ja mit 5Ghz auf allen Kernen.

Spricht für mich dafür, dass AMD ihren Führungsanspruch untermauern will und zwar deutlich.

[amdfanuwe]

Ausgehend von diesen beiden Annahmen kann ich nicht nachvollziehen, warum man den Verbrauch nicht senkt sondern eher noch erhöht. Das war mein Punkt.
Ich denke, da solltest du mal an deinem Weltbild arbeiten.
Zudem bekommt man wohl auch etwas effizienteres. Der 5600X liefert ja auch nahezu die gleiche Performance wie ein 3800X bei geringerem Verbrauch.
Darf man halt nicht zum Top Modell greifen, da geht es um maximale Leistung und man scheißt auf den Verbrauch.

Ob bei Autos, CPU, GPUs, anscheinend besteht kein allzu großer Markt für optimale Effizienz, das Geschäft wird mit maximaler Leistung, Größe und Blink Blink gemacht.
Das ist wohl eher ein gesellschaftliches Problem.
Und da die Dummheit nachwächst, wird sich da auch nicht so bald was ändern.

[Complicated]

Ausgehend von diesen beiden Annahmen kann ich nicht nachvollziehen, warum man den Verbrauch nicht senkt sondern eher noch erhöht. Das war mein Punkt.
Weil Deine Annahme nicht zutrifft

Geht man mal von 50% Effizienzsteigerung aus, die man durch 5nm rausholen kann,
https://www.anandtech.com/show/12727/tsmc-details-5-nm-process-tech-aggressive-scaling-but-thin-power-and-performance-gains
TSMC’s 5 nm (CLN5) technology will increase the usage of EUV tools and this will bring rather massive advantages when it comes to transistor density: TSMC is touting a 1.8x higher transistor density (~45% area reduction) when compared to the original CLN7FF, but it will only enable a 15% frequency gain (at the same complexity and power) or a 20% power reduction (at the same frequency and complexity).

[Linmoum]

Nur spricht AMD von "2x Power Efficiency" für N5. Was auch immer als Grundlage dafür dient.

[Complicated]

Hast Du da einen Link mit Kontext? 5nm als Fertigung müßten damit ja 100% effizienter sein - das hab ich noch nirgendwo lesen können.

[Linmoum]

Kontext war das Datacenter-Event im November.

https://pics.computerbase.de/1/0/1/2/1/1-2eb94c74a1fd3009/7-2160.62ac3933.jpg

[Der_Korken]

Weil Deine Annahme nicht zutrifft


https://www.anandtech.com/show/12727/tsmc-details-5-nm-process-tech-aggressive-scaling-but-thin-power-and-performance-gains

OK, die Zahlen waren mir nicht bewusst. Wenn durch 5nm allein aber wirklich nur 20% Verbrauchsreduktion zu erwarten sind, stellt das wiederum große Effizienzgewinne von Zen 4 in Frage. Der Takt steigt ja offensichtlich bereits (das 5Ghz-Allcore-Sample in der AMD-Demo), d.h. es sind durch den Prozess sogar weniger als 20% Verbrauchsreduktion - irgendwo muss der Taktgewinn ja herkommen. Der Rest müsste über die Architektur rausgeholt werden, aber das sehe ich nicht wenn 100% mehr Effizienz wirklich das Ziel sein sollen.

[Nightspider]

@Complicated: Was hast du denn für einen 4 Jahre alten Artikel rausgekramt?

Was soll CLN5 sein? :ugly:

https://fuse.wikichip.org/wp-content/uploads/2019/07/wikichip_tsmc_logic_node_q2_2019.png

N7 -> N5 -30% Power
N5 -> N5P -15% Power

Wahrscheinlich nutzt AMD wieder eine Custom Variante, wo alles zwischen 30 und 40% möglich sein kann imo.

Die 2x Power Efficiency bezieht AMD sicherlich auf alle Vorteile die man durch den neuen Prozess hat. (Mehr Transistoren, größeres Caches usw bei niedrigem Arbeitspunkt)

[Complicated]

@Linmonum
Der Kontext ist hier ja dennoch nicht klar - das kann für CDNA-GPUs gelten, deshalb aber noch lange nicht für CPUs.
@Complicated: Was hast du denn für einen 4 Jahre alten Artikel rausgekramt?
Hast recht. Hab nur den ersten Googletreffer copy/pasted. Doch 5nm sollte IMHO nie der große Effizienz-Sprung werden. Density ist der größte Vorteil durch die zusätzlichen EUV-Layer. Deine Grafik zeigt allerdings auch N7->N5 +15% Perf. oder -30% Power. AMD hat zudem schon einen optimierten 7nm Prozess.

[Nightspider]

TSMC hat wohl einfach N5 immer weiter verbessert bis zur Marktreife und auf -30% Power getrimmt.

AMD hat irgendeine Custom N7e Variante genutzt aber für Zen4 könnte es wahrscheinlich sogar schon N7P oder ein Derivat davon sein, weshalb sogar mehr als -30% Power rausspringen könnten, wovon ich auch ausgehe.
N5 läuft schon lange "perfekt" bei TSMC und die Kunden nutzen schon "lange" N4. Nvidias Hopper kommt sogar in einem Custom N4. N5P (+Custom?) sollte daher recht wahrscheinlich sein für Zen4.

Wobei N5P wohl in N5HPC umbenannt wurde, glaube ich.

Wenn AMD nicht die letzte und beste N5 Variante nutzen würde, würde mich das schon wundern.

https://pics.computerbase.de/9/8/9/1/8-ad2e8b8eed11c133/2-630.a126dea9.png

https://pics.computerbase.de/9/8/9/1/8-ad2e8b8eed11c133/1-630.81d5aebc.png

[iamthebear]

Man sollte bei den Angaben immer bedenken:
.) Man bekommt immer entweder die Energieeinsparung ODER die Performance
.) Die Performance wird nicht beim Maximum angegeben sondern an einem in der Regel relativ niedrigen Punkt in der Mitte. Das heißt nicht, dass die CPU 15% mehr Maximaltakt schafft oder dass diese bei 15% mehr Maximaltakt dann noch denselben Verbrauch hat
.) Das Ganze gilt nur solange das CPU Design gleich bleibt. Wenn man die zusätzliche Density dazu nutzt den Chip 50% größer zu bauen und damit 50% mehr aktive Transistoren verbaut (was AMD macht um die 20-25% mehr IPC zu erreichen), dann ist es vorbei mit dem geringeren Verbrauch selbst bei demselben Takt.

Was die 170W (bzw. 230W PTT) angeht: Das hat nichts damit zu tun, ob Zen4 jetzt sparsam ist oder nicht. AMD hat nun einfach einen aktuellen Sockel und muss ihre Topmodelle nicht mehr bei 140W zwangsdeckeln und kann diesen ähnlich wie Intel bis 230W frei laufen lassen.
Was der Endkunde dann damit macht ist wieder eine eigene Sache. Mit 140W wird der 6950X auch noch wunderbar laufen, wird aber wie der 5950X natürlich kräftig mit dem Takt runter fahren müssen wenn alle 32 Threads ausgelastet sind.

[Zossel]

Ich pack das mal hier rein, "Datacenter-Verstärkung: AMD kauft Pensando für 1,9 Milliarden US-Dollar"

https://www.computerbase.de/2022-04/datacenter-verstaerkung-amd-kauft-pensando-fuer-1.9-milliarden-us-dollar/

Hier noch mehr zu den Internas: https://www.servethehome.com/amd-acquires-pensando-for-its-dpu-future-intel-ipu-nvidia-bluefield-marvell-octeon-fungible/ (mit TCAM in Hardware, sehr lecker :-)

https://www.servethehome.com/wp-content/uploads/2020/08/Hot-Chips-32-Pensando-Elba-Block-Diagram.jpg

[Leonidas]

A painter will go into mass production later this month.
https://twitter.com/greymon55/status/1512740987927293955

[OgrEGT]

AMD EPYC 7004 “Genoa” die has been pictured, features twelve Zen4 chiplets

https://videocardz.com/newz/amd-epyc-7004-genoa-die-has-been-pictured-features-twelve-zen4-chiplets

[basix]

Das Bild sieht hart nach Fake aus.

[HOT]

Dass die Topologie so aussehen wird, war ja schon lange klar.

[davidzo]

Das Bild sieht hart nach Fake aus.

Ja, entweder die DIEs haben noch keinen Underfill und die Kanten spiegeln deswegen stark, oder die sind einfach viel zu dick.
Kann man auch schön rendern so ein Bild...

[Linmoum]

AMD: 'Raphael (Zen 4) will have a strong focus on DDR5 memory overclocking for gaming'https://twitter.com/i/web/status/1513934438836674560

Wird gerade im Vergleich mit ADL/RTL interessant sein zu sehen. Ich vermute ja aktuell noch, dass der IMC bei Intel eher... meh ist.

[davidzo]

Der IMC bei Intel ist gut, aber er säuft halt extrem.

Selbe Geschichte schon damals bei Comet-Lake. Die offiziellen Taktraten lagen seitdem immer unterhalb von AMDs angeboten, nicht weil der Controller nicht mehr kann, sondern weil der Verbrauch explodiert. Wahrscheinlich würde bei OEM TDP settings dann der negative Einfluss auf die Taktraten der Cores überwiegen und die performance im Schnitt eher sinken.

Von der Taktbarkeit hat AMD bis Zen3 gebraucht um mit Intel mit zu halten, wobei auch viel auf den Intel-XMP-Vorsprung in der Firmwarekompatibilität zurück geht.
AMD entwickelt die memory Controller nicht mehr selber, die haben ihre IMC-Ingenieure im Jahr 2014 an Synopsys Designware vermietet. Insofern haben sie durchaus die Freiheit das beste Design am Markt einzukaufen. Hat jemand irgendwelche Infos?

Zen1 ist gerüchteweise ein Rambus Design. Andererseits hatte AMD zu der Zeit auch Lizenzen für Designware controller in 14nm für DDR3/4, PCIe, USB3.0, SATA, GBe

Zen2 - verhält sich sehr anders als Zen1, entweder AMD hat gewechselt auf eine neue IP für N7, oder es ist ein Bugfix von Rambus mit Wünschen von AMD integriert.

Zen3 könnte wieder Synopsys Designware Ip sein, oder aber schon Cadence Denali / Denali2?

Zen4 wird höchstwahrscheinlich ein Cadence Denali2 Design, weil diese IP am frühesten (2020) für TSMC N5 verfügbar war. Synopsys Designware war da fast 1 Jahr später dran, das reicht vermutlich nicht mehr um das noch in das Design zu integrieren. Performancetechnisch behauptet Synopsys allerdings dass sie das "lowest latency" design am Markt sind, während Denali eher auf Taktraten optimiert ist.

Und zu guter letzt gibt es auch noch Innosilicon, die wohl auch komlette 1-Vendor Custom designs machen. Wenn ich mir aber den GDDR6X Controller den die für Nvidia entwickelt haben so ansehe ist das wahrscheinlich nicht die beste Lösung (Verbrauch).


Welche IMC IP haben denn die Konsolen und rembrandt? Vielleicht bekommt man da etwas raus?

[BavarianRealist]

....
Zen1 ist gerüchteweise ein Rambus Design. Andererseits hatte AMD zu der Zeit auch Lizenzen für Designware controller in 14nm für DDR3/4, PCIe, USB3.0, SATA, GBe

Zen2 - verhält sich sehr anders als Zen1, entweder AMD hat gewechselt auf eine neue IP für N7, oder es ist ein Bugfix von Rambus mit Wünschen von AMD integriert.

Zen3 könnte wieder Synopsys Designware Ip sein, oder aber schon Cadence Denali / Denali2?

Zen4 wird höchstwahrscheinlich ein Cadence Denali2 Design, weil diese IP am frühesten (2020) für TSMC N5 verfügbar war...

Die Ram-Controller sind doch im I/O-Chip, also 12nm bei den Desktop-CPUs und 7nm bei Renoir/Cezanne bzw. 6nm bei Rembrandt und vermutlich auch beim I/O-Chip für Zen4, oder?

[HOT]

Jo, Zen2 und 3 sind identisch, gleiches IOD, Synopsys 14LPP Samsung-Design IIRC. Auch Renoir und Cezanne sind identisch, wer da die IP liefert weiss ich aber nicht. Jetzt wird man ein DDR5-Design für N6 verwenden, wieder Synopsys? Wird aber gleich zu Rembrandt sein, ist ja ebenfalls N6.

[HPVD]

ZEN3D currently has only one production line.
ZEN4 will have vcache,
and current 3D packaging devices will switch to ZEN4 3D in the future.
https://twitter.com/greymon55/status/1514587737365499911?cxt=HHwWjsCqrbjh8oQqAAAA

[Nightspider]

Was aber nichts darüber aussagt wann die V-Cache Varianten kommen. :)

Kann auch erst Mitte 2023 sein.

[Platos]

Ja, Zen3 hat ja auch welche ;)

[Linmoum]

Ich sehe keinen logischen Grund dafür zu warten, wenn es schon zum Launch möglich ist. Alleine schon deswegen, weil man damit den Abstand zum 5800X3D vergrößert und weitere Kaufanreize für potentielle Interessenten schafft.

Und sei es erneut erst einmal "nur" ein 8C. Das wäre für Spiele schlicht optimal und für Anwendungen hat man dann die >12C aufwärts. Da kann man dann zur Not immer noch später mit V-Cache refreshen. Aber zumindest ein 8C wird IMO zum Launch ein klarer No-Brainer.

[Geldmann3]

Uff, mir kommt gerade eine Idee, was AMD mit Zen4 machen könnte, für maximale Anwendungs UND Gaming-Performance. Nur eine verrückte Idee.

Man könnte beim 6950x 8 Kerne mit und 8 Kerne ohne V-Cache liefern, die 8 Kerne mit Cache beschleunigen dann Spiele maximal und die ohne den Cache enhancen die Performance für Anwendungen.

Die 16 Kerne könnten dann eventuell mit ~5,2 / 4,7Ghz boosten.

[Nightspider]

Zen3D ist ein Testlauf.

Ob der SRAM Chip für Gen2 kompatibel ist weiß noch niemand.
Vielleicht wird man auch beim Stacking selbst Änderungen vornehmen.

Für die Zukunft wäre es ja irgendwann praktisch den SRAM Chip unter den Logic Chip zu bekommen zwecks Wärmeabfuhr.

[KarlKastor]

Uff, mir kommt gerade eine Idee, was AMD mit Zen4 machen könnte, für maximale Anwendungs UND Gaming-Performance. Nur eine verrückte Idee.

Man könnte beim 6950x 8 Kerne mit und 8 Kerne ohne V-Cache liefern, die 8 Kerne mit Cache beschleunigen dann Spiele maximal und die ohne den Cache enhancen die Performance für Anwendungen.

Die 16 Kerne könnten dann eventuell mit ~5,2 / 4,7Ghz boosten.
Alptraum fürs scheduling. So groß ist der Nachteil auch nicht, das man sich dafür solch Probleme ans Bein bindet.

[horn 12]

379 Euro lieferbar in Italien und ich schlage sofort zu beim 5800X 3D-Chache
So unrealistisch ist es gar nicht ...
Mal das Bios Update vorbereiten :-)

[basix]

Dass Zen 4 3D V-Cache unterstützt ist mMn ein No-Brainer. Ist nur die Frage, zum welchem Zeitpunkt die rauskommen.

Wäre ich AMD würde ich das als Big Bang gleich zu Release raushauen. Intel keine Chance lassen. In drei Varianten neben mehr oder minder gleichen SKUs ohne V-Cache: 8C, 12C, 16C
- Schnelle Zen 4 Cores
- 3D V-Cache
- Takt inkl. V-Cache muss nicht zurückgedreht werden
- Neues IOD mit geringeren Latenzen
- DDR5

Wer weiss, evtl. sehen wir hier im Idealfall +50% Uplift in Gaming Performance verglichen mit dem 5800X3D.

AMD kann die V-Cache CPUs auch mit +20...25% höher bepreisen als die Non-V-Cache SKUs (bei. z.B. durchschnittlich +15% mehr Gaming-Performance). Ich bin überzeugt, dass die Leute das kaufen würden.

Für die Zukunft wäre es ja irgendwann praktisch den SRAM Chip unter den Logic Chip zu bekommen zwecks Wärmeabfuhr.
Prinzipiell ja. Prozesstechnisch ist das allerdings nur schwer umsetzbar, zumindest nicht mit 3D-SoIC mit Chip-on-Wafer Technologie. Mit EFB oder InFO_LSI könnte man eher an sowas denken.
Chip-on-Wafer funktioniert nur mit kleineren Die auf grösseren Die (sonst kann man gleich Wafer-on-Wafer nehmen). Klar, man kann den CCD-Wafer auf den "Kopf" drehen und die Cache-Chiplets von "unten" draufpappen. Dann benötigst du aber anstatt Thermal Structural Silicon zusätzliche Die mit TSV usw. Also eine Art Interposer, den man unter die CCDs klatschen muss. Als Alternative kann man die Cache-Chiplets so gross wie das CCD machen und Wafer-on-Wafer Stacking verwenden. Geht sicher, hat aber Nachteile (grössere Cache Chiplets, Power Vias des CCDs müssen durch Si/Interposer durch). Wenn ich raten müsste, würde ich sagen dass das aufwändiger und in einigen Aspekten technologisch auch schlechter ist. Der 5800X3D zeigt ja bereits, dass es külbar bleibt. Klar, die Temperaturen sind gestiegen, da der 5800X3D ja weniger verbraucht. Bei allen SKUs mit mehr Chiplets ist das Problem vermutlich nicht oder nur marginal vorhanden (5900X und 5950X bleiben deutlich Kühler, EPYC hat auch keine Kühlungsprobleme). Bei der nächsten Iteration von V-Cache wird das Verfahren und die Temperaturdifferenz sicher nochmals verfeinert und verbessert.

Ich könnte mir vorstellen, dass single Chiplet SKUs inkl. V-Cache auch in Zukunft mit einer Reduktion der Taktrate rechnen müssen. Bei einem hypothetischen 6900X3D oder 6950X3D wird die Kühlung / Temperaturen weniger ein Problem sein.

[BlacKi]

ich glaub zen3 3dv cache war eher als alderlake konter gedacht, genauso wie es mit zen4 sein wird. womöglich besser getimed. zen 4 gegen raptor, zen4 3d v cache gegen meteor?

[KarlKastor]

Wo sollen da +50% herauskommen? Ich würde die Erwartungen nicht zu hoch stecken.
Ich denke 3D Cache wird auch mit Zen 4 kommen, aber etwas später.
Sehe auch keinen Vorteil darin, alles gleichzeitig rauszuhauen. Zen4 wird auch ohne den Cache genug Lorbeeren einheimsen.

[HOT]

Alptraum fürs scheduling. So groß ist der Nachteil auch nicht, das man sich dafür solch Probleme ans Bein bindet.
https://de.wikipedia.org/wiki/Nachtalb

Von den Alpen träumt man da nicht :D.


basix
Selbst wenn die erst 2023 erscheinen wäre mir das doch ziemlich egal. Ich würd sowieso erst auf AM5 umsteigen, wenn die Plattform ausgereifter ist. Aber ein VCache Zen4 wäre wohl mein perfekter Umstieg auf die nächste Generation.

BlacKi
VCache taugt als Konter nicht, weil das in Anwendungen keinen großen Vorteil bringt. Da hat es doch erheblich mehr Sinn extra Spiele-CPUs für etwas teurer zu vermarkten. Ich denke, es schadet ja nicht mit der Spieleleistung ganz oben zu sein und auch MTL direkt das Leben schwer zu machen, das erspart den Refresh. Das bringt ja im CPU-Bereich eh keine Vorteile.

[Linmoum]

Man hat zwar im Schnitt rund ~15% mehr als ein 5800X. Aber du hast halt auch einzelne Spiele, wo das extrem durchschlägt. Anno 1800 und Kena ~30%, Halo Infinite und Witcher 3 sogar ~40% (PCGH), Kingdom Come ebenfalls >=30% (Golem), ACC sogar ~50% (purePC) auf den 5800X. Und es gibt noch viel mehr Spiele, wo das in die Richtung geht. Ich bezweifle, dass man das mit Zen4 ohne Cache mal eben so toppen kann.

Und wenn man zum Launch nur 1-2 SKUs mit V-Cache bringt. Aber ohne wird man IMO viele Spiele haben, in denen Zen4 ohne den extra Cache dann - in Spielen - schlicht langsamer als der "Vorgänger" wäre. AMD schneidet sich nur ins eigene Fleisch, wenn sie mit V-Cache warten.

[KarlKastor]

https://de.wikipedia.org/wiki/Nachtalb

Von den Alpen träumt man da nicht :D.

Neue Rechtschreibung. :D

[basix]

Wo sollen da +50% herauskommen? Ich würde die Erwartungen nicht zu hoch stecken.

Siehe "Idealfall" in meinem Post ;)

- Zen 4 IPC + 1MByte L2$ --> +10...30%
- Zen 4 Taktraten (ohne Degradation?) --> +10...20%
- Neues IOD (2. Generation in 6nm) = Geringere Speicherlatenz --> +??? %
- DDR5 Vorteile (doppelte Anzahl Channels usw.) --> +??? %
- 2. Generation V-Cache (wer weiss, geringere Latenzen?) --> +??? %

IPC:
Gerüchteküche geht von +10...30% aus. Ob für Gaming übertragbar und was effektiv rauskommt: Werden wir sehen.

Takt:
Der 5800X3D taktet mit gerademal 4.45 GHz. Das 1.2x und man landet bei 5.35 GHz. All Core evtl. nicht erreichbar aber Single Core Boost allenfalls schon. All Core >5.0 GHz hat AMD bereits angeteasert

IOD:
Neues IOD sowie überarbeitete IFOP = neues Glück. Da in 6nm, erwarte ich hier schon auch einen Sprung bezüglich latenzarme Speicherzugriffe.

DDR5:
Kann aufgrund der veroppelten Anzahl Channels die Latenzen von Speicherzugriffen besser kaschieren. Und auch andere Kniffe sind vorteilhaft. Alder Lake zeigte eine starke Erhöhung der Latenzen, wenn man DDR5 einsetzt. Schneller in Spielen ist es trotzdem. DDR5 ist ein kombiniertes Thema mit dem IOD und AMD hat in dieser Hinsicht Zen 4 mit "sehr guten OC Eigenschaften" angeteasert.

V-Cache Gen 2:
Wie so oft bei neuen State-of-the-Art Technologien: Die 2. Generation setzt noch einen drauf. Ob und wie viel das beim Gaming bringt? Werden wir sehen.

Fazit:
Alleine IPC und Takt könnten schon in Richtung +50% tendieren. Das das beim Gaming voll und überall durchschlägt ist eher nicht wahrscheinlich, aber das Speichersubsystem bekommt in Form von 6nm IOD, Next-Generation IFOP und DDR5 ebenfalls ein deutliches Upgrade. Und wie wir alle wissen: Schnelle Speicher-Subsysteme bringen die Gaming-Performance auf Trab.

[Complicated]

Ich würde mich nicht wundern, wenn AMD mit Zen4 zuerst die 3DVCache-Varianten bringt - der 3DCache und das Packaging kann ja 1:1 direkt fortgeführt werden, da es nun erprobt ist. Im Serverbereich ist das ein enormer Vorteil und für das Gaming legt es die Meßlatte für die Konkurrenz höher. Für Anwendungsperformance hat AMD die konkurrenzlose TR-Produktlinie und ich bin mir ziemlich sicher, dass Zen4 das Taktproblem mit so viel Cache adressiert. Sollte es nicht reichen, kann AMD immer noch Zen4 ohne Cache und mehr Takt nachreichen.

Wenn man sieht wie der 5800X3D performt in seinem Powerbudget, dann könnte man den Eindruck gewinnen, dass AMD dem Taktraten-Marketing von Intel etwas Wind aus den Segeln genommen hat. Ich denke hier hat AMD auch ganze Arbeit geleistet. Möglicherweise auch in Vorarbeit zu Zen4.

[Nightspider]

Ich würde mich nicht wundern, wenn AMD mit Zen4 zuerst die 3DVCache-Varianten bringt - der 3DCache und das Packaging kann ja 1:1 direkt fortgeführt werden

Ahja? Arbeitest du bei AMD oder was?

Wieso sollten bestimmte Zielgruppen Zen4D kaufen wollen, wenn der V-Cache in ihren Anwendungen gar nix bringt, sondern eher Takt und Leistung kostet?
Wieso sollten sie dafür mehr zahlen? Da wären sie ja bei Intel besser aufgehoben.



Fazit:
Alleine IPC und Takt könnten schon in Richtung +50% tendieren. Das das beim Gaming voll und überall durchschlägt ist eher nicht wahrscheinlich, aber das Speichersubsystem bekommt in Form von 6nm IOD, Next-Generation IFOP und DDR5 ebenfalls ein deutliches Upgrade. Und wie wir alle wissen: Schnelle Speicher-Subsysteme bringen die Gaming-Performance auf Trab.

Vielleicht in extremen Edge-Cases aber im Durchschnitt erwarte ich eher 25-30%, teils vielleicht 35%.

Ich sehe nicht wo ein 6nm IOD großartig Latenzen veringern und Performance steigern können sollte. Außer die Chiplets werden auf das IO Die gestapelt aber davon brauchen wir wohl nicht ausgehen, nachdem schon Bilder von Genoa gezeigt wurden.

Und du kannst im Moment auch davon ausgehen das bei Zen4D die Taktraten geringer ausfallen werden als bei der Variante ohne V-Cache.
Da kannst du nicht simpel aufaddieren.

[HOT]

Complicated
Naa zuerst kommt das nicht. MMn kommen zuerst die Consumer Modelle und 1/4 Jahr später die Server-Modelle inclusive VCache, dann dürfte auch der Consumer VCache als "Abfallprodukt" mit vermarktet werden. Würde ja als CES-Ankündigung gut passen und das Jahr 23 dann einläuten.


Wieviel das dann genau bringt kann man ja am 12900KS sowie dem X3D ablesen. Zen4X3D würde dann die Spiele, die eh schon aufgrund des Caches 20% drüber sind nochmals die volle IPC+Takt-Erhöhung durchschlagen. Bei Spielen, die soviele Daten nicht schaufeln eben nicht. Der Rest sind dann halt Exoten oder "unglückliche" Benchmarkscenen.

[Hjalmar]

Übrigens gibt es schon erste Nachrichten zu B650:
https://www.pcgameshardware.de/Raphael-Codename-278188/News/Screenshot-liefert-Hinweis-auf-B650-Chipsatz-Mainboard-1393273/

Wird spannend. Wenn dann auch noch DDR4 zum Start supportet wird....

[KarlKastor]

Naja, ohne Inhalt. Das auf B550 der B650 ist jetzt nicht ganz so abwegig.

[r3ptil3]

Ich würde vermuten, dass selbst Zen4 (welcher anfänglich ganz sicher ohne 3D Cache kommt), in einigen Games gleichauf und sogar minimal hinter einem 5800X3D liegt.

Dafür spräche u.a. auch der eher stark reduzierte Takt des 5800X3D.


Zum DDR4/DDR5 Thema hoffe ich, dass AMD da DDR5 only festlegt, so dass sich die Boardpartner nur darauf ausrichten.

DDR4 würde nur die Entwicklung einiger guter Boards behindern.
Viel mehr hoffe ich auf ITX Varianten, ansonsten wäre die Plattform für mich praktisch ausgeschlossen.

[Complicated]

Ahja? Arbeitest du bei AMD oder was?

Wieso sollten bestimmte Zielgruppen Zen4D kaufen wollen, wenn der V-Cache in ihren Anwendungen gar nix bringt, sondern eher Takt und Leistung kostet?
Wieso sollten sie dafür mehr zahlen? Da wären sie ja bei Intel besser aufgehoben.
Vielleicht liest Du auch den zweiten Satz, den Du nicht zitierst hast. Da steht die Antwort schon, wo nicht der Takt die wichtigste Metrik ist. Zufälligerweise auch die Märkte, wo AMD derzeit die höchsten Profite einfährt. "Bestimmte Zielgruppen" ist die gesamte Server-Kundschaft. AMD rechnet mit $50 Mrd. TAM nach der Xilinx-Übernahme.
https://www.amd.com/system/files/documents/transaction-fact-sheet.pdf
Dazu die kürzliche Pensado-Übernahme
Pensando’s high-performance, highly scalable distributed services platform includes a programmable packet processor that can be distributed throughout a network to efficiently accelerate multiple infrastructure services simultaneously, offloading workloads from the CPU and increasing overall system performance. Combined with Pensando’s system software stack, the platform offers unprecedented performance, scale, flexibility and security. In real-world cloud deployments, Pensando’s solution demonstrates between 8x and 13x greater performance compared to competitive solutions.Ich sehe hier einen enormen Zusatznutzen durch 3DCache auf der CPU in Kombination mit den programmierbaren Netzwerk-Prozessoren. Sozusagen verstärkende Effekte und Synergien (Etwas wie IF$ für Netzwerk-Offloading) Intel nennt das IPUs und Nvidia DPUs, SmartNICs eben. Pensado ist da einen Level weiter:
https://pensando.io/dont-call-my-dsc-just-a-smartnic/

[Nightspider]

Die gesamte Server-Kundschaft braucht viel L3 Cache?

Und deswegen kommt wohl Zen4c mit reduziertem L3 Cache? :|

Es gibt zig Anwendungen die gar nicht von mehr L3 profitieren.

Auch im produktiven Umfeld gibts zig Anwendungen wo der private Anwender oder Arbeitnehmer auf mehr L3 verzichten kann.

[Nightspider]

Ich würde vermuten, dass selbst Zen4 (welcher anfänglich ganz sicher ohne 3D Cache kommt), in einigen Games gleichauf und sogar minimal hinter einem 5800X3D liegt.

Dafür spräche u.a. auch der eher stark reduzierte Takt des 5800X3D.

Zen4 bleibt in einigen Games leicht hinter dem X3D weil der X3D weniger Takt hat? :|

Zen4 wird knapp 15% mehr Takt haben als der 5800X3D.

Da braucht es nicht mal viel IPC um im Durchschnitt vor dem X3D zu liegen.
Der 5800X3D wird aber wahrscheinlich in Edgecase-Szenarien weiterhin vorne liegen können, so wie der 5775C mit eDRAM langfristig punkten konnte.

Richtig geil wird dann natürlich Zen4D - welcher hoffentlich nicht erst Mitte/Ende 2023 kommt.

[Der_Korken]

Es gibt einen Markt sowohl für 3D-Cache als auch ohne 3D-Cache. Irgendwer, ich glaube MLID hat gemutmaßt, dass sich der Server-Markt etwas spaltet in "klassische" Berechnungen, die weiterhin ST-Performance und viel Cache nutzen und "hyperscale"-Anwenungen, die einfach nur rohen Durchsatz brauchen. Letztere sind mit kleinen lokalen Caches zufrieden und profitieren fast unbegrenzt durch mehr Kerne. Dafür ist Zen4C gedacht: Man lässt nicht nur den 3D-Cache weg, sondern könnte auch den L2- und L3-Ausbau gegenüber Zen4 verkleinern, um mehr Kerne auf den Die zu bekommen. Bei Vermeer sind es 50% L3 auf einem Chiplet. Wenn ich den nicht brauche, könnte ich also auch 16 Kerne auf ein Chiplet quetschen und wenn ich vielleicht noch die FPU etwas verkleinere und etwas Takt über mehr Density opfere, sogar noch mehr.

Für den Desktop-Markt sehe ich AMD durch den 5800X3D etwas in Zugzwang schnell mit 3D-Modellen für Zen 4 rauszurücken. Der Vorsprung ist in einigen Titeln gewaltig, da wird es ein Vanilla Zen 4 sehr schwer gegen haben. Zuwächse jenseits der 25% halte ich an der Stelle für Unsinn, das habe ich schon immer gesagt. Zen 3 war ein komplettes Redesign und hat 19% IPC plus etwas Takt gebracht. In Spielen war der Sprung mit am größten, weil der Mainthread jetzt die vollen 32MB eines Chiplets addressieren kann. Was genau erwartet ihr von einem Zwischenschritt Zen 4? Zen 2 kam auch 2 Jahre nach Zen 1 und hat 15% IPC gebracht. Da müsste AMD bei Zen 3 aber viel liegen gelassen haben, wenn der "Tick" mehr IPC rausholt als der "Tock". Mehr L3-Cache auf dem Base-Die erwarte ich auch nicht, denn SRAM skaliert mit 5nm sehr schlecht.

Ob der IOD jetzt so viel Latenz rausholt, wei ich nicht. Ich erwarte, dass AMD hier viele IP-Blöcke von Rembrandt weiterverwendet und da sieht es nicht so aus, als wären da Latenzwunder zu erwarten. Viel mehr hoffe ich, dass endlich mal kleine Idle-Verbräuche erreicht werden bzw. der IOD bei Teillast nicht mehr so säuft. DDR5 kann schon eher ein Faktor sein, da war ich teilweise erschrocken wieviel schneller der 12900K gegenüber den 5000ern in manchen Spielen war. Das hatte ich aus den Launch-Reviews aber ganz anders in Erinnerung. Leider essen sich DDR5 und 3D-Cache wohl gegenseitig den Kuchen weg, d.h. von geringeren Latenzen bzw. mehr Speicherdurchsatz kann man nur einmal profitieren, nicht zweimal. Mehr Kerntakt wird kommen, aber die 5Ghz Allcore von AMD hätten auch von einem auf 1,5V geprügelten 6-Kerner mit dicker WaKü kommen können. Ob luftgekühlte 8- oder 12-Kerner auch nur in die Nähe von 5Ghz Allcore kommen, ist überhaupt nicht gesagt. Vielmehr sollte man bedenken, dass die Cache-Chiplets offenbar nicht so hohe Spannungen mitmachen. Genausowenig ist klar, ob 1,5V in 5nm überhaupt noch möglich und gesund sind.

[Nightspider]

Für den Desktop-Markt sehe ich AMD durch den 5800X3D etwas in Zugzwang schnell mit 3D-Modellen für Zen 4 rauszurücken.

Naja ich glaube Zen4 wird sich auch so extrem gut verkaufen und der 5800X3D hat eine tolle Marge für die alten 7nm Chips.

Win-Win

[BavarianRealist]

Dass Zen 4 3D V-Cache unterstützt ist mMn ein No-Brainer. Ist nur die Frage, zum welchem Zeitpunkt die rauskommen.

Wäre ich AMD würde ich das als Big Bang gleich zu Release raushauen...

Das ganze Potenzial vom Anfang an in den Markt zu drücken, zahlt sich nicht aus: damit würden alle sonstigen Produkte stark entwertet; diese machen aber noch länger den Großteil des Umsatzes. Es zahlt sich viel mehr aus, nur das in dem Markt zu geben, was gerade nötig ist, denn dann kann AMD viel einfacher und ohne Druck alloziieren, was in welchen Mengen zu welchen Preisen in den Markt gegeben wird. Wichtig im Tech-Markt: hier fallen die Preise sowieso immer, weil Besseres kommt. Daher: lieber nicht zu schnell, das geht schnell mal nach hinten los.

Ergo: der Zen4 mit 3D-L3 wird kaum sofort kommen, zumal der Zen3XD vor allem jetzt für den Server-Markt gebraucht wird, weil dort jetzt die Stückzahlen erst kommen. Daher muss Zen4XD erst mal warten - Muster wird es hier sicher für die Kunden geben, um schon mal einen Geschmack auf die Zukunft zu geben und um zu zeigen, wie gut man da steht bzw. wie Lisa Su sagt: es ist wichtig, eine stringente Roadmap zeigen zu können.

[Complicated]

Die gesamte Server-Kundschaft braucht viel L3 Cache?Habe ich das geschrieben?

Ergo: der Zen4 mit 3D-L3 wird kaum sofort kommen, zumal der Zen3XD vor allem jetzt für den Server-Markt gebraucht wird, weil dort jetzt die Stückzahlen erst kommen. Daher muss Zen4XD erst mal warten - Muster wird es hier sicher für die Kunden geben, um schon mal einen Geschmack auf die Zukunft zu geben und um zu zeigen, wie gut man da steht bzw. wie Lisa Su sagt: es ist wichtig, eine stringente Roadmap zeigen zu können.
AMD sieht das etwas anders
https://www.nextplatform.com/2022/03/29/the-mass-customization-wave-is-starting-for-servers/
Dan McNamara: That is the interesting question, and 3D V-Cache is part of our bigger vision of what where compute going, right? Milan-X is one point in a long roadmap driving to different optimization points. With “Naples” Epyc 7001s, our customers and us had a singular view of general purpose compute, and with “Rome” Epyc 7002s, we did regular versions and high frequency versions. And with “Milan” Epyc 7003s, we had Milan, Milan high frequency, and now Milan-X with stacked cache.

We talked a lot about this last November, that in this broader megacycle of compute, we really believe that this is the future and we believe that there are many optimization points that customers are looking for.

So when you look at Milan-X from a TCO and performance perspective, think of a customer trying to optimize for electronic design automation, computational fluid dynamics, fluid dynamics, and things like that. But we also believe that this is the this is the beginning of the future. We haven’t disclosed a lot of Epyc roadmap, but we have 3D V-Cache on the client and now on the server and customers will optimize and will do so when it provides real value.

TPM: I get that. But when I look at a processing complex and I know 3D stacking is going to be a problem because of the heat that compute cores generate, and I know that I could double stack the L3 cache and get triple capacity because the V-Cache piggybacks on the I/O of the on-die cache and is twice as dense as the on-die cache, and therefore I could pretty easily to get back some more socket area to add cores or accelerators or whatever, I think I would do that as a matter of course once the manufacturing was perfected and, presumably, more affordable. You might be able to get 20 percent to 30 percent more cores on the die just by stacking up the L3 cache. I think there’s going to be an inflection point where this technology is ubiquitous for this reason. And you might triple stack L3 to goose it even further for those technical workloads that are very cache sensitive. . . .

Dan McNamara: In theory, you are dead right, and let me expand on that a little bit. If you think about the next five years or so, it is not just going to be stacking memory and you know, on a CPU core. The socket goes completely heterogeneous. So the companies that can provide more heterogeneous components, either in a package or on a board, win in this new age.

[BavarianRealist]

Die gesamte Server-Kundschaft braucht viel L3 Cache?

Und deswegen kommt wohl Zen4c mit reduziertem L3 Cache? :|


In manchen Szenarian bringt der große L3 im Server-Segment extreme Leistungs- und vor allem Effizienz-Vorteile, die sich auszahlen. Daher dürfte der Zen3xD AMD jetzt mit Milan-X in Märkte bringen, wo Intel noch stark war.

Da im Server-Segment die Evaluationszeiten sehr lange sind, wird das Server-Segment etwas Zeit brauchen, bis dort auch die neuen Zen4 in Stückzahlen gefragt sind. Jetzt beginnt ja gerade erst Milan den Zen2-Vorgänger zu überholen.

[Complicated]

Die Beschaffungszyklen im Serversegment haben sich geändert. Kaum jemand baut sich noch homogene Serverlandschaften onPremise auf, um dann in 2 Jahren die CPUs zu ersetzen, wenn 30% mehr Performance gefragt sind. Was früher den Wartungsbedarf und somit die TCO reduziert hat, ist heute eher für kritische (Daten/Infrastruktur) Systeme und mit Mehrkosten verbunden.

Beispiel Meta:
https://www.nextplatform.com/2021/11/12/amd-gets-inside-facebooks-latest-and-most-powerful-microserver/
OK, that leaves us to as why this AMD chip is not appearing in Yosemite V3 servers inside of Facebook, which seems odd on the face of it. So, why would Facebook support Yosemite V2 nodes with this new AMD motor instead of in the shiny new Yosemite V3 sleds? Because Facebook might be taking out old Intel Xeon D sleds and sliding in new AMD Epyc 7003 sleds rather than trying to build whole new stacks of Yosemite V3 infrastructure. If an existing design works, why change it? If the server racks and their enclosures can live in the world for ten years or more, why change them? Moreover, server manufacturing is tight and parts are scarce during this coronavirus pandemic, so why not upgrade the Yosemite V2 Twin Lakes nodes cores – rather than wholesale replace the Yosemite sleds with V3 machinery?

[Hjalmar]

Naja, ohne Inhalt. Das auf B550 der B650 ist jetzt nicht ganz so abwegig.
Das Interessante hier ist eher der Zeitpunkt. Wenn jetzt schon BIOSse fertig sind, deutet das auf einen zeitgleichen Start mit X670 hin - oder zumindest nur wenig später.

B350 kam zeitgleich zu X370
B450 kam rund 3-4 Monate nach X470
und B550 kam deutlich später im vgl. zu X570

Wir müssen also wahrscheinlich nicht unendlich lang auf den B-Chipsatz warten bzw. max. 3-4 Monate.

Gerade mit den neu releasten 5000ern hätte es nämlich auch gut sein können, dass für >6 Monate Ryzen 6000 im High End kommt - ausschließlich mit X670 - und im unteren Segment Ryzen 5000 weiterverkauft wird.
Bis dann die DDR5 Preise weit genug gesunken sind und man B650 bringt.
Aber offenbar ist das nicht der Fall.

[HOT]

Da der X670 einfach nur 2x B650 ist werden die wohl gleichzeitig erscheinen ;). Gerüchteweise ist der X670 ein MCM.

PCIe5 wird über die CPU gebracht, das sieht ja nach 20-24 PCIe5-Lanes aus.

[basix]

Da der X670 einfach nur 2x B650 ist werden die wohl gleichzeitig erscheinen ;). Gerüchteweise ist der X670 ein MCM.

Höre ich zum ersten Mal. Wäre aber geil und irgendwie auch naheliegend :)

Übersicht PCH Connectivity:
https://www.pcgameshardware.de/Mainboard-Hardware-154107/Specials/intel-500-series-pchs-1368771/

B550:
- 4x USB
- 6x SATA
- 8x PCIe / LAN

X570:
- 8x USB
- 6x SATA
- 14x PCIe / LAN

Auf B650 / X670 Übertragen:
- 4x PCIe 5.0 zur CPU
- 2x USB 4.0
- 2x USB 3.1
- 4-8x SATA 3.0
- 4-8x PCIe 5.0
- Obige PCIe / SATA PHY sind shared, bei beispielhaft 8x SATA bleiben also 4x PCIe frei (total 16x PHY zusammen mit CPU PCIe)

X670 dann 2x das ganze. Auch mit x4 zur CPU und somit +4x freien PCIe Leitungen.

AM5 Platform, wenn ich das mit PCIe / SATA Leitungen richtig verstanden habe:
- x16 PCIe zur GPU
- x4 * 2 PCIe für Storage ab CPU
- x4 PCIe zum Chipset
- X670: x4 * 2...4 für NVMe und anderes; 4...8x SATA; je 4x USB 4.0 und USB 3.1
- B650: x4 * 1...2 für NVMe und anderes; 2...4x SATA; je 2x USB 4.0 und USB 3.1

Evtl. werden 2x Leitungen noch salvaged. Dann ist jeweils 1x SATA Anschluss weg. Deswegen würde es bei B650 typ. auf 1x NVMe x4 und 3x SATA rauslaufen. Bei X670 hätte man mehr Spielraum.

[HOT]

https://www.hwcooling.net/en/amd-x670-chipset-on-am5-platform-could-be-a-pair-of-b650-dies/

Ich würd aber sagen, dass die CPU 16+4 PCIe 5 hat und zusätzlich 2 4x PCIe4. Damit wäre beim B650 dann 2 m.2 möglich, ein PCI5 und ein PCIe4. Beim X670 bindet man halt beide PCIe4 2 Chipset-Dies an, die m.2 kommen dann darüber.

[Sardaukar.nsn]

War ja als Gerücht im Umlauf, aber jetzt noch mal als Bestätigung. Dürfte auch für alle anderen Hersteller gelten.

Der Hersteller Arctic hat jetzt bekannt gegeben, dass alle AM4-kompatiblen Kühler des Unternehmens auch mit dem neuen AM5-Sockel von AMD genutzt werden können. Laut Arctic wird AMD die neue Ryzen-7000-Serie von Desktop-Prozessoren (Zen 4) mit dem AM5 Sockel aller Voraussicht nach bereits im aktuellen Kalenderjahr veröffentlichen. Da alle mechanischen Abmessungen identisch bleiben, wird die Kompatibilität von Arctic garantiert.

https://www.hardwareluxx.de/index.php/news/hardware/kuehlung/58524-arctic-bestaetigt-kuehler-kompatibilitaet-mit-am5.html

[AffenJack]

Ich würde mich nicht wundern, wenn AMD mit Zen4 zuerst die 3DVCache-Varianten bringt - der 3DCache und das Packaging kann ja 1:1 direkt fortgeführt werden, da es nun erprobt ist.

Nein kann es nicht. Für N5 ist das Stacking noch nicht qualifiziert von TSMC. Das kommt erst in Q3 22. Daher ab Q4 22 kann VCache in Produktion gehen.

[fondness]

Nein kann es nicht. Für N5 ist das Stacking noch nicht qualifiziert von TSMC. Das kommt erst in Q3 22. Daher ab Q4 22 kann VCache in Produktion gehen.

Warum das Quartal Unterschied? Wenn TSMC im Q3 ready ist kann auch in Q3 die Produktion starten, nicht?

[Linmoum]

N7-on-N7 war Q4 2021, Launch von Milan-X in Q1 2022. Das übliche Shipping an ausgewählte Kunden natürlich wie immer schon vorher.

Q3 wäre sicher möglich, wenn auch dann erstmal in geringen Stückzahlen.

[BavarianRealist]

Da der X670 einfach nur 2x B650 ist werden die wohl gleichzeitig erscheinen ;). Gerüchteweise ist der X670 ein MCM...

Der X670 soll angeblich nun wieder eine Entwicklung von (wohl zusammen mit AMD) Asmedia sein. Zudem soll er wieder eine Auftrennung in zwei Chips von North- und Southbridge sein, um das Wiring der Boards zu vereinfachen, weil dieses z.B. aufgrund PCIe5 (begrenzte Leitungslängen) sehr schwierig geworden ist.

hier: https://www.reddit.com/r/AMD_Stock/comments/u784np/retiredengineer_on_twitter_asmedia_swallows_amd/

Interessant dabei: x570 waren 14/12nm-I/O-Dice von GF, womit mit dem neuen x670 hier Kapazitäten frei werden.

[AffenJack]

Warum das Quartal Unterschied? Wenn TSMC im Q3 ready ist kann auch in Q3 die Produktion starten, nicht?

Niemand weiß, wann in Q3 TSMC Ready ist.

N7-on-N7 war Q4 2021, Launch von Milan-X in Q1 2022. Das übliche Shipping an ausgewählte Kunden natürlich wie immer schon vorher.

Q3 wäre sicher möglich, wenn auch dann erstmal in geringen Stückzahlen.

Milan-X war Ende März. Serverprodukte werden oft auch erst nach dem Launch ausgeliefert. Ob da irgendwas nennenswertes geliefert wurde, wissen wir nicht.

Klar kann was früher kommen, es ist einfach konservativ gerechnet. Im besten Fall:
TSMC fertig ->10 Wochen Produktion ->4 Wochen Shipping etc., daher 3,5Monate nachdem TSMC durch ist, kann man was launchen.
Aber ob das wirklich auch so klappt. Manche Probleme aus der Vorserie tauchen erst in der Massenproduktion auf. Auftragsfreigabe, Produktionsslot, evtl Evaluierungen von AMD in Richtung Takt etc..

[Linmoum]

Sampling hast du immer schon längst vor dem eigentlichen Launch. Da muss man nicht groß rumrätseln, ob das der Fall ist. Sampling für Milan-X hatte McNamara davon ab auch Anfang März ganz offiziell bestätigt.

Wenn Microsoft, HPE und Co. erst nach dem Launch besampelt werden würden, würden die das auch sicherlich ganz toll finden. :freak:

Ist aber auch egal. Q4 ist realistisch für Zen4 mit V-Cache.

[HOT]

Der X670 soll angeblich nun wieder eine Entwicklung von (wohl zusammen mit AMD) Asmedia sein. Zudem soll er wieder eine Auftrennung in zwei Chips von North- und Southbridge sein, um das Wiring der Boards zu vereinfachen, weil dieses z.B. aufgrund PCIe5 (begrenzte Leitungslängen) sehr schwierig geworden ist.

hier: https://www.reddit.com/r/AMD_Stock/comments/u784np/retiredengineer_on_twitter_asmedia_swallows_amd/

Interessant dabei: x570 waren 14/12nm-I/O-Dice von GF, womit mit dem neuen x670 hier Kapazitäten frei werden.

Nope, Gerücht sagt, ist ein einfaches MCM, für X670 also ganz einfach doppelte Ressourcen. Klar ist das wieder ASMedia, das war aber schon seit 2020 bekannt.
Auftrennung ergibt keinen Sinn, da erheblich teurer, als einfach 2x den selben Chip zu verbauen. Und klassische Southbridge-Features befinden sich in der CPU, das ist eben ein SoC. Hier gehts also nur um PCIe und USB-Ressourcen.

[davidzo]

Ich würde mich nicht wundern, wenn AMD mit Zen4 zuerst die 3DVCache-Varianten bringt - der 3DCache und das Packaging kann ja 1:1 direkt fortgeführt werden, da es nun erprobt ist.

Nicht wenn das Gerücht stimmt dass AMD bei TSMC auf absehbare Zeit nur eine Packaginglinie für Desktop SKUs hat.
Das hieße je populärer der 5800x3d desto länger sehen wir keine Zen4-X3D. Ende der Produktion 5800X3D + 1-2 Quartale = Launch Zen4 X3D.

AMD hat ja die Produktionskapazitäten für den 5800x3d deutlich nach oben korrigiert, von einmalig 20K auf 50K pro Quartal. Vermutlich hat der 5800x3d es deshalb auch nicht mehr in Q1 geschafft wie geplant. Der Spielraum an advanced Packaging Kapazitäten bei TSMC wird also bereits ausgereizt sein.

https://twitter.com/greymon55/status/1514625097096593414?ref_src=twsrc%5Etfw%7Ctwcamp%5Etweetembed%7Ctwterm%5E1514625 097096593414%7Ctwgr%5E%7Ctwcon%5Es1_&ref_url=https%3A%2F%2Fappuals.com%2Fryzen-7000-3d-vcache-in-2023%2F

Der X670 soll angeblich nun wieder eine Entwicklung von (wohl zusammen mit AMD) Asmedia sein.
Interessant dabei: x570 waren 14/12nm-I/O-Dice von GF, womit mit dem neuen x670 hier Kapazitäten frei werden.

Macht auch Sinn, AMD verwendet sowieso ein Sammelsurium aus externer IP um USB4, PCIgen4&5, networking etc. zu implementieren. ASmedia hat in vielen bereichen eigene IP, wieso also nicht gleich das ganze Paket nehmen?
Die meisten Chipset engineers hat man in den Finanzknappen Jahren 2012-2016 zu Designhäusern wie Synopsis, Cadence, Asmedia etc. ziehen lassen, von denen man nun wieder die IP zurück lizensiert. Scheint sich gerechnet zu haben...
Btw, wer sagt denn dass der Asmedia nicht bei GF fertigt? Ist schließlich ein fabless Deignhaus, irgendwohin müssen die das also eh vergeben.

[amdfanuwe]

Das hieße je populärer der 5800x3d desto länger sehen wir keine Zen4-X3D.
Das hängt wohl eher an Milan-X als an 5800X3D.

Welche IP verwendet eigentlich Xilinx?

[][immy]

Die Frage mit dem 3d Cache wäre natürlich, ob man den noch braucht, wenn mit der kleineren Struktur nicht ohnehin der Cache ebenfalls größer wird.
Jedenfalls sehe ich für AMD kaum einen anderen Weg, denn bisher hatten sie mit dem Speichercontroller immer deutlicher mehr zu kämpfen als Intel und das würde ein großer Cache leicht abfangen können. Fragt sich halt nur wie groß er sein muss. 64mb l3 je 8 cores könnten da eventuell schon reichen. Bei 16 cores wäre es vielleicht schon etwas zu wenig. Wobei man realistischerweise sagen muss, das alles über 8 cores aktuell beim spielen keine Rolle spielt. Und es sieht durch die aktuellen Konsolen nicht so aus, als würde sich das bald ändern.
Wohl auch ein Grund warum man keine 12 oder 16 core CPU mit 3d Cache gebracht hat. Zumal dies dann als für alle cores verfügbarer Cache wohl auch nicht so unkompliziert gewesen wäre.

[davidzo]

Das hängt wohl eher an Milan-X als an 5800X3D.


Ich glaube nicht dass Milan-X dieselbe Packaging - Fertigungslinie ist wie der 5800X3D.

Btw, bei Milan-X ist der Cache-Die auch nicht 39 oder 41mm2 groß, sondern die vollen 83mm2: https://www.tomshardware.com/news/epyc-amd-milan-x-delidding-reveals-a-surprising-lack-of-separate-silicon-shims

Zumindest das was Lisa hochgehalten hat war also kein Chip stack aus der Milan-X Fertigungslinie, denn der hatte ein kleines Cache Die und Shims.
Könnte gut sein dass das so ist wie damals bei Zen1 und Naples, dass die korrigierten Steppings mit besseren thermals bei Epyc verbaut werden, während die Consumer CPUs die ganze Vorproduktion bzw. älteren Maskensteppings bekommen.

[unl34shed]

Über dem V-Cache und den Shims ist noch ein Support Silicon angebracht über die gesamte Fläche.

https://www.hardwareluxx.de/images/cdn02/uploads/2022/Feb/worth_signal_y6/isscc-2022-amd-zen3-09_1920px.png

[davidzo]

Über dem V-Cache und den Shims ist noch ein Support Silicon angebracht über die gesamte Fläche.

https://www.hardwareluxx.de/images/cdn02/uploads/2022/Feb/worth_signal_y6/isscc-2022-amd-zen3-09_1920px.png


ahh, thx für die Info :up:

Edit: THG behauptet was anderes:
And for those wondering. I can view the underlying structures with an IR camera, both proving that there's nothing sitting on top of the bulk Si "hiding the seams" and permitting one to see the various regions of the CCD and/or cache chip.

https://twitter.com/wassickt/status/1516147617322967045

Ich frage mich zwar was er mit der IR Kamera sehen will wenn der chip nicht mehr powered on ist, aber irgendwas wird ihn zu der Annahme ja veranlasst haben.

[amdfanuwe]

Edit: THG behauptet was anderes:

Sollen wir auch mal schauen, was in der Bibel dazu steht?
Wäre Unsinn für den 5800X3D was eigenes zu entwickeln, zu geringe Menge.
Das ist alles der gleiche Chip.

[Orko]

IR Kamera:
Ich kenne IR Mikroskope, bestehend aus IR Lichtquelle + Objektiv + IR Kamera. Damit kann durch Materialien hindurchgesehen werden, die für Lichtwellenlängen nicht ausreichend transparent sind, jedoch für die (passend) gewählte IR Wellenlänge schon. Silizium ist bei IR weniger absorbierend als im sichtbaren Bereich. Also wäre es meiner Einschätzung nach schon möglich, mit einer IR Kamera durch dünne Silizium Schichten hindurchzusehen.

Mechanik:
Wenn ich das jetzt richtig im Kopf habe, ist die Chipfertigung ein Chip-on-Wafer Prozeß. Der komplette vereinzelte Chip wird denn auf des Substrat aufgebracht. Der Chip an sich muss also eine ausreichende mechanische Stabilität aufweisen. Das CCX Chiplet kann dies vermutlich nicht leisten, da dünngeschliffen wegen den Durchkontaktierungen. Das Cache Chiplet und die beiden Siliziumstücke sind segmentiert. Ich möchte nicht ausschliessen dass es ohne das Support Silicon geht, aber für mich macht der Ansatz mit dem Support Silicon mehr Sinn.

[OC_Burner]

Das Hindurchsehen mittels IR-Cam klappt sogar ziemlich gut und Strukturen sind deutlich sichtbar. Was Tom Wassick da schreibt stimmt also. Mit ein bißchen Bastelfreude ist noch nicht einmal professionelles Equipment notwendig. Mit ausgebautem Sperrfilter einer handelsüblichen Kamera und blankes Silizium als IR-Passfilter vor der Linse erlaubt bereits das Betrachten der Strukturen. Die Belichtungszeiten müssen zwar entsprechend hoch sein und die Qualität ist auch nicht die beste aber es geht. Bei stärker dotiertem Silizium wie es bei Intelchips der Fall ist, braucht es dann aber wegen der verschobenen IR-Transmission des Siliziums, eine etwas empfindlichere Kamera.

Zen2 mit umgebauter handelsüblicher Kamera:

[vinacis_vivids]

AMD AM5 Socket to Launch with DDR5-Only Memory Option, Feature Dual-Chipset Designs
https://www.techpowerup.com/294165/amd-am5-socket-to-launch-with-ddr5-only-memory-option-feature-dual-chipset-designs

https://abload.de/thumb/vdg65jjpiampj86paojpb.jpg (https://abload.de/image.php?img=vdg65jjpiampj86paojpb.jpg)

Es ist nicht bekannt ob der IMC bei AM5 abwärtkompatibel sein wird für DDR4.
Ich denke AMD wird bei AM5 exklusiv auf DDR5 gehen und keine abwärtkompatibilität für DDR4 anbieten. Extra DDR4 Kompatibilität anbieten ist zu teuer für Consumer.

Der X670 soll aus zwei B650 bestehen.

[basix]

Es wird spannend: 5950X für umgerechnet 550-580 Euro wird langsam normal
https://www.toppreise.ch/preisvergleich/Prozessoren/AMD-Ryzen-9-5950X-Vermeer-16x-3-4GHz-100-100000059WOF-p629581

5700X für 280.- ist auch nicht ungewöhnlich. Sieht gut aus.

[Leonidas]

Die 5000er Serie wird auch weiterhin gebraucht als Einsteiger-Produkte zum günstigen Preis. So, wie es AMD vorher beim Generations-Wechsel gehalten hat. Nur der 5800X3D wird - fürchte ich - schnell EOL gehen.

[HOT]

Jo, seh ich auch so. Alles bis zum 5700X wird aktuell bleiben, darüber wird Zen4. Mit einem Zen4 X3D wird man schlichtweg mehr Geld verdienen, daher wird man den Wechsel so schnell wie möglich machen.

[Zossel]

https://www.techpowerup.com/294165/amd-am5-socket-to-launch-with-ddr5-only-memory-option-feature-dual-chipset-designs

Was für ein dummer Artikel:

- Es gibt kein spezielles PCIe für SSDs.
- "Chipsätze" für AMD-CPUs haben schon lange nichts mehr mit north/southbridge zu tun, das ist lediglich ein IO-Chip bzw. eine PCIe-Bridge.

[Hammer des Thor]

Die 5000er Serie wird auch weiterhin gebraucht als Einsteiger-Produkte zum günstigen Preis. So, wie es AMD vorher beim Generations-Wechsel gehalten hat. Nur der 5800X3D wird - fürchte ich - schnell EOL gehen.

Ich denke erst dann, wenns nen 7000der mit 8 Kernen und 3d cache gibt.

[Complicated]

Was für ein dummer Artikel:

- Es gibt kein spezielles PCIe für SSDs.
Davon steht aber nichts im Artikel
- "Chipsätze" für AMD-CPUs haben schon lange nichts mehr mit north/southbridge zu tun, das ist lediglich ein IO-Chip bzw. eine PCIe-Bridge.Auch das steht nicht im Artikel.
This doesn't work as the older north/southbridge type of a solution
Funktioniert nicht wie früher bei north/southbridge.
eight lanes of PCIe 4.0 (four of which are for M.2 SSD)
4 von 8 lanes PCIe 4.0 für M.2 Anbindung vorgesehen.

[Nightspider]

Zen4 APU "Phoenix" kommt mit RDNA3:

https://twitter.com/Kepler_L2/status/1519722530826866690/photo/1

[davidzo]

Was für ein dummer Artikel:

- Es gibt kein spezielles PCIe für SSDs.
- "Chipsätze" für AMD-CPUs haben schon lange nichts mehr mit north/southbridge zu tun, das ist lediglich ein IO-Chip bzw. eine PCIe-Bridge.

Wohl eher ein dummer Leser. Da steht doch eindeutig dass die anderen vier auch SATA können. War übrigens bei x570 gar nicht anders, da gab es auch zweimal x4 Lanes die jeweils entweder als 1x M.2 (4lane) oder 4x SATA herausgeführt werden konnten.
Das kann nicht jeder PCIe controller einfach so, der muss schon für SATA Dualuse ausgelegt sein. Dementsprechend sind die anderen vier nicht für SATA-SSDs sondern nur für M.2-SSDs geeignet.
Na klar kannst du da auch PCIe*1 Slots auf dem board mit anschließen, aber in der Regel werden da eher die restlichen vier CPUlanes genommen (16xGPU + 4x primary M.2). Aber peripherie mit x1 oder x4 slot ist echt selen geworden um consumermarkt und wenn dann ist es meist ein Adapter auf M.2 :biggrin:

[Linmoum]

https://pbs.twimg.com/media/FR3cm_wXEAA3afw?format=jpg&name=medium

Dragon Range schiebt sich zwischen Phoenix und Raphael. Ankündigung zusammen mit Phoenix dann wahrscheinlich zur CES.

Interessant auch, dass sie vor allem Gaming für Zen4 so stark hervorheben. Und es dürften dann ("highest core ever") mehr als 8C sein.

[basix]

Dragon Range soll ja den selben IOD wie Raphael verwenden. Ergo sind >8C jetzt nicht überraschend. Und V-Cache könnte auch dabei sein, falls ihnen das was nutzt. Zumindest könnte AMD damit die hochgeprügelten Intel CPUs auch im Gaming überrunden, ohne die Verlustleistung erhöhen zu müssen. Für Mobile Gaming genial.

[MSABK]

Ich war noch nie so was von gehyped. Quasi seit 2 Jahren gehyped bei dem was Amd zeigt.:)

[SimonGreen]

https://www.computerbase.de/2022-05/amd-ryzen-7000-mobile-dragon-range-und-phoenix-kommen-mit-mehr-kernen/


Ryzen 7000 ultra mobile für 13" und kleinere Notebooks, also 15-25 Watt taucht da nicht auf.
Werden die auch Phoenix heißen?

[mboeller]

https://www.computerbase.de/2022-05/amd-ryzen-7000-mobile-dragon-range-und-phoenix-kommen-mit-mehr-kernen/


Ryzen 7000 ultra mobile für 13" und kleinere Notebooks, also 15-25 Watt taucht da nicht auf.
Werden die auch Phoenix heißen?

Ich kann mir vorstellen, das die U-Varianten wie bei Rembrandt 4-6 Monate später kommen. Deshalb sind sie vielleicht nicht auf der Folie mit drauf.

[basix]

...oder gleich ein Remrandt Refresh sind...

Das wäre aber sehr schade.

[SimonGreen]

...oder gleich ein Remrandt Refresh sind...

Das wäre aber sehr schade.


ein RDNA3 iGPU 13" Laptop :heart:

[Nightspider]

Dragon Range könnte einfach Raphael in einem anderen Package sein oder?

Dürfte auch ein Angriff auf Apple werden. Da wird es selbst der M2 schwer haben.

[davidzo]

Dragon Range könnte einfach Raphael in einem anderen Package sein oder?

Dürfte auch ein Angriff auf Apple werden. Da wird es selbst der M2 schwer haben.

Denke auch das ist Raphael, volle 16C / 32T und 24 PCIe lanes.

AMD zieht in der Regel bei Formfaktoren und TDP Intel hinterher. Intel hat ja die Marktmacht die Designs der OEMs maßgeblich zu beeinflussen, daher geben die nach wie vor den Ton an. Intel hat zuerst mit 28W Prozessoren in 15W Chassis überrascht, eine Gen später hatte AMD das auch. Mittlerweile baut Intel quadcores mit 35W und 8C mit 65 und 80Watt Prozessoren in Gaming produktlinien ein, die ursprünglich mal mit 35 und 45W Prozessoren liefen. Da skalieren Renoir, und Cezanne einfach nicht mehr so gut.

Wenn jetzt mit Zen4 auch das IoD aus einer state of the art N6 Fertigung kommt und noch eine GPU dabei hat, ist der gößte Nachteil der MCM prozessoren dahin. Das ist dann ein guter Gegenspieler für intels HK und HX-serien, die auch auf Desktop DIEs mit kleiner IGP basieren. Die Geräte damit bekommen sowieso ne diskrete Grafikkarte spendiert.

[Linmoum]

Zwar Paywall und Digitimes, aber trotzdem der Vollständigkeit halber.

AMD is expected to roll out its new-generation processors built using TSMC's 5nm process technology as early as September, according to industry sources.
https://www.digitimes.com/news/a20220504PD214.html

[horn 12]

Also August Launch für die "Privat" - Retail-Verkauf ?

[SimonGreen]

Ich kann mir vorstellen, das die U-Varianten wie bei Rembrandt 4-6 Monate später kommen. Deshalb sind sie vielleicht nicht auf der Folie mit drauf.


Ah, stimmt.
Ok, dann sowas wie
Phoenix HS 35-45W
Phoenix U 15-25W
Dann wahrscheinlich aber erst ab Herbst/Winter 2023

Klingt aber interessant!
Hätte damit gerechnet dass Phoenix (U) noch mit RDNA2 kommt.

[Platos]

Aber ist denn nicht anzunehmen, dass AMD mit Phönix die genau gleiche Rechenleistung abietet und einfach die Einheitenzahl runterschraubt und dafür mit RDNA3 schnellere Shader hat bzw. höher getaktet ist?

Bei der jetzigen Gen. ist die GPU ja sogar leicht schwächer auf dem Papier, als beim Vorgänger.

[basix]

Wenn AMD damit ihr Ziel erreicht, sicher. Aber Intel wird bei Meteor Lake imt der iGPU Klotzen. Apple tut es bereits. Ist mometan ein gewisser Trend hin zu etwas grösseren iGPUs.

Ausserdem wird bei so Sachen oftmals nicht in Anzahl Recheneinheiten gerechnet, sondern mit einem Die Area Budget. Und RDNA3 mit 24 CU @ 5nm wird ähnlich gross sein wie RDNA2 mit 12 CU @ 6nm. Vermutlich einen Ticken grösser, dafür werden die 8x Zen 4 Cores etwas kleiner sein und der ganze Rest drumherum mit Video, Display, Speichercontroller, IO usw. wird ebenfalls mit hoher Wahrscheinlichkeit kleiner werden. Ich tippe bei Phoenix auf ~Cezanne Die Size.

[robbitop]

Noch ist Intel GPU IP (inkl Xe) nicht beeindruckend in Bezug auf performance pro Transistor in Spielen. XeLP ist bekannt und leider nicht so doll ggü modernen uArchs von NV und AMD und kann höchstens gegen uralt VegaIP halbwegs mithalten. XE HPG vorabbenches waren auch ernüchternd… Aber das kann sich natürlich ändern. Andererseits macht AMDs GPU IP auch starke Fortschritte und man wird sicherlich versuchen, sich dort nicht die Butter vom Brot nehmen zu lassen.
Dank modernen Packaging Technologien kann AMD mittelfristig auch SKUs mit hoher GPU Leistung als APU realisieren ohne extra Chips dafür auflegen zu lassen. ZB eine low end GPU aufs gleiche Package und mit IF anbinden. Mit vcache stacken ginge da auch. All die Bausteine und hervorragende GPU IP mit track record hat AMD und TSMC schon heute. :)

[basix]

Was ich mich noch gefragt habe: Wie sieht es mit Zen 4 Threadripper aus? Threadripper Pro wird vermutlich kommen. Normale Threadripper sehe ich als unwahrscheinlich an, vor allem wenn Zen 5 die Core-Anzahl nochmals steigert. 24-48C max. sind für "normale" Consumer schon sehr viel (24: 2x 12C, 48: 3x 16C --> Bandbreite, was für AM5 und Zen 5 kommen könnte). Zudem wird AM5 die PCIe Lanes für NVMe SSDs aufstocken etc. und wenn das Dual-Die Gerücht um X670 stimmt, wird man viel IO auch auf AM5 haben.

Was als Gamer aber nice wäre: Zen 4 + V-Cache Threadripper. Durch den V-Cache wird die höhere Speicherlatenz der Threadripper weniger stark ins Gewicht fallen. Im besten Fall bekäme man das beste aus allen Welten: Maximale ST-Performance (hohe Boost-Clocks), hohe MT Performance (hohe Anzahl Cores), hohe Gaming-Leistung (V-Cache). Das Ding würde aber ein Loch in den Geldbeutel zerren :D

Edit:
Nur mal zum Vergleich, ein 24C Zen 5 könnte MT an einen 3990X mit 64C heranreichen oder sogar schlagen. Zwischen 3990X und einem 5950X liegen 2.3...2.5x MT Performance, das könnte also machbar sein. Das ist wahnsinnig viel Performance, selbst wenn man zwischendurch mal was rendert. Mit dafür all den anderen Vorteilen von AM5 vs. TR4: Stromverbrauch, Kosten, ST & Game Performance. Für einen Consumer, der nicht von Berufswegen so viel MT-Performance benötigt, wäre AM5 also in jedem Fall die attraktivere Wahl.

[KarlKastor]

Ich frage mich, ob es für AMD Sinn macht, eine weitere Plattform zu bringen. Genoa wird verdammt riesig.
Es wird aber weiterhin Bedarf an kleinen Server und Workstation geben. Für 32 Kerne braucht man aber keine 12 Memory Channel.
AM5 hingegen wird wohl bei 16 Kerne bleiben und 24 PCIe Lanes können auch knapp werden. Da klafft eine große Lücke.
Ein halber IO Die, 6 Channel, 6 IFOP für 48 Kerne und 64 PCIe Lanes, wäre eine gute Plattform für Workstation, HEDT und Wald und Wiesen Server.
Der IO Die wäre deutlich kleiner und das Package ebenso.
Ist die Frage, ob AMD da genug Stückzahl hätte, damit sich das lohnt.

[Gipsel]

Bei der jetzigen Gen. ist die GPU ja sogar leicht schwächer auf dem Papier, als beim Vorgänger.Welche jetzige Gen und welcher Vorgänger? Als jetzige Gen würde ich die Zen3-APUs mit bis zu 12 RDNA2-CUs ansehen, die es im Notebookmarkt bereits gibt (Vorgänger wäre dann Zen3 plus 8 Vega CUs).

[BavarianRealist]

Die "neue" Roadmap für Phoenix verstehe ich in etwa so:

Auch Phoenix dürfte MCM sein und die gleichen Zen4-Chiplets in 5nm verwenden, aber kommt vor allem in einem kleineren Sockel:

Dragen Range ist im Prinzip vermutlich nichts Anderes als Rahpael mit dem selben I/O-Die (noch RDNA2), nur mit dem Sockel für Notebook, so wie es Intel heute schon im Notebook-Markt mit seinen HK-Versionen macht.

Phoenix kommt später in zwei Varianten, die sich vermutlich nur im I/O-Die von Dragen-Range unterscheiden. Hier erwarte ich RDNA3, um den großen Sprung in der iGPU-Leitung zu ermöglichen, mit RDNA3 in 6nm (aus Navi33), daher später.

[w0mbat]

Ich gehe davon aus, dass Phoenix monolitisch ist. Dragon Range könnte wirklich Raphael für FP8 sein, mal schauen.

[BavarianRealist]

Ich gehe davon aus, dass Phoenix monolitisch ist. Dragon Range könnte wirklich Raphael für FP8 sein, mal schauen.

Eine monolithische Variante von Phoenix würde ich nicht ausschließen, aber kaum vor Ende 2023: Zen4 kommt erst kurz vor Ende 2022 und RDNA3 in 5nm erst in 2023. Für ein komplettes SoC in 5nm dürfte es dann noch dauern.

Aber in 6nm hat man mit Rembrandt und dann auch Navi33 quasi alle Komponenten in 6nm verfügbar.

[mboeller]

Eine monolithische Variante von Phoenix würde ich nicht ausschließen, aber kaum vor Ende 2023: Zen4 kommt erst kurz vor Ende 2022 und RDNA3 in 5nm erst in 2023. Für ein komplettes SoC in 5nm dürfte es dann noch dauern.

Aber in 6nm hat man mit Rembrandt und dann auch Navi33 quasi alle Komponenten in 6nm verfügbar.

Zen4 kommt im August/September 22, zumindest laut der letzten Gerüchte.
RDNA3 soll auch noch dieses Jahr kommen.

[HOT]

Phoenix wird sicherlich monolithisch, aber das wird die letzt APU sein, die so gebaut wird. Ab Strix Point wird man sicherlich mit Chiplets arbeiten. Bei beiden Herstellern wird es sicherlich ans Stacking gehen bei künftigen Generationen, Intel ist hier ein bisschen weiter mit seinem Ausbau der Fertigungskapazitäten für entsprechende Packages, AMD ist hier auf Hersteller angewiesen, das dauert halt nen Moment länger.

[basix]

Ich hätte Phoenix als monolithisches 5nm Die gesehen, als Nachfolger für Rembrandt. Die Folie spricht ja von "Gaming Rigs".
- 35W+ = Phoenix "Gaming Rigs"
- <=35W = Phoenix "Standard / Office" --> Nicht auf der Folie drauf

Dragon Range ist mMn klar Raphael im neuen Gewand für FP8.

Die Idee, dass RDNA3 in Form von N33 in N6 vorhanden ist und somit ein grösseres IOD für Phoenix aufgelegt wird, ist OK. Und mMn eine der wenigen schlüssigen Erklärungen, wieso es RDNA3 auf 6nm gibt (neben allenfalls einer PS5 Pro). Ich sehe es abber immer noch einfach als komisch an, dass AMD RDNA3 bereits am Anfang auf zwei verschiedenen Nodes auflegt. Das ist deutlich erhöhter Entwicklungsaufwand.

Vorteile RDNA3 IOD / RDNA3 @ N6:
- N33 relativ günstig herstellbar (obwohl mit Chiplets MCD/GCD vermutlich nicht teurer, eher günstiger)
- Zen 4 CCDs / Chiplets kann man einfach mitnehmen
- IOD für Zen 4 APU --> Zen 5 APU mit selbem IOD machbar (geringer Entwicklungsaufwand, Time to Market)
- IOD in N6 + N5 CCD sollte günstig sein. Allenfalls günstiger als ein monolithisches N5 Die
- PS5 Pro in N6 sollte recht günstig machbar sein (obwohl ich die Existenz einer PS5 Pro anzweifle)

Nachteile:
- Erhöhter Stromverbrauch insbesondere Idle, lange Akkulaufzeiten und <35W mit einer solchen APU werden schwierig (da lasse ich mich aber sehr gern positiv überraschen!)
- RDNA3 in zwei verschiedenen Nodes --> Entwicklungsaufwand! Das sind nicht nur die Shader Engines, auch die Video Engines etc. müssten portiert werden oder N33 sowie Phoenix bekommen "nur" die Engine von Rembrandt (ohne AV1 Encoding), was für Mobile etwas schade wäre
- 24 CU in N6 werden ziemlich fett werden, ca. ~100mm2 für die GPU. Das sind +50mm2 verglichen zu heute bei Rembrandt. Oder so gesagt: Das N6 IOD wäre so gross wie Rembrandt ohne integrierte 8C CPU. Wenn Infinity Cache für die iGPU dazu kommt allenfalls noch grösser
- AMD braucht N6/7 auch für Ryzen, EPYC und die Konsolen --> Waferkapazität?!
- Intel wird mit Meteor Lake und Arrow Lake deutlich nachlegen. Insbesondere bei der GPU. Da wäre RDNA3 in N5 deutlich schlagkräftiger.

[BavarianRealist]

...Die Idee, dass RDNA3 in Form von N33 in N6 vorhanden ist und somit ein grösseres IOD für Phoenix aufgelegt wird, ist OK. Und mMn eine der wenigen schlüssigen Erklärungen, wieso es RDNA3 auf 6nm gibt (neben allenfalls einer PS5 Pro). Ich sehe es abber immer noch einfach als komisch an, dass AMD RDNA3 bereits am Anfang auf zwei verschiedenen Nodes auflegt. Das ist deutlich erhöhter Entwicklungsaufwand...

Vermutlich nicht umsonst entwickelt AMD RDNA3 gleichzeitig für zwei Prozess-Generationen, weil N5 noch lange nur für Highend finanzierbar. N6 dürfte DER Prozess für die nächsten Jahre für Mainstream und vor allem Lowend werden, sodass man hier gute Building-Blocks braucht, um auch hier noch lange Zeit gut da zu stehen und diese auch den Custom-Designs verfügbar zu machen. Es würde mich nicht wundern, wenn es hier sogar noch eine Interims-Entwicklung zwischen Rembrandt und Phoenix geben könnte, die RDNA3 noch mit Zen3++ vereint und alles noch etwas kleiner macht als Billig-Variante von Rembrandt, schon einfach, weil auch hier noch viel Potenzial ungenutzt sein dürfte. Ebenso erwarte ich für beide Konsolen hier was in N6, weil bessere Performance und vermutlich günstigere Fertigung.

Für Mainstream-Anwendungen dürfte N5 noch lange zu teuer sein, wenigstens bis 2024. Von daher halte ich auch eine monolithische APU für Notebook vorerst für unwahrscheinlich, weil einfach zu teuer. Als Nachfolger für den Rembrandt-U, der ja ebenfalls nur ins Highend geht, kann ich mir das aber gut vorstellen, dann aber als quasi 2te Generation von Phoenis in 2024 (oder vielleicht Ende 2023, also quasi dann gut ein Jahr nach Rembrandt), der dann ein richtig rundes und gutes Produkt werden dürfte.

Vor allem: AMD hat jetzt überall so viel höhere Stückzahlen, dass es sich mehr und mehr lohnt, verschiedene Entwicklungen parallel zu haben, um jeweils mit möglichst niedrigen Kosten das Optimale zu erreichen.

[basix]

Ich sehe das Problem nicht bei den Herstellkosten, sondern in der R&D Kapazität. AMD ist verhältnismässig immer noch eine relativ kleine Bude gegenüber Intel und Nvidia. Inkl. Xilinx ist AMD immer noch kleiner als Nvidia und hat dabei das deutlich diversere Produktportfolio.

Nun ist die Frage, was effizienter im R&D ist:
- RDNA3 auf N6 rückportieren, separates IOD und allenfalls dann bei der Zen 5 APU weniger Aufwand (re-use IOD)
- RDNA3 in N5 only, Zen 4 APU ist monolithisch (Zen 5 könnte dann ja trotzdem mit Chiplets kommen --> N5 IOD + N3 CCD)

Und was man auch sehen muss, wie ich oben schrieb, ist die Konkurrenz zu Meteor Lake und Arrow Lake. Mit RDNA3 und dem IOD in N6 hält man die eigenen APUs in ihren Möglichkeiten zurück. Was sich dann in reduzierter Konkurrenzfähigkeit wiederspiegeln würde (R&D Effort zeigt geringere Effektivität).

Und zwei verschiedene APUs mit jeweils verschiedenem IOD ist auch etwas speziell. Wieso in diesem Fall dann nicht das Raphael IOD nehmen, 1x CCD und den zweiten IFOP Port mit einem RDNA3 Chiplet bestücken (24CU+32MByte IF$). Das wäre eine Variante von Dragon Range, einfach mit 1x CCD + 1x GPU anstatt 2x CCD. Wäre das beste aus fast allen Welten. Kein neues IOD, RDNA3 in N5 only (N33 dann auch), maximale Performance, geringste Kosten, Zen 5/RDNA4 Upgradepfad ist auch gegeben. Einzig die Energieeffizienz ist geringer als das Optimum. Aber hier wäre ein N6 IOD auch nicht optimal, GPU Chiplet in N5 oder sogar N5 monolithisch wären besser.

Ich bleibe dabei, dass Phoenix in N5 kommt und monolithisch bleibt. Macht einfach mehr Sinn. Und ich spekuliere, dass N33 auch in N5 kommt. Dass die Gerüchte etwas anderes sagen, ignoriere ich hier. Gerüchte sind was sie sind, Gerüchte.

AMD hat immer noch sehr viele Chips in N6/N7, da sehe ich keine Probleme dass die Waferkapaitäten in Zukunft nicht ausgenutzt werden:
- Zen 4/5 IOD (Ryzen, EPYC)
- Zen 2/3 CCDs (Legacy und Low Cost EPYC, Ryzen)
- RDNA2 (N22, N23, N24)
- APUs und SoCs (PS5, XBSX, XBSS, Steamdeck, Rembrandt, Cezanne, Barcelo)
- MCDs für RDNA3, RDNA4
- V-Cache für Zen 3/4/5
- CDNA2
- Was weiss ich was für CDNA3+ (Base Die? MCDs? Infinity Fabric PHY Chiplets?)
- CCD Base Die mit Cache und IO für Zen 5?! Zen 5 Cores stacked obendrauf

[HOT]

basix
Der SoC der PS5 wird einfach on the fly auf N6 umgestellt werden. Da brauchts gar keine Pro. Die brauchen ja nicht noch mal was ändern, weil der Prozess zu N7 kompatibel sein soll.
Irgendwann wird dann ne Slim mit nem neuen SoC geben in N4.

[davidzo]

Eine monolithische Variante von Phoenix würde ich nicht ausschließen, aber kaum vor Ende 2023: Zen4 kommt erst kurz vor Ende 2022 und RDNA3 in 5nm erst in 2023. Für ein komplettes SoC in 5nm dürfte es dann noch dauern.

Aber in 6nm hat man mit Rembrandt und dann auch Navi33 quasi alle Komponenten in 6nm verfügbar.

Genau, die OEMs wünschen sich 1jährige Zyklen für Notebooks und genau das wird man einhalten. Also Phoenix Vorstellung in Q1 und Verfügbarkeit von Geräten dann vielleicht in Q2 die U-modellen eventuell erst richtig in Q3. Halt genau 12 Monate nach Rembrandt.

Navi33 mobile sehe ich eher in Kombination mit Dragon Range, also Raphael. Das ist ne high power mobile GPU, die ist eher nicht für Phoenix 15-35Watt CPUs gedacht. Ein zephyrus G14 wirds vielleicht wieder in dieser Kombi geben, aber die Masse der Gaminggeräte setzt wohl eher auf Dragon Range imo.
Es kann sein dass man die auch mit Rembrand kombiniert, aber vom Timing her kommen mobile high power chips eigentlich meistens eher gute 6Monate nach den jeweiligen Desktopchips. Wahrscheinlich wegen Binning, höhere Ansprüche an das power management und längerer Zeit für die OEM Integration.
Also auch Q1-2 für Dragon range + Navi33 mobile?



- Intel wird mit Meteor Lake und Arrow Lake deutlich nachlegen. Insbesondere bei der GPU. Da wäre RDNA3 in N5 deutlich schlagkräftiger.

Das ist der entscheidende Punkt. Phoenix ist der Meteor Lake Gegenspieler. Aktuell steht Rembrandt mit 12CUs gegen Iris XE mit 96EUs und gewinnt quasi in allen Bereichen spürbar.
Meteor Lake verdoppelt das ganze auf 192EU und durch die DG2-µArch wohl einiges an IPC, Features (RT) und Takt gutmachen.
Da liegt doch nichts näher als das auch AMD die Einheiten verdoppelt und auf RDNA3 geht?

AMDs Mobilstrategie ist bisher eher konservativ und reaktiv. Mobile ist auch der Markt mit den größten OEM Verflechtungen, wo man bei den Marktanteilen (vor allem nach Umsatz, nicht nur nach Stückzahlen) weiter hinterher hängt als im Desktop. Es macht als Underdog auch Sinn den Marktführer etwas zu imitieren, denn dann haben die OEMs praktisch ein Drop-in replacement.

Das passiert aber leider nur mit ca. 1-2 Generationen Verspätung, womit ich nicht die Leistung meine, sondern die Konfiguration. AMD hat lange Zeit die N7 Vorteile und die bessere µArch gehabt, aber mit Meteor Lake wird es Zeit dass auch konzeptionell AMD aufholt.

Intel hat die OEMs dazu gebracht 28W chassis statt 15Watt zu bauen und neuerdings sogar 65 statt 35+45W. Nicht dass das fortschrittlich wäre, aber das ist nunmal die Richtung in die sich die x86 Notebook Industrie bewegt. AMD hat in diesen Bereichen weniger zu bieten und kontert aber in 2023 dann endlich mit einer zweigleisigen Strategie, also Dragon Range für high power und Phoenix für 35W und low power.

Auch die 96EU Intel Iris die es nunmehr seit zwei Generationen gibt countert AMD erst mit Rembrandt deutlich.
Alles nicht schlimm, da Vega auch einigermaßen konkurrenzfähig war, aber wenn man schon früher im mobile zweigleisig gefahren wäre, hätte man sicher gerne eine fettere Grafik für die low power modelle gebracht und eine kleinere oder gar keine für die 45W CPUs die eh mit diskreten chips kombiniert werden.


Um den Status quo bei IGPs aufrecht zu erhalten muss AMD quasi mindestens 24CU bringen. Man verliert zudem den Fertigungsvorsprung von N7/N6 vs Intel 10nm und hätte sogar einen leichten Rückstand falls Intel für die IGP tatsächlich TSMC N3 early verwendet.
Für diese Eventualität muss man also in die Vollen gehen und da wäre ein etwas größeres N5 Die auch völlig okay (150-200mm2)

[basix]

basix
Der SoC der PS5 wird einfach on the fly auf N6 umgestellt werden. Da brauchts gar keine Pro. Die brauchen ja nicht noch mal was ändern, weil der Prozess zu N7 kompatibel sein soll.
Irgendwann wird dann ne Slim mit nem neuen SoC geben in N4.

Und was erhoffst du dir von der Umstellung auf N6? Wirklich billiger wird es nicht werden, die N7 SoCs sind schon lange amortisiert. Wenn du die Die Size nicht verringerst und die Energieffizienz nicht erhöhst (was bei einer 1:1 Port auf N6 faktisch der Fall wäre) gewinnst du fast nichts ausser im besten Fall ein paar Prozessschritte weniger. Die Kosten fürs Design musst du dann noch amortisieren. Das wird wohl kein Problem sein, aber dass EUV-Anlagen davon belegt werden schon eher.

Das einzige mit wirklich gutem Potential ist wie du sagst eine N4 Variante. N4 ist ein kostenoptimierter N5 Prozess. Da käme man mit dem Chip auf ~200mm2 und bemerkbarer Reduktion im Stromverbrauch. Wenn man will, könnte man noch auf RDNA3 mit 40 CU gehen, den Takt auf 3.3 GHz erhöhen und die stärkere RT-Performance mitnehmen. Das wären im Berech +40...50% Performance und schätzungsweise nochmals +50% bei RT obendrauf. Ergo ~2x Performance inkl. RT. Wenn dann noch so Dinge wie FSR 2.0 irgendwie beschleunigt werden, ist man schnell auf ~Pro Niveau, ohne die Kosten des Chips gesteigert zu haben.

Eine Slim Variante kann man mit dem selben Chip immer noch anbieten, mit dann wieder "normalen" 2.23 GHz Boost Clock einer heutigen PS5. Stärkere RT-Performance bleibt.

Um den Status quo bei IGPs aufrecht zu erhalten muss AMD quasi mindestens 24CU bringen. Man verliert zudem den Fertigungsvorsprung von N7/N6 vs Intel 10nm und hätte sogar einen leichten Rückstand falls Intel für die IGP tatsächlich TSMC N3 early verwendet.
Für diese Eventualität muss man also in die Vollen gehen und da wäre ein etwas größeres N5 Die auch völlig okay (150-200mm2)
Wobei Arrow Lake mit 384 EUs mit "nur" 24 CU sehr schwer zu schlagen sein wird. Ausser RDNA3 ist ein Effizienzwunder (IPC, Bandbreiten- und/oder Energieeffizienz). 384 EU bei 2.0 GHz wären satte 12.3 TFLOPs. Selbst wenn Phoenix iGPU auf 3.0 GHz geprügelt wird, wäre man erst bei 9.2 TFLOPs.

[HOT]

Sicher wird der biliger. Durch EUV gibts ja nen höheren Output bei gleicher Zeit iirc. TSMC wird nach und nach alle N7 produzierenden Fabs auf N6 umstellen, einfach weil der Output höher wird und letztendlich die Prozesse billiger werden. N6 wird ein neuer Massenprozess wie N12 oder N28 einer ist. Das wird auch der Grund sein, warum AMD N23S wohl auch auf N6 umgestellt wird. Es wird schlichtweg billiger.

Mit einer Slim-Variante kann man ja auch beide Konsolen parallel anbieten um Engpässe zu vermeiden.

[BavarianRealist]

basix
Der SoC der PS5 wird einfach on the fly auf N6 umgestellt werden. Da brauchts gar keine Pro. Die brauchen ja nicht noch mal was ändern, weil der Prozess zu N7 kompatibel sein soll.
Irgendwann wird dann ne Slim mit nem neuen SoC geben in N4.


Und hier pünktlich eine News zu einer angeblichen PS5-Pro in 2024
(https://www.psu.com/news/next-gen-playstation-xbox-socs-reportedly-in-the-works-at-amd/)

[BavarianRealist]

Und was erhoffst du dir von der Umstellung auf N6?

Die Umstellung auf N6 macht nicht nur die Dice billiger. Viel wichtiger ist, dass auf N6 langsam alle Buidling-Blocks in ausgereifter Form verfügbar sind, sodass AMD in N6 bald so gut wie alles zusammen basteln kann, nicht nur ein SoC für PS5-pro.

Nachdem RDNA3 in N6 erst neu kommt, bin ich ziemlich überzeugt davon, dass es auch noch eine Optimierung von Zen3+ geben dürfte, mit höherem Takt und sonst ein paar Verbesserungen. Das Ding dürfte dann auch die Meinstream-APU für AM5 bzw. Desktop werden. Raphael wird länger reines Highend bleiben.

Das Auftauchen von Dragon-Range heißt für mich auch eine Verschiebung von Phoenix in 2024. So wie aktuell erst die H-Varianten für Gaming-Notebooks gekommen sind, wird man das auch bei Zen4 machen. Und nachdem Dragon-Range nichst anders als Raphael ist, ist das Ding auch schnell verfügbar und erfüllt genau das, was es gegen die kommenden Intel-Gegenspieler können muss.

Im U-Segment ist die Performance nicht sooo wichtig, sondern eine gute Allround-Lösung und hohe Effizienz. Dragen-Range füllt die Lücke, sodass dann Phoenix durchaus monolithisch sein könnte, aber dafür später.

[DozerDave]

Aber bis 2024, wie im Artikel gennant, dauert es noch etwas.

[Gipsel]

Man verliert zudem den Fertigungsvorsprung von N7/N6 vs Intel 10nmWelchen Fertigungsvorsprung? Bei der Dichte sind TSMC N7 und intels 10nm quasi gleichauf und von der Transistorperformance liegt intel da wohl sogar vorne. Intel hat ihren "10nm++" (intel 10nm ESF) nicht umsonst in "intel 7" umbenannt (die Transistordichte erhöht sich bei dem Schritt nicht).

[Complicated]

Man verliert zudem den Fertigungsvorsprung von N7/N6 vs Intel 10nm
N6 ist ein Prozess der einige EUV-Layer nutzt, daher würde ich das auch nicht mit N7 und 10nm +++ gleichstellen, was ja wie Gipsel schon schrieb Intel 7 heisst jetzt.

[basix]

Sicher wird der biliger. Durch EUV gibts ja nen höheren Output bei gleicher Zeit iirc. TSMC wird nach und nach alle N7 produzierenden Fabs auf N6 umstellen, einfach weil der Output höher wird und letztendlich die Prozesse billiger werden. N6 wird ein neuer Massenprozess wie N12 oder N28 einer ist. Das wird auch der Grund sein, warum AMD N23S wohl auch auf N6 umgestellt wird. Es wird schlichtweg billiger.

Mit einer Slim-Variante kann man ja auch beide Konsolen parallel anbieten um Engpässe zu vermeiden.

Ja, der Output wird höher sein. Belegt aber EUV-Maschinen. Was ist jetzt besser? Dann fahre ich doch lieber parallel mit den vielen N6/7 Designs die AMD hat. Wenn ich ein neues Design habe: Ja, dann werde ich vermutlich N6 nehmen (Zen 4 IODs, RDNA3 MCDs, CDNA2, Rembrandt, N24...). Aber bestehende Chips mit laufender HVM? Wieso sind bis heute noch keine einzigen der N7 Chips in N6 aufgetaucht? Auch nicht angekündigt? Kein Zen 3+, keine der älteren APUs (Cezanne, Barcelo), N21-23 nicht und auch keiner der Konsolen-Chips. Der Grund ist vermutlich folgender: Der Unterschied ist zu gering, als dass er sich lohnt (Aufwand Redesign/Qualifkation vs. Kosteneinsparungen). Wenn ich die +10-15% Density mitnehmen kann, ja dann ist N6 vermutlich günstiger. Das würde aber ein komplettes Redesign erfordern. Da geht man zukünftig lieber gleich auf N4.

Und den Beweis, dass es N23S in N6 gibt, will ich zuerst sehen. Bis jetzt gibt es da nämlich gar nix, was nur nahe dran an offiziell wäre. Alles Gerüchte mit mehr oder minder Null Stichhaltigkeit (Greymon55 mit "I think there will be N6 Refreshes" --> Gerüchteküche "Likely to get N6 Refreshes"). Wenn "N23S" mit der 6650XT kommt, dann können wir nochmals über das Thema N7->N6 Migration reden. Ich vermute aber, das wird normal N23 in N7 sein.

Bei N6 sehe ich ausserdem eine Slim Version der PS5 überhaupt nicht, da N6 keine wesentlichen Effizienzverbesserungen mitbringt. Wieder landen wir bei N4...

[Complicated]

N6 drückt die Kosten, was für die Konsolen schon interessant sein könnte, da doch noch einiges an Stückzahlen zu erwarten ist in dem deutlich längeren Lifecycle verglichen mit reinen CPUs.

Ich stimme Dir zu, dass nur wenige N7 Produkte sich für einen Refresh in N6 anbieten werden, da der nächste Node auch schon bereit stehen wird. Ich denke die Kapazität bei TSMC wird darüber entscheiden - diese Flexibilität "für den Fall" ist auch AMDs bestreben in der Positionierung.

Wer weiß was da noch seismologisch anrollt und an den Kapazitäten knabbert. Noch hatten die Erdbeben in Taiwan keine Auswirkung auf die Produktion. Doch Seismologen sind besorgt.
https://www.n-tv.de/panorama/Schweres-Erdbeben-erschuettert-Taiwan-article23319768.html
Seismologen zeigten sich allerdings beunruhigt über die zunehmende Häufung starker Erdstöße. Es sei schon das fünfte Beben mit einer Stärke von mehr als 6 in diesem Jahr gewesen. "Es gibt mehr Erdbeben in diesem Jahr als gewöhnlich", sagte Chen Kuo-chang vom Analysezentrum des Erdbeben-Zentrums.

[HOT]

basix
EUV-Maschinen werden eh zur Standardausrüstung für jede Fab unter N10 und jetzt eben auch die N7-produziertenden. Die kosten halt 1x richtig viel und danach laufen sie halt mit geringeren Kosten. Die werden sich problemlos ammortisieren. N6 ist hinterher deutlich billiger als N7 aufgrund des Zeitfaktors. Der spart nämlich alles, selbst den Fab-Bau. Es wird keine N7-Fab übrigbleiben. Die kaufen einfach EUV-Maschinen und die gesamte Fab ist produktiver.

[Linmoum]

Raphael Eng Sample mit 5.21GHz Boost.

https://openbenchmarking.org/result/2205052-NE-MAY42016271

[davidzo]

Wobei Arrow Lake mit 384 EUs mit "nur" 24 CU sehr schwer zu schlagen sein wird. Ausser RDNA3 ist ein Effizienzwunder (IPC, Bandbreiten- und/oder Energieeffizienz). 384 EU bei 2.0 GHz wären satte 12.3 TFLOPs. Selbst wenn Phoenix iGPU auf 3.0 GHz geprügelt wird, wäre man erst bei 9.2 TFLOPs.

Phoenix ist eher der Gegenspieler zu Meteorlake mit 192EU. Und den sollte man im Griff haben mit 24CU. Btw glaube ich dass die MTL GPU eher ebenfalls in TSMC N5 kommt. Das wird ein interessanter vergleich zweier archutekturen aus derselben Fertigung.



Das Auftauchen von Dragon-Range heißt für mich auch eine Verschiebung von Phoenix in 2024.
Glaube ich nicht. Die sind unterschiedliche TDP Klassen, andere Projektteams, anderes packaging etc.
Da schiebt das eine nicht am anderen, die sind unabhängig. Ich denke eher dass AMD versuchen wird die von OEMs bevorzugten 12Monate Abstand einzuhalten. Und ja, das kann bedeuten dass die H-Serie ein paar Monate früher kommt. Viel wird es aber nicht sein.

Welchen Fertigungsvorsprung? Bei der Dichte sind TSMC N7 und intels 10nm quasi gleichauf und von der Transistorperformance liegt intel da wohl sogar vorne. Intel hat ihren "10nm++" (intel 10nm ESF) nicht umsonst in "intel 7" umbenannt (die Transistordichte erhöht sich bei dem Schritt nicht).
Ach, du glaubst die Märchenzahlen die Intel im Labor bei Vollmond nach dem Blutopfer eines Einhorns erziehlt hat?
Seit Pat endlich wieder Transistorzahlen veröffentlich hat, wissen wir dass die praktisch erzielten Densities von Intel 10ESF nicht konkurrenzfähig mit TSMC N7P geschweige denn N6 sind. Und die bessere Transistorperformance kann man sich imo in die Haare schmieren wenn die CPU dabei an der 300Watt Marke kratzt.
Bei den Mobilchips sieht man den Effizienznachteil am stärksten. Da ist selbst Renoir noch auf einem besseren perf/Watt Niveau und das obwohl Intel die Taktraten wesentlich stärker drosselt.

[reaperrr]

Wobei Arrow Lake mit 384 EUs mit "nur" 24 CU sehr schwer zu schlagen sein wird. Ausser RDNA3 ist ein Effizienzwunder (IPC, Bandbreiten- und/oder Energieeffizienz). 384 EU bei 2.0 GHz wären satte 12.3 TFLOPs. Selbst wenn Phoenix iGPU auf 3.0 GHz geprügelt wird, wäre man erst bei 9.2 TFLOPs.
"Schlagen" vielleicht nicht, offener Schlagabtausch ist meiner Meinung nach aber drin.

Intel ist mit Alchemist architekturell erst auf Vega-Niveau angekommen (was IPC je ALU und mm² normalisiert auf den gleichen Prozess angeht), da müsste Battlemage schon ein ziemlich großer Sprung werden, um an RDNA3 ranzukommen. Außerdem skaliert die Performance grundsätzlich mit Takt immer besser als mit mehr Einheiten, und die Indizien sprechen dafür, dass RDNA3 in Sachen Taktbarkeit und Effizienz auf RDNA2 nochmal ne gute Schippe drauflegt.
Und bzgl. Bandbreiteneffizienz, bei RDNA3 wird erstmals die komplette Pipeline vollständig und durchgehend DCC einsetzen, so dass auch nichts mehr zwischendurch entkomprimiert werden muss, mehr Cache in irgendeiner Form wird es sicherlich auch geben. Also dass es daran scheitert, glaube ich nicht.

[ChaosTM]

AMD Zen4 “Raphael” 8-core CPU with 5.2 GHz clock speed and “GFX1036” RDNA2 graphics spotted (https://videocardz.com/newz/amd-zen4-raphael-8-core-cpu-with-5-2-ghz-clock-speed-and-gfx1036-rdna2-graphics-spotted)

[HOT]

Ja, der Output wird höher sein. Belegt aber EUV-Maschinen. Was ist jetzt besser? Dann fahre ich doch lieber parallel mit den vielen N6/7 Designs die AMD hat. Wenn ich ein neues Design habe: Ja, dann werde ich vermutlich N6 nehmen (Zen 4 IODs, RDNA3 MCDs, CDNA2, Rembrandt, N24...). Aber bestehende Chips mit laufender HVM? Wieso sind bis heute noch keine einzigen der N7 Chips in N6 aufgetaucht? Auch nicht angekündigt? Kein Zen 3+, keine der älteren APUs (Cezanne, Barcelo), N21-23 nicht und auch keiner der Konsolen-Chips. Der Grund ist vermutlich folgender: Der Unterschied ist zu gering, als dass er sich lohnt (Aufwand Redesign/Qualifkation vs. Kosteneinsparungen). Wenn ich die +10-15% Density mitnehmen kann, ja dann ist N6 vermutlich günstiger. Das würde aber ein komplettes Redesign erfordern. Da geht man zukünftig lieber gleich auf N4.

Und den Beweis, dass es N23S in N6 gibt, will ich zuerst sehen. Bis jetzt gibt es da nämlich gar nix, was nur nahe dran an offiziell wäre. Alles Gerüchte mit mehr oder minder Null Stichhaltigkeit (Greymon55 mit "I think there will be N6 Refreshes" --> Gerüchteküche "Likely to get N6 Refreshes"). Wenn "N23S" mit der 6650XT kommt, dann können wir nochmals über das Thema N7->N6 Migration reden. Ich vermute aber, das wird normal N23 in N7 sein.

Bei N6 sehe ich ausserdem eine Slim Version der PS5 überhaupt nicht, da N6 keine wesentlichen Effizienzverbesserungen mitbringt. Wieder landen wir bei N4...

Jo, da hast mich mal wieder mißverstanden, denn die Slim mit N4 war auch meine Idee. Und es wird schlichtweg davon abhängen, wie schnell TSMC die Fabs umstellt. Produkte, die N7 waren werden dann auf N6 umgestellt.


AMD Zen4 “Raphael” 8-core CPU with 5.2 GHz clock speed and “GFX1036” RDNA2 graphics spotted (https://videocardz.com/newz/amd-zen4-raphael-8-core-cpu-with-5-2-ghz-clock-speed-and-gfx1036-rdna2-graphics-spotted)

Waaa, CPU-Leistung wäre erheblich interessanter gewesen :D.

[r3ptil3]

Lest ihr die letzten Beiträge kurz durch bevor ihr postet? :D
Linmoum hat den Eintrag bereits gestern schon entdeckt.


Weitere Spekulationen zu Zen4:
15-24% IPC Increase (Over Zen 3)
8-14% Clock Increase (Over Zen 3)
28-37% ST Perf Increase (Over Zen 3)
1 MB L2 / 4 MB L3 Per Core (vs 512 KB / 4 MB L3 per Zen 3 Core)

https://wccftech.com/amd-next-gen-zen-4-zen-4c-zen-5-zen-6-core-architecture-details-raphael-dragon-range-phoenix-cpus/

Wenn ich mir die ST-Performance anschaue und auf Basis von CPU-Z vergleiche, dann kommt Zen4 etwa auf das Niveau von Alder Lake bzw. minimal darüber.

Ich bin mir ja fast schon sicher, dass der doch sehr geringe Takt des 5800X3D aus anderen Gründen gewählt wurde als vermutet.

[ChaosTM]

Lest ihr die letzten Beiträge kurz durch bevor ihr postet? :D
Linmoum hat den Eintrag bereits gestern schon entdeckt.





Hab ein paar Seiten zurück geschaut aber Linmous Post dabei übersehen. Mein Fehler.

30% über Zen3 wäre ca. 10-15 über Zen3 3D bei Spielen. Wenn man beim Refresh dann noch 3D Cache draufklatscht, sollte man Intel ganz gut im Griff behalten können.

[basix]

Jo, da hast mich mal wieder mißverstanden, denn die Slim mit N4 war auch meine Idee.
OK, mea culpa.


Ich bin mir ja fast schon sicher, dass der doch sehr geringe Takt des 5800X3D aus anderen Gründen gewählt wurde als vermutet.

Erleuchte uns :)

[r3ptil3]

Erleuchte uns :)

Du weisst schon was ich meine.

Im Gaming wird ein Zen4 nicht unbedingt überragend aussehen gegen die alte Generation auf Basis des 5800X3D.
So wird man auch ganz sicher in keiner einzigen AMD-Folie, irgendeinen Vergleich zwischen einem 7800X und einem 5800X3D sehen. :D

[Linmoum]

Naja, lass den 5800X3D noch mal ~10% höher Takten und der liegt schon >20% in Spielen vor Ur-Zen3.

Dann dürfte der Vorsprung für Zen4 ohne V-Cache in Spielen noch kleiner sein, als er es vermutlich schon ist.

[basix]

Kommt immer drauf an, wie es bei V-Cache und Zen 4 aussieht (wann kommt der?). Momentan ist es bei X3D auch ein wenig eine technische Limitation. Und die letzten paar MHz hätten die CPU jetzt auch nicht wahnsinnig beschleunigt, im Schnitt ist man ja trotzdem gleich auf mit den schnellsten Intels.

[davidzo]

15-24% IPC Increase (Over Zen 3)

Das wäre ein extrem massiver IPC increase dafür dass es praktisch kaum Änderungen am Core geben soll. Da glaube ich irgendwie nicht dran.

Die 15-24% erreicht man vielleicht im Schnitt, wenn einer von 10 Benchmarks AVX-512 Unterstützt und dabei 300% schneller ist und ein anderer komplett Bandbreitenlimitiert ist und von der +70% DDR5 Bandbreite profitiert. Aber das wäre dehnt imo den Begriff IPC sehr weit.

Die 1MB L2 bringen sicherlich etwas. Vor allem in Spielen bringt der L2 etwas. Alderlake legt gegenüber Rocketlake in Spielen nicht wegen der Breite der Cores zu, sondern vor allem wegen dem 2,5mal so großen L2 Cache, höherer Cachebandbreiten, DDR5 und höheren Taktraten mit weniger TDPlimit.

In synthetischen Singlethread Loads hat Alderlake mehr Vorsprung auf Zen3 als in Games - und das liegt nicht nur an einem möglichen GPU-limit.


30% über Zen3 wäre ca. 10-15 über Zen3 3D bei Spielen. Wenn man beim Refresh dann noch 3D Cache draufklatscht, sollte man Intel ganz gut im Griff behalten können.
So kann man das nicht verallgemeinern. Es gibt auch Architekturen die in productivity 0% IPC Zuwachs bieten aber in Spielen +30% bringen, sie 5800x3d. Takt hat zum Beispiel überhaupt keine probleme um nahezu 100% zu skalieren in Spielen vorrausgesetzt es gibt gerade kein anderes Bottleneck. Und auch der L2 sollte sehr gut skalieren.
Bloß weil ADL in synthetic loads doppelt soviel Boden wettmacht wie in spielen ist das nicht auf jede µArch übertragbar. Es ist eher Zufall dass RKL oder Zen2 sich in der Vergangenheit ähnlich verhalten haben, also mit großen productivity Zuwächsen und kleinen gaming gewinnen.

Die Änderungen von Raphael sollten in Spielen allesamt gut anschlagen:
- L2 Verdopplung
- DDR5 + latency optimierter Speichercontroller
- 10% höhere Taktraten

Bei der Produktivitätsleistung wird es nicht soviel zu verbuchen geben:
- höhere Sustained MT Taktraten durch effizientere N5 Fertigung
- Mehr Bandbreite bei MT workloads durch DDR5

Raptor Lake hat imo gute Karten in Produktivitäts-workloads. Das Duell 5950x vs 12900K geht ja im moment bei gleicher Coreanzahl nur unbedeutend zugunsten von AMD aus. Bei 16 vs 24 Core und 32 vs 32T wird es mit Raptorlake spannent. Kann AMD das Coredefizit über Takt und Effizienz wett machen odergewinnt Intel Multithread nach Jahren mal wieder mit brute force?

[ChaosTM]

Schon klar, dass das viel komplexer ist. Sollte nur eine ungefähre (Haus)Nummer sein.

[Thunder99]

Zen 4 etwss schneller ohne V Cache als X3D, aber mit:love2:

[r3ptil3]

Zen 4 etwss schneller ohne V Cache als X3D, aber mit:love2:

Bis dahin wird sogar Intel vermutlich was sehr interessantes bringen.

Ist aber aktuell total uninteressant weil das viel zu weit weg ist.

[Gipsel]

Ach, du glaubst die Märchenzahlen die Intel im Labor bei Vollmond nach dem Blutopfer eines Einhorns erziehlt hat?Die Zahlen von intel stimmen dann sicher nur zufällig sehr gut mit den Analysen z.B. von wikichip überein?
Seit Pat endlich wieder Transistorzahlen veröffentlich hat, wissen wir dass die praktisch erzielten Densities von Intel 10ESF nicht konkurrenzfähig mit TSMC N7P geschweige denn N6 sind. Und die bessere Transistorperformance kann man sich imo in die Haare schmieren wenn die CPU dabei an der 300Watt Marke kratzt.Du vergleichst nicht Äpfel mit Birnen sondern schmeißt beide zusammen und wirfst dann den Mixer an. ;)
Du kannst in jedem Prozeß ein bestimmtes Design auf Kosten der Dichte (größere Standardzellen, entsprechend optimierter Metalstack und so) auf höheren Takt trimmen, wobei damit meist auch ein gestiegener Energiebedarf einhergeht. AMD hat nicht umsonst mehrfach thematisiert, wie wichtig die entsprechenden Entscheidungen diesbezüglich sind. Daß intel ganz offensichtlich andere Abwägungen trifft, sagt nichts über den Prozeß.

[KarlKastor]

Ach, du glaubst die Märchenzahlen die Intel im Labor bei Vollmond nach dem Blutopfer eines Einhorns erziehlt hat?

Hast du konkrete Zahlen? TSMC theoretische Werte werden ja bei HPC Chips auch nicht erreicht.

[Thunder99]

Bis dahin wird sogar Intel vermutlich was sehr interessantes bringen.

Ist aber aktuell total uninteressant weil das viel zu weit weg ist.
Konkurrenz belebt das Geschäft. Aber Nachdem was man so von Intel hört haben sie es schwer zu kontern.

[robbitop]

Das wäre ein extrem massiver IPC increase dafür dass es praktisch kaum Änderungen am Core geben soll. Da glaube ich irgendwie nicht dran.

Wie sicher ist es denn, dass es praktisch kaum Änderungen am Core von Zen 4 gab?

Dazu kommt: hätte man nur die high level diagramme von Zen 3 gehabt hätte man den gleichen Schluss ziehen können. Und faktisch war es ein ziemlich komplettes Redesign aber mit sehr ähnlichen high level specs und Diagrammen.

[davidzo]

Die Zahlen von intel stimmen dann sicher nur zufällig sehr gut mit den Analysen z.B. von wikichip überein?

Wikichip gibt doch nur die Zahlen aus Intels Marketing-Laboren wieder :confused:

Bezeichnend ist doch, dass Wikichip den Intel 7 Prozess in die Kategorie "10nm" sortiert, auch weil es trotz neuem Marketing in der internen Nomenklatur weiter derselbe 1274 Prozess ist.

Der 1276 Prozess (Intel4) ist übrigens in der Kategorie der 7nm Prozesse, nicht bei 5nm. Und der Intel 20A Prozess wird auch weiterhin als 5nm Prozess geführt.


Du kannst in jedem Prozeß ein bestimmtes Design auf Kosten der Dichte (größere Standardzellen, entsprechend optimierter Metalstack und so) auf höheren Takt trimmen, wobei damit meist auch ein gestiegener Energiebedarf einhergeht.
Was doch zählt ist was geliefert wird, was kaufbar ist und was dabei heraus kommt.
Und Wenn Intel andauernd die schlechte Entscheidung trifft für 10% performance 50% mehr power zu opfern und da noch stolz darauf ist dass der Prozess sich so toll "skalieren lässt", dann ist das für den Kunden schlecht und er kann sich ein Ei drauf braten dass der Prozess theoretisch zu viel besseren Produkten fähig wäre.
Es zählt was praktisch geliefert wird, der rest ist Schall und Rauch. Alleine schon weil die Yields da noch reinfahren kann man einzelne Laborwerte nicht auf die Goldwaage legen.


Hast du konkrete Zahlen? TSMC theoretische Werte werden ja bei HPC Chips auch nicht erreicht.

Nicht ganz aktuell der post, aber bitteschön:


Seit Jahren schon ist nichts was Intel shipped auch nur annähernd an den Transistorangaben dran die Intel aus dem Labor/Marketing meldet. Bisher war man immer um gut Faktor 2x off, neuerdings wird da wohl eher Faktor 3x draus.


14nm claimed: 37.5MTr/mm2
14nm+ Skylake: 14,3MTr/mm2 (1,75Mrd / 122mm2)

14nm++ claimed: 44MTr/mm2
14nm++ Comet lake: 21MTr/mm2 (4.2Mrd / 210mm2)
14nm+++ Rocketlake: 22MTr/mm2 (6Mrd / 270mm2)

GF14nm AMD Summit Ridge: 22,5MTr/mm2 (4.8Mrd / 213mm2)

10nm claimed: 106MTr/mm2
10nm LP/HD Lakefield: 49,3MTr/mm2 (4.02Mrd / 82mm2)
10nmSF Tigerlake-H: ca. 42-47MTr/mm2 (8-9Mrd / 190mm2)
TSMC N7 AMD Cezanne: 59,8MTr/mm2 (10,78Mrd / 180mm2)

Auch bei TSMC und Samsung werden nicht ganz die Marketing-Densities erreicht, aber immerhin schafft AMD trotz HP Zellen 60% der TSMC Density Angaben und es gibt auch mobile SOCs die in der Praxis 70-90% der Laborzahlen erreichen.

Bei Intel gibt es dagegen kein einziges shipping Produkt welches auch nur 60% der Marketingangaben erreicht.

Setzt sich mit Intel 4 anscheinend fort:

intel 4 claimed: 200-250mTr /mm2
intel 4 Loihi2: 71.2 Mtr/mm2 (2,31Mrd / 31mm2)

Das wird wohl ein sehr konkurrenzfähiger Prozess zu TSMC N6 :D

[r3ptil3]

Konkurrenz belebt das Geschäft. Aber Nachdem was man so von Intel hört haben sie es schwer zu kontern.

Was hört man denn?

Raptor Lake wird architektonisch keine grösseren Änderungen mitbringen, Meteor Lake hingegen (darum meine Anspielung auf Zen4 3DCache) wird aber eine neue Ära einleiten bei Intel.

[Unicous]

Wollte mich eigentlich aus der Diskussion heraushalten, da Gipsel eh immer alles besser weiß, aber ich wüsste in der Tat nicht, welche "Analysen" Wikichip betrieben hätte oder in der Vergangenheit getätigt hat.:confused:
Gipsel möge einen in seiner Allweisheit gerne korrigieren, aber ich bin mir nicht sicher, dass es überhaupt Analysen zu Gate/Metal Pitch etc. gab die über das was Intel offiziell bekannt gegeben hat hinaus gehen.

Was wir wissen: Cannon Lake war das einzige und letzte Produkt was (vermutlich) mit den spärlich kommunizierten Prozessparametern produziert wurde. Yield und Defektrate waren so katastrophal, dass es das einzige Produkt blieb und danach 10nm+ erfunden wurde. Und außer, dass es viel viel toller und besser als 10nm ist weiß man eigentlich nichts Genaues.

Techinsights hat sich neben Cannonlake auch mal Ice Lake angeschaut, aber afaik wurde das nie nach außen hin veröffentlicht und man müsste erst für die Analyse zahlen um zu sehen was für Änderungen es gab.

Es gab hingegen schon seit dem Cannonlake Desaster Gerüchte, dass Intel den Prozess deutlich angepasst hat und Parameter gelockert hat. Das wäre auch nicht das erste Mal wie man zum Beispiel bei AT lesen kann:

(The reason that 14nm++ is less dense than 14nm is that in order to improve frequency, Intel relaxed some of the design rules to allow for greater margins in design.)
https://www.anandtech.com/show/13405/intel-10nm-cannon-lake-and-core-i3-8121u-deep-dive-review/3

Von daher kann ich diese Zuversicht in der Aussage, Intel hätte hier nichts verändert nicht einmal ansatzweise nachvollziehen.

[Gipsel]

Wikichip gibt doch nur die Zahlen aus Intels Marketing-Laboren wieder :confused:Ein wenig mehr machen die schon. Die gleichen etwa die Veröffentlichungen von intel (die richtigen, nicht nur das Marketingmaterial) mit echten Messungen der Parameter ab (spoiler: das stimmt üblicherweise gut überein) und rechnen dann (unabhängig von intel) eine Vergleichsgröße für die Dichte der Logiktransistoren aus (als die für [mit den HD-Versionen] erzielbare Dichte eines bestimmten Mixes aus NAND-Gattern und Flipflops). Dies ist zwischen verschiedenen Prozessen chipunabhängig vergleichbar. Die Größen der SRAM-Zellen wäre ein weitere Größe, die es zu betrachten gilt.
Die für ein bestimmtes Design dann tatsächlich realisierte Transistormenge pro Fläche ist von sehr vielen Dingen abhängig, nicht zuletzt dem konkreten Design: Nehme ich HD- oder HP-Zellen (oder custom), wie ist das Verhältnis von Logik zu SRAM (HD- oder HC-Zellen?), nehme ich einen auf Dichte oder Performance optimierten Metalstack, dominieren die Interconnects (die on-chip Kommunikation) die Wahl des Layouts oder die Logik selber, habe ich viel Analog-Krams und allgemein IO auf dem Die? Und vermutlich noch ein paar mehr Details.
Bezeichnend ist doch, dass Wikichip den Intel 7 Prozess in die Kategorie "10nm" sortiert, auch weil es trotz neuem Marketing in der internen Nomenklatur weiter derselbe 1274 Prozess ist.Was ist daran bezeichnend? Das ist wie bereits gesagt lediglich eine Umbenennung von "10nm ESF" in "intel 7". TSMC hat damals bei der Einführung der Finfets auch quasi eine Node namenstechnisch weggemogelt. Damit kommt man quasi wieder mehr inline zueinander. ;)
Der 1276 Prozess (Intel4) ist übrigens in der Kategorie der 7nm Prozesse, nicht bei 5nm. Und der Intel 20A Prozess wird auch weiterhin als 5nm Prozess geführt.1276 ist aber ebenfalls besser mit TSMC N5/N4 vergleichbar (genau wie 1274 eher mit N7). Das wurde halt ebenfalls umbenannt. So what? Namen sind Schall und Rauch.
Was doch zählt ist was geliefert wird, was kaufbar ist und was dabei heraus kommt.
Und Wenn Intel andauernd die schlechte Entscheidung trifft für 10% performance 50% mehr power zu opfern und da noch stolz darauf ist dass der Prozess sich so toll "skalieren lässt", dann ist das für den Kunden schlecht und er kann sich ein Ei drauf braten dass der Prozess theoretisch zu viel besseren Produkten fähig wäre.Niemand hier sagt, daß intel immer die optimalen Entscheidungen getroffen hat. Designentscheidungen sind aber von den Eigenschaften des benutzten Prozesses verschieden.

Nicht ganz aktuell der post, aber bitteschön:
14nm claimed: 37.5MTr/mm2
14nm+ Skylake: 14,3MTr/mm2 (1,75Mrd / 122mm2)

14nm++ claimed: 44MTr/mm2
14nm++ Comet lake: 21MTr/mm2 (4.2Mrd / 210mm2)
14nm+++ Rocketlake: 22MTr/mm2 (6Mrd / 270mm2)

GF14nm AMD Summit Ridge: 22,5MTr/mm2 (4.8Mrd / 213mm2)

10nm claimed: 106MTr/mm2
10nm LP Lakefield: 49,3MTr/mm2 (4.02Mrd / 82mm2)
10nmSF Tigerlake-H: ca. 42-47MTr/mm2 (8-9Mrd / 190mm2)
TSMC N7 AMD Cezanne: 59,8MTr/mm2 (10,78Mrd / 180mm2)Lakefield wurde in der zweiten Version des 10nm Prozesses hergestellt, bei der die maximale Logikdichte leicht abgesenkt wurde (contacted gate pitch stieg, für CannonLake, also die erste [beinah kaputte] Version sind anhand nachgemessener Prozessparameter 100,8 MTr/mm² in der oben beschriebenen Metrik gesichert), die von Dir genannten 106MTr/mm² gelten für 10nm ESF (jetzt intel 7). Und im Übrigen auch nur für die HD-Libs. HP liefert nur ~80 MTr/mm², UHP gar nur noch 67 MTr/mm².
Und auch für 14++ (und später) gelten nur 37 MTr/mm² (die ersten 14nm-Versionen hatten 44 MTr/mm², dann hat auch dort intel die Abstände dort etwas erhöht).
TSMC N7 kommt genauso berechnet übrigens auf 91,2 MTr/mm².
Du nennst praktisch bei Cezanne 59,8 MTr/mm² (auch andere APUs haben überdurchschnittliche Transistordichten, liegt das etwa am GPU-Teil, der sehr auf Dichte optimiert ist?). Aber was ist z.B. mit dem Zen2-CCD (3,8Mrd auf 74mm² => 51,3 MTr/mm², und davon ist praktisch recht genau die Hälfte [~1.9 Mrd Transistoren] noch SRAM [dessen Dichte nicht wie Logik durch die maximale Kontaktdichte beschränkt wird] und er besitzt recht wenig IO) oder dem von Zen 3 (4,15 Mrd Transistoren, 80,4mm² => 51,6 MTr/mm²)? Ist das nicht quasi schon bald identisch zu Lakefield (49,3 MTr/mm²), trotz anteilig wesentlich mehr SRAM bei den Zens (36MB L2+ L3 vs. 6MB L2+L3, beide um 4 Mrd. Transistoren, bei den Zens quasi die Hälfte davon SRAM, bei Lakefield nur weniger als ein Zwölftel)? Was ist denn da los? :rolleyes:
Und wo wir schon bei SRAM waren, warum paßt auf den Cache-Die der Milan-X oder des 5800X3D mit einem Mal quasi die doppelte Transistordichte (ja ich weiß, SRAM, keine Logik wie die genannte Metrik oben) als für den Cache der CCDs? Eventuell gibt es ja doch noch ein paar andere Faktoren als "intel's process sucks", die locker auch mal 20%, 30% oder gar 100% die praktischen Zahlen schieben können. Auch bei Logik oder gemischten Sachen (wie realen Chips). ;)

[HOT]

Bei den GloFo-Zens war tollenweise I/O mit auf dem Die, bei Intel hingegen nicht. Trotzdem war die Packdichte nicht schlechter als bei 14nm. Hier hatte 14nm allerdings einen zeitlichen Vorsprung noch.

Man muss konstatieren, dass davidzo hier einfach recht hat, Intel kocht auch nur mit Wasser und die Packdichten in der Praxis sind nicht besser als bei TSMC, im Gegenteil. Bei 14nm war man seiner Zeit weit voraus, bei 10nm schon nicht mehr (Connon Lake eingerechnet, denn N7 kam ja früher) und Intel wird das auch ne ganze Zeit nicht mehr sein, egal, was die für Marketingparameter an ihre Prozesse schreiben, was theoretisch möglich wäre.

Bei TSMC gibts Apple-Chips, die annähernd an das Kapazitätsmaximum des Prozesses herankommen, auch wenn die mobil gefertigt sind, gibts sowas bei Intel auch?

Für die die es interessiert:
Rembrandt hat offenbar 13,1Mia Transistoren bei 210mm². Das ist pro mm² kaum mehr als Cezanne. Ich vermute mal stark, dass weder Zen3 noch RDNA2 der N6-Packdichte angepasst wurde oder sie ist bei N6 in der Paxis einfach nicht wesentlich höher. Die GPUs sund CPUs bei AMD in N7 sind alle um die 50mio T/mm² (die älteren weniger), die APUs haben alle um die 60mio T/mm². Bin ernsthaft gespannt, wie es bei N5 aussehen wird.
Leider lies sich für ADL keine Transistormengenangabe finden.

davidzo
Nur weil AMD bei der Architekturbreite bleiben möchte heißt das doch nicht, dass man kaum was geändert hat. Ich denke mal, man wird da wieder kaum ein Stein auf dem anderen gelassen haben, aber man ist beim Design halt nicht sonderlich in die Breite gegangen. Wärend Zen3 nur wenige neue Transistoren hinzubekommen hat wird man bei Zen4 sicherlich 30-50% mehr Transistoren pro Kern verbauen.

[Gipsel]

Bei den GloFo-Zens war tollenweise I/O mit auf dem Die, bei Intel hingegen nicht. Trotzdem war die Packdichte nicht schlechter als bei 14nm.Ich verglich die Dichte von Zen2 und Zen3 CCDs in TSMC N7 mit dem Lakefield Compute-Die in intels zweiter 10nm Iteration (der mit der geringsten Dichte).
Aber wenn Du auf GloFo ausweichen willst, erinnerst Du Dich sicher noch daran, wie AMD damals schon seit etlichen Jahren bereits erzählt hat (hat zu BD-Zeiten angefangen), wie sie mit HD-Libs die Dichte und den Stromverbrauch optimieren. Das ist doch der ganze Punkt: Man darf das Design nicht vergessen, sonst sind solche Vergleiche recht unaussagekräftig. ;)
Man muss konstatieren, dass davidzo hier einfach recht hat, Intel kocht auch nur mit Wasser und die Packdichten in der Praxis sind nicht besser als bei TSMC, im Gegenteil.Na klar kocht intel wie TSMC nur mit Wasser. Der verbockte Start mit für die Zeit überambitionierten Zielen bei 10nm (und die daraus folgenden jahrelangen Verzögerungen) sind ja das beste Beispiel. Ändert trotzdem nichts daran, daß intels 10nm (zu der ja auch die ESF-Variante gehört, die sie jetzt intel 7 nennen)mit TSMCs 7nm von den Prozeßparametern und Designrules extrem konkurrenzfähig ist (vergleichbare Logikdichte [im Optimalfall gar etwas höher] und sehr hohe Transistorperformance; die haben schlicht die engsten Pitches und die höchsten Fins, da beißt die Maus keinen Faden ab).
Nur weil intel die meisten ihrer Chips sehr auf Performance trimmt (auf Kosten der real erreichten Dichte und hohen Stromverbrauchs), ändert das nichts an den nominellen Prozeßparametern.
Bei TSMC gibts Apple-Chips, die annähernd an das Kapazitätsmaximum des Prozesses herankommen, auch wenn die mobil gefertigt sind, gibts sowas bei Intel auch?Die FPGAs kommen wohl recht dicht ran (haben locker mal 50% höhere Packdichten als die CPUs in 14nm und erreichen deutlich über 80% der theoretischen Zahl mit dem Mix aus NANDs und FlipFlops). Gibt meines Wissens noch keine Zahlen zu 10nm-Modellen.
In dem Zusammenhang: Kennt einer eine Aufschlüsselung der einzelnen Dies bei Ponte Vecchio?
Die GPUs sund CPUs bei AMD in N7 sind alle um die 50mio T/mm² (die älteren weniger),Also quasi wie der Compute Die bei Lakefield? Die Unterschiede liegen da bei vielleicht 5%.

[Locuza]

[...]
In dem Zusammenhang: Kennt einer eine Aufschlüsselung der einzelnen Dies bei Ponte Vecchio?

https://www.hpcuserforum.com/wp-content/uploads/2021/05/Gomes_Intel_Ponte-Vecchio_Mar2022-HPC-UF.pdf

Die sizes:
https://twitter.com/Locuza_/status/1505602078256816139

[r3ptil3]

So, langsam sind wir so weit:

https://i.ibb.co/6vkYftH/7900.png

https://wccftech.com/amd-ryzen-7000-zen-4-raphael-desktop-cpu-prices-specs-rumors-ryzen-9-7950x-7900x-ryzen-7-7800x-ryzen-5-7600x/

Ich tippe auf eine Vorstellung bereits zur kommenden Computex.

[Dant3]

Ich nehme mal an, die Modelle sind alle ohne den 3DCache?

[r3ptil3]

Ich nehme mal an, die Modelle sind alle ohne den 3DCache?

Ja, natürlich.

[Tangletingle]

Immer noch 6 Kerne für den 7600? Da wird's aber schon Mal langsam Zeit für ein bisschen mehr.

[Der_Korken]

So, langsam sind wir so weit:

https://i.ibb.co/6vkYftH/7900.png

https://wccftech.com/amd-ryzen-7000-zen-4-raphael-desktop-cpu-prices-specs-rumors-ryzen-9-7950x-7900x-ryzen-7-7800x-ryzen-5-7600x/

Ich tippe auf eine Vorstellung bereits zur kommenden Computex.

Uff. 350$ für 6C und 500$ für 8C und letzterer immer noch 105W TDP. Durch kleinere Chiplets und (hoffentlich) effizienterem IOD also noch mehr Wärmedichte für den ohnehin schon ständig ins Templimit laufenden und relativ ineffizienten 5800X. Die 650$ passen dann imho aber nicht zu 12C und erst recht nicht zu 16C.

Also mich holen die Preise nicht hinterm Ofen hervor. Es muss ja noch eine neue AM5-Plattform mit teurem DDR5-RAM dazu gekauft werden. Gerade bei der Plattform bin ich gespannt, was uns da erwartet. Irgendwo habe ich mal aufgeschnappt, dass es keine µITX-Bretter mit AM5 geben soll, weil man dort gar nicht alle Komponenten unterbringen kann. Als jemand, der beim nächsten Build gerne ein effizientes, aber dennoch gut ausgestattetes Mini-System hätte, wäre das zusammen mit den hohen Preisen und TDPs ein ziemlich Abturner.

[horn 12]

Wird somit zum Patt hinauslaufen mit dem 5800X3D
Denke Zen 4 wird bei Anwendungen doch weitaus schneller, bei Games einmal Zen 4 8C und einmal der 3D Vorne.
Würde auch zum Preis passen.

[Hammer des Thor]

So, langsam sind wir so weit:

https://i.ibb.co/6vkYftH/7900.png

https://wccftech.com/amd-ryzen-7000-zen-4-raphael-desktop-cpu-prices-specs-rumors-ryzen-9-7950x-7900x-ryzen-7-7800x-ryzen-5-7600x/

Ich tippe auf eine Vorstellung bereits zur kommenden Computex.


Unglaubwürdig, wenn laut AMD schon 5 GHZ auf allen Kernen möglich ist, sehe ich deutlich höhere Single-Core Takte. Die kommende 128 Kern Server CPU von dieser unbekannten Firma (war auf heise.de) nen Artikel soll bis zu 5,7 GHZ im Turbo haben bei 5nm, man vergleiche mal die max Turbo von Epic mit Ryzen, bei Desktop sollte da eher noch mehr drin sein.

[Der_Korken]

Ich finde die 5,4Ghz ehrlich gesagt schon zu hoch. Für solche Taktratensprünge müsste AMD entweder sämtliche Density oder Effizienz geopfert haben. Beides wird aber nicht der Fall sein, da die selben Chiplets auch im Server benutzt werden, wo vor allem Effizienz der King ist. Density vielleicht ein wenig, weil die Chiplets nicht zu klein werden können und man für max. Cores/Area noch Bergamo nachschiebt.

Dennoch glaube ich eher, dass Takt- und Spannungslimits des 5800X3D ein Verbote sind was die Taktung der Chiplets angeht. Die 5Ghz Allcore (die ich in Anwendungen auch erst glaube, wenn ich sie sehe) wären ein Produkt der allgemein gestiegenen Effizienz, aber der ST-Boost ist dann gar nicht mehr so viel höher, weil man z.B. bei 1,35V ein hartes Limit setzt. In 7nm hat man schon das Problem, dass einzelne Kerne instant auf 85°C hochschießen, wenn sie vollen Boost bekommen. In 5nm mit noch weniger Fläche und feineren Strukturen sind 1,5V vielleicht deswegen nicht sinnvoll/möglich, weil a) der Kern instant auf 100°C schießen würde und b) die Spannung einfach den Kern physisch zerstört. Fyi 1,4V waren selbst bei meinem alten Conroe in 65nm schon overvolting. Eigentlich ist es völlig absurd, dass wir in 7nm noch solche Spannungen sehen. Ich persönlich würde die Spannung eher im BIOS begrenzen können (und irgendeine andere Metrik zur Temperatursteuerung haben als die Tctl, weil die überhaupt nicht mit der tatsächlichen Wärmeabgabe korreliert).

Und der Takt irgendeines anderen Chips hat mit Zen 4 mal überhaupt nichts zu tun. Apples M1 geht trotz 5nm nur auf 3,2Ghz. Was sagt das aus? Nichts.

[KarlKastor]

Wenn die nicht mal wissen ob es jetzt drei oder zwei Chiplets sind, dann ist der Rest auch unglaubwürdig. Und auch wenn es drei werden, ist es ziemlich unwahrscheinlich, dass es keinen 12 Kerner geben wird.

[KarlKastor]

Immer noch 6 Kerne für den 7600? Da wird's aber schon Mal langsam Zeit für ein bisschen mehr.
Zumindest muss der Preis passen. Ein 13600K wird vielleicht 6+8 Kerne haben. In MT wird es da eng für den 7600, auch wenn Zen4 sehr stark wird und sehr effizient ist.
Bei den größeren Modellen (12 und 16 Kerne), wird es einfacher. Da schlägt die Effizienz mehr durch (hoher all Core Takt) und man hat kaum weniger Kerne, bzw. Deutlich mehr Big Cores.

[Thunder99]

In der Tabelle ist ein Denkfehler drin. Wenn es mehr Cores gibt beim 7950 und 7900 wird es auch mehr Kerne geben bei den unteren Modellen.
7800X mit 12, 7600X mit 8. 7500 könnte denn 6 bekommen und darunter gibt es ja die APUs bzw Mobile auf Desktop. Diese auch dann passen auf ITX Brettern.
Könnte mir das so vorstellen

[basix]

Ich sähe es immer noch als attraktiv an, wenn das IOD 3x IFOP bereitstellen würde und die iGPU als Chiplet daherkäme. Ich weiss, landläufige Meinung ist ein N6 IOD mit integrierter GPU. Aber 3x IFOP würden schon Sinn machen:
- 6-16C + iGPU (2x CCD, 1x iGPU)
- 24C (3x CCD)

Das IOD könnte hier dann auch in 12LP+ gefertigt werden und nur die iGPU in N6. Ohne iGPU-Chiplet sind 3x IFOP aber etwas sinnfrei, wenn Zen 5 die Anzahl Cores anheben soll. Zen 4 mit 16C wird bei MT vermutlich etwa +50% auf einen 5950X drauflegen (die 170W SKU mal ausgeklammert). Und Zen 5 mit mehr Cores pro CCD auch nochmals so viel oder gar noch etwas mehr. Da reichen eigentlich 2x Chiplets.

[MSABK]

Bei Intel gibt es doch aucb ITX Mainboards, warum sollte es bei AM5 nicht gehen?

[r3ptil3]

Bei Intel gibt es doch aucb ITX Mainboards, warum sollte es bei AM5 nicht gehen?

Fehlende Fläche...
https://www.techpowerup.com/290102/amds-upcoming-x670-chipset-could-be-a-dual-b650-package-very-difficult-for-itx-board-integration

[MSABK]

Fehlende Fläche...
https://www.techpowerup.com/290102/amds-upcoming-x670-chipset-could-be-a-dual-b650-package-very-difficult-for-itx-board-integration

Betrifft aber mur den X670. Beim B650 sehe ich da keine Probleme.

[BlacKi]

oder ganz ohne chipsatz in der 100€ liga? mit nem hub reichen auch 4 usb slots dicke.

[basix]

X670 und fehlende Fläche würde ich nicht beim Chipsatz selbst verorten, sondern bei all den Anschlüssen (Stecker + Leiterbahnen). Die kriegt man bei ITX wohl einfach nicht sinnvoll unter.

[w0mbat]

Ich denke das ist einfach kompletter Schwachsinn und wir werden serh wohl AM5 ITX Mobos sehen.

[basix]

AM5 ITX ja sicher, aber eben nicht mit X670. B650 wird wohl für 95% der User mehr als ausreichend sien.

[w0mbat]

X670 wäre ja eh reine Verschwendung, mehr als 1x PCI-E x16 und 1-2x M.2 gibt es auf ITX Mobos ja nicht.

[HOT]

Ohne Chipsatz kann der SoC eigentlich auch 2 m.2 (oder 1 m.2 und 4x SATA) und ein PEG. Rest ist halt nur 4 USB, aber das könnte man ja mit einem USB2-Hub onboard strecken. Ich weiss sowieso nicht, warum das hier notwendig sein soll mit dem Chipsatz bei ITX.

[Hammer des Thor]

Ich finde die 5,4Ghz ehrlich gesagt schon zu hoch. Für solche Taktratensprünge müsste AMD entweder sämtliche Density oder Effizienz geopfert haben. Beides wird aber nicht der Fall sein, da die selben Chiplets auch im Server benutzt werden, wo vor allem Effizienz der King ist. Density vielleicht ein wenig, weil die Chiplets nicht zu klein werden können und man für max. Cores/Area noch Bergamo nachschiebt.
.

AMD hat Anfang des Jahres 5 GHZ auf allen Kernen eines Zen 4 vorgeführt, da sollen 5,4 auf nur 1 Kern zu hoch sein?

[MSABK]

Ich denke mal AMD lässt da beim Takt noch Reserve für einen Refresh und etwaige Konter gegen Intel. Langt ja wenn sie schon vor der X3D sind und Intel knapp schlagen.

[Der_Korken]

AMD hat Anfang des Jahres 5 GHZ auf allen Kernen eines Zen 4 vorgeführt, da sollen 5,4 auf nur 1 Kern zu hoch sein?

Warum nicht? Der 5800X3D taktet ST auch nur 4,5Ghz obwohl MT kaum drunter ist. Es waren auf der Präsi auch nur 5Ghz in irgendeinem Game ohne Angabe wieviel Kerne. Mit AVX könnte es deutlich weniger sein.

[r3ptil3]

Soweit ich mich erinnern kann, hat Lisa Su explizit erwähnt, dass die CPU mit 5 Ghz auf allen Kernen läuft in Halo Infinite.

[basix]

Jepp. Und 5.0 GHz sind mMn realistisch in Spielen:
Wenn man als CEO einer börsenkotierten Firma lügt, hat man ein grosses Problem ;)

5.0 GHz All Core für ein 8C Modell sehe ich als sehr realistisch an, zumindest in Spielen. Ein 5800X ist bereits bei 4.6 GHz (https://www.techpowerup.com/review/amd-ryzen-7-5800x/21.html) und in Spielen auch schon mal 4.7 GHz (https://www.computerbase.de/2020-11/amd-ryzen-5000-test/3/#abschnitt_taktzuwachs_im_testparcours)

[BavarianRealist]

Ich finde die 5,4Ghz ehrlich gesagt schon zu hoch. Für solche Taktratensprünge müsste AMD entweder sämtliche Density oder Effizienz geopfert haben. Beides wird aber nicht der Fall sein, da die selben Chiplets auch im Server benutzt werden, wo vor allem Effizienz der King ist...

Nachdem AMD ja diesmal auch einen Zen4D parallel entwickelt, der voll auf "Density" und "Effizienz" optimiert sein dürfte, würde ich 5,4Ghz Turbo eher als bescheiden empfinden. Ich vermute, dass der "normale" Zen4 demgegenüber diesmal ziemlich auf hohe ST-Performance, also hohe Takte optimiert ist. Turbo-Takte von >5,5Ghz würde ich hier eher erwarten.

[HOT]

Zen4c wird mMn eher in einer extremen Packdichte gefertigt werden mMn. Also nicht N5 HPC. Bei einer Server-CPU, die eh nur mit 2,5GHz läuft ergibt das total Sinn, auf die gleiche Fläche 1/4 mehr Kerne zu basteln. Evtl gibts ne andere Organisation und dadurch resultierend Änderungen in der Zen4-Architektur - andere Cache-Integration und Herierchie evtl - evtl aber auch nicht.

[basix]

Gerüchte sprechen bei Zen 4c ja von 16C + 32MByte Cache pro Chiplet und allenfalls reduzierten AVX-Fähigkeiten (halbiert?) und vielleicht noch reduziertem L2$ (512kB?). Das sprengt das Die Size Budget als auch das TDP Budget nicht und ist für Micro Services mehr als ausreichend. Dafür passen doppelt so viel Cores drauf.

[HOT]

Ich glaub nicht, dass der Core also solches angefasst wird. Sieht mir doch stark nach unnötigem Aufwand aus. Zen4c wird zu Zen4 von der reinen Core-Architektur her identisch sein. Das kam auch mal irgendwann als Gerücht so IIRC. Erschwerend hinzu kommt, was da halbiert werden soll, denn AVX512 wird ja eh nicht in einem Pass realisiert.

[basix]

Am Core ändert sich ja eigentlich auch nichts. Halbierter Cache hat Null Einfluss. Halbiertes AVX würde halbierte L1$ Bandbreite erlaiben, that's it. Die restlichen Optimierungen liegen dann im Physical Design (siehe z.B. Zen @ APU).

[HOT]

Das lohnt dann doch gar nicht. Wozu sollte man das machen? MMn geht es nur um Optimierung im physical Design, nämlich höhere Transistordichte. Mehr Latenz, weniger Takt, dafür Kompakt und Perfekt für Serverdesigns.