LGA 1700 Was machen die Pins?

[=Floi=]

Hi
Für was sind die erheblich mehr pins überhaupt da?
Es kommt kein quad channel. Dienen diese nur der stromversorgung um die ampere pro pin zu senken?


Floi

[w0mbat]

PCIe 5.0 und Sicherheit für die Zukunft. Intel will wohl wieder drei CPU-Generationen auf einen Sockel bringen.

[robbitop]

Ich glaube nicht, dass PCIe 5.0 mehr Pins benötigt pro Lane. Aber ggf. gibt es mehr Gesamtlanes nach außen? Und ggf. auch ein breites Interfaces zur PCH.

[w0mbat]

Die doppelte Bandbreite geht über die gleiche Anzahl an Pins?

[robbitop]

Die doppelte Bandbreite geht über die gleiche Anzahl an Pins?
So ist es. Das läuft über Takterhöhung. Die Anzahl der Pins haben sich von PCIe 1.0 bis hin zu 4.0 nie geändert. Schau dir die Slots an. Gleiche Anzahl von Pins und beidseitig kompatibel.

[w0mbat]

D.h. die Pins leiten die PCIe lanes einfach nur nach außen weiter und das geht dann mit den gleichen Takterhöhugen überein?

[robbitop]

Bei den meisten Boards ist das so. Der Großteil der Lanes ist direkt von der CPU mit den PCIe Slots verdrahtet.
Früher lief das noch über die Chipsätze.

Je nach Boards gibt es aber noch sowas wie PLX Switches, die die PCIe Lanes der CPUs koppeln und wie ein Netzwerkswitch diese vervielfältigen.
Auch die PCHs bieten oft ja noch ein paar zusätzliche PCIe lanes an. Die PCHs sind bei AMD mittels PCIe angebunden. Bei Intel ist es QPI.

[BlacKi]

ich glaub rocketlake bekommt schon 4 lanes mehr und adl hat 8 lanes über den chipsatz, vorher nur 4x.


hat vl auch was mit ddr5 zu tun:
The Windows 10 64-bit OS was used and the dual-rank memory was used. The dual-rank modules also offer 2 independent DRAM channels off a single module.https://wccftech.com/ddr5-4800-mhz-memory-tested-with-intel-alder-lake-desktop-cpu-platform/


also dual channel bei einem modul und auch noch bei einem udimm?

[seaFs]

In dem Artikel steht ganz unten

Additional features of Longsys's DDR5 memory include on-die ECC, 16n Prefetch mode, double the number of banks per module, two independent 32-bit channels per module for dual-rank memory DIMMs, enhanced end-to-end reception mode, and synchronous refresh mode for the bank.

Also immer noch 64bit Datenbusbreite, allerdings aufgeteilt auf 2x 32bit.
Es gibt zwei Memory Controller, die nochmals in zwei Kanäle mit je 32bit Busbreite aufgeteilt sind. Dadurch können Daten unabhängig voneinander von einem Dual-Rank-Modul übertragen werden. Laut dem Artikel bleibt es dennoch bei 2x 64bit Datenbusbreite.

[Wuge]

Naja, wenn es bei 64 Byte Cache Line Size bleibt und die Burst Length bei DDR5 16 cycles ist (16n prefetch), dann muss sich das verhalten wie zwei unabhängige 32 Bit Kanäle je DIMM. Also ein rank nicht mehr 8 x8 chips sondern nur noch 4. Dann passen auf ein UDIMM 4 ranks von denen jeweils zwei unabhängig von einander angesprochen werden können.

[Rooter]

PCIe 5.0 und Sicherheit für die Zukunft. Intel will wohl wieder drei CPU-Generationen auf einen Sockel bringen.Das wäre erfreulich. :)

MfG
Rooter

[Tobalt]

Mal unabhängig von Io gesprochen: mehr Pins für Power und ground sorgen vor allem dafür, dass man die supply Impedanz bei hohen Frequenzen senkt. Je kleiner der Prozess, desto kritischer wird dies. Mehr kleine Pins sind besser als weniger große, die auch noch weiter auseinander stehen.

[Benutzername]

Ich glaube nicht, dass PCIe 5.0 mehr Pins benötigt pro Lane. Aber ggf. gibt es mehr Gesamtlanes nach außen? Und ggf. auch ein breites Interfaces zur PCH.


In Zukunft wird doch fast alles an Peripherie über PCIe angeschlossen werden. besonders mehrere SSDs fressen da ganz schnell die Leitungen auf. Von daher wird die CPU mehr PCIe Lanes bekommen, was dann mehr Pins erfordert. Plus dann was Tobalt noch schreibt, daß die Stromversorgung mehr Leitungen erfordert.