AMD - Zen 5 (3/4 nm, 2024) [Archiv] - Seite 18

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HOT

2024-10-21, 12:54:15

Das werden wir weder bei 6 noch bei 7 sehen mMn. Echte 3D-Chips (X3D ist ja schon 3D-Stacking eigentlich) wird es mMn erst danach geben. Zen6 und 7 werden sich wie bisher auch Plattform, Package und IODs teilen und 2,5D-Packages haben.

Wie sehen das bei Zen2 und Zen3, bei Zen4 und Zen5.

BlacKi

2024-10-21, 13:03:16

Könnte bei den Dual CCD X3D CPUs vielleicht der gesamte L3 Cache des 2. CCDs als L4 Cache für das 1. CCD genutzt werden, ohne das die Kerne genutzt werden?

"Ladder Cache" ?

Wäre zwar deutlich langsamer als der L3 und relativ klein als L4 aber immer noch schneller als der RAM.
ladder cache funktioniert nicht, wenn er gleich groß ist. denn die informationen wären dieselben. und schneller als der ram ist die verbindung über der IODie auch nicht, wenn man den ram tuned.

es wäre nur begrenzt hilfreich, wenn der eigene ccd auf den eigenen 3dvcache zugreifen kann. und solange der scheduler ab und zu kacke baut, ist der 16und der 12kerner auch manchmal langsamer als der 8 kerner, trotz der höheren taktraten.

daran würde der 2. 3dvcache nichts ändern. amd ist trotzdem gezwungen einen ccd zu forcieren.

deshalb glaube ich auch, das es keinen 2. 3dvcache geben wird.

fondness

2024-10-21, 13:30:51

9800X3D ES:

https://i.postimg.cc/PJgSd4fw/image.jpg (https://postimg.cc/30ZXB2v8)
https://forums.anandtech.com/threads/zen-5-speculation-epyc-turin-and-strix-point-granite-ridge-ryzen-9000.2607350/page-843#post-41320018

fondness

2024-10-21, 13:36:40

Gibt mittlerweile auch eine Artikel von VC dazu:
https://videocardz.com/newz/amd-ryzen-7-9800x3d-cinebench-r23-leak-shows-all-core-frequency-of-5-6-ghz-with-pbo-enabled

fondness

2024-10-21, 13:55:32

Scheint mit fast 5,7Ghz all Core Turbo zu laufen.

mboeller

2024-10-21, 14:21:07

Scheint mit fast 5,7Ghz all Core Turbo zu laufen.

sagen die Temperaturen was aus? max. 67,1°C in der MAXMUM-Reihe sind doch eher wenig

fondness

2024-10-21, 14:21:50

Ja, scheint thermisch kein Problem (mehr) zu sein. Cache-Die als Base-Die?^^

Der_Korken

2024-10-21, 14:24:48

Abwarten. 5,6Ghz Allcore aber dann nur 66°C und 1,24V? Ob das so stimmt und stabil ist? Die Wattage ist natürlich nicht zu sehen...

Radeonfreak

2024-10-21, 14:35:45

Scheint mit fast 5,7Ghz all Core Turbo zu laufen.

Ja toll, mit BLCK OC.

fondness

2024-10-21, 14:37:18

Der_Korken

2024-10-21, 14:48:24

Cinebench vertraue ich Null. Ich habe beim UV meines 5900X mal fast 100mV weniger gegeben als beabsichtigt (hatte CO und globales Voltage Offset gemischt...) und Windows kam ohne Probleme hoch und auch CB lief paar Minuten. Hatte mich dann gewundert warum die VCore so klein ist und Prime angeschmissen. Das ist gefühlt schneller gecrashed als der Button meiner Maus nach klicken der Start-Taste wieder zurückgesprungen ist.

robbitop

2024-10-21, 14:58:00

Wobei es laut Screenshot bloß 1,6% BCLK OC sind. Also wäre out of the box dann 5500 MHz. Die Frage ist ob das ohne PBO all core geht. Aber wenn es mit PBO geht -> wäre doch schon ordentlich. :)

HOT

2024-10-21, 15:08:05

Ohne PBO soll der Turbo 5,2GHz haben, aber auch all core, also 4,7 bis 5,2GHz range.

Langlay

2024-10-21, 15:15:29

Ja klar ist das nicht default. Aber allein schon das es möglich ist und offenbar zumindest einen Cinebench-Durchlauf übersteht ist nett. Bisher war ja OC bei den X3D Modellen ausgeschlossen aufgrund des Cache-Dies. Das ist eh das was mich am meisten interessiert, wie das Cache-Die aussieht und warum OC jetzt möglich ist.

BCLK OC geht jetzt schon mit den X3D wenn das Board einen externen Taktgeber für den BCLK hat.

Aber Multiplikator auf 55.5 macht schonmal optimistisch, das etwas mehr geht als beim den aktuellen X3D.

K-putt

2024-10-21, 15:31:50

https://x.com/AMDRyzen/status/1848352802558353583

"11.07.24

The gaming legend returns."

fondness

2024-10-21, 15:33:20

https://x.com/AMDRyzen/status/1848352802558353583

"11.07.24

The gaming legend returns."

"X3D Reimagined" ist wohl das entscheidende.

Aber logisch, dass das Ding die gaming Krone holt ist klar und AMD will vor dem Intel launch natürlich sicherstellen, dass das auch jeder weiß.

Radeonfreak

2024-10-21, 16:01:13

https://x.com/AMDRyzen/status/1848352802558353583

"11.07.24

The gaming legend returns."

Der 11 Juli ist aber schon lang vorbei.

:weg:

fondness

2024-10-21, 16:02:30

Der 11 Juli ist aber schon lang vorbei.

:weg:

US Datum. Zuerst Monat dann Tag ;-)

Raff

2024-10-21, 16:10:41

Radeonfreak

2024-10-21, 16:12:08

US Datum. Zuerst Monat dann Tag ;-)

Ja ich weiss. Aber wir sind hier in Schland und benutzen keine retardierten Einheiten.

Leonidas

2024-10-21, 16:42:40

... keine retardierten Einheiten.

:lol:

fondness

2024-10-21, 17:57:26

Übrigens ist der 7. November Lisas Geburtstag

Hammer des Thor

2024-10-21, 21:57:44

Die neuen Gaming-CPUs kommen: AMD enthüllt den Release von Ryzen 9000X3D (https://www.pcgameshardware.de/AMD-Zen-Architektur-261795/News/Ryzen-7-9800X3D-9-9900X3D-9950X3D-Release-Specs-1458010/)

MfG
Raff

Ich bezweifel dass die 120 Watt TDP für den 9800X3D diesmal erhrlich sind!
Der 7800X3D hat diese Angabe ja auch obwohl die 9er X3D auch nur 120 Watt haben obwohl deren nicht X3D Kerne höher takten.
Ich habe es in Benchmarks gestetet, die 65 Watt Eco-Einstellungen bringen exakt die selben Eergebnisse wie die Standard 120 Watt so bei 80 Watt war meist Schluss.
Ich habe lange gerätselt wofür diese komische "Marketing". Ich vermute dass die Angabe so hoch ist damit das Teil nicht aug A620er Board läuft!
Habt ihr echt sowas nötig AMD?

reaperrr

2024-10-21, 22:29:01

Ich bezweifel dass die 120 Watt TDP für den 9800X3D diesmal erhrlich sind!
Der 7800X3D hat diese Angabe ja auch obwohl die 9er X3D auch nur 120 Watt haben obwohl deren nicht X3D Kerne höher takten.
Ich habe es in Benchmarks gestetet, die 65 Watt Eco-Einstellungen bringen exakt die selben Eergebnisse wie die Standard 120 Watt so bei 80 Watt war meist Schluss.
Ich habe lange gerätselt wofür diese komische "Marketing". Ich vermute dass die Angabe so hoch ist damit das Teil nicht aug A620er Board läuft!
Habt ihr echt sowas nötig AMD?
TDP heißt Thermal Design Power, nicht Verbrauch.

Es geht darum, dass die X3D deutlich heißer werden und die DAUs da draußen nicht nen billigen 65W-Kühler für die normalen 65W-Modelle draufschnallen sollen, sondern was größeres.

Langlay

2024-10-21, 22:34:32

Ich vermute dass die Angabe so hoch ist damit das Teil nicht aug A620er Board läuft!

Der 7800X3D läuft wunderbar aufm A620er Board.

Hammer des Thor

2024-10-22, 00:05:06

Der 7800X3D läuft wunderbar aufm A620er Board.

Ich dachte AMD hätte da ne Sperre für CPUs mit mehr als 65 Watt TDP vorgesehen!

maximus_hertus

2024-10-22, 00:30:25

Ich dachte AMD hätte da ne Sperre für CPUs mit mehr als 65 Watt TDP vorgesehen!

Nein, es liegt an den Boardherstellern, welche CPUs laufen bzw. wie gut die Versorgung ausgelegt ist.

dildo4u

2024-10-22, 06:50:00

Ich dachte AMD hätte da ne Sperre für CPUs mit mehr als 65 Watt TDP vorgesehen!
Die Beschneidung ist kein CPU OC, bei der Stromversorgung kann der Boardhersteller machen was er will.

Es gibt A620 die volle 7950X Performance schaffen.

https://youtu.be/YsmStRPI47I?si=KObSe0mwQhGyMjF9&t=756

robbitop

2024-10-22, 08:11:56

Folgende Gedanken meinerseits:

(1) TDPs kann man doch selbst runterdrehen.
(2) Die All Core Taktraten sind dieses Mal viel höher. Entsprechend wird auch der Verbrauch etwas höher sein. Relativ ähnlich zum 9700X. Der hat in Spielen allerdings kaum durch die TDP Erhöhung von 65W auf 105W profitiert. Entsprechend wird es in Spielen sicherlich kein Stromschlucker

Kriegsgeier

2024-10-22, 12:39:09

bald gibt es sowieso eine Unreal Engine 6 CPU, da 90% der Spiele auf UE rauskommen.

Ein FPGA/ASIC für Unreal Engine bitte. Dann braucht keiner mehr diese 3D Caches

Nightspider

2024-10-22, 12:56:12

Na klar doch ;)

Zossel

2024-10-22, 18:13:38

Dup deleted.

Zossel

2024-10-22, 18:14:11

bald gibt es sowieso eine Unreal Engine 6 CPU, da 90% der Spiele auf UE rauskommen.

Ein FPGA/ASIC für Unreal Engine bitte. Dann braucht keiner mehr diese 3D Caches

Hör dir einfach mal die ersten Sätze auf die erste Frage an:
https://www.youtube.com/watch?v=yTMRGERZrQE

fondness

2024-10-23, 13:45:16

They call this 2nd Generation 3D V-Cache Technology.
Which means it will be different from the 1st gen on Zen 3 and 4🤔

https://x.com/AnhPhuH/status/1848421668940878301?t=9zqTYwT48gs4UYOzZ3EleA&s=19

Wie erwartet, 2nd Generation 3D V-Cache Technology, ansonsten wären die höheren Taktraten auch nicht möglich.

Radeonfreak

2024-10-23, 14:40:01

Na gut, aber mein 3DCache taktet mit 5250 MHZ und der vom 5800X3D mit 4.5?

Dann würd ich es doch eher 3rd Generation taufen wenns nach dem Takt geht.

robbitop

2024-10-23, 14:44:43

Ich denke das aus dem 7800X3D kommt rein aus dem Shrink des VCaches und des CCD. Der VCache vom 9800X3D scheint in irgendeiner Form was neues zu machen, so dass nun sogar OC freigegeben zu sein scheint.

Radeonfreak

2024-10-23, 18:56:03

Na gut, aber mein 3DCache taktet mit 5250 MHZ und der vom 5800X3D mit 4.5?

Dann würd ich es doch eher 3rd Generation taufen wenns nach dem Takt geht.

Ha. Sag ichs doch.

https://www.pcgameshardware.de/CPU-CPU-154106/News/Ryzen-7-9800X3D-und-3D-V-Cache-1458204/

HOT

2024-10-23, 19:56:43

Na gut, aber mein 3DCache taktet mit 5250 MHZ und der vom 5800X3D mit 4.5?

Dann würd ich es doch eher 3rd Generation taufen wenns nach dem Takt geht.

Der 3D-Cache des 5800X3D und 7800X3D ist identisch, die haben sich beim Zen4-Design extra krumm gemacht, damit die TSVs an der richtigen Stelle landen. Wichtig für den VCache ist nicht der Takt sondern die Spannung. Anscheinend verträgt die neue Variante einfach etwas mehr VCore. Aber es scheint trotzdem so, als wäre diese jetzt auf ca. 1,3V gedeckelt, das ändert sich also auch nicht. Nur sind jetzt alle OC-Features frei, bis auf Core VID wette ich, da wird man nicht über die 1,3V drüberkommen. Die Tabelle im PCGH-Link ist falsch, die 7xxx haben genau den gleichen 1st-Generation VCache. Ich wette, dass auch Zen6 dieses neue VCache-Die nutzen wird und das jedes mal 2 Generationen mit durchgeschleppt wird.

anorakker

2024-10-23, 20:13:41

Der_Korken

2024-10-23, 20:15:44

Normal hat mich das nie so im Detail interessiert, aber hier steht gerade nen halber neuer Rechner rum, der dringend noch ne AM5 CPU braucht :redface:
Deswegen die Frage: wann kann man nach Vorstellung typischererweise den 9800X3D bekommen? Ist der sofort bei Händlern verfügbar oder erst viel später und wenn dann auch nur in homöopathischen Mengen?! Wo wird der preislich liegen?

Der Preis hängt sicher von Intels Vorstellung morgen nachmittag ab. Ich würde davon ausgehen, dass man den 9800X3D zeitnah kaufen kann, aber ich würde preislich lieber mal so 500€ einplanen. Nicht geil, aber ohne Konkurrenz kann man sowas halt verlangen für 8 Kerne ...

Darkearth27

2024-10-23, 20:23:54

Beim 58X3D und beim 78X3D konnte ich bei alternate beide direkt am ersten Tag kaufen (paar Tage später ausverkauft)

Nach ein paar Wochen nächste Charge etwas teurer als die erste, dann gingen die Preise runter.

Falls es ähnlich beim 98X3D laufen sollte würde ich, wenn nötig oder gewollt, direkt am Launch-Tage zugreifen.

Oder man wartet eben Wochen / Monate auf einen etwas günstigeren Preis.

horn 12

2024-10-23, 20:34:41

Preis wohl sicherlich 499 bis 529 Dollar nehme ich stark an bei 9800X3D

maximus_hertus

2024-10-23, 20:42:00

anorakker

2024-10-23, 20:47:58

Wenn man sich die aktuellen 7800er Preise anschaut wäre das natürlich cool den für unter 500€ zu bekommen. Wahrscheinlich werd ich mich dann wohl doch einfach bis so ca. zum 7.11. gedulden müssen :(

woodsdog

2024-10-23, 22:01:56

Würde mich wundern. 399 oder 449 USD. So wie bisher bei den xx80X3D.

Es wird wohl in Richtung 449 USD hinauslaufen.

Diese ganzen Phantasien von über 500 und teils 800+ USD sind teils Abenteuerlich. Selbst bei einem Monopol kann man nicht jeden Preis verlangen. Bzw. man könnte es, aber dann verdient man weniger.

Warten wir mal morgen ab. Vielleicht gibt es eine positive Intel Überraschung? Gerade weil die Erwartungshaltung nun auf dem Tiefpunkt angekommen ist.

Du hast schon mitbekommen das der 7800X3D für 500€ in DE los ging? Warum sollten sie denn heute, dass bessere Produkt für weniger ins Rennen schicken wenn der Wettbewerb gerade besoffen am Tresen hängt?

iamthebear

2024-10-23, 23:22:01

Der 3D-Cache des 5800X3D und 7800X3D ist identisch, die haben sich beim Zen4-Design extra krumm gemacht, damit die TSVs an der richtigen Stelle landen. Wichtig für den VCache ist nicht der Takt sondern die Spannung. Anscheinend verträgt die neue Variante einfach etwas mehr VCore. Aber es scheint trotzdem so, als wäre diese jetzt auf ca. 1,3V gedeckelt, das ändert sich also auch nicht. Nur sind jetzt alle OC-Features frei, bis auf Core VID wette ich, da wird man nicht über die 1,3V drüberkommen. Die Tabelle im PCGH-Link ist falsch, die 7xxx haben genau den gleichen 1st-Generation VCache. Ich wette, dass auch Zen6 dieses neue VCache-Die nutzen wird und das jedes mal 2 Generationen mit durchgeschleppt wird.

Der VCache beim 7800X3D hat eine höhere Dichte und somit ist der VCache Die kleiner.

Bei Zen5 gab es ein größeres Redesign des L3. Dieser wurde erheblich verkleinert (vermutlich das geleakte Ladder Design denn die SRAM Zellen selbst blieben unverändert).

Dies bedeutet, dass das 7800X3D VCache Chiplet erneut deutlich schrumpfen muss um nicht in die Logikteile der Zen5 Kerne hinein zu wachsen. Oder aber AMD lässt sich etwas komplett neues einfallen.

Du hast schon mitbekommen das der 7800X3D für 500€ in DE los ging? Warum sollten sie denn heute, dass bessere Produkt für weniger ins Rennen schicken wenn der Wettbewerb gerade besoffen am Tresen hängt?

Weil man die Leute dazu bringen will upzugraden und wenn die Performance nicht so berauschend ist muss man dies über den Preis machen.

Lehdro

2024-10-23, 23:59:04

Der 3D-Cache des 5800X3D und 7800X3D ist identisch, die haben sich beim Zen4-Design extra krumm gemacht, damit die TSVs an der richtigen Stelle landen.[...] Die Tabelle im PCGH-Link ist falsch, die 7xxx haben genau den gleichen 1st-Generation VCache.
Hör auf so einen Quatsch zu posten. Der 3D V-Cache ist physisch anders bei 7800X3D und 5800X3D. Die Abmaße des Chiplets sind anders (41mm² vs. 36mm²) und auch die Dichte anders. Die TSVs sind gewandert, allerdings nicht nur weil der darunterliegende Zen anders ist. Denn innerhalb des 3D V-Cache hat sich die Position auch verändert (was auch logisch ist wenn sich die Transistorendichte und Chiplet-Abmaße ändern).

Und ja, das kann trotzdem beides "1. Gen 3D V-Cache" sein. Dass gewisse Seiten dass als 2nd Gen bezeichnen, liegt wohl daran dass es die 2. Generation von X3D CPUs ist. Die 3. Generation der X3Ds wird dann die "2. Gen 3D V-Cache" Chiplets haben. Alles bissl in Relation sehen.

dildo4u

2024-10-24, 10:47:01

Haufen

2024-10-24, 10:52:09

Warum steht am Ende etwas von 104 MB Cache (ohne L3-Nennung), oben 96MB L3 Cache?

fondness

2024-10-24, 10:57:24

9800X3D Werte von AMD

https://i.ibb.co/t2ykFgW/RYZEN-9800-X3-D-DESCRIPTION-1200x808.jpg (https://ibb.co/fNmBLfP)

https://videocardz.com/newz/amd-ryzen-7-9800x3d-official-performance-leak-8-better-at-gaming-15-in-multi-threaded-apps-vs-7800x3d

Okay, also doch nur das Minimum des erwartbaren. Und wohl auch kein wirklich neuer 3D-Cache (dann bleibt das Secret wohl wirklich bei den 2CCX Designs).

Gipsel

2024-10-24, 11:00:19

Warum steht am Ende etwas von 104 MB Cache (ohne L3-Nennung), oben 96MB L3 Cache?L2+L3

mboeller

2024-10-24, 11:05:20

Sardaukar.nsn

2024-10-24, 11:51:47

+8% ...

In 720p

rentex

2024-10-24, 11:57:10

In 720p

Wahnsinn, dieser Performancesprung :freak:

Der_Korken

2024-10-24, 11:58:00

Ich bin mal gespannt, wo die 5,4 oder 5,5Ghz am Ende hergekommen sind. Für mich klingen die AMD-eigenen 5,2Ghz einfach logischer und passen auch besser zu den 8%. Ansonsten wäre der IPC-Gewinn wirklich absolut 0%, denn 5,0 -> 5,4Ghz wären schon besagte 8% ...

fondness

2024-10-24, 12:02:00

Scheint als wäre das OCing gewesen.

BlacKi

2024-10-24, 12:24:29

also ein standard 7800x3d macht keine 5ghz, nur mit uv, bzw. core optimizer standard sind eher 4,7-4,8ghz

Der_Korken

2024-10-24, 12:28:59

also ein standard 7800x3d macht keine 5ghz, nur mit uv, bzw. core optimizer standard sind eher 4,7-4,8ghz

Auch in Games? Da ist die Last ja nicht so hoch. Blender und Co. sind ja gerade egal.

robbitop

2024-10-24, 12:29:18

Also bei CB waren es in Spielen 4,933 GHz im groben Schnitt:
https://www.computerbase.de/2023-04/amd-ryzen-7-7800x3d-test/#abschnitt_taktraten_in_der_praxis

Ggf ist mit OC (erstmals mit X3D möglich) der Abstand etwas interessanter. Gab ja schon 5,6 GHz All Core Screenshots in MT Synthies - das sollte dann in Spielen also problemlos machbar sein es sei denn das war ein golden sample.

davidzo

2024-10-24, 13:15:15

Langsam verstehe ich wo die Panik von Lisa und Pat herkommt und die Pressestimmen die den Abgesang auf x86 anstimmen.

Wenn Zen 5% wirklich das Beste ist was x86 in 2 Jahren Entwicklungszeit zustande gebracht hat (zen4 September 22, RTL Oktober 22), und man sich mal anschaut was Qualcomm ind er Zeit macht und von Apples beinahe linearem Tempo gar nicht zu sprechen, dann sieht das echt aus als wenn x86 am Ende ist.

Immerhin gibts noch den Server, da gibts den großen Showdown erst im nächsten Jahr mit Sierra Forrest AP 288C vs Epyc 9965 192C/384T vs AmpereOne256C. Mal sehen ob x86 sich da behaupten kann. Der 192Core 5nm AmpereOne kann Bergamo IPCtechnisch das Wasser reichen aber kostet nur ca. die Hälfte, was sicher auch mit der geringeren DIE-Fläche zusammenhängt. Mal sehen wie die 3nm 256Core Version performt und preislich landet.

Exxtreme

2024-10-24, 13:17:40

Langsam verstehe ich wo die Panik von Lisa und Pat herkommt

Gibt es irgendwelche Belege, dass Lisa und Pat panisch sind?

Linmoum

2024-10-24, 13:20:22

Das kann sich dann - zumindest bei Zen5 - nur auf Spiele beziehen. Bei allen anderen Anwendungsgebieten und Parametern den Gedanken zu haben, dass x86 irgendwie am Ende sei, ist ziemlich... sportlich.

dildo4u

2024-10-24, 13:23:07

Zumindest scheint MS sie als zweite Geige zu behandeln Strix und Lunar Lake können selbst Heute keine KI Funktionen es fehlt selbst nach dem 24H2 Update der Support für x86.

Kann man drüber streiten ob die Masse das will aber die jeweilige PR Abteilung will damit werben können.

Twodee

2024-10-24, 13:23:09

Gibt es irgendwelche Belege, dass Lisa und Pat panisch sind?
https://intelcorp.scene7.com/is/image/intelcorp/newsroom-x86-ecosystem-advisory-group:1920-1080?wid=1920&hei=1080
:freak:

robbitop

2024-10-24, 13:25:16

Lurtz

2024-10-24, 13:48:22

Lehdro

2024-10-24, 13:51:26

Warum steht am Ende etwas von 104 MB Cache (ohne L3-Nennung), oben 96MB L3 Cache?
104 MiB = 8 MiB L2 + 96 MiB L3
96 MiB = 32 MiB L3 + 64 MiB 3D V-Cache

HOT

2024-10-24, 13:53:04

https://intelcorp.scene7.com/is/image/intelcorp/newsroom-x86-ecosystem-advisory-group:1920-1080?wid=1920&hei=1080
:freak:
Hä? Das ergibt keinen Sinn.

davidzo

2024-10-24, 14:03:51

Gibt es irgendwelche Belege, dass Lisa und Pat panisch sind?

Vielleicht dass die Hölle zugefroren ist?

https://www.servethehome.com/hell-freezes-over-amd-and-intel-come-together-ocp/

Naja die kleinen Fortschritte bei Zen 5 waren ja nur in Gaming. In Server/HPC Workloads sah die Sache schon anders aus.
Ja, aber ein Teil der Server-Leistungsgewinne kommt vom Corecount und TDP Anhebung. Außerdem von schnellerem AVX512, was eben in Linux besser adoptiert wurde. Der Altra Max sieht in normalen integerworkloads (z.B. webserver) trotzdem nicht schlecht aus, denn der konkurriert preislich eher mit Epyc Siena, bzw. den 64Kern Zen5 CPUs. Ich kriege bei Ampere 144C/144T für unter 3000$. Wenn das keine Bedrohung ist, dann weiß ich auch nicht.

HOT

2024-10-24, 14:11:14

Das ist immer noch Quatsch. Pat ist in Panik, Lisa nutzt die Situation aber gerne aus. Das machen die nicht wegen ARM, sondern weil Intel so schwach geworden ist, dass sie alle Sorge um ihre Industriestandards haben. da musste jetzt eben ein Konsortium her um allen Sicherheit zu geben.

Lehdro

2024-10-24, 14:20:11

Vielleicht dass die Hölle zugefroren ist?
Was passiert eigentlich wenn du erfährst das AMD und Intel gegenseitig Patente nutzen und Standards (Cross-licensing (https://www.sec.gov/Archives/edgar/data/2488/000119312509236705/dex102.htm)) austauschen?

Jetzt hat man diese Zusammenarbeit erweitert auf die gemeinsame Erstellung von Standards etc und auf weitere Partner ausgedehnt. Aber ja, x86 ist echt am Ende. :freak:

Exxtreme

2024-10-24, 14:33:27

Vielleicht dass die Hölle zugefroren ist?

https://www.servethehome.com/hell-freezes-over-amd-and-intel-come-together-ocp/

Das würde ich jetzt nicht als Panik von Lisa und Pat werten. Eventuell wollen irgendwelche größeren Fonds soetwas. Möglicherweise haben sie Schiss um Intel und wollen nicht, dass AMD dann der alleinige Schirmherr über x86 wird oder so. Das wäre auch nicht so vorteilhaft.

HOT

2024-10-24, 14:35:19

Gerüchen zur Folge haben sie VIA auch eingeladen, Formosa hat sich aber noch nicht gerührt. Die sollen also auch mit ins Boot offenbar.

BavarianRealist

2024-10-24, 14:39:20

... Ich kriege bei Ampere 144C/144T für unter 3000$. Wenn das keine Bedrohung ist, dann weiß ich auch nicht.

Die CPU ist aber nur ein kleiner Teil der gesamten Kosten. Wie war da mal ein Vergleich zwischen AMD und Intel, wo es hieß, dass Intel seine CPUs verschenken könnte, das System dann aber trotzdem höhere TCO hätte...?

davidzo

2024-10-24, 14:44:33

Gerüchen zur Folge haben sie VIA auch eingeladen, Formosa hat sich aber noch nicht gerührt. Die sollen also auch mit ins Boot offenbar.

:freak: Wahrscheinlich haben die niemanden der den Briefkasten von Via noch leert.
Wäre ein Anfang wenn man VIA das Centaur Design Center zurückgibt, aber ich sehe auch dann nicht wohin das führen soll und vermutlich auch kein einzelner Investor. :tongue:

Leider schafft es Chat-GPT nicht einen knienden Pat Gelsinger statt einem Stuhl zu rendern oder ein Applelogo als Flamme darzustellen und AMD und Intel Logos im Hintergrund weg zu lassen. Aber Super Lisa-trans-Gelsinger sieht auch gut aus:
https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=89893&stc=1&d=1729773862

fondness

2024-10-24, 14:48:44

Ich finde diesen mittlerweile schon seit Jahrzehnten behaupteten Untergang von x86 fast schon witzig. Tatsache ist x86 hält noch immer alle Märke außer Smartphone. Sämtliche Versuche von ARM in andere Märkte vorzudringen sind immer wieder gescheitert. Und ja, der aktuelle Qualcomm Chip für Notebooks ist eben laut allen Tests wieder zu wenig und kann unterm Strich nicht mit den x86-Chips von AMD & Intel mithalten.

dildo4u

2024-10-24, 14:51:12

CPU ist doch klar besser als Lunar Lake und AMD hat nicht die Kapazität genug für den ganzen Markt zu liefern.

davidzo

2024-10-24, 15:07:28

Ich finde diesen mittlerweile schon seit Jahrzehnten behaupteten Untergang von x86 fast schon witzig. Tatsache ist x86 hält noch immer alle Märke außer Smartphone.

Alle anderen Märkte wachsen, der traditionelle Desktop PC Markt schrumpft (in Stückzahlen).

AMD hat mit dem Hyperscaler Markt zwar auch einen Wachstumsmarkt zu bedienen, aber einen mit niedriger Marge und der auch bald abflaut.

Bisher waren die langjährigen Bemühungen von ARM, Ampere, Nvidia, Qualcomm eher ungefährlich. Aber diesmal scheint da mehr Druck hinter zu sein. X86 wird nicht verschwinden, aber ich sehe Intel und AMD gewissermaßen schon an einem Scheideweg.

Undertaker

2024-10-24, 15:41:47

https://www.computerbase.de/news/prozessoren/amd-ryzen-7-9800x3d-neue-generation-3d-cache-und-offizielle-leistungsangaben.90069/

8% Leistungssteigerung mit Zen5X3D.

Christopher_Blair

2024-10-24, 15:56:46

Ich hoffe MSFS 2024 ist wirklich besser Multicore optimiert, meinen 7800x3d geht in großen Airports mit Traffic die Puste aus (<40 fps)

Nightspider

2024-10-24, 18:29:02

https://www.computerbase.de/news/prozessoren/amd-ryzen-7-9800x3d-neue-generation-3d-cache-und-offizielle-leistungsangaben.90069/

8% Leistungssteigerung mit Zen5X3D.

Bei Anwendungen wohl 30-40% oder?

Sardaukar.nsn

2024-10-24, 18:49:20

@Nightspider: AMD beschreibt Anwendungen wohl als "multi-threaded Creator performance" ~+15%

https://pics.computerbase.de/1/1/4/6/2/1-5e7730197a0526f8/1-1080.de34787a.jpg

davidzo

2024-10-25, 15:18:47

Kleines Lebenszeichen von krackan: https://wccftech.com/amd-ryzen-krackan-point-apu-spotted-8-zen-5-cores-16-threads-lpddr5x-8000-memory/

Schade, das scheint ein uninspiriertes Produkt zu sein, nichts neues interessantes dabei. 4+4, 8CU, TSMC N4P. Alles, aber auch alles andere wäre spannender gewesen.

Hätte man zum Beispiel 2+6, 12CU, TSMC 3nm genommen hätte man nicht nur einen echten Lunarlake Konter mit einem winzigen DIE, sondern auch die bessere GPU-konfig für handheld Chips wie den Z2 extreme. Selbst in 4nm wäre es interessanter gewesen 2 performancekerne gegen 4CU mehr IGP zu tauschen. Aber so wird das weder gegen die Intel 140V noch gegen den eigenen Vorgänger Z1 Extreme reichen. Für den Z2 Extreme muss man daher wohl zum großen Strix Point DIE greifen, was die Plattform unnötig teuer macht.

Versteht mich nicht falsch, Krakan wird sicher eine passable mainstream MobilCPU, aber mit einer so konservativen Auslegung gibt es halt wirklich nichts in dem der Chip besonders gut wäre. Ganz im Gegensatz zu Lunarlake, wo Intel sich immerhin mal was gewagt hat.

MSABK

2024-10-25, 15:28:10

Dann kann man wohl davon ausgehen, dass Valve diesen Chip überspringen wird bzw evtl. wieder was eigenes Basteln lässt.

Mir ist AMD da zu konservativ. Ich finde die Lunar Lake Gpu gerade wegen der XMX Einheiten mega spannend.

robbitop

2024-10-25, 15:42:54

Ich denke auch, dass Valve wieder einen custom Chip macht. Sie wollen defintiv nicht von 15W TDP weg (was IMO auch Sinn macht aus Bauraum, Gewicht und Akkulaufzeitgründen). Sie wollen <15W weiterhin einen Generationssprung und bis dato liefert kein aktueller SoC von AMD das.
Valve hatte mal gesagt, dass man vor 2026 nichts zu erwarten braucht. Entsprechend vermute ich was in N3E mit Zen6 und RDNA4/5. Aber custom - denn das scheint doch einiges an Energieeffizienz im low TDP Bereich zu bringen.

stinki

2024-10-25, 15:59:38

Hätte man zum Beispiel 2+6, 12CU, TSMC 3nm genommen hätte man nicht nur einen echten Lunarlake Konter mit einem winzigen DIE, sondern auch die bessere GPU-konfig für handheld Chips wie den Z2 extreme.

3nm ist für Laptops unter $1000 einfach zu teuer. 3nm APUs von AMD sehen wir aus Kostengründen frühestens in 2026 mit Zen6.
Das soll der Brot und Butter Zen5 Mobile-Chip für 2025 werden.
Und mit dem AI9 365 haben sie eine APU mit 12CU und einer 4C+6c Konfiguration (okay 2C mehr als bei deinem Vorschlag).
Für mich passt eine 2C+6c und 12CU APU einfach momentan nicht in AMDs APU Line-up.

AMD hat in 2025 Zen5 APUs in folgenden Konfigarationen wenn die Gerüchte stimmen:
16C + 40CU
12C + 40CU
8C + 32CU
4C+8c + 16CU
4C+6c + 12CU
4C+4c + 8CU
2C+4c + 4CU

Da sollte doch für jeden was dabei sein.

mczak

2024-10-25, 16:49:49

Schade, das scheint ein uninspiriertes Produkt zu sein, nichts neues interessantes dabei. 4+4, 8CU, TSMC N4P. Alles, aber auch alles andere wäre spannender gewesen.
Naja das ist halt einfach die Billig-Version von Strix Point. Aehnlich wie Phoenix2, diese Mainstream-Chips sind selten interessant (Phoenix2 war höchstens interessant weil es der erste Mobil-Chip mit Zen4/Zen4c Mix war.)
Phoenix2 ist eigentlich nicht so schlecht aber im Mobilmarkt ein kompletter Flop (kaum erhältlich). Strix Point Notebooks sind aber bis anhin wesentlich teurer als solche mit Phoenix, also könnte Krackan durchaus erfolgreich sein.
Toll finde ich den aber auch nicht - vor allem weil er im Vergleich zu Phoenix nicht wirklich nach einem Upgrade aussieht. Vorteile bei der CPU stehen Nachteile bei der GPU gegenüber, dies bei vermutlich sehr ähnlicher Chipfläche (und damit Produktionskosten). Immerhin kriegt man einen AI-Sticker dazu...

Gipsel

2024-10-25, 17:29:53

Naja das ist halt einfach die Billig-Version von Strix Point. Aehnlich wie Phoenix2, diese Mainstream-Chips sind selten interessant (Phoenix2 war höchstens interessant weil es der erste Mobil-Chip mit Zen4/Zen4c Mix war.)Und auch, weil dort Zen4 und Zen4c in einem CCX mit gemeinsamen L3 vereint waren. Bei StrixPoint hat man ja 2 CCX (und 2 getrennte L3s) verbaut. Hier wird es interessant zu sehen sein, ob Kraken das wie StrixPoint oder wie Phoenix2 macht.

amdfanuwe

2024-10-25, 18:15:47

Bei StrixPoint hat man ja 2 CCX (und 2 getrennte L3s) verbaut.
Mehr als 8 Core CCX war wohl zu riskant für Strix Point. Aber nach den Erfahrungen mit 16 Core CCX bei ZEN5c wäre ein 12 Core CCX ein interessanter Refresh Kandidat für Strix Point.
8 Core CCX für Krakan sollte kein Problem sein.

mczak

2024-10-25, 18:18:29

Und auch, weil dort Zen4 und Zen4c in einem CCX mit gemeinsamen L3 vereint waren. Bei StrixPoint hat man ja 2 CCX (und 2 getrennte L3s) verbaut. Hier wird es interessant zu sehen sein, ob Kraken das wie StrixPoint oder wie Phoenix2 macht.
Ich würde drauf wetten dass das ein CCX ist, die zusätzliche Fläche für 2 Cluster investiert AMD nie. Zumal noch nicht mal klar ist ob da die Vorteile (theoretisch kleinerer Stromverbrauch bei wenig Last) die Nachteile überwiegen (kleinerer Shared L3 Cache).

mczak

2024-10-25, 18:21:38

Mehr als 8 Core CCX war wohl zu riskant für Strix Point. Aber nach den Erfahrungen mit 16 Core CCX bei ZEN5c wäre ein 12 Core CCX ein interessanter Refresh Kandidat für Strix Point.
Hat eigentlich irgendwer L3 Latenz in einem Zen5c 16C CCD gemessen? Wäre schon interessant zu wissen...

robbitop

2024-10-25, 18:38:23

Ich würde drauf wetten dass das ein CCX ist, die zusätzliche Fläche für 2 Cluster investiert AMD nie. Zumal noch nicht mal klar ist ob da die Vorteile (theoretisch kleinerer Stromverbrauch bei wenig Last) die Nachteile überwiegen (kleinerer Shared L3 Cache).

brauchst nicht zu wetten. 16c CCX sind bereits bestätigt für Zen5c CCDs.

Gipsel

2024-10-25, 20:03:07

brauchst nicht zu wetten. 16c CCX sind bereits bestätigt für Zen5c CCDs.Es ging um Kraken Point. ;)

Janos

2024-10-26, 02:36:03

ich frage mich warum AMD nicht ein großes Cache Tile über beide CCDs legt, anstatt jedem CCD ein eigenes Cache Tile zu geben?

reaperrr

2024-10-26, 04:10:07

ich frage mich warum AMD nicht ein großes Cache Tile über beide CCDs legt, anstatt jedem CCD ein eigenes Cache Tile zu geben?
Erstens wäre ein solches Tile mindestens doppelt so groß, dadurch größere Wahrscheinlichkeit von Defekten je Tile -> schlechtere Ausbeute.
Zweitens vermutlich riskanter in der Zusammensetzung -> schlechtere Ausbeute. Insbesondere die kleine Lücke zwischen den CCDs sehe ich hier als potentielles Problem.
Drittens nur für die 99x0X3D verwendbar, nicht für 9800X3D oder 9600X3D, man muss dann also zwei verschiedene Tiles designen, die beide mit dem CCD kompatibel sein müssen - > deutlich mehr Design-Aufwand, mehr Masken usw. usf.

Fazit: Komplizierter, riskanter und teurer in der Umsetzung.

P.S.: Da die normalen L3s der beiden CCDs nicht miteinander verbunden sind, bin ich nicht mal sicher, ob das technisch überhaupt ginge, oder ob man den V-Cache dann nicht eher als gesharten L4 mit entsprechend höherer Latenz betreiben müsste.

robbitop

2024-10-26, 08:28:44

Es ging um Kraken Point. ;)

Hat der nicht bloß 8 Cores? Da gibt’s dann auch nicht viel zu wetten. Klar wird das ein CCX. Dass AMD auch c und non C Kerne in einem CCX mischt hat man mit Phoenix2 ja schon demonstriert.

Zossel

2024-10-26, 08:56:15

Erstens wäre ein solches Tile mindestens doppelt so groß, dadurch größere Wahrscheinlichkeit von Defekten je Tile -> schlechtere Ausbeute.[SD]RAM kann man quasi mit perfekten Redundanzen versehen um defekte Bereiche durch heile Bereiche zu ersetzen.
Nebenbei lässt sich auch dadurch die Packdichte erhöhen weil Defekte dann kein Ausschuss mehr sind.Zweitens vermutlich riskanter in der Zusammensetzung -> schlechtere Ausbeute.Das Risiko bleibt.

reaperrr

2024-10-26, 09:16:28

Das Risiko bleibt.
Ich meinte damit, dass ich mir das Setzen eines kleinen V-Cache-Dies auf einen CCD einfacher vorstelle, als einen länglichen VCache auf zwei CCDs zu setzen, über eine kleine Lücke zwischen den CCDs hinweg.

Unmöglich ist nichts, klar, aber dass der Ausschuss dabei nicht höher als beim jetzigen Ansatz wäre, bezweifle ich stark.

reaperrr

2024-10-26, 09:20:16

Hat der nicht bloß 8 Cores? Da gibt’s dann auch nicht viel zu wetten. Klar wird das ein CCX. Dass AMD auch c und non C Kerne in einem CCX mischt hat man mit Phoenix2 ja schon demonstriert.
Zen5 kann offensichtlich schon bis zu 16C-CCX, trotzdem hat man bei Strix auf 2 CCX verteilt.
"Klar" ist deswegen mMn auch bei Kracken noch garnichts.

Zossel

2024-10-26, 09:21:15

Ich meinte damit, dass ich mir das Setzen eines kleinen V-Cache-Dies auf einen CCD einfacher vorstelle, als einen länglichen VCache auf zwei CCDs zu setzen, über eine kleine Lücke zwischen den CCDs hinweg.

Schrieb ich doch. (Wobei man auch CCDs auf ein Cache-Die setzen könnte, alles nur eine Frage der Perspektive :-)

MSABK

2024-10-26, 09:57:19

Valve soll einfach nur 4xZen5c und 12CU Rdna4 mit 16mb infinity cache verbauen und das alles in 3nm. Fertig ist der next gen chip.

robbitop

2024-10-26, 10:13:44

(1) Noch ist für mich der Beweis nicht eindeutig erbracht, dass Zen 5c (prozessnormiert) wirklich sparsamer ist. Das müsste jemand mit Strix mal nachmessen.
(2) 4 Kerne sind zu wenig. Vieles am Spielen nutzt schon 6-8 Threads und mehr. Bedeutet mehr Kerne bringen richtig was. Entsprechend kann man sie performancenormiert niedriger takten. Mehr Kerne kosten nur linear mehr Leistungsaufnahme. Takt hingegen durch die/f curve eben mit einer Potenzfunktion. Bedeutet 6-8 Kerne wären energieeffizienter. Das gilt übrigens auch für die GPU. Strix mit 16CUs ist energieeffizienter als die Version mit 12 CUs und ein Großteil der höheren Energieeffizienz der GPU bei Strix kommt nicht aus RDNA3.5 vs Phoenix/Hawk sondern aus der Breite und deswegen dem niedrigen Takt. Also machen mehr CUs (das hat Grenzen) mehr Sinn.

Was auch richtig Energieeffizienz bringen würde wäre ein ordentlicher SLC für alles. Datentransfers im Chip sind viel energieeffizienter als welche im RAM und die taktnormierte Performance steigt.

Leider führt all das zu Steigerung der Chipfläche und somit zu höheren Kosten. Entsprechend wird Valve Kompromisse machen müssen.

Schön wäre es allerdings wenn AMD ihre Topologie so umbauen könnte, dass wenn man einen SLC verbaut, dieser sowohl für GPU als auch CPU nutzbar wäre und auch dessen Latenz schön niedrig wäre. Gern deutlich unter 40 ns. Und gern >32 MiB. (das wären grob 10 mm2)

fondness

2024-10-26, 10:59:54

(1) Noch ist für mich der Beweis nicht eindeutig erbracht, dass Zen 5c (prozessnormiert) wirklich sparsamer ist. Das müsste jemand mit Strix mal nachmessen.

Also im Serversegment geht es sicher nicht um Kostenersparnis. ;) Ansonsten ist das auch technisch sehr klar: Es kommt schlicht auf den Takt an ab wann die zusätzlichen Transistoren von Zen5 mehr bringen als sie kosten und umgekehrt.

Das gilt übrigens auch für die GPU. Strix mit 16CUs ist energieeffizienter als die Version mit 12 CUs und ein Großteil der höheren Energieeffizienz der GPU bei Strix kommt nicht aus RDNA3.5 vs Phoenix/Hawk sondern aus der Breite und deswegen dem niedrigen Takt. Also machen mehr CUs (das hat Grenzen) mehr Sinn.

Gewagte These die du hier als Fakt darstellst. Wieviel RDNA3.5 isoliert bringt vs. den mehr an Einheiten kann man unmöglich sagen. Auch das hängt schlicht vom Takt und damit der TDP ab. Es gibt im übrigen auch einen Punkt wo mehr Takt energieeffizienter wird als mehr Einheiten. Nämlich dann wenn der Takt bereits so niedrig ist, dass es nicht mehr möglich ist die Spannung weiter zu senken.

Und gern >32 MiB. (das wären grob 10 mm2)

Sagen wir lieber 16mm2 (bei 32MB) ;)

x-force

2024-10-26, 11:09:25

Also machen mehr CUs (das hat Grenzen) mehr Sinn.

sieht für mich aus, als wäre die grenze zumindest bei der 4090 @0,875v noch nicht erreicht.

robbitop

2024-10-26, 11:34:06

Also im Serversegment geht es sicher nicht um Kostenersparnis. ;) Ansonsten ist das auch technisch sehr klar: Es kommt schlicht auf den Takt an ab wann die zusätzlichen Transistoren von Zen5 mehr bringen als sie kosten und umgekehrt.

Ohne direkte Messung bleibe ich skeptisch.
Also bei Zen 4c war es iirc so dass das mal jemand (ich speichere mir nicht alle Quellen irgendwo ab die ich lese - ist also über die Zeit aggregierte Information) das mal nachgemessen hatte und da auch bei niedrigen Frequenzen die Leistungsaufnahme kaum besser war. AMD hatte iirc bei Z4c auch nur sehr zurückhaltend mit niedrigerer Leistungsaufnahme geworben. Mit Fläche hingegen sehr. C steht ja auch für compact und der Codename war dense.
Bei Zen 5 hat AMD damit mehr geworben. Aber ohne Messung bleibe ich erstmal skeptisch.

Gewagte These die du hier als Fakt darstellst. Wieviel RDNA3.5 isoliert bringt vs. den mehr an Einheiten kann man unmöglich sagen. Auch das hängt schlicht vom Takt und damit der TDP ab. Es gibt im übrigen auch einen Punkt wo mehr Takt energieeffizienter wird als mehr Einheiten. Nämlich dann wenn der Takt bereits so niedrig ist, dass es nicht mehr möglich ist die Spannung weiter zu senken.

Das ist keine These. Das basiert auf Reviews mit Ryzen AI 370 vs 365 (? die neuen Codenamen machen mich irre…). Die hatten gleiche TDP und halt 12 CUs vs 16 CUs. Vs Hawk. Ich hab keinen link mehr (aggregierte Infos über die Zeit halt - iirc hatte ich das damals aber auch gepostet mit links). Jedenfalls war der mit großem Abstand höchste Sprung der Energieeffizienz (perf/W) beim 16C Model. 12C Strix vs 12C Hawk war viel kleiner. Insofern kann man mMn den Schluss schon ziehen.

Dass das in Grenzen so ist habe ich bereits geschrieben insofern ist dein Hinweis IMO redundant. Und natürlich sind mir so triviale Dinge bekannt. ;)

Sagen wir lieber 16mm2 (bei 32MB) ;)
edit: 15 mm2 scheinen zu passen - das ist die Größe bei Zen 5 für den L3.

w0mbat

2024-10-26, 11:45:52

https://x.com/9550pro/status/1850102165043601433

Vielleicht ist der 3D V-Cache doch unten, wie bei MI300. Ich bin weiterhin skeptisch, weil es ein unüblich großer Schritt von AMD wäre (Zen hat sich im Aufbau seit Zen2 nicht wirklich verändert), aber es wäre auf jeden Fall sehr cool und würde die komischen TSVs ebenfalls erklären.

robbitop

2024-10-26, 12:03:34

Fondness hatte es ja schon geahnt und wir waren alle skeptisch. Mal schauen ob es stimmt. :)
Cool wäre es.

Nightspider

2024-10-26, 12:48:13

Kleines Lebenszeichen von krackan: https://wccftech.com/amd-ryzen-krackan-point-apu-spotted-8-zen-5-cores-16-threads-lpddr5x-8000-memory/

Diese Drecks NPU wird wieder haufen Fläche belegen, die jeder mitbezahlen muss und die keine Leistung bringt.

][immy

2024-10-26, 17:54:49

Diese Drecks NPU wird wieder haufen Fläche belegen, die jeder mitbezahlen muss und die keine Leistung bringt.
Naja, scheinbar geht es aber aktuell immer mehr in die Richtung von "KI"-Anwendungen in normalen PCs obwohl gleichzeitig alles Richtung Cloud wandert. Ggfs. wird man aber einige Berechnungen dort auslagern können, geht ja schließlich nicht immer nur um Spiele.
Aber ja, aktuell weiß noch kaum einer etwas damit anzufangen. Aber so ist das auch mit AVX512 & co. Die Anwendungsfälle sind halt immer begrenzter.

Gipsel

2024-10-26, 20:10:59

Valve soll einfach nur 4xZen5c und 12CU Rdna4 mit 16mb infinity cache verbauen und das alles in 3nm. Fertig ist der next gen chip.
(1) Noch ist für mich der Beweis nicht eindeutig erbracht, dass Zen 5c (prozessnormiert) wirklich sparsamer ist. Das müsste jemand mit Strix mal nachmessen.
(2) 4 Kerne sind zu wenig. Vieles am Spielen nutzt schon 6-8 Threads und mehr. Bedeutet mehr Kerne bringen richtig was. Entsprechend kann man sie performancenormiert niedriger takten. Mehr Kerne kosten nur linear mehr Leistungsaufnahme. Takt hingegen durch die/f curve eben mit einer Potenzfunktion. Bedeutet 6-8 Kerne wären energieeffizienter. Das gilt übrigens auch für die GPU. Strix mit 16CUs ist energieeffizienter als die Version mit 12 CUs und ein Großteil der höheren Energieeffizienz der GPU bei Strix kommt nicht aus RDNA3.5 vs Phoenix/Hawk sondern aus der Breite und deswegen dem niedrigen Takt. Also machen mehr CUs (das hat Grenzen) mehr Sinn.Stimme robbitop größtenteils zu.
Eine Anmerkung habe ich aber. Es spielt für den Anwendungsfall im Prinzip keine Rolle, ob Zen5c (deutlich) effizienter ist. Zen5c verbraucht sicher nicht mehr als Zen5 (solange man den Takt nicht zu hoch pushed) und ist dabei kleiner. Und in einem dedizierten Gaming-Handheld hat man nicht so viel GPU-Leistung, als daß man in der Realität merklich CPU-limitiert sein sollte (die Kerne dümpeln da oft bei ~2Ghz rum). Insofern wäre ein Chip mit 6-8 Zen5c-Kernen also ziemlich perfekt. Ausreichend CPU-Power für den Anwendungsfall und der schafft die Taktraten locker in einem sehr effizienten Bereich und die gesparte Fläche kann eben in eine größere GPU/zusätzlichen Cache investiert werden.

Lehdro

2024-10-26, 20:16:10

Der schafft die Taktraten locker in einem sehr effizienten Bereich und die gesparte Fläche kann eben in eine größere GPU/zusätzlichen Cache investiert werden.
Zen 5c spart Fläche gerade durch den Cacheverzicht, von daher ist das fraglich. Und Cache spart Strom, wäre also effizienter. Custom APU mit 6-8x Zen 5 + 12CUs + Infinity Cache auf 3nm (N3B) wäre relativ klein (Zen 5 CCD ist nur 71mm², der GPU Teil von Strix ca. ~60mm², mit I/O kommt man dann bei ~200-230mm² raus -> Aerith war ~160mm²) und sparsam. Das Design legt man auf nur ~3 GHz aus und spart sich damit viel "Dark silicon". Aber allein das Design wird schon eine Menge kosten, da kommen nur Großabnehmer in Frage. Valve hätte die Initiative und das Geld, sonst sehe ich da niemanden. Solch ein Chip sollte Aerith locker um Faktor 2 schlagen.

Gipsel

2024-10-26, 20:23:21

Zen 5c spart Fläche gerade durch den Cacheverzicht, von daher ist das fraglich.Der Kern an sich ist merklich kleiner. Hier mal ein Dieshot von Strix-Point:

https://pbs.twimg.com/media/GTrZUp6W4AEGdRf?format=jpg&name=4096x4096

Ein Zen5-Kern (in der Variante mit 256bit-Vektoreinheiten wie in StrixPoint) mißt ohne L2 etwa 3,2 mm². Ein Zen5c-Kern auf dem gleichen Die etwa 2,1mm². Bei 8 Kernen ergibt das eine Ersparnis von 8,8mm², das wären die Fläche von etwa 16MB Cache, die man z.B. der GPU zusätzlich spendieren könnte.

Lehdro

2024-10-26, 20:36:20

Der Kern an sich ist merklich kleiner. Hier mal ein Dieshot von Strix-Point:

Wie man sieht sind die 16 MiB Cache deutlich flächeneffizienter als 8 MiB. Ich halte generell nichts von Cachesparwahn bei Produkten die man als "Gaming" bewerben will. Das gilt genauso für den GPU Teil einer APU. Mit ein wenig Cache wäre viel Leistung und Efiizienz gewonnen. Vielleicht wäre ein Zen 5C mit ordentlich L3 eine brauchbare Zwischenlösung.

Gipsel

2024-10-26, 21:03:13

Wie man sieht sind die 16 MiB Cache deutlich flächeneffizienter als 8 MiB.So what?
Denke Dir die unteren 4 Zen5c Kerne und den 8MB L3 weg, drehe die 4 oberen Zen4c-Kerne um 180° und flansche die an den 16MB L3 an und tada, Du hast das mögliche Layout des CPU-Clusters von Kraken Point.
Ersetze die Zen5-Kerne oben auch noch durch Zen5c und die sparst noch mehr Fläche und hast eine mögliche CPU-Konfiguration einer dedicated Handheld-APU. In die so gegenüber StrixPoint gesparte Fläche würden jetzt sogar eher schon 48MB Cache reinpassen. Dann kannst Du noch am IO ausmisten, mehr als 2 Display-Outputs (1x internes Display + 1x extern z.B. über USB-C) braucht kein Mensch am Handheld, dann kannst Du locker die PCIe-Lanes dritteln und mehr als 3 USB-Ports oder so braucht auch keiner am Handheld. Und die NPU könnte man auch noch rausschmeißen, wenn es um ein Gaming-Handheld geht. Dann landet man am Ende bei vermutlich bei ~200mm² oder minimalst drüber mit den vollen 16 CUs von StrixPoint und noch zusätzlichen 32MB Cache im relativ günstigen N4-Prozeß.

MSABK

2024-10-26, 21:31:44

Nightspider

2024-10-26, 21:32:33

Für Gaming bitte den L2 halbieren, denn der hat fast gar nichts gebracht bei Zen4.

L3 würde ich jetzt auch nicht halbieren, weil es die Kerne schon ein Stück weit beim Gaming bremst.

Gipsel

2024-10-26, 22:59:35

Valve wird das sicher genau beobachten und ich sehe da keinen Amd Chip der von der Stange passen könnte die nächsten 2 Jahre.

Amd braucht was wie Lunar Lake, also brutal effizient <15W und sehr gute Idle Power und am besten auch ein äquivalent zu den XMC Einheiten.LunarLake hat vor Allem weniger Kerne und ist auf deutlich niedrigere CPU-Performance getrimmt als StrixPoint und hat einen niedrigeren idle-Verbrauch. Die Kerne selber sind nicht besser/effizienter als die in StrixPoint. Eine Reduzierung der Kernanzahl (für Handheld ein Streichen der Zen5-Kerne), mehr Cache für die GPU und sparen am IO würde AMD auch bei <10W vor LunarLake platzieren (Crossover zwischen LunarLake und Strix bei MT-Last ist vermutlich bei etwa 10W, bei 15W ist Strix zumindest noch deutlich schneller), insbesondere in einem Handheld.

Und was sollen jetzt nochmal die XMC-Einheiten sein sein?

reaperrr

2024-10-27, 02:04:55

Für Gaming bitte den L2 halbieren, denn der hat fast gar nichts gebracht bei Zen4.
Quark, Gaming ist wahrscheinlich der Bereich, wo die Verdoppelung des L2 mit Abstand am Meisten gebracht hat.
Außerdem gehört größerer Cache zu den Elementen, die viel für die Perf/W bringen, weil sowohl schneller als auch energie-effizienter als RAM-Zugriffe.

Nightspider

2024-10-27, 02:11:11

Daredevil

2024-10-27, 02:43:37

Desktop Workloads bedeutet aber nun auch mal nicht automatisch Gaming Workloads.

reaperrr

2024-10-27, 02:54:19

Laut AMD trug der L2 gerade mal zu 8% vom gesamten IPC Zuwachs bei. 8% von 13% sind 1,04%.

Der L2 gehört nur lokal zu einem Core, während der L3 zwischen allen Kernen geshared wird. Deswegen hilft viel L3 bei Spielen viel.
Viel benötigte, kleine Datensets liegen einfach schon im L3 bereit.

Das der verdoppelte L2 bei Zen4 viel bei Spielen bewirkt hätte, wäre mir neu.

https://www.heise.de/imgs/18/3/6/0/0/0/9/9/AMD_Ryzen_7000_2-c62774536d2568eb.png
Es war in der Vergangenheit eigentlich immer so, dass mehr L2 oder L3 in anderen Desktop-Anwendungen quasi Null und nur in Spielen überhaupt in relevantem Maße was gebracht hat.
Raptor Lake hatte quasi null IPC-Verbesserung in Anwendungen, aber 3% in Spielen. Und nein, das wird nicht allein am L3 gelegen haben, so viel größer war der nun auch wieder nicht.

Sprich, andere Anwendungen ziehen den durchschnittlichen Nutzen aus diesem Schaubild eher runter.
Natürlich wird es von Spiel zu Spiel schwanken, aber von den 13 Prozentpunkten bei Zen4 werden in den meisten Spielen wenigstens 1,5-3, vereinzelt auch mal mehr allein auf den doppelten L2 entfallen.

Man sieht ja an Zen5, wie schwer größere IPC-Sprünge mit anderen Maßnahmen zu erreichen sind, daher sehe ich nicht, warum man hier einen Rückschritt eingehen sollte.

P.S.: Laut der Cache-Hirarchie-Folie von hier (https://www.computerbase.de/2022-09/amd-ryzen-7950x-7900x-7700x-7600x-test/#bilder):
"L2 tags duplicated in L3 for probe filtering and fast cache transfer", also zumindest in Sachen Reads is der L2 gar nicht so lokal.

Ich würde dir nur insofern zustimmen, dass es wahrscheinlich smarter wäre, in Zukunft eher auf mehr Cache-Sharing (größere CCX, evtl. 2MB L2 geteilt von 2 Kernen usw.) statt mehr L2 zu setzen, einfach weil die stillstehende Packdichte von SRAM es unökonomisch macht, dem aktuellen Intel-Weg von immer mehr lokalem Cache je Kern zu folgen.

Nightspider

2024-10-27, 02:07:31

Natürlich wird es von Spiel zu Spiel schwanken, aber von den 13 Prozentpunkten bei Zen4 werden in den meisten Spielen wenigstens 1,5-3, vereinzelt auch mal mehr allein auf den doppelten L2 entfallen.

Könnte man raten, ja. Wissen tun wir es aber nicht.

Wenn aber +100% L2 nur 1-3% mehr Gaming Leistung bringen und +200% L3 teils 30-40% bringen, bleib ich bei meiner ursprünglichen Aussage, die da lautete:

Für Gaming bitte den L2 halbieren, denn der hat fast gar nichts gebracht bei Zen4.

Bei L3 und IF$ ist der gesparte Platz imo besser investiert, wenn es für Gaming designt werden soll.

Ich lasse mich aber auch gern eines Besseren belehren. Ich bin da auch kein Experte sondern schlussfolgere nur aus den Folien von AMD und den Benchmarks die wir alle sehen.

latiose88

2024-10-27, 04:33:03

Also ich kann bestätigen das der L2 bei sowas wie Lineare Arbeit wie Videoumwandeln nichts gebracht hatte.Es waren andere Verbesserung und höhere Allcore Takt der die Anwendung massiv beschleunigt hatte.
Wo hingegen zwischen 16 und 32 MB L3 Cache bei einem 8 Kerner an Leistung verloren hatte.Allerdings ne Verdoppelung von 32 auf 64 MB L3 dann wiederum nix gebracht hatte.
Hier kann man sagen,ist die Schere sehr deutlich.
Ich ging davon aus das mehr L2 die Abhängigkeit von Ram ganz auflösen würde.Dies ist jedoch nicht der fall.Der Ramtakt spielt zu rund 3 % eine Rolle.
Also selbst doppelt so viel L2 Cache kann die Abhängigkeit bei einer CPU nicht auf 0 bringen.

Somit gibt es da eindeutig Unterschiede.
Was ich jedoch nicht weis was passiert wenn ein 16 Kerner nur 32 MB L3 Cache hat,ob der dann auch so einbrechen würde wie bei einem 8 Kerner.Cache ist also nicht alles was an Leistung zählt.Es bleibt spannend wie weit sich das ganze Limit sowie auch ausbremsen am Ende für Auswirkung haben wird.
Und ab wann wird die Abhängigkeit von Cache fast ganz verschwunden sein.Ich lasse mich ganz einfach überraschen.Beim Cache muss also in Zukunft nix wachsen.Das heißt es wird platz für andere Sachen frei,das ist gut so.

robbitop

2024-10-27, 06:45:57

Stimme robbitop größtenteils zu.
Eine Anmerkung habe ich aber. Es spielt für den Anwendungsfall im Prinzip keine Rolle, ob Zen5c (deutlich) effizienter ist. Zen5c verbraucht sicher nicht mehr als Zen5 (solange man den Takt nicht zu hoch pushed) und ist dabei kleiner. Und in einem dedizierten Gaming-Handheld hat man nicht so viel GPU-Leistung, als daß man in der Realität merklich CPU-limitiert sein sollte (die Kerne dümpeln da oft bei ~2Ghz rum). Insofern wäre ein Chip mit 6-8 Zen5c-Kernen also ziemlich perfekt. Ausreichend CPU-Power für den Anwendungsfall und der schafft die Taktraten locker in einem sehr effizienten Bereich und die gesparte Fläche kann eben in eine größere GPU/zusätzlichen Cache investiert werden.
Ja das passt gut. Allerdings noch ein Hinweis: beim Steamdeck limitiert die CPU bei neueren Games oft. GPU Bottleneck kann man ja über die Auflösung verändern was ich oft mache wenn ich mehr fps will. Bei neueren Spielen bringt es oft kaum was und man sieht im OSD wie das niedrigere GPU Limit in weniger GPU Verbrauch resultiert und deshalb dann die CPU höher takten kann. Es ist beim Steamdeck und neuen Games eine Mischung aus: nur 4 Cores aber ggf zu viele Threads, sehr kleiner L3 (4 MB), grottige Memorylatency (iirc hatte chips and cheese den SoC sich mal angeschaut und eine Nebenwirkung der Höherpriorisierung der GPU beim IMC die meist Sinn macht lässt die latency deutlich hochschiessen - iirc waren das 120 ns oder sowas) und halt noch „nur“ Zen 2 IP. Selbst auf 3,5 GHz Betriebspunkt schafft die CPU bei niedrigster Auflösung und Details lange keine 60 fps in Elden Ring oder Armored Core 6 oder TLoU. Und es bricht dann auch oft richtig ein wenn viel los ist. Und man kann im OSD sehen dass die GPU dann Däumchen dreht (ich sorgen mit settings dafür).

Klar kann man jetzt sagen das Deck ist ein 30 fps Gerät. Aber wenn man erstmal die 2010er Spiele in 60-90 fps gespielt hat, hat man kein Bock mehr als 30 fps. Und auch 40 reichen mir nicht.

Also es braucht definitiv auch einen ordentlichen Sprung bei der CPU. Aber der sollte - da stimme ich zu - nicht aus dem Takt kommen. Mehr Cores, mehr Cache, mehr IPC.

Und was sollen jetzt nochmal die XMC-Einheiten sein sein?

Denke er meint XMX. Also Intels Matrix Cores für XeSS.

robbitop

2024-10-27, 06:54:54

Quark, Gaming ist wahrscheinlich der Bereich, wo die Verdoppelung des L2 mit Abstand am Meisten gebracht hat.
Außerdem gehört größerer Cache zu den Elementen, die viel für die Perf/W bringen, weil sowohl schneller als auch energie-effizienter als RAM-Zugriffe.
Stimme Nightspider da zu. Bei RPL hat die Erhöhung des L2 um 60% auch fast gar nichts im Gaming ggü. ADL gebracht. Taktnormiert waren es gerademal 3%. Ein großer LLC scheint mehr zu bringen für die Gesamthitrate und Gesamtperformance auch wenn er langsamer ist. (weils ja nicht bloß ein halbes MB mehr ist sondern da dann in der Vergangenheit viele MBs bei AMD dazu kamen. Der Steamdeck SoC hat bspw ein L3 von 4 MiB - da bringt die erhöhung auf heute standardmäßige 16 MiB wahrscheinlich massivst was)

Aber du kommst ja zum gleichen Schluss dass mehr gesharter cache statt lokaler Cache für Gaming mehr bringt

fondness

2024-10-27, 10:00:35

Ohne direkte Messung bleibe ich skeptisch.
Also bei Zen 4c war es iirc so dass das mal jemand (ich speichere mir nicht alle Quellen irgendwo ab die ich lese - ist also über die Zeit aggregierte Information) das mal nachgemessen hatte und da auch bei niedrigen Frequenzen die Leistungsaufnahme kaum besser war. AMD hatte iirc bei Z4c auch nur sehr zurückhaltend mit niedrigerer Leistungsaufnahme geworben. Mit Fläche hingegen sehr. C steht ja auch für compact und der Codename war dense.
Bei Zen 5 hat AMD damit mehr geworben. Aber ohne Messung bleibe ich erstmal skeptisch.

Ich brauche mir nur die Messungen Zen4 vs. Zen4c im Serverbereich ansehen und weiß, dass Zen4c erheblich Energieeffizienter war. Bei Zen5c wird dasselbe zutreffen, sonst würde man den nicht beim EPYC Topmodell verbauen.

Das ist keine These. Das basiert auf Reviews mit Ryzen AI 370 vs 365 (? die neuen Codenamen machen mich irre…). Die hatten gleiche TDP und halt 12 CUs vs 16 CUs. Vs Hawk. Ich hab keinen link mehr (aggregierte Infos über die Zeit halt - iirc hatte ich das damals aber auch gepostet mit links). Jedenfalls war der mit großem Abstand höchste Sprung der Energieeffizienz (perf/W) beim 16C Model. 12C Strix vs 12C Hawk war viel kleiner. Insofern kann man mMn den Schluss schon ziehen.

Man könnte auch zum Schluss kommen, dass beim abgespeckten Modell ein schlechterer Batch zum Einsatz kommt.

edit: 15 mm2 scheinen zu passen - das ist die Größe bei Zen 5 für den L3.

Genau, es sind was ich ausgemessen habe fast 16. 15.98mm² oder so.

fondness

2024-10-27, 10:06:41

robbitop

2024-10-27, 10:20:32

Ich brauche mir nur die Messungen Zen4 vs. Zen4c im Serverbereich ansehen und weiß, dass Zen4c erheblich Energieeffizienter war. Bei Zen5c wird dasselbe zutreffen, sonst würde man den nicht beim EPYC Topmodell verbauen.

Hast du dazu einen Link? Gleiche Coreanzahl, gleicher Betriebspunkt? Ansonsten ist es schnell Äpfel/Orangen.

Man könnte auch zum Schluss kommen, dass beim abgespeckten Modell ein schlechterer Batch zum Einsatz kommt.

Kann natürlich eine (Teil) Ursache sein. Aber der Effekt war schon erheblich. Und noch dazu macht das aus dem von mir bekannten Grund auch Sinn. Die 16CU Version kann erheblich niedriger takten und die bewegen sich idR nicht in Betriebspunkten wo weniger Takt nicht auch weniger Spannung bringt.

fondness

2024-10-27, 10:21:02

Erster Test dieses ominösen Turbo-Modes: https://x.com/Yorkfield_XE/status/1848096683034628344

GIGABYTE X3D Turbo Mode

Verified with Sandra and Forza (9700X, D5-6000 16Gx2)
・SMT was disconnected
-Memory bandwidth has also increased slightly (approximately 55GB/s → approximately 61GB/s)
・PPT remains unchanged (88W with CB R23)
・CPU simulation and rendering FPS have increased considerably.
・As a result, the average frame rate increases by about 5% (will it increase more with X3D?)

Das Ding schaltet also wohl SMT aus und tweaked den Speicher etwas.

https://i.postimg.cc/9FGGBGfb/Gigabyte-AMD-AGESA-1-2-0-2a-BIOS-Firmware-800-600-Series-AM5-Motherboards-For-Ryzen-9000-X3-D-CPUs-120.png (https://postimages.org/)

Radeonfreak

2024-10-27, 10:23:53

Wie soll sich denn CPU simulation and rendering FPS erhöhen wenn man SMT deativiert? :confused:

fondness

2024-10-27, 10:26:06

Wie soll sich denn CPU simulation and rendering FPS erhöhen wenn man SMT deativiert? :confused:

Das ist wohl nur Game-spezifisch.

fondness

2024-10-27, 10:31:28

Hast du dazu einen Link? Gleiche Coreanzahl, gleicher Betriebspunkt? Ansonsten ist es schnell Äpfel/Orangen.

Wir sind hier nicht bei wünsch dir was, gleiche Coreanzahl wird nicht verkauft. Aber der EPYC 9754 Zen4c liefert 20% mehr Leistung bei 60W weniger Leistungsaufnahme vergleichen mit dem Zen4 Topmodell (trotz halbierten L3-Cache): https://www.phoronix.com/review/amd-epyc-9754-bergamo/9

For all these workloads that can scale well, the EPYC 9754 2P was about 20% faster than the EPYC 9654 / 9684X processors. The 20% uplift is great as while it's going from 96 to 128 cores (33%), most workloads don't scale linearly especially when reaching very high thread counts and there is also the matter of Bergamo featuring the denser Zen 4C cores.

Across all of these benchmarks carried out, the EPYC 9754 2P on average had a 385 Watt power draw... In comparison the EPYC 9654 2P had a 447 Watt average and the EPYC 9684X 2P had a 464 Watt average.

Ich sehe auch keinen Grund hier den AMD-Angaben nicht zu glauben:

https://i.postimg.cc/wBcTBQ9t/jjs2l-Ls-RGR9-Zk-BR2.jpg (https://postimg.cc/d73KHdkv)

https://i.postimg.cc/tT6hmfb1/phx2-2.jpg (https://postimg.cc/gXYXxgnd)

https://i.postimg.cc/3rp7rZ93/screenshot-2023-12-17-at-22-51-52-phoenix2-mit-zen-4c-fuer-notebooks-amd-ryzen-7000-setzt-nun-png.png (https://postimg.cc/CdF9mkW2)

robbitop

2024-10-27, 10:58:31

Wir sind hier nicht bei wünsch dir was, gleiche Coreanzahl wird nicht verkauft. Aber der EPYC 9754 Zen4c liefert 20% mehr Leistung bei 60W weniger Leistungsaufnahme vergleichen mit dem Zen4 Topmodell (trotz halbierten L3-Cache): https://www.phoronix.com/review/amd-epyc-9754-bergamo/9

Ich sehe auch keinen Grund hier den AMD-Angaben nicht zu glauben:

https://i.postimg.cc/wBcTBQ9t/jjs2l-Ls-RGR9-Zk-BR2.jpg (https://postimg.cc/d73KHdkv)

https://i.postimg.cc/tT6hmfb1/phx2-2.jpg (https://postimg.cc/gXYXxgnd)

https://i.postimg.cc/3rp7rZ93/screenshot-2023-12-17-at-22-51-52-phoenix2-mit-zen-4c-fuer-notebooks-amd-ryzen-7000-setzt-nun-png.png (https://postimg.cc/CdF9mkW2)

Kann man IMO nicht vergleichen weil der non C auch höher taktet. Entsprechend wahrscheinlich auch wahrscheinlich höherer Betriebspunkt auf der v/f curve und damit weniger effizient.
AMD investiert den Flächenvorteil von Zen 4c in erhöhte Kernanzahl und entsprechend bringt zumindest das allein schon erhöhte Effizienz. Wie viel aus dem Core selbst kommt: unklar.
Ob AMD diesen Effekt in ihren PR slides mit einpreist? Kann ich mir gut vorstellen, den PR preist alles mit ein was positiv ist.
Aber wie es iso Clock und ISO Prozess ist -> unklar ohne Messung.

Könnte man wie gesagt mit Strix sehr sehr einfach feststellen. Zumindest für Zen 5/c.

fondness

2024-10-27, 11:04:25

Kann man IMO nicht vergleichen weil der non C auch höher taktet. Entsprechend wahrscheinlich auch wahrscheinlich höherer Betriebspunkt auf der v/f curve und damit weniger effizient.
AMD investiert den Flächenvorteil von Zen 4c in erhöhte Kernanzahl und entsprechend bringt zumindest das allein schon erhöhte Effizienz. Wie viel aus dem Core selbst kommt: unklar.
Ob AMD diesen Effekt in ihren PR slides mit einpreist? Kann ich mir gut vorstellen, den PR preist alles mit ein was positiv ist.
Aber wie es iso Clock und ISO Prozess ist -> unklar ohne Messung.

Könnte man wie gesagt mit Strix sehr sehr einfach feststellen. Zumindest für Zen 5/c.

Du ignorierst mindestens mal den Vergleich auf der letzten Folie völlig. ;-) selbe Core Anzahl, klares Ergebnis. Auch spricht AMD klar von höherer Energieeffizienz durch den core auf der mittleren Folie.

robbitop

2024-10-27, 11:08:32

fondness

2024-10-27, 11:10:14

Ja stimmt habe ich übersehen. Ja das ist schonmal was. :up:

Aber: Die Frage ist ob das jemand bestätigen kann. Hersteller behaupten ja oftmals auch Dinge die dann anders kommen. Da ist leider AMD auch von betroffen (RDNA3 und Zen 5 Launch).
Vor den beiden Launches wäre ich da weniger skeptisch gewesen.

Bezweifeln kann man alles. Aber Argumente sehe ich da nicht. Ich finde es auch ein bisschen seltsam das zu bezweifeln. Das c-Ding hat erheblich weniger Transistoren. Es ist klar, dass er ab einen gewissen Punkt effizienter wird. Die Frage ist höchstens, wo dieser Punkt liegt.

robbitop

2024-10-27, 11:17:19

Klar kann man (und sollte man auch immer) skeptisch sein. Um skeptisch zu sein braucht es keine Argumente. Trust and verify - damit fährt man immer am besten. Wenn auch mal gelogen wurde gibt es weniger Trust. Und Messungen sind eben durch nichts zu ersetzen.
Ich sage ja auch nicht dass ich das Gegenteil denke sondern nur dass etwas Skeptsis bleibt.
Und ich erwarte auch von niemandem hier, dass er mich überzeugt oder für mich Daten anschleppt - alles gut :). Irgendwann werden dazu irgendwo mal Messungen (vermutlich mit Strix) auftauchen und dann bekomme ich absolute Gewissheit.

Nightspider

2024-10-27, 13:29:33

Naja die 5% mehr Effizienz werden den Kohl nicht fett machen.

Selbst QualComm verbaut keine angeblichen Efficiency Cores mehr ein.
Es gibt nur noch Power Cores und Prime Cores.

Wenn man Wege findet die Architektur effizienter zu machen, dann macht man die gesamte Architektur effizienter und nicht nur kleine Cores, die bei vielen Aufgaben eh dauernd die Arbeit wieder abgeben tendenziell nutzlos Fläche verballern.

Besonders kompakte Cores können schon durch den Area Vorteil effizienter sein aber sollten dann auch nur für Standby Aufgaben verwendet werden aber dafür gibts teilweise extra Chips.

MSABK

2024-10-27, 14:33:29

Ja das passt gut. Allerdings noch ein Hinweis: beim Steamdeck limitiert die CPU bei neueren Games oft. GPU Bottleneck kann man ja über die Auflösung verändern was ich oft mache wenn ich mehr fps will. Bei neueren Spielen bringt es oft kaum was und man sieht im OSD wie das niedrigere GPU Limit in weniger GPU Verbrauch resultiert und deshalb dann die CPU höher takten kann. Es ist beim Steamdeck und neuen Games eine Mischung aus: nur 4 Cores aber ggf zu viele Threads, sehr kleiner L3 (4 MB), grottige Memorylatency (iirc hatte chips and cheese den SoC sich mal angeschaut und eine Nebenwirkung der Höherpriorisierung der GPU beim IMC die meist Sinn macht lässt die latency deutlich hochschiessen - iirc waren das 120 ns oder sowas) und halt noch „nur“ Zen 2 IP. Selbst auf 3,5 GHz Betriebspunkt schafft die CPU bei niedrigster Auflösung und Details lange keine 60 fps in Elden Ring oder Armored Core 6 oder TLoU. Und es bricht dann auch oft richtig ein wenn viel los ist. Und man kann im OSD sehen dass die GPU dann Däumchen dreht (ich sorgen mit settings dafür).

Klar kann man jetzt sagen das Deck ist ein 30 fps Gerät. Aber wenn man erstmal die 2010er Spiele in 60-90 fps gespielt hat, hat man kein Bock mehr als 30 fps. Und auch 40 reichen mir nicht.

Also es braucht definitiv auch einen ordentlichen Sprung bei der CPU. Aber der sollte - da stimme ich zu - nicht aus dem Takt kommen. Mehr Cores, mehr Cache, mehr IPC.

Denke er meint XMX. Also Intels Matrix Cores für XeSS.

Ich denke langsam kommt AMD bei den iGpus ins Hintertreffen bzw es dauert nicht mehr lange. Sie haben solide und bisher die schnellsten iGpus gehabt, aber ich sehe da außer CU erhöhen wenig Innovation oder andere Ansätze mehr rauszuholen.

Wenn die Gerüchte stimmen und Mediatek eine ARM Cpu mit Nvidia Grafik bringt, dann wäre das ein Paukenschlag.

Nightspider

2024-10-27, 15:01:46

Wen soll das interessieren?

Weil ja auch so viele Spiele vernünftig mit ARM CPUs laufen....

Ich denke langsam kommt AMD bei den iGpus ins Hintertreffen

Sie haben sich bisher nur keine Mühe gegeben und erhoffen sich vom AI Hype nur höhere Umsätze.

Alleine für den ganzen NPU Kram hätte AMD einen 16MB Infinity Cache in Strix Point einbauen können und würde allen anderen davonrennen.

Jetzt müssen wir auf Strix Halo warten.

Gipsel

2024-10-27, 17:20:24

Selbst QualComm verbaut keine angeblichen Efficiency Cores mehr ein.
Es gibt nur noch Power Cores und Prime Cores.Die sich allerdings deutlich unterscheiden (mehr als Zen5/Zen5c).

https://s20.directupload.net/images/241027/dxh9sp29.png
https://s20.directupload.net/images/241027/k4y5snd8.png
https://pbs.twimg.com/media/GafmfzMbEAE0gAA?format=jpg&name=4096x4096

Hammer des Thor

2024-10-27, 23:21:32

Wie soll sich denn CPU simulation and rendering FPS erhöhen wenn man SMT deativiert? :confused:

Weil Spiele manchmal auf die falschen Kerne bwz. auf virtuelle statt echte zugreifem, ist das selbe mit den E-Cores bei Intel, da wird zum Zocken auch oft Deaktivierung empfohlen. Wenn ein Spiel nur 6 Kerne nutzt, ist es bei Big-Little konrtaproduktiv auch auf E-Cores zuzugreifen, bei SMT ist dass dann so annstatt dass ein thread auf einen physikalischen Vollkern zugreift, greift er ev. nur auf einen virtuellen Kern zu dessen physicher Kern durch einen anderen thread zu 80% ausgelastet ist. Dann bleiben für diesen thread nur noch die restlichen 20% was zu FPS-Einbrüchen führt!

Tesseract

2024-10-27, 23:38:55

es gibt keine "echten" und "virtuellen" cores nebeneinander. mit SMT hat jeder physische core zwei virtuelle. ob der erste thread auf core 0 oder 1 geschedult wird ist volllkommen egal, der läuft dann so oder so mit "80%". kommt ein zweiter thread auf den anderen virtuellen geht es auf "50%/50%" bzw. je nach dem welche resourcen vorhanden sind.

latiose88

2024-10-27, 23:40:00

ich bin auch gespannt wie es beim testen mit dem aktuellen CPU bei Intel so sein wird.Weil einer von AMD zu intel Wechselt und später dann auf die x3d.Also er mag wohl auch gerne alle möglichen sachen testen.Ich bin auch gespannt weil ab 24 Kernen meist smt/Ht abgeschaltet wird.
Im Grunde genommen müsste die Leistung wirklich gut sein,ob es das sein wird,mal sehen.Ich lasse mich da einfach überraschen.

Nightspider

2024-10-28, 01:27:22

Zossel

2024-10-28, 07:20:35

Gipsel

2024-10-28, 08:09:15

https://wccftech.com/first-look-at-delidded-amd-ryzen-7-9800x3d-cpu-next-gen-3d-v-cache-tech/

9800X3D delitted

https://cdn.wccftech.com/wp-content/uploads/2024/10/AMD-Ryzen-7-9800X3D-3D-V-Cache-CPU.jpeg

Wird wohl wirklich unten drunter sein.Das kann man anhand des Fotos noch nicht sagen. Außer auf Promotionshots (und Epycs) deckt AMD typischerweise bei den Consumerprodukten die einzelnen Siliziumstückchen (VCache-Die und die Spacer) noch mal mit einem zusammenhängenden Stückchen Silizium ab. Siehe z.B. hier für einen 7800X3D im Vergleich:
https://www.computerbase.de/forum/threads/7800x3d-direct-die-mit-enttaeuschenden-ergebnissen.2192099/
https://www.computerbase.de/forum/attachments/img_6951-jpeg.1480204/
Das soll vermutlich die CPU unempfindlicher machen (man vergleiche mit ArrowLake Delidding, wo die Tiles nicht abgedeckt sind, der geht ohne Erwärmung recht sicher kaputt beim Delidding).

mocad_tom

2024-10-28, 09:19:03

Ich gehe davon aus, dass Der8auer dieses Heizelement auch für AMD 9800x3d anpassen wird.

Das sah bei dem Arrow Lake delidding schon ziemlich souverän aus.

Man wird mit dem auheizen auf 165Grad ziemlich exakt arbeiten können.
Und dabei gehen dann doch deutlich weniger Dies kaputt.

Auch dieser Melting Mate - wenn der noch so gestaltet werden kann, dass er mehrere unterschiedliche CPU-Formen abdeckt, dann das ist perfekt.

fondness

2024-10-28, 09:33:05

LOL, auf VC drehen sie durch, weil Geizhals mal ihre Schablone online gestellt hat :D
https://videocardz.com/pixel/amd-ryzen-7-9800x3d-full-specs-leak-8-zen5-cores-120w-tdp-96mb-l3-cache-and-unlocked-multiplier

Kriegsgeier

2024-10-28, 09:42:49

dildo4u

2024-10-28, 09:59:41

hat der 9800X3D auch eine iGPU? Krass, ist an mir vorbeigegangen!

Das wird wohl DIE CPU schlicht hin für den nächsten Jahr werden. Well done AMD. Intel, in die Ecke mit dir und eine Runde schämen oder gar 2!
Die IGP ist extrem schwach wirklich nur um das Bild auszugeben.

aceCrasher

2024-10-28, 10:00:15

hat der 9800X3D auch eine iGPU? Krass, ist an mir vorbeigegangen!

Das wird wohl DIE CPU schlicht hin für den nächsten Jahr werden. Well done AMD. Intel, in die Ecke mit dir und eine Runde schämen oder gar 2!
Die iGPU sitzt im IO-Die, alle Ryzen mit dem 6nm IO-Die die kein "F" im Namen haben haben daher eine iGPU.

Gipsel

2024-10-28, 10:00:16

hat der 9800X3D auch eine iGPU? Krass, ist an mir vorbeigegangen!

Das wird wohl DIE CPU schlicht hin für den nächsten Jahr werden. Well done AMD. Intel, in die Ecke mit dir und eine Runde schämen oder gar 2!:freak:
Der hat die gleichen 2 RDNA2 CUs im IO-Die-integriert wie die anderen Chiplet-basierten Ryzen 7000 und 9000 auch.
Reicht zum Booten oder für Office.

edit: Zu spät. :lol:

Twodee

2024-10-28, 10:28:34

Die IGP ist extrem schwach wirklich nur um das Bild auszugeben.
Die dedizierte GPU springt bei meinem System nur an, wenn tatsächlich "3D" - Last anliegt, ansonsten egal ob Office / Multimedia ~ 4K Video / IAR embedded oder VS wird brav über die 2CU iGPU erledigt.

fondness

2024-10-28, 10:43:51

In Geekbench ST ist der 9800X3D on par mit dem 9950X, MT ungefähr 14700K Performance
https://wccftech.com/amd-ryzen-7-9800x3d-3d-v-cache-cpu-benchmarks-single-core-on-par-9950x-multi-thread-close-14700k/

The CPU was benchmarked on Geekbench 6.3, using the ROG Crosshair X870E Hero motherboard with PBO enabled, boosting over its default boost clock to 5.27 GHz. It scored an impressive 3339 points in single-core and 18658 points in multi-core tests, surpassing the previous gen Ryzen X3D predecessor by up to 25%.

This is the first time that an X3D CPU boasts higher single and multithreaded performance than the non-X3D counterpart, making it ideal for both gaming and productivity. As we can see from the specs page on Geekbench, the CPU brings a 4.7 GHz base and a 5.27 GHz boost clock. It's possible that the boost clock went over 5.2 GHz due to PBO enabled, and it's no surprise since we recently saw Ryzen 9800X3D hitting 5.6+ GHz.

Scheint also so, als ob der größerer Cache zumindest bei Geekbench ein paar Zen5 Flaschenhälse löst, +25% zum 7800X3D ist deutlich.

robbitop

2024-10-28, 10:56:01

Ich denke langsam kommt AMD bei den iGpus ins Hintertreffen bzw es dauert nicht mehr lange. Sie haben solide und bisher die schnellsten iGpus gehabt, aber ich sehe da außer CU erhöhen wenig Innovation oder andere Ansätze mehr rauszuholen.

Wenn die Gerüchte stimmen und Mediatek eine ARM Cpu mit Nvidia Grafik bringt, dann wäre das ein Paukenschlag.
Finde ich auch. RDNA3 brachte ggü RDNA2 jetzt nicht so viel mehr in IGPs. RDNA3.5 war jetzt auch kein riesen Sprung wenn man sich das CU normiert anschaut. Die Gerüchte sagen, dass RDNA4 nicht in IGPs kommen soll (zumindest zunächst) und man mit RDNA3.x weiter machen will. So wie man damals Vega noch länger genutzt wurde.
Aber Radeon läuft bei AMD auch leider auf Sparflamme. Dafür sind die Ergebnisse beeindruckend.
Ich habe aber kein Bedenken für das Steam Deck 2. Wenn man sieht was sub 15W mit dem 6/7nm custom SoC mit Zen2/RDNA2 rauskam, sollte AMD mit einem custom SoC in 3 nm schon was Feines bei rumkommen. Wenn Valve nicht zu geizig ist. Schön Cache einbauen dann wird das schon. :)

Hammer des Thor

2024-10-28, 12:07:50

Zossel

2024-10-28, 12:47:38

Es war etwas unsauber ausgedrückt und es sind dann 50/50, nutzt ein der thread hingenen einen weiteren Vollkern dann sinds 80/80!

Der weitere "Vollkern" braucht dann allerdings die weitere Fläche eines "Vollkerns" und nicht nur ~1/20 der Fläche.

Wuge

2024-10-28, 14:05:46

Weil Spiele manchmal auf die falschen Kerne bwz. auf virtuelle statt echte zugreifem, ist das selbe mit den E-Cores bei Intel, da wird zum Zocken auch oft Deaktivierung empfohlen. Wenn ein Spiel nur 6 Kerne nutzt, ist es bei Big-Little konrtaproduktiv auch auf E-Cores zuzugreifen, bei SMT ist dass dann so annstatt dass ein thread auf einen physikalischen Vollkern zugreift, greift er ev. nur auf einen virtuellen Kern zu dessen physicher Kern durch einen anderen thread zu 80% ausgelastet ist. Dann bleiben für diesen thread nur noch die restlichen 20% was zu FPS-Einbrüchen führt!

Dachte ich mir gestern wieder, WinRAR bench laufen lassen. Der lastet die CPU zu ca. 70-80% aus... aber anstatt 8 Threads auf die P und 16 Threads auf die eCores zu legen, laufen die eCores mit 80% Auslastung und die P Cores auf 140% (also beide logischen Cores aktiv). Eigentlich sollten die eCores in so einem Szenario bei 100% Auslastung liegen bevor ein pCore zwei Threads abbekommt. Vertsehe nicht, wie das so schwer sein kann für den Windows Scheduler.

fondness

2024-10-28, 15:00:02

9800X3D Review：November 6 22:00 CST

https://x.com/9550pro/status/1850889284347375924?t=k8rggp163JckFvBCSyzElg&s=09

Zossel

2024-10-28, 15:37:43

Dachte ich mir gestern wieder, WinRAR bench laufen lassen. Der lastet die CPU zu ca. 70-80% aus... aber anstatt 8 Threads auf die P und 16 Threads auf die eCores zu legen, laufen die eCores mit 80% Auslastung und die P Cores auf 140% (also beide logischen Cores aktiv). Eigentlich sollten die eCores in so einem Szenario bei 100% Auslastung liegen bevor ein pCore zwei Threads abbekommt. Vertsehe nicht, wie das so schwer sein kann für den Windows Scheduler.

Nö, das ist eher nicht der Scheduler. Das ist höchstwahrscheinlich eine dumme Anwendung.

Überlege dir einfach mal wie ein Packer überhaupt Parallelität hinbekommen kann und dann wie man das möglichst schlau unter Nutzung aller Ressourcen implementiert.
Und welche Auswirkungen das auf das Dateiformat (insbesondere bei asymmetrischen Cores) der gepackten Files hat.

BavarianRealist

2024-10-28, 15:51:30

Nightspider

2024-10-28, 15:57:09

Nein.

N3 ist deutlich teurer und das letzte was man will ist den Cache noch weiter aufzublähen.

Und ein reiner Shrink bringt nicht zwangsläufig einen lohnenswerten Gewinn beim Takt.

So könnte man die Zen5+ zusammen als X3D-Varianten für Server erst mit diesen neuen Chiplets bringen, und so einen großen Sprung machen.

Das wäre kein großer Sprung sondern ein Kleiner.

maximus_hertus

2024-10-28, 16:19:16

9800X3D Review：November 6 22:00 CST

https://x.com/9550pro/status/1850889284347375924?t=k8rggp163JckFvBCSyzElg&s=09

Was ist das für eine komische Uhrzeit?

Mittwoch 20 Uhr Pacific Time
23 Uhr Ostküste USA
Donnerstag 4 Uhr GMT
5 Uhr MEZ

Soll wohl der Donnerstag direkt zum vollen Verkaufstag werden?

Gipsel

2024-10-28, 16:58:36

Da es bis zum Zen6 noch etwas dauert und AMD aus einem reinen Shrink des Zen5-Chiplets auf einfache und schnelle Weise einen deutlichen Performance-Gewinn ernten könnte, warum nicht einen "schnellen" Shrink auf N3P mit womöglich vergrößertem L2/L3 schon im Zen5-N3-Chiplet, da es sonst zu klein würde und der X3D-Cache auch noch drauf passen muss.

So könnte man die Zen5+ zusammen als X3D-Varianten für Server erst mit diesen neuen Chiplets bringen, und so einen großen Sprung machen.

Und man könnte Desktop-Zen5+ mit höherer Leistung (höherer Takt und zusätzlichen Leistungsgewin durch größeren L3) in Verbindung mit einem neuen I/O-Die bringen.

Last but not least wäre ein noch etwas effizienteres Zen5-Chiplet für Fire-Range im Notebook auch ein Mehrwert.

Würde sich mit all diesen Möglichkeiten so ein Shrink nicht lohnen?Da Cache nicht mehr so viel schrumpft in N3 (eigentlich überhaupt nicht), wäre mehr Cache eine recht ineffiziente Nutzung des teureren N3-Prozesses.
Falls AMD also Zen5 in N3 auflegen wollte, könnten sie auch zusätzlich zu den 8 Zen5-Kernen z.B. noch 4 Zen5c-Kerne dazuklatschen (die Kerne gibt es ja schon als physisches Design für N3 mit AVX512) für mehr MT-Performance.
Ein CCD hätte dann also 12 Kerne (8C + 4c), als Salvage wäre dann auch Varianten mit 8 und 10 Kernen möglich. Damit würde man deutlich in MT-Lasten auch mit einem einzelnen CCD zulegen (und mit 2 CCDs ArrowLake meist klar schlagen) und ein CCD wäre vermutlich noch nicht einmal größer als jetzt in N4. Im Desktop kann man die Zen5c-Kerne vermutlich auch bis merklich über 4GHz boosten lassen (im 192 Kern Epyc laufen die mit bis zu 3,7GHz; zum Vergleich, der 128Kern Epyc mit den großen Zen5-Kernen boostet auch nur bis 4,0GHz), so daß unter voller MT-Last der Takt den großen Kernen noch nicht einmal groß hinterherhinkt (und bei niedriger Last bevorzugt der Scheduler einfach die großen Kerne) und locker für +35% MT-Performance gut sein sollte. ST gibt es dann nur marginal durch den maximalen Boosttakt ein paar Fortschritte.
Nett wäre es dann noch, wenn AMD mal die Stromsparfeatures des IO-Dies und der GMI-Links zwischen CCDs und IO-Die im Desktop aktivieren würde. Ist ja irgendwie ein Unding, daß die kleinen CPUs im Desktop mindestens genau so viel im idle ziehen wie der größte Epyc 9965 mit riesigem IO-Die, 12 Speicherkanälen, 128 PCIe5 Lanes (und noch 8 PCIe3 Lanes obendrauf)und 12 16C-CCDs mit insgesamt 192 Kernen (Phoronix mißt nur 19W Package Power im idle). :freak:

Complicated

2024-10-28, 17:42:07

For now, SoIC-X (bumpless) is used for select applications, such as AMD's 3D V-cache technology for CPUs, as well as their Instinct MI300-series AI products. And while adoption is growing, the current generation of the technology is constrained by limitations on die sizes and interconnection pitches.
Es lohnt ein Blick auf die Roadmap:
https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027
https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=89927&stc=1&d=1730133687
Einen ersten Schritt mit den dünnen VIAs scheint AMD mit Zen5 gemacht zu haben:
But those limitations are expected to give way quickly, if all goes according to plan for TSMC. SoIC-X technology is going to advance fast, and by 2027, it will be possible assemble a chip pairing a reticle-sized top die made on TSMC's leading-edge A16 (1.6nm-class) on a bottom die produced using TSMC's N2 (2nm-class). These dies, in turn, would be connected using 3μm bond pitche ssilicon vias (TSVs), three times the density of the size of today's 9μm pitch. Such small interconnections will allow for a much larger number of connections overall, greatly increasing the bandwidth density (and thus performance) of the assembled chip.

Zossel

2024-10-28, 18:03:35

Da Cache nicht mehr so viel schrumpft in N3 (eigentlich überhaupt nicht), wäre mehr Cache eine recht ineffiziente Nutzung des teureren N3-Prozesses.
Falls AMD also Zen5 in N3 auflegen wollte, könnten sie auch zusätzlich zu den 8 Zen5-Kernen z.B. noch 4 Zen5c-Kerne dazuklatschen (die Kerne gibt es ja schon als physisches Design für N3 mit AVX512) für mehr MT-Performance.
Ein CCD hätte dann also 12 Kerne (8C + 4c), als Salvage wäre dann auch Varianten mit 8 und 10 Kernen möglich. Damit würde man deutlich in MT-Lasten auch mit einem einzelnen CCD zulegen (und mit 2 CCDs ArrowLake meist klar schlagen) und ein CCD wäre vermutlich noch nicht einmal größer als jetzt in N4. Im Desktop kann man die Zen5c-Kerne vermutlich auch bis merklich über 4GHz boosten lassen (im 192 Kern Epyc laufen die mit bis zu 3,7GHz; zum Vergleich, der 128Kern Epyc mit den großen Zen5-Kernen boostet auch nur bis 4,0GHz), so daß unter voller MT-Last der Takt den großen Kernen noch nicht einmal groß hinterherhinkt (und bei niedriger Last bevorzugt der Scheduler einfach die großen Kerne) und locker für +35% MT-Performance gut sein sollte. ST gibt es dann nur marginal durch den maximalen Boosttakt ein paar Fortschritte.
Nett wäre es dann noch, wenn AMD mal die Stromsparfeatures des IO-Dies und der GMI-Links zwischen CCDs und IO-Die im Desktop aktivieren würde. Ist ja irgendwie ein Unding, daß die kleinen CPUs im Desktop mindestens genau so viel im idle ziehen wie der größte Epyc 9965 mit riesigem IO-Die, 12 Speicherkanälen, 128 PCIe5 Lanes (und noch 8 PCIe3 Lanes obendrauf)und 12 16C-CCDs mit insgesamt 192 Kernen (Phoronix mißt nur 19W Package Power im idle). :freak:

Ich schätze die Chefin von AMD allerdings so ein das der Masterplan ziemlich strikt eingehalten wird um nach Möglichkeit alle Produkte aufeinander aufbauen zu lassen.
Damit erreicht man das die Entwicklungsressourcen effizient für reale und marktfähige Produkte eingesetzt werden.

Das ist einer der Tricks weswegen sich AMD in den letzten Jahren so gut entwickelt hat, es wäre keine gute Idee von diesem Rezept abzuweichen.

Ein Produkt wie Threadripper welches aus einen U-Boot-Projekt entstanden frisst nicht so viele Ressourcen um den Masterplan grundsätzlich in Frage zu stellen und bietet auch gute Möglichkeiten um neue Mitarbeiter einzuarbeiten.
Ein Ryzen mit einem 8C Die und 16C Die würde sicherlich auch nicht den Masterplan gefährden, es gibt ja neuerdings auch Epycs die in Wirklichlichkeit ein Ryzen sind.

Der_Korken

2024-10-28, 22:15:23

Nett wäre es dann noch, wenn AMD mal die Stromsparfeatures des IO-Dies und der GMI-Links zwischen CCDs und IO-Die im Desktop aktivieren würde. Ist ja irgendwie ein Unding, daß die kleinen CPUs im Desktop mindestens genau so viel im idle ziehen wie der größte Epyc 9965 mit riesigem IO-Die, 12 Speicherkanälen, 128 PCIe5 Lanes (und noch 8 PCIe3 Lanes obendrauf)und 12 16C-CCDs mit insgesamt 192 Kernen (Phoronix mißt nur 19W Package Power im idle). :freak:

Ohne Witz, ich finde das zum Haare raufen, dass man seit 1,5 Jahren "die zwei Zeilen Code nicht einkommentiert", damit hunderttausend Ryzens da draußen nur noch halb so viel im Idle ziehen.

fondness

2024-10-28, 22:24:21

Ohne Witz, ich finde das zum Haare raufen, dass man seit 1,5 Jahren "die zwei Zeilen Code nicht einkommentiert", damit hunderttausend Ryzens da draußen nur noch halb so viel im Idle ziehen.

Desktop ist kompromisslos Leistung. Dass die Stromspar Features nicht aktiv sind, kann nur Absicht sein.

Der_Korken

2024-10-28, 22:31:02

Desktop ist kompromisslos Leistung. Dass die Stromspar Features nicht aktiv sind, kann nur Absicht sein.

Man kann so viel nutzlosen Müll in den BIOS-Untermenüs einstellen, wie z.B. separat pro Kern eine temperaturabhängige Spannungskurve einzustellen, warum nicht mal was relevantes, was man eh schon fertig entwickelt rumliegen hat? Wenn die Schwuppdizität im Desktop-Betrieb für mich spürbar leidet, mach ich Stromsparen halt wieder aus.

davidzo

2024-10-28, 22:39:44

Ich schätze die Chefin von AMD allerdings so ein das der Masterplan ziemlich strikt eingehalten wird um nach Möglichkeit alle Produkte aufeinander aufbauen zu lassen.
Damit erreicht man das die Entwicklungsressourcen effizient für reale und marktfähige Produkte eingesetzt werden.

Das stimmt schon, aber irgendwann muss man auch mal etwas neues bringen, was man dann wieder für mehrere generationen nutzt. Und die Gerüchte zeigen viel daraufhin dass Zen6 zwar wenig mit der KernIPC anstellt, aber das gerüst komplett neu erfindet und damit die Basis für künftige weiterentwicklungen ist.

Wir haben mittlerweile drei Generationen denselben Modulbaukasten aus Chiplets, I/O DIE und Infinity fabric on Package. Seit Zen2 das gleiche Konzept und sogar auch der gleiche Corecount. IFOP ist nichts schlechtes, immerhin besser als der Ringbus von Intel der trotz aufwändigem Stacking viel schlechter über Chiplets skaliert. Aber die Grenzen der Effizienz und auch was sich noch an Performance herausholen lässt sind bei Zen5 überdeutlich, denn selbst Zen2 kommt in Teillast und im Idle auf ähnliche Effizienzwerte.

Man kann so viel nutzlosen Müll in den BIOS-Untermenüs einstellen, wie z.B. separat pro Kern eine temperaturabhängige Spannungskurve einzustellen, warum nicht mal was relevantes, was man eh schon fertig entwickelt rumliegen hat? Wenn die Schwuppdizität im Desktop-Betrieb für mich spürbar leidet, mach ich Stromsparen halt wieder aus.
Das würde ich begrüßen. Vermutlich ist der Grund wieso man das im Desktop nicht macht wirklich die Latenz. Wäre aber toll wenn man das wirklich als feature an und ausschalten kann.

Wenn Zen5x3d jetzt schon die erste CPU ist bei der man die CCDs auf einem Cache-Die stapelt, dann ist klar dass man die auch auf einem anderen aktiven DIE stapeln könnte, zum Beispiel.
Der naheliegende nächste Schritt wäre das CCD auf dem i/o DIE zu stapeln, bzw. zum Teil damit zu überlappen und dabei die IFOP Links um mehrere Größenordnungen kürzer und effizienter zu machen.

Thomas Gräf

2024-10-29, 00:17:25

In Geekbench ST ist der 9800X3D on par mit dem 9950X, MT ungefähr 14700K Performance
https://wccftech.com/amd-ryzen-7-9800x3d-3d-v-cache-cpu-benchmarks-single-core-on-par-9950x-multi-thread-close-14700k/

Scheint also so, als ob der größerer Cache zumindest bei Geekbench ein paar Zen5 Flaschenhälse löst, +25% zum 7800X3D ist deutlich.

Die haben da 5.6 GHz geschrieben. Ohne abdeckeln und mit Lukü?
Dann macht der mit direct-Die und Wakü alles nass.
Ähem ja ;D :biggrin:

amdfanuwe

2024-10-29, 01:56:23

Der naheliegende nächste Schritt wäre das CCD auf dem i/o DIE zu stapeln,
Haben sie doch schon bei MI300 gemacht

amdfanuwe

2024-10-29, 04:49:16

Wir haben mittlerweile drei Generationen denselben Modulbaukasten aus Chiplets, I/O DIE und Infinity fabric on Package. Seit Zen2 das gleiche Konzept und sogar auch der gleiche Corecount.
Ich seh da eher eine stetige Fortentwicklung:
03.2017 ZEN1 - MCM mit IFOP
2017 Vega - mit Interposer und HBM
07.2019 ZEN2 - I/O und Chiplets
10.2020 Navi 20 - Infinity Cache
11.2020 ZEN3 - 8Kern CCX und 04.2022 dann mit X3D
11.2021 MI200 - EFB zur Anbindung von HBM, Ultra High Bandwith Interconnect, kohärente CPU-GPU Verbindung
09.2022 ZEN4 - Dense Kerne
11.2022 Navi 30 - Infinity FanOut Links
12.2023 MI300 - Compute Dies (ZEN4, CDNA3) stacked auf Base Die. ( Interposer ist wohl Notlösung)
07.2024 ZEN5 - L3 Cache unter CCD?, 16 Kern Dense CCX

Nach und nach hat sich AMD die verschiedensten Verbindungstechniken erarbeitet und in Serie gebracht.
Nvidias Blackwell ähnelt eher einer MI200 und Intel verwendet Interposer und hat Foveros Direct noch nicht auf die Reihe bekommen.

Wie geht es weiter?
Ein Strix Halo mit Base Die und gestakten CPU + GPU Chiplets wäre denkbar, halte ich aus Kostengründen aber nicht für wahrscheinlich.
Bei 3nm und kleiner könnte es günstiger werden, den L3 Cache komplett in ein Base Die zu verlagern. Inwiefern das bei ZEN6 umgesetzt wird, werden die Erfahrungen mit ZEN5 X3D ergeben.
Letztendlich entscheiden die Kosten (Yield, soll für X3D mittlerweile bei 90% liegen), Effizienz, TDP über die Gestaltung eines Chips.
Irgend einen Kompromiss muss man immer machen.

Auf der Agenda stehen auch schon optische Interconnects. Zunächst on Package, später integriert. Soll den Datenverkehr in den Rechenzentren effizienter machen.

Nightspider

2024-10-29, 05:43:26

Ich frage mich ob die Packaging Kapazität von TSMC 2026 ausreichend sein werden um jedes Zen Chiplet zu stapeln.

Ich hoffe es und das man mindestens den kompletten L3 aus dem Compute-Zen-Chiplet in die 2. Ebene verlagert.
Dann könnte man eventuell noch winzigere N2 Chiplets mit extrem hoher Yield und fast nur Schaltung bei TSMC bestellen und auf deutlich günstigere Chiplets stapeln.

Geht N2 auch auf N4/N6 ?

Wenn AMD mal wieder extrem zeitig auf einen neuen Prozess setzen würde hätten sie alleine daraus schon einen Vorteil, selbst wenn sich an der IPC nicht so viel ändert.

Für den gecancelten RDNA4 Too Dog bzw. Für RDNA5 gab es ja auch Gerüchte das nur die Compute Tiles im neuesten Verfahren gefertigt werden.

Die müssten für Zen6 ja nicht mal 40mm² groß sein.

Es lohnt ein Blick auf die Roadmap:
https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027
https://www.forum-3dcenter.org/vbulletin/attachment.php?attachmentid=89927&stc=1&d=1730133687
Einen ersten Schritt mit den dünnen VIAs scheint AMD mit Zen5 gemacht zu haben:

Zumindest laut dieser Folie sollte auf N2 auf N4/6 2026 möglich sein.

Zossel

2024-10-29, 06:38:19

Wenn AMD mal wieder extrem zeitig auf einen neuen Prozess setzen würde hätten sie alleine daraus schon einen Vorteil, selbst wenn sich an der IPC nicht so viel ändert.

Ich finde ja wie vor die ZEN5c Chiplets in 3nm@TSMC sehr bemerkenswert.

AMD kann erste Erfahrungen mit dem Prozess sammeln und die Ergebnisse auch entsprechend teuer verkaufen.
Selbst wenn bei einer späteren Iteration dieses Musters Probleme mit der latest and greatest Fertigung auftauchen sollten ist das kein völliger Beinbruch wenn die cProdukte später kommen.
Der ROI ist zwar niedriger als er sein könnte, aber eben >0. Das wäre bei Mobile-First in LatestAndGreatest@TSMC der Fall und da sind die Chips auch komplexer und wahrscheinlich noch länger monolithisch.

Das ist eine ziemlich kreative Art mit diesen Risiken umzugehen.

Software ist allerdings nach wie vor eine Baustelle bei AMD.

Und CFETs werden die Karten was die Verteilung von SRAM und Logik auf Chiplets angeht neu mischen, da müssen schon jetzt die groben Konzepte auf dem Tisch liegen um damit in >5 Jahren Produkte bauen zu können.

fondness

2024-10-29, 10:03:44

Was ist das für eine komische Uhrzeit?

Mittwoch 20 Uhr Pacific Time
23 Uhr Ostküste USA
Donnerstag 4 Uhr GMT
5 Uhr MEZ

Soll wohl der Donnerstag direkt zum vollen Verkaufstag werden?

China Standard Time, nicht Central Standard Time. Das müsste bei uns genaz normal 15 Uhr sein.

Janos

2024-10-29, 11:20:05

Ich finde ja wie vor die ZEN5c Chiplets in 3nm@TSMC sehr bemerkenswert.
Das ist eine ziemlich kreative Art mit diesen Risiken umzugehen.
.

einen ZEN5+ halte ich auch für eine gute Idee.
Das Risko mit ZEN6 einen Error Lake zu bauen, könnte man damit zumindest etwas minimieren.

Ich würde auch ein neues IO-Die auflegen und den Schwerpunkt auf Latenz Optimierung bzw. RAM Performance setzen, um bei bedarf mit einem ZEN5 + ZEN5c Mix auf mehr Kerne gehen zu können, die wollen ja irgendwie versorgt werden.

Die bei x870e verloren gegangenen frei verfügbaren PCIe Lanes sollten min. wieder ersetzt werden, plus bei der Chipsatzanbindung entweder auf 8x PCIe4 oder eben 4x PCIe5 gehen.
Wäre AMD z.Z. etwas mehr Desktop orientiert, könnte man ja auch 10G Ethernet als Standard etablieren.
Das müsste doch mit Xilinx mittlerweile ökonomisch umsetzbar sein, oder was meint ihr?

BavarianRealist

2024-10-29, 11:54:13

Wenn ich mir das nochmal überlege mit dem X3D-Chiplet stapeln: ist das L3-Chiplet in N6 nicht nur 36mm²? Dann braucht es noch "Filler" neben dran, die das Ganze verkomplizieren.

Das macht einen Shrink Zen5+ in N3P ganz ohne sonstige Änderungen interessant: dieser dürfte dann wohl nur noch so 40-50mm² haben, sodass man dann ein X3D-L3 mit gleicher Größe (keine wesentlichen Mehrkosten) drauf setzen könnte, was die Stabilität sicher erhöht, wenn nur ein einheitliches Chiplet drauf/drunter sitzt.

HOT

2024-10-29, 12:12:06

Glaub sowas nicht. Zen5 ist durch. Eagle Point ist offenbar ein Strix Point Refresh und Sonoma Valley ist ein Mendocino-Nachfolger mit 4x Zen5c, das wars mit Zen5.
Zen6 soll auch einige tiefgreifendere Änderungen haben.

Zossel

2024-10-29, 12:46:24

Die bei x870e verloren gegangenen frei verfügbaren PCIe Lanes sollten min. wieder ersetzt werden, plus bei der Chipsatzanbindung entweder auf 8x PCIe4 oder eben 4x PCIe5 gehen.

Einfach die "Chipsätze", welche in Wirklichkeit lediglich PCIe Device bzw. Switches sind, einfach als Markt für Dritte öffnen.

Der "Markt" würde sicherlich interessante Produkte erschaffen, der regelt ja auch sonst immer alles.

fondness

2024-10-29, 13:03:10

Bei AMD steht auf der CES einiges auf dem Programm

https://i.postimg.cc/J4bHKz0L/image.png (https://postimages.org/)

https://x.com/Olrak29_/status/1851203696488824965

Lyka

2024-10-29, 13:06:36

Theoretisch interessiert mich am meisten "Graphics Card", aber das wird sicher wiedermal übel - falls da wirklich was kommt. Sonst bin ich natürlich an allem interessiert, was nicht _AI_ ist.

https://i.imgur.com/0eqcMNf.jpeg

mboeller

2024-10-29, 13:11:10

Bei AMD steht auf der CES einiges auf dem Programm

https://i.postimg.cc/J4bHKz0L/image.png (https://postimages.org/)

https://x.com/Olrak29_/status/1851203696488824965

Fire Range X3D ... also doch Strix Halo mit X3D-Chiplets ... COOL! (zumindest lese ich das so)

MSABK

2024-10-29, 14:02:08

Ich lese dass eher als HX Cpus also Zen5 Desktop für Laptops als non x3d und mit.

amdfanuwe

2024-10-29, 14:18:54

Fire Range X3D ... also doch Strix Halo mit X3D-Chiplets ... COOL! (zumindest lese ich das so)
Im Prinzip machbar. Nur was bringt das? Die 40CU sind nicht vergleichbar mit einer 4090 Desktop, wo sich der X3D Effekt in FHD gut bemerkbar macht.
Fürs Marketing wäre es natürlich super: Ein 8Core X3D mit 40 CU GPU: Stärkster Gamingprozessor im Laptop mit ordentlicher GPU gepaart. Wenn der dann noch mehr FPS liefert als ein Intel + 4070M, könnte das ein Knüller unter Gamingnotebooks werden.
Wenn der Preis stimmt, AMD liefern kann und die OEMs sich daran trauen sich mit Intel und Nvidia anzulegen.

P.S.
Ich denke es wird wie immer: Geiles Produkt aber kaum verfügbar.

maximus_hertus

2024-10-29, 14:37:44

China Standard Time, nicht Central Standard Time. Das müsste bei uns genaz normal 15 Uhr sein.

Oh, das macht Sinn :) Danke!

Lawmachine79

2024-10-29, 14:44:42

P.S.
Ich denke es wird wie immer: Geiles Produkt aber kaum verfügbar.
Ja, wie der 7945HX3D; davon gibt es genau ein Notebook (technisch gesehen 5, wenn man jede Austattungsvariante gelten lässt). Der Vorsprung von AMD ist bei Notebooks nochmal eine Ecke krasser, weil sich dort die bessere Energieeffizienz nochmal stärker auswirkt. Trotzdem kriegt man da fast nur Intelschrott. Es gibt kein Szenario, in dem ein Intelnotebook Sinn macht. Aber man kriegt sie halt am besten.

Nightspider

2024-10-29, 14:45:28

Ich denke es wird wie immer: Geiles Produkt aber kaum verfügbar.

Und viel zu teuer.

Strix Point geht gar nicht zum doppelten Preis, für den geringen Mehrweit.
Aber vielleicht haben sie auch den hohen Preispunkt wegen der schlechten Verfügbarkeit gewählt. :ugly:

Nightspider

2024-10-29, 14:46:55

Im Prinzip machbar. Nur was bringt das?

Das Thema hatten wir doch ausführlich durchgekaut.

Es bringt einige Watt an Effizienz, die man dann der GPU zuteilen kann.

KarlKastor

2024-10-29, 15:00:02

Fire Range X3D ... also doch Strix Halo mit X3D-Chiplets ... COOL! (zumindest lese ich das so)

Was hat Fire Range mit Strix Halo zu tun?

BavarianRealist

2024-10-29, 15:18:01

Wie wäre der X3D-L3-Chip auf dem GPU-Teil von Strix-Halo? Die GPU ist doch noch viel mehr Ram-abhänig, oder? Evtl. sogar mehr als nur ein X3D als L3-Cache für die GPU...?

mboeller

2024-10-29, 15:27:19

Was hat Fire Range mit Strix Halo zu tun?

na, dass sind auch die 1-2 CPU-Chiplet für Strix-Halo

KarlKastor

2024-10-30, 01:32:49

Das sind die gleichen Chiplets wie im Desktop. Dass man da einen Cache drauf packen kann, wissen wir seit Jahren. Heißt ja nicht, dass AMD das bei Strix Halo auch macht.

davidzo

2024-10-30, 10:52:39

Wie wäre der X3D-L3-Chip auf dem GPU-Teil von Strix-Halo? Die GPU ist doch noch viel mehr Ram-abhänig, oder? Evtl. sogar mehr als nur ein X3D als L3-Cache für die GPU...?
... von dem die GPU genau 0 Nutzen hat.
Nur als reminder: bei AMD ist der CPU L3 noch vor der Crossbar und damit nicht geshared. Die GPU hat dafür ihren eigenen L2 und könnte auch einen eigenen l3 mitbringen (IFcache). AMD hat sich bisher gegen IFcache und für einen etwas größeren GPU L2 entschieden als bei den diskreten Karten mit IFcache.

Das sind die gleichen Chiplets wie im Desktop. Dass man da einen Cache drauf packen kann, wissen wir seit Jahren. Heißt ja nicht, dass AMD das bei Strix Halo auch macht.
Lohnt auch nicht, da bei 40CU wohl extrem selten ein GPUlimit eintreten wird. Ich meine wir reden hier über RX7600 / 4060 performance für den mobile usecase. Wer diese GPUs mit einem 7950x3d kombiniert, den würden wir hier sofort für verrückt erklären.

Gipsel

2024-10-30, 11:30:46

Wie wäre der X3D-L3-Chip auf dem GPU-Teil von Strix-Halo? Die GPU ist doch noch viel mehr Ram-abhänig, oder? Evtl. sogar mehr als nur ein X3D als L3-Cache für die GPU...?... von dem die GPU genau 0 Nutzen hat.
Nur als reminder: bei AMD ist der CPU L3 noch vor der Crossbar und damit nicht geshared. Die GPU hat dafür ihren eigenen L2 und könnte auch einen eigenen l3 mitbringen (IFcache). AMD hat sich bisher gegen IFcache und für einen etwas größeren GPU L2 entschieden als bei den diskreten Karten mit IFcache.Der Vorschlag von BavarianRealist lautet ja gerade, Cache-Chiplets auf der GPU als IF-Cache zu stapeln. ;)
Schon klar das AMD das bisher nicht gemacht hat und bei GPUs auf dem Desktop den IF-Cache entweder integriert (RDNA2) oder in Extra-Chiplets mit dem Speichercontroller neben den GPU-Die gepackt hat (RDNA3). Das muß doch aber nicht immer so bleiben. Ich sehe da aber tendentiell größere praktische Probleme als bei CPUs, solange man den/die Cache-Dies nicht unter die GPU packt (wie bei MI300).

amdfanuwe

2024-10-30, 11:33:41

Lohnt auch nicht, da bei 40CU wohl extrem selten ein GPUlimit eintreten wird.
Meinst du nicht eher CPUlimit? Die GPU wird wohl eher limitieren bei 40CU.

reaperrr

2024-10-30, 12:35:16

Das sind die gleichen Chiplets wie im Desktop. Dass man da einen Cache drauf packen kann, wissen wir seit Jahren. Heißt ja nicht, dass AMD das bei Strix Halo auch macht.

na, dass sind auch die 1-2 CPU-Chiplet für Strix-Halo
Nö, Strix soll gerüchteweise wohl andere CCDs haben. Nicht viel anders, aber etwas.

Wie wäre der X3D-L3-Chip auf dem GPU-Teil von Strix-Halo? Die GPU ist doch noch viel mehr Ram-abhänig, oder? Evtl. sogar mehr als nur ein X3D als L3-Cache für die GPU...?
Die GPU hat 32 MB IF$ und wegen des breiten SI ähnliche Bandbreite wie N33.

Ich rechne auch nicht damit, dass Halo viel schneller als ne 7600XT wird, von daher reicht das so im Grunde.

AMD wird's allein schon aus Kostengründen eh nicht machen.

fondness

2024-10-30, 13:33:30

GIT0hrsTMn8

https://i.postimg.cc/wB1ZQbzR/GIGABYTE-X3-D-TURBO-1-1200x675.jpg (https://postimages.org/)

https://i.postimg.cc/MpTFzrv3/AMD-RYZEN-9800-X3-D-HERO-1.jpg (https://postimg.cc/WhBnn8m0)

https://videocardz.com/newz/gigabyte-confirms-ryzen-7-9800x3d-gains-3-to-5-gaming-boost-with-x3d-turbo-mode

robbitop

2024-10-30, 14:13:09

Weiß man schon was das ist? Dass sie es bei den 16C Modellen präsentieren (und gesagt wird MT Performance könnte leiden) spricht schonmal für SMT=off (so wie bisher auch in den Gerüchten). Ist es noch mehr als das?

DeadMeat

2024-10-30, 14:24:57

Ob man dafür den X3D AMD Treiber / Auto Settings braucht? Falls nicht test ich das vielleicht sogar mal später.

fondness

2024-10-30, 14:30:44

amdfanuwe

2024-10-30, 14:31:09

Nö, Strix soll gerüchteweise wohl andere CCDs haben. Nicht viel anders, aber etwas.
Lohnt sich nicht nur für Strix neue CCDs aufzulegen.
Wenn die nicht gestacked sind wie bei MI300, dann können es nur normale ZEN5 CCDs sein, eventuell um bestimmte Funktionen beschnitten (AVX 256, SMT, Cache).

Radeonfreak

2024-10-30, 14:35:41

Schätze mit optimierten Subsettings und 6200 MHZ Ram kann man sich das ganze Gedöns sparen.

fondness

2024-10-30, 14:37:32

Schätze mit optimierten Subsettings und 6200 MHZ Ram kann man sich das ganze Gedöns sparen.

Mal abwarten, ich würde SW-Support nicht ausschließen.

robbitop

2024-10-30, 14:52:20

MT Performace steigt laut Meldung hinten auch. Also wohl nur selektiv SMT off.
Hm wie muss ich mir das vorstellen? Dass er feststellen kann, ob SMT hilfreich oder nicht ist und es dann on the fly ein und ausschaltet?
Da das ein BIOS Feature zu sein scheint, würde das dann ohne Scheduler und Treiberanpassungen funktionieren müssen. Da bin ich etwas skeptisch wie gut das selektiv funktioniert. :)
Aber mit 16C hat man (zum Zocken) ja auch mehr als genug Threads ohne SMT.

fondness

2024-10-30, 14:55:06

Hm wie muss ich mir das vorstellen? Dass er feststellen kann, ob SMT hilfreich oder nicht ist und es dann on the fly ein und ausschaltet?

Würde jetzt eher mal auf Profile tippen, dass es nur bei Spielen ausgeschaltet ist. On-the-fly würde zu seltsamen Verhalten führen.

Zossel

2024-10-30, 15:10:45

Der Vorschlag von BavarianRealist lautet ja gerade, Cache-Chiplets auf der GPU als IF-Cache zu stapeln. ;)
Schon klar das AMD das bisher nicht gemacht hat und bei GPUs auf dem Desktop den IF-Cache entweder integriert (RDNA2) oder in Extra-Chiplets mit dem Speichercontroller neben den GPU-Die gepackt hat (RDNA3). Das muß doch aber nicht immer so bleiben. Ich sehe da aber tendentiell größere praktische Probleme als bei CPUs, solange man den/die Cache-Dies nicht unter die GPU packt (wie bei MI300).

Ergänzen würde ich noch die schlechten Latenzen von LPDDRx gegenüber normalen DDRx.
Da macht sich wahrscheinlich ein größerer L3@CPU stärker bemerkbar.

Radeonfreak

2024-10-30, 15:15:16

Dass er feststellen kann, ob SMT hilfreich oder nicht ist und es dann on the fly ein und ausschaltet?

Glaube nicht dass das geht.

Ich denke X3DTurbo = SMT dauerhaft aus.

Zossel

2024-10-30, 15:34:21

Glaube nicht dass das geht.

Ich denke X3DTurbo = SMT dauerhaft aus.

Solange Windows kein CPU-Hotplug unterstützt ist das ein Problem von Windows.
Man könnte ja auch ein Frickel-OS statt einem Enterprise-OS nutzen.

Nightspider

2024-10-30, 18:39:25

Lohnt auch nicht, da bei 40CU wohl extrem selten ein GPUlimit eintreten wird. Ich meine wir reden hier über RX7600 / 4060 performance für den mobile usecase. Wer diese GPUs mit einem 7950x3d kombiniert, den würden wir hier sofort für verrückt erklären.

Das ist deine subjektive Meinung.
Wer das Beste will, will auch X3D bei Strix Halo.

+beste CPU Leistung für vor allem für RTS und Simulationsgames
+weniger CPU Strombedarf und mehr Watt für die GPU
+geringere RAM Auslastung durch die CPU bedeutet mehr Reserve für die GPU
+ V-Cache >> RAM > LPDDR was die Latenzen angeht

Strix Halo wird sowieso (arsch)teuer in der 40CU Variante. Der Aufpreis für X3D dürfte nicht dramatisch ins Gewicht fallen.

DeadMeat

2024-10-30, 18:41:21

Der Turbomode deaktiviert halt einfach nur den gesamten 2. Cluster UND SMT beim 7950x3d. Großes Kino.
Kein Wunder das man da hohe verbesserungen erreichen kann wenn man ansonsten nur die Auto/Standard Einstellung benutzt.

Zossel

2024-10-30, 18:51:25

Strix Halo wird sowieso (arsch)teuer in der 40CU Variante. Der Aufpreis für X3D dürfte nicht dramatisch ins Gewicht fallen.

Da kann man NV realistisch Marktanteile abnehmen, warum also mit Apothekenpreisen da reingehen, schließlich ist da der weiche Unterleib von NV.
Das Packaging dürfte vergleichbar zu Ryzen werden.

Nightspider

2024-10-30, 20:15:44

Weil AMD sowieso fast immer keine hohen Stückzahlen liefern kann und man die Marge oben halten will.

Strix Point lässt man sich ja scheinbar auch sehr gut bezahlen.

Gefällt mir auch nicht aber ist leider so. Mit Strix Point in hoher Stückzahl zu fairem Preis hätte man auch hohen Umsatz und trotzdem gute Gewinne einfahren können aber es mangelt sicherlich wieder an den gebuchten TSMC Kapazitäten.

latiose88

2024-10-30, 21:16:06

If-Cache extra für eine onboard gpu wie interessant und ab sowie aus automatisches smt. Das wird noch interessant. Ich wäre echt gespannt zu was meine Art von Programm bzw Konstellation es einordnen wird was ich so mache. Das wird alles noch spannend werden

Zossel

2024-10-30, 22:27:14

Nightspider

2024-10-30, 23:00:53

Gilt das auch für N4P ?
Der ist noch sehr frisch auf dem Markt.

w0mbat

2024-10-30, 23:59:53

Engpass ist modernes Packaging@TSMC, Waferkapazitäten sind wohl nicht mehr knapp.
AMD nutzt u.a. auch ASE fürs packaging, da geht schon was.

Zossel

2024-10-31, 08:04:42

Zossel

2024-10-31, 08:16:17

AMD nutzt u.a. auch ASE fürs packaging, da geht schon was.

Das Ryzen-like packaging wird für diese Monster-APU mehr als ausreichend sein und die Die-Size der GPU ist auch nicht besonders ungewöhnlich bzw. konkurenzfähig.

Daher kann man das locker zu konkurrenzfähigen Preisen auf den Markt bringen, und der OEM freut sich über eine kleinere BOM.
Und LPDDRx dürfte aufgrund der höheren produzierten Stückzahlen günstiger sein als GDDRx, und der OEM freut sich über mehr Gleichteile.

Auch eine Zweitverwertung des GPU-Dies als diskrete GPU wäre denkbar.
Auch werden die CPU-Dies sowieso in Massen produziert ob mit oder ohne Monster-APU.

E39Driver

2024-10-31, 08:40:08

Auf Strix Halo bin ich technisch sehr gespannt. Und auch wie der sich im Markt platziert und ob er erfolgreich wird. Denke Hochpreisstrategie dürfte schwierig werden. Vor Jahren gab es doch schonmal einen leistungsfähigen hybriden aus einer Intel Kaby-Lake CPU kombiniert mit einer potenten Vega-GPU und HBM2 Speicher. Das Ding war technisch beeindruckend, hat sich wegen des hohen Preises aber nicht verkauft

OgrEGT

2024-10-31, 08:43:04

Können die Interconnects des IOD so flexibel gestaltet werden dass entweder CCDs oder mehrere IODs verbunden werden können? Gleiches für die RAM Interfaces... flexibel für DDR5 oder GDDR6?

MSABK

2024-10-31, 08:56:22

Für StrixHalo sieht es nach RDNA 3.5 aus oder? Da hätte ich mir Rdna4 gewünscht. Ohne AI Upscaling wird es dieser Chip schwer haben gegen Nvidia.

dildo4u

2024-10-31, 09:12:11

Das Alleinstellungsmerkmal sind die hohen Ram Mengen für Professionelle Arbeit, RDNDA4 hätte der Launch weiter verzögert.

Alle Gamer die nicht aus Geld gemacht sind fahren natürlich deutlich besser eine alte CPU mit einer größeren GPU zu kaufen was hier bestätigt wird.

https://videocardz.com/newz/next-gen-geforce-rtx-50-laptops-to-rely-mainly-on-older-intel-and-amd-cpu-architectures

Zen5 ist komplett nutzlos da die GPU Limitiert wenn die Karten weiterhin unter 200 Watt laufen.

reaperrr

2024-10-31, 09:46:46

Für StrixHalo sieht es nach RDNA 3.5 aus oder? Da hätte ich mir Rdna4 gewünscht. Ohne AI Upscaling wird es dieser Chip schwer haben gegen Nvidia.
Ich tippe, dass es AI-Upscaling grundsätzlich auch auf älteren RDNAs geben wird, bloß langsamer bzw. weniger Performancevorteil ggü. Nativ.

Außerdem ist bei Strix und Halo noch die Frage, ob hierfür eventuell auch die NPU zuhilfegenommen werden kann.

mironicus

2024-10-31, 10:10:50

Wie kann denn Strix Halo mit 40 CU und LPDDRX-Speicher einer Grafikkarte mit GDDR6-Speicher Paroli bieten?

HOT

2024-10-31, 10:17:17

FSR4 soll ab RDNA3 nutzbar sein, die haben auch genug KI-Leistung dafür, RDNA2 jedoch nicht.

robbitop

2024-10-31, 10:30:16

Wie kann denn Strix Halo mit 40 CU und LPDDRX-Speicher einer Grafikkarte mit GDDR6-Speicher Paroli bieten?

256 bit Interface und 32 MiB Infinity Cache sorgen dafür dass die Bandbreite kein Flaschenhals ist.

mironicus

2024-10-31, 10:36:46

Würde sich Strix Halo gut für KI-Berechnungen eignen und großen Language-Modellen?

robbitop

2024-10-31, 10:44:12

LLMs laufen (zumindest die großen) alle in der Cloud. Da brauchst du eine zweistellige Anzahl an H100 Karten. Ganz kleine LLMs laufen auf dem PC aber die sind nicht soo toll.
Die Anwendungen die auf der lokalen NPU laufen wurden ja zum QCom Launch beworben.

fondness

2024-10-31, 10:52:05

9800X3D Preis angeblich $479. $30 mehr als der 7800X3D beim Launch.
https://videocardz.com/newz/amd-ryzen-7-9800x3d-reportedly-priced-at-479-30-more-than-7800x3d-at-launch

fondness

2024-10-31, 10:53:39

Erstes Strix Handheld:
https://videocardz.com/pixel/onexfly-f1-pro-gaming-handheld-announced-ryzen-ai-hx-370-and-144hz-oled-screen

mironicus

2024-10-31, 11:24:21

Nightspider

2024-10-31, 15:43:37

Da wir jetzt die offizielle Bestätigung haben, dass der V-Cache unter den Kernen liegt können wir jetzt weiter über den 9900X3D und 9950X3D spekulieren. :)

Ich bleibe mal bei meiner Theorie das man beide Chiplets über ein größeres V-Cache Chiplet verbindet. :biggrin:

fondness

2024-10-31, 16:12:21

Offiziell?

Nightspider

2024-10-31, 16:12:38

Guten Morgen, ja.

fondness

2024-10-31, 16:12:57

Wo?

/Edit: LOL, gar nicht gesehen :D
https://www.computerbase.de/news/prozessoren/zen-5-amd-stellt-den-ryzen-7-9800x3d-mit-104-mb-cache-offiziell-vor.90145/

Du hättest aber auch einen Link posten können ;)

Nightspider

2024-10-31, 16:15:50

https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13640707#post13640707

Sieht man im Video.

This revolutionary change in placement allows for extreme overclocking of the processor. It's the first X3D processor to be fully unlocked, empowering enthusiasts and gamers to push its performance to new limits.

Geht über (unter?) die gesamte Fläche.

https://i.ibb.co/Z14fmqk/V-Cache-Gen2.png

fondness

2024-10-31, 16:26:28

Geht über (unter?) die gesamte Fläche.

Muss es auch, weil man die Pads durchleiten muss.

Mich wundert der relativ humane Takt von 5.2Ghz (bzw. 5.3 Ghz mit PBO). Da will man sich wohl noch etwas Spielraum für die 12 und 16 Kerner lassen.

Nightspider

2024-10-31, 16:33:48

Was wir jetzt haben:

+höhere mechanische Stabilität
+gleicher Wärmeübergang wie bei den normalen Chiplets
+einfacheres Packaging wegen 2 Silizium-Chips anstelle von (5?)
+einfachere Möglichkeit 2 Zen5 Chiplets auf einen doppelt so großen V-Cache Chip zu setzen
+einfachere Realisierung von mehreren Cache Layern übereinander

-höhere Latenzen zu den äußeren L3 Zellen, da sie weiter entfernt sind als das mittige V-Cache der 1. Generation ?

Was habe ich vergessen?

Sind die Datenverbindungen jetzt breit verstreut über die gesamte Fläche?

Sieht aus als wären die äußeren ~10-15% auf der linken und rechten Seite ohne Cache Area.

Mich wundert der relativ humane Takt von 5.2Ghz (bzw. 5.3 Ghz mit PBO). Da will man sich wohl noch etwas Spielraum für die 12 und 16 Kerner lassen.

Ja und nein. Man braucht nicht mehr um alle Gaming Tests zu gewinnen und der DIY Markt liebt OC Spielraum und offenen Multiplikator.
Die golden samples kommen dann auf die 12 und 16C Modelle.

Würde mich auch nicht wundern wenn die Entscheidung für den offenen Multiplikator getroffen wurde, nach den schlechten Reviews von 9700X und Co.

Gipsel

2024-10-31, 16:36:50

Geht über (unter?) die gesamte Fläche.
https://i.ibb.co/Z14fmqk/V-Cache-Gen2.pngMuss es auch, weil man die Pads durchleiten muss.Die im Video benutzten Renderbildchen würde ich nicht für voll nehmen. Die gezeigten Strukturen auf den Chips sind falsch, genau so wenig hat der Cache-Die Pins. ;)
Im Prinzip kann der Cache-Die kleiner als der Top-Die sein, was aus Kostensicht deutlich zu präferieren ist. Mit dem entsprechenden Packaging-Verfahren ist es möglich, das Top-Die außen direkt an den üblichen Positionen der C4-Bumps mit den Kontakten im Substrat zu verbinden und nur in der Mitte durch das Cache-Die zu gehen (was ja super dünn ist, vermutlich <50µm).

Nightspider

2024-10-31, 16:41:38

Schon klar das dort alles simplifiziert ist.
Aber das beide Chips die gleichen Abmaße haben, würde ich jetzt auch für die Realität übertragen.
Das diese "Pins" die TSVs darstellen sollen ist klar.

Gipsel

2024-10-31, 17:04:24

Schon klar das dort alles simplifiziert ist.
Aber das beide Chips die gleichen Abmaße haben, würde ich jetzt auch für die Realität übertragen.Ohne weitere Informationen würde ich das nicht tun. Denn auch der gröbere Prozeß für die Cache-Dies ist nicht umsonst. Und da halbleere-Dies (die also doppelt so groß sind wie für 64MB benötigt) zu benutzen, ist eine arge Geldverschwendung, wenn man das auch anders hinbekommt. Falls AMD zusammen mit TSMC (oder welches Packaging-Haus da vielleicht noch kollaboriert hat) also die Packaging-Fehlerrate klein genug bekommen hat, könnte AMD durchaus auch den größeren CCD auf einem halb so großen Cache-Die stacken. Ist ja im Prinzip grob die gleiche Technik wie bei elevated Fan-Out-Bridges (oder InFO-LSI, wie TSMC das nennt), nur das man damit nicht 2 Dies mit einem dritten (kleineren) untendrunter verbindet, sondern man hat nur den kleinen Chip unter einem einzigen größeren. Also technisch machbar ist das schon.

Zossel

2024-10-31, 17:32:59

Ohne weitere Informationen würde ich das nicht tun. Denn auch der gröbere Prozeß für die Cache-Dies ist nicht umsonst. Und da halbleere-Dies (die also doppelt so groß sind wie für 64MB benötigt) zu benutzen, ist eine arge Geldverschwendung, wenn man das auch anders hinbekommt. Falls AMD zusammen mit TSMC (oder welches Packaging-Haus da vielleicht noch kollaboriert hat) also die Packaging-Fehlerrate klein genug bekommen hat, könnte AMD durchaus auch den größeren CCD auf einem halb so großen Cache-Die stacken. Ist ja im Prinzip grob die gleiche Technik wie bei elevated Fan-Out-Bridges (oder InFO-LSI, wie TSMC das nennt), nur das man damit nicht 2 Dies mit einem dritten (kleineren) untendrunter verbindet, sondern man hat nur den kleinen Chip unter einem einzigen größeren. Also technisch machbar ist das schon.

Welchen Pitch haben die CU-Pillars mittig rechts auf dem Bild?

https://images.anandtech.com/doci/17054/AMD%20ACP%20Press%20Deck_23.jpg

Und die µBumps sind die "kaltgeschweissten" Kupferoberflächen mit irgendwas <=9µ Pitch?

Gipsel

2024-10-31, 18:16:01

Welchen Pitch haben die CU-Pillars mittig rechts auf dem Bild?Auf einer TSMC-Präsentation vor ein paar Jahren standen da glaube ich 90µm als Minimum dran. Auf jeden Fall können die enger gesetzt werden (mindestens genau so eng) wie die typischen Lötstellen an den Dies (das waren ~120-130µm, als ich das letzte Mal gecheckt habe, könnte man eigentlich bei Zen5 mal nachzählen, da gibt es Bilder von Fritchens Fritz). Und im Übrigens ist das auch nicht unbedingt maßstabsgerecht, da man das Bottom-Die vermutlich auf 40µm oder so abdünnt (so hoch sind schon locker die normalen C4-Bumps).
Und die µBumps sind die "kaltgeschweissten" Kupferoberflächen mit irgendwas <=9µ Pitch?Nein, µBumps werden schon noch gelötet. Das sind z.B. die 45µm Pitch Kontakte bei HBM oder die 36µm bei Foveros. Die kaltgeschweißten 9µm Kontakte (im Labor sind die schon bei <5µm) werden über Direct Bonding Pads realisiert, da wird also nicht gelötet wie bei (µ)Bumps.

Edit:
Um das klar zu sagen: Ich weiß nicht, was AMD beim 9800X3D benutzt. Aber ich würde mich im Moment noch nicht festlegen wollen, daß AMD einfach mal so halbvolle Cache-Dies mit der doppelten Fläche produziert, die für 64MB L3 nötig sind und nicht lieber ein wenig mehr Hirnschmalz ins Packaging steckt und wieder mit <=40mm² Cache-Dies daherkommt.
Hier sieht man übrigens einen Zen5-CCD von unten (mit erkennbaren Positionen für die Lötkontakte):
https://live.staticflickr.com/65535/54046497786_ef9c8617a4.jpg (https://www.flickr.com/photos/130561288@N04/54046497786/in/photostream/lightbox/)
Der oberste Metalllayer, den man da sieht, kann man z.B. für die X3D so neu auflegen (das ist billig, weil der so grob ist), so daß z.B. nur der innere Teil angepaßt wird, um den VCache zu kontaktieren (statt Alles, um das für einen aktiven Cache-Interposer-Die fit zu machen), der äußere Teil bleibt dagegen gleich.

Edit2:
GamersNexus sagt, der untenliegende VCache-Die ist abgedünnt und quasi ein aktiver Interposer mit der gleichen Größe wie der CCD.

Tesseract

2024-10-31, 21:11:46

im GN video gibt es mehrere interessante infos, u.a.
- das wärmeisolierende strukturelle silizium neben/auf dem cache war der grund warum X3D bisher takt bzw. voltagebeschnitten war.
- cache unten wollte man schon länger machen, war aber aus architekturgründen erst mit zen 5 möglich

=Floi=

2024-10-31, 21:15:59

und das geht von der geschwindingkeit so in ordnung?

robbitop

2024-10-31, 21:24:00

Edit2:
GamersNexus sagt, der untenliegende VCache-Die ist abgedünnt und quasi ein aktiver Interposer mit der gleichen Größe wie der CCD.
Wenn es flächenunkritisch ist hat man ggf einen „alten“ deutlich billigeren Prozess nehmen können? Sowas wie 14/16 nm? Dann sind die 70 mm2 weniger schlimm aus Kostensicht.

fondness

2024-10-31, 21:29:45

Darüber würde ich mir keine Sorgen machen. Man musste vorher auch das Cache die, links und rechts ein filler die und dann noch ein die zur Isolation und Stabilität ober drauf packen. Das war wesentlich aufwendigeres packaging als einfach nur ein Base Die unten drunter. Dass das Die größer wird war für mich klar, wie gesagt man muss die pads durchleiten. Deshalb ist ein filler die unten auch nicht ausreichend und ein stufiges die von unter dürfte problematisch sein aus Stabilitätsgründen und würde auch wieder das Substrat deutlich komplexer machen.