Zen 5 (3/4 nm, 2024)

[Gipsel]

Darüber würde ich mir keine Sorgen machen. Man musste vorher auch das Cache die, links und rechts ein filler die und dann noch ein die zur Isolation und Stabilität ober drauf packen.Leeres Silizium ist im Vergleich spottbillig.
Und was Größeres als 6/7nm wird man für den Cache-Die nicht nehmen können, wenn man keine Erhöhung der Latenz hinnehmen will.

[iamthebear]

Ich denke dass der 9800X3D in erster Linie ein Testlauf ist und wenn es thermisch keine nennenswerten Nachteile mehr gibt und ab Zen6 bzw. 3nm wird der gesamte L3 in den Cache Die wandern. Da kann man dann auch je nach Segment die Speichermenge gut steuern: 128MB für Gaming, 64MB für die Universalvarianten und 32MB für die Bürorechner und Server.

[amdfanuwe]

Nicht nur der komplette Level 3, auch noch der I/O Teil. Eventuell sogar L2?
Jedenfalls ist AMD wieder einen Schritt weiter und es eröffnen sich neue Wege einen Chip zusammen zu bauen.

[Nightspider]

Im GN wurde übrigens auch nochmal bestätigt das Top und Bottom Chip die gleichen Maße habe.

Man wollte schon 2019, also vor 5 Jahren, den V-Cache drunter haben aber hat es aus verschiedenen Gründen damals noch nicht geschafft.
Man hat jetzt also viele Jahre daraufhingearbeitet.

Jetzt wo diese Hürde genommen ist wird es natürlich immer wahrscheinlicher das bei Zen6 der L3 Cache komplett aus dem CCD verschwindet.

[latiose88]

das heißt also AMD hat es geschafft,das die Latenz so gering wie möglich bleiben wird.Und beim IO Die dennoch keine Nachteile haben wird.Es wird spannend weil ohne L3 werden die Chiplets sehr klein werden.Und wenn AMD das richtig macht,wird man immer weniger vom L3 Abhängig sein,weshalb dieser dann kleiner werden kann,weil weniger L3 Cache gebraucht wird.
Wie das AMD schaffen wird,kann ich jedoch nicht sagen,aber das wäre eine sinnvolle Erklärung,nicht wahr?

[fondness]

Leeres Silizium ist im Vergleich spottbillig.
Und was Größeres als 6/7nm wird man für den Cache-Die nicht nehmen können, wenn man keine Erhöhung der Latenz hinnehmen will.

Klar, aber das Packaging war trotzdem aufwendiger.

[fondness]

Strix NPU scheint der von Lunar überlegen
https://wccftech.com/amd-crushes-intel-lunar-lake-by-ai-llm-ryzen-ai-showcases-npu-igpu-bruteness/

[MSABK]

Ich sehe bis heute keinen Nutzen diesee NPU.

[dildo4u]

Kein Bench nutzt dort die NPU ich finde die CPU Werte schwach vs Lunar Lake.
In anderen CPU Benchmarks schafft Strix schon mal 50%.

[fondness]

Angeblich erstes echtes Render von Strix HALO:
Ich würde das GPU- bzw. I/O-Die auf grob 350mm² schätzen.

https://i.postimg.cc/d3TzcvjY/AMD-RYZEN-AI-MAX-300-STRIX-HALO-2000x1040.jpg (https://postimg.cc/V0m7XxhG)

https://videocardz.com/newz/amd-ryzen-ai-300-max-pro-strix-halo-apu-render-leaked-up-to-16-zen5-cores-and-40-rdna3-5-compute-units

[fondness]

Mich wundert der relativ humane Takt von 5.2Ghz (bzw. 5.3 Ghz mit PBO). Da will man sich wohl noch etwas Spielraum für die 12 und 16 Kerner lassen.

Damit eröffnet sich im übrigen auch eine weitere Möglichkeit was dieser ominöse X3D-Turbo-Mode ist. Womöglich einfach etwas, dass den vollen Takt freigibt. ;)

[fondness]

https://i.postimg.cc/Y0TBvRxQ/Screenshot-2024-11-01-103754.png (https://postimg.cc/tndMfhwg)

https://www.amd.com/en/products/processors/technologies/3d-v-cache.html

[Gipsel]

https://i.postimg.cc/Y0TBvRxQ/Screenshot-2024-11-01-103754.png (https://postimg.cc/tndMfhwg)

https://www.amd.com/en/products/processors/technologies/3d-v-cache.htmlDa sieht man mal wieder, wie wenig man auf solche Darstellungen geben kann. Zu den Symbolbildchen für die Kerne kommt dort hinzu, daß die TSVs gerade nicht im Top-Die sind wie im Bild dargestellt, sondern im Bottom-Die (hier also der Cache, bei Zen4 war es das CCD).
Dies sind Gründe, warum ich diesen Bildern nicht über den Weg traue.

Edit:
Die Zahlenangaben im Bild oben beziehen sich übrigens auf den VCache im Allgemeinen (gelten auch schon für 1st Gen).

[dildo4u]

Er meint auch die ersten Halo Geräte werden als Workstation vermarktet und die 5060 wird vermutlich genau so schnell sein.

pZjqzQVc-So

[basix]

Ich denke dass der 9800X3D in erster Linie ein Testlauf ist und wenn es thermisch keine nennenswerten Nachteile mehr gibt und ab Zen6 bzw. 3nm wird der gesamte L3 in den Cache Die wandern. Da kann man dann auch je nach Segment die Speichermenge gut steuern: 128MB für Gaming, 64MB für die Universalvarianten und 32MB für die Bürorechner und Server.
Nicht nur der komplette Level 3, auch noch der I/O Teil. Eventuell sogar L2?
Jedenfalls ist AMD wieder einen Schritt weiter und es eröffnen sich neue Wege einen Chip zusammen zu bauen.

Ich denke auch, dass dies ein Testlauf ist für die nächsten Zen-Iterationen. Oder besser gesagt auch einfach ein nächster Schritt in der langfristigen CPU-Entwicklung. Ich vermute, man wird irgendwann den gesamten L3-Cache und das IFOP-I/O-Zeugs in ein Base-Die packen und es bleiben noch Cores bis und mit L2-Cache auf dem Top-Die.

- Top-Die = Cores + L2$ (alle privaten Core-Strukturen), most advanced node ("N")
- Sandwich-Die (optional): V-Cache, N-1/2 Node
- Base-Die = L3-Cache & I/O (Anbindung ans IOD) & Deep Trench Capacitors (Power Decoupling), N-1/2 Node

Von der Die-Size her kann man das dann auch mit Wafer-to-Wafer Bonding realisieren (alle Die haben die selbe Fläche), was den Herstellungsprozess vereinfacht und günstiger macht.

[robbitop]

Bei Zen 6 soll es ja weiterhin 2,5D sein für IOD/CCD. Aber mit INFO-R verbunden und damit näher zusammen. So wie N31/32.

[basix]

Strix NPU scheint der von Lunar überlegen
https://wccftech.com/amd-crushes-intel-lunar-lake-by-ai-llm-ryzen-ai-showcases-npu-igpu-bruteness/

Ich sehe da nur CPU vs. CPU und iGPU vs. iGPU.

Bei Zen 6 soll es ja weiterhin 2,5D sein für IOD/CCD. Aber mit INFO-R verbunden und damit näher zusammen. So wie N31/32.
Ich erwarte auch nicht, dass Zen 6 schon mit "vollem" 3D-Stacking kommen wird. Evtl. was für Zen 7.

Man sieht generell bei AMDs CPUs gut den Step-by-Step Approach.
- Zen 1 = Chiplets
- Zen 2 = CCD & IOD
- Zen 3 = 8C CCX, 1. Generation V-Cache
- Zen 4 = Neue Plattform, kleine "c" Cores
- Zen 5 = 16C CCX, 2. Generation V-Cache

Speku:
- Zen 6 = InFO-R, 32C CCX
- Zen 7 = Disaggregated L3$ & IFOP (Base-Die)

[HOT]

Nope, unwahrscheinlich. Es waren bisher immer 2 Generationen und das hat eben auch viel mit Kosten und Kapazität zu tun. Ich würd eher Zen6 und 7 mit 2,5D-Stacking und gleichem IOD erwarten und erst dann ab Zen8 ein volles 3D-Stacking. Dann gibts ja auch DDR6 und ne komplett neue Plattform.

[w0mbat]

Der cache unten ist schon ein zielicher Unterschied, bis auf die Hitze ist es in allen anderen Aspekten komplizierter. Ich denke, AMD testet hier. Zen 5 X3D soll ja auch nicht als EPYC kommen.

[Nightspider]

Das stimmt nicht. Das Packaging ist auch einfacher und es ermöglicht eben ganz neue Möglichkeiten.

[basix]

Nope, unwahrscheinlich. Es waren bisher immer 2 Generationen und das hat eben auch viel mit Kosten und Kapazität zu tun. Ich würd eher Zen6 und 7 mit 2,5D-Stacking und gleichem IOD erwarten und erst dann ab Zen8 ein volles 3D-Stacking. Dann gibts ja auch DDR6 und ne komplett neue Plattform.

Auch Zen 7 würde nach meiner Idee 2.5D Stacking via InFO-R nutzen. Selbes IOD wie bei Zen 6. Man stacked "nur" L3-Cache und I/O in Richtung IOD, nicht alles miteinander. Aus meiner Sicht wird es aus skalierbarkeits Gründen wenig Sinn machen, die Cores aufs IOD zu stapeln. Das kann man vielleicht bei einem Mobile-SoC irgendwann mal machen (Platz und Energieeffizienz, limitierte Anzahl Cores) oder bei HPC-Dingern wie MI300A/C aber sicher nicht bei Desktop und 0815 Server-CPUs. Das dort bei 2.5D zu belassen scheint mir viel sinnvoller. Den Last Level Cache kann man aber wie AMD jetzt zeigt unter das Die mit den Cores packen. Jetzt bei diesem Cache-Die noch das IO/IFOP-Zeugs für die Anbindung ans IOD reinbringen und fertig wäre meine Idee für Zen 7.

[w0mbat]

Wenn man schon echtes 3D stacking nutzt (was Zen 5 X3D ja ist), dann macht es sehr viel Sinn da auch mehr als nur cache reinzupacken. Sonst ist der Aufwand mMn für den Gewinn (bessere Kühlung) nicht gerechtfertigt.

[amdfanuwe]

Speku:
- Zen 6 = InFO-R, 32C CCX
- Zen 7 = Disaggregated L3$ & IFOP (Base-Die)
InFo-R - wozu? Mit GMI3 haben sie die Chiplet Anbindung auf bis zu 36Gbps erhöht.
32C CCX - Wie groß soll der werden?
Die ZEN5c 16C CCDs sind ja schon trotz 3nm wesentlich größer als die normalen ZEN5 8C CCDs.

Ich denke da eher folgendes:
ZEN6 8C CCD wie gehabt für standard und günstig.
16C CCX mit Disaggregated L3$ & IFOP (Base-Die) um nicht zu groß zu werden.
8C CCD + Base Die als V-Cache.
32C Dense CCX 2nm, gar auf gleichem Base-Die wie 16C?
Dürfte von der Größe nicht passen. Aber muss das Base Die >= dem stacked Die sein?
Könnte mir auch vorstellen, das 2 * 16C Dense Chiplet auf einem Base Die gestapelt werden wegen besserer Ausbeute und Verwendung von kleineren Dense Kernen im Siena Nachfolger.

64MB L3 Cache im Base Die würde die Cache Anforderungen für alle 3 Varianten erfüllen.

Die große Frage sind eigentlich die Kosten.
Monolithische APUs oder mit getackten CPU/GPU Die. Die günstigere Variante gewinnt.

[amdfanuwe]

Das stimmt nicht. Das Packaging ist auch einfacher und es ermöglicht eben ganz neue Möglichkeiten.
Seh ich auch so. Vor allem braucht der Compute Chip keine TSV mehr, was die Produktion günstiger und einfacher macht für non-X3D CPUs.
Den erhöhten Aufwand und dementsprechende Kosten für X3D CPUs kann man gut auf das Produkt umlegen.

[basix]

InFo-R - wozu? Mit GMI3 haben sie die Chiplet Anbindung auf bis zu 36Gbps erhöht.
32C CCX - Wie groß soll der werden?
Die ZEN5c 16C CCDs sind ja schon trotz 3nm wesentlich größer als die normalen ZEN5 8C CCDs.

Ich denke da eher folgendes:
ZEN6 8C CCD wie gehabt für standard und günstig.
16C CCX mit Disaggregated L3$ & IFOP (Base-Die) um nicht zu groß zu werden.
8C CCD + Base Die als V-Cache.
32C Dense CCX 2nm, gar auf gleichem Base-Die wie 16C?
Dürfte von der Größe nicht passen. Aber muss das Base Die >= dem stacked Die sein?
Könnte mir auch vorstellen, das 2 * 16C Dense Chiplet auf einem Base Die gestapelt werden wegen besserer Ausbeute und Verwendung von kleineren Dense Kernen im Siena Nachfolger.

64MB L3 Cache im Base Die würde die Cache Anforderungen für alle 3 Varianten erfüllen.

Die große Frage sind eigentlich die Kosten.
Monolithische APUs oder mit getackten CPU/GPU Die. Die günstigere Variante gewinnt.

Gibt mehrere Leaks, welche 32C bei Zen 6 versprechen:
https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/61986-bis-zu-32-kerne-pro-ccd-informationen-zu-zen-5-und-zen-6.html
https://wccftech.com/amd-zen-6-three-ccd-configurations-8-16-32-cores-zen-5c-16-cores-single-ccx/

Und wie gross das werden wird? Grösser als heute. Aber 32C CCDs sind TSMC N2 Data Center Produkte, das ist hinsichtlich Marge ein anderes Thema. Bei Consumer-Plattformen wird man das nicht sehen, genau so wie das 16C Zen 5c CCD. Zudem sooo extrem fett werden die Die auch nicht werden. Das wären 64MByte L3 und 32C (2MByte L3 pro Core wie bei Zen 4c/5c). Ersteres ist in N4 bereits nur ~30mm2 gross und die Cores werden von N4 -> N2 sowie vermutlich "c" Designansatz deutlich kleiner werden.

Ich kann auch anders rum fragen: Wieso 8C/16C/32C anders aufbauen? Das macht es viel komplexer in der Entwicklung. Du musst den Core ganz anders routen und layouten, wenn du solch ein Stacking anwenden willst. Doppelter Aufwand. Entweder man geht mit allen CCD auf Stacking oder mit gar keinem. Und hier wäre das 8C CCD dann irgendwann mal zu klein, um die Wärme gut abführen zu können. Die Idee, beim 8C Die immer 64MByte zu stacken halte ich zwar für schön für den Consumer, aus wirtschaftlicher Sicht aber eher nicht. Die Dinger werden auch in Server-CPUs verbaut, wo man nicht überall so viel Cache benötigt.

Deswegen denke ich, dass man bei Zen 6 noch monolithisch bleiben wird. Neue Plattform bei Server, PCIe 6, vermutlich InFO-R usw. sind schon genug für eine neue Generation. AMD ist kein so grosses R&D Schwergewicht wie Intel.

Zum Thema InFO-R: Energieverbrauch und Bandbreite. Beides profitiert von InFO-R. Man muss immer bedenken, das Zen ein Server-First Design ist. Ich vermute, dass durch die breitere Auslegung auch die Latenzen profitieren werden, da man mehr parallele Channels gleichzeitig bedienen kann.

[amdfanuwe]

Die Idee, beim 8C Die immer 64MByte zu stacken halte ich zwar für schön für den Consumer, aus wirtschaftlicher Sicht aber eher nicht.
Da hast du meinen Post nicht verstanden.
Wieso sollte das 8 Core Die immer gestacked werden?
Ich schrieb von einem herkömmlichen CCD wie bisher auch.

[fondness]

ASUS WRX90 motherboard manual hints at 3D V-Cache for Threadripper CPUs
https://videocardz.com/newz/asus-wrx90-motherboard-manual-hints-at-3d-v-cache-for-threadripper-cpus

[MSABK]

Interessanter Kommentar auf anandtech:

I watched the Chips and Cheese video where they interview the AMD chief architect. I find it really interesting and smart that Zen 5 is basically a wider "reset" of Zen. Now they will begin to integrate some of the smarter features of Zen 2-4 into Zen 6 and beyond. They really seem to have their house in order.

https://forums.anandtech.com/threads/zen-5-speculation-epyc-turin-and-strix-point-granite-ridge-ryzen-9000.2607350/page-869#posts

[Lehdro]

Interessanter Kommentar auf anandtech:

I watched the Chips and Cheese video where they interview the AMD chief architect. I find it really interesting and smart that Zen 5 is basically a wider "reset" of Zen. Now they will begin to integrate some of the smarter features of Zen 2-4 into Zen 6 and beyond. They really seem to have their house in order.

https://forums.anandtech.com/threads/zen-5-speculation-epyc-turin-and-strix-point-granite-ridge-ryzen-9000.2607350/page-869#posts
Das ist doch keine neue Information, Zen 5 ist "clean house" und sehr breit aufgebaut um für die folgenden Generationen alles vorzubereiten. Das hat man auch öffentlich auf dem AMD Tech Day (15.07.2024) so dargestellt.
Zen 5 represents a huge leap forward. It’s going to be a pedestal that we’re going to build upon the next several generations.
Artikel gab es darüber genug: (1 (https://www.club386.com/amd-zen-5-architecture-explained-everything-you-need-to-know/), 2 (https://www.pcgamer.com/hardware/processors/amd-zen-5-architecture-a-ground-up-redesign-that-lays-the-foundation-for-future-ryzen-cpu-architectures/), 3 (https://uk.news.yahoo.com/amd-zen-5-architecture-ground-130153689.html?guccounter=1), 4 (GN Video), 5 (Computerbase) (https://www.youtube.com/watch?v=vNlPnruLfjM))
Das war auch der Grund warum die Ingenieure von AMD so begeistert von Zen 5 waren. Für die ist das nämlich echt ein Big Deal.

[The_Invisible]

Na hoffentlich kommt zen5 noch für Sockel am5 ;-)

[robbitop]

Zen 6 meinst du?

[Platos]

Na hoffentlich kommt zen5 noch für Sockel am5 ;-)

Für mich ist da wichtiger, dass AMD endlich den Niedriglastverbrauch in den Griff kriegt und hier auf Intels Niveau aufschliesst. Dann wäre AMD endlich mal in allen Disziplinen Energieeffizienter (bzw. mindestens gleichauf).

So hat man immer "Energieeffizienter unter Last...aber bei Niedriglast deutlich schlechter".

Das ist doch keine neue Information, Zen 5 ist "clean house" und sehr breit aufgebaut um für die folgenden Generationen alles vorzubereiten. Das hat man auch öffentlich auf dem AMD Tech Day (15.07.2024) so dargestellt.

Es mag ja auch noch Leute geben, die nicht immer alles mitbekommen und das exakte Datum der News auch noch nennen können :D

[rentex]

@Platos +1 IDLE auf Intel Niveau und ZEN6 wäre die perfekte Desktop CPU Serie.

[fondness]

Für mich ist da wichtiger, dass AMD endlich den Niedriglastverbrauch in den Griff kriegt und hier auf Intels Niveau aufschliesst. Dann wäre AMD endlich mal in allen Disziplinen Energieeffizienter (bzw. mindestens gleichauf).

So hat man immer "Energieeffizienter unter Last...aber bei Niedriglast deutlich schlechter".


Lol, die sind doch schon lange dort bzw sogar besser. Nur halt nicht mit den Desktop Chiplet Designs.

Im Notebook sind übrigens selbst die Chiplet Designs wesentlich Energieeffizienter im Idle. ;-) Die APUs sind natürlich nochmal besser.

[Platos]

Hier im Forum gehts meistens um Desktop-CPUs. Die waren natürlich auch gemeint...

Abgesehen davon: Ich habe nie von Idle gesprochen, ich habe von Niedriglast gesprochen.

@Platos +1 IDLE auf Intel Niveau und ZEN6 wäre die perfekte Desktop CPU Serie.

Sehe ich auch so ähnlich. Also dann vlt. noch gleiches P/L bei Multicore (Intel ist da noch etwas besser wegen den vielen E-Cores). Und evtl. bei den grossen 2x einen X3D cache, damits nicht so ein halber Krüppel ist.

Ich kann die AMD Desktop-CPUs deshalb einfach bisher nicht gebrauchen deswegen. Bin oft im Niedriglastbereich. Und bei den Laptops hat es leider viel zu wenig Auswahl (bei mir läufts meistens drauf raus, dass nach dem Filtern nur Intel übrig bleibt).

[fondness]

AMD bringt zum Launch des 9800X3D einen eigenen Desktop-PC raus: :D

https://i.postimg.cc/8PsBF7vT/AMD-DESKTOP-9800-X3-D-2000x1040.jpg (https://postimg.cc/dLPTptnf)

https://videocardz.com/newz/amd-launches-its-own-ryzen-7-9800x3d-desktop-pc-in-china-geforce-rtx-40-options-included

Zumindest vorerst wohl China only.

[fondness]

Handhelds stehen wohl vor der Tür.

AMD HX 370 APU handheld runs ‘Black Myth: Wukong’ at 15W TDP averaging 58 FPS with 1080p low settings
https://videocardz.com/pixel/amd-hx-370-apu-handheld-runs-black-myth-wukong-at-15w-tdp-averaging-58-fps-with-1080p-low-settings

[Nightspider]

Wenn man schon echtes 3D stacking nutzt (was Zen 5 X3D ja ist), dann macht es sehr viel Sinn da auch mehr als nur cache reinzupacken. Sonst ist der Aufwand mMn für den Gewinn (bessere Kühlung) nicht gerechtfertigt.

Hast du die letzten 3 Jahre hinterm Mond gelebt?

Die X3D sind die schnellsten und effizientesten Gaming CPUs weit und breit und sind extrem beliebt und weisen dementsprechend auch extrem gute Verkaufszahlen auf.

Die bisherigen X3D CPUs haben schon einen Fortschritt vorweisen können, wie 1-2 bessere FullNode Sprünge.

Und AMD steigert damit den Gewinn pro CPU.

[robbitop]

Handhelds stehen wohl vor der Tür.

AMD HX 370 APU handheld runs ‘Black Myth: Wukong’ at 15W TDP averaging 58 FPS with 1080p low settings
https://videocardz.com/pixel/amd-hx-370-apu-handheld-runs-black-myth-wukong-at-15w-tdp-averaging-58-fps-with-1080p-low-settings

Thephawx hat erste Messungen mit dem GPD Duo mit dem HX370 gemacht. Sehr durchwachsen vs Hawk Point bei kleinen TDPs. In manchen Spielen ein gutes Stück schneller und in manchen ist der Fortschritt sehr klein.
https://www.youtube.com/watch?v=4ia57719uY4

Mir ist ausgehend vom Steam Deck SoC (der wurde hier nicht getestet) der low TDP Fortschritt pro Generation irgendwie zu klein. Hoffe, da kommt dann irgedwann noch mehr.

[w0mbat]

Hast du die letzten 3 Jahre hinterm Mond gelebt?

Die X3D sind die schnellsten und effizientesten Gaming CPUs weit und breit und sind extrem beliebt und weisen dementsprechend auch extrem gute Verkaufszahlen auf.

Die bisherigen X3D CPUs haben schon einen Fortschritt vorweisen können, wie 1-2 bessere FullNode Sprünge.

Und AMD steigert damit den Gewinn pro CPU.
Außer AMD konnte auf WoW SoIC wechseln ist cache unter dem CCD deutlich teuer als cache über dem CCD. Wie AMD hier den Gewinn steigern soll musst du mir erklären :tongue:

[fondness]

Außer AMD konnte auf WoW SoIC wechseln ist cache unter dem CCD deutlich teuer als cache über dem CCD. Wie AMD hier den Gewinn steigern soll musst du mir erklären :tongue:

Lol, AMD macht mit dem 9800X3D mit Sicherheit mehr Gewinn als zb mit dem 9700X. Und mit beiden wesentlich mehr als Intel ;-). Zumal man darüber streiten kann was wesentlich teurer ist.

[fondness]

Thephawx hat erste Messungen mit dem GPD Duo mit dem HX370 gemacht. Sehr durchwachsen vs Hawk Point bei kleinen TDPs. In manchen Spielen ein gutes Stück schneller und in manchen ist der Fortschritt sehr klein.
https://www.youtube.com/watch?v=4ia57719uY4

Mir ist ausgehend vom Steam Deck SoC (der wurde hier nicht getestet) der low TDP Fortschritt pro Generation irgendwie zu klein. Hoffe, da kommt dann irgedwann noch mehr.

Ja, 15W ist sicher nicht viel für einen HX370. Allerdings kann man mit den zunehmend größer werdenden Akkus bei trotzdem nicht mehr Gewicht IMO schon auf 25W gehen. Und damit ist der Fortschritt dann deutlich ;).

ASUS schafft zB 4h Akkulaufzeit mit dem neuen ROG Ally bei 25W. Und vor allem legt ja Hawk vs. dem Steam Deck auch schon was drauf und dann Strix nochmal, das summiert sich.

/Edit: Und so klein ist der Zugewinn bei den von dir verlinken Benches IMO nicht. :)

[reaperrr]

Außer AMD konnte auf WoW SoIC wechseln ist cache unter dem CCD deutlich teuer als cache über dem CCD. Wie AMD hier den Gewinn steigern soll musst du mir erklären :tongue:
Was heißt "deutlich" denn in absoluten Zahlen? 30$ extra für Assembly statt 15$ extra?

AMD verkauft 5000er X3Ds unter 200$/€. Würden sie nicht machen, wenn sie daran nix verdienen würden.

Und so viel teurer wird die Technik vom 9000er V-Cache in absoluten Beträgen nicht sein, sonst würden sie es nicht machen, während sie gleichzeitig wahrscheinlich die nächsten 2 Jahre lang für alle 9000er X3Ds (außer vielleicht einem eventuellem 9600X3D) über 400$ verlangen können, weil weitgehend konkurrenzlos.

[w0mbat]

Lol, AMD macht mit dem 9800X3D mit Sicherheit mehr Gewinn als zb mit dem 9700X. Und mit beiden wesentlich mehr als Intel ;-). Zumal man darüber streiten kann was wesentlich teurer ist.
Es ging um cache oben vs cache unten. Beim cache unten muss man die pwr und data signals für das CCD durch das cache chiplet bringen, was die TSVs und damit auch das SoIC-X aligning deutlich komplexer macht. Das könnte aber durch einen Wechsel von CoW (was bisher benutzt wurde) auf WoW aufgewogen werden.

GamersNexus hat ein Video mit ein paar Statements von AMD, welche auf mehr als zwei Chiplets hindeuten (X3D + CCD + structural silicon), aber so ganz klar ist es immer noch nicht, wie genau der Aufbau von Zen 5 X3D aussieht.

Zen 4 X3D sieht ja so aus:

___________ (structural silicon)
---______--- (filler - X3D - filler)
___________ (CCD)

Insgesamt also 5 chiplets, davon 3 inaktiv. Sind 5 packaging Schritte. Zen 5 X3D sieht entweder so aus:

___________ (CCD)
___________ (X3D)

oder so:

___________ (structural silicon)
___________ (CCD)
___________ (X3D)

Also entweder zwei oder drei chiplets, je nach dem, ob CoW oder WoW genutzt wird.

[robbitop]

Bei 80Wh kann die Laufzeit nur 4h sein wenn Brutto 20W fließen. Da kann der SoC keine 25 W ziehen. Für Display und alle anderen nicht SoC Komponenten wird man irgendwo im Spektrum 5-10W liegen. Also geht das nur wenn der SoC im Durchschnitt nur ~15W zieht. Bei echter Volllast wären mit 25W SoC so 2-2,5h drin. Also Steam Deck Level.

Und klar kostet 50Wh->80Wh der Akku Gewicht. Das hat ASUS beim Design des Ally X Optimierungspotenzial im Chassis / Komponenten gefunden, das zu kompensieren. Aber der Akku wird schwerer.

Valve sagt: Gewicht soll nicht weiter hoch. Akkulaufzeit ist beim OLED Deck akzeptabel wollen aber mehr. Das geht dann nur mit 15W SoC. :) Und bei 15W Maximum sind auch die kumulierten Fortschritte wahrscheinlich noch nicht sooo wahnsinnig groß.

[fondness]

Bei 80Wh kann die Laufzeit nur 4h sein wenn Brutto 20W fließen. Da kann der SoC keine 25 W ziehen. Für Display und alle anderen nicht SoC Komponenten wird man irgendwo im Spektrum 5-10W liegen. Also geht das nur wenn der SoC im Durchschnitt nur ~15W zieht. Bei echter Volllast wären mit 25W SoC so 2-2,5h drin. Also Steam Deck Level.

Und klar kostet 50Wh->80Wh der Akku Gewicht. Das hat ASUS beim Design des Ally X Optimierungspotenzial im Chassis / Komponenten gefunden, das zu kompensieren. Aber der Akku wird schwerer.

Valve sagt: Gewicht soll nicht weiter hoch. Akkulaufzeit ist beim OLED Deck akzeptabel wollen aber mehr. Das geht dann nur mit 15W SoC. :) Und bei 15W Maximum sind auch die kumulierten Fortschritte wahrscheinlich noch nicht sooo wahnsinnig groß.

Bei 15W hat man schon alleine das Problem, dass die nicht GPU und CPU Komponente zu viel davon abzweigen. Da braucht es einen custom SoC.

[fondness]

Es ging um cache oben vs cache unten. Beim cache unten muss man die pwr und data signals für das CCD durch das cache chiplet bringen, was die TSVs und damit auch das SoIC-X aligning deutlich komplexer macht. Das könnte aber durch einen Wechsel von CoW (was bisher benutzt wurde) auf WoW aufgewogen werden.

GamersNexus hat ein Video mit ein paar Statements von AMD, welche auf mehr als zwei Chiplets hindeuten (X3D + CCD + structural silicon), aber so ganz klar ist es immer noch nicht, wie genau der Aufbau von Zen 5 X3D aussieht.

Zen 4 X3D sieht ja so aus:

___________ (structural silicon)
---______--- (filler - X3D - filler)
___________ (CCD)

Insgesamt also 5 chiplets, davon 3 inaktiv. Sind 5 packaging Schritte. Zen 5 X3D sieht entweder so aus:

___________ (CCD)
___________ (X3D)

oder so:

___________ (structural silicon)
___________ (CCD)
___________ (X3D)

Also entweder zwei oder drei chiplets, je nach dem, ob CoW oder WoW genutzt wird.

Eben, da ist also der 9800X3D weniger aufwendig im Packaging wie ich hinten schon angemerkt hatte. Das structural silicon oben macht für mich im übrigen keinen Sinn.

[w0mbat]

Eben, da ist also der 9800X3D weniger aufwendig im Packaging wie ich hinten schon angemerkt hatte. Das structural silicon oben macht für mich im übrigen keinen Sinn.
Wenn es weiterhin CoW ist, muss es ein structural silicon geben, da beide chiplets beim packaging durchs wafer thinning laufen. Dann brauchst du ein structural silicon, sonst kannst du das packaging nicht durchführen.

Wenn es WoW ist, könnte das CCD als stuctural silicon fungieren.

Und das packaging selber kostet nicht so arg viel. Aber pwr+data durchs X3D zu legen ist deutlich komplexer und hat auch andere Nachteile, wie mehr Vdroop, theoretisch höhere Latenzen, etc.

Ich hoffe, wir wissen bald, wie Zen 5 X3D wirklich aufgebaut ist :smile:

[basix]

Außer AMD konnte auf WoW SoIC wechseln ist cache unter dem CCD deutlich teuer als cache über dem CCD. Wie AMD hier den Gewinn steigern soll musst du mir erklären :tongue:

Möglich dass es teurer ist. Muss aber nicht zwingend sein. Das Packaging/Stacking wird auch ohne WoW SoIC vereinfacht und das Cache-Die könnte einfacher gestaltet sein (z.B. weniger Layer). Beides hat Kostenvorteile.

Einfaches Rechenbeispiel (parametric Yield usw. sowie Substrat, Heatspreader etc. ausklammernd):
- N4P kostet 1.4x mehr als N6 und N6 ist gleich teuer wie N7
- 70mm2 N4P / N5
- 120mm2 N6 (IOD)
- 70mm2 N6 (Gen. 3 V-Cache von Zen 5)
- 36mm2 N7 (Gen. 2 V-Cache von Zen 4)

Totale Kosten der Chips:
- Zen 4: 1.00
- Zen 4 V-Cache: 1.16 + Stacking
- Zen 5: 1.00
- Zen 5 V-Cache: 1.32 + Stacking

Mit ein paar leichten Modifikationen wird es bei Zen 4 und Zen 5 gleich teuer:
- N4P = 95% von N5
- N6 V-Cache = 90% von N7
- IOD "abgeschrieben" = 90% von Zen 4
- Generell günstigeres SoIC egalisiert den Rest

Wie man sieht: Es kann weniger Marge für AMD bedeuten. Muss aber nicht.

Aber pwr+data durchs X3D zu legen ist deutlich komplexer und hat auch andere Nachteile, wie mehr Vdroop, theoretisch höhere Latenzen, etc.
Kann auch Vorteile haben. Graphcore verwendet ein Basis-Die mit Deep Trench Capacitors, welche hinsichtlich Vdroop grosse Vorteile bieten.
https://www.semianalysis.com/p/graphcore-announces-worlds-first
The most exciting part of this chip is the 3D packaging. It is what enables the 40% clock speed improvement despite identical architecture and node at the same costs and improved power efficiency. A common issue with leading edge logic is the transient spikes. Smooth power delivery is critical and often the limiting factor preventing higher clock speeds. Graphcore demonstrated that by simply smoothing and improving power delivery, they can gain a huge clock speed increases without decreasing performance per watt.

[fondness]

Wenn es weiterhin CoW ist, muss es ein structural silicon geben, da beide chiplets beim packaging durchs wafer thinning laufen. Dann brauchst du ein structural silicon, sonst kannst du das packaging nicht durchführen.

Wenn es WoW ist, könnte das CCD als stuctural silicon fungieren.

Und das packaging selber kostet nicht so arg viel. Aber pwr+data durchs X3D zu legen ist deutlich komplexer und hat auch andere Nachteile, wie mehr Vdroop, theoretisch höhere Latenzen, etc.

Ich hoffe, wir wissen bald, wie Zen 5 X3D wirklich aufgebaut ist :smile:

Auch den 3D-Cache oben musste man mit Strom versorgen, etc. Also auch da musste man gewisse Leitungen durchrouten. Klar jetzt sind es mehr.

[MSABK]

Bei 15W hat man schon alleine das Problem, dass die nicht GPU und CPU Komponente zu viel davon abzweigen. Da braucht es einen custom SoC.

Am besten ein Custom SoC mit Infinity Cache oder zumindest den Ansatz von Lunar Lake.

[MiamiNice]

Weiß hier schon wer, ob der Delid-Die-Mate für die 9000er 3d Ryzens passt?

[w0mbat]

Auch den 3D-Cache oben musste man mit Strom versorgen, etc. Also auch da musste man gewisse Leitungen durchrouten. Klar jetzt sind es mehr.
Nicht nur mehr, der cache braucht deutlich weniger pwr als die CPU-Kerne. Das ist schon ein großer Unterschied.

Aber wie gesagt, ohne den neuen Prozess genau zu kennen, ist eine Einschätzung schwer.

[davidzo]

Aber ich würde mich im Moment noch nicht festlegen wollen, daß AMD einfach mal so halbvolle Cache-Dies mit der doppelten Fläche produziert, die für 64MB L3 nötig sind und nicht lieber ein wenig mehr Hirnschmalz ins Packaging steckt und wieder mit <=40mm² Cache-Dies daherkommt.

Man kann auch den Cache auf die volle Fläche packen und einfach ein paar layer und Prozesschritte weglassen. Chipfläche und Transistordensity steht immer für den Prozess mit maximaler Layerzahl. Weniger Layer zu verwenden macht den Chip linear günstiger aber verschlechtert die Density. Natürlich sind horizontale Strukturen mit größerer Leitungslänge verbunden und somit potentiell größerer Latenz. Aber wenn man sich anschaut auf welchem geringen Platz die TSVs von zen3 und 4 zusammengequetscht sind, ist das bereits viel horizontaler Leitungsoverhead. Mal sehen ob das der Tradeoff ist dieses mal bei X3D.

Wenn es weiterhin CoW ist, muss es ein structural silicon geben, da beide chiplets beim packaging durchs wafer thinning laufen.
SoiC unterstützt prinzipiell sowohl F2F als auch F2B.

https://www.hardwareluxx.de/images/cdn01/E867E2F9E5D54E5FB18DD1749644D182/img/F729552A0FA348B8A68B61AEF757BAB3/TSMC-Technology-Symposium-Packaging-00009_F729552A0FA348B8A68B61AEF757BAB3.jpg

Das heißt man muss beim CCD nicht unbedingt die Rückseite aufschleifen um an die TSVs zu kommen, sondern AMD kann sie auch durch die RDL metal layer durch ätzen und auffüllen. Das macht imo auch mehr Sinn, weil man ja sonst so etwas wie backside power delivery bräuchte und der CCD bei den X3D CPUs anders herum auf dem package sitzen würde als bei den non-x3d, was sicherlich zu einer Die-Verschiebung gegenüber den normalen CPUs führen würde.

Btw, was mir nicht klar war ist dass bisher bei X3D der Cache auch face down auf dem Package sitzt, das heißt nicht geflipped, bezw. genau so geflipped wie der CCD. Die CU Bond Vias und Bond Pads gehen also durch M13 und den Passivierungslayer und nicht durch M0 was ich bisher dachte. Aber die Folien von AMD sind da eindeutig in der Bezeichnung. Immerhin sieht M13 auch nicht soviel anders aus in der Schemenasicht als M11 von der Density (btw, M11 ist der last layer in dem Bild, es gibt keine M0-M10, aber das kann auch eine vereinfachte Darstellung sein).
https://www.club386.com/wp-content/uploads/2022/03/Milan-X3.png

Der Grund wieso AMD bisher den Cache-DIE auch abgeschliffen hat ist daher eher ein thermisch/mechanischer, nicht weil man damit irgendwie die Kontakte freilegen musste wie beim CCD.

Das heißt AMD hat bei Zen5 einfach den bisherigen Prozess des Cache DIEs auf den CCD angewandt, also die Bond Vias und Bond Pads die in den letzten / top metal layern aufgebracht wurden sind nun im Face layer des CCD und zeigen zum Package. Stattdessen wird das Cache-Die ausgedünnt und dort die CPU pillars drauf gezüchtet.

Es ging um cache oben vs cache unten. Beim cache unten muss man die pwr und data signals für das CCD durch das cache chiplet bringen, was die TSVs und damit auch das SoIC-X aligning deutlich komplexer macht.
Wieso ist das teurer mehr Bondpads zu haben? Die Anzahl von Bondpads spielt bei der Ausrichtung wohl kaum eine Rolle oder? Die Kosten dürften linear mit der Größe des größten DIEs skalieren.
Natürlich brauchen die Bond Vias für Power und Data extra Fläche, aber das wird nicht viel sein und im worstcase könnte man die Fläche unter den Cores auch komplett für großzügige Vias nutzen.

[Nightspider]

Es ging um cache oben vs cache unten.

Du hast von echtem 3D Stacking gesprochen und das gab es schon beim 5800X3D und 7800X3D.

[Lehdro]

Weiß hier schon wer, ob der Delid-Die-Mate für die 9000er 3d Ryzens passt?
Laut den Bildern die im Netz herumgeistern (https://www.techpowerup.com/img/UnNSJqy477WHaGZV.jpg), jap, sollte passen.

[MiamiNice]

Nice, danke Dir. Hatte ich nichts zu gefunden.
Direkt die Vorbestellung zu Ryzen ausgelöst.
https://i.ibb.co/jv3gfdQ/Screenshot-2024-11-04-162843.png (https://ibb.co/jv3gfdQ)
Fehlt nur noch Board + CPU.
Glaub das kaufe ich in dem AMD Laden, machen ja allen so XD

Wenn man von Intel auf AMD wechselt, ist irgendwie alles günstig. Fast wie bei Action XD

[w0mbat]

Der Grund wieso AMD bisher den Cache-DIE auch abgeschliffen hat ist daher eher ein thermisch/mechanischer, nicht weil man damit irgendwie die Kontakte freilegen musste wie beim CCD.
Ja, der Grund ist das bisherige CoW packaging. Hierbei werden die chiplets auf carrier wafer angebracht, die für das alignment beim bonding verwendet werden. Dafür müssen die aber zuerst durchs wafer thinning laufen, sonst geht das mit den carrier wafern nicht. Auf jeden Fall habe ich es so verstanden.

[Der_Korken]

Nice, danke Dir. Hatte ich nichts zu gefunden.
Direkt die Vorbestellung zu Ryzen ausgelöst.
https://i.ibb.co/jv3gfdQ/Screenshot-2024-11-04-162843.png (https://ibb.co/jv3gfdQ)
Fehlt nur noch Board + CPU.
Glaub das kaufe ich in dem AMD Laden, machen ja allen so XD

Wenn man von Intel auf AMD wechselt, ist irgendwie alles günstig. Fast wie bei Action XD

Bist du sicher, dass du nicht wenigstens noch die ersten OC-Ergebnisse abwarten willst, bevor du alles auseinanderrupfst? :freak:

[davidzo]

Ja, der Grund ist das bisherige CoW packaging. Hierbei werden die chiplets auf carrier wafer angebracht, die für das alignment beim bonding verwendet werden. Dafür müssen die aber zuerst durchs wafer thinning laufen, sonst geht das mit den carrier wafern nicht. Auf jeden Fall habe ich es so verstanden.

Danke, du meinst die Cache chiplets, oder? Die CPU Chiplets sind zu dem Zeitpunkt dann noch ein großer Wafer, der zwar auch ausgedünnt ist und vermutlich auf einem übergangsweisen carrier sitzt?

Ich meine so herum macht es Sinn weil es aufgrund des yields auch 5700x3d und 5600x3ds gibt wie weniger Takt schaffen oder Defekte in den Cores haben, aber nicht im Cache.

Wenn der Cache Base-DIE wirklich die gleiche Fläche hat wie der CCD spricht eigentlich nichts gegen Wafer on Wafer bei Zen5. Der yield vom Cache-DIE wird wohl kaum das Problem sein.

[amdfanuwe]

Es müssen beide Chips abgeschliffen werden um insgesamt nicht höher zu werden als ein einzelner Chip, darf ja nicht höher werden als ein normaler 7800er CCD.
Die Technik dürfte die gleiche sein wie beim MI300, lediglich kommen jetzt noch die TSV für die Cache Anbindung hinzu.
Der ZEN5 Chip dürfte relativ günstiger sein als der ZEN4, da der ZEN5 Chip keine TSV braucht was zu besserem Yield führt und weniger aufwändig ist.
SoC vs WoW hab ich irgendwo mal einen Vergleich gelesen. Gibt nur unter bestimmten Umstüänden einen Kostenvorteil gegenüber SoC.
Liegt daran, dass beim WoW auch die defekten Chips mit verarbeitet werden, der Yield also geringer ist.
Beim SoC können die defekten vorher aussortiert werden und beim CPU Die gar nur die bestens geeigneten verwendet werden. Schlechte kann man dann immer noch in normalen CPUs bzw. bei EPYC verbauen.
Also in Summe denke ich, dass ZEN5 X3D gar billiger produziert werden kann als ZEN4 X3D.

[Zossel]

Ich meine so herum macht es Sinn weil es aufgrund des yields auch 5700x3d und 5600x3ds gibt wie weniger Takt schaffen oder Defekte in den Cores haben, aber nicht im Cache.

RAM hat quasi immer Redundanzen um Defekte auszugleichen.

[Gipsel]

Man kann auch den Cache auf die volle Fläche packen und einfach ein paar layer und Prozesschritte weglassen. Chipfläche und Transistordensity steht immer für den Prozess mit maximaler Layerzahl. Weniger Layer zu verwenden macht den Chip linear günstiger aber verschlechtert die Density. Natürlich sind horizontale Strukturen mit größerer Leistungslänge verbunden und somit potentiell größerer Latenz.Genau, Latenz ist ein Problem.
Außerdem steigen die Kosten für die VCache-Dies mit der Größe der belichteten Fläche. Bisher (Zen3/4 VCache) hat AMD mit einer Maske immer 20 VCache-Dies auf einmal belichtet (die Maske enthält 4x5=20 Kopien der zu belichtenden Strukturen, genau soviel passen da rein). Wenn jetzt der VCache-Die die gleiche Größe wie der CCD hat, passen nur noch 9 VCache-Dies ins Reticle-Limit. Man benötigt also grob doppelt so viele Belichtungsschritte für die gleiche Menge an Cache-Dies wie vorher. "Leeres" Silizium für riesige Interposer (Reticle-Limit oder leicht drüber) kann man bei der Belichtung überspringen. Das funktioniert aber schlechter, wenn man in der Maske mehrere Kopien des Dies hat, die aber Lücken zueinander aufweisen.
Aber wenn ich darüber nachdenke, man kann eigentlich auch versuchen clever zu sein und die Lücken in Scanrichtung der Belichter anordnen (und quer dazu ist die Maske dicht gepackt). Dann kann man theoretisch die Lücken auch überspringen. Dann spart man zwar keine Belichtungen (hat also immer noch doppelt so viele Belichtungsvorgänge für die gleiche Menge an VCache-Dies), diese werden aber etwas kürzer (dauern nicht so lange), so daß der Waferdurchsatz wieder etwas steigt. Das kompensiert es nicht komplett, aber zumindest teilweise.
Das heißt man muss beim CCD nicht unbedingt die Rückseite aufschleifen um an die TSVs zu kommen, sondern AMD kann sie auch durch die RDL metal layer durch ätzen und auffüllen. Das macht imo auch mehr Sinn, weil man ja sonst so etwas wie backside power delivery bräuchte und der CCD bei den X3D CPUs anders herum auf dem package sitzen würde als bei den non-x3d, was sicherlich zu einer Die-Verschiebung gegenüber den normalen CPUs führen würde.???
Wenn der CCD unten sitzt (Zen3/4) dann ist der Die sehr stark abgedünnt (50µm oder gar noch weniger) und die TSVs gehen durch das letzte bißchen Silizium zum VCache-Die (was keine TSVs besitzt). Wenn der CCD oben sitzt (Zen5), gibt es im CCD überhaupt keine TSVs (dafür benötigt der VCache-Die welche und der VCache-Die wird sehr stark abgedünnt sein).
Backside Power Delivery benötigt man nie dafür.
Sowas in der Art könnte man nutzen, falls CCD und VCache face-to-face (ohne Signale durch TSVs) montiert würden, um dann die Stromversorgung durch TSVs vom Substrat zu den Transistoren des VCache-Dies (und von dort weiter zum CCD) zu bringen.
Btw, was mir nicht klar war ist dass bisher bei X3D der Cache auch face down auf dem Package sitzt, das heißt nicht geflipped, bezw. genau so geflipped wie der CCD. Die CU Bond Vias und Bond Pads gehen also durch M13 und den Passivierungslayer und nicht durch M0 was ich bisher dachte.Na klar. Die Kontaktierung der VCaches-Dies funktioniert von der gleichen Seite wie bei allen anderen (flip chips, also nicht wire bonded) Chips auch. Die groben Metalllayer sind halt entsprechend so gebaut, daß dort die Kupfer-Bond-Pads statt der sonst da befindlichen Bumps sitzen.
Wieso sollte man in beide Chips TSVs hauen um die dann Si-an-Si zu verbinden und die aktive, empfindliche Seite des Top-Dies nach oben zeigen lassen? Das wäre doch völlig absurd.
Der Grund wieso AMD bisher den Cache-DIE auch abgeschliffen hat ist daher eher ein thermisch/mechanischer, nicht weil man damit irgendwie die Kontakte freilegen musste wie beim CCD.Ja, da war nichts freizulegen. Man mußte bei Zen4 mit dem VCache-Die halt inklusive des auf ~50µm abgedünnten CCD-Dies und des structural silicon wieder auf die gleiche Dicke wie vorher kommen die vorher das CCD-Die alleine hatte.
Das heißt AMD hat bei Zen5 einfach den bisherigen Prozess des Cache DIEs auf den CCD angewandt, also die Bond Vias und Bond Pads die in den letzten / top metal layern aufgebracht wurden sind nun im Face layer des CCD und zeigen zum Package. Stattdessen wird das Cache-Die ausgedünnt und dort die CPU pillars drauf gezüchtet.Die Bond Pad Vias werden nicht viel anders produziert als die anderen Vias zwischen den Metall-Layers.
Aber mal sehen. Ich bin immer noch nicht sicher, ob wir nicht vielleicht doch das CCD auf einem <40mm² VCache-Die sehen, so daß ein beträchtlicher Teil der Stromversorgung und das GMI-Interface direkt mit dem Substrat verbunden werden und nicht über das VCache-Die geroutet werden. Erscheint mir in der Gesamtschau potentiell billiger zu sein (vorausgesetzt man hat das Packaging in den letzten Jahren entsprechend getestet).

[basix]

Wenn der Cache Base-DIE wirklich die gleiche Fläche hat wie der CCD spricht eigentlich nichts gegen Wafer on Wafer bei Zen5. Der yield vom Cache-DIE wird wohl kaum das Problem sein.

AMD hat das doch offiziell bestätigt?

Stacking wird eh nochmals interessanter werden in Zukunft. Gibt AMD Patente zu shared Metal-Stacks usw. und da ist alles dabei von F2F, F2B und B2B sowie mit und ohne Backside Power vom Prozess selber (TSMC N2P oder Intel 18A).
https://patents.justia.com/patent/20240321702
https://patents.justia.com/patent/20240321827

Sam Naffziger ist da ziemlich aktiv ;)
https://patents.justia.com/inventor/samuel-naffziger

Auf die vollen Patente kann man hier via Publication Number zugreifen (PDF):
https://ppubs.uspto.gov/pubwebapp/static/pages/ppubsbasic.html

[w0mbat]

Cache die ist gleich groß wie das CCD, das stimmt.

[Gipsel]

AMD hat das doch offiziell bestätigt?
Cache die ist gleich groß wie das CCD, das stimmt.Wo hat das AMD bestätigt?

[Nightspider]

Wurde im GamersNexus Video gesagt und die haben ja direkt mit AMD gesprochen.

[Gipsel]

Wurde im GamersNexus Video gesagt und die haben ja direkt mit AMD gesprochen.Das kenne ich. Steve sagt das dort, es ist aber kein direktes Zitat von AMD. Direktes Zitat ist aber, daß man die Anordnung der Kontakte für die Stromversorgung des Dies angepaßt hat (was man auf jeden Fall tun würde, wenn die Außenbereiche mit den Kernen direkten Kontakt zum Substrat haben, weil man dann ein paar TSVs zur Stromversorgung durch den Cache-Die sparen kann, weil man in den Bereichen weniger Versorgung benötigt).
Cache-Die in voller Größe mag die konservative Lösung sein, großes Top-Die auf kleinem Bottom-Die mit dem Cache wäre aber spannender (und auch technisch möglich) und potentiell sogar billiger.

[w0mbat]

Soweit ich weiß kann das bottom die aktuell nicht kleiner sein. 100% sicher bin ich aber nicht.

[MiamiNice]

Bist du sicher, dass du nicht wenigstens noch die ersten OC-Ergebnisse abwarten willst, bevor du alles auseinanderrupfst? :freak:

Ne, ich möchte selber testen was das Teil kann und was OC genau bringt. Außerdem führt eh kein Weg an der CPU vorbei, so viel ist sicher.

[Gipsel]

Soweit ich weiß kann das bottom die aktuell nicht kleiner sein. 100% sicher bin ich aber nicht.Es gibt Packaging-Verfahren, um das hinzubekommen. Da der untere Die ja sehr dünn sein kann (weniger als die C4 bumps hoch sind), ist das Auffüllen des Höhenunterschiedes und Aufbau der Kontakte auch kein Problem für die Signalqualität und den Spannungsabfall bei der Stromversorgung (es ist besser, als das durch ein zusätzliches Die zu leiten).
Aber wenn ich ganz ehrlich bin, hätte ich schon erwartet, daß die Renderbildchen von AMD das zumindest ansatzweise zeigen, auch wenn in denen viel falsch ist (z.B. TSVs im CCD, Abbildung der Kernstrukturen). Also ich schätze die Wahrscheinlichkeit als niedrig (aber nicht Null) ein.

[Nightspider]

Naja da GN direkt ein langes Gespräch mit AMD geführt hat, würde ich mal davon ausgehen das es auch stimmt, wenn Steve es sagt.

Und AMDs Ingenieure wissen ja auch was sie da tun.

[fondness]

https://i.postimg.cc/rpJcvW45/THREADRIPPER-X3-D.png (https://postimg.cc/JyG9XsPh)

https://www.chiphell.com/thread-2648487-1-1.html

[BavarianRealist]

Wenn das L3-Cache-Chiplet jetzt unter dem CCD sitzt und letztlich der L3 immer das Ende zum I/O-Interconect (InfinityFabric) stellt, würde ich erwarten, dass auch der gesamte I/O in das L3-Chiplet wandert, weil:
- die I/O-Strukturen (sind 20% des Chiplets, dann) nicht vom dichteren Prozess profitieren, also im billigeren N6 genauso realisiert werden können, d.h. man Kosten reduziert
- dann im Idealfall CCD und L3-I/O-Chiplet gleiche Größe haben, sodass Filler entfallen
- und zuletzt der I/O auf dem L3-Chiplet rein logisch (genauso gut oder) besser untergebracht sein sollte, also zwischen I/O und L3?
Natürlich müssten dann alle CCDs immer mit einem I/O-L3-Chiplet gestackt sein.

[HOT]

https://i.postimg.cc/rpJcvW45/THREADRIPPER-X3-D.png (https://postimg.cc/JyG9XsPh)

https://www.chiphell.com/thread-2648487-1-1.html

Das geistert schon länger in der Gegend herum, dass Eagle Point (Strix Point-Refresh) teilweise 16MB zusätzlich bekommen soll. Wie und ob das passiert ist bisher unklar. Das würd aber klar gegen die Theorie sprechen übrigens, dass das Cache-Die genauso groß ist. Ich tippe eher auf 2 Placeholder-Plättchen.

[OgrEGT]

https://videocardz.com/newz/amd-ryzen-7-9800x3d-review-leaks-out-showing-strong-1-low-fps-improvement
AMD Ryzen 7 9800X3D review leaks out: strong 1% low FPS improvement

Krass :eek:

[Gipsel]

https://videocardz.com/newz/amd-ryzen-7-9800x3d-review-leaks-out-showing-strong-1-low-fps-improvement
AMD Ryzen 7 9800X3D review leaks out: strong 1% low FPS improvement

Krass :eek:Na ja, 1440p mit einer 4070Ti. :freak:

[Tesseract]

zu dumm das datum vom NDA richtig zu setzen, zu dumm ordenlich im CPU limit zu testen. :facepalm:

[M4xw0lf]

Wir haben doch genug Spezialisten hier, für die genau das der ideale CPU-Test ist. So pRaXiSnAh ;D

[Zossel]

Pöses AVX512:

https://www.golem.de/news/avx-512-ffmpeg-mit-94-facher-leistung-2411-190481.html ( https://x.com/FFmpeg/status/1852542388851601913 )
https://www.phoronix.com/news/x86-simd-sort-6.0

Kein Schwein praucht AVX512, Intel wird sich schon dabei was gedacht haben das aus seinen CPU zu schmeißen, genauso wie bei dem SMT-Rauswurf.

[latiose88]

ALso ohne AVX 512 und ohne SMT wird die CPU verdammt schmal sein und dabei wird auch weniger L3 Cache benötigt.Bin gespannt was man da so alles damit machen kann wenn man das weg lässt.Wird bestimmt AMD das bessere draus machen können.AVX 512 wird aufgrund der Server aber niemals raus geworfen weil da ist AMD mal wirklich um einiges besser als Intel.Den Vorteil wird man nicht aufgeben. Wenn ich aber ehrlich bin für den Alltag kenne ich nur den PS3 Emulator der von AVX 512 wirklich Profitiert.Aber naja bin ja auch kein fetter Anwender so wie manche Firmen das so sein scheinen.

[Nightspider]

Mich interessiert gerade eher der Gedanke, wie viel Potential im Alltag wohl brach liegt, weil man nicht alles in Maschinencode sondern in Hochsprachen programmiert und ob AI uns in einigen Jahren die Software viel besser an die Hardware anpassen kann durch explizitere Assembler Programmierung.
Mit AI sind maßgeschneidertge, hochkomplexe Assembler Programme möglich oder?

Vor 14 Jahren hatte ich mal ein Semester Assembler Programmierung aber davon ist auch nichts mehr hängengeblieben.

ALso ohne AVX 512 und ohne SMT wird die CPU verdammt schmal sein

Du übertreibst maßlos.

[davidzo]

Mit AI sind maßgeschneidertge, hochkomplexe Assembler Programme möglich oder?
nein, AI kann zwar sehr gut NodeJS zusammenklatschen, Phyton oder C#, aber bei Assembler fürchte ich ist die Trainingsbasis viel zu klein. AI ist nicht intelligent, das ist ein statistisches Modell. AI hat kein inhaltliches Verständnis des Codes sondern nur eine statistische Wahrscheinlichkeit was als nächstes kommt bzw. zusammen passt. Ein solches Modell wird qualitativ nie besser sein als die Trainingsdaten mit denen man es füttert.
AI liefert eine durchschnittliche Qualität wie in den Diskussionen auf Stackoverflow, nicht schlechter aber leider auch nicht besser.

[Nightspider]

Touché.
Dann eben etliche Jahre später mit eine AGI. ^^
Spätestens dann mit der Singularität. ^^

Sorry für OT.

[Zossel]

Mich interessiert gerade eher der Gedanke, wie viel Potential im Alltag wohl brach liegt, weil man nicht alles in Maschinencode sondern in Hochsprachen programmiert

Die Diskussion unter dem Artikel liefert noch zusätzliche Punkte:
https://forums.tomshardware.com/threads/ffmpeg-devs-boast-of-up-to-94x-performance-boost-after-implementing-handwritten-avx-512-assembly-code.3859334/

Ansonsten kann man auch in Assembler ineffizient oder schlecht an die Maschine angepasst programmieren.Für gewöhnlichen Wald und Wiesen Code reicht es aus sich Gedanken darüber zu machen wie das Problem durch eine Maschine gut und schnell verarbeitet werden kann und seine Daten und Algos entsprechend auszulegen.
Und sich dann daran zu erfreuen was der Compiler noch alles gefunden hat wenn man sich das Compilat anschaut. (Oder in Anbetracht seiner eigenen Blödheit im Boden zu versinken)

Dies ist allerdings ein spezifisches C-Problem:
https://www.intel.com/content/www/us/en/developer/articles/technical/pointer-aliasing-and-vectorization.html
https://developers.redhat.com/blog/2020/06/02/the-joys-and-perils-of-c-and-c-aliasing-part-1#further_restrictions

[Zossel]

ALso ohne AVX 512 und ohne SMT wird die CPU verdammt schmal sein und dabei wird auch weniger L3 Cache benötigt

Nur weil deine antike 32-Bit Software nicht davon profitiert?

[Zossel]

Palim, Palim, eine Flasche Server bitte:
AMD hat Intel laut einem Bericht von Semianalysis erstmals bei den Verkaufszahlen für Server-CPUs überholt.
https://www.golem.de/news/epyc-liegt-vor-xeon-amd-liegt-erstmals-vor-intel-im-servergeschaeft-2411-190510.html

[fondness]

Palim, Palim, eine Flasche Server bitte:

https://www.golem.de/news/epyc-liegt-vor-xeon-amd-liegt-erstmals-vor-intel-im-servergeschaeft-2411-190510.html

Ja das kann auf einmal schnell gehen. Intel hat ja in Wahrheit noch das Glück, dass AMD Margen wichtiger sind als Marktanteile und man bsw. Im Notebook Segment eine extremen hochpreis Politik fährt.

[davidzo]

Palim, Palim, eine Flasche Server bitte:

https://www.golem.de/news/epyc-liegt-vor-xeon-amd-liegt-erstmals-vor-intel-im-servergeschaeft-2411-190510.html

Fake-News.

Die Aussage dass AMD mehr Server-Prozessoren verkauft ist schlicht falsch. Beide Hersteller weisen die Zahlen für Prozessoren nicht gesondert aus. Dazu müssen wir auf die Schätzungen von Mercury warten. Beide Hersteller gruppieren ihre CPUs zusammen mit AI Beschleunigern. Und da AMD hier durch die GPUsparte einen kleinen Vorsprung hat, kommt man halt auf höhere Umsätze.

Die Aussage dass AMD mehr Umsatz mit Datacenter Produkten macht wäre korrekt.

[r-or]

Palim, Palim, eine Flasche Server bitte:

https://www.golem.de/news/epyc-liegt-vor-xeon-amd-liegt-erstmals-vor-intel-im-servergeschaeft-2411-190510.html

Fast schon demütigend erscheint das Detail, dass Nvidia die CPU-Verkaufszahlen beider Firmen bereits mit dem Verkauf von Netzwerkprodukten überholt, mit denen die eigentlich wichtigen Chips, die KI-Beschleuniger, miteinander vernetzt werden.

Schwer vorstellbar, dass Nvidia in dem Segment Konkurrenz machen will, es waere wie ein Rundungsfehler in deren Ergebnis

[davidzo]

Schwer vorstellbar, dass Nvidia in dem Segment Konkurrenz machen will, es waere wie ein Rundungsfehler in deren Ergebnis

Werden sie nicht. Der Hyperscaler Markt ist so geringmargig das ne weile Lang nichtmal Intel bock drauf hatte bis ihnen die ganz großen Felle davon schwammen. Und auch AMD hat mit Gravitron und Azure Cobalt erheblichen Preisdruck von unten.

Aber Nvidia push halt das Arm Ökosystem. Und wie STH richtig bemerkt zieht andere ARM Player mit sich wie Ampere.

It is probably a good thing. NVIDIA has the AI product that is hot in the market right now, and it will push folks to use Arm with that leverage.
[...]
At the same time, as NVIDIA pushes Arm on its customers and ecosystem, some of the best-optimized applications for Arm right now are things like web servers that AmpereOne is targeting.

Sobald Ampere aufhört immer Exklusivverträge mit Hyperscalern wie Oracle & Co zu machen wodurch die Produkte die ersten 2 Jahre nicht im freien Markt verfügbar sind, wird Ampere eine echte Alternative auch für die Masse werden.

Vom Pricing her bekommst du ein Ampere Topmodell mit 192 Cores für den Preis eines Epyc 9455 mit 48 Kernen. Selbst wenn man SMT Cores als vCPUs vermarkten könnte hat Ampere immer noch Faktor 2x mehr zu bieten.

[Schnitzl]

Fake-News.

Die Aussage dass AMD mehr Server-Prozessoren verkauft ist schlicht falsch. Beide Hersteller weisen die Zahlen für Prozessoren nicht gesondert aus. Dazu müssen wir auf die Schätzungen von Mercury warten. Beide Hersteller gruppieren ihre CPUs zusammen mit AI Beschleunigern. Und da AMD hier durch die GPUsparte einen kleinen Vorsprung hat, kommt man halt auf höhere Umsätze.

Die Aussage dass AMD mehr Umsatz mit Datacenter Produkten macht wäre korrekt.
sehe ich auch so, Server-CPU sind Intel soweit das Auge reicht.
Liegt hauptsächlich an den Support-Verträgen.

[Der_Korken]

Nach dem Launch heute frage ich mich, warum AMD den 9900X3D und 9950X3D erst nächstes Jahr bringt. Der 9800X3D ist ein absolut rundes Produkt und für die allermeisten Gamer sind die größeren Modelle uninteressant. Wäre es finanziell nicht besser gewesen erst die teuren Modelle zu bringen, um die early adopter abzugrasen, während man das günstige, gleichschnelle Modell erst später bringt? Ich hatte zuerst gedacht, dass die großen Modelle irgendwas anders machen als bei Zen 4, z.B. Cache unter beiden Chiplets oder gar ein gemeinsames Cache-Chiplet mit der Möglichkeit beide CCDs zusammenzuschalten. Allerdings deutet der neue "Turbo-Modus" mit abgeschaltetem Zweit-CCD und SMT ja eher darauf hin, dass AMD wohl selber nicht von der Gaming-Leistung ihrer kommenden Dual-CCD-X3D-Modelle überzeugt ist.

[Zossel]

sehe ich auch so, Server-CPU sind Intel soweit das Auge reicht.
Liegt hauptsächlich an den Support-Verträgen.

Support-Verträge mit Intel statt mit dem Kisten-Schieber oder dem Hersteller des Bleches?
Wo gibt es den so was?

[Savay]

Allerdings deutet der neue "Turbo-Modus" mit abgeschaltetem Zweit-CCD und SMT ja eher darauf hin, dass AMD wohl selber nicht von der Gaming-Leistung ihrer kommenden Dual-CCD-X3D-Modelle überzeugt ist.


Inwiefern machst du das daran fest?
Der ist doch eigentlich nur alter Wein in neuen Schläuchen...wenn es jetzt wirklich nur SMT und das 2. CCD ist. :wink:

Bei meinem 5950X existiert das 1:1 ebenfalls und nennt sich da einfach Game Mode...statt "Turbo-Mode"!
Und lohnt sich defacto nicht, da Process Lasso am Ende auch das gleiche macht...on-the fly.

Und der mittlerweile gereiftere Schedulder/Treiber vs. 7950X3D launch (der 9950X läuft ja mittlerweile auch genauso!) das eigentlich auch größtenteils auch bieten können sollte...

Meinst du nicht, dass die ggf. noch eher ne Weil sammeln und binnen wollen? ;)
Die Epyc wollen zudem ja auch (wahrscheinlich priorisiert) versorgt werden...

[Der_Korken]

Ich mache das daran fest, dass dieser Modus ausgerechnet jetzt kommt, wo die Dual-CCD-3D-Modelle anstehen. Wenn die in Games was bringen würden, wozu dann dieser Modus? Für den 7950X3D, den es seit knapp 2 Jahren zu kaufen gibt? Wohl kaum.

[Savay]

Ich mache das daran fest, dass dieser Modus ausgerechnet jetzt kommt, wo die Dual-CCD-3D-Modelle anstehen.

Was heißt denn "er kommt jetzt"?
mE. gibt es den Modus (Nur CCX0 ohne SMT) doch offiziell schon ewig... :wink:

Das ist ein bereits ewig existierender Knopf im Ryzen Master...(Seit den ersten TR meine ich)
Außer der Modus ist jetzt on-the-fly einstellbar, das wäre dann wirklich mal was anderes...kann ich mir unter Windoof aber noch nicht so ganz vorstellen.

[Lehdro]

Nach dem Launch heute frage ich mich, warum AMD den 9900X3D und 9950X3D erst nächstes Jahr bringt. Der 9800X3D ist ein absolut rundes Produkt und für die allermeisten Gamer sind die größeren Modelle uninteressant. Wäre es finanziell nicht besser gewesen erst die teuren Modelle zu bringen, um die early adopter abzugrasen, während man das günstige, gleichschnelle Modell erst später bringt?
AMD hat das bei 7x00X3D gemacht und mächtig Prügel von der Presse deswegen bezogen. Völlig zurecht übrigens. Und jetzt kritisierst du das wieder, dabei ist die Lösung doch einfach: Alle X3Ds zeitgleich launchen.

[Der_Korken]

AMD hat das bei 7x00X3D gemacht und mächtig Prügel von der Presse deswegen bezogen. Völlig zurecht übrigens. Und jetzt kritisierst du das wieder, dabei ist die Lösung doch einfach: Alle X3Ds zeitgleich launchen.

Ich kritisiere das überhaupt nicht. Ich wundere mich, dass AMD die großen Modelle verzögert, obwohl das für sie nicht verkaufsfördernd ist.

[Zossel]

Was heißt denn "er kommt jetzt"?
mE. gibt es den Modus (Nur CCX0 ohne SMT) doch offiziell schon ewig... :wink:

Das ist doch wieder mal so eine Windws-only Kacke weil man keine CPUs online zu- oder wegeschalten kann.

Wie ist das eigentlich mit Windows-VMs?
Kann man da keine CPUs im Betrieb reinwerfen oder rausziehen?

[reaperrr]

Ich kritisiere das überhaupt nicht. Ich wundere mich, dass AMD die großen Modelle verzögert, obwohl das für sie nicht verkaufsfördernd ist.
Meine Einschätzung:
Ne Frage von Priorität, Logistik und Produktionsvolumen.

Am 9800X3D verdient AMD wahrscheinlich mehr als an einem 9900X3D, den eh nicht viele kaufen werden, also macht es hier eh schon Sinn, erst den 9800X3D zu bringen.

Und ob jetzt wirklich so viele Gamer wegen keine Ahnung, vllt. 2% mehr Spiele-Leistung den 9950X3D statt des 9800X3D nehmen würden, ist auch eher fraglich.
Und diejenigen, die unbedingt das beste aus beiden Welten wollen, warten wahrscheinlich auch noch die 2-3 Monate.

Außerdem wird der 9800X3D von ner anderen Assembly-Linie kommen als die beiden 99x0X3D. AMD hat vermutlich den Ramp-Up des 9800X3D priorisiert, da der das Massenprodukt unter den dreien ist.

Ich tippe auch, dass AMD deshalb schlicht gar nicht so viele 99x0X3D fertigen wird, und es deshalb nicht so eilig hat.
- 9900X3D wie gesagt schwächere Marge als 9800X3D, und kauft eh kaum jemand
- Auf 9950X3D werden die meisten Interessierten auch warten, und potentielle Kundschaft auch hier generell nicht so groß wegen Preis und geringem Gaming-Vorteil

[Zossel]

Ich wundere mich, dass AMD die großen Modelle verzögert
Das 8-Core Ding wird die größten Stückzahlen haben, damit fließt am schnellsten möglichst viel Cash. -> Make more Money faster.
Und bald ist wieder der Typ mit den roten Klamotten und dem Rauschebart unterwegs, das ist einfach ein passendes Produkt zum in den Schornstein werfen.

Ansonsten haut AMD im Moment ziemlich viele neue Produkte raus.
obwohl das für sie nicht verkaufsfördernd ist.
Verstehe ich nicht, erkläre es mir warum das so sein soll.

[Der_Korken]

Verstehe ich nicht, erkläre es mir warum das so sein soll.

Gegenfrage: Warum hat AMD den 7800X3D erst 2-3 Monate nach dem 7950/7900X3D gebracht, obwohl sie ihn offensichtlich direkt zu Beginn hätten bringen können? Wenn der Achtkerner der Cash-Bringer ist, warum dann verzögern? Eine von beiden Entscheidungen muss verkaufstechnisch schlechter sein.

Aber gut, vielleicht interpretiere ich da zu viel rein.

[00-Schneider]

Es kann eigentlich nur damit zu tun haben, dass die 12- und 16-Kerner irgendein Feature haben, was den 8-Kerner uninteressant machen würde, wenn

1) Feature bekannt
2) zeitgleicher Release

[Zossel]

Gegenfrage: Warum hat AMD den 7800X3D erst 2-3 Monate nach dem 7950/7900X3D gebracht, obwohl sie ihn offensichtlich direkt zu Beginn hätten bringen können? Wenn der Achtkerner der Cash-Bringer ist, warum dann verzögern? Eine von beiden Entscheidungen muss verkaufstechnisch schlechter sein.

Aber gut, vielleicht interpretiere ich da zu viel rein.

Hast du noch nie Dinge anders als vorher gemacht?

[Der_Korken]

Hast du noch nie Dinge anders als vorher gemacht?

Doch, aber meistens hatte ich einen Grund dafür.

[E39Driver]

Die Gerüchte auf X sagen es würde sich diesmal lohnen auf den 16-Kerner zu warten.

Meine Theorie: Warum ist der 9800X3D im Boost 200 - 300 Mhz hinter dem 9700X zurück liegend, obwohl es vom Powerbudget und der Thermik her eigentlich keinen Grund mehr geben dürfte? Vermutlich spart man sich diese letzten 300 Mhz für den 9950X3D auf um einen gewissen Abstand herstellen zu können

[fondness]

Nach dem Launch heute frage ich mich, warum AMD den 9900X3D und 9950X3D erst nächstes Jahr bringt. Der 9800X3D ist ein absolut rundes Produkt und für die allermeisten Gamer sind die größeren Modelle uninteressant. Wäre es finanziell nicht besser gewesen erst die teuren Modelle zu bringen, um die early adopter abzugrasen, während man das günstige, gleichschnelle Modell erst später bringt? Ich hatte zuerst gedacht, dass die großen Modelle irgendwas anders machen als bei Zen 4, z.B. Cache unter beiden Chiplets oder gar ein gemeinsames Cache-Chiplet mit der Möglichkeit beide CCDs zusammenzuschalten. Allerdings deutet der neue "Turbo-Modus" mit abgeschaltetem Zweit-CCD und SMT ja eher darauf hin, dass AMD wohl selber nicht von der Gaming-Leistung ihrer kommenden Dual-CCD-X3D-Modelle überzeugt ist.

Die Frage habe ich mir ehrlich gesagt auch schon gestellt. Die margenträchtigste und damit aus wirtschaftlicher Sicht beste Lösung wäre es gewesen zuerst den 9950X3D zu bringen, der leistungsmäßig in jeder Disziplin alles platt macht und dafür locker flockige $1000 zu verlangen. Wenn dieser Kundenkreis mal abgegrast ist und man höhere Stückzahlen fertigen kann, schiebt man den 9800X3D um $529 nach.

Eine Möglichkeit wäre natürlich, dass die 2 CCX-Lösungen etwas technisch anders machen, dass noch nicht fertig ist. Halte ich aber für nicht sehr wahrscheinlich, dass man für solche low volume Produkte Speziallösungen entwickelt. Auch wenn manche X-Accounts öfter dafür hingewiesen haben man sollte auf den 16 Kerner warten.

Vielleicht wollte man aber auch einfach direkt im selben Preissegment auf Intel reagieren können und hat nicht damit gerechnet, dass Intel derart abstinkt.

[HOT]

Die wollten gern 600$ pro Prozessor einnehmen und nicht 450$, wenn möglich. Dieses Mal ist denen aber der Zen5-Launch implodiert und sie brauchten ein Zugpferd, daher war dieses Mal der 9800X3D früher. Wenn das nicht nötig gewesen wäre, hätte es sicherlich wieder erst die beiden Großen gegeben. Pures Marketing.

[fondness]

Die wollten gern 600$ pro Prozessor einnehmen und nicht 450$, wenn möglich. Dieses Mal ist denen aber der Zen5-Launch implodiert und sie brauchten ein Zugpferd, daher war dieses Mal der 9800X3D früher. Wenn das nicht nötig gewesen wäre, hätte es sicherlich wieder erst die beiden Großen gegeben. Pures Marketing.

Das war marketingtechnisch sowieso extrem ungeschickt, da muss man sich in Zukunft auch was überlegen. Wenn man zuerst den 9800X3D gebracht hätte, würde niemand von Zen5% reden.

Ansonsten nein, auf den Zen5-Launch kann man so kurzfristig nicht mehr reagieren, das hat enorme Vorlaufzeiten eine solche Produktionslinie aufzubauen.

[HOT]

Naaa, der hätte von Anfang an offenbart, wie stark Zen5 am alten IOD leidet...

[Zossel]

Doch, aber meistens hatte ich einen Grund dafür.

Wie wäre es mit folgenden Grund für AMD: "Der Spatz in der Hand ist besser als die Taube auf dem Dach"?

Das gibt es bestimmt auch in BWL-Denglisch.

[davidzo]

Anscheinend lässt AMD die Chance aus mit dem 9950x3d die ultimative CPU zu bauen und verbaut nur ein Cache DIE wie gehabt. Das heißt wir sind weiterhin aus smartes scheduling angewiesen.
https://wccftech.com/amd-ryzen-9-9950x3d-16-core-cpu-spotted-up-to-64-percent-faster-than-7950x3d/


Schade, doppelt V-Cache wäre sicher ein starkes Argument gewesen selbst für Leute die schon eine x3d CPU haben.
Ich kann mir aber auch vorstellen dass es in AMDs internen Tests keinen Unterschied gemacht hat, solange der scheduler die richtigen Cores auswählt und die wenigen st limitierten Threads auf den x3d Cores laufen. Thread 8,9,10 + eines Spiels reagieren wohl einfach kaum auf Latenz bzw. sind einfach nicht der Bottleneck. Insofern kann man verstehen dass AMD sich die Kosten für ein zweites x3d chiplet spart wenn die perfomance doch die gleiche ist. Schade ist es trotzdem für Enthusiasten.

[Achill]

Ich verstehe euch nicht, beschweren wir uns jetzt wirklich das der 9800X3D mit guter Mehrleistung zu einen nicht viel höheren Preis als der 7800X3D zuerst erscheint?

Meine Speku dazu:
- AMD hat selbst (früher) gewusst, dass die non 3Ds sich nicht wirklich absetzen aber kein Ausfall sind (Zen5 ist ja nicht langsamer geworden)
- AMD wusste nicht wie stark der neue Intel wird
- Man hat daher früher die Gaming 3D-CPU eingeplant um den Punkten entgegen steuern zu können
- Wie immer sind Ressourcen limitiert und es bedarf Vorlauf, gibt ja auch noch neue Threadripper und Epic CPUs ... => Ich tippe wie bei den großen GPUs darauf, dass die Aufwände für die großen Modelle in den Server/Cloud Markt gehen und der Semi-Prof. Markt mit 16C/32T Desktop Prozessoren im Vergleich zu Gaming und Server/Cloud nicht die gleich Prio hat zumal die alte Generation im Vergleich zur Konkurrenz gut dasteht.

[Andron]

Anscheinend lässt AMD die Chance aus mit dem 9950x3d die ultimative CPU zu bauen und verbaut nur ein Cache DIE wie gehabt. Das heißt wir sind weiterhin aus smartes scheduling angewiesen.
https://wccftech.com/amd-ryzen-9-9950x3d-16-core-cpu-spotted-up-to-64-percent-faster-than-7950x3d/

Wobei durch den Wegfall des Taktnachteils des Cache DIE das scheduling extrem vereinfacht wird. Im Prinzip kann man jetzt immer die X3D Kerne priorisieren, da diese ja in keinem Szenario mehr einen Nachteil haben.

[x-force]

so einfach ist das leider nicht.
solange der x3d cache nicht gespiegelt wird, sollten abhängige threads auf dem selben ccd laufen.

[Achill]

Wobei durch den Wegfall des Taktnachteils des Cache DIE das scheduling extrem vereinfacht wird. Im Prinzip kann man jetzt immer die X3D Kerne priorisieren, da diese ja in keinem Szenario mehr einen Nachteil haben.

Es wird vereinfacht, aber sicherlich nicht "extrem". Mit den Wegfall des Taktunterschieds der CCDs wird eine Variabilität entfernt. Es bleibt weiterhin so, dass abgewägt werden muss, ob ein Spiel/Programm besser auf 8C mit großer geteilter 3LC läuft oder eben 16C wovon nicht alle CCDs die gleich große L3 Cache haben.

Es könnte natürlich sein, dass der 9950X3D für beide CCDs den Cache bekommt, dann würde es nochmal einfacher werden.

[HOT]

Da lt. Tests der Cache ja auch die Zen5-Leistung bei Anwendungen erst richtig auf die Straße bringt (siehe HUB-Test vom X3D) wird AMD auf jeden Fall immer das X3D-CCD bevorzugen, das weitere Die wird nur zusätzlich genutzt, wenn die Threads genutzt werden. Ich nehme auch an, dass beim 9950X3D der Maximaltakt auf 5,4GHz steigen wird. Bei Spielen wird sich gar nichts ändern, außer, dass auch ein falsch konfiguriertes Windows jetzt nicht ganz übel absäuft. Trotzdem sollte man einen funktionierenden X3D-Treiber, balanced powerplan und eine aktuelle XBox-App am Start haben. Die letzten beiden gelten ja schon für den normalen Dual-CCD.

[Der_Korken]

Wenn beide CCDs den gleichen Takt schaffen, hat man (wie Achill schon sagt) nicht mehr den Fall, dass CCD1 (=ohne Cache) besser sein kann als CCD0. Wenn ich also nur Arbeit für maximal 8 Kerne habe, kann ich immer CCD0 nehmen und habe damit immer optimal gescheduled.

Wirklich interessant wird ein 9950X3D aber erst, wenn ein Spiel mit mehr als 8 Threads skaliert, sodass man sich überhaupt vom 9800X3D absetzen kann. Hier fangen die Probleme mit dem Whitelisting über irgendeine Xbox-App o.ä. aber erst so richtig an: Wenn ein Spiel z.B. 10 oder 12 Threads spawned, welche davon lasse ich auf CCD0 laufen? Da die Aufgaben der Threads sehr unterschiedlich sind, werden einige davon gut vom 3D-Cache profitieren, während es anderen egal ist (bzw. diese ihren Kern gar nicht durchgehend voll auslasten und somit eh Zeit haben auf den RAM zu warten). Um hier ein gutes Scheduling hinzubekommen, braucht entweder das OS ein paar Hints von Hardware-Countern oder jedes Spiel muss von sich aus extra für AMDs Sonderhardware Hints einbauen, die der OS Scheduler versteht. Letzteres wird niemals nachhaltig sein, da man darauf angewiesen sein wird, dass die Spieleentwickler für die eigene Hardware eine Extrawurst auflegen. Von Linux-Gaming ganz zu schweigen.

Diese Probleme löst ein zweites Cache-Die auch nicht komplett, weil zwar jeder Thread die gleiche Menge Cache hat, aber diese immer noch ungünstig auf die CCDs gesplittet sein könnten. Das ist aber ein generelles Problem von AMDs CCX Design.

[Pirx]

vllt. kommt ja noch ein 9950X3D²

[HOT]

Wenn beide CCDs den gleichen Takt schaffen, hat man (wie Achill schon sagt) nicht mehr den Fall, dass CCD1 (=ohne Cache) besser sein kann als CCD0. Wenn ich also nur Arbeit für maximal 8 Kerne habe, kann ich immer CCD0 nehmen und habe damit immer optimal gescheduled.

Wirklich interessant wird ein 9950X3D aber erst, wenn ein Spiel mit mehr als 8 Threads skaliert, sodass man sich überhaupt vom 9800X3D absetzen kann. Hier fangen die Probleme mit dem Whitelisting über irgendeine Xbox-App o.ä. aber erst so richtig an: Wenn ein Spiel z.B. 10 oder 12 Threads spawned, welche davon lasse ich auf CCD0 laufen? Da die Aufgaben der Threads sehr unterschiedlich sind, werden einige davon gut vom 3D-Cache profitieren, während es anderen egal ist (bzw. diese ihren Kern gar nicht durchgehend voll auslasten und somit eh Zeit haben auf den RAM zu warten). Um hier ein gutes Scheduling hinzubekommen, braucht entweder das OS ein paar Hints von Hardware-Countern oder jedes Spiel muss von sich aus extra für AMDs Sonderhardware Hints einbauen, die der OS Scheduler versteht. Letzteres wird niemals nachhaltig sein, da man darauf angewiesen sein wird, dass die Spieleentwickler für die eigene Hardware eine Extrawurst auflegen. Von Linux-Gaming ganz zu schweigen.

Diese Probleme löst ein zweites Cache-Die auch nicht komplett, weil zwar jeder Thread die gleiche Menge Cache hat, aber diese immer noch ungünstig auf die CCDs gesplittet sein könnten. Das ist aber ein generelles Problem von AMDs CCX Design.

Selbst wenn sie nicht den gleichen Takt schaffen würde wäre das X3D-CCD trotzdem schneller, das zeigen die Tests ja.

[davidzo]

Es könnte natürlich sein, dass der 9950X3D für beide CCDs den Cache bekommt, dann würde es nochmal einfacher werden.

Genau deswegen habe ich den link zum Factorio Benchmark leak gepostet. WCCFtech behauptet dass der Chip weiterhin insgesamt nur 128MB L3 Cache hat.

Wenn beide CCDs den gleichen Takt schaffen, hat man (wie Achill schon sagt) nicht mehr den Fall, dass CCD1 (=ohne Cache) besser sein kann als CCD0. Wenn ich also nur Arbeit für maximal 8 Kerne habe, kann ich immer CCD0 nehmen und habe damit immer optimal gescheduled.


Ja, das wäre dann optimal gescheduled. Nur ich denke du erkennst das problem, oder?
Bisher war man auf workarounds angewiesen um latenzkritische Threads auf das niedriger taktende x3d CCD zu verschieben bzw. taktskalierende auf das andere. Und da Microsoft sich um vernünftiges scheduling lange nicht richtig drum gekümmert hat gibt es da jede Menge wildwuchs wie man das erreicht. Die Methoden sind zum Teil schockierend krude, man erinnere sich an das Cyberpunk SMT dilemma auf Ryzen.

Nun braucht man von Tag 1 auf den nächsten keine workarounds mehr oder eben andere. Es wird sicher wieder einige Spiele / Anwendungen geben welche die Threads ausgerechnet auf das falsche CCD schieben weil die alten workarounds noch aktiv sind. Das könnte man vermeiden wenn beide CCDs mit V-Cache ausgestattet sind.

vllt. kommt ja noch ein 9950X3D²

Es kommen auf jeden Fall Threadripper X3D. Könnte also sein dass AMD erst hier in die Vollen geht um die HEDT Plattform wieder zu beleben.

[mczak]

Selbst wenn sie nicht den gleichen Takt schaffen würde wäre das X3D-CCD trotzdem schneller, das zeigen die Tests ja.
Das gilt vielleicht im Durchschnitt, aber schon nicht immer. Aber der Taktunterschied ist ja bloss so 6%, da ist ein X3D-CCD zumindest höchstens minimal langsamer.

[HOT]

Das gilt vielleicht im Durchschnitt, aber schon nicht immer. Aber der Taktunterschied ist ja bloss so 6%, da ist ein X3D-CCD zumindest höchstens minimal langsamer.
Ihr verstehts nicht, nein der ist trotz weniger Takt mit Cache schneller, auch bei Cinebench und anderen Anwendungen. Das IOD bremst Zen5 ziemlich aus.

[Altehardware]

Und der kann nur mit n5 schneller werden. Mit zen6 wird das n3 +n4 sein somit sind min 25% perf sprung zu rechnen mit zen6
Würde es weiterhin dgpu in entry geben wäre am5 eine option das aber ist leider nicht so ab 2027 wird apu alles ersetzen
und bei zen7 reden wir über min +60% perf. vs zen5 igp bis zur rtx4090 perf. mit hybrid hbm + ddr6 camm2 Modulen.
Daher ist der upgradepfad aktuell beschränkt.
keine frage der 980x3d ist aktuell die beste gaming cpu für high end selbst ein 9600x reicht völlig bis zur mid class (rtx4080) aus.
am4 cpu brauchen sich nicht verstecken die reichen bis zur rtx4070ti locker aus.
Das problem ist aber das nach rtx5070 keine mid class mehr kommt.
Danach kommt mit guten 200w tbp ne rtx6080 und die wird mal so schnell wie die rtx5090 +- 90tf
Das Problem da reicht gerade mal ein zen6 x3d cpu nur dafür aus.
gut für die die jetzt am5 holen etwa den 9800x3d schlecht für alle anderen
am4 keine cpu schafft es die sku auszulasten
Die apu sind schneller und haben etwas weniger perf. und mehr vram dank ddr6 ab 48-192gb mit dem in apu intrigierte hbm3 4gb

Dgpu lohnen sich ab n3 node nicht mehr da das si nicht kleiner werden kann und somit entweder zu wenig Bandbreite oder zu wenig vram gibt. man muss hybrid anwenden und das macht gpu erst ab 1000€ möglich
apu sind der Ausweg da die kosten für vram rausfallen das SI mit hbm deutlich kleiner wird und ein base I/O die das Si übernimmt und da hat nvidia keine Lösung amd schon mit den inf fab
Die folge ist das nvidia zwingend ne apu mit intel bringen muss inklusive 18gb hbm stacks auf dem chip.
Amd wird definitiv vorne liegen ab 2028

[mczak]

Ihr verstehts nicht, nein der ist trotz weniger Takt mit Cache schneller, auch bei Cinebench und anderen Anwendungen. Das IOD bremst Zen5 ziemlich aus.
Ich verstehe das sehr gut, und wenn du sagen würdest er wäre fast immer schneller könnte ich dem zustimmen. Aber so absolut ist das einfach faktisch falsch, es macht ja auch keinen Sinn - es wird immer irgendwelche Dinge geben die nicht vom zusätzlichem Cache profitieren und auch nicht komplett durch i/o limitiert sind, und da macht sich dann eben der tiefere Takt bemerkbar. So auf die Schnelle z.B. hier: https://www.phoronix.com/review/amd-ryzen-7-9800x3d-linux/2 - bei Zstd Dekompression ist ein 9700X (wie auch ein 9600X - scheint wohl ein ST-Benchmark zu sein...) konsistent 4-5% schneller als ein 9800X3D. Klar das ist nicht der Normalfall (und bei Kompression ist der 9800X3D dann wieder in einer anderen Liga...), aber es kann eben vorkommen.

[basix]

Ein paar Bilder des V-Cache Die:
https://forums.anandtech.com/threads/zen-5-speculation-epyc-turin-and-strix-point-granite-ridge-ryzen-9000.2607350/page-879#posts

Blau = CCD
Gelb = V-Cache Die

[Nightspider]

Die Frage habe ich mir ehrlich gesagt auch schon gestellt. Die margenträchtigste und damit aus wirtschaftlicher Sicht beste Lösung wäre es gewesen zuerst den 9950X3D zu bringen, der leistungsmäßig in jeder Disziplin alles platt macht und dafür locker flockige $1000 zu verlangen. Wenn dieser Kundenkreis mal abgegrast ist und man höhere Stückzahlen fertigen kann, schiebt man den 9800X3D um $529 nach.

Image, maybe.

Beim 7950X3D Release haben sich viele über die Verzögerungstaktik aufgeregt und ich bezweifle das AMD nennenswerte Zusatzeinnahmen durch diese Verzögerungstaktik gemacht hat.
Der 7800X3D hat sich bei Mindfactory knapp 7 mal so gut verkauft, wie der 7950X3D.

Und der verkackte Zen5 Start mit den falschen Versprechungen hat nun auch einiges an Markenliebe gekostet.

Die Marge wird auch so hoch genug sein bei diesem 530 Euro Prozessor. Herstellungskosten 100 Euro?

[vinacis_vivids]

Naja, die Stagnation von Intel bedeutet auch, dass wir in den nächsten 4-5 Jahren weiterhin nur bei 8C/16T bleiben werden. Also Stagnation bei den MultiCore mit der Limitierung auf 8. Die Stagnation läuft seit dem Jahr 2017, als Intel noch 4C hauptsächlich verkaufte, siehe Duell 7700K vs Ryzen 7 1700(x).

Keine gute Entwicklung zumal Nvidia uArch nach wie vor Single-Core limitiert ist, während AMD (ATI) generell besser mit mehr CPU-Cores skaliert.

Für Intel war und ist der Fokus auf single-core uArch in Kombination mit Nvidia GPUs jahrelang der technologische Tod gewesen. Man fokussierte sich zu sehr und zu lange auf extreme hohe Single-Thread Takt und Single Core IPC und verlor den Kampf an allen Fronten.

Da Intel weg vom Fenster ist, werden wir das Jahrzehnt noch mehr Stagnation sehen. AMD bei den CPUs und Nvidia bei den dGPUs.

Am Ende des Jahrzehnts immer noch 8C/16T CPU wie im Jahr 2017 mit Zen1 und 8GB Grafikkarte wie die R9 390 aus dem Jahr 2015.

Der 7800X3D Verkauf bei MF spricht Bände.

Kein Developer wird für 16C/32T 7950X optimieren können, weil er die Hardware nicht hat und bei Anno 2077 weiter bei 30fps single-Core rumkrebsen.

Stagnation steht uns Jahre /Jahrzehnte bevor wenn Intel nichts liefert was MultiCore angeht.

Gleiches gilt für Sony mit Zen2 8C@3,85Ghz.

Mit 8C CPUs braucht ihr keine Innovation erwarten. Erinnert mich wieder an die Single-Core CPU Endzeiten des Athlon 3700+ oder so bevor Core2Duo das Ruder übernahm.

Ryzen: 1700, 2700, 3700, 5700, 7700, 9700 - alles etwas schneller, aber im Grunde gleich auf 8C/16T limitiert.

Kann man nur Intel beten, dass die wirklich was bringen können, sonst Stagnation und technologischer Stillstand seit 2017 mit Zen1 AMD Lisas Supershow.

[Thomas Gräf]

Developer optimieren gerne, wenn sie Zeit und Geld dafür bekommen.
In der Gaming Branche gibt es beides nicht.
In so manch anderer Software Branche ist es auch nicht anders.

Ich kenne in der Gaming Branche eine Ausnahme, CIG. Aber denen geht es in Sachen Profi Coder auch nicht gut.
Denen bleibt auch nur das Eichhörnchen Prinzip.

Hinzu kommt "Software sells Hardware" und nicht umgekehrt.
Leute kaufen Hardware um ihre miese Software zu beschleunigen. Da liegt der Hase im Pfeffer.

Das Intel single Thread King war hat ihnen genau deswegen Geld eingebracht weil Software single Thread lastig ist.
Als AMD 16Core CPUs brachte war das für einige Anwender natürlich ein Segen ja. Aber auch da sind Grenzen für Consumer Software.

Es gibt nun alles seitens Hardware was machbar ist.
Jetzt muss die Software Branche liefern, und das konnte sie noch nie! Da liegt die Stagnation die Du meinst.
Ein paar wenige Ausnahmen die man an einer Hand abzählen kann mag es geben, aber sonst?

[Badesalz]

Naja, die Stagnation von Intel bedeutet auch, dass wir in den nächsten 4-5 Jahren weiterhin nur bei 8C/16T bleiben werden. Also Stagnation bei den MultiCore mit der Limitierung auf 8.Meinst du jetzt nur Zocken oder was meinst du?

Kennst du das Problem bei Spielen, daß da für die Immersion Latenzen eine sehr große Rolle spielen? Und kennst du das Problem, daß auf dem Bildschirm pro Frame ein/das Ergebnis der Rechnerei zu sehen ist, dafür aber die Ergebnisse mehrerer Threads zusammengefügt werden? ("gesynct")
Weißt du was diese Syncronisation kostet? Zeit -> Latenzen.

Es ist nicht mehr ganz so lang hin bis GTA6. Wenn die >16 Threads nicht skalieren, dann kannst du dein Alpträumchen mit der Stagnation vergessen. Solange keinem was geniales einfällt wie man das umgeht, bleibt das so. Selbst wenn Intel und AMD 12 Cores als die kleinsten CPUs verkaufen. Fertig.

[gedi]

Image, maybe.

Beim 7950X3D Release haben sich viele über die Verzögerungstaktik aufgeregt und ich bezweifle das AMD nennenswerte Zusatzeinnahmen durch diese Verzögerungstaktik gemacht hat.
Der 7800X3D hat sich bei Mindfactory knapp 7 mal so gut verkauft, wie der 7950X3D.

Und der verkackte Zen5 Start mit den falschen Versprechungen hat nun auch einiges an Markenliebe gekostet.

Die Marge wird auch so hoch genug sein bei diesem 530 Euro Prozessor. Herstellungskosten 100 Euro?

Nun, das Versprechen war schon korrekt, die Agesa zum Release allerdings unbefriedigend. Mit einem 9950x kann man sicher toll arbeiten und spielen, seit 1.202a.

[latiose88]

Natürlich hat alles sein Grenze.Wenn weder nen Threadripper, noch ein Ryzen 9950x und auch kein extra L3 Cache CPU was hilft,dann gibt es dazu ja noch die kleineren CPUS was.Das bleibt spannend wie es bei den mit weniger Kernen so aussieht.

[dildo4u]

Fand das interessant der 9800X3D performt besser als angenommen in Anwendungen gegen 9700X, sie vermuten das die I/O Die in Zen 5 limitiert. Theoretisch könnte man die CPU erneut auflegen wenn sich z.b Zen 6 verzögert.


https://youtu.be/YnR9dVycPLs?si=YsbRzgd7fhG_nG6O&t=1133

[Badesalz]

@d4u
Hä? Zen6 ist schon Zen5 leicht nachgepimpt mit komplett neuem IOD.

[dildo4u]

Zen5 nutzt aber 4nm wird interessant ob 3nm gleich billiger ist.

[Badesalz]

Welcher neuer Node wurde mal billiger?

Das obige Geheimnis :| liegt imho in 90% der Fälle wo das so ist (s.u.) nicht am IOD oder weil der Zwischenpuffer (V-Cache) vom Programmablauf her einiger Soft eher im Weg steht als es hilft:

Wenn man richtig hingeschaut hat sah man, daß gegenüber dem 7900X der 7800X3D wie irre geregelt wird, damit er ja nicht in die Drosselung fällt. V-Cache bringt beim Zocken so viel, daß es sich trotzdem nur noch große Vorteile ergeben. Und bei Anwendungen oft.
Weil Zen4X3D also gedrosselt läuft erigbt das auch die traumhafte Effizienz.

Der 9800X3D, jezt wo der V-Cache die Cores nicht mehr umkapselt, wird nicht mehr auf die Art geregelt. Die Regeleung ist genauso wie beim 9700X.
Das hat die Zahl der Anwendungen die auf den Pendants ohne V-Cache bisschen besser laufen plötzlich stark reduziert =) Nix IOD.

Der störende Einfluss vom V-Cache bei Zen4 in diesen Fällen ergibt sich daher meiner Meinung nach nicht architektonisch, sondern schlicht energetisch. Das fällt mit Zen5 weg.

[Platos]

Meinst du jetzt nur Zocken oder was meinst du?

Kennst du das Problem bei Spielen, daß da für die Immersion Latenzen eine sehr große Rolle spielen? Und kennst du das Problem, daß auf dem Bildschirm pro Frame ein/das Ergebnis der Rechnerei zu sehen ist, dafür aber die Ergebnisse mehrerer Threads zusammengefügt werden? ("gesynct")
Weißt du was diese Syncronisation kostet? Zeit -> Latenzen.

Es ist nicht mehr ganz so lang hin bis GTA6. Wenn die >16 Threads nicht skalieren, dann kannst du dein Alpträumchen mit der Stagnation vergessen. Solange keinem was geniales einfällt wie man das umgeht, bleibt das so. Selbst wenn Intel und AMD 12 Cores als die kleinsten CPUs verkaufen. Fertig.

Der Punkt ist eben mehr Cores fürs gleiche Geld.

Gamer brauchen keine 32 Cores (dann 64 Threads). Aber es gibt a) auch noch Anwender (die meisten Hobby-Anwender kaufen nicht die teure Threadripper Plattform) und b) geht es wie gesagt um Preis pro Kern. Wenn nun der 7950X auf einmal 24/32 Kerne hat, dann hat eben auch der 7900X 16-24 Kerne und der 7800X 12-16 Kerne und der 7600X 8-12 Kerne usw.

Man könnte also bei einem erneutem Kernanstieg für weniger Geld 8, 12 oder 16 Kerne kriegen. Das kapieren die Leute hald nie, wenns um Erhöhung der Kernanzahl geht. Es geht nicht nur um das Topmodel. Wie immer gibts in der Praxis auch noch was darunter.

Und für Gamer, die auch gerne mal noch ab und zu mal Videobearbeitung machen, wäre genau das ein Segen. Und für reine Gamer, die sich heute nur ein 6-Kerner leisten können, wäre ein gleich teurer 8-Kerner (oder mehr) nicht verkehrt. Mittlerweile würde ich keinen 6-Kerner mehr empfehlen, wenns am Geld nicht fehlt.

16Kerner fürs Geld eines 12- oder gar 8-Kerner würde jedem zugute kommen. Die, die es nicht brauchen, sparen Geld und die, die es gerne hätten/brauchen sparen auch Geld.

Solange nicht die kleinste CPU im Portfolio 16 Kerne hat, kann man immer gerne mehr Kerne bringen. Genau wie bei Grafikkarten, gehts auch bei CPUs nicht immer um die RTX 5090 ;)

[Nightspider]

Fand das interessant der 9800X3D performt besser als angenommen in Anwendungen gegen 9700X, sie vermuten das die I/O Die in Zen 5 limitiert. Theoretisch könnte man die CPU erneut auflegen wenn sich z.b Zen 6 verzögert.


https://youtu.be/YnR9dVycPLs?si=YsbRzgd7fhG_nG6O&t=1133

Manche Anwendungen profitieren ja auch nur leicht vom V-Cache und der höhere Cache Bandbreite.

Das heißt es war nicht genug um die starke Taktregression beim 7800X3D und 5800X3D zu kompensieren aber es ist genug um den 9800X3D schneller als den 9700X zu machen, weil der Taktunterschied dieses mal deutlich kleiner ist.

Mich würde ja auch mal interessieren ob Windows ebenfalls vom V-Cache profitiert und die "Schwuppdizität" beim 9800X3D auf ein neues Alltimehigh gestiegen ist.

[Janos]

Es kommen auf jeden Fall Threadripper X3D. Könnte also sein dass AMD erst hier in die Vollen geht um die HEDT Plattform wieder zu beleben.

AMD sollte für den kleinen Threadripper wieder UDIMM Support bringen, die reg ECC 192GB 6400MT Kits sind ständig ausverkauft und bzgl. Latenz schlechter als UDIMM.
Die größeren Kits sind dann wieder 8 DIMMs und da gibt es nur ein Board für, was dann aber bei TRX50 2DpC bedeutet.

[G3cko]

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Kein Developer wird für 16C/32T 7950X optimieren können, weil er die Hardware nicht hat und bei Anno 2077 weiter bei 30fps single-Core rumkrebsen.

Stagnation steht uns Jahre /Jahrzehnte bevor wenn Intel nichts liefert was MultiCore angeht.



Es spielt absolut keine Rolle was auf dem PC passiert. Die Konsole ist die Leadplatform und für diese wird optimiert.

Was auf dem PC passiert steht auf einem anderen Blatt Papier.

Ich sehe hier aber AMD nicht als Bremse. Es gibt bereits 16C/32T, und das ist weit mehr als man als Gamer aktuell nutzen kann. Nicht Intel muss nachziehen, sondern Microsoft und Sony und das wird erst mit der nächsten Konsolengeneration passieren. Dann werden wir auch ganz andere Anforderungen sehen. Vielleicht NPU statt mehr Cores.

Als zuletzt Stagnation am CPU Markt herrschte, hat Intel mehr als 4C nur auf HEDT angeboten. Also bewusst versucht die Gamer auf HEDT zu bringen. Und bereits ein 6600k ist kurz nach Release in BF1 an seinen Threads verhungert. Auch aktuell gibt es bei Intel die Unterteilung 6 und 8 P-Cores. Also Intel ist die Bremse nicht AMD.

Das sehe ich aktuell bei AMD nicht. Du bekommst mehr als genug Cores und Threads und das auf einen 80€ Board wenn sein muss.

[OgrEGT]

https://videocardz.com/newz/amd-strix-halo-igpu-naming-revealed-radeon-8060s-to-feature-40-rdna3-5-compute-units
AMD Strix Halo iGPU naming revealed: Radeon 8060S to feature 40 RDNA3.5 Compute Units

[MSABK]

Spannend. Schade dass es kein RDNA4 wird.

[HOT]

https://wccftech.com/amd-mobile-cpu-gpu-2025-2026-update-ryzen-apu-refreshes-strix-halo-fire-range-krackan-radeon-rx-8000-series/

Eagle Point (Strix Refresh) offenbar erst zum Jaheswechsel 25/26.
Passend alles zur Zen6-Verschiebung.

[basix]

Noch ein interessanter Fund:
AIE-MLv2 oder das was in XDNA2 & Strix zum Einsatz kommt unterstützt auch MX4, MX6, MX9
https://www.amd.com/en/products/adaptive-socs-and-fpgas/technologies/ai-engine.html

MX9 wird das von AMD beworbene Block-FP16 sein.

https://i0.wp.com/semianalysis.com/wp-content/uploads/2024/11/https3A2F2Fsubstack-post-media.s3.amazonaws.com2Fpublic2Fimages2Fcdbb45f8-8377-46ed-8a37-09826b8422fc_2102x776.jpg?ssl=1

[Nightspider]

Wenn die Zen5 Architektur so stark vom V-Cache profitiert, das der IPC Zuwachs von Zen4 zu Zen5 teilweise mehr um den Faktor 2 steigt, wie hier im Test (Anno 1800: 10->23%) (https://www.computerbase.de/artikel/prozessoren/amd-ryzen-9000x3d-7000x3d-4-8-ghz-vergleich.90208/), dann frage ich mich wie stark die Kerne in Strix Point durch den vergleichsweise winzigen L3 gebremst werden.

Mit dem V-Cache wird Strix Halo 3D jedenfalls gut abgehen und relativ weit vor Strix Point landen in CPU Tests.

[Der_Korken]

Wenn die Zen5 Architektur so stark vom V-Cache profitiert, das der IPC Zuwachs von Zen4 zu Zen5 teilweise mehr um den Faktor 2 steigt, wie hier im Test (Anno 1800: 10->23%) (https://www.computerbase.de/artikel/prozessoren/amd-ryzen-9000x3d-7000x3d-4-8-ghz-vergleich.90208/), dann frage ich mich wie stark die Kerne in Strix Point durch den vergleichsweise winzigen L3 gebremst werden.

Ich habe diese Gegenüberstellung schon mal im Arrow Lake Thread gepostet:

https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13642469#post13642469
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13643921#post13643921

Granite Ridge schlägt Strix bei gleichen 4Ghz um 13% in SpecINT 1T und knapp 6% in SpecFP 1T. Bei Chips&Cheese kam auch raus, dass der 9800X3D bei SpecINT den 9950X minimalst überholt (trotz 500Mhz weniger Boost-Takt), während er bei SpecFP nicht ganz rankommt.

[davidzo]

Granite Ridge schlägt Strix bei gleichen 4Ghz um 13% in SpecINT 1T und knapp 6% in SpecFP 1T. Bei Chips&Cheese kam auch raus, dass der 9800X3D bei SpecINT den 9950X minimalst überholt (trotz 500Mhz weniger Boost-Takt), während er bei SpecFP nicht ganz rankommt.

Das scheint wohl das neue Normal zu sein. Wenn es sich auf die Effizienz Positiv auswirkt und nicht nur eine Budgetkürzung, ist gegen solche Entscheidungen eigentlich nichts einzuwenden. Spezialisierte mobile Architekturen können durchaus Vorteile haben, man denke an den legendären Pentium M.

Sieht mir aber eher aus wie Abstriche die man zur Flächenoptimierung gemacht hat. Intel schafft im mobile ja auf ähnliche Art Platz um die fette GPU unter zu bekommen. Die Skymont Cores bei LnL sind deutlich langsamer als die von ArL. Bei Chips and Cheese war Crestmont mit L3 zum Teil schneller als Skymont ohne.

[Nightspider]

Granite Ridge schlägt Strix bei gleichen 4Ghz um 13% in SpecINT 1T und knapp 6% in SpecFP 1T. Bei Chips&Cheese kam auch raus, dass der 9800X3D bei SpecINT den 9950X minimalst überholt (trotz 500Mhz weniger Boost-Takt), während er bei SpecFP nicht ganz rankommt.

Heißt also grob, das Zen5 mit V-Cache in Anwendungen auch gerne mal 10-25% höhere IPC in Anwendungen haben könnte, gegenüber Strix Point.
Mit leichter Taktregression also vielleicht 8-20% mehr Leistung in Anwendungen. Gar nicht erst zu reden von der dramatisch besseren Effizienz.

Hätte sowas schon gerne im Laptop. Man bin ich gespannt auf die Preise von Strix Halo.
AMD will die Marge ja weiter steigern, das kann ja heiter werden.

[Zossel]

Spezialisierte mobile Architekturen können durchaus Vorteile haben, man denke an den legendären Pentium M.
Naja, als Vergleich gab es den P4, und ob heute noch alle damaligen Abwägungen noch genau so sind?

[mboeller]

Hätte sowas schon gerne im Laptop. Man bin ich gespannt auf die Preise von Strix Halo.


darüber schreibe ich jetzt seit Monaten und werde jedes Mal in die Ecke gestellt... ;)

[Badesalz]

Der Punkt ist eben mehr Cores fürs gleiche Geld.
Geniale Idee, daß alle mehr Kerne fürs gleiche Geld brauchen, damit die Ärmeren dann nicht mehr 6C fahren, sondern sich fürs gleiche Geld 8C kaufen können.

Zuerst den Schwachen helfen. Sehr löblich :wink:

[Altehardware]

mehr kerne bringe nix am desktop gut für die die rendern (Video) alle anderen profitieren primär vom cache und Takt.
Daher zen6 8 core ccx mit x3d 6,0ghz zen6c 16core ccx 5,0ghz wie bei zen5
Da ändert sich mal nix

[amdfanuwe]

mehr kerne bringe nix am desktop
Erzähl das Intel. 14, 20, 24 Core CPUs.

[BavarianRealist]

Daher zen6 8 core ccx mit x3d 6,0ghz zen6c 16core ccx 5,0ghz wie bei zen5
Da ändert sich mal nix

Alleine weil Zen6 komplexer als Zen5 werden dürfte, würde das Die in N3/N2 recht teuer, wenn es nicht super klein ist. Daher wohl weiterhin 8-Core-CCX: Ziel dürfte sein, Dice <60mm² zu erhalten, zumal sie dann in etwa weiterhin genau die Größe des L3-Chiplets hätten, dass ja eher <50mm² ist.

[vinacis_vivids]

https://videocardz.com/newz/amd-ryzen-ai-365-hx370-gaming-handhelds-outperform-rog-ally-x-with-z1-extreme-by-15-20

Bei ~15W Energieverbrauch bringen 12CU RDNA3.5 ggü. RDNA3 12CU ca. +23-24% bei Cyberpunk 207 1080p low. und Wukong 1080p low +7-16%.

"4nm" 4C Zen5 + 6C Zen5c + 12CU@RDNA3.5 sind bei niedrigen Verbrauch von ~15W also +7-24% effizienter als 8C Zen4 + 12CU@RDNA3.

[davidzo]

Das halte ich für einen Druck- Bzw. Messfehler, da beides das gleiche Strix Point Silicon ist.
afaik sprach AMD sowohl von RDNA3+ (vor launch) als auch RDNA 3.5 (Launchfolien) bei Strix Point. Das ist also sowieso schon die neue Hardware.

Vielleicht TDP und RAM Unterschiede?



Die Strix point 16CU IGP ist einfach imbalanced. Die 8 WGP hat sie nur damit man KI benchmarks gewinnen kann, in der Praxis sieht man davon nichts und Hawks 12CU ist mit gleichem Speicher ähnlich schnell.

Das ist besonders traurig, weil der mickrige 2MB last level Cache der GPU weniger Platz einnimmt als ein einziger WGP. Intel hat mit LnL stattdessen ein Balanced Design gewagt und der GPU volle 8MB L2 Cache beiseite gestellt um die 8CUs voll auszulasten (plus 8MB memory side cache den man theoretisch auch noch nutzen kann).

12CUs und 8MB L2 Cache hätten in etwa dieselbe Diefläche wie Strix mit 16CU und 2MB und ich bin mir sicher dass sie in den meisten Games besser performt hätten und noch dazu sparsamer wären und dadurch eben auch höher takten könnten. Schade AMD, man hat sich stattdessen entschiden lieber die Rohleistungstests zu gewinnen.

[robbitop]

Wobei die 8Xe Cores so viele FPUs haben wie AMDs 16CUs. Ggf sind die Xe Cores eher das Äquivalent zu WGPs?

Eine breitere Konfiguration erlaubt performance normiert niedrigere Taktraten. Da Takt aufgrund der f/v curve mehr Leistungsaufnahme kostet als eine Verbreiterung kann (im Grenzen) eine breitere IGP energieeffienter sein als eine schmale. IIRC gab es TDP normierte Benchmarks vor ein paar Monaten die das aufzeigten. Die 12 CU astrid Version war kaum schneller bei gleicher TDP wie Hawk wohingegen die 16 CU Version den größeren Performancesprung hingelegt haben (gleiche TDP).
Das könnte man zwar auch auf das Binning zurückführen aber obiges Prinzip wird da schon auch Wirkung zeigen.

Was mehr Cache angeht stimme ich da voll überein. Das spart Energie (lokale Datentransfers kosten weniger Strom) als externe.was dann in Takt investiert werden kann und es schiebt den Bandbreitenbottleneck ein Stück weg. Bereits Hawk rennt bei weniger als 50% des nominalen GPU Takt ins Bandbreitenlimit in Spielen laut der Untersuchung von thephawkx. Strix wahrscheinlich noch eher. Ein 8-16 oder besser 32 mb Cache würde da Wunder wirken für IGPs. Aber leider wird da immer gegeizt weil sonst zu teuer und wahrscheinlich vermutet man der Zielmarkt belohnt das nicht angemessen. Deshalb ggf auch der Ausflug in eine separate high performance APU mit Halo.

[Nightspider]

Alleine weil Zen6 komplexer als Zen5 werden dürfte, würde das Die in N3/N2 recht teuer, wenn es nicht super klein ist. Daher wohl weiterhin 8-Core-CCX: Ziel dürfte sein, Dice <60mm² zu erhalten, zumal sie dann in etwa weiterhin genau die Größe des L3-Chiplets hätten, dass ja eher <50mm² ist.

Das oberste Ziel sollte es eigentlich sein den riesigen L3 Cache aus dem CCD zu bekommen, wenn man es auch performant(er) und vor allem günstiger über Stacking erreichen kann.

N2 Wafer werden mindestens 40-50% teurer als N3 Wafer 2025 sein. Da der Cache quasi nicht mehr schrumpft bedeutet das auch, dass der Cache 40-50% teurer wird pro MB.

Die große Frage ist ob es genug Packaging Kapazitäten 2025/26 geben wird um >alle< CCD Chiplets mindestens auf einen IO zu stapeln, ggf. mit einem zusätzlichen Cache Layer dazwischen.

Ich kann mir auch noch immer 8 Core CCDs ohne L3 vorstellen mit ~40mm². Von denen dann eben mehere auf L3 Chiplets gestapelt werden könnten. Die Datenwege könnten sogar kürzer sein zwischen den zwei 8 Kern Gruppen, weil die Kerne näher beieinanderliegen würden.

Eine Idee die mir auch letztens kam: vielleicht ist das V-Cache Chiplet unter dem 9800X3D nicht mal ein ganzer V-Cache Chip sondern nur der halbe. ;) Man könnte einen doppelt so breiten V-Cache Chip sicherlich so designen, das er 2 eigenständig funktionierende Cache Areale besitzt und dazwischen nur die IO Bahnen laufen würden, die für Single-CCD CPUs durchtrennt werden könnten aber die bei 16C CPUs (9950X3D hust) für deutlich bessere inter core latenzen sorgen würden bzw. das in einem Prioritätsfall eines der beiden CCDs auf die vollen 2*64MB V-Cache zugreifen kann.

[amdfanuwe]

Eine Idee die mir auch letztens kam: vielleicht ist das V-Cache Chiplet unter dem 9800X3D nicht mal ein ganzer V-Cache Chip sondern nur der halbe. ;) Man könnte einen doppelt so breiten V-Cache Chip sicherlich so designen, das er 2 eigenständig funktionierende Cache Areale besitzt und dazwischen nur die IO Bahnen laufen würden, die für Single-CCD CPUs durchtrennt werden könnten aber die bei 16C CPUs (9950X3D hust) für deutlich bessere inter core latenzen sorgen würden bzw. das in einem Prioritätsfall eines der beiden CCDs auf die vollen 2*64MB V-Cache zugreifen kann.
Wieso nur der halbe? Da bastelt AMD sicherlich schon an doppelt großen Cache Dies oder gar I/O Dies auf die sie 2 ZEN5 Chips stacken.
Dadurch könnten sie einen 16C Chip mit gemeinsamen L3 zusammenbauen.
Bei ZEN5c 16C haben sie ja schon einen 16C CCX. Vielleicht ist der ZEN5 auch schon darauf vorbereitet.
Hör ich da wen sabbern bei dem Gedanken an schnellen 16C mit gesamt 32+32+128MB L3 Cache?

Wenn nicht schon im Januar, vielleicht als Refresh Ende 25.

[davidzo]

Aber leider wird da immer gegeizt weil sonst zu teuer und wahrscheinlich vermutet man der Zielmarkt belohnt das nicht angemessen. Deshalb ggf auch der Ausflug in eine separate high performance APU mit Halo.

Was ist daran teuer? Wieso soll SRAM teurer sein als Logik? 2CUs weniger sind tatsächlich genau die Fläche die man für den 8MB L2 gebraucht hätte. Der DIE wäre nicht größer gewesen. IFcache/L3 ist vermutlich noch etwas denser, aber dazu müsste ich verschiedene DIEs vergleichen. Die 2x1mb Blöcke des L2 sind aber bei Strix schon mit drauf, daher kann man das gut abschätzen.

[robbitop]

Ich habe es eher aus der "Cache zusätzlich" Richtung betrachtet. Aber du hast schon Recht wenn man es aus der Richtung "Cache statt CUs" betrachtet.
Aber würde sowas nicht bei Simulationen auch auffallen? Man sollte doch davon ausgehen, dass das Siliziumbudget bestmöglich genutzt wird.

[aceCrasher]

Ich habe es eher aus der "Cache zusätzlich" Richtung betrachtet. Aber du hast schon Recht wenn man es aus der Richtung "Cache statt CUs" betrachtet.
Aber würde sowas nicht bei Simulationen auch auffallen? Man sollte doch davon ausgehen, dass das Siliziumbudget bestmöglich genutzt wird.
Trotzdem hätte es sich meiner Meinung nach gelohnt. Mit den 8MB L2 wäre die AMD iGPU klar schneller gewesen als die von 8 Xe2 von Intel. Jetzt ist es drauf hinausgelaufen dass überall steht "Lunar Lake iGPU holt mit riesigem 50% Sprung zu AMD auf". Das Marketing Desaster hätte man sich mit ein bisschen mehr Cache ersparen können.

[basix]

Trotzdem hätte es sich meiner Meinung nach gelohnt. Mit den 8MB L2 wäre die AMD iGPU klar schneller gewesen als die von 8 Xe2 von Intel. Jetzt ist es drauf hinausgelaufen dass überall steht "Lunar Lake iGPU holt mit riesigen 50% Sprung zu AMD auf". Das Marketing Desaster hätte man sich mit ein bisschen mehr Cache ersparen können.

12CU + 16MByte IF$ wären wohl ideal gewesen. Das wäre von der Fläche her faktisch gleich gross wie 16CU (evtl. marginal grösser). Effektive Bandbreite wäre etwas geringer als bei der 6500XT, bei 12CU vs. 16CU aber etwas mehr Bumms pro CU.

Bei der nächten APU Iteration wird es vermutlich aber immer noch kein IF$ geben, da man wohl LPDDR6(X) verwenden wird, was 2x oder mehr Bandbreite verspricht. Für eine 16CU GPU wären 250+GByte/s wohl gut genug.Minimalstes LPDDR6-10667 = 256 GByte/s. LPDDR6-12800 (JEDEC max.) = 307 GByte/s. Eine 6500XT hat eine effektive Bandbreite von 232 GByte/s (144GB/s + 16MByte IF$).

[MSABK]

Verstehe 0 warum da amd mit dem cache geizt. Intel hat mit dem LL echt eine balancierte iGPU entwickelt.

[Nakai]

AMD macht einfach AMD Sachen. Das kann man aber bei fast allen Produkten beobachten. Eigentlich sind nur reine CPUs irgendwie halb fehlerfrei, sobald es in Richtung APU und GPU geht, muss man sich oft nur noch wundern.

[Exxtreme]

Igpu ist für AMD wohl reines Office- und Brauser-Zeugs. Und da braucht man keinen Cache.

[fondness]

AMD macht einfach AMD Sachen. Das kann man aber bei fast allen Produkten beobachten. Eigentlich sind nur reine CPUs irgendwie halb fehlerfrei, sobald es in Richtung APU und GPU geht, muss man sich oft nur noch wundern.

Was genau ist nicht fehlerfrei bei der oben angesprochenen iGPU? Selten so einen dummen Beitrag gelesen.

[robbitop]

Er meinte damit wahrscheinlich den oben besprochenen Tradeoff zwischen CUs und Cache. Ggf. hätte man bei gleicher Siliziumfläche bessere Ergebnisse erzielt wenn CUs gegen LLC für die iGPU getauscht worden wären. Da man unter ~50% des Nominaltaktes bereits in einen Bandwidthbottlenecks in Spielen zu laufen scheint ist das eine valide Annahme. Aber: bei niedrigen TDPs gibt es auch niedrigere GPU Taktraten wo man noch nicht im Bottleneck ist. Und dort bringt mehr Breite auch mehr Energieeffizienz. Andererseits bringt Cachehitrate auch Energieeffizienz.
Ich denke es hängt vom Betriebspunkt ab und ich weiß nicht ob es wirklich so eine so offensichtliche Wahl war. Würde aber annehmen, dass AMD sicherlich mehrere Varianten simuliert haben wird. Aber wer weiß was das Ergebnis gewesen wäre wenn man bei Strix ein paar CUs gegen etwas mehr L2 Cache getauscht hätte.

[Pirx]

Igpu ist für AMD wohl reines Office- und Brauser-Zeugs. Und da braucht man keinen Cache.
unwahrscheinlich, dann wäre die iGPU viel kleiner, seit Jahren

[Nakai]

Er meinte damit wahrscheinlich den oben besprochenen Tradeoff zwischen CUs und Cache. Ggf. hätte man bei gleicher Siliziumfläche bessere Ergebnisse erzielt wenn CUs gegen LLC für die iGPU getauscht worden wären. Da man unter ~50% des Nominaltaktes bereits in einen Bandwidthbottlenecks in Spielen zu laufen scheint ist das eine valide Annahme. Aber: bei niedrigen TDPs gibt es auch niedrigere GPU Taktraten wo man noch nicht im Bottleneck ist. Und dort bringt mehr Breite auch mehr Energieeffizienz. Andererseits bringt Cachehitrate auch Energieeffizienz.
Ich denke es hängt vom Betriebspunkt ab und ich weiß nicht ob es wirklich so eine so offensichtliche Wahl war. Würde aber annehmen, dass AMD sicherlich mehrere Varianten simuliert haben wird. Aber wer weiß was das Ergebnis gewesen wäre wenn man bei Strix ein paar CUs gegen etwas mehr L2 Cache getauscht hätte.

Bei den APUs hätte es schon lange größere Caches geben müssen. Was mir auch sauer aufstößt ist der kontinuierliche Weg die eigenen Produkte einfach nur "mediocre" zu machen. Ich hab so oft das Gefühl, dass man bestimmte Designentscheidungen an ein paar wenigen mm2 festmacht und dabei ein Produkt entwickelt, was keine herausragenden Eigenschaften mehr hat. Das zieht sich schon seit Jahren durch viele Produkte durch.

[aufkrawall]

Wär schon gut, wenn die IGPs in den Desktop-Chips wenigstens etwas mehr als reines Checklistenfeature wären, damit man wenigstens den Monitor für flüssiges 4k 144Hz Web-Browsing ohne Dauergeruckel dran anschließen könnte. Kann man aber nicht. Insbesondere bei der GPU-Sparte ist dieses krampfhafte Margen-Auspressen um jeden Preis schon irgendwo geistesgestört und extrem unsympathisch. Das war zu GCN-Zeiten anders.

[robbitop]

Bei den APUs hätte es schon lange größere Caches geben müssen. Was mir auch sauer aufstößt ist der kontinuierliche Weg die eigenen Produkte einfach nur "mediocre" zu machen. Ich hab so oft das Gefühl, dass man bestimmte Designentscheidungen an ein paar wenigen mm2 festmacht und dabei ein Produkt entwickelt, was keine herausragenden Eigenschaften mehr hat. Das zieht sich schon seit Jahren durch viele Produkte durch.

Hier ist meine Sicht der Dinge:
Es ist halt eine Frage des Zielmarktes und was dieser bereit ist zu vergüten. Premium APUs wurden bis dato nie vom Endkundenmarkt belohnt. Intel hatte ja mal eine Weile diese GT3e/GT4e Versionen. Mit eDRAM und extra breiter GPU. Konnte man damals bei Geizhals mal filtern wie viele Geräte es damit gab. Vielleicht 1/20 von den GT2...grob.
AMD wurde für eine starke GPU auch eigentlich nie vom Markt belohnt und auch für schwache dann nicht bestraft. Renoir und Cezanne schleppten völlig veraltete GPU IP mit und es gab keine Verkaufsnachteile IIRC.

Am Ende ist es immer eine Opportunitätsbetrachtung. Wie viel mehr Gewinn bringt es in der jeweiligen Situation mehr Siliziumfläche/Wafer zu investieren vs diese in höhermargige Produkte (Epyc/Instinct) zu investieren?
Die Situation ist allerdings auch nicht statisch - denn sobald der Wettbewerb in Punkto GPU Leistung auffrischt, kann das schon auch Ansporn geben. Allerdings schaut man sich die Gewinne in AMDs nicht AI und nicht Epyc Sparten an, kann es denen auch fast egal sein. ^^

Für mich sieht es so aus als wenn man mit Strix Halo das nochmal hinterfragt und eine separate high end APU ausliefern möchte und mal schauen, wie der "Appetit" im Markt ist. Schlägt die ein und bleibt der Wettbewerb bei IGPs stark, könnte sich das auch auf die kleineren Parts auswirken.

[basix]

Igpu ist für AMD wohl reines Office- und Brauser-Zeugs. Und da braucht man keinen Cache.

12CU + 16MByte Cache wäre in den allermeisten Fällen (deutlich) schneller bei gleicher Chipfläche. Gleiche Kosten, mehr Performance. Wieso also das also nicht so machen? ;)

Den IF$ kann man zusätzlich noch an die NPU hängen (IF$ hat dann zwei Clients, iGPU und NPU), dann profitiert das einzig wichtige namens AI auch noch.

[Badesalz]

@robbi
#4673 war jetzt mal ein waschechter Top-Beitrag. Richtig richtig gute Analyse :up:

[Nakai]

Hier ist meine Sicht der Dinge:
Es ist halt eine Frage des Zielmarktes und was dieser bereit ist zu vergüten. Premium APUs wurden bis dato nie vom Endkundenmarkt belohnt. Intel hatte ja mal eine Weile diese GT3e/GT4e Versionen. Mit eDRAM und extra breiter GPU. Konnte man damals bei Geizhals mal filtern wie viele Geräte es damit gab. Vielleicht 1/20 von den GT2...grob.
AMD wurde für eine starke GPU auch eigentlich nie vom Markt belohnt und auch für schwache dann nicht bestraft. Renoir und Cezanne schleppten völlig veraltete GPU IP mit und es gab keine Verkaufsnachteile IIRC.

Am Ende ist es immer eine Opportunitätsbetrachtung. Wie viel mehr Gewinn bringt es in der jeweiligen Situation mehr Siliziumfläche/Wafer zu investieren vs diese in höhermargige Produkte (Epyc/Instinct) zu investieren?
Die Situation ist allerdings auch nicht statisch - denn sobald der Wettbewerb in Punkto GPU Leistung auffrischt, kann das schon auch Ansporn geben. Allerdings schaut man sich die Gewinne in AMDs nicht AI und nicht Epyc Sparten an, kann es denen auch fast egal sein. ^^

Für mich sieht es so aus als wenn man mit Strix Halo das nochmal hinterfragt und eine separate high end APU ausliefern möchte und mal schauen, wie der "Appetit" im Markt ist. Schlägt die ein und bleibt der Wettbewerb bei IGPs stark, könnte sich das auch auf die kleineren Parts auswirken.

Mir geht es gar nicht um Premium-APUs. Sicherlich ist das auch ein Punkt, wo man AMD wenig Engagement vorwerfen kann. Aber da verstehe ich jegliche Vorbehalte besser.

12CU + 16MByte Cache wäre in den allermeisten Fällen (deutlich) schneller bei gleicher Chipfläche. Gleiche Kosten, mehr Performance. Wieso also das also nicht so machen? ;)

Den IF$ kann man zusätzlich noch an die NPU hängen (IF$ hat dann zwei Clients, iGPU und NPU), dann profitiert das einzig wichtige namens AI auch noch.

Selbst 16 CUs und der Cache wären drin gewesen. Man wäre Performancetechnisch auf allen Ebenen besser gewesen und könnte bei AI-Usecases nochmal eine Schippe drauflegen, was ein Major Selling Factor sein wird. Ich vermute da eher Einfallslosigkeit, als einen 5D Move.

[robbitop]

Naja es wird aber ein Stück weit mehr Premium wenn du mehr Fläche investierst. Und es ist auch egal wie man das nennt aber der Kern meiner Aussage bleibt da dennoch bestehen.

Und das was AMD momentan als IGP liefert ist weit mehr als Jahrelang üblich war. Heute kannst du darauf AAA Spiele spielen und zwar in 1080p, oft mit 60 fps und mittleren Details.

Ich denke hier liegt eine Bubble vor und wir überschätzen den Appetit des Kernzielmarktes von den derzeitigen APUs für 3D Performance. Macht man die APU größer, bekommt man das Produkt für so viel mehr verkauft, dass es zu mehr Gewinn führt? Und ich würde vermuten, dass der Massenmarkt für APUs nicht unbedingt 3D Performance getrieben ist. Das hat Intel mit seinem Erfolg mit den GT2 IGPs jahrelang bewiesen.

[mczak]

AMD wurde für eine starke GPU auch eigentlich nie vom Markt belohnt und auch für schwache dann nicht bestraft. Renoir und Cezanne schleppten völlig veraltete GPU IP mit und es gab keine Verkaufsnachteile IIRC.

Naja also gerade Renoir war bei der IGP zum Erscheinungszeitpunkt trotzdem konkurrenzlos (abgesehen davon dass die jetzt so stark veraltet auch nicht war, rdna war da brandneu). Bei intel war da Ice Lake aktuell, und die IGP (Iris Plus) mag zwar vom Featureset her moderner gewesen sein, war aber komplett chancenlos gegen Vega 8 von Renoir, sowohl was Performance wie Effizienz betraf. Das änderte sich erst mit Tiger Lake (Iris Xe), Cezanne war halt bloss ein Renoir mit neuem Zen3-CCX (wobei Tiger Lake IGP je nach dem auch längst nicht immer vorne liegt, obwohl die Vorteile auf dem Papier sehr deutlich sind). Wobei es relativ neue Notebooks mit Cezanne (meist als Ryzen 7 7730U) immer noch wie Sand am Meer gibt, was schon nicht dafür spricht dass die IGPU ein entscheidendes Kaufargument ist...


Für mich sieht es so aus als wenn man mit Strix Halo das nochmal hinterfragt und eine separate high end APU ausliefern möchte und mal schauen, wie der "Appetit" im Markt ist. Schlägt die ein und bleibt der Wettbewerb bei IGPs stark, könnte sich das auch auf die kleineren Parts auswirken.
Ich denke schon es ist ein Risiko bei der iGPU derart geizig zu sein. Klar manche dieser Chips werden auch in Notebooks mit dGPUs verbaut, da ist jedes Investment in schnellere iGPU verschwendetes Silizium. Aber ansonsten, solange das Geamtpaket sonst stimmt gegenüber der Konkurrenz (also z.B. höhere CPU-Performance, Effizienz etc.) kann man es sich wohl schon leisten wenn die iGPU da nicht unbedingt schneller ist, aber irgend ein hervorstehendes Merkmal sollte man wohl schon haben wenn man Premium-Preise verlangen will.

[Der_Korken]

Wär schon gut, wenn die IGPs in den Desktop-Chips wenigstens etwas mehr als reines Checklistenfeature wären, damit man wenigstens den Monitor für flüssiges 4k 144Hz Web-Browsing ohne Dauergeruckel dran anschließen könnte.

Habe das mal gegoogled, weil ich bisher davon ausging, dass sowas problemlos möglich wäre. Das ist echt ein krasser Abturner. Da kann man sich den Hybrid-Modus auch gleich sparen, obwohl die dGPUs absolute Säufer bei Videos sind.

[Badesalz]

Mir geht es gar nicht um Premium-APUs.Lass mich raten: Dir geht es nach 17 Jahren und fast 7000 Beiträgen um, Fullquotes? Sehe ich das richtig?

[davidzo]

Ich habe es eher aus der "Cache zusätzlich" Richtung betrachtet. Aber du hast schon Recht wenn man es aus der Richtung "Cache statt CUs" betrachtet.
Aber würde sowas nicht bei Simulationen auch auffallen? Man sollte doch davon ausgehen, dass das Siliziumbudget bestmöglich genutzt wird.
bestmöglich für was?

Was die beste Möglichkeit ist hängt doch davon ab wie AMD die Prioritäten setzt: Höhere reale Spieleperformance oder Benchmarks gewinnen. In 3Dmark, valley, gfxbench kriegst du mit 16CUs locker 25% mehr raus als die 780m, stellenweise sogar 40-50%. Ebenso wahrscheinlich in AI Tests. Sobald man ein Compute Limit herstellen kann skaliert der extra Cache überhaupt nicht, die Balken werden nicht länger.

Dass ohne mehr Cache eben kaum 6% Mehrleistung in Spielen ankommt ist AMD anscheinend egal, solange man stattdessen plakativ mehr Benchmarks gewinnen kann.

Intel hat sich mit Lunarlake genau anders herum entschieden wie AMD und verbaut massic mehr Cache aber keine Einheitensteigerung.Was man mit anständigem on-DIE Cache und schnellem LDDR5X so anstellen kann zeigt aber auch der Apple M4. Die 10Core Apple GPU kommt in Blender, oder CinebenchGPU ca. auf RX7600m mobile Leistung, trotz eines gleichbreiten 128bit Interfaces wie Strix.

[mczak]

Intel hat sich mit Lunarlake genau anders herum entschieden wie AMD und verbaut massic mehr Cache aber keine Einheitensteigerung.
Also "massiv" ist etwas übertrieben, es ist ein Faktor 2 gegenüber Meteor Lake - der hatte auch schon 4MB IGP-L2 (und damit schon das doppelte als Rembrandt/Phoenix/Strix).

[robbitop]

bestmöglich für was?

Was die beste Möglichkeit ist hängt doch davon ab wie AMD die Prioritäten setzt: Höhere reale Spieleperformance oder Benchmarks gewinnen. In 3Dmark, valley, gfxbench kriegst du mit 16CUs locker 25% mehr raus als die 780m, stellenweise sogar 40-50%. Ebenso wahrscheinlich in AI Tests. Sobald man ein Compute Limit herstellen kann skaliert der extra Cache überhaupt nicht, die Balken werden nicht länger.

Dass ohne mehr Cache eben kaum 6% Mehrleistung in Spielen ankommt ist AMD anscheinend egal, solange man stattdessen plakativ mehr Benchmarks gewinnen kann.

Intel hat sich mit Lunarlake genau anders herum entschieden wie AMD und verbaut massic mehr Cache aber keine Einheitensteigerung.Was man mit anständigem on-DIE Cache und schnellem LDDR5X so anstellen kann zeigt aber auch der Apple M4. Die 10Core Apple GPU kommt in Blender, oder CinebenchGPU ca. auf RX7600m mobile Leistung, trotz eines gleichbreiten 128bit Interfaces wie Strix.
Guter Post :up:

Einzig das mit dem "genau anders herum entschieden" kann ich nicht nachvollziehen. Denn die 8 Xe Cores sind ja eher ein Äquivalent zu den WGPs. Also hat man genau so viel GPU verbaut (sofern man das vergleichen will) aber zusätzlich mehr Cache verbaut. Man hat sich anders herum impliziert, dass man eine schmalere GPU verbaut hat und die gesparte Fläche in Cache verbaut hat.


Also "massiv" ist etwas übertrieben, es ist ein Faktor 2 gegenüber Meteor Lake - der hatte auch schon 4MB IGP-L2 (und damit schon das doppelte als Rembrandt/Phoenix/Strix).
Ggf. bezieht sich das auf die nur 2 MiB bei Strix.

[MSABK]

Hier ist meine Sicht der Dinge:
Es ist halt eine Frage des Zielmarktes und was dieser bereit ist zu vergüten. Premium APUs wurden bis dato nie vom Endkundenmarkt belohnt. Intel hatte ja mal eine Weile diese GT3e/GT4e Versionen. Mit eDRAM und extra breiter GPU. Konnte man damals bei Geizhals mal filtern wie viele Geräte es damit gab. Vielleicht 1/20 von den GT2...grob.
AMD wurde für eine starke GPU auch eigentlich nie vom Markt belohnt und auch für schwache dann nicht bestraft. Renoir und Cezanne schleppten völlig veraltete GPU IP mit und es gab keine Verkaufsnachteile IIRC.

Am Ende ist es immer eine Opportunitätsbetrachtung. Wie viel mehr Gewinn bringt es in der jeweiligen Situation mehr Siliziumfläche/Wafer zu investieren vs diese in höhermargige Produkte (Epyc/Instinct) zu investieren?
Die Situation ist allerdings auch nicht statisch - denn sobald der Wettbewerb in Punkto GPU Leistung auffrischt, kann das schon auch Ansporn geben. Allerdings schaut man sich die Gewinne in AMDs nicht AI und nicht Epyc Sparten an, kann es denen auch fast egal sein. ^^

Für mich sieht es so aus als wenn man mit Strix Halo das nochmal hinterfragt und eine separate high end APU ausliefern möchte und mal schauen, wie der "Appetit" im Markt ist. Schlägt die ein und bleibt der Wettbewerb bei IGPs stark, könnte sich das auch auf die kleineren Parts auswirken.

Danke, das trifft es denke ich sehr gut.

Immerhin hat Intel mit dem Lunar Lake mal gezeigt, dass es auch bissi anders geht und evtl überdenkt Amd mal die Strategie.

[vinacis_vivids]

Nachdem PS5 Pro mit Zen2 8C/16T für 2025 / 2026 vorgelegt hat, kann Microsoft ja 2026 / 2027 nachlegen für die kommende Xbox X "next gen" Konsole. Also 2026 / 2027 könnte eine Premium APU für Xbox "next gen" kommen.

2025 muss Microsoft schon entscheiden ob RDNA4 oder RDNA5 in die APU eingebaut wird. Zen5 ist am Start und auch für Microsoft interessant.

Ansonsten gilt (Sony/AMD) Playstation 5 Pro derzeit als high-end APU mit 60CU.

Zen5 könnte interessant werden für die Xbox "next gen" oder PS6. Vielleicht kriegt AMD ja 2026 / 2027 die 10C/20T Zen5 und 64CU@2,9 Ghz in eine 3nm APU reingepackt.

Eine PS6 APU und/oder XBox nextgen könnte 3nm, 30 Tflops fp32 RDNA4(5) und 10C/20T Zen5 gut gebrauchen. Mit Upscaling und KI sind die 8K@60hz anzupeilen oder 4K@120hz inkl. RT. Da müssen mindestens 96CU @ 2,5Ghz her, quasi Navi31 XTX + KI + RT als iGPU in 3(2)nm eingebaut werden.

Das käme meiner Vorstellung von einer High-End APU im Jahr 2026 / 2027 ganz nah. Mobile APU mit 40CU und stationäre High-End APU mit 96CU für das Wohnzimmer. Alles vereint mit Zen5 10C/20T @ 4,2Ghz ?

[Bolek]

Ist eine potente 35W Stromspar-APU für nanoITX Systeme in Aussicht? Ende 2025 will ich ein neues System bauen.

[mczak]

Ist eine potente 35W Stromspar-APU für nanoITX Systeme in Aussicht? Ende 2025 will ich ein neues System bauen.
Was heisst schon "potent"? Es gibt ja die Phoenix APUs, die sind nicht so schlecht bei 35W. Keine Ahnung ob Strix auch für AM5 kommt (und falls ja wann), die meisten Notebook Chips kamen ja mit Verzögerung auf Desktop-Sockel aber Rembrandt z.B. nie.

[Bolek]

Was heisst schon "potent"? Es gibt ja die Phoenix APUs, die sind nicht so schlecht bei 35W. Keine Ahnung ob Strix auch für AM5 kommt (und falls ja wann), die meisten Notebook Chips kamen ja mit Verzögerung auf Desktop-Sockel aber Rembrandt z.B. nie.

Naja, halt keine lineare Abnahme der Leistung in Bezug auf die verminderte Leistungsaufnahme. Desktop-Leistung.

[Badesalz]

Hej Leute, der 7950X3D wird langsam teurer... :naughty:

[mczak]

Naja, halt keine lineare Abnahme der Leistung in Bezug auf die verminderte Leistungsaufnahme. Desktop-Leistung.
So viel langsamer wird so ein 8700G nicht, zumindest runter bis 45W war da die Abnahme sehr moderat, bei 35W etwas deutlicher (gab da mal Tests bei phoronix).

[Bolek]

So viel langsamer wird so ein 8700G nicht, zumindest runter bis 45W war da die Abnahme sehr moderat, bei 35W etwas deutlicher (gab da mal Tests bei phoronix).

Danke für den Hinweis. Die Tests werde ich mir mal anschauen.

[Pirx]

vllt. mal der 55 W Strix Halo noch etwas gedrosselt, aber den gibts wohl nicht für AM5

[amdfanuwe]

vllt. mal der 55 W Strix Halo noch etwas gedrosselt, aber den gibts wohl nicht für AM5
Wäre durchaus für Barebones mit verlöteter APU interessant. Vielleicht erbarmt sich ein OEM.

[fondness]

3D Cache weiter nur auf einem CCD:
https://x.com/AnhPhuH/status/1860318542534783146

[robbitop]

Meh. :(

[latiose88]

tya damit wird für die meisten der 9950x3d eher wohl uninteressant sein weil die vorherige gen da ja Probleme gehabt hatte. Für die reinen Zocker macht es das aber nix aus weil die werden ja eh schon mit dem 9800x3d zufrieden gestellt.

[Platos]

Die grossen X3D Cache CPUs sind wirklich für den Arsch. Reine Gamer kaufen eh nicht so grosse CPUs und reine Anwender kaufen in der Regel keine X3D CPUs und Leute die Gaming und Anwendung gleichzeitig wollen, geben sich mit so ne Krüppel nicht zufrieden.

Total sinnlose CPUs...

Hoffentlich bringt Intel/AMD dann mit Novalake bzw. Zen6 endlich mal ne CPU, die sowohl in Anwendungen als auch im Gaming an der Spitze ist und bei guter Effizienz.

[rentex]

Ja, irgendwie für nix gut.

[00-Schneider]

Naja, 7950X3D war immerhin deutlich höher getaktet als 7800X3D. Wenn das bei Zen 5 wegfällt, sehe ich den Sinn bzw. die Zielgruppe für den 9950X3D nicht.

[Badesalz]

Die grossen X3D Cache CPUs sind wirklich für den Arsch. Reine Gamer kaufen eh nicht so grosse CPUs und reine Anwender kaufen in der Regel keine X3D CPUs und Leute die Gaming und Anwendung gleichzeitig wollen, geben sich mit so ne Krüppel nicht zufrieden.

Total sinnlose CPUs...

Hoffentlich bringt Intel/AMD dann mit Novalake bzw. Zen6 endlich mal ne CPU, die sowohl in Anwendungen als auch im Gaming an der Spitze ist und bei guter Effizienz.Gehts noch billiger? Hast du eine Wette am laufen?
Der Versuch ggf. Wechselwillige von Investitionen in AM5 abzuhalten? :uclap: Was für ein "sowohl"? Sowohl als auch? Scripts/Jobs auf Photoshop laufen auf dem 9800X3D 20% schneller als auf dem 285k. 7-zip knapp 10% schneller auf dem 9800X3D als auf dem 9700X (32M). Klingelinge?

V-Cache ersetzt doch keine Threads. Ob der 285k besser in Anwendungen ist - der Sachen davon also die mit noch mehr Threads GUT skalieren - kann man noch garnicht sagen :freak:
Der 24t X3D Zen5 kommt erst. Der 32t auch. Dann kannst du "Gaming und Anwendungen gleichzeitig wollen". Es wird dir in deinem Kaufberatung-Thread 100% bestens geholfen.

Bis dahin versuch einfach nicht ständig mit den vorgespielten Krokodilstränen zu nerven :mad: AMD braucht keine sowhol als auch CPUs mehr zu entwickeln. Der Cache ist jetzt unten (-> Takt, TDP-Regelung). Ende der Mission.

Keine Sau muss dafür also erst auf den Zen6 warten. Geh ne Packung Tempos holen oder so. Oder 2. Eine für rentex.

[Nightspider]

Es macht irgendwie auch gar keinen Sinn nicht auch optional 12 und 16 Kerner mit 2*V-Cache auf den Markt zu bringen.

2*V-Cache bringt eigentlich nur Vorteile und AMD kann viel Geld dafür verlangen und hat das ultimative Produkt im CPU Bereich.

Wieso sollte AMD also keine CPUs mit zwei CCDs verbauen, wo beide CCDs auch V-Cache haben.

Maximal könnte ich mir vorstellen, das sie nicht hinterherkommen mit dem Packaging und die 2*V-Cache Variante erst zu einem späteren Zeitpunkt auf den Markt kommt.
Aber Beliebtheit gewinnt man auch nicht mit so einer Salamitaktik.

Das wären leicht gemachte 999 Euro UVP mit noch höherher Marge.

Und für den Serverbereich braucht man im Moment eh keine V-Cache CCDs.

[Exxtreme]

Es kann auch sein, dass das in der Praxis überhaupt nichts bringt. Oder man bekommt 2% mehr Performance für 150 USD mehr Kosten etc.

[Badesalz]

Und für den Serverbereich braucht man im Moment eh keine V-Cache CCDs.Klassisch nicht, aber Mickeysoft z.B. hat einige Azure-Instanzen wo sie auf de V-Cache Epycs nahezu schwören ;)

[Nightspider]

Es wird aber keinen Turin-X geben, nach aktuellem Stand.

Also kein EPYC mit Zen5 und V-Cache.

Und Zen4+V-Cache Chiplets werden wohl gar nicht mehr produziert.

[Badesalz]

Ne, soll nicht. Die bringen jetzt einfach gigantische L3 mit.

[Nightspider]

Nein, da pro Kern genauso viel L3 vorhanden ist wie zuvor beim Vorgänger.

[Janos]

Ich verstehe die Argumentation nicht, dass 2x X3D Cache wegen der Latenz beim Wechsel auf das zweite CCD nichts bringen soll.
Angeblich bleibt doch der Windows scheduler nach Möglichkeit auf einem CCD und wenn ein Game mehr als 8 Kerne benutzt, dann passt das doch wenn das zweite CCD auch extra Cache hat?

Ich kaufe keine CPU wo ich eine Gamebar installieren muss damit das richtig läuft, entweder 2x Cache oder von mir gibt es kein Geld.
AMD ist mir auch irgendwie zu zurückhaltend, die könnten eine CPU mit dem neuen IO-Die, ZEN5X3D + ZEN5c bringen und damit den Sack zumachen.

[Exxtreme]

Ich kaufe keine CPU wo ich eine Gamebar installieren muss damit das richtig läuft, entweder 2x Cache oder von mir gibt es kein Geld.

Die Gamebar ist schon installiert unter Windows 11.

[Badesalz]

Nein, da pro Kern genauso viel L3 vorhanden ist wie zuvor beim Vorgänger.Ah habs tatsächlich verpeilt, daß der 9754 Zen4c ist, als ich mir letztens den 9755 angeschaut habe :freak:

[amdfanuwe]

Es wird aber keinen Turin-X geben, nach aktuellem Stand.

Also kein EPYC mit Zen5 und V-Cache.

Und Zen4+V-Cache Chiplets werden wohl gar nicht mehr produziert.
Wo kommt das denn her? Die Aussage bezog sich doch auf den Release Event von Turin, da gab es noch keine X-Varianten.
Nachdem jetzt die X3D Chiplets beim Kunden getestet werden (9800X3D) ist es doch ein no Brainer für AMD die auch für Turin-X zu verbauen. Dauert halt was länger, bis Turin-X validiert ist und produziert wird.
Erst mal den Gamer X3D Bedarf decken und die ersten Turin-X an gute Kunden liefern. Wenn sich dann langsam was im Lager sammelt, wird der auch offiziell angekündigt.

[Nightspider]

Das schrieben Computerbase und Hardwareluxx.

Die Info ist aber auch schon 1,5 Monate alt.

Latest news from @AMD's Dan McNamara (SVP GM Server Business Unit):

"No plans for Turin-X."

3D Vcache versions will occur at a different cadence.

Also erst Zen6 wieder mit V-Cache bei EPYC.

[fondness]

Ich stelle hier mal wieder eine These auf, nur die Threadripper bekommen den V Cache auf allen CCDs. Es soll ja dieses mal interessanterweise auch eine 16 Core threadripper Version geben.

https://wccftech.com/amd-threadripper-shimada-peak-96-16-core-cpus-zen-5-architecture/

AMD macht jetzt womöglich das, was auch Intel damals gemacht hat. Wenn man es sich leisten kann, stellt man gewisse Performance nur noch bei der HEDT-Platform zur Verfügung.

[fondness]

Das schrieben Computerbase und Hardwareluxx.

Die Info ist aber auch schon 1,5 Monate alt.



Also erst Zen6 wieder mit V-Cache bei EPYC.

Völlig ausgeschlossen. Gab vor kurzem ein Interview von einem Microsoft VP der erklärt hat, dass der V Cache bei Ihren cloud Anwendungen 50%(!) mehr Leistung bringt. Den V Cache gibt es überhaupt nur wegen Epyc und nicht wegen den paar gamern. Und ein threadripper mit V Cache wurde bereits gesehen und das ist letztlich nur ein umgelabelter Epyc.

[dildo4u]

Microsoft hat doch das Modell mit HBM.

[fondness]

Microsoft hat doch das Modell mit HBM.

Das ist etwas völlig anderes. Hbm hat keine besseren Latenzen als RAM.

[Nightspider]

Völlig ausgeschlossen.

Wenn du meinst.

Das "No plans for Turin-X." hat McNamara dann wohl nur aus Spaß gesagt.

Den V Cache gibt es überhaupt nur wegen Epyc und nicht wegen den paar gamern.

Hat das ein AMD Mitarbeiter gesagt oder ist das nur das, was du denkst?

[Badesalz]

Also andersrum? Den Zen4 EpycX3D gibts nur wegen den RyzenX3D Gamern?

[x-force]

AMD ist mir auch irgendwie zu zurückhaltend, die könnten eine CPU mit dem neuen IO-Die, ZEN5X3D + ZEN5c bringen und damit den Sack zumachen.

ich verstehs auch nicht, angst intel komplett zu töten und monopolist zu werden, brauchen sie noch lange nicht haben. bleibt eigentlich nur schlechte betriebsführung oder unfähigkeit.

[Nightspider]

Ich würde mal sagen die AMD Ingenieure sind schlau genug zu wissen das viel Cache in vielen Programmen viel bringt, sowohl auf Anwendungsseite als auch bei Games.

Und auf der Gamingseite gibt es sogar mehr Spiele, die von V-Cache profitieren, als Spiele die wenig davon profitieren.

Wenn es V-Cache nur wegen EPYC geben sollte, wäre auch die Frage warum es jetzt den 9800X3D gibt während Turin-X nicht mal geplant ist.

[MSABK]

ich verstehs auch nicht, angst intel komplett zu töten und monopolist zu werden, brauchen sie noch lange nicht haben. bleibt eigentlich nur schlechte betriebsführung oder unfähigkeit.

Warum sollten sie? Amd hat anscheinend einen klaren Fahrplan und sie bringen genau das was nötig ist und bauen den Chip systematisch über die Jahre aus.

[Badesalz]

Warum sollten sie?Vor allem hat er dann wieder Stresss nach Sachen zu suchen die er denen negativ auslegen kann.

[dildo4u]

BIOS Update für bessere Inter Core Latenzen für Strix APU.


https://wccftech.com/amd-finally-finds-fixes-for-improving-inter-core-latency-on-strix-point-apus

[OgrEGT]

https://videocardz.com/newz/amd-ryzen-ai-max-pro-395-strix-halo-apu-with-raden-8060s-graphics-leaks-out
Geekbench Vulkan Score ca 67000

[MSABK]

Sieht stark aus soweit.

Einzig der Preis ist interessant. 4060er Notebooks gibt es ab 900€ schon. Strix Point ist bei rund 1400-1500€. Halo wahrscheinlich 2000€.

Also völlig uninteressant bei dem Preis.

[mironicus]

Aber 67000 ist nicht so hoch. Strix Point hat knapp 40.000 Punkte Vulkan-Score bei nur 16 CU. Mit dem kleinsten Macbook Pro können sie da auch nicht mithalten.
Wahrscheinlich werden sie dann lieber mit Geekbench Multicore-Werten werben, denn da kann ein 16 Kern Zen 5 einen M4 Max erreichen mit wohl über 20.000 Punkten.

[dildo4u]

Eine 7600 allein ist 165 Watt diese Werte wundern nicht wirklich.

https://www.techpowerup.com/gpu-specs/radeon-rx-7600.c4153

Der CPU Teil will Minium 50watt von 130?Watt.

[BlacKi]

also das ergebnis von strix halo ist enttäuschend. man kann nur hoffen, das man hier tiefstapelt mit niedrigen taktraten. ansonsten: waste of sand

[amdfanuwe]

Erst mal abwarten, wie sich Halo im Vergleich zu Notebooks mit 4060/70 schlägt.

[mboeller]

angeblich Krackan Point in geekbench:

https://www.notebookcheck.com/Ryzen-AI-7-350-Krackan-Point-APU-schlaegt-Ryzen-7-8845HS-und-Core-Ultra-7-258V-in-Geekbench-6-Apple-M4-bleibt-weiterhin-vorne.932044.0.html

[MSABK]

Von Asus sind ist das erst Strix Halo Gerät gelistet. 24GB Ram mit 16 Kernen 2180€.

https://www.notebookcheck.com/Asus-leakt-enorm-teures-ROG-Flow-Z13-mit-Strix-Halo-und-180-Hz-Display.933522.0.html

[fondness]

Das Strix Halo Topmodell mit 16 Kernen CPU und 40 CUs GPU in einem Tablet? :ugly:

/Edit: Hier gibts auch noch Benchs dazu: https://wccftech.com/asus-rog-flow-z13-gaming-amd-strix-halo-ryzen-ai-max-395-apu-listed-benchmarked/

Schlägt sich nicht schlecht, gerade wenn man berücksichtigt, dass die TDP wohl nicht sehr hoch sein kann.

[mboeller]

Schlägt sich nicht schlecht, gerade wenn man berücksichtigt, dass die TDP wohl nicht sehr hoch sein kann.

50w? Das war doch die min. TDP von Strix Halo, oder?

[Undertaker]

Nicht sehr hoch ist relativ, die aktuelle Version kommt wohl mit 65 + 65 Watt für CPU (PL1 35W) und GPU (davon 15W Boost). Spannenderweise ist der Geekbench-GPU-Score wohl faktisch genauso hoch wie hier, obwohl die RTX 4060 bei reiner GPU-Last mit Ausnahme der 15W Boost nichts vom CPU-TDP-Budget abknapsen kann.

Ich tippe demzufolge mal auf 100W sustained für Strix und vielleicht 20-30W zusätzlichen short-term Boost-Spielraum.

[fondness]

Nicht sehr hoch ist relativ, die aktuelle Version kommt wohl mit 65 + 65 Watt für CPU (PL1 35W) und GPU (davon 15W Boost). Spannenderweise ist der Geekbench-GPU-Score wohl faktisch genauso hoch wie hier, obwohl die RTX 4060 bei reiner GPU-Last mit Ausnahme der 15W Boost nichts vom CPU-TDP-Budget abknapsen kann.

Ich tippe demzufolge mal auf 100W sustained für Strix und vielleicht 20-30W zusätzlichen short-term Boost-Spielraum.

Also laut dem Test wird bei Last auf CPU&GPU die CPU auf ~43W gedrosselt und die GPU auf ~23W. https://www.notebookcheck.com/Asus-ROG-Flow-Z13-im-Test-Wahnsinn-RTX-4060-in-einem-beeindruckenden-Gaming-Tablet.701286.0.html

Ergo 65W sustained wenn man die paar Sekunden Boost nicht berücksichtigt. Ähnlich dürfte wohl auch der verbaute Strix Halo liegen. Aber ohne genaue Angaben ist da natürlich alles Kaffesatzleserei.

/Edit: Der CPU-Score liegt btw. erheblich höher als bei dem Intel-Ding. Zum GPU-Score hab ich jetzt nichts gefunden, hast du eine Quelle?

[fondness]

50w? Das war doch die min. TDP von Strix Halo, oder?

AFAIK 55W. Wobei die Hersteller erfahrungsgemäß daran nicht gebunden sind und sowohl nach oben als auch nach unten freies Spiel haben.

[Pirx]

...

Ich tippe demzufolge mal auf 100W sustained für Strix und vielleicht 20-30W zusätzlichen short-term Boost-Spielraum.
Wie soll das in einem mehr oder weniger Tablet funktioniert haben?

ok, eher weniger Tablet, dennoch... https://laptopmedia.com/de/review/asus-rog-flow-z13-gz301/#p13

[Undertaker]

Also laut dem Test wird bei Last auf CPU&GPU die CPU auf ~43W gedrosselt und die GPU auf ~23W. https://www.notebookcheck.com/Asus-ROG-Flow-Z13-im-Test-Wahnsinn-RTX-4060-in-einem-beeindruckenden-Gaming-Tablet.701286.0.html

Ergo 65W sustained wenn man die paar Sekunden Boost nicht berücksichtigt. Ähnlich dürfte wohl auch der verbaute Strix Halo liegen. Aber ohne genaue Angaben ist da natürlich alles Kaffesatzleserei.


Ich sehe gerade, dass sich die Zahlen im Datenblatt oben nicht so ganz mit den Kommentaren im Text unten decken, zudem hat auch der Leistungsmodus erheblichen Einfluss. Der Gesamtsystemverbrauch liegt im Turbo-Modus laut Text wohl bei 105W, für 65W combined TDP klingt mir das eigentlich zu viel. Aber ja, alles etwas Kaffeesatz-Leserei so wie die Werte schwanken.

Den Geekbench GPU-Score findet man auf der Detailseite der RTX 4060, wenn man dort bei den Einzelwerten das Flow 13 heraussucht.

[fondness]

Aber ja, alles etwas Kaffeesatz-Leserei so wie die Werte schwanken.


Alleine schon die absurden takt und tdp Sprünge bei gleichzeitiger CPU und GPU last in dem test zeigen schön, warum eine APU mit einem gemeinsamen Power Management das überlegen Produkt ist. Und warum Firmen welche die Voraussetzungen haben wie Apple APUs und keine dezidierten CPUs und GPUs bauen.

[Undertaker]

Diese extremen Schwankungen bei statischer Last haben natürlich nichts mit dem prinzipiellen Aufbau aus separater CPU und GPU zu tun, das zeigt jedes vernünftig konfigurierte sonstige Notebook mit DGPU. Ansonsten hat ein SoC zweifellos technische Vorteile wie die gemeinsame Speicherverwaltung, was aber noch nicht bedeutet, dass die resultierende Produkt in jeglicher Metrik besser sein muss; Nvidias GPU IP war zuletzt so überlegen, dass man aus dem gleichen TDP-Budget erheblich mehr Leistung als die Konkurrenz generieren konnte. Auch wenn es für abschließende Bewertungen viel zu früh ist: Der Geekbench GPU-Score scheint ggü. der 2 Jahre alten RTX 4060 nur zu stagnieren. Wie es dann in praxisrelevanten Szenarien gegen die 2025er DGPUs aussieht und vor allem auch welche Preise aufgerufen werden, muss man abwarten. Strix Point z.B. startet aktuell bei 1.300 (365) bis 1.500 (HX 370) Euro und muss sich dort z.T. mit RTX 4070 Systemen herumschlagen, falls Strix Halo da nochmal kräftig einen draufsetzen sollte... :ugly:

[MSABK]

Diese extremen Schwankungen bei statischer Last haben natürlich nichts mit dem prinzipiellen Aufbau aus separater CPU und GPU zu tun, das zeigt jedes vernünftig konfigurierte sonstige Notebook mit DGPU. Ansonsten hat ein SoC zweifellos technische Vorteile wie die gemeinsame Speicherverwaltung, was aber noch nicht bedeutet, dass die resultierende Produkt in jeglicher Metrik besser sein muss; Nvidias GPU IP war zuletzt so überlegen, dass man aus dem gleichen TDP-Budget erheblich mehr Leistung als die Konkurrenz generieren konnte. Auch wenn es für abschließende Bewertungen viel zu früh ist: Der Geekbench GPU-Score scheint ggü. der 2 Jahre alten RTX 4060 nur zu stagnieren. Wie es dann in praxisrelevanten Szenarien gegen die 2025er DGPUs aussieht und vor allem auch welche Preise aufgerufen werden, muss man abwarten. Strix Point z.B. startet aktuell bei 1.300 (365) bis 1.500 (HX 370) Euro und muss sich dort z.T. mit RTX 4070 Systemen herumschlagen, falls Strix Halo da nochmal kräftig einen draufsetzen sollte... :ugly:

Das ist ja das was ich meine. Wo ist der Markt für Strix Halo? 2500€+ Laptops kaufen die Leute direkt ein MacBook.

Wer ein Gaming-Notebook will. Kauft sich ein Rtx 4060 Gerät und kann auch Dlss nutzen. Wer ist die Zielgruppe von einem 2200€ Strix Halo welches eine GPU auf 4060 Level hat aber ohne dlss?

[dildo4u]

Das ist ja das was ich meine. Wo ist der Markt für Strix Halo? 2500€+ Laptops kaufen die Leute direkt ein MacBook.

Wer ein Gaming-Notebook will. Kauft sich ein Rtx 4060 Gerät und kann auch Dlss nutzen. Wer ist die Zielgruppe von einem 2200€ Strix Halo welches eine GPU auf 4060 Level hat aber ohne dlss?



Workstation die 32 GB Vram brauchen angeblich maxt die Mobile 5090 bei 24GB.

Kein Plan ob es alle KI Entwickler Tools für den Mac gibt.

[vinacis_vivids]

Das ist ja das was ich meine. Wo ist der Markt für Strix Halo? 2500€+ Laptops kaufen die Leute direkt ein MacBook.

Wer ein Gaming-Notebook will. Kauft sich ein Rtx 4060 Gerät und kann auch Dlss nutzen. Wer ist die Zielgruppe von einem 2200€ Strix Halo welches eine GPU auf 4060 Level hat aber ohne dlss?

Wer bist du denn das zu behaupten?

[MSABK]

Wer bist du denn das zu behaupten?

Ich sage meine Meinung. Ich sehe keinen Massenmarkt für diesen Chip.

[Undertaker]

Spezielle AI Workloads mit extremen VRAM-Bedarf sind sicher ein potentiell interessanter Anwendungsfall, aber gute Frage wie groß der Markt dafür aktuell ist. Für Gaming sehe ich bei RTX 4060 Leistung für >2000 Euro im Jahr 2025 keinen Markt, ungeachtet des VRAM-Vorteils.

[dildo4u]

5060/5070 haben wieder 8 GB gerade mit 1440 Displays nicht die Beste Lösung.

https://www.techpowerup.com/gpu-specs/geforce-rtx-5070-mobile.c4237

Bei 2k könnte es für Strix Halo passen, da ich vermute das 5080 drüber liegen.(2500$+)

[Pirx]

Ist schon ein Unterschied, ob man eine 55-85 W APU hat oder einen 14900HX mit 150+ W zzgl. GPU.

[fondness]

Diese extremen Schwankungen bei statischer Last haben natürlich nichts mit dem prinzipiellen Aufbau aus separater CPU und GPU zu tun, das zeigt jedes vernünftig konfigurierte sonstige Notebook mit DGPU. Ansonsten hat ein SoC zweifellos technische Vorteile wie die gemeinsame Speicherverwaltung, was aber noch nicht bedeutet, dass die resultierende Produkt in jeglicher Metrik besser sein muss; Nvidias GPU IP war zuletzt so überlegen, dass man aus dem gleichen TDP-Budget erheblich mehr Leistung als die Konkurrenz generieren konnte. Auch wenn es für abschließende Bewertungen viel zu früh ist: Der Geekbench GPU-Score scheint ggü. der 2 Jahre alten RTX 4060 nur zu stagnieren. Wie es dann in praxisrelevanten Szenarien gegen die 2025er DGPUs aussieht und vor allem auch welche Preise aufgerufen werden, muss man abwarten. Strix Point z.B. startet aktuell bei 1.300 (365) bis 1.500 (HX 370) Euro und muss sich dort z.T. mit RTX 4070 Systemen herumschlagen, falls Strix Halo da nochmal kräftig einen draufsetzen sollte... :ugly:

Den Preis regelt der Markt. Wenn AMD diese Preise aufrufen kann, ist das auch eine Ansage. Die Produktionskosten würden zweifellos erheblich niedrigere Preise ermöglichen. Anhand des nicht aussagekräftigen geekbench Werts da jetzt die nicht vorhandenen konkurrenzfähigkeit anzusagen ist zudem ein bisschen lächerlich. Zumal so eine 4060 mit nur 8 GB vram eigentlich schon ein fail by Design ist.

[mboeller]

Das ist ja das was ich meine. Wo ist der Markt für Strix Halo? 2500€+ Laptops kaufen die Leute direkt ein MacBook.

Wer ein Gaming-Notebook will. Kauft sich ein Rtx 4060 Gerät und kann auch Dlss nutzen. Wer ist die Zielgruppe von einem 2200€ Strix Halo welches eine GPU auf 4060 Level hat aber ohne dlss?

wie kommst du jetzt gerade auf 2200,- Euro für Strix Halo?

Das ASUS Tablet hat in der Intel/Nvidia Variante mit (ebenfalls) nur 16GB RAM + 8GB VRAM auch schon 2400,- Euro gekostet. Siehe: https://www.notebookcheck.com/Asus-ROG-Flow-Z13-im-Test-Wahnsinn-RTX-4060-in-einem-beeindruckenden-Gaming-Tablet.701286.0.html

Aus diesem einen überteuerten Datenpunkt mit bereits überteuertem Vorgänger machst du gleich ein "alle Strix Halo" Laptop werden viel zu teuer sein... nun ja

[Undertaker]

Den Preis regelt der Markt nur bedingt, wenn AMD keinen hohen Absatz anpeilt kann man ja durchaus Mondpreise für eine AI-Zielgruppe aufrufen. Damit gewinnt man dann halt bei der Gaming-Kundschaft eher keinen Blumentopf.

5060/5070 werden mit 8GB mMn ebenfalls einen schweren Stand gegen die auslaufenden 4060/4070 haben, viel mehr Geld wird man hier jedenfalls nicht verlangen können. Mal schauen, ob/wann da 12/16 GB Versionen nachgeschoben werden. Von der Rohleistung wird Strix Halo wohl aber nur mit der älteren 4000er Serie konkurrieren können.

[fondness]

wie kommst du jetzt gerade auf 2200,- Euro für Strix Halo?

Das ASUS Tablet hat in der Intel/Nvidia Variante mit (ebenfalls) nur 16GB RAM + 8GB VRAM auch schon 2400,- Euro gekostet. Siehe: https://www.notebookcheck.com/Asus-ROG-Flow-Z13-im-Test-Wahnsinn-RTX-4060-in-einem-beeindruckenden-Gaming-Tablet.701286.0.html

Aus diesem einen überteuerten Datenpunkt mit bereits überteuertem Vorgänger machst du gleich ein "alle Strix Halo" Laptop werden viel zu teuer sein... nun ja

Richtig. Zumal ich als gamer wohl kaum das vermutlich überteuerte Strix halo topmodell nehme. Der 12 Kerner hat eine genauso große GPU und selbst der 8 Kerne dürfte mit den 32 CUs nicht weit dahinter liegen. Das Argument mit dem macbook ist zudem gerade für gamer ein absurdes.

Vielleicht kommt auch noch ein spezielles gamer Modell mit 8 Kernen plus 3D Cache und voller GPU.