Zen 5 (3/4 nm, 2024)

[Complicated]

Kannst du mal den Kontext zur Fertigung herstellen und wie man das sehen kann?
Wenn dein einziges Argument ist, dass damals die Fertigung eben größere Nodes hatte, dann sehe ich kein Argument.
Edit: Ich habe es nochmals fett markiert worauf ich mich im Zitat beziehe.

[Der_Korken]

Das Design von Bulldozer hatte ganz andere Probleme. Dass die Fertigung ne gute Ecke schlechter als die von Intel war, hat natürlich nicht geholfen, aber darunter hätte jedes Design gelitten. Außerdem funktionierte das CMT von BD ganz anders. AMD wollte Platz für die fetten FPUs einsparen, indem es immer nur eine FPU für zwei Kerne gibt und diese sich die Ressourcen teilen. Bei Intel klingt das eher so, dass beide Kerne im selben Modul komplett unabhängig voneinander agieren oder wahlweise zu einem Kern zusammengeschlossen werden, der dann auch nur einen Thread bearbeitet. Hier sieht die Motivation für mich eher so aus, dass durch die Kapselung eine höhere Sicherheit erreichen werden soll. Ansonsten könnte man ja gleich einen Kern designen, der so groß ist wie die beiden "kleinen" Kerne zusammen und SMT hinzufügen. Das wäre in allen Situationen mindestens genauso schnell, in einigen Szenarien aber deutlich schneller.

[robbitop]

Sehe ich auch so. BD hat nicht gezeigt, dass CMT nicht gut funktioniert sondern dass die BD Architektur nicht gut funktioniert.
Die FPU hat im Prinzip bereits SMT gemacht. Die INTs hingegen waren doppelt (das ist für mich der eigentliche CMT Teil). Aber alles unter einem Front End. Später hat man beim Front End aber auch einiges verdoppelt.
Rentable Units könnten ggf sowas wie CMT für alle Ports des Backends sein. Sowohl INT als auch FP.

Damit die Latenzen nicht aus dem Ruder laufen können es IMO auch keine echten getrennten Kerne sein. Ggf ist es dann so, dass man einen fetten decoder hat und dann zwei back-end cluster.
Inwiefern das besser ist als ein fettes Front end und ein fettes backend und SMT2 oder SMT4 ist mir aber auch unklar. Das backend limitiert ja relativ selten mWn.
Ggf. hat die Segmentierbarkeit mehrere kleinerer backends einen Vorteil beim Energieverbrauch, weil man sie ausknipsen kann, wenn nur leichte Last oder keine Last vorhanden ist. Keine Ahnung wie gut man Teile eines backends ausknipsen kann, wenn es nur in Teillast ist.

[w0mbat]

Ziemlich detailierte Infos zu Zen 5

ueXUoRw5LZk

[HOT]

Jo, Zen5 ist im Grundsatz wie Zen4, gleiches Package, gleiches IOD, gleiche Plattform. Aber der Kern ist komplett neu, das war vorher aber schon bekannt.
Man konzentriert sich ja jede Generation vor allem auf eine oder zwei Sachen:
Zen2 -> neues Package, erneuerte Zen-Architektur
Zen3 -> neues CCX -Design, Optimierung
Zen4 -> Konzentration auf Taktoptimierung, neue Plattform
Zen5 -> komplett neuer Kern (nach Zen1)
Zen6 -> latenzfreies Chiplet-Design, Optimierung (wie bei Zen2 zu Zen3)

[aceCrasher]

Ziemlich detailierte Infos zu Zen 5

https://youtu.be/ueXUoRw5LZk
Sehr interessant, auch wenn ich bei MLIDs AMD-Infos eher skeptisch bin, von ihm hieß es auch ewig dass Zen4 einen 20%+ IPC Sprung hinlegen, und Raptor-Lake vernichten, würde. Spannend finde ich auch dass bei Zen 5 immer weiter zurück gerudert wird was die IPC-Schätzungen angeht. Anfangs war noch die Rede von "Zen 1 ähnlichen Sprüngen" oder "~40% IPC increase", jetzt sind wir bei 10-15% angekommen. Ich bin trotzdem gespannt was die erste Verbreiterung des Zen-Designs mit sich bringen wird.

[Der_Korken]

Bei Zen 4 waren diese hohen IPC-Prognosen schon immer BS imho. Zen 3 war das Redesign innerhalb der Cores, da kann ein "Tick" á la Zen 4 nicht plötzlich nochmal mehr IPC-Steigerung draufpacken. Für Zen 5 hätten die Prognosen durchaus zutreffen können, da es wieder ein starkes Redesign werden soll (stärker sogar als Zen 3) und somit alles hätte passieren können. Insbesondere hätte es auch stärkere Taktregressionen geben können, wenn AMD nach 6 Jahren Zen-Erfahrung festgestellt hätte, dass ein 4,x Ghz-Design schneller und effizienter ist als ein 5,x Ghz-Design. Siehe auch die Firestorm-Cores von Apple.

Die Cache-Konfiguration von Zen 5 finde ich fast schon etwas enttäuschend, da es offenbar nur einen 50% größeren L1D gibt, den Intel seit Sunny Cove schon hat. Das sieht von außen erstmal nicht nach großen Sprüngen aus. 8-wide Decode, 4 AGUs und 6 ALUs dagegen klingen nach ordentlichen Sprüngen.

[Zossel]

Sehr interessant, auch wenn ich bei MLIDs AMD-Infos eher skeptisch bin, von ihm hieß es auch ewig dass Zen4 einen 20%+ IPC Sprung hinlegen, und Raptor-Lake vernichten, würde. Spannend finde ich auch dass bei Zen 5 immer weiter zurück gerudert wird was die IPC-Schätzungen angeht. Anfangs war noch die Rede von "Zen 1 ähnlichen Sprüngen" oder "~40% IPC increase", jetzt sind wir bei 10-15% angekommen. Ich bin trotzdem gespannt was die erste Verbreiterung des Zen-Designs mit sich bringen wird.

IPC ist und bleibt eine Metrik mit der man sich den Allerwertesten abwischen kann.

[Zossel]

Die Cache-Konfiguration von Zen 5 finde ich fast schon etwas enttäuschend, da es offenbar nur einen 50% größeren L1D gibt, den Intel seit Sunny Cove schon hat. Das sieht von außen erstmal nicht nach großen Sprüngen aus. 8-wide Decode, 4 AGUs und 6 ALUs dagegen klingen nach ordentlichen Sprüngen.

Manche Sachen werden davon mehr profitieren als Andere.

[ryan]

RedGamingTech ist da noch schlimmer mit den Prognosen. Generell werden erstmal Hype IPC Steigerungen mit 25-30% rausgehauen, welches sich jede Generation wiederholt. Für die ist es jetzt blöd gelaufen, dass so frühzeitig eine (anscheinend) authentische Folie mit zukünftigen Zen aufgetaucht ist.

[davidzo]

Sehr interessant, auch wenn ich bei MLIDs AMD-Infos eher skeptisch bin, von ihm hieß es auch ewig dass Zen4 einen 20%+ IPC Sprung hinlegen, und Raptor-Lake vernichten, würde. Spannend finde ich auch dass bei Zen 5 immer weiter zurück gerudert wird was die IPC-Schätzungen angeht. Anfangs war noch die Rede von "Zen 1 ähnlichen Sprüngen" oder "~40% IPC increase", jetzt sind wir bei 10-15% angekommen. Ich bin trotzdem gespannt was die erste Verbreiterung des Zen-Designs mit sich bringen wird.

Das witzige an dem neuen Video ist dass er es gerade so darstellt als wenn es die Anderen waren welche die unrealistisch hohe IPC Sprünge ins Spiel gebracht hatten, er da selber eher zurückhaltend war :freak:
Dabei gehen die absurd hohen Erwartungen regelmäßig auf ihn oder RGT zurück.

Insbesondere hätte es auch stärkere Taktregressionen geben können, wenn AMD nach 6 Jahren Zen-Erfahrung festgestellt hätte, dass ein 4,x Ghz-Design schneller und effizienter ist als ein 5,x Ghz-Design. Siehe auch die Firestorm-Cores von Apple.


Wäre das dann noch eine Zen Architektur? AMD hat seit Zen1 eigentlich immer nur iteriert. neue FPU und TAGE branch predictor zen2, Neuer L3 Cache und frontend overhaul bei Zen3, L2cache+ frontend tweaks und buffers bei Zen4...
Es scheint mir als wenn AMD eben eben nicht alles als ganzes anfässt, sondern einzelne Teams an einzelnen IP Blöcken arbeiten die immer dann in den nächsten Core einfließen wenn sie rechtzeitig zum featurefreeze fertig sind und die leistungsparameter gut sind.
Ein Paradigmenwechsel zu einem völlig anderen Core innerhalb der Zen Entwicklungslinie scheint mir da sehr unwahrscheinlich. Wenn dann würde mn so eine von Grund auf neue Architektur vielleicht parallel entwickeln, so wie Intel mit Gracemont und dann testen in welchem Markt man ZenX zuerst damit ersetzt.

Die Taktraten bei Zen gehen schon solange nicht zurück wie AMD immer die aufeinander folgenden ausgereiften Nodes von TSMC benutzt und TSMC dort bisher immer noch Performanceverbesserungen umsetzt. Das wäre sehr merkwürdig wenn eine Archutektur die in vielen Punkten gleich ist plötzlich Takt verliert. Dafür müsste schon ein großer Fehler bei der Simulation passieren und der entsprechende Part dann den erreichbaren Takt begrenzen (dem würde man vermutlich mit einem respin begegnen, denn der Rest des Cores kann ja mehr). Die early nodes und LP nodes, also die höhere Density oder Energieverbrauch gegen Taktbarkeit tauschen scheint AMD ja für die normalen CCDs auszulassen. Bei Intel würde ich das so sehen dass die mit ihren produkten halt regelmäßig die Early Nodes mitnutzen und dadurch zyklisch Tagregressionen eintreten selbst wenn die Architektur sich nicht groß ändert.

[Der_Korken]

Ich muss zugeben, dass eine größere Taktregression aufgrund der Existenz von Zen 5C sehr unwahrscheinlich ist, denn diese Cores sind ja schon zusammengestauchte Versionen, wo man Takt für Dichte geopfert hat. Die angeblichen kleinen Regressionen bei Zen 5 dagegen finde ich nicht so verwunderlich, denn Zen 4 hat außerordentlich viel beim Takt zugelegt. Wenn ich mir den Transistorcount gegenüber Zen 3 so ansehe, habe ich da schon das Gefühl, dass man das Design damit gestreckt hat um trotz überschaubarer Verbreiterungen beim Core einen hohen absoluten Performance-Gewinn zu erreichen (bei N31 werden auch haufenweise Transistoren irgendwo verbraten ohne dass sich das im CU-Count o.ä. widerspiegelt).

Zen 5 muss das ja nicht fortsetzen, sondern könnte wieder "Zen-3-artige" Taktraten haben, plus dem was bei N4 gegenüber N7 so an Frequenzsteigerungen so anfiel. Dafür aber eben ein deutlich breiteres Design. Außerdem könnte Taktregression auch heißen, dass nur die hohen Boost-Clocks abgeschnitten werden ohne den MT-Takt groß zu beeinflussen. Beim 7950X3D-Review sieht man gut, dass das Cache-CCD durch seinen gecappten Takt eine mehr als doppelt so hohe 1T-Effizienz haben wie der 7950X ohne 3D bei >90% der ST-Leistung:

https://www.techpowerup.com/review/ryzen-7800x3d-performance-preview/20.html

Wenn AMD sowieso plant ein 3D-Chiplet standardmäßig im Highend-Bereich zu verbauen, hätten es keinen Vorteil, wenn das Design hohe Spannungen verträgt und dadurch hohe Boost-Clocks erreichen kann. Vor allem bräuchte man den Stunt nicht mehr, dass die 2-CCD-Modelle unterschiedliche Stärken haben. Wenn beide den selben Boost-Clock haben, werden die Cache-Kerne einfach immer bevorzugt und fertig.

[HOT]

RedGamingTech ist da noch schlimmer mit den Prognosen. Generell werden erstmal Hype IPC Steigerungen mit 25-30% rausgehauen, welches sich jede Generation wiederholt. Für die ist es jetzt blöd gelaufen, dass so frühzeitig eine (anscheinend) authentische Folie mit zukünftigen Zen aufgetaucht ist.
Genau. Bei Intel das gleiche.

[latiose88]

sind die 10-15 % IPC Steigerung nun etwa Offiziell der durchschnitt von AMDs Angabe oder wieder nur ein Gerücht und in Wahrheit sogar noch weniger mehr IPC Steigerung?

[Zossel]

sind die 10-15 % IPC Steigerung nun etwa Offiziell der durchschnitt von AMDs Angabe oder wieder nur ein Gerücht und in Wahrheit sogar noch weniger mehr IPC Steigerung?

Wenn in der Gala oder der "Bild der Frau" drin steht das Oliver Pocher eine neue Freundin hat fragst du den auch ob das offiziell ist?

[maximus_hertus]

sind die 10-15 % IPC Steigerung nun etwa Offiziell

Nein, nicht offiziell.

Aktuell, wenn man alles zusammenfasst (Gerüchte), sieht es nach 15-20% IPC Gewinn aus (Zen 5).

[bbott]

Bei 10-15% würde Zen 5 gegenüber Zen 4 3D aber schlecht dastehen. Die Folien scheinen älter zu sein und hoffentlich nur das minimal Ziel. Ausgerechnet jetzt wo man die Architektur verbreitert soll es ein durchschnittlicher IPC increase geben?
Hoffe noch auf die 20-30 % bei etwas weniger Takt. Ansonsten muss ich bis Zen 6 warten für ein Upgrade :-D

[latiose88]

Was machst du denn das du so viel Leistung brauchst und welche Plattform bzw cpu hast du denn so?

[ryan]

sind die 10-15 % IPC Steigerung nun etwa Offiziell der durchschnitt von AMDs Angabe oder wieder nur ein Gerücht und in Wahrheit sogar noch weniger mehr IPC Steigerung?


Für die Öffentlichkeit ist die Folie nicht bestimmt und offiziell hat AMD sowieso nichts bekanntgegeben. Allerdings sind das Infos von AMD selber, einer internen Präsentation, also auch kein wildes Gerücht wie sonst. Wenn dort 10-15% stehen, würde ich jetzt nicht von mehr als dem ausgehen. Interessant, dass Zen 4 mit 14% angegeben wurde, während AMD zum launch 13% uplift (https://www.computerbase.de/2022-08/amd-ryzen-7000-vier-neue-cpus-bieten-plus-13-prozent-ipc-und-bis-zu-5-7-ghz-takt/) angegeben hat.


Die Jahreszahlen würde ich als Architektur Fertigstellung verstehen, das ist offensichtlich keine launch Roadmap. In der Präsentation wird es um x86 Architekturen gegangen sein, steht ja quasi schon oben drüber. Hier muss man grob 1 Jahr draufrechnen.

[The_Invisible]

Was machst du denn das du so viel Leistung brauchst und welche Plattform bzw cpu hast du denn so?

Anno1800/city skylines(2) :D

[robbitop]

Für die Öffentlichkeit ist die Folie nicht bestimmt und offiziell hat AMD sowieso nichts bekanntgegeben. Allerdings sind das Infos von AMD selber, einer internen Präsentation, also auch kein wildes Gerücht wie sonst. Wenn dort 10-15% stehen, würde ich jetzt nicht von mehr als dem ausgehen. Interessant, dass Zen 4 mit 14% angegeben wurde, während AMD zum launch 13% uplift (https://www.computerbase.de/2022-08/amd-ryzen-7000-vier-neue-cpus-bieten-plus-13-prozent-ipc-und-bis-zu-5-7-ghz-takt/) angegeben hat.


Die Jahreszahlen würde ich als Architektur Fertigstellung verstehen, das ist offensichtlich keine launch Roadmap. In der Präsentation wird es um x86 Architekturen gegangen sein, steht ja quasi schon oben drüber. Hier muss man grob 1 Jahr draufrechnen.

Intern wurde vor launch Zen 4 mit 8% angegeben. Nach dem Launch dann mit 14%. Das darf man nicht vermischen, weil IPC im Vorfeld eher konservativ angepeilt wird.

[latiose88]

ok verstehe,dir scheinen die FPS nicht zu reichen,das du darum noch mehr CPU Leistung benötigst.

Könnte auch so lange warten aber der wunsch nach mehr CPU Leistung,sowie nen kleineres Gehäuse ist da halt größer.Mein Bruder wechselt nicht,er baut nur nen neuen PC zusammen mehr macht er nicht.Zen 4 ist mir aber zu schwach bei der mehrleistung.Darum warte ich.Aber wenn ich ehrlich bin sind mir die 10-15 % Mehrleistung auch zu wenig.Will auch mehr CPU leistung haben.Zum glück wird noch Zen 6 auf der AM5 Plattform kommen.Sind halt dann wirklich mehr als ich von Zen 2 auf Zen 3 an Mehrleistung bekommen hatte. Allerdings gab es dabei mehr IPC Steigerung als es bei Zen 4 gewesen war.Ich sage dazu wirklich 15% mehr IPC Steigerung.Zen 4 gab es bei mir nur 8 % mehr IPC steigerung.Woher ich das weis ohne ein Zen 4 zu besitzen,na ganz einfach einen Zen 4 Besitzer zum testen Fragen.
Zen 5 wird also mehr IPC Steigerung haben(hoffe ich doch sehr) als es bei Zen 4 der fall ist.Dafür nur minimal mehr CPU Takt und so mehr.Was mich aber bei festen maximalen 142 Watt aber eher weniger Interessiert.VIelleicht komme ich ja dann bei Zen 5 auf 5,1 ghz anstatt 5,4 ghz.Damit wären also genau nur die 15 % mehr IPC Steigerung das einzige was es erhöht und die 300 mhz mehr Takt gegenüber Zen 4 mit 4,8 ghz.Was auch noch mal ein Plus von 5 % sind bei mir.
Ich will alle Verbesserungen mit nehmen was geht.Aber wenn ich auf Stromfressend und sehr viel Leistung stehe,ist Intel die Nummer eins. Und gratis im Sommer noch mehr Hitze als eh schon.Dann kann ich mal von 3 Grad mehr Zimmer Temperatur ausgehen.Aus den 30 Grad werden es dann 33 Grad.Und noch gratis ne Sauna im Schlafzimmer,so das ich noch weniger Schlafen kann.
Begeisterung gibt es bei mir keine,das ist klar.Nun ja hilft alles nix,warten ist angesagt.Solange kommen ich noch mit dem Zen 3 CPU locker aus.

[ryan]

Intern wurde vor launch Zen 4 mit 8% angegeben. Nach dem Launch dann mit 14%. Das darf man nicht vermischen, weil IPC im Vorfeld eher konservativ angepeilt wird.


Es waren 13% nach dem launch, ich habe es doch verlinkt. AMD hat den IPC Anstieg bei Zen 4 mit überdurchschnittlich vielen games geboostet (fast die Hälfte nur Spiele), wahrscheinlich waren Spiele im Vorfeld nicht so stark gewichtet.

[latiose88]

ja und später waren Spiele auf einmal im Mittelpunkt gewesen anstatt den Anwendung.Darum sind auch bei den Games mehr Boost als bei den Anwendung.Ist schon merkwüdig,kann man so sagen.

[Zossel]

ja und später waren Spiele auf einmal im Mittelpunkt gewesen anstatt den Anwendung.Darum sind auch bei den Games mehr Boost als bei den Anwendung.Ist schon merkwüdig,kann man so sagen.Wer hat wann was in den "Mittelpunkt" gestellt?

[latiose88]

Na amd bei der Optimierung. Aber egal.

[Zossel]

Na amd bei der Optimierung. Aber egal.Quelle?

[robbitop]

Es waren 13% nach dem launch, ich habe es doch verlinkt. AMD hat den IPC Anstieg bei Zen 4 mit überdurchschnittlich vielen games geboostet (fast die Hälfte nur Spiele), wahrscheinlich waren Spiele im Vorfeld nicht so stark gewichtet.
Das ist doch überhaupt nicht der Punkt. Der Punkt ist, dass man IPC Prognosen VOR dem Launch nicht mit Angaben NACH dem Launch vermischen sollte.
Hier war AMD VOR dem Launch immer konservativer als was NACH dem Launch herauskam. Zen 1 hat man VOR dem Launch mit +40% ggü Excavator angegeben. NACH dem Launch waren es +52%. Zen 4 waren 8% VOR dem Launch und 13% (oder 14% - das macht keinen Unterschied) NACH dem Launch.

Da dieses slides VOR dem Launch sind, ist es sehr wahrscheinlich, dass sie konservativer sind als das was wir NACH dem Launch sehen werden.

[basix]

Ist ja generell besser, vor Launch eher etwas konservative Angaben zu machen. Intern wie öffentlich. Es kann sehr spät im Projekt noch ein Bug auftauchen, dessen Fix den IPC kostet. Und am Schluss ist auch niemand unglücklich, wenn es bei Release dann mehr als angekündigt ist ;)

Intern werden sie je nach Flughöhe sicher auch detailreicher kommunizieren, vermutlich mit einem Guard Rail (more conservative <-> more optimistic estimate).

[Zossel]

Und am Schluss ist auch niemand unglücklich, wenn es bei Release dann mehr als angekündigt ist ;)

Was hat AMD den für Zen5 angekündigt?

[basix]

Nichts, zumindest nicht öffentlich. Ging mehr um die Referenzen auf Zen 1 bis 4, wo am Schluss etwas mehr IPC realisiert wurde, als initial & öffentlich "versprochen".

Und wie erwähnt, ist auch AMD intern eine solche Kommunikationsstrategie eher von Vorteil denn von Nachteil. Gibt halt Unsicherheitsfaktoren.

[ryan]

Das ist doch überhaupt nicht der Punkt. Der Punkt ist, dass man IPC Prognosen VOR dem Launch nicht mit Angaben NACH dem Launch vermischen sollte.
Hier war AMD VOR dem Launch immer konservativer als was NACH dem Launch herauskam. Zen 1 hat man VOR dem Launch mit +40% ggü Excavator angegeben. NACH dem Launch waren es +52%. Zen 4 waren 8% VOR dem Launch und 13% (oder 14% - das macht keinen Unterschied) NACH dem Launch.

Da dieses slides VOR dem Launch sind, ist es sehr wahrscheinlich, dass sie konservativer sind als das was wir NACH dem Launch sehen werden.



Ob mehr realisiert wurden ist als vorher können wir doch nicht wissen, dazu müssen die Benchmarks gleich gewählt sein. Eine Abänderung vom Benchmarkparcours kann das leicht beeinflussen. Die Marketingabteilung kann vorm launch hingehen und sagen, Ok wir nehmen 4-5 Spiele mehr auf als vorher und gewinnen dadurch ein paar IPC Punkte im Slide. Die Anzahl an games war ungewöhnlich hoch.

[basix]

Ja, die Auswahl der Applikationen kann sehr viel Einfluss auf die IPC haben. Deswegen ist die Angabe einer IPC ja auch nur ein ungefährer Referenzwert.

AMD hat soweit ich weiss aber keine AVX512 Benchmarks berücksichtigt, wo Zen 4 ja überproportional zulegt. Das ist mir soweit noch ziemlich sympathisch gewesen ;)

[robbitop]

Ist ja generell besser, vor Launch eher etwas konservative Angaben zu machen. Intern wie öffentlich. Es kann sehr spät im Projekt noch ein Bug auftauchen, dessen Fix den IPC kostet. Und am Schluss ist auch niemand unglücklich, wenn es bei Release dann mehr als angekündigt ist ;)

Intern werden sie je nach Flughöhe sicher auch detailreicher kommunizieren, vermutlich mit einem Guard Rail (more conservative <-> more optimistic estimate).
Ja naja wenn da Boni dran geknüpft sind (die man ggf nicht bekommt wenn man eine zu hohe Zahl comittet) wird gern underpromised und overdelivered. Finde ich aber gut.
Scheint bei der CPU Abteilung von AMD jedenfalls Tradition zu sein.

[robbitop]

Ob mehr realisiert wurden ist als vorher können wir doch nicht wissen, dazu müssen die Benchmarks gleich gewählt sein. Eine Abänderung vom Benchmarkparcours kann das leicht beeinflussen. Die Marketingabteilung kann vorm launch hingehen und sagen, Ok wir nehmen 4-5 Spiele mehr auf als vorher und gewinnen dadurch ein paar IPC Punkte im Slide. Die Anzahl an games war ungewöhnlich hoch.
Naja aber die Reviewer kommen am Ende mWn auf vergleichbare Ergebnisse.

—————————

Auf jeden Fall ist Zen 5 anscheinend nicht das was wir alle gehofft haben. Wesentlich breiter und schneller pro Takt (im Sinne eines gewaltigen Sprunges). Man schafft anscheinend „nur“ den üblichen gen over gen Sprung.

[latiose88]

Quelle?


na bezogen auf die ipc.Der Vergleich von zuvor Veröffentlichen und de, zum relase bezogen.Da brauche ich keine Quelle zu Posten.

[amdfanuwe]

Es wurde ge_X_t https://twitter.com/All_The_Watts/status/1708791849652273180

All The Watts!!
@All_The_Watts
STX
TSMC N4P 225mm²
4c Zen 5 L3: 16 MB L2: 4 MB
8c Zen 5C L3: 16 MB L2: 8 MB
8 WGP RDNA3+
64 AIE tile
DDR5-5600 / LPDDR5X-8533
28-35+ W

[Der_Korken]

Wenn in den APUs beide Kerntypen gemischt werden, wäre es imho nur vorteilshaft das auch im Desktop zu machen. Intel wird auf absehbare Zeit nicht über 8 P-Cores hinausgehen und stattdessen ihre MT-Power durch E-Cores boosten. Ein 8950X wäre mit 8+16 Cores von der Fläche her quasi genauso groß wie mit 16+0, wäre aber in MT wesentlich potenter. Für Spiele benutzt man im Highend sowieso 3D-Cache und der passt nur auf ein CCD drauf. Wenn also eh nur die ersten 8 Kerne 3D-Cache bekommen, macht es den Kohl imho nicht fett, ob bei weiterem Rechenbedarf Z5- oder Z5C-Cores genutzt werden. Dadurch dass es Taktregressionen geben soll, könnten die Cache-Chiplets taktmäßig zu den CCDs aufschließen, sodass es zwischen X- und X3D-Modellen auch keinen Unterschied mehr bei der ST-Leistung gäbe.

Beispiel-Lineup zur Verdeutlichung:

8950X: 8xZ5 mit 3D + 16xZ5C
8900X: 8xZ5 mit 3D + 8xZ5C (1 CCX aus für Yields)
8800X: 8xZ5 mit 3D
8700X: 8xZ5 ohne 3D
8600X: 6xZ5 ohne 3D

Man könnte den 8900X auch ohne 3D-Cache ausführen und dann wahlweise als 8+16 (oder 7+14 für die Yields). Das wäre dann ein reines Rechenmodell, während Spieler sich den 8800X kaufen oder den 8950X als eierlegende Wollmilchsau. Das "3D"-Suffix im Namen bräuchte man eigentlich nicht mehr, weil es (bis auf den alternativen 8900X) keine Überschneidungen im Lineup gibt. Eine 6+12-Variante mit 3D-Cache ergibt keinen Sinn, weil sie oft langsamer sein wird als die 8+0-Variante (sieht man ja jetzt schon bei 7900X3D vs 7800X3D) und eine 6+0-Variante mit 3D-Cache ist einfach Unfug, weil sie teurer zu fertigen ist als 8+0 ohne 3D-Cache ohne wirklich schneller zu sein.

[mboeller]

Es wurde ge_X_t https://twitter.com/All_The_Watts/status/1708791849652273180

sehe ich das richtig?

8WGP = 32CU

[Ravenhearth]

Ne 8 WGP sind 16 CUs.

[amdfanuwe]

Phoenix|STX (Strix Point)

N4 178mm²|TSMC N4P 225mm²
8c Zen 4 L3: 16MB L2: 8 MB|4c Zen 5 L3: 16 MB L2: 4 MB
|8c Zen 5C L3: 16 MB L2: 8 MB
6 WGP RDNA3|8 WGP RDNA3+
16 AIE Tiles, 10 TOPS|64 AIE tile
DDR5-5600 / LPDDR5X-7500|DDR5-5600 / LPDDR5X-8533
15-54W (U, HS)|28-35+ W

Das sind 47mm² mehr, die 16MB L3, 2 WGP mehr und die 3 fache Menge an AIE Tiles beinhalten.
Verwundert mich, dass AMD nicht wie sonst bei der APU am L3 spart.

[basix]

Uh, deutlich fetterer Die als erwartet. Auch 4x AIE sind recht heftig.

40 TOPS AIE; 10+ TFLOPS GPU; 12 schnelle CPU-Kerne. Schönes Ding

[HOT]

Das muss man als ein Portfolio sehen:

Pheonix 2 -> 2+4+2WGP -> Esher Pont in 25
Hawk Point (Phoenix Point Refresh) -> 8+0+6WGP -> wahrscheinlich Kracken Point in 25
Strix Point -> 4+8+8WGP (wird sicherlich nen Refresh haben in 25)
Strix Halo -> 16+0+20WGP (wenn das normale Zen5-Chiplets sind), könnte in 25 mit 3nm-Chiplets kombiniert werden als Refresh

Lineup 2023 (7k):
Pheonix2
Barcelo (Cezanne Refresh)
Rembrandt
Pheonix Point

Lineup 2024 (8k)
Pheonix2
Hawk Point (Phoenix Point Refresh)
Strix Point
Strix Halo

Lineup 2025 (9k)
Esher Point (2+4+2?)
Kracken Point (würde mal spekulieren 4+4+4?)
Strix Refresh
Halo Refresh

[Leonidas]

Anders wird es kaum gehen. Auch AMD verkauft primär Mobile-Prozessoren und da sind viele kleine Modelle normal. Auf die kann man nicht überall ein 225mm² Die draufwerfen, das wirft für AMD keine Gewinne bei Billig-Prozessoren ab.

[SentinelBorg]

Was vermutet ihr denn so, wann die launchen werden? Bei jedem neuem Game das am CPU Limit hängt wird mein Kaufen-Finger unruhig. So ein 8950X mit 3D Vcache im Frühjahr zusammen mit dem neuen NHD15 wäre ja schon fein.

[latiose88]

ja ich denke mal das sich 15 % nicht nach viel anfühlen werden aber besser als nix ist es sehr wohl.Man merkt halt sehr deutlich das die sprünge immer kleiner werden.Aber die Zeit bis das Produkt erscheint immer länger braucht um kaufbar zu sein.

[robbitop]

Was vermutet ihr denn so, wann die launchen werden? Bei jedem neuem Game das am CPU Limit hängt wird mein Kaufen-Finger unruhig. So ein 8950X mit 3D Vcache im Frühjahr zusammen mit dem neuen NHD15 wäre ja schon fein.
Mit deinem Ryzen 5900X stehst du doch noch recht gut da, oder? Da kann man locker auf Zen5X3D (IMO sogar länger) ausharren :)

[Der_Korken]

Was vermutet ihr denn so, wann die launchen werden? Bei jedem neuem Game das am CPU Limit hängt wird mein Kaufen-Finger unruhig. So ein 8950X mit 3D Vcache im Frühjahr zusammen mit dem neuen NHD15 wäre ja schon fein.

Ich habe irgendwo im Kopf, dass Zen 5 3D erst in Q4 kommen soll. Warum auch immer AMD da jedes Mal so ein Mysterium draus macht und nicht einfach direkt ein auf Gaming zugeschnittenes Lineup rausbringt.

[The_Invisible]

Mit deinem Ryzen 5900X stehst du doch noch recht gut da, oder? Da kann man locker auf Zen5X3D (IMO sogar länger) ausharren :)

Naja in cpu limited games wie Anno1800 und CitySkylines krebst man da schon oft mit 2xfps herum :D

[davidzo]

Uh, deutlich fetterer Die als erwartet. Auch 4x AIE sind recht heftig.

40 TOPS AIE; 10+ TFLOPS GPU; 12 schnelle CPU-Kerne. Schönes Ding

Die AIE Engine ist in der Tat beeindruckend für eine mobile APU. Das ist ein Drittel einer Tesla T4 die noch in vielen Servern verbaut wird und erst kürzlich durch die L4 ersetzt wurde. Viel mehr würde wohl eh durch die ca. 100gb/s Speicherbandbreite der APU limitiert (die L4 hat 300gb/s). In den meisten AI workloads skaliert Hopper trotz zigmal höherer theoretischer Int8 Leistung kaum über Ampere und Volta, sondern nur mit dem Zuwachs der Speicherbandbreite.

Mal sehen wie gut die Auslastung bei AMDs Lösung ist. Nvidia ist da gerade nicht so toll unterwegs. Eine 4090 erreicht in unabhängigen Tests praxisnah 330tops, also die Hälfte ihrer theoretischen Rohleistung bzw. 1/4 der sparsity werte aus nvidias folien.
Xilinxs Lösung könnte da wesentlich näher an den theoretischen Leistungswerten liegen.

Anders wird es kaum gehen. Auch AMD verkauft primär Mobile-Prozessoren und da sind viele kleine Modelle normal. Auf die kann man nicht überall ein 225mm² Die draufwerfen, das wirft für AMD keine Gewinne bei Billig-Prozessoren ab.

Hm, aktuell ist AMD eigentlich im Desktop besonders stark. Mobile hat man geradereichlich abgegeben und ist nur noch bei 16% während der Desktop stabil bei ca. 20% liegt bzw. mit IoT und Konsolen bei 30+. Und so viel größer ist der mobile Markt nun noch nicht.

Der Die ist sicherlich sehr groß für eine Mobile CPU, aber auch Intel geht mit Meteorlake ja auch all-in mit über 250mm2 für die 6P+8E Version. Steigende Preise gegenüber dem jetzigen Zustand würde ich aber bei beiden nicht ausschließen.

N4P scheint auch nicht mehr der teure Node zu sein der er 2021 mit N5 mal war. Es werden dieselben EUV Scanner benutzt die im moment für N6 verwendet werden, pro Transistor ist der Node sicher einiges günstiger, trotz mehr EUV Layern.
In 2024 ist N3P der cutting Edge Node und N4P eher vergleichbar mit dem was N6 in 2022 in Relation zu N7 war: der günstigere Massen-Node. Arrowlake nutzt im selben Jahr immerhin schon N3 für den GPU-Die.

Das krasse ist ja dass Strix 4xZ5+8xZ5C noch gar nicht das Ende der Fahnenstange ist, sondern mit Sarlak noch eine echte Highend APU kommt.
Und von Arrowlake gab es ja auch mal ein Gerücht einer Halo-Version mit 320EU GPU in TSMC N3 und 512mb ADM Cache im Base-Tile. Selbst wenn diese Version es nicht mehr schafft, werden es zumindest 192EU für ARL mobile. Außerdem werden wir ein spannendes doppel-Duell von 24C/32T von Intel ARL vs zweimal 16C/32T von AMD (Sarlak und Fire range) sehen.

Der x86 Notebookmarkt 2024/25 wird also echt spannend!

[dildo4u]

Man bekommt doch Phönix in Handhelds unter 1000€.
Die Hohen Notebook Preise kommen meiner Meinung nach daher das endlich bessere Bildschirme verbaut werden.(120hz OLED z.b)


ROG Ally hat nur ein LCD.

https://www.mediamarkt.de/de/product/_asus-rog-ally-rc71l-nh001w-2874616.html

[robbitop]

Naja in cpu limited games wie Anno1800 und CitySkylines krebst man da schon oft mit 2xfps herum :D
Wenn die FPS so niedrig sind, braucht man schon 2-3x Performance mit einer neuen CPU damit es dann wirklich schön spielbar wird. Insofern wird man dann eher länger warten müssen.

[HOT]

davidzo
Zen5, nicht Zen4.
Und Sarlak ist mMn ein IOD, welches 256Bit Speicherinterface und 40 CUs enthält.

[The_Invisible]

Wenn die FPS so niedrig sind, braucht man schon 2-3x Performance mit einer neuen CPU damit es dann wirklich schön spielbar wird. Insofern wird man dann eher länger warten müssen.

Ein 7950x3d ist zumindest 75% schneller als die normalen Zen3: https://www.pcgameshardware.de/Ryzen-7-7800X3D-CPU-279471/Tests/vs-7900X3D-Benchmark-Review-Release-Preis-1416589/2/

Da werden aus 25fps über 40fps, das ist dann schon viel angenehmer. Aber ja, 60fps wären nett, muss man wohl midnestens auf die nächste CPU Gen warten.

[amdfanuwe]

Ein eigenes IOD nur für Sarlak?
Da tippe ich eher auf Fire Range + N43 + 16GB VRam auf einem Package.

[HOT]

Ne, das wird ein gesondertes Die sein. Das Ganze wird mit LPDDR5X gepaart, nicht mit GDDR6, das kann also nicht N44 sein.

[davidzo]

ja und anscheinend ist dieselbe 40Tops AI Engine dabei wie bei Strix.


Die MLID Folie zeigt zudem beide 8Core Zen5 CCXe auf demselben DIE. Aber es soll ja keine 16C Zen5 CCDs geben, sondern nur 8x Zen5 und 16x Zen6C. Wenn die Hälfte Zen5C Cores wären würde das ja noch ein wenig Sinn machen ein eigenes Die für den Sarlak CPU-Teil zu machen, wäre aber auch merkwürdig für die zu erwartenden Stückzahlen.

Allerdings ist die MLID Folie schon bei der XDNA Engine falsch. Strix ist dort mit 20Tops angegeben und nur Sarlak mit 40, neuersings zeigt sich aber dass auch Strix 40 bekommt.


EDIT: Ganz vergessen dass es ja schon einen Dieshot zu Sarlak gab der klar die zwei CCDs zeigt.
Allerdings behauptet der Leaker dass es Zen5 + Zen5C Dies sind, die sind aber beide ziemlich exakt gleichgroß, hm.
https://appuals.com/stric-halo-die-shot/

EDIT2: Die Sarlak Dieshots sind Fake. Das ist Vega10 mit 2x HBM2 Stapeln.

Irgendwie werde ich den Gedanken nicht los dass uns AMD vielleicht bewusst in die Irre führt und sowohl Fire Range als auch Sarlak am Ende mit 24C kommen, also 1x Zen5 und 1x Zen5C Die. Das wäre jedenfalls die viel bessere CPU Aufstellung für das mobile-Segment und würde beim core-count mit Intel Arrowlake gleichziehen.

Andererseits wird das Zen5C CCD wohl nicht von Anfang an verfügbar sein. Es würde also Sinn machen zuerst Fire Range für DTR gaming Notebooks zu launchen (am besten mit X3D) und erst danach mit Sarlak die absolute mobile APU mit Zen5 + Zen5C.

Wow, AMD hat echt viele Möglichkeiten die produkte zu gestalten in der nächsten Generation.

davidzo
Zen5, nicht Zen4.
Und Sarlak ist mMn ein IOD, welches 256Bit Speicherinterface und 40 CUs enthält.

ty, korrigiert.

[Tarkin]

Ryzen 8000 Paper Launch im Dezember um Intel in die Meteor Lake Parade zu fahren :D

https://semiaccurate.com/2023/10/18/amd-fights-meteors-with-paper-at-ryzen-8000-launch/

[Lehdro]

Wenn Meteor Lake eh nur Notebook/gelötetes Zeug ist, ist Ryzen 8000 dann auch nur der Mobile Ableger (analog zu Ryzen 4000?)? Da wäre es auch nur wieder wie gewohnt - AMD "launcht" und dann kommt ewig nix an.

[maximus_hertus]

Wenn Meteor Lake eh nur Notebook/gelötetes Zeug ist, ist Ryzen 8000 dann auch nur der Mobile Ableger (analog zu Ryzen 4000?)? Da wäre es auch nur wieder wie gewohnt - AMD "launcht" und dann kommt ewig nix an.

So würde es wohl aussehen. Vorstellung bzw. "Launch" im Dezember 2023, das erste kaufbare Produkt dann Sommer 2024 und eine etwas breitere Auswahl dann zur Holiday Season 2024....

Durch den sehr späten "Launch" von MTL dürfte es für das Weihnachtsgeschäft keine großen Auswirkungen mehr haben. Ergo kapiere ich nciht so ganz, was ein Pre-Paperlaunch bringen soll? Einfach den Paperlaunch wie immer zur CES und fertig.

[latiose88]

heißt das also das es im Dezember neue Infos auf Intel und AMD Seite geben wird.Na dann freut es mich mehr zu erfahren.Gekauft wird ja eh erst später bei mir.Aber neue Infos die Verschlinge ich generell immer sehr gerne weil damit kann ich schon erste Einschätzungen machen wie gut so die Leistung sein wird.

[ryan]

So würde es wohl aussehen. Vorstellung bzw. "Launch" im Dezember 2023, das erste kaufbare Produkt dann Sommer 2024 und eine etwas breitere Auswahl dann zur Holiday Season 2024....

Durch den sehr späten "Launch" von MTL dürfte es für das Weihnachtsgeschäft keine großen Auswirkungen mehr haben. Ergo kapiere ich nciht so ganz, was ein Pre-Paperlaunch bringen soll? Einfach den Paperlaunch wie immer zur CES und fertig.


Die PC Hochsaison geht von Dezember bis Februar, das würde schon was bringen. Allerdings spielt das bei einem Paper launch keine Rolle, wenn die dann wie üblich erst ab Sommer verfügbar wären. Das einzige was es bringen würde, ist publicity mit ein paar geschönten Marketingbenchmarks, um vielleicht den ein oder anderen MTL Interessenten vom Kauf abzubringen. Oder vielleicht mit 1-2 showcase Modellen um die Ecke kommen. Ist ja oft so bei AMD, dass ein OEM 1-2 Geräte exklusiv bringen kann, während die anderen 3-5 Monate später dran sind. Ich glaube Asus war das bei Phoenix.

[Der_Korken]

Ein gutes haben paper launches: Man sieht sehr früh was von der Technik und ob es sich lohnt auf etwas zu warten :D.

[Zossel]

Ein gutes haben paper launches: Man sieht sehr früh was von der Technik und ob es sich lohnt auf etwas zu warten :D.

Dieses Affentheater und diese Aufmerksamkeitsökonomie um diese Leaker nervt eh voll ab.
Besonders albern sind Rankings von Leakern wer am besten trifft.

[Complicated]

Da gehts auch um Designwins bei den OEMs damit im Sommer dann fertige Produkte im Regal stehen. Nicht alle ankündigungen sind Retail Zielgruppen gewidmet.

[r3ptil3]

https://i.ibb.co/0Qxsk4c/image.png

"support upcoming CPU"

So früh schon... :uponder:

[Twodee]

https://i.ibb.co/0Qxsk4c/image.png

"support upcoming CPU"

So früh schon... :uponder:
Die "G" Version von Zen4 wird wohl gemeint sein.

[dildo4u]

Strix Halo angeblich erst 2025.


ekCMnmD_EzA

[HOT]

Vielleicht möchte man ja N3-CCDs haben für Strix Halo, denn auch Fire Range kommt offenbar erst 25. Zudem scheint man Hawk Point auch in Hardware etwas verändert zu haben, dürfte ne ganze Revision von Phoenix Point sein. Esher Point wird dessen Refresh in 25 eine Produktstufe tiefer, wie es aussieht. Kraken Point ist der Nachfolger für Hawk Point für 25.

Also wahrscheinlich aus meiner Sicht:

- Zen5 Refresh für Fire Range und Strix Halo, daher mMn die Verschiebung
- Hawk Point + Esher Point sind offenbar die Rev.B von Pheonix Point mit deutlich verstärkter XDNA-Einheit
- Kraken Point ist ne neue APU der Strix Klasse, die Hawk Point in 25 im Marktsegment ersetzt, auch Strix Little genannt

Phoenix2 ist irgendwie verschwunden, vielleicht ergänzt der noch den absoluten Low-End-Markt mit Mendocino oder beschränkt sich auf OEM-Desktop und Handhelds.

[ryan]

Ich sehe den Markt nicht für Strix Halo. So ein Gerät mit hoher Leistungsaufnahme und sehr großer iGPU würde mit dGPUs konkurrieren. Auch der Preis wäre enorm, wenn man bedenkt wie teuer schon verhältnismäßig kleine 8CU Geräte mit 8C Zen 4 sind. Wie wirtschaftlich wäre also ein Gerät mit 40CUs und 16 Zen 5 Kerne. Auch die Speicheranbindung wäre teurer, ein Dualchannel Interface reicht da nicht aus. Die Community würde sich darüber freuen, das ist klar, aber AMD muss den Markt als Ganzes betrachten. Intel hat so weit ich weiß ihre GT3 Version für Arrow Lake auch gestrichen. Das könnte dafür sorgen, dass AMD Strix Halo fallen lässt.

[MSABK]

Ich denke auch, dass eine sehr große APU unrealistisch ist. Dgpus will Amd ja auch verkaufen in Notebooks.

[dildo4u]

Ich denke auch, dass eine sehr große APU unrealistisch ist. Dgpus will Amd ja auch verkaufen in Notebooks.
Wenn sie Apple direkt gegenüber treten wollen muss sowas kommen.
AMD GPU sind ein non Faktor im Notebook dort will sie niemand haben es wäre Klüger sie als Ryzen zu verkaufen.

[mboeller]

Ich sehe den Markt nicht für Strix Halo. So ein Gerät mit hoher Leistungsaufnahme und sehr großer iGPU würde mit dGPUs konkurrieren.

Ich glaube niemand geht davon aus, dass Strix Halo monolithisch ist. Das ist 1-2(?) CPU-Chiplet, 1 GPU-Chiplet und 1x CCD (mit 256bit Speicheranbindung). Bis auf den CCD ist alles von der Stange.

[latiose88]

Sie könnten das auch als letzte Produkt heraus bringen. Und dann wars das. So könnte es amd auch machen und dann wars das.

[iamthebear]

Apple ist ausschließlich im Hochpreissegment unterwegs. APUs zielen auf Low Cost Gaming Lösung ab z.B. Schüler oder Entwicklungsländer wo sich die Kunden nichts teureres leisten können.

[fondness]

Ich denke auch, dass eine sehr große APU unrealistisch ist. Dgpus will Amd ja auch verkaufen in Notebooks.

dGPUs sind extrem ineffizient - was gerade in Notebooks ein absolutes nogo sein sollte. Alleine schon das sinnlose kopieren großer Datenmengen vom RAM zum GPU-Speicher, der PCIe-Bus etc. kosten enorm an Transistoren und TDP. Ich bin immer wieder begeistert, welche enorme Perf/Watt mit einer modernen AMD-APU möglich ist.

[latiose88]

Also langfristig wird gewiss auch eine onboard gpu auch besser so ist das ja nicht. Die Leistung der onboard gpu reicht zwar noch nicht um mit einer Gtx 750 ti mit zu halten aber wenn es so weiter geht ist das Ziel nicht mehr so in weiter ferner wie damals eben so war.
Ich bin halt ein lowend Zocker. Es ist schade wie sich das ganze entwickelt. Die dgpu werden immer größer, stromhungriger unter last und so. Und die onboard gpus steigen immer weniger bei der leistung nach oben. Ich werde also langfristig nicht mehr wissen was ich kaufen kann was optimal ist. Die gpus dürfen bei mir nicht zu teuer, nicht zu stromhungrig sein und die Spiele wo ich halt so zocken flüssig bei full hd zum laufen bringen ohne ruckler und auch in einer guten Optik eben. Dabei zocke ich alte games wie cs source oder anspruchslose cartoon jump n run games usw.
Beim anderen habe ich eine Gtx 1650 drinnen.

Bin echt gespannt wann die onboard gpus mich wirklich eingeholt haben. In 10 - 20 Jahre wissen wir da wohl echt mehr.
Ich jedenfalls habe vor so lange es geht die gpu weiter zu nutzen. Es gibt ja schon erste Spiele wo meine gpu ausgeschlossen worden ist aber das will ich ja eh nicht zocken. Mal sehen wie lange das ganze noch geht. Denke mal das es sich nach und nach ändern wird.

Und gewiss wird wqhd immer mehr zum Standard. Von daher ist das ne gute Entwicklung. Weil wenn das das mindeste unten rum ist, dann lege ich damit sehr viel Leistung am Ende frei.
Eine CPU von AMD mit onboard werde ich unabhängig dennoch kaufen. Aber denke mal das ich mit der Leistung dennoch noch nicht zufrieden sein werde. Das dauert noch.
Das meine so lange hält ist ein gutes Zeichen, dennoch.

[Oranje7]

Aktuelle AMD APU´s müssten doch schon schneller sein als die 1650? Oder irre ich mich da gerade?

Für einen großes Leistungsboost bei iGPU´s muss wahrscheinlich Ram on Packager her

[davidzo]

Aktuelle AMD APU´s müssten doch schon schneller sein als die 1650? Oder irre ich mich da gerade?

Für einen großes Leistungsboost bei iGPU´s muss wahrscheinlich Ram on Packager her

Ne, weiterhin hinter einer 1650ti. Bei Golem eher auf 1050ti niveau, allerdings sind das Desktop Karten. Im Mobile ist die 1650m wahrscheinlich nicht mehr weit entfernt. Allerdings hatte Golem in einigen Spielen auch VRAM allocation issues. Dass die das bei APUs immer noch nicht in den Griff bekommen wundert mich. Langsam wäre es einfacher wenn man die allocation einfach im Bios fest zuweisen kann, z.B. 4GB, soviele Probleme wie das immer wieder softwaretechnisch macht.

Sarlak mit 256bit SI sollte das Bandbreitenproblem lösen. stacked SRAM cache wäre mir aber eigentlich lieber. Das ist für APUs imo ein no-brainer. Viel Bandbreite ohne ein komplexes und stromfressendes Speicherinterface. Das ist auf den ersten Blick perfekt für premium mobil-APUs und erst danach würde ich an Server-CPUs, gaming CPUs und dGPUs denken.

[Oranje7]

GTX 1650TI oder 1650 Super ist nicht die GTX1650 um etwas kleinlich zu sein^^.
Aber du hast recht, hatte die 1650 langsamer in erinnerung.

Um Dazu auch gleich Golem zu zitieren:
https://www.golem.de/news/radeon-rx-680m-im-test-die-mit-abstand-schnellste-integrierte-grafik-2203-163442-2.html
Allerdings sei angemerkt, dass die Radeon RX 680M für ihre volle Leistung durchaus einiges an Energie benötigt: Limitieren wir die Package Power auf 30 Watt, erreicht die iGPU rund 1,6 GHz. Bei 65 Watt hingegen liegen die maximal möglichen 2,4 GHz an - die Performance steigt jedoch nur um etwa 15 Prozent, da insbesondere eine integrierte Grafikeinheit auf weit mehr angewiesen ist als einzig ihren GPU-Takt; so spielt etwa die Speicherbandbreite eine wichtige Rolle.

[latiose88]

Ja sehe ich auch so. Ist echt schade. Dabei bin ich mit meinen 4 GB vram ja nicht gerade sehr weit weg, aber scheinbar sind selbst 2 GB der onboard gpu zu viel des Guten. Und so weit bei der Bandbreite bin ich ja auch nicht also nix Meilenweit. Zumindest der 8800 Gtx schlagen sie ja, das ist besser als nix. Auf so ner gpu zocke ich so Karaten wie serious Sam 2.
Wenn man also nicht die aktuellen games zockt dann geht es schon. A way out packt dann so ne Gtx 750 ti selbst bei hd mit niedrigen settings dann nicht mehr. Heir sind es so um die 45 fps. Denke mal da wird die onboard gpu nen total zusammen bruch erleiden. Weil weniger als hd also 720p kann ich leider nicht mehr einstellen, sonst würde ich der gpu noch weiter entladen wenn ich die Option hätte.

[HOT]

Ich glaube niemand geht davon aus, dass Strix Halo monolithisch ist. Das ist 1-2(?) CPU-Chiplet, 1 GPU-Chiplet und 1x CCD (mit 256bit Speicheranbindung). Bis auf den CCD ist alles von der Stange.
Du glaubst doch nicht ernsthaft, dass das Ding eigene CCDs bekommt. Das ist dasselbe wie Fire Range aber eben mit einem richtig fettem IOD. Entweder sind das ganz normale Zen5-CCDs, die auch als Zen5 nächstes Jahr launchen oder es ist ein Refresh in N3 davon. Die letzte Option wäre ein Zen5c-CCD, das würde dann aber recht niedrige Takte bringen.

AMD verkauft keine GPUs im Mobilmarkt, das ist ja das Problem. Mit Sarlak (das wird der Codename fürs IOD sein) kann AMD eine gute all-in-One-Lösung präsentieren und damit auch fürs mobile-Gaming ein paar Designwins einstecken, was bisher unmöglich war. Das Teil dient als Türöffner für diese Märkte.

Ich denke auch, dass eine sehr große APU unrealistisch ist. Dgpus will Amd ja auch verkaufen in Notebooks.

Ich würde sagen für "unrealistisch" ist es schon zu spät, es gibt ja Bestätigungen von vielen Seiten, dass das Ding existiert ;). Codenamen sind ja auch schon länger bekannt.

[ryan]

Ich würde sagen für "unrealistisch" ist es schon zu spät, es gibt ja Bestätigungen von vielen Seiten, dass das Ding existiert ;). Codenamen sind ja auch schon länger bekannt.


Zu spät? :freak: Das Teil wurde von AMD noch nichtmal angekündigt, die können das einstampfen ohne irgendwas zu sagen. Das existiert bis jetzt nur auf der Roadmap.

[Nightspider]

Ich sehe den Markt nicht für Strix Halo. So ein Gerät mit hoher Leistungsaufnahme und sehr großer iGPU würde mit dGPUs konkurrieren. Auch der Preis wäre enorm, wenn man bedenkt wie teuer schon verhältnismäßig kleine 8CU Geräte mit 8C Zen 4 sind

Irgendwie betrachtest du das falsch herum.

Dank der Integration entstehen weniger Energieverluste und Extrakosten.

Gerade wegen der Effizienz und der Integration sollen solche APUs mit kleinen dGPUs konkurrieren.

-weniger benötigte Fläche auf dem Mainboard, einfachere Energieversorgung
-kein unnötig Energie fressender GDDR Speicher
-mit hypothetischem MCD extrem effizient
-dank neuester Architektur und Fertigungsprozess den stiefmütterlich behandelten kleinen dGPUs meilenweit überlegen
-dank Chipletdesign skalierbar und kosteneffizient

[basix]

+1

Genau wegen der stärkeren GPU können sie mit dGPUs konkurrieren.

Eine grosse APU hat gegenüber CPU + kleiner dGPU grosse Vorteile bei Integration und auch Kosten. Nur schon der Unified Memory Pool für GPU & CPU (und LPDDR5 ist nochmals günstiger als GDDR6) kann gut was ausmachen. Ausserdem vermeidet man "wasted Silicon": Eine APU hat Multimedia, Video etc. Engines und eine dGPU auch. Alles in allem: Das Gesamtkonstrukt ist kosteneffizienter.

Energieeffizienz und weniger Platzbedarf kommen oben drauf.

Und man muss folgendes auch betrachten: Momentan ist Nvidia bei Mobile dGPUs sehr dominant. Kann AMD mit einem kostengünstigeren Paket hier in die 4050er & 4060er Performance-Regionen reingrätschen, werden das viele OEMs begrüssen. Und AMDs Marktanteile können wachsen.

[davidzo]

Der Aufwand ist praktisch vergleichbar mit einem speziellen mobile dGPU Chip, so wie damals Navi12 für Apple.
Denn die CPU Chiplets hat man ja eh schon, es ist lediglich der DIE für GPU+SI+i/O neu und beides zusammen auf einem neuen Package.

Der Bundleeffekt ist sicher vorhanden wirkt aber in zwei Richtungen:
1. Einerseits wird so mit jeder CPU auch eine dGPU verkauft.
2. Andererseits kann man so keine dGPU Version des i/o DIEs verkaufen die in Intel Notebooks eingesetzt werden kann.

In letzter Zeit haben AMDs mobile GPU-Anteile aber eh abgenommen, gerade AMD+Intel gibt es quasi kaum noch.
Ich könnte mir vorstellen das es Sinn macht neben Sarlak eben keinen Dragon Range Nachfolger mehr auf den Markt zu bringen, so dass man bei der Wahl von AMDs schnellster Notebook-CPU auch automatisch eine potente APU mit dabei hat. Klar wird das auch Kunden verprellen die lieber eine nvidia verbauen möchten, aber es könnte sich halt auch positiv auf die GPU Marktanteile auswirken.
Dass Zen5 mit 16kernen die ultimative Enthusiast Mobil-CPU in 2024 wird ist imo eh schon klar. Intel hat dem nichts entgegen zu setzen denn Meteorlake gibt es nur in 6+8C, Raptorlake refresh hat schon gegen Dragon Range Probleme und Qualcomm zielt auch eher auf den ultramobile Markt. Arrowlake wird wohl auch erst gegen Anfang 2025 mitmischen können.

[basix]

Für AMD + Nvidia Kombo gibt es ja Strix Point oder den Dragon Range Nachfolger (glaube schon dass der kommt). Letzteres hoffentlich auch als X3D Version, für die Enthusiast Notebook Klopper.

[bbott]

Ich bin am überlegen mir ein neues Notebook anzuschaffen. Am liebsten hätte ich auf Strix Halo gewartet, der soll aber nun erst 2025 kommen und dann wird es wohl Produkte erst 2025/26 kommen. Zudem bin ich nicht sicher, ob es in die die APU in Geräte wie HP Elitebook & Co. Business Geräte schafft.


Der PCGH Artikel hat mich irritiert dass Ryzen 8000 auf Zen5(c) basieren würde?!
https://www.pcgameshardware.de/CPU-CPU-154106/Specials/AMD-Ryzen-8000-und-9000-mit-Zen-5-und-Zen-5c-1434271/

Mein aktueller Kenntnisstand war, dass Ryzen 8000 die APUs auf Zen4 Basis werden, also die Zen4 Notebook Chips aus der 7000er Serie einfach nur als Desktop Variante.
Daher stellt sich mir die Frage, soll Zen5 (Strix Point) doch früher kommen?

[dildo4u]

Die Notebooks sind doch immer deutlich hinter Desktop zurück.
Was wahrscheinlich ist du bekommt die Desktop Modelle in Gameing Notebooks die 100 Watt+ zulassen, Zen5 APU werden deutlich später sein.

[HPVD]

erste Zen 5 Turin Samples:
https://www.computerbase.de/2023-12/zen-5-prozessor-samples-von-amd-eypc-9005-turin-im-umlauf/

[davidzo]

Sieht nach 12x CCDs bei Turin Dense aus, also 192Kerne und 16CCDs, also 128Kerne bei Turin. Müssen also winzige DIEs sein wenn das unter den gleichen IHS passt.
Oder eben 2x CCX pro DIE, also 2x32MB l3 und 2x8 Kerne pro DIE, dann würde turin wieder 8x DIEs haben und Turin Dense wieder 6 DIEs.

[amdfanuwe]

Da ist noch viel Platz
86401

P.S.
Jedenfalls braucht es ein neues IOD, Genoa IOD hat ja nur 12 IF-Links.
Würde mich auch nicht wundern, wenn AMD nur für die High End CPUs ein neues IOD oder neue Packaging Technik einführt.
Die kleineren Varianten bis 96 Core kann man ja mit dem altem Genoa IOD gut und günstig bedienen.

[Nightspider]

Der IOD wird bestimmt in N4 statt N6 gefertigt werden.

Würde auch der Effizienz zu Gute kommen, da der aktuelle IOD auch ordentlich Strom verbraucht.

[CrazyIvan]

Das wird vermutlich nicht viel bringen, weil der Großteil des IOD-Inhalts kaum bis gar nicht skaliert - weder hinsichtlich Fläche noch Verbrauch.

[davidzo]

Da ist noch viel Platz
86401

Nicht wirklich. Die freie Flächen im Package werden fast vollständig vom fanout der 12 DDR5 Channels und der PCIe Links in Anspruch genommen. Hier merkt man wie bei Epycs aktuell schon die Packaging-Technologie limitiert, denn sonst hätten wir wohl schon 192Core Bergamo gesehen. Es wird langsam Zeit für Zen6 und echtes 3D Packaging.

https://substackcdn.com/image/fetch/f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fsubstack-post-media.s3.amazonaws.com%2Fpublic%2Fimages%2F551f3f7b-e607-450c-9469-54f9c57e9fd8_1885x1800.png

[amdfanuwe]

Nicht wirklich. Die freie Flächen im Package werden fast vollständig vom fanout der 12 DDR5 Channels und der PCIe Links in Anspruch genommen.
Glaubst du wirklich unter den Chiplets gibt es keine Verbindungen?
Dann schau dir mal die Rückseite an.
86409
https://en.wikichip.org/wiki/File:Socket_SP5_pinmap.svg

Wird halt etwas kniffliger mit dem Layout oder man benötigt noch weitere Layer.

P.S.
Hier merkt man wie bei Epycs aktuell schon die Packaging-Technologie limitiert, denn sonst hätten wir wohl schon 192Core Bergamo gesehen.
Da limitiert nicht das Packaging sondern die TDP.
Wenn schon 12 ZEN4 Chiplets draufpassen hätte man auch 12 ZEN4c Chiplets unterbringen können.
N4P soll gegenüber N5 ~22% Energie einsparen. Dazu noch ein paar andere Tweaks und AMD kann mehr Cores bei vertretbarer TDP unterbringen.
Führt dann zu 128 Core ZEN5 und 192 Core ZEN5c.

[davidzo]

Glaubst du wirklich unter den Chiplets gibt es keine Verbindungen?
Nein, habe ich das gesagt? Lies dir lieber mal den Artikel bei Semianalys durch bevor du Unterstellungen aufstellst.

Die GMI Links für die weiter entfernten DIEs sind unter dem Cache der nahen DIEs entlang geroutet. Ja, da ist also noch Platz frei, aber eben nur bei den äußeren DIEs, also da wo man den Platz nicht braucht weil er nicht mehr gut mit dem i/o DIE angebunden werden kann.

Ein größerer i/o DIE würde ind er Hinsicht tatsächlich sogar helfen weil der dann mehr Kantenlänge hat wo man den i/o herausrouten kann. Die Platzknappheit ist halt konzentrisch und um den i/o DIE angeordnet. Je weiter von dem entfernt desto mehr Platz für DIEs, aber desto schlechter die Anbindbarkeit an den i/o DIE.

Und unterhalb der CPU Cores geht sicher auch einiges für Power Delivery drauf.
Das ist sicher nicht so einfach mit ein paar mehr Package Layern gemacht, das kostet nämlich auch Signalintegrität.



Da limitiert nicht das Packaging sondern die TDP.
Wenn schon 12 ZEN4 Chiplets draufpassen hätte man auch 12 ZEN4c Chiplets unterbringen können.
N4P soll gegenüber N5 ~22% Energie einsparen. Dazu noch ein paar andere Tweaks und AMD kann mehr Cores bei vertretbarer TDP unterbringen.
Führt dann zu 128 Core ZEN5 und 192 Core ZEN5c.

Unsinn, dasselbe mechanische Package liefert bei Mi300X und Mi300A 750W. Epyc Bergamo hat nur 360Watt .
Wäre auch super dumm von AMD einen neuen Sockel zu bringen und gleich bei der ersten Generation an CPUs schon ins TDP Limit zu rennen. Nee, das haben die etwas vorrausschauend geplant, LGA6096 hat ordentliche Reserven (wenn auch nicht unbedingt bei den boards/partnern, weil das kostet eben unnötig an VRMs solange die standard SKUs unter 400W haben).

[Nightspider]

Wie viele "Pins", also Kontaktverbindungen hat eigentlich ein CCD zum Package?

Das wird vermutlich nicht viel bringen, weil der Großteil des IOD-Inhalts kaum bis gar nicht skaliert - weder hinsichtlich Fläche noch Verbrauch.

Vielleicht reicht es ja, wenn es nur etwas bringt.

AMD nimmt mit jedem EPYC Prozessor ja auch ordentlich Geld ein, tendenz steigend.

Wäre interessant zu wissen ob es noch viel Potential gibt solche IO-Anteile in Zukunft effizienter zu realisieren.

[amdfanuwe]

Die GMI Links für die weiter entfernten DIEs sind unter dem Cache der nahen DIEs entlang geroutet.
Beziehst du dich etwa auf die Prinzipdarstellung die du gepostet hattest?
Schau mal was reales an:
https://www.servethehome.com/wp-content/uploads/2023/02/AMD-EPYC-9004-Genoa-De-Lidded-IO-Die-Close-Up.jpg
Sollten die 24 Lanes die man dort im obersten Layer sieht zur Anbindung der 3 Chiplets reichen? 3 x 8 ?
https://en.wikichip.org/wiki/amd/infinity_fabric runtergegangen? Die anderen und die PCIe Lanes liegen in den unteren Layern.
Für ZEN1 wird das hier schön erklärt:
https://fuse.wikichip.org/news/1064/isscc-2018-amds-zeppelin-multi-chip-routing-and-packaging/3/
Beim billigem ZEN 2 Ryzen Desktop werden schon 12 Layer Substrate verwendet. Wieviele kann sich AMD bei EPYC leisten? Sicherlich genug.
https://images.anandtech.com/doci/14525/Tom_Ley-Next_Horizon_Gaming-Physical_Design_06092019-page-011_575px.jpg
https://www.anandtech.com/show/14525/amd-zen-2-microarchitecture-analysis-ryzen-3000-and-epyc-rome/5

Hab leider nichts konkretes zu Genoa gefunden.
Vielleicht könnte man noch anhand von Die shoots sehen, ob sich was an den GMI geändert hat.

Edit: unsinn gestrichen.
Beim Versuch herauszufinden wieviele Lanes ein DMI hat, bin ich nun maximal verwirrt :-)

[davidzo]

Ich weiß nicht was da so schwierig dran ist zu verstehen.

Das Foto zeigt doch sehr genau dass um den i/o DIE herum null Platz mehr ist für zusätzliche GMI Links. Und mehr Layer hilft da eben auch nicht, denn dafür braucht man auch genug Vias um die überhaupt anzubinden. Vias sind in der Regel auch etwas breiter als ein Trace an sich, das ist also manchmal sogar kontraproduktiv. Und da das i/o DIE rundherum völlig ausgelastet ist verstehe ich nicht wo du die Vias hinpacken willst damit deine Extra layer überhaupt nutzbar sind. Buried/Blind Vias helfen ein wenig, aber die versucht man auch so zu gruppieren dass sie nur in einem oder zwei Layern vorkommen weil es den packagingprozess sonst durch unzählige Extraschritte erheblich teurer macht. Mehr Layer entspannt das ganze nur im Randbereich, wo man eh keine Probleme mit der Density hat, aber unterhalb des i/o DIEs ist eh schon alles vollgeclustert.
Ein größeres I/O DIE würde das entspannen, aber dann hat man wieder weniger Fläche um die Chiplets zu verteilen.

Btw, was die wenigen Groundplanes auf der Oberseite angeht: Wir wissen dass zwischen den CCDs die PCIe Links lang gehen. Da ist also auch kein Platz obwohl das auf dem Foto so aussieht. Die PCIe Lanes profitieren sicherlich auch bei der Signalqualität von der Groundplane oben drauf. Außerdem brauchst du ja offensichtlich auch den Platz auf dem Top-Layer für Widerstandsnetzwerke und MLCCs.

Und die Bereiche der CCDs wo man keine Traces drunter sieht sind die Cores. Da wird also alles voll mit Power delivery Vias gepflastert sein damit da ein paar hundert Ampere durchgehen können.

[amdfanuwe]

Belassen wir es dabei und lassen uns überraschen, was AMD wieder einfällt.

Zumindest müssen 4 weitere GMI auf den IOD um 16 CCDs bedienen zu können.
Vielleicht noch einen Infinity Cache um die Bandbreite intern aufzupeppen.
Mit FanOut Package, geteilten IOD, Stacked Chiplets hat AMD ja jetzt auch schon Erfahrung gesammelt. Aber ich denke, das ist eher was für ZEN6.

N4 bringt auch nicht das meiste an Flächeneinsparung. Könnte mir aber vorstellen, dass sie den L3 in ein Base Die legen und 16 Cores (2 CCX) stacken. Wäre kaum größer als ein aktuelles Chiplet.

[OC_Burner]

Wie viele "Pins", also Kontaktverbindungen hat eigentlich ein CCD zum Package?

Ca. 3000 Kontaktpads an der Unterseite eines jeden Zen4 Chiplets.

[amdfanuwe]

Und davon zum IOD? Das meiste dürften ja Masse und Spannung sein.

Hier gibt es die Dieshoots von Fritchen Fritz:
https://www.flickr.com/photos/130561288@N04/albums/with/72177720308729578

[HOT]

Also wenn ich mir den Markt so anschaue:
AMD sollte Zen5 erst im Herbst launchen und noch ne neue Rev. in Auftrag geben. Zen4 läuft derart gut in Verkäufen, dass es sich nicht lohnen wird Zen5 früh zu launchen. Zen4 ist nur 69mm² groß, Zen5 sicherlich wieder um die 89mm².
Die Rev.B können sie ja zeitig als Turin launchen. Aber man muss halt ARL zuvor kommen und mit einer C0, die Perfekt am Taktwall operiert, wäre man in einer perfekten Position. Vielleicht ist die Verschiebung von Fire Range auch schon ein Anzeichen für eine generelle Verschiebung für Comsumer Zen5.
Also ich erwarte Zen5 für Desktop nicht mehr früh im Jahr, selbst wenn April sicherlich möglich wäre, sondern eher Richtung September und der X3D dann direkt vor oder nach ARL-Launch.

[Zossel]

Also wenn ich mir den Markt so anschaue:
AMD sollte Zen5 erst im Herbst launchen und noch ne neue Rev. in Auftrag geben. Zen4 läuft derart gut in Verkäufen, dass es sich nicht lohnen wird Zen5 früh zu launchen. Zen4 ist nur 69mm² groß, Zen5 sicherlich wieder um die 89mm².

Warum sollte AMD die Fehler von Intel der letzten Jahre wiederholen?

Andrew Grove sagte mal: "Only the Paranoid Survive"

[Leonidas]

Warum sollte AMD die Fehler von Intel der letzten Jahre wiederholen?

Ich will nicht sagen, dass dies passiert. Aber wenn, dann ist es jetzt schon nicht mehr zu ändern. Sprich: Es kommt nicht auf das Wollen an. Es kommt darauf an, wieviel Glück man mit dem fertigen Silizium hat, welches 1,5J vor Launch sein Designende hat - und danach ist man wirklich vom Glück abhängig. Hat bei MTL nicht gerade prall funktioniert. Wenn man ARL nicht viel besser in Spur bekommt als MTL, kann dies schon kritisch werden.

[Tobalt]

bezüglich vias und chiplet routing: Man bedenke dass die kontaktstellen der chiplets ja auch eine art via sind, mit BEOL litho gefertigt, aber relativ groß um genug fleisch zum Löten zu haben.

Die Carrier vias kann man prinzipiell in der gleichen Größe fertigen wie die chiplets pins. da gibt es dann auch kein fanout problem, solange man genügend layer im carrier hat.

[Orko]

bezüglich vias und chiplet routing: Man bedenke dass die kontaktstellen der chiplets ja auch eine art via sind, mit BEOL litho gefertigt, aber relativ groß um genug fleisch zum Löten zu haben.

Die Carrier vias kann man prinzipiell in der gleichen Größe fertigen wie die chiplets pins. da gibt es dann auch kein fanout problem, solange man genügend layer im carrier hat.


AFAIK gibt es Material - und Prozessbedingte Unterschiede.

Silizium-Chips, Kontakt-Pads:

Oberste dielektrische Chip-Schicht ist Siliziumoxid/Siliziumnitrid
Vias werden nach einem Lithographieschritt per Ätzen geöffnet, mit Metall gefüllt, dann mit Pads gecappt. (stark vereinfacht formuliert und dabei Passivierungslayer / Polyimidelayer / Redistributionlayer unterschlagen)

Leiterplatten Substrat (also nicht chiptechnologie-basierte Interposer):

Kleine Vias durch mehrere Leiterplatten-Lagen werden als gestapelte Laservias erzeugt. Dabei wird jeweils in eine oberste dielektrische Lage ein Loch gelasert und dieses mit Metall gefüllt. Es gibt prozesstechnische Limitationen, z.B. Aspekt-Verhältnis Viadurchmesser / Viahöhe

Chip-Vias haben Durchmesser bis hinab in den Nanometerbereich. Leiterplatten-Vias im Mikrometerbereich. Die Chippads sind meist sehr viel größer als chiptechnologisch möglich. Deren Größe wird definiert durch: Die Padgröße und Pitch den das Substrat noch schafft + die Padgröße die für eine zuverlässige Verbindung (Lötung) nötig ist + ggf Anforderungen bezüglich Ablagegenauigkeit des Chips auf dem Substrat.

"Die Carrier vias kann man prinzipiell in der gleichen Größe fertigen wie die chiplets pins. da gibt es dann auch kein fanout problem, solange man genügend layer im carrier hat."

Ich würde das andersherum sehen: Die Chip-Kontakt-Pads könnte man, wenn man wollte, sehr viel kleiner fertigen als die kleinstmöglichen Leiterplatten-Substrat-Vias bzw Pads. Das limitierende Element hierbei ist das Substrat. Die Chips Pads werden so gross gamacht, dass sie zum Substrat und der Verbindugstechnologie passen.

[Orko]

Die Frage, ob die Leiterplatten Viagröße und -Dichte ein Fan-Out Problem erzeugt, oder ob einfach weitere Leiterplatten-Verdrahtungslagen hinzugefügt werden können, ist meines Erachtens nicht pauschal beantwortbar.

Vielleicht kann man sich das aus diesem Blickwinkel veranschaulichen:

Bei gegebener Kontaktanzahl und Chipgröße:
Zu kleine Pads schränken die Möglichkeiten auf Substratseite stark ein.
Zu grosse Pads passen nicht alle auf dem Chip.
Ob eine direkte einfache Lösung existiert, ob eine mehr oder weniger ausgeklügelte Kompromisslösung gefunden werden kann, oder ob unter den gegebenen Rahmenbedingungen schlicht keine Lösung existiert ist vom jeweiligen konkreten Anwendunfsfall abhängig.

Nicht umsonst wird von Leiterplattensubstraten zu Silizium-Interposern gewechselt, wenn die nötige Kontaktdichte die Möglichkeiten von leiterplattenbasierten Substraten übersteigt.

[Tobalt]

Rechnen wir bei 3000 pads pro chiplet mal mit 0.3mm² pro pad, da kommst du auf über (0.5mm)² pro pad. Das wäre also zB vom pitch her ein absolutes Standard 0.5mm BGA pattern. Das lässt sich mit normalen laser vias problemlos etliche Layer tief in den Carrier schneiden.

Es gibt kein Fanout Problem durch carrier via density.

[amdfanuwe]

Ich empfehle zum Packaging mal diese Artikel:
https://www.semianalysis.com/p/advanced-packaging-part-1-pad-limited
https://www.semianalysis.com/p/advanced-packaging-part-2-review
https://www.semianalysis.com/p/advanced-packaging-part-3-intels

[amdfanuwe]

Das wäre also zB vom pitch her ein absolutes Standard 0.5mm BGA pattern.
Muss es ja sein, sonst würden ja Interposer/Briges/FanOut oer ähnliches benötigt.
Hab mal ein paar Bilder ausgeschnitten, auf denen die Balls und die Kontaktfläche auf dem Träger sichtbar sind.
Quelle: https://www.flickr.com/photos/130561288@N04/albums/72177720308729578/
86432
86433

Hab mir auch mal das GMI angeschaut
86434
Wenn ich das richtig interpretiere sind das links 16 Lanes TX + 4 Lanes Takt und rechts 16 Lanes für RX. Das waren bei ZEN1 noch mehr.

[Orko]

Ich glaube wir diskutieren aneinander vorbei.

Der kritische Bereich ist nur der unter den Chips. Nicht der zwischen den Chips und auch nicht auf der LGA-Rückseite.

Unter den Chips müssen die Chipkontakte per gestapelter Vias in z Richtung auf die Leiterplatten-Lagen verteilt werden, und dann auf jeder Lage ge-fan-outet werden.

Bisheriges CCD 81mm^2
Wenn die 3000 Kontakte stimmen:

81mm^2 / 3000 = 0.027mm^2 = (0.164mm)^2 -> Kontaktpitch 164µm

und damit weit entfernt von Tobalts genannten 500µm,
aber passend zu dem von amdfanuwe verlinkten Prozessfähigkeiten: 200µm std, 130µm TSMC, 100µm Intel.

---

Rechnen wir bei 3000 pads pro chiplet mal mit 0.3mm² pro pad

Dieses Chipled wäre damit aber auch 3000*0.3mm^2 = 900mm^2 gross, also etwa Faktor 10 größer als aktuelle CCDs.

[Tobalt]

Ja hast recht, war zu dumm 100/3000 zu rechnen :usad:. 100 um pitch ist schon hart. und eben genau das was mit der Tech für die Carrier vias geht.

So wie ich uwes links verstehe, hätte man natürlich gern mehr pads, aber für die Menge an IO pro chiplet ist es absolut ausreichend. Und damit ist das Fanout auch aktuell kein Problem. man sieht ja auch dass die Chiplets tw. dicht an dicht liegen.

[amdfanuwe]

Also bei den Bildern oben vom ZEN4 Chiplet, ~3400 Balls, sieht man ja auch an den Kontaktstellen auf dem Substrat, dass das meiste Spannung und Masse Pins sind.
Für die 2 GMI und ein paar Testleitungen kommen da etwa 100 aktive I/O zusammen, die über das Substrat geleitet werden müssen.

[Tobalt]

Ja und man sieht auch ganz klar, dass das gesamte IO direkt in Vias verschwindet.

[amdfanuwe]

Laut wccftech ist Granite Ridge in Massenproduktion.
https://wccftech.com/amd-next-gen-zen-5-granite-ridge-cpus-enter-mass-production-coming-to-am5-2024/
Wann ist dann mit Launch zu rechnen?

Gibt es eigentlich schon was, wie AMD die NPU bei Granite Ridge umsetzt?
Ich meine: Im CCD oder Stacked auf CCD oder im IOD oder stacked IOD oder als eigenes NPU Chiplet?

[maximus_hertus]

Bei Zen 3 und Zen 4 waren es rund 4-5 Monate nach Beginn der mass production.

Wenn also Januar = start mass production für Zen 5 war, dann sollte im Mai oder Juni ein Launch stattfinden bzw. AMD könnte dann launchen.

Evtl. gibt es Anfang Mai eine Keynote / Special Event, ca. um den 21.5. herum dann Reviews und der Verkaufsstart.

Ggf. gibt es da auch eine Zweiteilung. Keynote = Zen 5 CPUs und X sowie B Chipsätze.
VOR der Computex dann Launch der Flaggschiffe (Ryzen 9) und des X Chipsatz.
Der Launch / Verkaufsstart von Ryzen 5 und 7 folgen dann zur / kurz nach der Computex mit dem B-Chipsatz. Auf der Computex dürfen dann die HErsteller schon mal ihre B Boards (sowie natürlich X Boards) präsentieren.

Im (Spät)Herbst folgt dann die X3D Variante von Zen 5, quasi als Konter / Antwort auf Arrowlake.

[Nightspider]

Massenproduktion könnte auch schon im Dezember gestartet sein.

März wäre schon nice aber ich glaub selbst nicht dran.

[w0mbat]

Ich gehe von einer Vorstellung auf der Computex Anfang Juni aus.

[maximus_hertus]

Massenproduktion könnte auch schon im Dezember gestartet sein.

März wäre schon nice aber ich glaub selbst nicht dran.

Das stimmt :)

Ich glaube aber, dass eine Art Dreifach Berichterstattung das Ziel wäre:
- Keynote / Präsentation Zen 5
- Launch Flaggschiff (ca. 14 Tage nach der Keynote)
- Computex (ca. 14 Tage nach Launch; evtl. Launch der B-Chipsätze)

So wäre Zen 5 quasi einen kompletten Monat Teil der Berichterstattung statt nur wenige Tage.

[Nightspider]

Ich gehe von einer Vorstellung auf der Computex Anfang Juni aus.

Da wird hoffentlich Strix Point angekündigt.

[OgrEGT]

Gibt es bereits Infos wie Chiplets und IO verbunden werden? So wie bisher oder bereits stacking wie bei MI300?

[Nightspider]

Stacking auf keinen Fall.

[OgrEGT]

Weil zu teuer?

[latiose88]

werden also mit Zen 5 auch neue Mainboards Serien auf dem Markt wo neue Chipsätze?

[amdfanuwe]

Weil zu teuer?
Zumindest für die Standard CPUs zu teuer. Sind ja doch einiges an zusätzlichen Prozessschritten, die da anfallen.
Zudem dürften auch die Stacking Kapazitäten knapp sein, MI300 und X3D wird auf jeden Fall benötigt. Desktop CPU ist da nochmal eine andere Größenordnung.

Könnte mir bei Strix Halo vorstellen, dass da eine gestackte Lösung kommt.

@maximus_hertus
@Nightspider
@w0mbat
Danke. Könnten dann ja noch 8000er werden.

[HOT]

Laut wccftech ist Granite Ridge in Massenproduktion.
https://wccftech.com/amd-next-gen-zen-5-granite-ridge-cpus-enter-mass-production-coming-to-am5-2024/
Wann ist dann mit Launch zu rechnen?

Gibt es eigentlich schon was, wie AMD die NPU bei Granite Ridge umsetzt?
Ich meine: Im CCD oder Stacked auf CCD oder im IOD oder stacked IOD oder als eigenes NPU Chiplet?
Massenproduktion = Laumch in 3 Monaten, also April. Die Frage ist eher was, nur Desktop, nur Turin? Beides?
Ich würd mal davon auisgehen, dass die XDNA ins CCD integriert haben.

[amdfanuwe]

Eigentlich erst Desktop. Server braucht länger zur Validierung würde ich meinen.

[latiose88]

ja genau server hat bisher immer länger gedauert,man könnte sagen locker so 6 Monate danach,nach erscheinen von Desktop und so.

[HOT]

Dann ist es ja tatsächlich einigermaßen wahrscheinlich, dass wir Zen5 im April sehen, wie schön, vorausgesetzt, die Info stimmt auch.

[Tarkin]

Massenproduktion = Laumch in 3 Monaten, also April. Die Frage ist eher was, nur Desktop, nur Turin? Beides?
Ich würd mal davon auisgehen, dass die XDNA ins CCD integriert haben.

Im Anandtech Forum heißt es .... Desktop Zen 5 April, Turin ähnliches Launch Windows (vermutlich einen Monat später) und dann Strix und RDNA4 zur Computex.

Ich schätze im Herbst folgen dann die restlichen Server Parts mit V-Cache und Turin Dense

[BavarianRealist]

Nachdem AMD in Desktop und Server mit Zen4 gerade bestens aufgestellt ist, hielte ich einen Launch von Zen5 für Desktop im Frühjahr für völlig überflüssig.

Vielmehr könnte man diesmal Granit-Ridge länger im Voraus produzieren, um die Speed-Distribution besser einzuordnen bzw. für Server erstmal die besten Dice längere Zeit zur Seite legen zu können. In Folge müssten mehr schlechte Zen5-Chiplets in großen Mengen zum Start von Granit-Ridge verdaut werden, sodass man dann gleich einen Launch aller Modelle von Top bis runter in den Mainstream bringen könnte. Zuletzt könnte man mit dem Launch warten, bis auch Zen5 für Notebook (Strix) verfügbar ist und dann so Zen5 viel breiter vermarkten.

Kann AMD alles gleichzeitig und in großen Mengen ausliefern, sollten sie auch viel mehr Marketing-Power haben, weil sie dann endlich mal aus dem Vollen schöpfen können, d.h. endlich mal auch von Anfang an große Mengen zusagen können, das was die OEMs für große Launches brauchen.

Daher würde ich an AMDs Stelle Zen5 nicht vor der Computex präsentieren und erst zum Herbst breit aufgestellt in Destkop und Notebook launchen, sodass rechtzeitig zur Weihnachts-Saison Zen5 überall verfübar ist. Besser könnte es vom Timing her eigenltich nicht laufen, oder?

[maximus_hertus]

und erst zum Herbst breit aufgestellt in Destkop und Notebook launchen, sodass rechtzeitig zur Weihnachts-Saison Zen5 überall verfübar ist. Besser könnte es vom Timing her eigenltich nicht laufen, oder?

Ein gleichzeitiger LAunch (Desktop und Notebook) wäre wohl erst 2025 möglich. Bei einem Notebook muss deutlich mehr gemacht werden als einfach nur Zen 5 zu produzieren und zum OEM zu schicken.

Imo macht es gar keinen Sinn, Zen 5 zurück zu halten. Wenn man im April launchen könnte --> go for it. 6 Monate die PErformance Krone und damit auch gute Preise / Marge.

Wenn man im April launchen könnte aber dan nerst z.B. im September damit ankommt, dann gibt es das große Risiko, dass man einen PAperlaunch von Intel sehen wird und man eine Situation ähnlich wie bei Zen 4 vs Raptorlake hätte.

Mit einem Frühling-Launch könnte man auch doppelt "kassieren". Wie "immer" erstmal normale Desktop-Varianten und ein paar Monate später die X3D Varianten. Diese könnten dann auch die Gamingkrone sichern bzw. Intels Launch von Arrowlake stören.


Zen 5 Notebook (Strix Point und Co) sind eher ein Thema für die CES 2025. Und kaufbar wohl eher erst Frühling 2025 oder noch später.

[Der_Korken]

Ich würde auch sagen, dass es nicht viel bringt Zen 5 zurückzuhalten. Man kann sich vielleicht 1-2 Monate Zeit lassen fürs AGESA-Polishing, aber darüber hinaus könnte man sich unnötig Konkurrenz durch Arrow Lake machen. Der CCD wird voraussichtlich nicht so viel größer ausfallen als für Zen 4, da gut 60% des Dies von L2+L3 belegt wird und die sollen angeblich nicht wachsen. Wenn man am Ende einen 10% größeren CCD hat, den man 20% teurer verkaufen kann, ist das nur positiv für die Margen.

[Tarkin]

Zen 5 Notebook (Strix Point und Co) sind eher ein Thema für die CES 2025. Und kaufbar wohl eher erst Frühling 2025 oder noch später.


AMD selbst hat beim letzten Event im Dez. gesagt, Strix Point shipping 2024. Geleakte Roadmaps zeigen Strix auch ab Mitte 2024. Das ist fix was für die Computex wenn man plant, Desktop und Server im Frühling zu launchen.

[amdfanuwe]

Wenn man im April launchen könnte --> go for it. 6 Monate die PErformance Krone und damit auch gute Preise / Marge.
Seh ich auch so.
Der Chip muss so früh wie möglich in den DIY Markt. Eine bessere Testbasis kann man sich nicht wünschen. Sollten noch Probleme auftreten, kann man vor Serverlaunch nachbessern.

Gründe später zu launchen wären:
- Produktionsprobleme
- Fehler im Massenprodukt
- Leistung nicht gut genug -> würde die Preise der vorhergehenden Generation kanibalisieren
- hoher Lagerbestand an alt Produkten der erst mal abgebaut werden muss

[reaperrr]

Nachdem AMD in Desktop und Server mit Zen4 gerade bestens aufgestellt ist, hielte ich einen Launch von Zen5 für Desktop im Frühjahr für völlig überflüssig.

1. Zen5 vmtl. auch ohne 3D-Cache so schnell wie oder schneller als RTL-Refresh -> höhere Preise auch ohne X3D -> höhere Margen.

2. Halo/Marketing-Effekt durch generell beste x86-Architektur am Markt.

3. Kann Zen4 für den Mainstream billiger machen, ohne sich selbst die Margen bei den "ich will das Beste" Enthusiasten kaputtzumachen.

Ich sehe da wenig Nachteile.
Insbesondere die 7900X(3D) und zu geringerem Grad die 7950X(3D) sind doch weder Fisch noch Fleisch.
7900er für Gaming keine gute Wahl vom P/L, 7950X3D keine nennenswerten Vorteile für Gamer ggü. 7800X3D, 7950X Multi-Threading gegen 14900K auch nur ca. gleichauf (mit leichten Vorteilen, aber insgesamt eher offener Schlagabtausch).

Der 9950X sollte die klare MultiThreading-Krone holen (lt. CB Leistungsrating) und in Games im Schnitt zumindest ca. auf 7950X3D-Niveau liegen.

[maximus_hertus]

AMD selbst hat beim letzten Event im Dez. gesagt, Strix Point shipping 2024. Geleakte Roadmaps zeigen Strix auch ab Mitte 2024. Das ist fix was für die Computex wenn man plant, Desktop und Server im Frühling zu launchen.

Ok, my bad. Wobei shipping vieles bedeuten kann, gerade bei Notebooks.

Ich könnte mir vorstellen, dass man die Zen 5 Notebooks passend zum Windows 12 LAunch fertig haben möchte. Gibt es zu Win 12 schon einen Release-Monat / Zeitraum? Einmal habe ich von Herbst (Oktober) und einmal von Sommer gelesen.

ICh halte Herbst für realistischer und dann würde es auch Sinn ergeben, Strix ab Sommer zu "shippen", damit ab Q4 die Dinger kaufbar sind.

[amdfanuwe]

ZEN5 soll doch mit 16 Core CCX kommen.
Würde dann optimal die 7950X und 7900X ablösen.

Strix Point wäre für Desktop mit 12 Cores und XDNA2 auch ein guter Kandidat für 8900G/8800G.

[Der_Korken]

ZEN5 soll doch mit 16 Core CCX kommen.

Afaik aber nur die Zen5C Chiplets. Die großen Kerne sind nach wie vor zu acht unterwegs.

[latiose88]

Ja kann sein das amd durch das die Marktpostion stärkt. Aber was man so liest sind nun 10-15 % mehrleistung eben nicht die Welt. Da müsste amd schon deutlich mehr raus hauen um richtig Intel zum schwitzen zu bringen. Ob die nun im Frühjahr oder im Herbst da ankommen, spielt keine Rolle. Wenn es blöd läuft bringt AMD wieder wie jedes Mal im Oktober bzw November Zen 5 raus. Für mich spielt es ebenso keine Rolle weil ich da so noch länger später kann. Nicht das ich das nötig habe aber sollte es höhere Ausgaben als gedacht sein, habe ich so noch Luft nach oben. Ist also doch nicht so schlecht.

[ryan]

AMD selbst hat beim letzten Event im Dez. gesagt, Strix Point shipping 2024. Geleakte Roadmaps zeigen Strix auch ab Mitte 2024. Das ist fix was für die Computex wenn man plant, Desktop und Server im Frühling zu launchen.


Das sagt leider nichts aus. Hawk Point ist shipping in 2023 und kommt trotzdem erst noch später in 2024. Die shipping Angabe kann man auch so deuten, dass es eben nur zu einem shipping reicht in 2024 und eine Verfügarbeit sich erst in 2025 einstellt. Sonst hätten sie gleich available oder launch 2024 schreiben können.

[iamthebear]

Da AMD weder auf einen neuen Node umsteigt noch deutlich mehr Chipfläche verbraucht halte ich 10-15% mehr Performance bei gleicher Verlustleistung jetzt nicht unbedingt für schlecht.

Aber wenn die VCache Varianten erst später kommen, dann bedeutet dies, dass der 7800X3D wohl die Zen5 8 Kern Varianten im Gaming schlagen wird und das bei geringerer Verlustleistung.

Für sämtliche Office Rechner ist Zen5 am Anfang zu teuer bzw. muss man hier ja sowieso erst auf die OEMs warten.

Die 12/16 Kerner werden preismäßig wohl auf Zen4 3D Niveau landen wodurch der 12 Kerner auch nicht besonders interessant sein wird.

Bleibt am Ende nur der 16 Kerner übrig, der einen 7950X um 10-15% schlägt. Das ist zwar toll aber ob der Markt da so groß ist...

Aber um ehrlich zu sein reißen mich selbst die VCache Varianten nicht wo wirklich vom Hocker. Ich denke ich werde Zen5 noch aussitzen und hoffen, dass Zen6 mit einem 16 Kern CCX + VCache kommt.

[Tarkin]

... halte ich 10-15% mehr Performance bei gleicher Verlustleistung jetzt nicht unbedingt für schlecht....

;D auf die Gesichter im April bin ich schon gespannt

Wenn das die landläufige Erwartung an Zen 5 ist...

10-15% wäre der geringste Anstieg an Leistung aller Zen Generationen. Ich frag mich echt, wie man auf solch "mieselsüchtigen" Erwartungen kommt (ich weiß schon... MLID LOL)

Na man wird sehen.

Hier noch ein Zitat von Mike Clark (Zen Lead Architect) zur Erinnerung: Coming out of that meeting, I just wanted to close my eyes, go to sleep, and then wake up and buy this thing. I want to be in the future, this thing is awesome and it's going be so great - I can't wait for it.

[Der_Korken]

;D auf die Gesichter im April bin ich schon gespannt

Wenn das die landläufige Erwartung an Zen 5 ist...

10-15% wäre der geringste Anstieg an Leistung aller Zen Generationen. Ich frag mich echt, wie man auf solch "mieselsüchtigen" Erwartungen kommt (ich weiß schon... MLID LOL)

Ich finde ja, dass Zen 4 am Ende unerwartet viel zugelegt hat durch die hohen Taktraten. ST-technisch war es sogar der größte Sprung bisher und das nur beim "Tick" im Architektur-Sinne. Dementsprechend könnte Zen 5 auf Zen 4 dann auch wenig zulegen, wenn es "nur normal" performt. Ein großer Architektursprung muss außerdem nicht zwangsläufig auch heißen, dass sich die Performance dramatisch verändert, sondern es könnte auch nur heißen, dass man den Grundstein legt für zukünftige Architekturerweiterungen. Ich erwarte lieber nicht zu viel - dazu bin ich bei RDNA3 zuletzt zu sehr enttäuscht worden.

[HOT]

;D auf die Gesichter im April bin ich schon gespannt

Wenn das die landläufige Erwartung an Zen 5 ist...

10-15% wäre der geringste Anstieg an Leistung aller Zen Generationen. Ich frag mich echt, wie man auf solch "mieselsüchtigen" Erwartungen kommt (ich weiß schon... MLID LOL)

Na man wird sehen.

Hier noch ein Zitat von Mike Clark (Zen Lead Architect) zur Erinnerung: Coming out of that meeting, I just wanted to close my eyes, go to sleep, and then wake up and buy this thing. I want to be in the future, this thing is awesome and it's going be so great - I can't wait for it.

Weil das so in den geleakten Planungsfolien als Zielvorgabe steht. Allerdings standen da auch bei Zen3 und 4 deutlich geringere Sprünge drin, als es tatsächlich waren. Das ist halt die Minimalvorgabe. Zen1 war mit 40% angekündigt, es sind 52% geworden.
Es sind sicherlich > 15%, aber wieviel werden wir im April sehen.
Außerdem stand ja eine minimale Taktregression im Raum, mal sehen ob das eintrifft. Es gibt noch ein paar Unbekannte. Allerdings scheint AMD 0 Schwierigkeiten mit den fertigen Chips gehabt zu haben, anders als bei Zen4, Also quasi ein Durchmarsch vom tape out zum fertigen Produkt, was ein sehr gutes Zeichen ist.

[Tarkin]

https://forums.anandtech.com/threads/zen-5-discussion-epyc-turin-and-strix-point-granite-ridge-ryzen-8000.2607350/page-229#post-41138930

adroc_thurston schreibt:

"it's the single biggest jump in CPU perf since ~2006 (outside of phones, that is)."

er scheint einiges zu wissen, der User postet laufend Infos. Leaker wie Kepler zB. bestätigen teilweise seine Infos (wie etwa den release im April).

AMD geht wohl in Richtung EXTREM "FETTE" Cores wie damals Intel mit Conroe.

Größter Performance Sprung seit fast 20 Jahren hört sich jedenfalls nicht nach nur 10-15% an LOL.

Wenn das so kommt, dann steht Intel eine SEHR böse Überraschung ins Haus. Wir reden hier nämlich von Steigerungen von an die bzw. über 40%

Na schaun wir mal... es wird auch gemunkelt, dass es wohl sehr bald Leaks geben könnte.

Denke es wird sich nur noch um Wochen handeln, bis was durchsickert.

Bzgl. Strix schrieb Kepler vor einer Stunde: https://twitter.com/Kepler_L2/status/1747524929220689973 "Strix is 2024."

[MSABK]

Eins ist sicher, unter 10% wird es wahrscheinlich nicht. Alles was deutlich drüber ist, ist nice to have. Spannender Wettbewerb.

[Sunrise]

Der AMD-Kurs ist gestern regelrecht (ohne News) explodiert. Passt irgendwie ins Bild…

[The_Invisible]

Cool wäre halt wenn die Standard Modelle (ohne x3d) schon ein gutes Stück über die aktuellen x3d Modelle liegen würden und die x3d Modelle dann nochmal was draufpacken.

Könnte dann ja wirklich was werden mit >60fps in Anno1800 Lategame :D

[Tarkin]

Der AMD-Kurs ist gestern regelrecht (ohne News) explodiert. Passt irgendwie ins Bild…

es gab gestern DREI Upgrades für die Aktie... alle in die Nähe von 200 USD

unter anderem hat eine Analystenfirma gesagt, dass wahrscheinlich 500.000 MI300 shippen könnten in 2024, was ca. 8 MRD Umsatz entsprechen würde

"Vinh said he sees positive implications for AMD due to a meaningful inflection in demand for the MI300X Al accelerator, positioning the company on track to derive $8 billion in data center GPU revenue in 2024. Genoa server processor will likely continue to gain share versus Intel Corp's (NASDAQ: INTC) Sapphire Rapids in 2024, giving AMD a 30-35% market share in servers, he said.”

DARUM ist die Aktie so hochgeschossen. Aktuelle Prognosen der anderen Analysten sind nämlich nur bei rund 2-4 MRD ;)

[Tarkin]

Cool wäre halt wenn die Standard Modelle (ohne x3d) schon ein gutes Stück über die aktuellen x3d Modelle liegen würden und die x3d Modelle dann nochmal was draufpacken.

Könnte dann ja wirklich was werden mit >60fps in Anno1800 Lategame :D

Laut dem Typen im Anandtech Forum wird Zen 5 in Games schneller als Zen 4 mit V-Cache

Lohnt sich den Thread zu lesen... sehr spannend ;)

Arrow Lake wird - laut ihm - auch komplett irrelevant. Keine Chance gegen Zen 5.

Das wäre schon echt der Hammer wenn Zen 5 in 4(5)nm den Boden mit Arrow Lake in 18A wischen würde.

Klingt fast zu gut um wahr zu sein LOL

[Sunrise]

es gab gestern DREI Upgrades für die Aktie... alle in die Nähe von 200 USD

unter anderem hat eine Analystenfirma gesagt, dass wahrscheinlich 500.000 MI300 shippen könnten in 2024, was ca. 8 MRD Umsatz entsprechen würde

"Vinh said he sees positive implications for AMD due to a meaningful inflection in demand for the MI300X Al accelerator, positioning the company on track to derive $8 billion in data center GPU revenue in 2024. Genoa server processor will likely continue to gain share versus Intel Corp's (NASDAQ: INTC) Sapphire Rapids in 2024, giving AMD a 30-35% market share in servers, he said.”

DARUM ist die Aktie so hochgeschossen. Aktuelle Prognosen der anderen Analysten sind nämlich nur bei rund 2-4 MRD ;)
Danke! Dann scheint Lisa mal wieder ordentlich einen bzw. zwei heftige News rauszuhauen… wenn das alles stimmt.

[Andi_90]

Laut dem Typen im Anandtech Forum wird Zen 5 in Games schneller als Zen 4 mit V-Cache

Lohnt sich den Thread zu lesen... sehr spannend ;)

Arrow Lake wird - laut ihm - auch komplett irrelevant. Keine Chance gegen Zen 5.

Das wäre schon echt der Hammer wenn Zen 5 in 4(5)nm den Boden mit Arrow Lake in 18A wischen würde.

Klingt fast zu gut um wahr zu sein LOL


Hast du nen Link zum Forumeintrag?

[Tarkin]

Hast du nen Link zum Forumeintrag?

https://forums.anandtech.com/threads/zen-5-discussion-epyc-turin-and-strix-point-granite-ridge-ryzen-8000.2607350/post-41139138

"ARL-S is not a thing worth mentioning at all."

[HOT]

Laut dem Typen im Anandtech Forum wird Zen 5 in Games schneller als Zen 4 mit V-Cache

Lohnt sich den Thread zu lesen... sehr spannend ;)

Arrow Lake wird - laut ihm - auch komplett irrelevant. Keine Chance gegen Zen 5.

Das wäre schon echt der Hammer wenn Zen 5 in 4(5)nm den Boden mit Arrow Lake in 18A wischen würde.

Klingt fast zu gut um wahr zu sein LOL

N4P vs. N3B, der Unterschied zwischen diesen Prozessen, was Leistung angeht, ist sehr gering. Aber ich befürchte auch, dass ARL ein Reinfall wird.

[amdfanuwe]

Was ist eigentlich davon zu halten?
86741
https://twitter.com/Kepler_L2/status/1747100247254327647

Fand ich von der Idee her nicht schlecht, nur waren die Cores damals zu langsam.
Ist da was im Busch?

[Der_Korken]

https://forums.anandtech.com/threads/zen-5-discussion-epyc-turin-and-strix-point-granite-ridge-ryzen-8000.2607350/page-229#post-41138930

adroc_thurston schreibt:

"it's the single biggest jump in CPU perf since ~2006 (outside of phones, that is)."

er scheint einiges zu wissen, der User postet laufend Infos. Leaker wie Kepler zB. bestätigen teilweise seine Infos (wie etwa den release im April).

Ich glaube das ist der selbe Dude, der vorher unter dem Namen "Bondrewd" im Beyond3D-Forum gepostet hat, bevor dort das Spekulationsforum geschlossen wurde. Ich wäre sehr vorsichtig, bei dem was er schreibt. Es ist quasi immer Pro-AMD und er schreibt über Details mit einer Gewissheit, die ich bestenfalls den Devs zutrauen würde, die an den Projekten arbeiten. Bei RDNA3 hat er übrigens komplett ins Klo gegriffen - insbesondere den "partially fixed" N32 - und ist dann monatelang untergetaucht (muss nicht deswegen gewesen sein, aber fiel trotzdem auf). Mir sind seine Aussagen zu Zen 5 jedenfalls zu viel Hype.

[HOT]

Wenn meine Theorie stimmt, dass N44 und N48 eigentlich RDNA3.5-GPUs sind, läge er nicht ganz falsch ;).

[Andi_90]

Ich wäre hier ebenfalls sehr sehr Vorsichtig.

Was mich aber äußerst positiv einstellt, ist wie AMD über Zen 5 spricht, nämlich überhaupt nicht. Wenn man mal zurückblickt, war jedes mal eine gewisser Hype auch von AMD selber in Aussicht auf die nächste Generation. Teaser oder ein Benchmark etc.

Man weiß aber eigentlich außer den Cache so gut wie garnichts. Das kann mM. nur zwei Sachen bedeuten.

A. Zen5 ist Mist
B. Zen5 ist Super, und wurde wenn zu viele Infos raus sind alle anderen Produkte obsolet machen.

Tippe B ;)

[reaperrr]

Wenn meine Theorie stimmt, dass N44 und N48 eigentlich RDNA3.5-GPUs sind, läge er nicht ganz falsch ;).
Ach komm, AMD nennt die nicht grundlos N4x, das ist IP 12_0, RDNA3.5 ist 11_5.

Bondrewd hat zu N33 lange behauptet, der würde ~400mm² groß und N21-Leistung zu N22-Preisen bringen.

Wir sehen ja, wie nah das an der Realität war;D


Edit: Wenn schon RGT sagt, IPC steigt um ca. 20-25% aber Taktraten gehen leicht zurück, bezweifle ich, dass AMD das großartig übertrifft, und dann wird der Sprung kleiner als von Zen3 zu Zen4, was Perf/Thread angeht, weil trotz größerer IPC-Steigerung halt der Taktsprung komplett fehlt.
Was auch Sinn macht, in einem unwesentlich besseren Prozess gleichzeitig deutlich mehr Transistoren für mehr IPC und zusätzlich mehr Takt hinzukriegen, alles in gleicher TDP, schafft man nicht im Handumdrehen.

Edit2: Wobei ich mich auf Desktop/Mobile beziehe.
Im Serverbereich kann das durchaus anders aussehen, durch höhere Kernzahl, neue ML/KI-spezifische Instruktionen oder -Einheiten usw.

[Badesalz]

Ist tick-tock eigentlich ein Naturgesetz, was man hier brechen wird? Ein sehr wichtiges Marktgesetz etwa? Verstehe ich nicht. Die Nodes geben erstmal nicht mehr SO viel her, Packaging befindet sich in einer noch weiten Entwicklung, Photonic-Com versucht in seine ersten Kinderschuhe zu steigen.

Es gibt kein tick-tock mehr. Nicht nur bei AMD nicht. Das entscheiden jetzt andere Faktoren. Für mich ist Zen5 ein Tick.

[HOT]

Ach komm, AMD nennt die nicht grundlos N4x, das ist IP 12_0, RDNA3.5 ist 11_5.

Bondrewd hat zu N33 lange behauptet, der würde ~400mm² groß und N21-Leistung zu N22-Preisen bringen.

Wir sehen ja, wie nah das an der Realität war;D


Edit: Wenn schon RGT sagt, IPC steigt um ca. 20-25% aber Taktraten gehen leicht zurück, bezweifle ich, dass AMD das großartig übertrifft, und dann wird der Sprung kleiner als von Zen3 zu Zen4, was Perf/Thread angeht, weil trotz größerer IPC-Steigerung halt der Taktsprung komplett fehlt.
Was auch Sinn macht, in einem unwesentlich besseren Prozess gleichzeitig deutlich mehr Transistoren für mehr IPC und zusätzlich mehr Takt hinzukriegen, alles in gleicher TDP, schafft man nicht im Handumdrehen.

Edit2: Wobei ich mich auf Desktop/Mobile beziehe.
Im Serverbereich kann das durchaus anders aussehen, durch höhere Kernzahl, neue ML/KI-spezifische Instruktionen oder -Einheiten usw.


Wenn das mit dem Tape out schon im Sommer 23 stimmt, wäre das etwa zur gleichen Zeit wie Strix oder nur wenig später...

[Der_Korken]

Ist tick-tock eigentlich ein Naturgesetzt, was man hier brechen wird? Ein sehr wichtiges Marktgesetz etwa? Verstehe ich nicht. Die Nodes geben erstmal nicht mehr SO viel her, Packaging befindet sich in einer noch weiten Entwicklung, Photonic-Com versucht in seine ersten Kinderschuhe zu steigen.

Es gibt kein tick-tock mehr. Nicht nur bei AMD nicht.

Jede zweite Zen-Generation ist ein größerer Umbruch bei der Architektur, dazwischen gibt es Verbesserungen am Bestehenden. Das meinte ich mit Ticks und Tocks. Dass die Ticks (also Zen 2 und 4) auch jeweils mit einer Fertigungsverbesserung zusammengefallen sind, ist Zufall. Ein "Intel-Tick" wie Ivy Bridge und Broadwell war keine der Zen-Generationen.

Und nein, es ist kein Naturgesetz. Irgendein AMD-Dev hat vor Jahren in einem Interview gesagt, dass so gearbeitet wird: Alle 3-4 Jahre sollte man die Architektur ändern und mehr als ein Zwischenschritt lohnt nicht, weil da nicht genug zu holen ist. Ob das Schema bei Zen 6 noch gilt, werden wir sehen, aber bei Zen 5 deutet alles darauf hin, dass viel am Core geändert wird.

[maximus_hertus]

https://forums.anandtech.com/threads/zen-5-discussion-epyc-turin-and-strix-point-granite-ridge-ryzen-8000.2607350/post-41139138

"ARL-S is not a thing worth mentioning at all."


Der ist ja gefühlt schon ziemlich aggressiv drauf. Eine Mischung aus "ich weiß was und mische meine Wünsche dazu bzw. meinen Hass auf Intel".

Bald wird es sicherlich das ein oder andere Detail / Leak geben, auch von den üblichen Verdächtigen.


Gerade diejenigen, die es gut mit AMD meinen, sollten imo nicht zu schnell den Hypetrain lostreten. Lieber positiv überrascht werden als enttäuscht, weil es unrealistische Erwartungen gab.


Zen 5 wird sicherlich nicht nur 10-15% zulegen, sondern zumindest die üblichen eher rund 20%. Evtl. wird es Bereiche / Workflows geben, wo es mehr sein wird, aber auch Bereiche, wo es etwas weniger sind, wie immer halt.


Wenn ein Zen 5 8 Core Model den 7800X3D beim Gaming matcht und bei Applikationen dann 15-20% vorne liegt, wäre das doch nett. Das ganze dann noch etwas günstiger als der 7800X3D.

Ich kann mir nicht vorstellen, dass AMD mal wieder mit 300 USD für den 6C und 400+ USD für den 8C startet. Dafür ist die Konkurrenz durch den i5 / i7 zu groß.

[HOT]

Jede zweite Zen-Generation ist ein größerer Umbruch bei der Architektur, dazwischen gibt es Verbesserungen am Bestehenden. Das meinte ich mit Ticks und Tocks. Dass die Ticks (also Zen 2 und 4) auch jeweils mit einer Fertigungsverbesserung zusammengefallen sind, ist Zufall. Ein "Intel-Tick" wie Ivy Bridge und Broadwell war keine der Zen-Generationen.

Und nein, es ist kein Naturgesetz. Irgendein AMD-Dev hat vor Jahren in einem Interview gesagt, dass so gearbeitet wird: Alle 3-4 Jahre sollte man die Architektur ändern und mehr als ein Zwischenschritt lohnt nicht, weil da nicht genug zu holen ist. Ob das Schema bei Zen 6 noch gilt, werden wir sehen, aber bei Zen 5 deutet alles darauf hin, dass viel am Core geändert wird.

Zen6 wird offenbar an der Architektur der Kerne nicht so viel ändern, vielmehr gibts da Veränderungen beim Packaging (2,5D) und ein neues IOD. Dürfte wie bei Zen4 werden.

maximus_hertus
Mal ernsthaft, welche Konkurrenz? Intel lebt derzeit total vom Eingemachten, nämlich seiner Industrieintegration. Noch gibts mehr MTLs als Hawk Points, weil die Strukturen entsprechend sind. Wenn sich die Industrie aber entscheidet, dass das mit AMD auch geht, ist da nix mehr mit Konkurrenz. Schau dir die Retail-Verkäufe an. Wir haben das sogar im Servergeschäft gesehen, wo es sogar Softwareoptimierungen für Intels Architekturen gibt, die man nicht so einfach ändern kann. Das hat 8 Jahre gedauert und das ist überwunden. Solange Intel keine Konkurrenz bringt, wird sich das auch weiter durchschlagen.

[Badesalz]

@Der_Korken
Für mich sehen die Änderungen am Zen5 eher wie eine Durchoptimierung von Zen4 als eine neue Architektur. Das ist aber oft auch irgendwie eine Auslegungssache...

Das war früher bzw. bei Intel eine wesentlich klarere Geschichte. Ich glaub diese Zeiten gehen auch langsam vorbei und werden immer mehr unter PR fallen.

@HOT
Sie wollen 288 Kerne pro Sockel machen. Das könnte bisschen ziehen, WENN es läuft...

[HOT]

Wenn das Ding deutlich Breiter wird ist das ne neue Architektur. Alle Zens waren bisher im Prinzip gleich breit, Zen5 ist der erste, der das wirklich ändert. Zen5 hat mit Zen4 in etwa soviel gemein, wie Sky Lake mit Ice Lake.

[Badesalz]

Wenn das Ding deutlich Breiter wird ist das ne neue Architektur.Deutlich, ist ebenfalls Auslegung.

Was imho deutlich ist, ist die Schwierigkeit das so klar zu beurteilen. Jetzt auch nicht mehr, aber früher was das bei den Blauen sogar schon glasklar zu verstehen, wenn sie was von neuer Architektur gequaselt haben.

Ich schätze man muss sich da allgemein bisschen umstellen. Kann aber auch der PR folgen. Es sind ja eh nur Bezeichnungen und Namensgebungen. OB die jetzt so wirklich zutreffen oder nicht ist eher bisschen philosophischer als technischer Natur.

[Der_Korken]

Bei Zen 3 gab es auf Anandtech noch einen ziemlich tiefgehenden Artikel über die Änderungen gegenüber Zen 1 und 2. Neben dem Blockschaltbild, welches sich jeder angucken kann (und wo es auch schon deutliche Änderungen bei der Anordnung gab) hat man hier gesehen, dass sich viele Latenzen von Instruktionen oder Branch Misspredictions gab.

[HOT]

Im Grunde ist die richtige Versionierung
Zen 0.5 (Ryzen 1000 und 2000), Zen 1.0 (Ryzen 3000/4000), Zen 2.0 (Ryzen 5000/6000), Zen 2.5 (Ryzen 7000/8000), Post-Zen 1.0 (Ryzen 9000), wahrscheinlich Post-Zen 1.5 (Zen6)

[Dino-Fossil]

Klingt fast zu gut um wahr zu sein LOL

Faustregel: wenn was fast zu gut klingt um wahr zu sein, ist es meist auch nicht wahr.

Gerade bei AMD hört man vor dem Release fast jedesmal Hype-stories, die sich dann als völliger Quatsch herausstellen. Folgen meist dem gleichen Muster ("XY ist der größte Schritt seit x Jahren und wird alles, was die Konkurenz hat wegblasen...").
Würde ich lieber ignorieren und mich - wenn doch wahr - angenehm überraschen lassen.

[Badesalz]

Also der 3DC entwickelt sich wirklich ununterbrochen weiter. 2024 sieht man sogar Empfehlung nicht besonders auf eine PR-Maschinerie zu achten :up:

[Dino-Fossil]

Also der 3DC entwicklet sich wirklich ununterbrochen weiter. 2024 sieht man sogar Empfehlung nicht besonders auf eine PR-Maschinerie Getrolle zu achten :up:

FTFY

[Badesalz]

Du hast den falschen Schwerpunkt... Da stand tatsächlich "entwicklet". Hab das grad auch für Blinde gefixt :wink:

Man sieht halt nur was man sehen will :up:

[davidzo]

"Vinh said he sees positive implications for AMD due to a meaningful inflection in demand for the MI300X Al accelerator, positioning the company on track to derive $8 billion in data center GPU revenue in 2024. Genoa server processor will likely continue to gain share versus Intel Corp's (NASDAQ: INTC) Sapphire Rapids in 2024, giving AMD a 30-35% market share in servers, he said.”

DARUM ist die Aktie so hochgeschossen. Aktuelle Prognosen der anderen Analysten sind nämlich nur bei rund 2-4 MRD ;)

Lisa hat selber nur >2Mrd angekündigt. 8Mrd wäre schon absurd hoch - aus dem Stand von 0,2 auf 10% Marktanteil bei den AI Beschleunigern.

BTW, AMD ist schon lange über 30-35% Marketshare, jedenfalls wenn man nach Umsatzanteil geht und nicht nach stückzahlen (was auch bullshit ist weil Intel 2P braucht um auf vergleichbare Kernzahlen zu kommen.


Edit: Wenn schon RGT sagt, IPC steigt um ca. 20-25% aber Taktraten gehen leicht zurück, bezweifle ich, dass AMD das großartig übertrifft, und dann wird der Sprung kleiner als von Zen3 zu Zen4, was Perf/Thread angeht, weil trotz größerer IPC-Steigerung halt der Taktsprung komplett fehlt.

Es macht absolut Sinn dass die Taktraten sinken im Vergleich zu sehr schlanken hochgezüchteten CPUs wie Zen4.
Der vergrößerte L1 soll angeblich ja dieselbe 4cycle Latenz haben, also 1 cycle schneller sein als bei intel raptor cove. Das limitiert meist die Taktbarkeit; Der größere DTLB, PWC, ROB kosten Power; full width AVX512 FPUs kosten power und ggf. takt, 8wide Dispatch kostet etc.


Wenn ein Zen 5 8 Core Model den 7800X3D beim Gaming matcht und bei Applikationen dann 15-20% vorne liegt, wäre das doch nett. Das ganze dann noch etwas günstiger als der 7800X3D.
Das war bei Zen4 ja auch so dass ein 7700X im wesentlichen gleichwertige gaming performance zum 5800x3d abliefert. Das ist auch nicht so schwer, da die X3D CPUs ohnehin niedriger takten als die non x3d CPUs.

Wenn das Ding deutlich Breiter wird ist das ne neue Architektur. Alle Zens waren bisher im Prinzip gleich breit, Zen5 ist der erste, der das wirklich ändert. Zen5 hat mit Zen4 in etwa soviel gemein, wie Sky Lake mit Ice Lake.
Die Execution width ist nur ein kleiner Teil der Architektur. Natürlich ist etwas auch eine neue Architektur wenn das ganze Frontend, Branch prediction, Scheduler, Cache-subsystem, FPU, fabric, uncore, speichercontroller, etc. viel ändert. Es geht bei der CPU performance ja längst um die Chip-bzw. sogar System-Architektur und nicht mehr nur um die execution core Architektur.

Cheese and Chips hat die aktuellen Gerüchte mal durchleuchtet und sieht die 6x ALUs als eine der kleinsten und unwichtigsten Änderungen für die IPC von Zen5: https://chipsandcheese.com/2023/10/08/zen-5s-leaked-slides/

This change will have minimal effect.


If I were AMD and had to implement 6 ALUs and 4 AGUs, I would do so with the absolute minimum of extra ports. AGU ports can do double duty as ALU ports because AGUs already have to do simple math on register inputs anyway. The branch port can also be upgraded to an ALU, again reusing existing register file ports.

Increasing execution unit throughput will result in minimal gains, but minimal gains can be worthwhile if they are achieved at low cost. I suspect AMD is going after that route.

Zwei mehr ALUs heißt also nicht gleich +1/3 Durchsatz, als wenn dadurch zwei extra Ports entstehen, denn das würde den Scheduler wieder zum Nadelöhr machen bzw. der scheduler dann unnötig viel Power und Area kosten. Die Alus selber sind laut C&C sehr billig d.h. wenig Area, wenn man sie an vorhandene Scheduler ranflanscht, neben AGUs, MUL, DIV, Branch oder AGUs.

Für Spiele haben die zusätzlichen Alus und der 8-wide Dispatch jedenfalls geringe Relevanz laut C&C, da sich nicht genug ILP extrahieren lässt:

Lower IPC applications like games will see little benefit from this change because they’re primarily bound by cache and memory latency.

Laut C&C sind die low hanging fruits eher das OOO-window, also der ROB welcher cache Latenzen kaschieren kann und die Store Queue die im Schnitt fast 10% IPC Verbesserung in den 2 getesteten Games ausmachen könnten. Siehe Golden Cove / Raptor Cove, der zwar die ingesamt unterlegene Cache Hierachie hat, aber trotzdem auf eine hohe gaming-IPC kommt. Da wird der 512 Entry ROB und die 192 entry load queue nicht ganz unschuldig dran sein (Zen4 hat nur 320 respektive 136).

[Tarkin]

Lisa hat selber nur >2Mrd angekündigt. 8Mrd wäre schon absurd hoch - aus dem Stand von 0,2 auf 10% Marktanteil bei den AI Beschleunigern.

gab schon vor einigen Wochen Berichte, dass es 400.000 Stück sein könnten in 2024

https://www.digitimes.com/news/a20231205PD217/amd-ai-gpu-2024-us-china-chip-ban.html

Lisa ist bekannt für ihr Understatement.

[reaperrr]

Wenn das mit dem Tape out schon im Sommer 23 stimmt, wäre das etwa zur gleichen Zeit wie Strix oder nur wenig später...
Und?

Renoir hatte sein Tape-Out nach den RDNA1-Chips, Cezanne wohl sogar nach den RDNA2-Chips, trotzdem haben beide Vega weiterverwendet.

Die APUs hängen bei der GPU-IP immer mindestens mehrere Monate bis >=1 Jahr zurück, weil das Zusammenspiel aus CPU und GPU die Sache komplexer macht und AMD daher lieber GPU-Architekturen nimmt, die während des APU-Designprozesses schon fertig sind (auch Treiber-mäßig), zumal bei APUs wegen den OEMs auch Time-to-Market wesentlich wichtiger ist und man hier deshalb keine zu großen Risiken eingeht.

[latiose88]

Ja stimmt,ILP beudetet Instruction-level parallelism.
Es kann also mehr Befehle pro Sekunde abarbeiten.ALso damit es schneller wird,müsste die Software die Arbeit in noch mehr Befehle aufteilen um noch eine beschleundigung zu bekommen.

Ich wollte darum auf Zen 5 zu wechseln,weil mir Zen 4 zu wenig mehr Leistung gebracht hatte.Also hier macht es dann sinn auf eine neue CPU zu warten.Es wird sich zeigen,ob sich das warten gelohnt hatte.Naja wenn die Leistung jedoch zu wenig ist,warte ich doch noch ein paar Jahre weiter auf Zen 6.Wollte eigentlich 2024 nen Zen 5 System zusammen Bauen lassen von meinem Bruder,aber wenn es zu wenig ist,muss ich halt noch etwas länger Geduld mit dem nachfolger System halt mitbringen.

[HOT]

Und?

Renoir hatte sein Tape-Out nach den RDNA1-Chips, Cezanne wohl sogar nach den RDNA2-Chips, trotzdem haben beide Vega weiterverwendet.

Die APUs hängen bei der GPU-IP immer mindestens mehrere Monate bis >=1 Jahr zurück, weil das Zusammenspiel aus CPU und GPU die Sache komplexer macht und AMD daher lieber GPU-Architekturen nimmt, die während des APU-Designprozesses schon fertig sind (auch Treiber-mäßig), zumal bei APUs wegen den OEMs auch Time-to-Market wesentlich wichtiger ist und man hier deshalb keine zu großen Risiken eingeht.
Stimmt nicht, schlechtes Beispiel. RDNA1 dürfte August/September 18 Tape out gehabt haben, Renoir sicherlich erst in 19, April oder so wie die Konsolen SoCs i.Ü. Cezanne ist identisch mit Renoir bis auf den Zen3-Teil. Das Ding ist von Anfang an recycelbar designt worden - Cezanne ist bis auf den CPU-Teil ein Refresh von Renoir. RDNA2 bietet so ziemlich dasselbe Featureset wie der XBox SoC, ist aber ein halbes Jahr später dran, AMD hat also hier so lange gebraucht um die konkreten Chips zu entwickeln. Ähnlich dürfte es jetzt aussehen, erst hat man Strix Point designt und als Folgeprodukte hierzu wird man Halo, N44 und N48 designt haben. Die Dinger haben garantiert kein echtes RDNA4-Featureset, das wird man zuerst in Kraken Point sehen, der in Kürze sein Tape out feiern dürfte. Vielleicht gibts noch den übriggebliebenen N43, der dann ebenfalls jetzt für Tape Out vorgesehen sein dürfte.

Zeitplan vor RDNA4-Cancel:

-> Strix Point ca. April/Mai Tapeout
-> Strix Halo ca. Juni/Juli
-> N41 ca. November (so wie N21 und N31) (gecancelt)
-> N42 ca. Dezember (so wie N22 und N32) (gecancelt)
-> N43 ca. Januar (also jetzt)
-> Kraken Point ca. März würde ich sagen

Stattdessen haben wie jetzt folgen Zeitplan vorliegen, wie es aussieht

-> Strix wie oben
-> N44 ca. Juli
-> N48 ca. August
-> N43 (falls nicht gecancelt) Januar
-> Kraken Point ca. März

AMD hat Polaris auch P20 und P30 genannt, diese Navi-Namen sind Schall und Rauch. Ist halt nach der grundsätzlichen Projektplanung von N41,42,43 entstanden und die Benamsung dürfte schlicht und ergreifend fortlaufend sein. Warum der 2. N48 heißt, keine Ahnung, vielleicht hat man früher andere Projekte geplant und nicht umgesetzt. Übrignes ist auch klar, sollte das mit den Tape Outs von N44/48 stimmen, hat AMD N41/42 schon Mitte 22 gecancelt, nicht, wie geleakt Mitte 23. Die Chips brauchen Zeit zur Entwicklung. Das ist erst Mitte 23 bekannt geworden aber N41 ist schon seit Mitte 22 tot. Schon da wird man zugunsten der potenziellen Produktion in N3 und 3D-Packaging von MI400 die aufwendigen Desktop-Produkte gecancelt haben. Ersatzweise hat man die freigewordene Entwicklungszeit eben für N44 und N48 genutzt, die dann ja schon bekannte Implementationen nutzen, was die Sache stark vereinfachen dürfte. Das Team, das für N44/48 eingespannt war, kann direkt danach mit RDNA4.5 (AMD wird das RDNA5 nennen und das dürfte ein RDNA4.5 mit vollem RT-Support und AI-Hardware werden) weitermachen, Projekt dürfte N51 heißen, mal sehen, ob meine Speku richtig ist.

Entweder sind N44 und N48 komplett neue deutlich billiger zu produzierende Ersatzchips für N31 und 32 oder es sind deutlich leistungsfähigere GCD-Replacements für RDNA3.

[Zossel]

Es kann also mehr Befehle pro Sekunde abarbeiten.

Takt

[latiose88]

ja stimmt ja,die können es so machen das obwohl es den selben CPU Takt hat,dennoch mehr Befehle abbauen als der vorgänger.Ob es dadurch die Zeit beschleunigt wenn es die selbe Aufgabe hat ,mit genauso gleicher Menge an Befehlen bzw Aufgaben die ja Verteilt sind,da lassen wir uns einfach überraschen.

[Badesalz]

Lisa hat selber nur >2Mrd angekündigt. 8Mrd wäre schon absurd hoch - aus dem Stand von 0,2 auf 10% Marktanteil bei den AI Beschleunigern.Eigentlich ja. Das ist aber aktuell insofern schwer einschätzbar, weil die Kundschaft auf die Werkzeuge entweder WARTET oder teils eben noch ab-wartet. Wie groß der Markt wirklich ist zeigt sich so richtig erst, wenn alle die noch auf die Angebote warten auch anfangen zu ordern. Das ist immer eine Frage dessen wie der Analyst analysiert...

Aber ja. Das wäre trotzdem absurd hoch.

PS:
Der gesamte Post hatte aber auch eine 1A Quali. Man dankt.

[Pirx]

MI300 ist aber nicht nur "bei AI" extrem gut

Schon bei oder vor Zen4-Release gabe es doch Statements, das Zen5 "the next big thing" sein würde. Ich erwarte schon einiges von Zen5. (ist auch zwingend für AMD, sonst können sie wieder von Intel überrollt werden).

nur auf die Schnelle: https://www.anandtech.com/show/17439/amd-zen-architecture-roadmap-zen-5-in-2024-with-allnew-microarchitecture

[reaperrr]

Stimmt nicht, schlechtes Beispiel. RDNA1 dürfte August/September 18 Tape out gehabt haben, Renoir sicherlich erst in 19
Sag ich doch.
Und recycelbar oder nicht: Da N21 ca. zeitgleich mit Vermeer rausgekommen ist und Cezanne sicher nicht vor Vermeer Tape-Out gehabt haben wird, sehe ich auch hier nicht, was an meiner Einschätzung jetzt nicht stimmen soll.

Im Zweifelsfall nochmal genauer lesen, was ich eigentlich geschrieben habe ;)

Ähnlich dürfte es jetzt aussehen, erst hat man Strix Point designt und als Folgeprodukte hierzu wird man Halo, N44 und N48 designt haben. Die Dinger haben garantiert kein echtes RDNA4-Featureset, das wird man zuerst in Kraken Point sehen, der in Kürze sein Tape out feiern dürfte.
Du glaubst allen Ernstes, N4x sind "Fake" RDNA4 und echtes RDNA4 gibt's erst mit den übernächsten APUs? :freak:
Nur wegen der zeitlichen TapeOut-Nähe von Strix und den N4x?

Meine Güte, wie kann man sich stur so einen Schmarrn zusammenreimen, wenn weder Logik noch Vergangenheit auch nur den geringsten Hinweis darauf bieten, dass das realistisch wäre...

Du unterschätzt glaub ich massiv, wie weit vorher die Grafik-IP so ziemlich festgezurrt sein muss, und wieviel länger diese Vorlaufzeit bei einer APU im Vergleich zu einer GPU ist.

Dass Strix vor den N4x Tape-Out hatte, ist quasi Garantie dafür, dass Strix ne (deutlich) ältere Grafik-IP-Stufe verwendet.


Zeitplan vor RDNA4-Cancel (und vor Problemen mit Chiplets):

-> Strix Point (RDNA3+/3.5) ca. April/Mai Tapeout
-> Strix Halo (RDNA3+/3.5) ca. Juni/Juli
-> N41 (RDNA4) ca. Juni/Juli (gecancelt)
-> N42 (RDNA4) ca. Juni/Juli (hätte dieselben Chiplets wie N41 verwendet, bloß weniger davon, deshalb kein großer Abstand) (gecancelt)
-> N44 (RDNA4) ca. Juli
-> N48 (RDNA4) ca. August (Chiplet-N43 lange vorher gecancelt wg. Kosten, N48 monolithischer Ersatz)

Fixed that for you.

Die großen/Chiplet-N4x waren schon lange über den Zeitplan hinaus, und man war sich nicht sicher, wie lange man noch für das Fixen der verbliebenen Probleme gebraucht hätte, das war einer der Gründe für deren Streichung.

Und ja, die volle RDNA4-IP (eben abgesehen von den Chiplet-spezifischen Sachen) war definitiv früh genug fertig, dass N44 und N48 vollwertige RDNA4-IP bekommen konnten. Die Namensgebung kommt nicht von ungefähr, die wurden nach N41-43 begonnen und werden deshalb garantiert keine ältere IP-Stufe verwenden.
Ob sie aus Flächen-Spar-Gründen ähnlich wie bei N33 an Registern oder Ähnlichem gespart haben, steht auf einem anderen Blatt.


AMD hat Polaris auch P20 und P30 genannt, diese Navi-Namen sind Schall und Rauch. Ist halt nach der grundsätzlichen Projektplanung von N41,42,43 entstanden und die Benamsung dürfte schlicht und ergreifend fortlaufend sein. Warum der 2. N48 heißt, keine Ahnung, vielleicht hat man früher andere Projekte geplant und nicht umgesetzt.
Du nimmst Polaris, eine IP 2 Gens vor RDNA1, um zu behaupten die Navi-Namensgebung wäre Schall und Rauch...:freak:

Namensgebungen ändern sich natürlich mal, aber ab Vega war AMD hier eigentlich sehr konsistent.


Ist halt nach der grundsätzlichen Projektplanung von N41,42,43 entstanden und die Benamsung dürfte schlicht und ergreifend fortlaufend sein. Warum der 2. N48 heißt, keine Ahnung, vielleicht hat man früher andere Projekte geplant und nicht umgesetzt.
Die grundsätzliche Projektplanung lautete bei RDNA4 ursprünglich N41,N42,N43,N44. Also inkl. N44, so wie RDNA2 einen N24 hatte.

N44 war von Anfang an eine geplante RDNA4-Mainstream-GPU. In den ganzen Gerüchteküchen wurde der genauso früh wie N41-43 erwähnt. Ich weiß garnicht, wie du darauf kommst, dass der ursprünglich nicht geplant gewesen wäre.

N43 wäre die 1-GCX-Version der Chiplet-N4x gewesen, aber man hat wohl früh erkannt, dass das komplexere Packaging die Chipletvorteile in niedrigeren Preissegmenten mindestens auffrisst und außerdem 48 CUs (1 GCX) zu wenig und zu großer Abstand zu N42 gewesen wären, und hat deshalb in N48 einen monolithischen Ersatz mit 64 CUs entwickelt.
Ob der nun N48 heißt, weil der auf Grundlage von N44 entwickelt wurde (2x4=8) oder N45-47 Konfigurationen durchgespielt, aber verworfen wurden, weiß nur AMD (momentan, jedenfalls).


Übrignes ist auch klar, sollte das mit den Tape Outs von N44/48 stimmen, hat AMD N41/42 schon Mitte 22 gecancelt, nicht, wie geleakt Mitte 23. Die Chips brauchen Zeit zur Entwicklung.

Meine Güte XD
Da sitzen verschiedene Implementierungsteams dran.
N44 und später auch N48 wurden schlicht parallel entwickelt, während ein anderes Team an den Chiplet-RDNA4s gewerkelt hat.
So dünn besetzt sind AMD jetzt nicht mehr, dass sie ihr Flaggschiff 1 Jahr vorher canceln müssen, um einen Mainstreamchip zu entwickeln...


Das Team, das für N44/48 eingespannt war, kann direkt danach mit RDNA4.5 (AMD wird das RDNA5 nennen und das dürfte ein RDNA4.5 mit vollem RT-Support und AI-Hardware werden) weitermachen, Projekt dürfte N51 heißen, mal sehen, ob meine Speku richtig ist.

Ich würde sogar Geld drauf setzen, dass deine Speku falsch ist ;)

AMD hat mehrere Teams, und an (richtigem) RDNA5 wird schon lange gearbeitet, auch vor Fertigstellung von N44 und N48 schon. Die Ingenieure, die von N4x zu N5x abgezogen wurden, waren eher die Chiplet-N4x Leute, um ihre Erfahrungen aus den Chiplet-RDNA4 einzubringen und deren Probleme bei RDNA5 hoffentlich rechtzeitig zu lösen bzw. gleich zu vermeiden.


Entweder sind N44 und N48 komplett neue deutlich billiger zu produzierende Ersatzchips
N44 ist kein Ersatzchip, der war immer als neuer monolithischer "Lowend"-Chip geplant, wie oben schon erwähnt (quasi N24-Nachfolger, wobei er sicher perspektivisch auch N33 ersetzen wird).
N48 ist monolithischer N43-Ersatz, aber eventuell wegen der Probleme mit den Chiplet-Modellen mit etwas mehr CUs als früher mal geplant.
Nach bisheriger Info-Lage wird N44 nur 32-40 CUs und N48 64 CUs haben, und potentiell schmalere SIs/Caches im Vergleich zu N33/N32 (dafür GDDR7).

[haulitzer]

Über die Leistung/Effizienz braucht man gar nicht zu spekulieren, oder irgendwelchen üblichen Moores was-auch-immer Youtuber/Twitter-Entertainern irgendwelche erfundenen Dinge zu glauben (Die erfinden 99 % der Dinge und machen damit Geld. Nebenbei ist es offenstichtlich dass dies alles seit Jahren Marketing aller Parteien (Unternehmen) ist, welche diesen Entertainern mit Absicht falsche Dinge zuspielen, um andere Unternehmen zu verwirren und gratis Konsumentenmarketing betreiben.
Unglaublich, wer hätte gedacht dass Multi-Milliardenunternehmen dies machen und Youtuber mit Klicks Geld. (Ironie)).
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13459738#post13459738
(Die Webseitennews und das Forum hier plaudern ja ständig über die erfundenen Dinge irgendwelcher Entertainer. Zeitvertreib, Tratsch & Klatsch).

Letztes oder gar vor 2 Jahren, wurden zwei Artikel veröffentlicht, Interviews mit Beschäftigten ganz weit oben in der Entwicklung
https://www.anandtech.com/show/17031/anandtech-interviews-mike-clark-amds-chief-architect-of-zen
(An das zweite Interview erinnere ich mich nicht mehr)

und es kam direkt aus deren Mund das "Zen 5 der größte Leistungs- und Effizienzsprung seit Bulldozer -> Zen wird".
Da braucht man also nicht die Zeit verschwenden Tratsch & Klatsch über irgendwelche Entertainer zu halten.

Das heißt dann zwischen dem größten Zen-basierten Leistungssprung (Zen 3 -> 4) und dem zweitgrößten Zen-Effizienzsprung (Zen 2 -> 3), und Bulldozer -> Zen.

https://www.tomshardware.com/news/jim-keller-shares-zen5-performance-projections-kind-of
Es werden also irgendwas zwischen 30 - 40 % für beide Metriken.
Nun kann weiter Klatsch & Tratsch betrieben werden :)

Ich bin persönlich viel eher an Zen 6 oder Zen 7 interessiert, und warte mit dem Upgraden.
Wenn hier dann GAA-Transistoren zum Einsatz kommen und endlich moderne 2.5D/3D Fertigungsverfahren wie nun bei dem Mi300 Produkt zu sehen, wird der Leistungs-/Effizienzsprung nicht minder geringer.

Zen 5 soll doch weiterhin nur im alten und billigen 2D-Fertigungsverfahren gefertigt werden.
Das ist alles nur Produktmarge für Finanzbranche.
Es kann jeder selber gut sein wie stark man hier als Kunde gemolken wird. Winzige Chips für 400 €.
Selbst bei MeteorLake kommen moderne Fertigungsverfahren im Einsatz, und die Produkte kosten nicht die Welt.
https://pics.computerbase.de/1/1/0/2/8/3-e3bfa6ed98bcddea/14-1080.fee6eae8.png

Die breite Masse der Spielerschaft am PC wartet doch es auf die Chips mit 3D-cache, korrekt?
Die werden wahrscheinlich erst viele Monate später auf den Markt geworfen. Erstmal mit den üblichen Chips Produktmarge fahren, und dann wenn die Straßenpreise gesunken sind, mit den neuen Chips wieder auf die UVP anheben :)

[Badesalz]

@haulitzer
Wow. Das hast du mal einen rausgehauen. Also ohne Leute mit deinem Anspruch wären wir jetzt wohl erst bei Opteron oder Sandy...
Und wie schnell "billig" die aktuellen Verfahren geworden sind, das wusste ich auch nicht.
Alles sehr gute Infos über die ich mir bisher nicht im klaren war. Top aufgeklärt :uup:

Die (YT-)Entertainer kennen übrigens deine Kritik und machen für sich selbst - wie auch gegeneinander :wink: - meist jährliche "Summierungen". Ok die versuchen sich nicht im schlechten Licht zu stellen, aber direkt lügen können sie dann ja auch nicht (mehr).
Und da zeigt sich eben, daß da schon etliches auftaucht was ihre Quellen hergaben und in etwa so geschah, gegenüber den Firmen-PRs. Da jetzt also alle versammeln und 2 MOABs draufwerfen, das wäre selbst auch bisschen billig.

Ich hab da aber docb nicht soviel Ahnung wie dagegen davon,
Zen 5 soll doch weiterhin nur im alten und billigen 2D-Fertigungsverfahren gefertigt werden.
Das ist alles nur Produktmarge für Finanzbranche.
daß man Firmen die etwas erreicht haben und das bereits erreichte auch vernünftig zu monetisieren versuchen, nicht gleich automatisch in einem schlechten Licht darstellen muss.
Auch die rein technischen Ziele richten sich nicht nach deinem Verlangen rein von Technologiesprüngen unterhalten zu werden. Ich glaub du hast da mit der Beziehung zwischen einem Hersteller (von egal was) und dir, bisher etwas falsch interpretiert.

Es kann jeder selber gut sein wie stark man hier als Kunde gemolken wird. Winzige Chips für 400 €.Also, nur um halt einen Vergleich zu haben: Ein 14700k kostet 433€ und ein 14900k kostet knapp über 600€. Solche "winzigen Chips" kosten eben soviel. Wenn dir ein 14600KF reicht, dann find ich das klasse, weil dann brauchst du dir wegen dem Zen5 nicht den Kopf zerbrechen :up:

Selbst bei MeteorLake kommen moderne Fertigungsverfahren im Einsatz, und die Produkte kosten nicht die Welt.Hää? :freak: Kann sein, daß du bisschen seltsam bist?

[w0mbat]

Zen 5 ist irgendwie viel näher als man denkt, in 3 Monaten könnte es schon so weit sein. Bisher ist es eher still, aber gleichzeitig wissen wir schon ziemlich viel, wird wohl sehr ähnlich wie der Sprung von Zen2 auf Zen3: gleicher Sockel, gleiches IOD, (fast)gleicher Prozess (N5 -> N4), so 10-15% mehr IPC, ähnlicher Takt.

Denkt ihr, die X3D Modelle kommen gleich zu Beginn oder wieder zeitversetzt?

[Der_Korken]

Denkt ihr, die X3D Modelle kommen gleich zu Begin oder wieder zeitversetzt?

Ich hoffe ersteres, erwarte letzteres.

[reaperrr]

so 10-15% mehr IPC
Ich weißt, dass das der Rahmen ist, der auf AMD's geleakter interner Kern-Roadmap stand.

Man sollte aber zumindest im Hinterkopf behalten, dass

- Zen5 in Sachen Frontend (Issue Width) und INT-ALUs (6 statt 4) die erste größere Verbreiterung für Zen-Kerne abseits der FPU-Upgrades überhaupt darstellt, und es eher unwahrscheinlich ist, dass nicht auch andere Elemente verbreitert wurden, um daraus auch halbwegs Nutzen ziehen zu können.

- dort 10-15%+ standen, also höhere Werte beileibe nicht ausgeschlossen wurden.

- grundsätzlich die Tendenz aller vermeintlichen Insider - auch der glaubwürdigeren - ist, dass es wahrscheinlich eher mehr als 15% sind.

- AMD selber auch klar ist, dass solche Folien/Infos an die Öffentlichkeit gelangen könnten, und deshalb bei IPC-Angaben vor Release in den Zen-Jahren meist eher konservativ waren.

Stichwort "40% mehr IPC als Excavator" bei früheren Zen-Präsentationen, was zum Launch dann offiziell "52%" und in der Praxis in manchen Anwendungen eher 100%+ waren, obwohl Zen im B1-Stepping sogar noch künstlich erhöhte Cache-Latenzen hatte, die im Desktop erst mit Zen+ gefixt wurden.

[w0mbat]

Ich hab auch nichts gegen >20% mehr IPC ;)

[The_Invisible]

Zen 5 ist irgendwie viel näher als man denkt, in 3 Monaten könnte es schon so weit sein. Bisher ist es eher still, aber gleichzeitig wissen wir schon ziemlich viel, wird wohl sehr ähnlich wie der Sprung von Zen2 auf Zen3: gleicher Sockel, gleiches IOD, (fast)gleicher Prozess (N5 -> N4), so 10-15% mehr IPC, ähnlicher Takt.

Denkt ihr, die X3D Modelle kommen gleich zu Beginn oder wieder zeitversetzt?

Der große Unterschied war da aber auch die 8C-CCXs, ich hoffe AMD bringt da bald mal native 16C Versionen davon...

[basix]

Strix Halo in ROCm Code:
https://www.computerbase.de/2024-01/apu-mit-zen-5-und-rdna-3-5-amd-bestaetigt-strix-halo-mit-neuer-gpu-per-rocm-code/

[Fusion_Power]

Strix Halo in ROCm Code:
https://www.computerbase.de/2024-01/apu-mit-zen-5-und-rdna-3-5-amd-bestaetigt-strix-halo-mit-neuer-gpu-per-rocm-code/

Gerüchte deuten auf mächtige APUs mit 40 RDNA 3.5 Compute Units (https://www.notebookcheck.com/AMD-bestaetigt-Ryzen-Strix-Halo-Geruechte-deuten-auf-maechtige-APUs-mit-40-RDNA-3-5-Compute-Units.796206.0.html)

Huii! :eek:
F.U. dedizierte Grafikkarten! :D

[Leonidas]

Ich hoffe nur, AMD verseppelt das nicht wegen der dafür notwendigen Sonder-Plattform. Passt nicht auf AM5, da 256-Bit-Speicherinterface. *

* Wenn AMD das beim Sockel AM5 bedacht hat, könnte der Sockel eventuell trotzdem derselbe sein. Aber die Mobos werden in jedem Fall andere sein müssen.

[Zossel]

Ich hoffe nur, AMD verseppelt das nicht wegen der dafür notwendigen Sonder-Plattform. Passt nicht auf AM5, da 256-Bit-Speicherinterface.

Denkbar wäre auch noch optionales HBM.
Richtigen Grafikbumms gibt es dann nur bei den Modellen mit HBM.

[Dino-Fossil]

Dachte, es geht primär um Mobile?

[amdfanuwe]

Ich hoffe nur, AMD verseppelt das nicht wegen der dafür notwendigen Sonder-Plattform. Passt nicht auf AM5, da 256-Bit-Speicherinterface. *

Vielleicht gibt es 16GB 128Bit LPDDR5 on Package (als VRAM) und 128 Bit vom Sockel. CPU und GPU stacked auf I/O. Könnte noch auf AM5 passen.
Mobile ebenso oder direkt 32GB LPDDR5 on Package. Da spielt ein anderer Sockel keine Rolle.
AMD hat da viele Möglichkeiten. Bin mal gespannt, wie sich das auflöst.

[Andi_90]

Kepler im Anandtechforum

It's not that complicated. Zen was designed to be a very balanced uarch, as it replaced both the "HPC" Bulldozer line of cores and "Low power" Cat cores. So they were very careful with any power and area increases, as going ham (like Intel) could hurt markets like Cloud and low-end Notebooks.

With Zen5 they now have the Dense/Compact cores that can serve markets that need max core density, low cost and low power cores. So the Zen5 design team was allowed to make a more performance focused core. As a result, the performance increase is bigger than usual.

IOW, Zen1 to Zen4 were "Medium" cores. Zen5 is AMD's first "Big" core in well over a decade.

https://forums.anandtech.com/threads/zen-5-discussion-epyc-turin-and-strix-point-granite-ridge-ryzen-8000.2607350/post-41144386

[Nightspider]

Wir dürfen gespannt bleiben.

Man kann hoffen das am Ende um die 30% herauskommen und die Effizienz gleichzeitig steigt.

Ich hoffe das die GPU und die Verfügbarkeit von Strix Point nicht wieder in die Hose geht, dann wird mein nächster Laptop mit Strix Point oder Strix Halo gekauft.

[HOT]

Ich hoffe nur, AMD verseppelt das nicht wegen der dafür notwendigen Sonder-Plattform. Passt nicht auf AM5, da 256-Bit-Speicherinterface. *

* Wenn AMD das beim Sockel AM5 bedacht hat, könnte der Sockel eventuell trotzdem derselbe sein. Aber die Mobos werden in jedem Fall andere sein müssen.
Das Ding kommt nicht in den Desktop, das ist pur mobil und mit LPDDR5X 8533 bestückt, wahrscheinlich sogar auf dem Träger. Da ist auch nix mit DDR5. Auch Strix Point wird man nie auf dem Desktop sehen, Hawk Point wird hier 25 von Kraken Point ersetzt werden (Ryzen 9k-Serie-APUs). Auch Strix Point wird nicht mit DDR5 kommen, alle Strix sind reine Mobilprodukte (oder noch NUCs) mit LPDDR5X 8533 auf dem Träger mMn. Alles andere wäre totaler Quatsch.

Und Halo ist nichts anderes als das Sarlak-Die mit 1 oder 2 CCDs+LPDDR5X auf dem Träger.

[bbott]

Dachte, es geht primär um Mobile?
Im Desktop sehe ich wenig Sinn, weil gerade die Flexibilität CPU oder GPU auszutauschen verloren geht. TDP Limitierung eher greifen (vs. 250W + 450W) Nur nischige Geräte wie Mini Barebones machen Sinn.

Das Produklt bietet weder einen Preislichern Vorteil oder Performance Vorteile. TDP wird auch zum Problem bei höheren Takte, Die machen mMn nur in Mobil wegen der Platzes Sinn.

Wo ist der Vorteil für den Kunden? Ich persönlich sehe wenig mehr Wert, technischt ist es schon interessant.

In Notebooks könnte man bei mittlerer TDP vielleicht etwas Punkten, sowie etwas platzsparen. Aber ich denke das es ein hochpreis Produkt wird :rolleyes:

Es war von einem 256 Bit Speicher interface die Rede, HBM wäre damit raus, oder?! Ich denke das ist eher Wunschdenken.
Die erste Generation würde ich mit festverlötet LGDDR5x erwarten, mit viel Glück in Verbindung mit den neuen Speichermodulen. Ob Mischungen aus (LG)DDR5(x) möglich sind :confused:

Alles andere sehe ich als zu optimistisch.

[reaperrr]

Ich kann die dahingehenden feuchten Träume verstehen, aber dass AMD Strix Halo wirklich auf AM5 bringt (wenn es technisch überhaupt möglich ist, da habe ich meine Zweifel), glaube ich den ganzen Tag nicht.

Desktop ist nicht Mobile.

Im Mobile-Bereich können sie gegenüber dedizierten Nvidia-GPUs über den Preis bzw. Kosten (keine dedizierte GPU nötig) OEMs überzeugen, die sie mit N33 und evtl. auch N44 nicht kriegen würden.

Für All-in-One Mini-PCs oder vereinzelte exotische Komplett-PCs mögen OEMs vielleicht auch im Desktop Strix Halo bringen, aber als Mainstream-Desktop-Produkt sehe ich das nicht passieren, aus mehreren Gründen:

- AMD könnte damit auch noch den Rest der eigenen Low-End-GPU-Verkäufe von N33 (wenn der unter N44 weiterlaufen sollte) und Salvage-N44 kannibalisieren.

- Alle technischen Lösungen, die halbwegs realistisch klingen, klingen trotzdem auch relativ teuer.

- Für das Performance-Segment, welches mit einem 16C-Zen5 eigentlich grundsätzlich angepeilt wird, dürfte die GPU dann eigentlich schon wieder zu schwach sein (bezogen auf Gaming und professionelle Anwendungen), und dann fährt man mit billigeren "reinen" Zen5(X3D) + dedizierter GPU besser (selbst N44 und erst recht BW107 dürften schneller sein, bei modernerer Technik).
Die Frage ist auch, will man ne IGP, die schon nach 1-2 Jahren für neuere Spiele wieder zu schwach ist.

Und dann auf ne dedizierte GPU umzusteigen würde bedeuten, dass es smarter gewesen wäre, das einfach direkt zu tun.

Um von der Konkurrenzfähigkeit her für Desktop halbwegs Sinn zu machen, hätte Strix Halo spätestens Mitte diesen Jahres kommen müssen, und mit eigenem 256bit-Sockel (QuadChannel), aber wie gesagt, das hätte wiederum N33- und N44-Verkäufe gekostet und ein eigenes Mainboard ohne großartige Aufrüstbarkeit klingt auch nicht so toll.

Ich seh's einfach nicht.

[basix]

Strix Halo braucht es auf AM5 nicht. Strix Halo ist was für Mobile oder NUCs. Vielleicht macht jemand noch eine Konsole draus (nicht Sony oder Microsoft).

Edit:
Zum "First Big Core" Gerücht. Das macht schon Sinn. Das Zen 4 CCD ist 66.3mm2 gross. Jeder Core ist inkl. L2$ 3.84mm2 gross. Ohne L2$ sind es noch 2.8mm2.
Macht man den Core nun +50% fetter, was sehr viel wäre, würde man bei 66.3 + 8*1.4 = 77.5mm2 landen. Oder anders gesagt: +17% Fläche. Im selben Node.
Erreicht man dabei +30% Performance und Perf/Watt wäre das insgesamt gesehen eine ansehliche PPA Steigerung.

Transportiert man den selben Gedanken auf Zen 5c:
Das Zen 4c CCD ist 72.7mm2 gross. Mit den +50% fetteren Cores würde man bei ~85mm2 landen. Wäre auch in N4 absolut OK. Zen 5c soll aber N3E verwenden, womit primär Logik (also die Cores) geshrinkt werden. Sagen wir mal konservativ 1.4x (Core hat auch SRAM drin) auf die Cores und fast kein Scaling bei L2$ & L3$. Damit wäre man unter dem Strich wohl $hnlich gross oder sogar kleiner als Zen 4c bei ~70mm2.

[amdfanuwe]

Strix Halo und Strix Point braucht es auf AM5 genau so wenig wie die anderen APUs.
Seh ich nicht als Argument. Desktop wird sicherlich nicht der Zielmarkt, also die dicken Kisten.
Bei den Mini PCs und Barebones sieht das schon anders aus, klar Notebooks sind der primär Markt.
Könnte mir Strix Halo auch als tragbare Lösung für AR vorstellen.

Kraken Point kann ich mir noch nicht so richtig vorstellen.
8 Core ZEN5 sollten doch etwa die gleiche Fläche einnehmen wie 4+8c bei Strix Point.
Dürfte Kraken Point als billigere Variante auch noch in GPU und I/O beschnitten sein damit sich das lohnt.

[HOT]

Das Ding hat wahrscheinlich 4+4 Kerne und 8 CUs RDNA4, das dürfte den 12 CUs von Phoenix entsprechen von der Leistung her. Mehr ergibt ja auch keinen Sinn, weil man ja wieder auf DDR5 6000 angewiesen ist. Die CPU dürfte aber dank Zen5 deutlich stärker ausfallen, auch wenn da c-Kerne bei sind. Das ist auch für AM5 ein guter Nachfolger für Phoenix.

[Dino-Fossil]

Wo ist der Vorteil für den Kunden? Ich persönlich sehe wenig mehr Wert, technischt ist es schon interessant.

In Notebooks könnte man bei mittlerer TDP vielleicht etwas Punkten, sowie etwas platzsparen. Aber ich denke das es ein hochpreis Produkt wird :rolleyes:

Denke es wäre auch interessant für "mittelpreisige" Gaming-Laptops. Für Oberklasse fehlt bei 40CUs zu viel, aber je nachdem wie viel RDNA3.5 gefixt bekommt, sollte es doch einiges potenter sein, als z.B. die 7600M und dürfte auch mit hypothetischen N32 mobile-Ausführungen mithalten können (abhängig von TDP und freigeschalteten CUs).
Könnte vielleicht den einen oder anderen Hersteller dazu bewegen das Ding in Form von brauchbaren AMD-only Gaming-Laptops anzubieten.
Wobei das natürlich noch von einigen anderen Faktoren abhängt.

[bbott]

Denke es wäre auch interessant für "mittelpreisige" Gaming-Laptops. Für Oberklasse fehlt bei 40CUs zu viel, aber je nachdem wie viel RDNA3.5 gefixt bekommt, sollte es doch einiges potenter sein, als z.B. die 7600M und dürfte auch mit hypothetischen N32 mobile-Ausführungen mithalten können (abhängig von TDP und freigeschalteten CUs).
Könnte vielleicht den einen oder anderen Hersteller dazu bewegen das Ding in Form von brauchbaren AMD-only Gaming-Laptops anzubieten.
Wobei das natürlich noch von einigen anderen Faktoren abhängt.
Das halte ich für wünschenswert Wert, aber selbst noch zu optimistisch. Intels APU mit AMD GPU, hat doch gezeigt, dass der Markt das eigentlich nicht wirklich braucht, zumindest bei den Preisen... mal sehen wie es AMD preislich positioniert.
Intel hat gute Connections zu den OEMs und trotzdem ist es gefloppt :facepalm:

P.S. Auch werde APUs eher mit kleineren Caches ausgestattet sein, damit die Die Size nicht explodiert. Was wiederum für Zocker unattraktiver ist.

[amdfanuwe]

Intels APU mit AMD GPU, hat doch gezeigt, dass der Markt das eigentlich nicht wirklich braucht, zumindest bei den Preisen... mal sehen wie es AMD preislich positioniert.
Du meinst dieses von 2018
86858
https://www.extremetech.com/computing/261646-intel-launches-radeon-powered-cpus-hp-dell-announce-upcoming-systems
APU ist es ja keine. 4GB teuren HBM über EMIB angebunden an GPU und dieses über PCIe an CPU. Vorteil war lediglich das kleinere Package.
https://www.pcgameshardware.de/screenshots/970x546/2017/11/AMD-Intel-APU-1--pcgh.jpg
https://www.pcgameshardware.de/CPU-CPU-154106/News/Intel-AMD-Radeon-High-End-APU-HBM2-1242954/

[Nightspider]

Kepler schreibt das die X3D Variante von Zen5 erst zur CES 2025 kommt.

[MSABK]

Kepler schreibt das die X3D Variante von Zen5 erst zur CES 2025 kommt.

Halte ich für realistisch. Zen5 Herbst 24 und x3d Frühjahr 25.

[w0mbat]

Zen 5 eher Frühjahr 24, April ist aktuell im Gespräch.

[memory_stick]

CES 25 wäre gefühlt wieder ein grösserer Abstand zwischen Base und X3D Varianten. Für consumer leider ne schlechte Nachricht, aber Verständlich aus AMDs Sicht (2x Novelty effekt). Evtl limitiert aber auch tsmc packaging. Wobei N6 on N5/N4P ja seit 7000X3D läuft, sehe dort kein technisches Hindernis

[Nightspider]

Zen5 zwischen April und Juni und X3D 7-9 Monate später.

Man nimmt wohl an das sich Zen5 genug verkaufen wird, um X3D so spät zu bringen.

[amdfanuwe]

Evtl limitiert aber auch tsmc packaging. Wobei N6 on N5/N4P ja seit 7000X3D läuft, sehe dort kein technisches Hindernis
Neuer CCD, braucht eventuell ein weiteres Stepping damit 3D funktioniert.
MI300 verwendet auch 3D Stacking, könnten schlicht die Kapazitäten für den Massenmarkt fehlen.

[Sunrise]

Neuer CCD, braucht eventuell ein weiteres Stepping damit 3D funktioniert.
MI300 verwendet auch 3D Stacking, könnten schlicht die Kapazitäten für den Massenmarkt fehlen.
Die fehlen auch, TSMC ist permanent am absoluten Limit.

[Der_Korken]

Kepler schreibt das die X3D Variante von Zen5 erst zur CES 2025 kommt.

Möööööööp. Heißt für mich dann also noch 12 Monate warten :(

[bbott]

Kepler schreibt das die X3D Variante von Zen5 erst zur CES 2025 kommt.
Ist eigentlich ein gutes Zeichen für die IPC/ IPS, weil so muss diese so hoch sein das Zen 4 3D in Games auf min. ein Patthinausläuft, oder schneller.

Zen 5 3D zum Start würde bedeuten Zen 4 3D würde nicht deutlich geschlagen. So kann man 2x ein Produkt Release und Intel evtl. zweimal schlagen.

[amdfanuwe]

Ist eigentlich ein gutes Zeichen für die IPC/ IPS, weil so muss diese so hoch sein das Zen 4 3D in Games auf min. ein Patthinausläuft, oder schneller.

Muss nicht sein. Klar wird ZEN5 besser als ZEN4. Aber ob sie nun ZEN4X3D oder ZEN5 an Gamer verkaufen dürfte ihnen relativ egal sein.
Zudem sind die CCDs für den Server Markt konzipiert und Desktop ist nur ein weiteres Geschäft um auf Masse zu kommen.

[Der_Korken]

Vielleicht hat der Cache-Chiplet nicht nur L3 drauf, sondern auch L2. Theoretisch könnte man im L2 ja auch ein paar TSVs unterbringen und dadurch z.B. von 1MB auf 2MB pro Kern verdoppeln.

[reaperrr]

Aber ob sie nun ZEN4X3D oder ZEN5 an Gamer verkaufen dürfte ihnen relativ egal sein.
Das glaube ich nicht.

Die Produktionskosten für einen 7800X3D werden sowohl wegen des Cache-Dies an sich, als auch dem Packaging schon teurer sein, als es bei einem 9700X ohne Cache-Stack der Fall sein wird.

Muss nicht sein. Klar wird ZEN5 besser als ZEN4.
Cache hilft nicht überall, IPC (und ggü. den 7000er X3D-CCDs auch Takt) schon eher.

Gerade in Nicht-Gaming-Anwendungen wird Zen5 im Schnitt auch die 79x0X3D schlagen, meiner Meinung nach.

Vielleicht hat der Cache-Chiplet nicht nur L3 drauf, sondern auch L2. Theoretisch könnte man im L2 ja auch ein paar TSVs unterbringen und dadurch z.B. von 1MB auf 2MB pro Kern verdoppeln.
Ich glaube eher, Zen5 ist ohne X3D schon gut genug, um bis ARL die Krone zu haben, und die X3D sparen sie sich bewusst als ARL-S-Konter auf.

[w0mbat]

Vielleicht hat der Cache-Chiplet nicht nur L3 drauf, sondern auch L2. Theoretisch könnte man im L2 ja auch ein paar TSVs unterbringen und dadurch z.B. von 1MB auf 2MB pro Kern verdoppeln.
Zen4 hat schon TSVs in der L2$ area, wird aber für power deliver zum 3D V-Cache chiplet genutzt.

[HOT]

Kepler schreibt das die X3D Variante von Zen5 erst zur CES 2025 kommt.
Das ergibt dann Sinn aus meiner Sicht, wenn es 2 CCDs gibt, eine billig zu produzierendes ohne TSVs für die Standardprodukte und ein teureres mit TSVs in N3E, das dann auch für Halo und FireRange zum Einsatz kommen könnte. Ansonsten wäre es aus meiner Sicht sinnlos eine CPU erst nach der Konkurrenz auf den Markt zu bringen.

[Der_Korken]

Zen4 hat schon TSVs in der L2$ area, wird aber für power deliver zum 3D V-Cache chiplet genutzt.

Dann eben noch ein paar mehr für die Datenleitungen. Macht das Chiplet nicht viel größer und mehr L2 hilft auch, siehe Raptor Lake, zumal man die Vergrößerung mit weniger Latenzzuwachs realisieren könnte als über einen planaren Cache.

Ich weiß, dass es dafür keine Gerüchte gibt, aber für mich wäre es ein logischer Schritt. Bei Zen 3 und 4 haben sie es vielleicht noch nicht gemacht, weil sie erstmal gucken wollten, wie der 3D-Cache überhaupt in der Praxis läuft.

[basix]

L2$ im V-Cache macht mMn keinen Sinn. Aus dem L2 wird viel mehr Bandbreite als aus dem L3 benötigt. D.h. man bräuchte viel mehr TSVs. Dazu der Nachteil beim Energieverbrauch.

Aufwand / Ertrag stimmt mMn nicht. Wenn man ein komplett stacked Design macht, also vielleicht bei Zen 6, könnte man darüber reden. Aber auch dort denke ich, dass Cores und L2$ auf dem selben Die bleiben werden.

[Der_Korken]

Das Bandbreitenproblem ließe sich durch entsprechend viele TSVs lösen. Die Bandbreite pro L2-Slice ist <2x so hoch wie die pro L3-Slice:

https://www.forum-3dcenter.org/vbulletin/showpost.php?p=13475121&postcount=248

[fondness]

Kepler schreibt das die X3D Variante von Zen5 erst zur CES 2025 kommt.

Alles an packaging für MI300 ;-).
TSMC hat gesagt, dass die packaging Kapazitäten zumindest bis Ende 2024 limitieren. Dürfte gut passen für Zen 5 X3D im Frühjahr.

[Nightspider]

TSMC hat gesagt, dass die packaging Kapazitäten zumindest bis Ende 2024 limitieren. Dürfte gut passen für Zen 5 X3D im Frühjahr.

Das stimmt, würde gut zusammenpassen.

Das Bandbreitenproblem ließe sich durch entsprechend viele TSVs lösen. Die Bandbreite pro L2-Slice ist <2x so hoch wie die pro L3-Slice:

https://www.forum-3dcenter.org/vbulletin/showpost.php?p=13475121&postcount=248

Wird ja auch interessant ob AMD beim V-Cache Die beim gleichen Fertigungsprozess bleibt. Bisher war das ein angepasster N6 Prozess oder?
Theoretisch hätte AMD ja bestimmt die Option zu einem andere Prozess zu wechseln und mehr Speicher in den Chip zu pressen.
96 MB oder 128MB wurden ja schon mal für den V-Cache Slice von Zen4 spekuliert. Genauso wie die Möglichkeit 2 Lagen an Cache zu stapeln.

Ein später Release von Zen5D könnte natürlich auch darauf hindeuten, das es größere Veränderungen geben >könnte<.

Machbar ist ja vieles, ob es sich lohnt, ist die andere Frage.

[reaperrr]

Ansonsten wäre es aus meiner Sicht sinnlos eine CPU erst nach der Konkurrenz auf den Markt zu bringen.
Erstens könnten sie so besser abschätzen, wie aggressiv sie beim Takt binnen müssen, um ARL-S zu schlagen.

Zweitens, erstmal muss ARL-S im Desktop auch überhaupt schon Ende 2024 kommen.
So wie es bei Intel die letzten Jahre gelaufen ist, würde ich mich darauf nicht verlassen. Es ist längst nicht sicher, dass CES 2025 auch wirklich nach der Konkurrenz ist.

[iamthebear]

Ist eigentlich ein gutes Zeichen für die IPC/ IPS, weil so muss diese so hoch sein das Zen 4 3D in Games auf min. ein Patthinausläuft, oder schneller.

Zen 5 3D zum Start würde bedeuten Zen 4 3D würde nicht deutlich geschlagen. So kann man 2x ein Produkt Release und Intel evtl. zweimal schlagen.

Das würde mich sehr wundern:
.) Es gibt keinen nennenswerten Node Shrink
.) Das CCD wird wohl auch nicht viel größer werden
.) Es gibt keine Vergrößerung des L3
.) Es gibt auch keine höheren Taktraten
.) Es gibt keine Verbesserungen beim RAM (außer etwas höherer RAM Support was in Review aber meistens sowieso ignoriert wird)

Wenn wir die Historie zurück gehen:
Zen4: 22% schneller (7700X vs. 5800X) durch ca. 50% mehr Transistoren und Taktvorteile durch den neuen Node plus DDR5
Zen3: 28% schneller. Ca. 20% davon kommen aber vom größeren L3/CCX (siehe 5700X vs. 5700G). Bei gleichem Takt und L3 ist der Performanceunterschied beim Gaming im Bereich von <= 5%.
Zen2: Hatte mit 14nm GF => 7nm TSMC einen riesigen Node Sprung und war trotzdem nur knapp 20% schneller

Ich würde was die Gaming Performance angeht einmal grob schätzen:
Zen4: 100%
Zen5: 110%
Zen4 X3D: 120%
Zen5 X3D: 135%

Wenn man das Ganze bei gleicher Verlustleistung vergleicht dann muss man bei Zen4/5 Vanilla noch einmal 10% Performance abziehen.

[reaperrr]

Es gibt keinen nennenswerten Node Shrink
Der Performance/Effizienz-Vorteil von N4P ggü. N5 ist immerhin größer als der von N7P ggü. N7, davon ausgehend dass ersterer für Zen3 und letzterer für Zen2 verwendet wurde.
Und auch nicht viel kleiner, als der von N5 ggü. N7.

Also elektrisch ist der Sprung gar nicht so niedrig, nur Packdichte kommt halt kaum dazu.


Es gibt keine Vergrößerung des L3
Bezogen auf die Gesamtmenge gab es die seit Zen2 nicht mehr.


.) Es gibt keine Verbesserungen beim RAM (außer etwas höherer RAM Support was in Review aber meistens sowieso ignoriert wird)
Was für Verbesserungen sollte es denn sonst geben?

DDR6 ist ja noch nicht so weit, und DDR5 fängt gerade erst an, im Mix aus Speed und Latenzen schnellen DDR4 zu überflügeln, die anfänglichen lahmen DDR5-4800/5200 mit hohen Latenzen waren für Zen4 ggü. schnellem DDR4 bei Zen3 in manchen Situationen eher ein Nachteil.


Zen3: 28% schneller. Ca. 20% davon kommen aber vom größeren L3/CCX (siehe 5700X vs. 5700G). Bei gleichem Takt und L3 ist der Performanceunterschied beim Gaming im Bereich von <= 5%.
Du müsstest eher 4700G und 5700G bei gleichem Takt vergleichen.

Der 5700G hat nur halb so viel Gesamt-L3 wie ein 5700X oder 3700X, so ganz Äpfel mit Äpfeln vergleichst du also nicht.


Zen2: Hatte mit 14nm GF => 7nm TSMC einen riesigen Node Sprung und war trotzdem nur knapp 20% schneller
Weil man Transistor- und Power-Budget primär in Kern- und L3-Verdoppelung investiert hat.
Außerdem war Zen2 Kern-seitig eher ein (wenn auch relativ starkes) Tick.

.) Das CCD wird wohl auch nicht viel größer werden
Viel nicht, nein.
Aber zusammen mit den ~4% mehr Logik-Transistor-Dichte von N4P können ~10% mehr Fläche durchaus ne Menge IPC-Verbesserungen beinhalten.

Jedenfalls soll Zen5 ein größerer Schritt zu Zen4 sein, allein schon 6 statt 4 Int-ALUs, 6-wide issue, und 50% mehr für einen der L1-Caches schwirren recht deutlich durch die Gerüchteküche und könnten in einigen Situationen mehr bringen, als alle vorherigen Architektur-Schritte zusammen, solange nix anderes zu sehr bremst.


Ich würde was die Gaming Performance angeht einmal grob schätzen:
Zen4: 100%
Zen5: 110%
Zen4 X3D: 120%
Zen5 X3D: 135%
Wenn man das Ganze bei gleicher Verlustleistung vergleicht dann muss man bei Zen4/5 Vanilla noch einmal 10% Performance abziehen.
Könnte sein, wobei ich in Spielen eher auf 115% für Zen5 tippe.

Wobei eine solche Kern-Verbreiterung wie bei Zen5 die Fluktiation der Ergebnisse generell verstärken wird, weil in manchen Teilbereichen der theoretische IPC-Vorteil an 50% rankommt, dafür aber auch die Speicherbandbreite öfter limitieren wird.

Ich denke schon, dass Zen5 in Situationen, wo z.B. X3D nicht so viel bringt, auch Z4X3D schlagen wird.

Das mit der Verlustleistung ist so ne Sache, ich kann mich manchmal des Eindrucks nicht erwehren, dass AMD insbesondere die schnellsten 8-Kerner mehr Strom saufen lässt, als für den Takt nötig wäre, um sie künstlich schlechter ggü. 12/16-Kernern und X3D-Modellen aussehen zu lassen.
Das Gefühl hatte man jedenfalls insbesondere bei 3800X und 5800X, die ja trotz niedrigerem ST-Turbo fast so viel wie die 16-Kerner gesoffen haben.

[iamthebear]

Der Performance/Effizienz-Vorteil von N4P ggü. N5 ist immerhin größer als der von N7P ggü. N7, davon ausgehend dass ersterer für Zen3 und letzterer für Zen2 verwendet wurde.
Und auch nicht viel kleiner, als der von N5 ggü. N7.

Afaik ist AMDs custom 5nm eher mit N5P als N5 zu vergleichen.

Bezogen auf die Gesamtmenge gab es die seit Zen2 nicht mehr.
Bei Spielen ist die Gesamtmenge an L3 ist irrelevant. Was zählt ist der L3 pro CCX.
Das Ganze sieht man gut beim 5950X vs. 5800X.

Bei 2 CCX ohne gesharten L3 müssen alle Daten doppelt abgelegt werden.

Was für Verbesserungen sollte es denn sonst geben?

DDR6 ist ja noch nicht so weit, und DDR5 fängt gerade erst an, im Mix aus Speed und Latenzen schnellen DDR4 zu überflügeln, die anfänglichen lahmen DDR5-4800/5200 mit hohen Latenzen waren für Zen4 ggü. schnellem DDR4 bei Zen3 in manchen Situationen eher ein Nachteil.

Das ist schon klar, dass da nicht viel kommen wird. Aber dann darf man sich auch auch nicht viele Performanceverbesserungen erwarten.

Was DDR5 vs. DDR4 angeht ist immer die Frage, was man miteinander vergleicht. DDR5 4800 mit JEDEC Timings ist natürlich nicht viel schneller als DDR4 3200 CL14.
Aber aktueller Review RAM bei Zen 4 ist meistens DDR 5 6400 CL32 und dieser ist bei Zen 4 bei Spielen ca. 20% schneller (laut HWU Zen 4 RAM Scaling Tests). Mit optimierten Subtimings sind es dann schon um die 30%.

Du müsstest eher 4700G und 5700G bei gleichem Takt vergleichen.

Und du hast nicht zufällig in Review bei der Hand wo beide getestet wurden?

Der 5700G hat nur halb so viel Gesamt-L3 wie ein 5700X oder 3700X, so ganz Äpfel mit Äpfeln vergleichst du also nicht.

Ein 5700X hat 32MB L3/CCX, ein 5700G hat 16MB L3/CCX. Beides sind Zen3 8 Kerner mit 65W TDP.
Der 5700X ist ca. 20% schneller laut CB Review. Deshalb schließe ich, dass 32MB vs. 16MB L3/CCX ca. 20% Performance bringen in einen Spieleparkour aus 2022.

Der 3700X hat nur 16MB L3/CCX. Die Gesamtmenge an L3 ist egal. Was bei Spielen zählt ist, dass dass Daten die während der Berechnung eines Frames benötigt werden in den L3 passen sodass nur Daten vom RAM nachgeladen müssen, die sich von Frame zu Frame geändert haben (das ist vergleichsweise eher wenig).
Bei einer CPU mit 2 CCX müssen alle Daten doppelt in beiden L3s abgelegt werden wodurch sich die effektive Kapazität halbiert.

Beispiel für diesen Effekt:
5800X mit 1x32MB vs. 5950X mit 2x32MB. Der 5950X hat zwar doppelt so viel L3, ist in jedoch in der Praxis nicht schneller als der 5800X.


Weil man Transistor- und Power-Budget primär in Kern- und L3-Verdoppelung investiert hat.
Außerdem war Zen2 Kern-seitig eher ein (wenn auch relativ starkes) Tick.


Viel nicht, nein.
Aber zusammen mit den ~4% mehr Logik-Transistor-Dichte von N4P können ~10% mehr Fläche durchaus ne Menge IPC-Verbesserungen beinhalten.

Jedenfalls soll Zen5 ein größerer Schritt zu Zen4 sein, allein schon 6 statt 4 Int-ALUs, 6-wide issue, und 50% mehr für einen der L1-Caches schwirren recht deutlich durch die Gerüchteküche und könnten in einigen Situationen mehr bringen, als alle vorherigen Architektur-Schritte zusammen, solange nix anderes zu sehr bremst.


Könnte sein, wobei ich in Spielen eher auf 115% für Zen5 tippe.

Wobei eine solche Kern-Verbreiterung wie bei Zen5 die Fluktiation der Ergebnisse generell verstärken wird, weil in manchen Teilbereichen der theoretische IPC-Vorteil an 50% rankommt, dafür aber auch die Speicherbandbreite öfter limitieren wird.

Ich denke schon, dass Zen5 in Situationen, wo z.B. X3D nicht so viel bringt, auch Z4X3D schlagen wird.

Das mit der Verlustleistung ist so ne Sache, ich kann mich manchmal des Eindrucks nicht erwehren, dass AMD insbesondere die schnellsten 8-Kerner mehr Strom saufen lässt, als für den Takt nötig wäre, um sie künstlich schlechter ggü. 12/16-Kernern und X3D-Modellen aussehen zu lassen.
Das Gefühl hatte man jedenfalls insbesondere bei 3800X und 5800X, die ja trotz niedrigerem ST-Turbo fast so viel wie die 16-Kerner gesoffen haben.[/QUOTE]

[Nightspider]

Zen3 Cores waren damals auch 14% größer als Zen2 Cores und gleichzeitig sogar dichter gepackt.

Die Cores könnten ein gutes Stück größer ausfallen bei Zen5 ohne das die Chiplet Size stark anwächst und auch dichter gepackt sein.

[w0mbat]

Wird ja auch interessant ob AMD beim V-Cache Die beim gleichen Fertigungsprozess bleibt. Bisher war das ein angepasster N6 Prozess oder?
AFAIK nutzt AMD hier vanilla N7 mit cache libs.

Bzgl. Zen 5: ich denke die wild card ist, dass Zen 5 das erste neue Design seit Zen ist. Da gibt es viele Möglichkeiten schneller zu sein. Oder auch nicht. Ich gehe auch von ~15% aus, können aber auch deutlich mehr werden.

[Zossel]

Alles an packaging für MI300 ;-).
TSMC hat gesagt, dass die packaging Kapazitäten zumindest bis Ende 2024 limitieren. Dürfte gut passen für Zen 5 X3D im Frühjahr.

Und wo werden die jetzigen 3D CPUs zusammengeklebt?
Irgendwelche Produkte künstlich zu verzögern hilft nur der Konkurrenz.

[Zossel]

Wird ja auch interessant ob AMD beim V-Cache Die beim gleichen Fertigungsprozess bleibt. Bisher war das ein angepasster N6 Prozess oder?
Theoretisch hätte AMD ja bestimmt die Option zu einem andere Prozess zu wechseln und mehr Speicher in den Chip zu pressen.

SRAM wird mit >6nm@TSMC nicht besser, schon vergessen?
Erst mit CFETs wird es wieder signifikante Fortschritte bei SRAM geben.

[Platos]

CFET ?

[Badesalz]

Ist Google grad kaputt oder was ist das für eine Frage?

[basix]

SRAM wird mit >6nm@TSMC nicht besser, schon vergessen?
Erst mit CFETs wird es wieder signifikante Fortschritte bei SRAM geben.

0.21um2/bit bei N4 vs. 0.27um2/bit hören sich nach Verbesserung an ;) AMDs V-Cache ist noch bei 7nm. Auch der auf Zen 4. 64MB in 36mm2. 130 MioTr/mm2. So das Maximum was N7 von der Dichte her kann. N4 geht auf etwas über 200 MioTr/mm2. Damit ist vielleicht 1.5x SRAM-Dichte machbar. Ab dann wird es schwierig, noch dichter zu packen (und das möglichst günstig)

CFET könnte aber einen 2x Sprung bringen, richtig.

Ich denke ob N4 odet N7 beim V-Cache wird sich erst bei Zen 6 stellen. Und auch dort ist eine Frage, ob 64MB oder 128MB pro Stack (16C CCX). 64MB kann man in N7 machen. 128MB eher in N4

[Zossel]

0.21um2/bit bei N4 vs. 0.27um2/bit hören sich nach Verbesserung an ;) AMDs V-Cache ist noch bei 7nm. Auch der auf Zen 4. 64MB in 36mm2. 130 MioTr/mm2. So das Maximum was N7 von der Dichte her kann. N4 geht auf etwas über 200 MioTr/mm2. Damit ist vielleicht 1.5x SRAM-Dichte machbar. Ab dann wird es schwierig, noch dichter zu packen (und das möglichst günstig)

CFET könnte aber einen 2x Sprung bringen, richtig.

Ich denke ob N4 odet N7 beim V-Cache wird sich erst bei Zen 6 stellen. Und auch dort ist eine Frage, ob 64MB oder 128MB pro Stack (16C CCX). 64MB kann man in N7 machen. 128MB eher in N4

Also wenn du mit mir Haare spalten oder Korinthen kacken willst, hier meine Antwort:

">6" enthält *nicht* die "6".

[Nightspider]

SRAM wird mit >6nm@TSMC nicht besser, schon vergessen?
Erst mit CFETs wird es wieder signifikante Fortschritte bei SRAM geben.

Mit der angepassten Cache lib konnte man die Dichte fast verdoppeln für den Cache Slice.

Vielleicht gibts neue, dichter gepackte Bibliotheken für einen extra dafür designten Prozess, der sich nicht für Logik sondern nur für Cache eignet.

Das war mein Gedankengang.

Beim Cache werden wahrscheinlich auch weniger Belichtungsschritte benötigt vielleicht lassen sich einzelne Schritte durch bessere austauschen und die Dichte erhöhen, ohne das die Kosten steigen.

0.21um2/bit bei N4 vs. 0.27um2/bit hören sich nach Verbesserung an ;) AMDs V-Cache ist noch bei 7nm. Auch der auf Zen 4. 64MB in 36mm2. 130 MioTr/mm2. So das Maximum was N7 von der Dichte her kann. N4 geht auf etwas über 200 MioTr/mm2. Damit ist vielleicht 1.5x SRAM-Dichte machbar. Ab dann wird es schwierig, noch dichter zu packen (und das möglichst günstig)

CFET könnte aber einen 2x Sprung bringen, richtig.

Ich denke ob N4 odet N7 beim V-Cache wird sich erst bei Zen 6 stellen. Und auch dort ist eine Frage, ob 64MB oder 128MB pro Stack (16C CCX). 64MB kann man in N7 machen. 128MB eher in N4

Wenn der N4 Prozess nicht mehr so ausgelastet ist und billiger geworden ist, wird man sicherlich darüber nachdenken und ausrechnen, ob es sich lohnt.

Ein angepasster Cache-Prozess mit dichten Bibliotheken könnte sich für Cache Chiplets in einem N4 Derivat schon lohnen.

AMD will do the math

Also wenn du mit mir Haare spalten oder Korinthen kacken willst, hier meine Antwort:

">6" enthält *nicht* die "6".

Meinst du nicht eigentlich <6 ? :tongue:

[reaperrr]

Also wenn du mit mir Haare spalten oder Korinthen kacken willst, hier meine Antwort:

">6" enthält *nicht* die "6".

Also ich habe
SRAM wird mit >6nm@TSMC nicht besser, schon vergessen?
auch so verstanden, dass du damit sagen willst, unter 6nm Strukturbreite gibt es gar keine Verbesserungen mehr.
Das stimmt halt nicht ganz, eine letzte Verbesserung von N7/6 zu N5/4 gibt es halt noch.

Erst von der N5-Klasse zu N3E und dessen Derivaten gibt es gar keine Verbesserung mehr.

[Zossel]

Mit der angepassten Cache lib konnte man die Dichte fast verdoppeln für den Cache Slice.

Welche angepasste Cache lib? Wo soll die genutzt werden?

Vielleicht gibts neue, dichter gepackte Bibliotheken für einen extra dafür designten Prozess, der sich nicht für Logik sondern nur für Cache eignet.

Gibt es dafür den Hinweise?

Meinst du nicht eigentlich <6 ? :tongue:

Da nutzt man einmal nicht den Merker mit dem "K" -> "<" und tippt einfach ohne Beteiligung des Hirns .......

[Nightspider]

Es hieß doch dass das V-Cache Chiplet deutlich höhere Dichte hätte, wegen einem angepassten Prozess.

Wobei das V-Cache Chiplet auch deutlich mehr Platz einnimmt, als der interne L3, und sogar über den L2 hinausragt, wenn man sich das Röntgenbild von Zen4D ansieht.

Aber es sind auch N7 vs N5, also schwer einen genauen Vergleich heranzuziehen.

[Zossel]

Es hieß doch dass das V-Cache Chiplet deutlich höhere Dichte hätte, wegen einem angepassten Prozess.

Wobei das V-Cache Chiplet auch deutlich mehr Platz einnimmt, als der interne L3, und sogar über den L2 hinausragt, wenn man sich das Röntgenbild von Zen4D ansieht.

Aber es sind auch N7 vs N5, also schwer einen genauen Vergleich heranzuziehen.

Das Die on Top enthält nur die "reinen" SRAM-Zellen und keinerlei Verwaltung.
Da gibt es keinen Wunderprozess.

[Nightspider]

Schon klar das da nur die SRAM zellen enthalten sind.

Der Prozess sollte aber zumindest deutlich vereinfacht sein weil der Cache deutlich weniger Layer und Schritte während der Fertigung benötigt.

Vielleicht war das auch nur mit angepasstem Prozess gemeint.

[Badesalz]

Ich hab kurz nicht aufgepasst :redface: Muss sich für den Zen5D am V-Cache (-Chiplet) etwas unbedingt verbessern?

[Zossel]

Vielleicht war das auch nur mit angepasstem Prozess gemeint.

Naja.

[w0mbat]

Das Die on Top enthält nur die "reinen" SRAM-Zellen und keinerlei Verwaltung.
Da gibt es keinen Wunderprozess.
Es werden spezielle cache libraries für den 3D V-Cache benutzt, die auf cache cell density optimiert sind.