Zen 5 (3/4 nm, 2024)

[amdfanuwe]

Ich könnte mir sogar gut vorstellen, dass man das irgendwannmal offiziell in die x86-64-Architektur aufnimmt.
Genau so wie mittlerweile fast jede X86 CPU auch ein GPU mitführt. Wozu braucht man da eigentlich noch dedizierte GPUs?

[Zossel]

Genau so wie mittlerweile fast jede X86 CPU auch ein GPU mitführt. Wozu braucht man da eigentlich noch dedizierte GPUs?

Stimmt, neue Ideen oder Konzepte für Telespiele gibt es ja seit den 90'ern nicht mehr.
Mich hat es damals schon irgentwann angeödet die gleichen Spiele nur mit mehr Dreiecken pro Zeiteinheit zu zocken.

[The_Invisible]

Irgendwie unsinnige Diskussion, berechnen hat man schon immer alles können, die Frage ist wie schnell und wie praktikabel...

[robbitop]

Mag ja sein, dass heutige "KI" nutzbarer ist als früher. Trotzdem gibt es keine "KI-Hardware" in dem Sinne. Das sind alles stinknormale integer- und floating point-Register, die man auf 4 - 8 Bit reduziert hat damit man von denen viel mehr auf's Silizium bekommt - zulasten der Präzision natürlich. Und diese Register braucht man nicht einmal, da man diese Berechnungen ebenfalls auf den 32-/64-Bit-Registern machen kann.

Ich könnte mir sogar gut vorstellen, dass man das irgendwannmal offiziell in die x86-64-Architektur aufnimmt. Und dann wird wahrscheinlich niemand mehr von "KI-Hardware" reden. ;)

ich spreche offensichtlich von FPUs die Matritzen rechnen und besonders hohen Durchsatz pro mm2 Silizium haben (insbesondere bei Datenformaten mit niedriger Präzision) und zum workload passen. Und da NN nunmal mittels Matritzen funktionieren ist das so nah an „AI HW“ dran wie es eben geht.
Sich über Begriffe zu streiten ist platte Semantik und somit trivial und uninteressant.

[Hammer des Thor]

Werden die CPUs eigentlich auch AI HW erhalten? Auch Zen 5?

AVX512 VNNI hat bereits Zen 4, im Vergleich zu den aktullen Intel auch nutzbar (Intel hat die deaktiviert weil die E-cores das nicht haben) und Zen 5 bekommt wohl auch VNNI ohne AVX512 (was daran jetzt besser ist ausser Kompatiböität weiss ich nicht).

[Zossel]

Irgendwie unsinnige Diskussion, berechnen hat man schon immer alles können, die Frage ist wie schnell und wie praktikabel...

Und wie sinnvoll das ist, bringt uns das Gestammel von LLMs oder selbstähnliche KI-Bilder weiter?

Wieso redet hier niemand von den neuen Killeranwendungen?

[[MK2]Mythos]

Hier gehts um Zen 5.

[amdfanuwe]

Wieso redet hier niemand von den neuen Killeranwendungen?
Du meinst sowas wie medizinische Diagnose, Medikamentenentwicklung, Wettervorhersage, Geologische Lagerstätten suchen, Materialforschung, Überwachung, Hotlines, Hilfe im Pflegebereich, Haushaltsroboter, Killerdrohnen....
ach ja, autonome Fahrzeuge.
Da wird an vielem gearbeitet.

[rentex]

Hier gehts um Zen 5.

[bbott]

IPC +25-35% von Zen 5
https://wccftech.com/amd-confirms-rdna-3-plus-gpu-architecture-2024-coming-strix-point-apus-xdna-2-npu/

[robbitop]

Wo steht das mit IPC Erhöhung in dem verlinkten Artikel? Habe es nicht gefunden.

[Neurosphere]

Wo steht das mit IPC Erhöhung in dem verlinkten Artikel? Habe es nicht gefunden.

Naja, doch. Wenn auch schwer zu vergleichen:

AMD Ryzen 8050 Strix Point Mono Expected Features:

Zen 5 (4nm) Monolithic Design
Up To 12 Cores In Hybrid Config (Zen 5 + Zen 5C)
32 MB of Shared L3 cache
35% Faster CPU Versus Phoenix at 50W
16 RDNA 3+ Compute Units
On Par With RTX 3050 Max-Q
128-bit LPDDR5X Memory Controller
XDNA 2 Engine Integrated
~25 TOPS AI Engine
2H 2024 Launch (Expected)

AMD Ryzen 8050 Strix Point Halo Expected Features:

Zen 5 Chiplet Design
Up To 16 Cores
64 MB of Shared L3 cache
25% Faster CPU Versus 16-Core Dragon Range at 90W
40 RDNA 3+ Compute Units
On Par With RTX 4070 Max-Q (90W)
256-bit LPDDR5X Memory Controler
XDNA 2 Engine Integrated
~50 TOPS AI Engine
2H 2024 Launch (Expected)

[Complicated]

Da steht nichts von IPC.
35% Faster CPU Versus Phoenix at 50W
Bei normierten Verbrauch kann einiges über den Takt kommen in der neuen Fertigung.
25% Faster CPU Versus 16-Core Dragon Range at 90W
Bei 90W mit 16 Kernen ist der Zugewinn an Performance 25%.
Daraus kann keine IPC abgeleitet werden.

[Der_Korken]

Der Knackpunkt bei 50W dürfte eher sein, dass hier 8C vs 4+8 verglichen wird. Wenn Z5C bei gleichem Betriebspunkt auf ~70% des Taktes von Z5 kommt, dann wären das rechnerisch eher 9,6 Kerne. Mehr Kerne = weniger Takt bei gleicher Leistung = mehr Effizienz. Dass die Leistung stärker als 20% steigt, bedeutet, dass auch IPC- (oder takt-)mäßig einiges passiert und zwar nicht allein auf Basis von höherem Verbrauch. So richtig viel bringen einem diese Werte aber noch nicht. OK, Zen 3 hat bei gleichem Verbrauch afaik keine 25% auf Zen 2 zugelegt, sondern nur bei höherem Verbrauch. Das wäre zumindest ein gutes Zeichen.

[mboeller]

Naja, doch. Wenn auch schwer zu vergleichen:

naja, aber das sind doch nur "estimated" Werte. ... da hat sich jemand was aus dem Finger gesaugt.


AMD Ryzen 8050 Strix Point Mono Expected Features:

AMD Ryzen 8050 Strix Point Halo Expected Features:

[Leonidas]

Die IPC-Werte bei WCCF Tech entstammen früheren Meldungen, nicht der AMD-Veranstaltung.

Eher interessant sind die unterschiedlichen Formulierungen zum Liefertermin von Strix Point:
"Shipping 2024" und "Launching 2024" wurden jeweils einmal genannt. Dies deutet klar auf einen Jahresendstart hin, wo zudem das tatsächliche Markterreichen noch in 2024 nicht gesichert ist.
https://www.3dcenter.org/news/news-des-21-maerz-2024

[latiose88]

hm ist die frage ab wann wird es von AMD neue Infos geben weil da erfährt man noch immer nix. Denke mal im Juni oder Juli wird es ja wohl weitere neue Infos kommen oder nicht?

[Complicated]

Die IPC-Werte bei WCCF Tech entstammen früheren Meldungen, nicht der AMD-Veranstaltung.
Da keine IPC-Werte genannten werden bei WCCF Tech, ist das eine seltsame Aussage von dir.

[amdfanuwe]

Es geistert eine Folie mit Turin EPYC SKU rum zu der es ein Update gibt:
https://pbs.twimg.com/media/GJcuV9cagAA6rxl?format=jpg&name=large

Wie sollen da die 36 Core mit 144 MB L3 und 72 Core mit 288 MB L3 aufgebaut sein? Ergibt doch keinen Sinn.
64 Coe/32 Thread??
Und die 128 bis 160 Core, reines gebastel.
Da steckt wohl nicht viel an LEAK drin.

Sollen nicht auch 16Core pro CCX kommen?
Ich könnte mir vorstellen, dass die 16Core CCX Chiplets auf Base Chiplets mit 64MB Cache gestacked werden.
Damit gäbe es bei ZEN5 folgende Chiplets:
1) 8 Core + 32MB L3
2) 16 Core CCX ohne L3
3) 16 c Cores + 32MB L3
4) 32 c Cores (2CCX on Chiplet) ohne L3 später in N3
5) 64MB L3 + I/O Base Chiplet (+ XDNA?)
für folgende Produkte:

1 -> standard bis 96 Core
1 + 5 -> X3D
2 + 5 -> 128 Core+
3 -> Bergamo Nachfolger
4 + 5 -> ... wären gut für 12 x 32 = 382384 Cores, wenn da nicht die TDP und Bandbreite limitieren würden.

[reaperrr]

64 Coe/32 Thread??
Natürlich ein Tipp- oder Copy-Paste-Fehler. Da waren natürlich 128 Threads gemeint.


Sollen nicht auch 16Core pro CCX kommen?
Steht doch da bei den letzten 3 SKUs, Zen5c. Der hat 16c je Chiplet.


Wie sollen da die 36 Core mit 144 MB L3 und 72 Core mit 288 MB L3 aufgebaut sein? Ergibt doch keinen Sinn.
Selbstverständlich ergibt das Sinn.
72 Core: 12 aktive CCDs, auf denen je 2 Kerne und 8 der 32 MB L3 deaktiviert sind.
36 Core: 6 aktive CCDs, Konfig der CCDs wie beim 72-Core.


Und die 128 bis 160 Core, reines gebastel.

Turin geht bis 16 CCDs, 128C wäre mit 8c-CCDs exakt Vollausbau.

Die 160c sind Zen5c-Turins, steht da ja auch.
Da man für teildefekte 16c-CCDs keine andere Verwendung hat und Intel derzeit wenig Druck ausübt (sowie bei mehr Kernen Takt und/oder TDP problematisch sein könnten), sind bei diesen SKUs wohl bei sämtlichen CCDs nur 10 Kerne und 20 MB L3 aktiv.
Sollte fast jeder Zen5c-CCD schaffen (kaum Ausschuss) und man kann SKUs oberhalb nachlegen, wenn Intel was konkurrenzfähiges bringt. Offiziell soll Turin jedenfalls eh nur bis 192 Kerne gehen, auch wenn 256 theoretisch möglich wären, aber offenbar von der TDP her nicht praktikabel, wenn ich mir die niedrigen Taktraten bei 500W ansehe.

Der 144C wird entweder 16x9C oder 12x12C sein.


Da steckt wohl nicht viel an LEAK drin.

Sieht für mich alles ziemlich glaubwürdig aus, bzw. nichts, was unlogisch wäre.


12 x 32 = 382 Cores
384 ;)

[ryan]

Eher interessant sind die unterschiedlichen Formulierungen zum Liefertermin von Strix Point:
"Shipping 2024" und "Launching 2024" wurden jeweils einmal genannt. Dies deutet klar auf einen Jahresendstart hin, wo zudem das tatsächliche Markterreichen noch in 2024 nicht gesichert ist.
https://www.3dcenter.org/news/news-des-21-maerz-2024


Ja das hat AMD Korea genau so gesagt. Launch Ende des Jahres und Verfügbarkeit erste Hälfte 2025. So ähnlich wie bei Hawk Point schon. Eigentlich komplett unsinnig, die CES würde sich dann eher anbieten, zumal sie bis Phoenix ohnehin schon immer die CES zur Vorstellung genutzt haben.


Meanwhile, AMD added that although Strix Point will be released at the end of this year, it is expected that consumers will actually receive the product in the early first half of next year.
https://quasarzone.com/bbs/qn_report/views/397303

Übrigens bezieht sich die 3xNPU auf Phoenix mit 10 TOPS und nicht Hawk Point, wären also 30 TOPS. Wie kommt MLID auf 45-50 TOPS? Ich denke er hat in seinem AMD Hype Wahn die Verdreifachung von Hawk Point genommen. Er wird sich später bestimmt gekonnt rausreden oder das Video nachträglich löschen.


Based on AMD internal analysis of AMD Ryzen 8040 Series processors with an AI engine TOPS specification of 16 TOPS vs. previous gen Ryzen 7040 Series processors with an AI engine TOPS specification OF 10 TOPS.

An AMD Ryzen “Strix point” processor is projected to offer 3x faster NPU performance for AI workloads when compared to an AMD Ryzen 7040 series processor. Performance projection by AMD engineering staff.

[amdfanuwe]

Turin geht bis 16 CCDs, 128C wäre mit 8c-CCDs exakt Vollausbau.

Dachte der soll nochmal den Genoa I/O verwenden. Da sind nur 12 CCDs möglich.
Und wo wurde bisher bei EPYC abgespeckter L3 verbaut? Ist an mir vorbeigegangen.

384 ;)
:-) Korrigiert

[HOT]

Bei Server gibts jede Iteration ein neues IOD. Kommen ja neue Features rein.

Die IPC-Werte bei WCCF Tech entstammen früheren Meldungen, nicht der AMD-Veranstaltung.

Eher interessant sind die unterschiedlichen Formulierungen zum Liefertermin von Strix Point:
"Shipping 2024" und "Launching 2024" wurden jeweils einmal genannt. Dies deutet klar auf einen Jahresendstart hin, wo zudem das tatsächliche Markterreichen noch in 2024 nicht gesichert ist.
https://www.3dcenter.org/news/news-des-21-maerz-2024

Shipping bedeutet Auslieferung an die OEMs, Launch bedeutet eben Launch. Dürfte beides das gleiche Datum werden, deswegen ist denen auch egal, was da drauf steht. Strix wird wohl ziemlich sicher 9055 werden und dieses Jahr gelauncht werden, Release der Endprodukte ist offenbar Januar.
Nicht zu verwechseln mit dem Hawk-Point-Nachfolger Kraken Point, dieser wird 9050 und dürfte gleichzeitig verfügbar sein.

Strix dürfte immer xx55 werden, Kraken immer xx50. Hawk Point rutscht eine Ebene tiefer, da wo jetzt Rembrandt ist und wird sicherlich zu Escher Point (9040/45) umbenannt (so wie Cezanne -> Barcelo damals) und Rembrandt (9035) dürfte endlich Vega-APU Barcelo (früher Cezanne genannt) (8030) beerdigen. Sonoma Valley soll ja offenbar Mendocino ersetzen und kommt offenbar von Samsung (Genau wie die PS5-Pro APU Viola und RDNA4 N44 und N48). Die APU hat Zen5c-Kerne und dürfte als 9050er als Low-End APUs debütieren. Ob Mendocino trotzdem noch als 9020 weiterhin verfügbar ist in 25 ist unbekannt. Solange TSMC 6nm weiterhin verschleudern kann, weil das keiner haben will, dürfte AMD allerdings mMn alle 6nm-Produkte am Markt belassen (N24, N33, Rembrandt, Mendocino, CDNA2).

[Der_Korken]

Epyc 9555, 64C, 360W, 3,3Ghz Baseclock
Epyc 9535, 64C, 300W, 2,2Ghz Baseclock ?!

Seit wann skaliert der Takt denn mehr als linear mit dem Verbrauch?

Epyc 9645, 96C, 320W, 2,1Ghz Baseclock

Hier verbrauchen 50% Extrakerne mit 100Mhz weniger nur 7% mehr Strom? Sieht ziemlich gewürfelt aus.

[Brillus]

Epyc 9555, 64C, 360W, 3,3Ghz Baseclock
Epyc 9535, 64C, 300W, 2,2Ghz Baseclock ?!

Seit wann skaliert der Takt denn mehr als linear mit dem Verbrauch?

Epyc 9645, 96C, 220W, 2,1Ghz Baseclock

Hier verbrauchen 50% Extrakerne mit 100Mhz weniger nur 7% mehr Strom? Sieht ziemlich gewürfelt aus.

Entweder TPD und nicht verbrauch. Oder wir sehen wieviel Strom das riesen IO Teil wirklich zieht.

[Leonidas]

Da keine IPC-Werte genannten werden bei WCCF Tech, ist das eine seltsame Aussage von dir.

Unpassende Wortwahl meinerseits. Ich meinte die Performance-Angaben, welche jedoch keine IPC-Daten enthalten.

[basix]

Entweder TPD und nicht verbrauch. Oder wir sehen wieviel Strom das riesen IO Teil wirklich zieht.

Base Clock kann weit weg vom Realtakt liegen. Ausserdem kann man via TDP/Base Clock den Yield & die Chiplet-Güte berücksichtigen. Sind nicht alle Chiplets "gleich gut". Ich würde da nicht zu viel reinlesen.

[Andi_90]

https://forums.anandtech.com/threads/zen-5-discussion-epyc-turin-and-strix-point-granite-ridge-ryzen-8000.2607350/post-41180149

Zu gut im Wahr zu sein :D

Kepler im Anandtech:
Core for core Zen5 is >40% faster than Zen4 in SPEC.

[HPVD]

https://forums.anandtech.com/threads/zen-5-discussion-epyc-turin-and-strix-point-granite-ridge-ryzen-8000.2607350/post-41180149

Zu gut im Wahr zu sein :D

Kepler im Anandtech:


unmöglich ist es nicht, ggf compiler switch für hohen AVX512 Anteil gesetzt?

[latiose88]

mich würden eher die rohleistung ohne avx 512 interessieren weil das nutze ich ganz gewiss meine Software 0 davon. Ich weiß das meines sehr eingeschränkt ist. Sollte dabei dennoch keine Rolle spielen weil es ja hoffe überall dann zu 30 % mehr Leistung kommen wird, weil ja vieles verbreitert wird und durch das mehr arbeiten erledigt werden können.
ich erwarte also viel von Zen 5. weniger als Zen 3 zu Zen 4 wird es jedenfalls nicht werden.
Alleine das waren ja schon 20 % mehrleistung gewesen. Dabei hat AMD noch garnicht richtig ernst gemacht.

[Zossel]

unmöglich ist es nicht, ggf compiler switch für hohen AVX512 Anteil gesetzt?

Profitiert SPEC signifikant von Vektorunits?

[Der_Korken]

https://forums.anandtech.com/threads/zen-5-discussion-epyc-turin-and-strix-point-granite-ridge-ryzen-8000.2607350/post-41180149

Zu gut im Wahr zu sein :D

Kepler im Anandtech:

Wird das ein Wettbieten mit Bondrwed? Der hat +32% IPC in SpecINT geboten, jedoch ohne Aussage zu Taktregressionen. Ich glaube es wird wieder enttäuschte Gesichter geben, wenn die geerdeten Zahlen raus sind.

[HPVD]

Profitiert SPEC signifikant von Vektorunits?

kannst damit sehr vieles testen, und kannst auch sehr vieles tunen. Must es aber angeben.

Ganz interessant dazu:
B_Junjie_HowtoUseSPECforDecisionMaking_2020.pdf
https://www.olcf.ornl.gov/wp-content/uploads/2020/11/B_Junjie_HowtoUseSPECforDecisionMaking_2020.pdf

[Complicated]

Da der Kontext der Quelle SPEC INT war, ist das eher nicht die zentrale Frage hier.

[Nightspider]

Wird das ein Wettbieten mit Bondrwed? Der hat +32% IPC in SpecINT geboten, jedoch ohne Aussage zu Taktregressionen. Ich glaube es wird wieder enttäuschte Gesichter geben, wenn die geerdeten Zahlen raus sind.

Zuletzt wurden ja sogar 200-400Mhz mehr spekuliert, dank neuem Stepping.

Core to Core 40
oder
32% IPC + 4 bis 8% mehr Takt

kommt so ungefähr aufs Gleiche raus.

Da mich primär die Gamingleistung interessiert hoffe ich das von diesen Resultaten noch halbwegs viel übrig bleibt bei den Games.

[HOT]

https://www.3dcenter.org/news/news-des-28-maerz-2024

Die TDPs sind doch total egal Leo. Aber dass es ein A0 und ein B0 sind ist interessant, na haben wir hier 2 unterschiedliche CCDs? Vielleicht einer von Samsung?

[Nightspider]

Niemals.

[robbitop]

Ggf einfach nur 2x spins?

[woodsdog]

Niemals.

Darf man in Foren zum Austausch auch gerne begründen.

[basix]

AMD hat einfach nicht die Volumen, als dass sich zweigleisiges fahren beim CCD lohnt. In N4 sind die Chiplets auch nicht übermässig teuer. Einen 7800X3D mit zusätzlichem V-Cache gibt es für weniger als 350 Euro. Neben ökonomischen Aspekten dann auch noch der zusätzliche R&D Aufwand. Macht einfach wenig Sinn.

Da macht es eher Sinn, separate Chips wie eben eine APU bei Samsung zu bringen. Das selbe Produkt / Chiplet in verschiedenen Prozessen aufzulegen macht nur Intel bei Arrow Lake. Und das wohl auch eher aus der Not heraus. Sonst macht das absolut niemand in der Industrie. Ich denke, das sollte genug Begründung sein, dass sich das eigentlich nicht lohnt.

[Der_Korken]

8C 170W TDP?

lol, AMD going Intel?

[MSABK]

8C 170W TDP?

lol, AMD going Intel?

Gabs damals vor dem AM5 release nicht die gleichen Nachrichten? Amd goes intel usw…

[y33H@]

230W PPT, ja.

[bbott]

230W PPT, ja.
Und was ziehen die 8 Kerner (insbesondere 3D) real?!
Abwarten und Tee trinken...

[DeadMeat]

230w auf einem Chiplet wäre bestimmt super zu kühlen. Die 170/230w CPUs machen nichtmal bei den normalen großen Modellen wirklich Sinn aber das klingt dann doch sehr Falsch.

[rentex]

230w auf einem Chiplet wäre bestimmt super zu kühlen. Die 170/230w CPUs machen nichtmal bei den normalen großen Modellen wirklich Sinn aber das klingt dann doch sehr Falsch.

Dazu noch der Heatspreader...

https://www.igorslab.de/amd-ryzen-7000-heatspreader-und-kuehlungsanalyse-temperaturen-hotspots-und-probleme/

[Der_Korken]

Der 7700X gewinnt von 88W auf 140W ungefähr 4% Leistung in Multicore-Benchmarks, wobei die 140W wegen Temps afaik gar nicht durchgehend erreicht werden. Wenn AMD das PPT nun auf 230W anhebt, dann nur weil der 8-Kerner oberhalb von 140W noch schneller wird. Das würde bedeuten, dass der Verbrauch pro Kern irgendwo in der Größenordnung von 50% steigt. Also entweder ist das Design komplett in die Hose gegangen wie RDNA3 (Perf/W-Regression trotz besserem Halfnode?) oder die 170W sind Bullshit/Platzhalter.

[Wex]

Zum Interposer bei Zen 5 gibts gar keine Updates oder ? Am relativ schlechten Idle-Verbrauch wirds dann wohl auch keine Verbesserung geben ?

[Der_Korken]

Zum Interposer bei Zen 5 gibts gar keine Updates oder ? Am relativ schlechten Idle-Verbrauch wirds dann wohl auch keine Verbesserung geben ?

Bisheriger Stand ist, dass es beim gleichen IOD bleibt und auch bei der bisherigen Anbindung über das Package. Theoretisch könnte AMD schon ein bisschen am Idle-Verbrauch drehen, da die mobilen Dragon Range Modelle deutlich sparsamer sind trotz gleichem Silizium. Wenn ich aber schon wieder was von 170W TDP für 8C lese, kannst du dir ja ausmalen wie sehr sich AMD um Effizienz und Verbrauch schert.

[Nightspider]

Strix Halo mit X3D CCDs wird interessant (und pervers)

[davidzo]

Dazu noch der Heatspreader...

https://www.igorslab.de/amd-ryzen-7000-heatspreader-und-kuehlungsanalyse-temperaturen-hotspots-und-probleme/

Ja, der wirkt eben wie ein Kompromiss den letztendlich die Erbsenzähler bestimmt haben.

Bei Romans besuch bei AMD waren unterschiedliche Prototypen zu sehen, direct DIE, dünnere IHS und Vapor chamber IHS.
Es gab wohl mehrere Entwicklungsziele, Kühlerkompatibilität, mechanische Stabilität, thermischer Puffer, sowie Wärmeleitfähigkeit für die kleinen Chiplets und X3D CPUs. Letzteren Fokus hat man dann einfach irgendwann im Laufe der Entwicklung gedroppt.

Im Gespräch konnte man raushören dass der Wegfall der Vaporchamber in den Release-CPUs eher eine Kosten-Entscheidung war und die Ingenieure da hinterher trauern. Ich hätte gedacht dass es eventuell Probleme mit Dryout gibt bei so einer winz Vaporchamber, aber es war imo schon auffällig dass die Ingenieure keine technischen Nachteile aufgezählt haben sondern lediglich den Kostennachteil, also eine Fremdentscheidung als Grund genannt.

Es gibt die Möglichkeit dass AMD die Vaporchamber nun für Zen5 hervorholt. Ich halte es zwar für unwahrscheinlich da die Kosten bzw. Gründe sich nicht geändert haben, aber die Technik ist da und jetzt hätte man auch genug Zeit gehabt für Qualitätsoptimierung.
Klar ist eine Vaporchamber in der Fertigung teurer, aber das wird sich nur um cents oder einstellige Beträge handeln. Imo am falschen Ende gespart, wenn man bedenkt dass GPUs für ähnliche Preise wie CPUs mit weitaus größeren Vapor Chambers über den Tisch gehen (die nicht so präzise sein müssen, aber fair enough).

[rentex]

@davidzo Danke für die Info. Schade für die entgangene Chance...

[Daredevil]

AMD ist ja überhaupt nicht in Zugzwang, ganz im Gegenteil sind ihre X3D CPUs vom P/L her immer noch „zu gut“ für Games. Da kann man sich den besseren Heatspreader und die daraus resultierende Leistungssteigerung auch noch für ein andermal aufsparen.

Manche Gamer haben sich den 5950X reingeknallt für viel Geld, um die letzten Prozente raus zu bekommen. Heute hat man kaum Vorteile bei einem 7950X3D, das hätte man aus Sicht der Aktionäre bestimmt klüger machen können.

Sue hat’s ja mal in einem Interview gesagt, man will nicht auf einmal einen mega Banger bringen, sondern lieber kontinuierlich wachsen und Generation für Generation Sprünge machen. Das haben sie imho auch ziemlich gut im Griff, das ist schon beachtlich. Zen2 war noch auf der Kippe zu Intel und dann sind sie einfach locker flockig davon gezogen.
Bin gespannt, was uns AMD dieses Jahr noch herbei zaubert, Ende des Jahres würde ich den 5600x gerne in Rente schicken und mir ne kleine HPC Kiste bauen für AI Workloads.

[Zossel]

@davidzo Danke für die Info. Schade für die entgangene Chance...

Die Zielgruppe ist zu winzig.

[rentex]

Die Zielgruppe ist zu winzig.

Schon klar, trotzdem. Und ja, mehrere kleine Leistungssteigerungen sind nun mal gewinnbringender, als ein großer.

[Neurosphere]

Generell aber trotzdem gut das es entwickelt und technisch möglich ist. So hat man immernoch Optionen falls es in Zukunft zu Problemen kommen sollte was die Kühlung angeht und hat was in der Schublade.

[mboeller]

Bisheriger Stand ist, dass es beim gleichen IOD bleibt und auch bei der bisherigen Anbindung über das Package. Theoretisch könnte AMD schon ein bisschen am Idle-Verbrauch drehen, da die mobilen Dragon Range Modelle deutlich sparsamer sind trotz gleichem Silizium. Wenn ich aber schon wieder was von 170W TDP für 8C lese, kannst du dir ja ausmalen wie sehr sich AMD um Effizienz und Verbrauch schert.

wenn du Gerüchten zu viel Glauben schenkst ...

[OgrEGT]

AMD Zen5 architecture is allegedly 40% faster core-to-core than Zen4 in SPEC benchmarks
https://videocardz.com/newz/amd-zen5-architecture-is-allegedly-40-faster-core-to-core-than-zen4-in-spec-benchmarks

[HOT]

Ja, der wirkt eben wie ein Kompromiss den letztendlich die Erbsenzähler bestimmt haben.

Bei Romans besuch bei AMD waren unterschiedliche Prototypen zu sehen, direct DIE, dünnere IHS und Vapor chamber IHS.
Es gab wohl mehrere Entwicklungsziele, Kühlerkompatibilität, mechanische Stabilität, thermischer Puffer, sowie Wärmeleitfähigkeit für die kleinen Chiplets und X3D CPUs. Letzteren Fokus hat man dann einfach irgendwann im Laufe der Entwicklung gedroppt.

Im Gespräch konnte man raushören dass der Wegfall der Vaporchamber in den Release-CPUs eher eine Kosten-Entscheidung war und die Ingenieure da hinterher trauern. Ich hätte gedacht dass es eventuell Probleme mit Dryout gibt bei so einer winz Vaporchamber, aber es war imo schon auffällig dass die Ingenieure keine technischen Nachteile aufgezählt haben sondern lediglich den Kostennachteil, also eine Fremdentscheidung als Grund genannt.

Es gibt die Möglichkeit dass AMD die Vaporchamber nun für Zen5 hervorholt. Ich halte es zwar für unwahrscheinlich da die Kosten bzw. Gründe sich nicht geändert haben, aber die Technik ist da und jetzt hätte man auch genug Zeit gehabt für Qualitätsoptimierung.
Klar ist eine Vaporchamber in der Fertigung teurer, aber das wird sich nur um cents oder einstellige Beträge handeln. Imo am falschen Ende gespart, wenn man bedenkt dass GPUs für ähnliche Preise wie CPUs mit weitaus größeren Vapor Chambers über den Tisch gehen (die nicht so präzise sein müssen, aber fair enough).
Man muss die ja nicht für alle Zen5 hervorholen, reicht ja für die 170W-Varianten, alle anderen kommen ja mit Kupfer klar. Damit könnte man aber evtl. ein EinzelCCD mit 170W betreiben. Ich halte das aber dennoch nur für ein Testsample, das verdeutlicht, was man erreichen muss als OEM oder Kühlerhersteller. Final wird es mMn kein Einzel-CCD 170W geben, wozu?

AMD Zen5 architecture is allegedly 40% faster core-to-core than Zen4 in SPEC benchmarks
https://videocardz.com/newz/amd-zen5-architecture-is-allegedly-40-faster-core-to-core-than-zen4-in-spec-benchmarks

Und da sind sie wieder die 40%. Ist aber nur IPC, wahrscheinlich auch nur SPEC-FP. Der Gesamtleistungsgewinn wird sicherlich deutlich niedriger ausfallen.

[latiose88]

ja mag sein aber zumindest 20 % sind realistisch.Mehr wäre nice to have kann man so sagen.Also bei 30 % mehrleistung wäre ich gewiss schon total Happy kann man so sagen.Recht viel mehr erwarte ich gewiss nicht.Weil 40 % ist wohl die höchste Steigerung bei einer Software.Meines liegt genau im Mittelfeld kann man so sagen.War schon immer so gewesen.

[Ramius]

ja mag sein aber zumindest 20 % sind realistisch.Mehr wäre nice to have kann man so sagen.Also bei 30 % mehrleistung wäre ich gewiss schon total Happy kann man so sagen.Recht viel mehr erwarte ich gewiss nicht.Weil 40 % ist wohl die höchste Steigerung bei einer Software.Meines liegt genau im Mittelfeld kann man so sagen.War schon immer so gewesen.

Warum sind 20% realistisch nur weil irgendwer sagt > 40% sind erreichbar?

Genauso gut könnte ich sagen in irgendeinem Benchmark sind 60% erreichbar. Sind dann 30% Mehrleistung realistisch?

[Leonidas]

Und da sind sie wieder die 40%. Ist aber nur IPC, wahrscheinlich auch nur SPEC-FP.

Kepler_L2: It's SPECInt.
https://twitter.com/Kepler_L2/status/1774059104702546286

[fondness]

Kepler_L2: It's SPECInt.
https://twitter.com/Kepler_L2/status/1774059104702546286


SPECInt wäre natürlich eine Ansage wenn es stimmt. Denn Taktmäßig sollte nicht mehr so viel gehen von Zen4 aus, das müsste also dann fast ausschließlich IPC sein und da sind 40% eine gewaltige Ansage. Allerdings kann man viel behaupten im Internet^^.

[ryan]

Xino sagt AMD gibt eine Vorschau mit 20% Verbesserung in Cinebench R23 1T.

[mboeller]

Kepler_L2: It's SPECInt.
https://twitter.com/Kepler_L2/status/1774059104702546286

laut adroc_thurston im anandtech Forum genauer: SIR2017; stands for SpecINT rate 2017 (1/T); soweit ich das verstehe SpecInt rate 2017, single Thread

+ angeblich gemessen, ach ja es sind angeblich nicht 40% sondern >40% :)

[Leonidas]

https://www.3dcenter.org/news/news-der-osterfeiertage-2024
https://www.3dcenter.org/dateien/abbildungen/Performance-Aussagen-von-All-the-Watts-Maerz-2024.png

[The_Invisible]

Diese hypetrains bei AMD sind echt immer schade, am Ende kann man da fast nur enttäuscht werden. Aber gut, nicht AMDs schuld...

[MSABK]

Hype hin oder her. Zen5 3d wird wieder Spitze bei wenig Stromverbrauch. Das sollte denke ich klar sein.

[The_Invisible]

https://www.heise.de/news/Erste-Leaks-zu-AMDs-Zen-5-fuer-Desktops-mit-16-Kernen-pro-CCD-9671578.html

16c pro ccd + 3d cache wären schon pornös :D

[Linmoum]

16C/CCD wird's nur bei Zen5c geben, daher auch die (bis zu) 192C EPYC (12x16C) vs. die max. 128C (16x8C) bei Zen5.

[Der_Korken]

https://www.heise.de/news/Erste-Leaks-zu-AMDs-Zen-5-fuer-Desktops-mit-16-Kernen-pro-CCD-9671578.html

16c pro ccd + 3d cache wären schon pornös :D

16C pro CCD gibt es ja bereits bei Zen4C ;)

Ein Novum wären 16C pro CCX, aber das sehe ich auch nur bei Zen5C. Würden die normalen Kerne im 16er Pack ausgelifert, würde AMD sie für die normalen Epycs verwenden, aber danach sah die letztens geleakte Modellliste nicht aus.

[robbitop]

Das hat ja nicht nur Vorteile. Je mehr Kerne im CCX desto mehr Kompromisse muss man in Bezug auf Latenz hinnehmen. Das ist ja der Grund für die Limitierung der ccx. Niedrige core to core und core to L3 latency (im ccx) und trotzdem gute Skalierbarkeit. Ersteres opfert man mit größeren ccx. Die Anwendungen die deutlich mehr als 8C brauchen haben meist auch nicht die hohe Sensivität auf core to core latency (weil weniger Interdependenz im Workload).

[Nightspider]

Die Latenzen könnte man bei Zen6/7 durch Stacking und auslagern der Caches besser in den Griff bekommen, indem die kerne näher zusammenrücken und die Caches teilweise auf eine andere Ebene wandern.

Ich denke sowas könnten wir spätestens bei Zen7 sehen.

[fondness]

16C/CCD wird's nur bei Zen5c geben, daher auch die (bis zu) 192C EPYC (12x16C) vs. die max. 128C (16x8C) bei Zen5.

Wenn es bei Zen5c möglich ist, dann ist es das auch bei Zen5. Ist ja der selbe core nur mit anderen libs. Ob es kommt ist natürlich eine andere Frage.

[ChaosTM]

Wie viel Mehrleistung pro Taktrate schaut da im besten Fall raus ?
40% werden es wohl nicht sein..

Interessiert mich primär als Spieler.

[robbitop]

Die Latenzen könnte man bei Zen6/7 durch Stacking und auslagern der Caches besser in den Griff bekommen, indem die kerne näher zusammenrücken und die Caches teilweise auf eine andere Ebene wandern.

Ich denke sowas könnten wir spätestens bei Zen7 sehen.
Das hilft aber nicht den inter ccx Latenzen. ;)

[Brillus]

Wenn es bei Zen5c möglich ist, dann ist es das auch bei Zen5. Ist ja der selbe core nur mit anderen libs. Ob es kommt ist natürlich eine andere Frage.

Dachte die C-Kerne wären auch bzgl. Cache gekürzt.

[Nightspider]

Das hilft aber nicht den inter ccx Latenzen. ;)

Sicher? Bei Zen liegt der riesige L3 bisher in der Mitte und die Kerne sind außen.

Oder läuft die Kommunikation über die Caches? Hab da zu wenig Ahnung, ehrlich gesagt.

Vielleicht wenn der Cache in mehreren Layern gestacked (ähnlich HBM) ins Zentrum unter das CCD kommt und die Kerne ringförmig direkt daneben liegen und alle Kerne auf den gleichen Cachepool mit geringen Wegen zugreifen.

[robbitop]

Inter nicht Intra. ;)
Alles was außerhalb ist wird schneller und was innerhalb ist langsamer.

[bbott]

AMD Zen5 architecture is allegedly 40% faster core-to-core than Zen4 in SPEC benchmarks
https://videocardz.com/newz/amd-zen5-architecture-is-allegedly-40-faster-core-to-core-than-zen4-in-spec-benchmarks
Da sind bestimmt auch IPS statt IPC gemessen worden.

[latiose88]

sind die Zen 4c CPUS denn schon Veröffentlicht? Und was heißt denn IPS ausgeschrieben und was heißt das denn auf deutsch?

Und 20% mehrleistung bei Cinchebench heißt auch für mich 20% weil Videoumwandeln so ähnlich wie Cinchbench Funktioniert.BIn jedenfalls immer sehr nah dran bei der Mehrleistung wenn ich das immer so verglichen hatte.

[Der_Korken]

Die Latenzen könnte man bei Zen6/7 durch Stacking und auslagern der Caches besser in den Griff bekommen, indem die kerne näher zusammenrücken und die Caches teilweise auf eine andere Ebene wandern.

Stacking alleine hilft erstmal noch nicht. Wenn man sich das Layout eines 8er CCDs vor Augen führt, dann ist eigentlich nur der L3 in der Mitte und die (räumliche) Verbindung zwischen L2 und L3 für die Kommunikation relevant. Die Kerne kommunizieren nicht direkt miteinander. Das optimale Layout hatte man bei Zen 1/2, weil dort vier L3-Slices voll verbunden im Quadrat angeordnet waren und an jedem L3-Slice hing genau ein Kern.

Bei Zen 3 hat man das 2x2-Layout verdoppelt zu einem 4x2-Layout. Das hat schon gut Latenzen gekostet (39 -> 46 Takte) und auch die L3-Bandbreite pro Kern ist gegenüber Zen 2 sogar halbiert worden.

Dieses Prinzip fortzuführen und quasi 8x2 Kerne zu haben (also 2x das aktuelle Layout übereinander), zieht das Layout räumlich sehr in die Länge und dürfte die Latenzen nochmal deutlich mehr verschlechtern als Zen 3 damals. Die Kerne in einem 4x4-Layout anzuordnen (also 2x das aktuelle Layout nebeneinander) führt entweder dazu, dass man quasi zwei "Korridore" mit jeweils 8 Kernen hat, die sehr weit entfernt sind oder man hat nach wie vor einen Korridor in der Mitte und jeweils 4x2 Kerne auf jeder Seite. Dann liegen 8 Kerne räumlich direkt am L3-Korridor (8 innere Kerne) und die anderen 8 jeweils dahinter (also am linken und rechten Rand des Dies), d.h. deren Verbindung muss quasi an den inneren Kernen vorbeigehen.

Der beste Weg bezüglich Latenzen wäre es, zwei aktuelle 4x2-Layouts übereinander zu stapeln, also Kern über Kern und Cache über Cache. Dann hätte man 16 Kerne mit quasi der selben Latenz wie jetzt aber ein ekliges Hitzeproblem.

[robbitop]

Kern über Kern ist thermisch problematisch.

[Zossel]

Passt zwar nur bedingt hier rein, aber das Paper trifft es ziemlich gut:

https://chipsandcheese.com/2024/03/27/why-x86-doesnt-need-to-die/

Money Quote:
But utterly incorrect claims like “In RISC architectures like MIPS, ARM, or RISC-V, the implementation of instructions is all hardware” need to get thrown out. The year isn’t 1980 anymore.

Chips and Cheese hat auch schicke Bildchen zu Core2Core Latenzen:

https://chipsandcheese.com/2023/11/07/core-to-core-latency-data-on-large-systems/

[bbott]

sind die Zen 4c CPUS denn schon Veröffentlicht? Und was heißt denn IPS ausgeschrieben und was heißt das denn auf deutsch?

1. Ja?! APUs und Server?!
2. https://en.m.wikipedia.org/wiki/Instructions_per_second

[Leonidas]

Zen 5 IPC figures are subject to re-testing before announcement
Fortnite 7%
Passmark 11%
R23 1T 20%
7-Zip 28%
V-Ray CPU 33%
Metro Exodus 38%
Dolphin Bench 71%
WPrime 86%
average 3?%
https://twitter.com/3DCenter_org/status/1774610497327043067

Update: Ist ein blöder April-Scherz - veröffentlicht am 31. März
https://twitter.com/All_The_Watts/status/1774754926138433618

[robbitop]

Das streut aber ungewöhnlich doll.

[Godlike]

Das streut aber ungewöhnlich doll.

Der 1. April auch

[HOT]

Jo immer unter 1.April-Vorbehalt.
Aber natürlich hängt der noch viel mehr am Speicher als Zen4. Wenn der mit 5600 oder gar 5200er läuft, wirds schnell finster mMn.

[fondness]

Der 1. April auch

Der Original-Post war am 31. März.

/Edit: Wobei in Indien woher der Beitrag offenbar stammt wohl grenzwertig.

[fondness]

Das streut aber ungewöhnlich doll.

Finde ich nicht ungewöhnlich:

https://i.postimg.cc/mkWnMKhr/N-r-st-IPC-mezi-Zenem-3-a-Zenem-4-v-r-zn-ch-programech-a-hr-ch.jpg (https://postimg.cc/47wwRL6C)

Was ich wesentlich verdächtiger finde ist, dass die Zen5 Werte durchgehend mit kleinen +/- den doppelten Zen4-Werten entsprechen. Eine neue Architektur sollte andere Flaschenhälse lösen und deshalb grundlegend anders skalieren als Zen4 vs. Zen3. Ich tippe also auf Fake.

[reaperrr]

Was ich wesentlich verdächtiger finde ist, dass die Zen5 Werte durchgehend mit kleinen +/- den doppelten Zen4-Werten entsprechen. Eine neue Architektur sollte andere Flaschenhälse lösen und deshalb grundlegend anders skalieren als Zen4 vs. Zen3. Ich tippe also auf Fake.
Es ist in den letzten Jahren aber eigentlich immer so gewesen, dass es diese "andere Skalierung" bei neuen Architekturen viel seltener gab, als man allgemein erwarten würde, jedenfalls in Sachen Ausprägung.

Generell scheinen die Zuwächse der ausgewählten Benchmarks eher davon abzuhängen, wie stark die jeweilige Anwendung CPU-limitiert ist, oder ob sie mehr IPC- oder Cache-limitiert ist.

Kann natürlich trotzdem Fake sein, muss aber nicht.

[Leonidas]

Der Original-Post war am 31. März.
/Edit: Wobei in Indien woher der Beitrag offenbar stammt wohl grenzwertig.

Auch in Indien war zu dem Zeitpunkt noch (knapp) 31. März. Gleicher Twitterer hatte kürzlich schon einiges zum Thema von sich gegeben, mit ziemlicher Sicherheit hat dies nichts mit einem April-Scherz zu tun.

[M4xw0lf]

Auch in Indien war zu dem Zeitpunkt noch (knapp) 31. März. Gleicher Twitterer hatte kürzlich schon einiges zum Thema von sich gegeben, mit ziemlicher Sicherheit hat dies nichts mit einem April-Scherz zu tun.

Seit wann ist der Watts-Typ denn seriös? :uponder:

[Linmoum]

Das war früher Greymon, hat seinen alten Account irgendwann gelöscht und ist jetzt unter All The Watts unterwegs.

[Der_Korken]

Was ich wesentlich verdächtiger finde ist, dass die Zen5 Werte durchgehend mit kleinen +/- den doppelten Zen4-Werten entsprechen. Eine neue Architektur sollte andere Flaschenhälse lösen und deshalb grundlegend anders skalieren als Zen4 vs. Zen3. Ich tippe also auf Fake.

+1

Gerade die letzten beiden, die vorher schon 30-40% schneller liefen, sollen jetzt mal eben weitere 70-80% zulegen, also 2,5x so schnell wie auf Zen 3 sein? Während andere Sachen im Vergleich zu Zen 3 gerade mal um 10% zulegen? No way, lazy fake.

Edit: Angeblich sind die Zahlen nur ein Aprilscherz. Die echten Zahlen sollen noch höher sein ... fragt sich was hier der eigentliche Aprilscherz ist :freak:

[latiose88]

Die eigentlichen Zahlen noch höher also ich weiß nicht und es gelistete ja schon vorher was mit 20% Steigerung bei cinchebench durch das internet. Also das ist realer als einfach nur zu behaupten 40 % mehr leistung ohne erkennbaren sinn. Habe ich auch nicht wirklich erwartet das da so viel dabei rum kommt. Real habe ich auch so 20-30 % erwartet gehabt. Und dann skaliert mein Programn nicht genauso wie handbrake oder adope beim videoumwandeln. Also nur weil wenn dann handbrake 20 % zulegen würde, heißt das nicht das es bei mir auch nur 20 % sind sondern mit etwas glück sogar mehr. Nur als beispiel weil diese Ergebnisse kommen erst wenn der Release der neuen CPU kurz davor stehen wird. Ansonsten bleibt das aus.

[Tarkin]

Zen 5 IPC figures are subject to re-testing before announcement
Fortnite 7%
Passmark 11%
R23 1T 20%
7-Zip 28%
V-Ray CPU 33%
Metro Exodus 38%
Dolphin Bench 71%
WPrime 86%
average 3?%
https://twitter.com/3DCenter_org/status/1774610497327043067

https://twitter.com/All_The_Watts/status/1774754926138433618

Übersetzung: Aprilscherz. Die Zahlen zum Zen 5 IPC sind nicht allzu weit von der Realität entfernt. Die Realität ist sogar noch höher. Bitte warten Sie bis Juni auf offizielle Zahlen.

[latiose88]

na wenigstens sehr nah dran,ist ja schon mal was.

[mboeller]

heize ich mal den Hypetrain noch ein wenig mehr an

aus dem anandtech Forum:


With what I was told: Per clock, Zen 5 has HIGHER IPC than Apple latest CPU P cores.

AMD will have something to compete with Apple and Qualcomm, not just Intel, apparently.


Apple IPC + 6GHz :freak: ;D

[Nightspider]

fragt sich was hier der eigentliche Aprilscherz ist :freak:

;D

Ich will das es wahr ist aber bei Zen4 gingen die Zahlen vor dem Release auch durch die Decke und waren dann falsch. :redface:

[HOT]

Nope, vor Zen4 ist tatsächlich kaum IPC sondern nur Takt erwartet worden. Das war dann widererwarten plötzlich doch mehr IPC als erwartet bei Zen4 zum Start. Auch vor Zen3 hat man nicht mit so einer Leistungsexplosion vor allem bei Spielen gerechnet und vor Zen2 waren die Erwartungen ebenfalls sehr gedämpft ob des Chiplet-Design-Leaks. Das war dann auch besser als erwartet.
Bei Zen gabs eigentlich nie einen Hypetrain, das gibts eigentlich nur bei Radeon/Geforce. Bei den CPUs gabs vorher meist schon Leaks, die das halbwegs korrekt eingeordnet haben.

[latiose88]

aha ist das wirklich so, wollen wir doch mal hoffen das dies wirklich wahr ist.

[Der_Korken]

heize ich mal den Hypetrain noch ein wenig mehr an

Apple IPC + 6GHz :freak: ;D

Also sind wir jetzt bei +50% IPC zuzüglich Taktbonus. Bis zum Release knacken wir safe noch die +100% ST.

Nope, vor Zen4 ist tatsächlich kaum IPC sondern nur Takt erwartet worden. Das war dann widererwarten plötzlich doch mehr IPC als erwartet bei Zen4 zum Start. Auch vor Zen3 hat man nicht mit so einer Leistungsexplosion vor allem bei Spielen gerechnet und vor Zen2 waren die Erwartungen ebenfalls sehr gedämpft ob des Chiplet-Design-Leaks. Das war dann auch besser als erwartet.
Bei Zen gabs eigentlich nie einen Hypetrain, das gibts eigentlich nur bei Radeon/Geforce. Bei den CPUs gabs vorher meist schon Leaks, die das halbwegs korrekt eingeordnet haben.

Im Gegenteil: Bei Zen 4 ging man lange Zeit von +25% IPC aus auf seiten der Leaker. Dass das keinen Sinn ergibt, wenn Zen 3 als "großer" Architektursprung nur +19% hatte und nur jede zweite Gen größere Änderungen mit sich bringt, hat man sich eigentlich denken können. Die Leistungsexplosion bei Zen 3 kam imho auch nicht ganz aus dem Nichts, denn der 3300X hat mit nur 4 Cores aber einem einzelnen 16MB-L3 die ganzen 4C-Skylakes wegrasiert. Mit 8 Kernen und nochmal doppeltem L3 konnte man sich denken, dass damit auch der 8C-Skylake mit doppeltem Cache rasiert wird, selbst ohne IPC-Uplift. Bei Zen 2 stimme ich dir allerdings zu.

[bbott]

Die AMD Gerüchte bei CPUs waren aber deutlich realistischer als bei den GPUs. Wenn man über Takt statt IPC Irrungen hinweg sieht :-p
Ich bin eher an IPS, Kernanzahl und P/W Verhältnis interessiert. IPC ist nett aber weniger aussagekräftig.

[Nightspider]

Nope, vor Zen4 ist tatsächlich kaum IPC sondern nur Takt erwartet worden

Mein Gedächtnis verarscht mich zwar auch manchmal aber in diesem Fall bin ich sicher das dich dein Gedächtnis verarscht. ;)


Bis zum Release knacken wir safe noch die +100% ST.

Fehlt da nicht eine Null? :naughty:

[HOT]

Es gab ne Weile dieses +50% fp Ding, was aber recht schnell als AVX512 entlarvt wurde.
Ansonsten war sehr schnell klar, dass Zen4 ne recht schmale Architektur bleiben würde. Klar gab's immer wieder Fanbekindungen, die gibt's immer, aber ernsthaft Hypetrain gab's nicht. Was es gab war zuviel Optimismus beim Zeitplan.. Es wurde mit Q2 22 gerechnet, aber er brauchte offensichtlich 2 Respins, so würde es Herbst, Zen4 ist ja B2. Ich erinnere mich noch gut an die Diskussionen ob es gegen Raptor Lake reichen würde. Aufgrund der Verwendung von 5200er RAM enttäuschte Zen4 bei Spiele aber noch die moderaten Erwartungen. Das grösdte Problem war aber die teure Plattform.

[Lehdro]

Habt beide Recht: Anfangs gab es bei Zen 4 tatsächlich recht dicke IPC Leaks, die teilweise über 20% lagen. Später hat sich das recht schnell auf ~10% eingenordet, was sich dann auch bestätigt hatte. Kann man hier alles schön chronologisch nachlesen (https://www.3dcenter.org/news/amd-zen-4).
Februar 21: >25%
April 21: ~20%
Februar 22: 18%
Mai 22: <15%
September 2023 Release: 13%

[RitterRost]

IMHO entstand das Missverständnis dadurch, dass die ersten (begeisterten) Zen4 Leaks von den SuperComputer-Leuten kamen.
Für deren Berechnungen war Zen4 25% schneller.
Andere Anwendungen / Spiele reagieren halt anders, und am Ende bleibt ein 13% Durchschnitt.

[fondness]

IMHO entstand das Missverständnis dadurch, dass die ersten (begeisterten) Zen4 Leaks von den SuperComputer-Leuten kamen.
Für deren Berechnungen war Zen4 25% schneller.
Andere Anwendungen / Spiele reagieren halt anders, und am Ende bleibt ein 13% Durchschnitt.

Stimmt nicht, es waren schon 20-25%. Nur waren davon halt nur 13% IPC und der Rest mehr Takt. Am Anfang hat man nicht an die fast 6Ghz geglaubt und alles auf die IPC geschoben.

[HOT]

Was psychologisch aber hängegeblieben ist sind die schlechten Reviews, weil das Ding so extrem am Speicher hängt.

[latiose88]

Kommt auf das verwendete Programm drauf an. Meine Anwendung hängt nicht so am Speicher weil 2-3 % durch den Speicher sehr wenig ist.

Das ist das wo ich bei wem als erstes habe testen lassen den RAM takt von 4800 mhz auf 6200 mhz und so. Ich hatte wohl zu hohe Erwartungen gehabt und war dann entäuscht gewesen das ein Programm wo rein auf CPU Leistung angewiesen ist mit Speicher nicht so gut skaliert wie gedacht. Weil die meisten schreiben ja hoher RAM takt gibt mehr Leistung und so.
und ja 11% mehr IPC gab es bei meiner Anwendung dank bessere cpu bei Zen 4.Mit dem allcore takt dazu waren es in der tat 20 % gewesen. aber nur wenn ich auf 200 Watt geil wäre. Aber durch das auf 142 Watt gedrosselt waren es immerhin noch 15 % mehr leistung gewesen. Folge richtig kann man so sagen gab es dank rund 800 mhz mehr allcore takt ganze 4 % mehrleistung.
Wenn es also bei Zen 5 zumindest mit auf 5,4 GHz allcore möglich wäre weitere 5 % mehrleistung.
Intel ist nur darum so weit vorne dank des hohen allcore takt und das es ohne ht 24 logische threads sind. Der Preis dann durch Vollast das es dann so richtig rein ballert beim Stromverbrauch.

ich hoffe AMD haut nun keine 300 Watt CPUs raus. Denn die Leistung mag zwar dann besser sein aber der Stromverbauch geht dann durch die Decke. Alles hat seine Vor und Nachteile. Bei AMD erwarte ich fürs erste noch keine Erhöhung des Stromverbrauchs
von mir aus kann zen 5 schon kommen. Ich will jedenfalls alles aus dem ganzen system an Leistung ziehen was so geht.

[Nightspider]

Es stimmt das Zen4 noch deutlich mehr abgehen kann mit schnellem und per Hand getuntem Speicher.

Kommt halt wirklich auf das Programm an.

Ich hoffe das das AMD den V-Cache bei Zen5 oder vergrößert. Spätestens bei Zen6.

[HOT]

Brauchste nicht per Hand tunen. 6k CL30 XMP/EXPO, viel besser wirds eh nicht. HUB hat 14% mehr Performance bei Spielen gemessen von 5200 CL36 auf 6000 CL30, darüber wird die Luft dünn, da bekommt man kaum mehr Leistung, Handtuning ist selten sinnvoll bei AM5.

[Der_Korken]

Je nach Implementierung könnte der V-Cache bei Zen 5 auch eher meh werden. Wenn der L3 weiterhin mit Coretakt läuft und dieser wirklich auf bis zu 6Ghz angehoben wird, könnte die Taktlücke zwischen 3D und non-3D noch größer werden. Außerdem könnten größere OoO-Strukturen in Zen 5 auch dafür sorgen, dass Speicherlatenzen besser versteckt werden und der Ertrag eines größeren Caches generell kleiner ausfällt. Bei PCGH sieht man viele Spieletests, wo Raptor Lake den normalen Zen-4-Modellen um 20-30% davonzieht. Und in genau diesen Tests legen die 3D-Modelle überproportional zu, d.h. Zen-4-3D ähnelt im Verhalten eher Raptor Lake als Zen-4-non-3D. Wenn AMD den Kern massiv vergrößert, könnte Zen 5 sich auch dort einsortieren.

Edit:

Hier nochmal zur Verdeutlichung aus einem HWUB-Video:

Leistungsgewinn von DDR6000-C30 auf DDR4800-C40:
13900K: +8,7%
7950X3D: +6,8%
7700X: +20,2%

Raptor Lake leidet deutlich weniger unter RAM-Latenzen als Zen 4, obwohl er keinen wirklich größeren Cache hat. Irgendwo muss das herkommen und die Vermutung ist, dass Zen 5 dort hingehen wird.

Edit²: @HOT: Bezieht sich das auf meinen Post? Wenn ja, bitte elaborieren.

[HOT]

Ja weil das bis jetzt ein riesen Problem war :freak:.
Gehts noch?

[Exxtreme]

OoO kann Speicherlatenzen nicht so wirklich zuverlässig verstecken. Da müssen schon einige Sachen zusammenkommen damit das gelingt. Und deshalb gibt es Caches eben weil das eher selten klappt.

Aber ja, wenn AMD den Cache nicht schneller bekommt und dann könnte es passieren, dass die Nicht-3D-Modelle für einige Anwendungen die bessere Alternative werden. Vor allem wenn Arbeitszeit von Mitarbeitern dranhängt und wartende Mitarbeiter ins Geld gehen. Für den Normalo dürften die 3D-Modelle auch so schon schnell genug sein auch wenn sie nicht so hoch takten. An krumme Cache-Taktfrequenzen glaube ich nicht. Denn das kostet zusätzlich Latenz und führt den Cache ad absurdum.

[Der_Korken]

An krumme Cache-Taktfrequenzen glaube ich nicht. Denn das kostet zusätzlich Latenz und führt den Cache ad absurdum.

Ist das wirklich so? Der Kerntakt müssen bereits heute vom Cache-Takt entkoppelt sein, da Kerne unterschiedlich takten können. Afaik läuft der L3 immer auf dem Takt des aktuell schnellsten Kerns. Bei 50+ Takten an Latenz kommt es auf ein oder zwei weitere Takte zum Puffern nur für den einen Kern auch nicht drauf an. Man könnte den Cache mit eigener Voltage und Takt vielleicht sogar effizienter betreiben, d.h. einen 7800X3D-Nachfolger bringen, der sowohl 3D-Cache als auch vollen Kerntakt bietet oder bei Teillast den Cache nicht voll ausfahren, um Strom zu sparen, wenn die Anwendung nicht cachelastig ist.

[fondness]

Je nach Implementierung könnte der V-Cache bei Zen 5 auch eher meh werden. Wenn der L3 weiterhin mit Coretakt läuft und dieser wirklich auf bis zu 6Ghz angehoben wird, könnte die Taktlücke zwischen 3D und non-3D noch größer werden. Außerdem könnten größere OoO-Strukturen in Zen 5 auch dafür sorgen, dass Speicherlatenzen besser versteckt werden und der Ertrag eines größeren Caches generell kleiner ausfällt. Bei PCGH sieht man viele Spieletests, wo Raptor Lake den normalen Zen-4-Modellen um 20-30% davonzieht. Und in genau diesen Tests legen die 3D-Modelle überproportional zu, d.h. Zen-4-3D ähnelt im Verhalten eher Raptor Lake als Zen-4-non-3D. Wenn AMD den Kern massiv vergrößert, könnte Zen 5 sich auch dort einsortieren.

Edit:

Hier nochmal zur Verdeutlichung aus einem HWUB-Video:

Leistungsgewinn von DDR6000-C30 auf DDR4800-C40:
13900K: +8,7%
7950X3D: +6,8%
7700X: +20,2%

Raptor Lake leidet deutlich weniger unter RAM-Latenzen als Zen 4, obwohl er keinen wirklich größeren Cache hat. Irgendwo muss das herkommen und die Vermutung ist, dass Zen 5 dort hingehen wird.

Edit²: @HOT: Bezieht sich das auf meinen Post? Wenn ja, bitte elaborieren.

Logisch, das liegt am Ringbus bei Raptor Lake und hat nichts mit der Größe des Kerns zu tun. Dadurch hat er geringere Speicherlatenzen und deshalb hängt er auch nicht so am Speicher. Man darf nicht vergessen, dass die Topologie von Zen 4 Minimum 128 Cores hergibt, das geht natürlich zu lasten der Latenz. Deshalb profitiert Zen4 auch so krass vom 3D-Cache, trotz nur 5Ghz Takt macht er dann alles platt - mehr Cache senkt die durchschnittliche Speicherlatenz.

[Der_Korken]

Logisch, das liegt am Ringbus bei Raptor Lake und hat nichts mit der Größe des Kerns zu tun. Dadurch hat er geringere Speicherlatenzen und deshalb hängt er auch nicht so am Speicher. Man darf nicht vergessen, dass die Topologie von Zen 4 Minimum 128 Cores hergibt, das geht natürlich zu lasten der Latenz. Deshalb profitiert Zen4 auch so krass vom 3D-Cache, trotz nur 5Ghz Takt macht er dann alles platt - mehr Cache senkt die durchschnittliche Speicherlatenz.

Die Zeiten schneller Ringbusse sind vorbei. Mit 12 Core-Clients und iGPU ist der Latenzvorteil kaum noch vorhanden. Bei CB finde ich gerade nur Latenztests für Zen 4 aber aus den Threads hier im Forum meine ich mich erinnern zu können, dass RTL ohne Tuning über 60ns liegt. CB kam auf 67ns bei DDR5200 ohne Tuning. Das kann also nicht die Antwort sein. Bei Kaby Lake vs Zen 1 waren es afaik irgendwas um die 20ns Vorteil für Intel, sowohl mit als auch ohne Tuning. Das waren ganz andere Hausnummern.

[fondness]

Die Zeiten schneller Ringbusse sind vorbei. Mit 12 Core-Clients und iGPU ist der Latenzvorteil kaum noch vorhanden. Bei CB finde ich gerade nur Latenztests für Zen 4 aber aus den Threads hier im Forum meine ich mich erinnern zu können, dass RTL ohne Tuning über 60ns liegt. CB kam auf 67ns bei DDR5200 ohne Tuning. Das kann also nicht die Antwort sein. Bei Kaby Lake vs Zen 1 waren es afaik irgendwas um die 20ns Vorteil für Intel, sowohl mit als auch ohne Tuning. Das waren ganz andere Hausnummern.

Spiele reagieren extrem sensitiv auf die Speicherlatenz. Nicht umsonst macht ein Zen4@5Ghz mit 96MB L3 jeden Zen 4 mit 6Ghz und 32MB L3 platt (und das nicht mal knapp). Da machen auch 5ns eine Menge aus, und Intel liegt noch immer im Bereich von 5-10ns vorne AFAIK.

Du sagst es im übrigen ja selbst: "Bei PCGH sieht man viele Spieletests, wo Raptor Lake den normalen Zen-4-Modellen um 20-30% davonzieht. Und in genau diesen Tests legen die 3D-Modelle überproportional zu". Ergo limitiert bei den normalen Zen4-Modellen ganz klar die Speicherlatenz, denn das ist das einzige, was der größere Cache senkt. Da sind selbst das satte 1Ghz weniger Takt egal. Das ist auch der Grund, warum die Intel-Modelle mit dem Mesh in Spielen extrem schlecht sind: Die Speicherlantenz sind deutlich höher als beim Ringbus.

[Der_Korken]

Spiele reagieren extrem sensitiv auf die Speicherlatenz. Nicht umsonst macht ein Zen4@5Ghz mit 96MB L3 jeden Zen 4 mit 6Ghz und 32MB L3 platt (und das nicht mal knapp). Da machen auch 5ns eine Menge aus, und Intel liegt noch immer im Bereich von 5-10ns vorne AFAIK.

Du sagst es im übrigen ja selbst: "Bei PCGH sieht man viele Spieletests, wo Raptor Lake den normalen Zen-4-Modellen um 20-30% davonzieht. Und in genau diesen Tests legen die 3D-Modelle überproportional zu". Ergo limitiert ganz klar die Speicherlatenz, denn das ist das einzige, was der größere Cache senkt.

Natürlich senkt der 3D-Cache die durchschnittliche Latenz, aber da ist ja nicht die einzige Möglichkeit um die Leistung zu steigern. Wenn bei Zen 4 durch ausstehende Speicherzugriffe der ROB oder irgendwelche Scheduler überlaufen und dadurch die gesamte OoO-Pipeline so lange stallen muss bis ein Zugriff ankommt und Ressourcen freigibt, während RTL durch größere Buffer fröhlich weiterrechnen kann, dann ist RTL im Latenzlimit schneller und das ohne größeren Datencache. Der 3D-Cache würde dann natürlich auch helfen aber auf andere Weise.

Und wegen der besseren Speicherlatenzen von RTL: Ohne genaue Zahlen ist es natürlich schwer zu diskutieren, aber in dem Screenshot oben sieht man, dass RTL viel schlechter skaliert und das über eine Bandbreite von RAM-Konfigs, die deutlich größer ist als deine genannten 5-10ns. Wenn es wirklich nur ein Offset ist, den RTL schneller ist als Zen 4, müsste der mit 4800er RAM und CL40 auch irgendwann mal umfallen. Tut er aber nicht. Er verhält sich eher wie der 7950X3D, obwohl physisch deutlich weniger Cache vorhanden ist.

[fondness]

Wenn deine Theorie stimmen würde, dann müssten auch Intel-CPUs mit Mesh gut performen. Sobald man Intel-CPUs allerdings ihren schnellen Ringbus beraubt, sind sie absolute Gurken in Spielen.

[Der_Korken]

Gerade bei CB gefunden: Speicherlatenz 13900K (aus dem Artikel zum w9-3495X): 72ns bei DDR6000 https://pics.computerbase.de/1/0/7/3/2/2-d7ac610a536786ae/4-1080.7794d359.png

7950X aus dem Launch-Artikel: 66ns bei DDR5200: https://pics.computerbase.de/1/0/4/8/1/5-3311558fdaed7cf7/7-1080.2149e918.jpg

Leider gibt es zum 3495X keine Spiele-Benches, wobei man hier aber auch sagen muss, dass die L3-Latenz mit 40ns (!) unter aller Kanone ist: https://pics.computerbase.de/1/0/7/3/2/2-d7ac610a536786ae/5-1080.080d0b8a.png

Wenn man bedenkt, dass der RAM erst nach einem L3-Miss durchsucht wird, finde ich die 90ns da schon ziemlich human.

[HOT]

Diese Diskussion gab es schonmal im Zen4-Thread IIRC. Der Speichercontroler im neuen IOD ist ggü. den Intel-Speichercontrolern im Nachteil, ich weiss aber nicht mehr wieso. Daher kam dieser gigantische Unterschied zustande, dass die AMD-IODs viel höhere Takte brauchen, damit der Speicher effizient wird. Es ist in diesem Falle nicht nur die Latenz.
I.Ü. ist der Cache kein Allheilmittel. Zwar senkt er die Abhänigigkeit von schnellem Speicher, aber nicht vollstänidg, sodass es sich auch beim X3D noch lohnt, nicht am Speicher zu sparen.
Zen5 erbt jetzt die Probleme mit dem Speichercontroller, 6000 oder 6400 bleibt also Pflicht auch bei Zen5.
Was man dennoch erwähnen sollte, ist, dass wir uns bitte an Broadwell-c erinnern. Die Cache war nicht besonders schnell und die CPUs stark niedriger getaktet als Haswell, dennoch legte sich diese CPU mit dem weit schnelleren Skylake an in Spielen. Der Cache wird für Spiele immer super sein, wie jetzt auch, wird es nur wenige geben, die darauf nicht reagieren - es findet eben immer wahnsinnig viel Datenverkehr statt.

[Lehdro]

I.Ü. ist der Cache kein Allheilmittel. Zwar senkt er die Abhänigigkeit von schnellem Speicher, aber nicht vollstänidg, sodass es sich auch beim X3D noch lohnt, nicht am Speicher zu sparen.
Genau. In der neusten PCGH ist ein ausgefahrenes RAM OC (Subtimings, Widerstände etc) eines 7800X3D Systems durchgetestet worden, gerade bei den Perzentilen legt Zen 4 trotz Cache stellenweise gewaltig zu. Aber halt nicht immer überall wo man es vermuten würde - stellenweise sogar genau konträr zum logischen Verhalten. Ist ganz interessant das mal zu sehen. Bin gespannt wie sich Zen 5 verhalten wird, wenn weiter hinten noch andere Stellschrauben gedreht werden.

[latiose88]

wow 14 % unterschied von 4800 mhz auf 6200 mhz davon kann ich echt nur träumen. Ich wünschte meine Anwendung wäre so RAM oder l3 cahce lästig, ist es aber nicht.
Der hohe RAM takt ist nur rund 2 % Unterschied und ich versuche die CL Werte die beste zu nehmen um doch noch was raus zu holen, wenn schon der hohe ram takt nicht wirklich hilft dann die Zugriffszeiten. Der extra 3d cache brachte mir schlechtere Leistung.
Der allcore takt ist wichtig bei mir an leistung.
Da wird der breitere Design mir weiter helfen.

[Zossel]

wow 14 % unterschied von 4800 mhz auf 6200 mhz davon kann ich echt nur träumen. Ich wünschte meine Anwendung wäre so RAM oder l3 cahce lästig, ist es aber nicht.
Der hohe RAM takt ist nur rund 2 % Unterschied und ich versuche die CL Werte die beste zu nehmen um doch noch was raus zu holen, wenn schon der hohe ram takt nicht wirklich hilft dann die Zugriffszeiten. Der extra 3d cache brachte mir schlechtere Leistung.
Der allcore takt ist wichtig bei mir an leistung.
Da wird der breitere Design mir weiter helfen.

Wenn irgendjemand was von Performance ohne Angabe der Anwendung(klasse) schreibt sollte man generell vorsichtig sein und die Kompetenz des Sagenden kritisch sehen.

[HOT]

https://youtu.be/qLjAs_zoL7g

[latiose88]

Wenn irgendjemand was von Performance ohne Angabe der Anwendung(klasse) schreibt sollte man generell vorsichtig sein und die Kompetenz des Sagenden kritisch sehen.
Achso war nicht auf mich bezogen sondern der wo behauptet hatte das es 14 % waren?

[G3cko]

Edit:

Hier nochmal zur Verdeutlichung aus einem HWUB-Video:

Leistungsgewinn von DDR6000-C30 auf DDR4800-C40:
13900K: +8,7%
7950X3D: +6,8%
7700X: +20,2%

Raptor Lake leidet deutlich weniger unter RAM-Latenzen als Zen 4, obwohl er keinen wirklich größeren Cache hat. Irgendwo muss das herkommen und die Vermutung ist, dass Zen 5 dort hingehen wird.



Je größer das CPU -Limit desto mehr profitiert man von schnellem RAM. CPUs mit großem Cache profitieren kaum von schnellem RAM, da ja, dass ist ja der Sinn des Cache, eben nicht in den RAM auszulagern.
Teste mal einen C2Q unter aktueller Software mit verschiedenen RAM Settings. Da wirst du Augen machen. Je langsamer die CPU desto größer der Mehrwert von schnellem RAM.

[vinacis_vivids]

7950X + 6000er RAM kostet ja nicht mehr die Welt. Hat viele Kerne, genügend IPC, ist schnell bei allen Anwendungen plus haltbarer Sockel AM5.

Aufrüstung auf 32C / 64T bei 5,5-6,0Ghz wäre bei Zen5 3nm Core und 4nm I/O interessant. Gepaart mit bis zu +40% Single-Core Leistung wäre gigantisch. Würde (fast) sofort aufrüsten.

Die Zen5 Cores versprechen den größten Sprung bis dato in der IPC der Zen uArch von 2017. In der 7 jährigen Laufzeit sicherlich wieder eine Krönung.

[latiose88]

Je langsamer die CPU desto größer der Mehrwert von schnellem RAM.
Danke dir,das erklärt auch warum die Mehrleistung und dem Ryzen 9 3950x stärker bei Ramtakt ausfiel wie bei dem Ryzen 9 5950x.
Aber auch das Verhalten des Mainboards spielt eine Rolle beim einfluss des Rams und so.Ich habe zu dem Zeitpunkt wo ich den 3950x hatte und das neue Bios Update machen lies aufeinmal weniger Einfluss beim Ramtakt zur Leistungssteigerung gehabt kappt.ALso noch bevor ich Zen 3 CPU hatte.
Mit Zen 4 sank der EInfluss beim Ram noch weiter.Wie es weiter gehen wird,kann ich nicht sagen.
Bevor das Bios Update zum Zen 3 raus kam,war der Ramtakt mit 10% Leistungsunterschied noch sehr groß gewesen.Mit Zen 4 sind es nur noch 2 %.Ich habe die Software samt Version nicht geändert,seid 2018 verwende ich die selbe Version.Es ist Xmedia Recode kann man so sagen.

[mocad_tom]

Je größer das CPU -Limit desto mehr profitiert man von schnellem RAM. CPUs mit großem Cache profitieren kaum von schnellem RAM, da ja, dass ist ja der Sinn des Cache, eben nicht in den RAM auszulagern.
Teste mal einen C2Q unter aktueller Software mit verschiedenen RAM Settings. Da wirst du Augen machen. Je langsamer die CPU desto größer der Mehrwert von schnellem RAM.

Nein, das ist viel zu einfach.

Du brauchst unterschiedliche Mechanismen um deine Pipeline-Stages voll zu machen, wenn du einen Stall hast.
Du machst Sprungvorhersagen und hast ein großes Out-of-Order-Window, du reorganisierst deine Befehle und arbeitest manchmal mit Spekulationen(du arbeitest an einem Ergebnis weiter, obwohl du gerade noch auf einen Speicherzugriff wartest. Liefert dir der Speichzugriff etwas anderes als zunächst angenommen wurde, dann muss die Pipeline lehrgemacht werden.

https://en.wikipedia.org/wiki/Memory_disambiguation

Wenn du aktuell nur auf möglichst fette Caches aber nicht auf gute Mechanismen in der Pipeline für die Reogansierung von Reads und Writes setzt, dann wird man in der Zukunft in ein Problem laufen.

SRAM ist in größeren Prozessen schon so cool gepackt, je kleiner der Prozess wird,desto schwieriger wird es den Cache mit kleineren Prozessen genau so schön runter zu packen.
Ab TSMC N3 / Intel 18A skaliert Logik (also z.B. Pipeline-Logik) schön runter und frisst weniger Energie, Caches profitieren aber nur 8 bis 10 Prozent durch den shrink.

Das V-Cache-Tile ist in einem schlechteren Prozess, das Compute-Tile im besseren Prozess.

Intel wurde dafür kritisiert, dass der Core ohne L2 relativ groß im Vergleich zu Zen4 ist.

In Arrow Lake und Lunar Lake gibt es jetzt einen L0D-Cache und damit wird es sehr interessant was man mit den Shadow Registern macht.

Zen5 wird eine sauber fette Pipeline besitzen, wahrscheinlich sogar "übers Ziel hinausgeschossen" für den N4-Prozess. Für den N3 dann wieder passend.

[latiose88]

wie meinst du übers Ziel hinausgeschossen,also total übertrieben meinst du damit?

[basix]

Er meint damit, dass der Core vermutlich ziemlich fett sein wird. Evtl. nicht so fett wie die Cores von Intel aber einiges grösser als bei Zen 4 und somit wird relativ viel Die Size belegt werden. Mit N3E wird sich das wieder deutlich reduzieren.

[Andi_90]

Er meint damit, dass der Core vermutlich ziemlich fett sein wird. Evtl. nicht so fett wie die Cores von Intel aber einiges grösser als bei Zen 4 und somit wird relativ viel Die Size belegt werden. Mit N3E wird sich das wieder deutlich reduzieren.


Ich denke das war AMDs Ziel.
Ich würde sagen Zen1 bis Zen4 hat AMD "Mittlere" Core gebaut, da man einen ziemliches Balance zwischen allen Segmenten erreichen musste (HPC, Low-Power etc). Da AMD aber mit Zen4(Normal) und Zern4(C) das Core Problem äußerst geschickt gelöst hat, denke ich wird AMD mit Zen5 erstmal einen richtigen "BIG" Core haben. Low-Power / High Density wird Zen5C

[BavarianRealist]

Ich denke das war AMDs Ziel.
Ich würde sagen Zen1 bis Zen4 hat AMD "Mittlere" Core gebaut, da man einen ziemliches Balance zwischen allen Segmenten erreichen musste (HPC, Low-Power etc). Da AMD aber mit Zen4(Normal) und Zern4(C) das Core Problem äußerst geschickt gelöst hat, denke ich wird AMD mit Zen5 erstmal einen richtigen "BIG" Core haben. Low-Power / High Density wird Zen5C

Genau so sehe ich das auch, sodass daher ein sehr großer Leistungssprung zu Zen5 zu erwarten ist. Gleichzeitig erwarte ich einen größeren Unterschied in Density/Effizienz zwischen Zen5 und Zen5c gegenüber Zen4/Zen4c.

[mocad_tom]

Mit einem alten Radl lernt mans fahren.

Hans de Vries hat damals wirklich unerreicht gute Sachen gemacht.

http://www.chip-architect.com/


Dieser Artikel z.B. ist heftig, weil er aus einem Die shot heraus abzählt, wie groß die einzelnen Funktionsblöcke sind:

http://www.chip-architect.com/news/2003_09_21_Detailed_Architecture_of_AMDs_64bit_Core.html

In heutigen Prozessoren hat man da schon gar keine Chance mehr - du musst quasi glauben, was dir AMD/Intel/Apple/Qualcomm mitteilen, weil auf eigene Faust kann man nicht mehr so viel rauspfriemeln.

Der Artikel von Hans De Vries ist jetzt 20 Jahre später immer noch so ein Leuchtturm um ein Verständnis dafür zu kriegen, auf was man aufpassen muss.

Und damals wurden Speicherzugriffe Null Komma Null umorganisiert.
Das kam erst später - das war eine Form der Komplexität, die man damals noch nicht gepackt hat.

Und man konnte damals noch nicht Virtualisierung, also Virtuelle-Virtuelle Adressen (so wie in Inception).

Jedenfalls, jetzt wo wir an der "Frequenz-Schallmauer" von 5Ghz bis 6Ghz angestossen sind, muss man über die Fettheit der Pipeline austarieren, wieviel IPC am Ende des Tages rauskommen soll.

Rocket Lake war ein Backport von Intel 7 auf Intel 14nm und das hat Rocket Lake nicht besonders gut getan. Zen5 wird kein Backport sein, aber auch nicht komplett auf TSMC N4 passen.

[Andi_90]

Rocket Lake war ein Backport von Intel 7 auf Intel 14nm und das hat Rocket Lake nicht besonders gut getan. Zen5 wird kein Backport sein, aber auch nicht komplett auf TSMC N4 passen.

Du unterstellst quasi ohne irgendwelchen Beleg, dass AMD Zen5 für ein Prozess entwickelt hat der nicht für das Design passt? Halte ich für zweifelhaft

[Nightspider]

aber auch nicht komplett auf TSMC N4 passen.

Soll was heißen?

[davidzo]

Du unterstellst quasi ohne irgendwelchen Beleg, dass AMD Zen5 für ein Prozess entwickelt hat der nicht für das Design passt? Halte ich für zweifelhaft

Hat er nicht, das ist deine Interpretation. Umgekehrt, wir wissen mit Sicherheit dass AMD Zen5 nicht für TSMC N4 entwickelt hat. AMD entwickelt Architekturen schon seit langem prozessagnostisch, das ist ein offenes Geheimnis das Lisa immer wieder herumerzählt. Seit einer Weile ist übrigens auch Intel auf diese Strategie umgeschwenkt. Dass die Zen5 µArch nicht fest für TSMC N4 entwickelt wurde ist also Fakt, aber dass im Gegenzug Zen5 für einen anderen Prozess gedacht war hat auch niemand behauptet.

Als AMD vor vier bis fünf Jahren mit Zen5 angefangen hat war noch nicht klar welcher Prozess zum Einsatz kommt. TSMCs Zeitplan und Auslastung war noch gar nicht absehbar. Da stand auf allen Roadmaps selbst für Zen4 und zen3 immer nur "future process". Damals war es zumindest wahrscheinlich dass N3 oder sogar N2 zum Einsatz kommt, bei der Architekturentwiclung wird man also relativ laxe Grenzen für den Transistorcount gesetzt haben. Das ist aber auch kein Drama, denn die Diesize lässt sich auch über libraries+takt und den Corecount steuern. Wir haben jetzt zum vierten Mal seit Zen2 keinen Zuwachs an Cores mehr für die normale non-C Variante, bzw. im Mainstream Markt. Das liegt imo hauptsächlich daran dass eben noch kein N3 verwendet wird.
Ein anderer möglicher Nebeneffekt könnte der leichte TDP bzw. Verbrauchs-Zuwachs sein den man in den Gerüchten liest. Alles halb so wild, lass uns lieber warten bis es etwas Konkretes gibt.

[Zossel]

In heutigen Prozessoren hat man da schon gar keine Chance mehr - du musst quasi glauben, was dir AMD/Intel/Apple/Qualcomm mitteilen, weil auf eigene Faust kann man nicht mehr so viel rauspfriemeln.

Per Software und Zeitmessungen kann man einiges rauspfriemeln.

[robbitop]

Ja man schaue sich chipsandcheese Artikel an. Alles durch Messungen mit selbstgeschriebenen Programmen ermittelt.

[G3cko]

Nein, das ist viel zu einfach.



So tief bin ich nicht in der Materie, mir ging es nur darum aufzuzeigen, wann die Performance von schnellerem RAM in Spielen stärker durchlägt und wann eben nicht. Je größer das CPU Limit und je häufiger in den RAM geschrieben werden muss, desto größer die Performancezuwächse.

[Zossel]

So tief bin ich nicht in der Materie, mir ging es nur darum aufzuzeigen, wann die Performance von schnellerem RAM in Spielen stärker durchlägt und wann eben nicht. Je größer das CPU Limit und je häufiger in den RAM geschrieben werden muss, desto größer die Performancezuwächse.

Du behauptest anstatt aufzuzeigen.

[G3cko]

Du behauptest anstatt aufzuzeigen.

Warum sollte ich aufzeigen was einfach nur logisch ist? Spiele profitieren besonders von einer niedrigen Latenz, daher bringt hier ein besonders großer Cache besonders viel. Daten müssen nicht zeitintensiv in den RAM geschrieben werden. Folglich ist es nur logisch, dass schneller RAM mehr Performance bringt als langsamer RAM wenn es auf die Latenz ankommt. Bei älteren Prozessoren passiert es mit der Zeit immer häufiger, dass der Cache nicht mehr ausreicht und häufiger Daten im RAM landen. Der Effekt von schnellem RAM oder extragroßem Cache wir mit der Zeit immer größer.

Wenn du ein praktisches Beispiel willst:
5775c zu Release im CPU Limit.
https://www.computerbase.de/2015-06/intel-core-i7-5775c-test/3/#abschnitt_spiele_niedrige_aufloesung

5775C aktuell im CPU Limit.
https://youtu.be/pTP4RC4EjDo?si=YMKeSHcey4Qnx6n3

[latiose88]

Ach diese cpu brachte bei mir nur sehr wenig was bis garnicht. Mein Programm braucht wohl zu wenig RAM und darum auch wenig l3 Cache. Darum habe ich auch keine So hohen Sprünge gehabt. Die breite der cpu wird mir hoffentlich helfen. Will nicht nur vom hohen CPU takt profitieren sondern auch von der Breite der CPU. Ist ja auch logisch im CPU Limit weil nur die CPU verwendet wird, l3 Cache doppelt 0 gebracht hatte und sogar Leistung kostete und der kleine Gewinn zwischen niedrigen und hohen RAM takt. All das verrät mir auf was ich so zu achten habe.
Wenn das ganze nicht limitiert dann tut es die CPU selbst.
Mit dem breiteren CPU steigt gewiss sehr stark die CPU Leistung an. Das wir hoffentlich die Rettung für mich sein.

[Konami]

Drama in der Leakersphäre: MLID hat einen angeblichen Leak zu Zen 5 (https://www.youtube.com/watch?v=oho0QzrfxWc), gibt kurz darauf zu, dass er ein offensichtlich gefaketes Bild verwendet hat, aber behauptet, der Rest würde trotzdem stimmen.

Kepler L2: (https://twitter.com/Kepler_L2/status/1776123386483101700)
You dumbass we have the emails showing where the info in your video is from. "Source 1" and "Source 2" are from a single email from a random anonymous account that you received 3 days ago.
;D

[Der_Korken]

Hab ich auch gerade gesehen ;D

Geht wohl um dieses Blockdiagramm: https://twitter.com/TechnicallyLog1/status/1776210448594940363

Ich habe mich eh schon immer gefragt, warum es nicht mehr "educated leaks" gibt, d.h. Slides mit educated guesses wie eine neue Architektur aussehen könnte, so dass es stimmig und technisch korrekt aussieht, aber ohne jegliche echte Informationen. Der Fake sieht so schlecht nicht aus, da er 6xINT und Unified Scheduler für jeweils AGUs und ALUs hat (wobei ich mich frage warum AMD vom Zen-3-Modell der gemischten Scheduler wieder zur strikten Trennung von ALUs und AGUs zurückgeht gehen sollte).

[HOT]

Drama in der Leakersphäre: MLID hat einen angeblichen Leak zu Zen 5 (https://www.youtube.com/watch?v=oho0QzrfxWc), gibt kurz darauf zu, dass er ein offensichtlich gefaketes Bild verwendet hat, aber behauptet, der Rest würde trotzdem stimmen.

Kepler L2: (https://twitter.com/Kepler_L2/status/1776123386483101700)

;D
Und die Rechtfertigungsorgie, die er am Anfang bringt, weil er ja die ganze Zeit behauptet hat, Zen5 hätte wenig IPC...
Auf einmal ist IPC nicht mehr wichtig. Dann behaupter er noch, Zen5 hätte starke Probleme gemacht - nein Tom, das CCD-Die ist B0. Da gabs keine Probleme. Und das Strix länger gebraucht hat, der ist als APU ja mal nicht mit A0 oder A1 fertig diesmal, sondern ebenfalls Rev.B0, wundert ja auch nicht, das ist die komplexeste APU, die AMD je gemacht hat.

[Gipsel]

Sturm im Wasserglas. Diese ganzen "Leaker" sind sowieso mit extremer Vorsicht zu genießen und stehen doch sowieso unter Generalverdacht, sich im Zweifelsfall was aus den Fingern zu saugen oder unkritisch Gerüchte zu verbreiten. Da haben sie ihm jetzt eben ein paar emails und ein Blockdiagramm untergeschoben, daß auf den ersten Blick ganz gut zu vorherigen Slides paßte (also selbst für interessierte Laien nicht einfach als Fake zu entlarven wäre) und jetzt auch nicht gerade Umwerfendes behauptete. So what?

[mocad_tom]

https://twitter.com/uzzi38/status/1776157057046987085

Uzzi sagt, dass einige Sachen einfach aus den GCC patches genommen wurden und einfach in das Diagramm reingegossen wurde.


https://twitter.com/SquashBionic/status/1776085853804413035

Bionic Squash war wohl ziemlich nah dran am Erstellungsprozess des Diagramms und wird jetzt angegiftelt, weil man einen so 'ehrbaren' Leaker wie MLID nicht so verarschen darf.

[Zossel]

Sturm im Wasserglas. Diese ganzen "Leaker" sind sowieso mit extremer Vorsicht zu genießen und stehen doch sowieso unter Generalverdacht, sich im Zweifelsfall was aus den Fingern zu saugen oder unkritisch Gerüchte zu verbreiten. Da haben sie ihm jetzt eben ein paar emails und ein Blockdiagramm untergeschoben, daß auf den ersten Blick ganz gut zu vorherigen Slides paßte (also selbst für interessierte Laien nicht einfach als Fake zu entlarven wäre) und jetzt auch nicht gerade Umwerfendes behauptete. So what?

Jedes mal wenn ich am Supermarkt an der Kasse stehe frage ich immer wieder wer eigentlich die ganzen "Gala", "Bild der Frau", usw. liest die da im Regal liegen.

Tratsch und Klatsch scheint beim Homo Sapiens auf fruchtbaren Boden zu fallen. Und Tratsch und Klatsch über den Tratsch und Klatsch der anderen scheint das Interessanteste überhaupt zu sein.

[Mars81]

Jedes mal wenn ich am Supermarkt an der Kasse stehe frage ich immer wieder wer eigentlich die ganzen "Gala", "Bild der Frau", usw. liest die da im Regal liegen.

Tratsch und Klatsch scheint beim Homo Sapiens auf fruchtbaren Boden zu fallen. Und Tratsch und Klatsch über den Tratsch und Klatsch der anderen scheint das Interessanteste überhaupt zu sein.

„Manchmal wollen die Menschen die Wahrheit nicht hören, weil sie nicht wollen, dass ihre Illusionen zerstört werden.“
Friedrich Nietzsche

[Der_Korken]

Der Tratsch ist egal, aber die Sache wertet MLIDs Leak massiv ab, d.h. die non-MLID gewinnen im Vergleich an Glaubwürdigkeit. Auch wenn ich persönlich den ganzen 40%+ Hypetrain für übertrieben halte bzw. für aus einseitig ausgewählten Benches stammend.

[w0mbat]

Ich reite weiterhin den 40%+ mehr IPC Hype Train

[Denniss]

AMD hatte ja etwas größeres angekündigt/angeteasert bei Zen5. Jetzt müssen sie nur das versprochene liefern.

[basix]

Der Tratsch ist egal, aber die Sache wertet MLIDs Leak massiv ab, d.h. die non-MLID gewinnen im Vergleich an Glaubwürdigkeit. Auch wenn ich persönlich den ganzen 40%+ Hypetrain für übertrieben halte bzw. für aus einseitig ausgewählten Benches stammend.

MLID hat primär bei Intel gute Quellen. Beim Rest sieht es oftmals nach educated guesses aus, auch wenn er mal was spannendes bringt (z.B. den MI300 Chiplet Aufbau).

[Tarkin]

MLID hat primär bei Intel gute Quellen. Beim Rest sieht es oftmals nach educated guesses aus, auch wenn er mal was spannendes bringt (z.B. den MI300 Chiplet Aufbau).

seine Raptor Lake Refresh, MTL (und vermutlich auch ARL) Leaks... lagen bzw. liegen aber komplett daneben!

https://forums.anandtech.com/threads/should-mlid-be-considered-a-legitimate-source.2617535/

"MLID's Intel "leaks" in particular have been egregiously wrong, he claimed Meteor Lake would have +21% IPC, Arrow Lake +34% IPC and Panther Lake +40% IPC. That's a 126% IPC increase in the space of 24 months, and it should have been immediately obvious to anyone with even minimal technical knowledge that it's simply impossible."

komplett gaga, sorry.

[Nightspider]

Das Geschwafel von MLID und RGT mehrmals die Woche kann man sich eigentlich eh nicht mehr antun.

[Mars81]

Letzten Endes kommt es doch nur auf folgende Punkte an:
Ist eine 40%tige Leistungssteigerung technologisch machbar? mit Sicherheit
Ist es wirtschaftlich sinnvoll? Möglicherweise
Kann es AMD umsetzen? Das weiß bislang nur AMD
Und sogar die AMD-Ingenieure sehen erst nach dem Tape-Out, ob sich ihre Simulationen bewahrheiten.

Falls es AMD tatsächlich schafft, freue ich mich und mein nächstes System kommt sicherlich wieder von AMD. Wenn sie nur 20% drauflegen und Intel keinen absoluten Ryzen-Killer bringt, wird es trotzdem wieder AMD. So what?

btw Was ist eigentlich mit meiner Signatur passiert?

[mboeller]

Und sogar die AMD-Ingenieure sehen erst nach dem Tape-Out, ob sich ihre Simulationen bewahrheiten.


ich glaube, bei dem Satz hast du dich nur um 1-2 Jahre verschätzt ;)

[Saugbär]

Im Laptop würde ich gerne wieder zurück auf AMD gehen.
Aber diemal kein Low Entry "Acer Gaming Laptop" mit USB 5GB/s (auch am USB-C Port) und minderwertigem Display (270 Nit) und billigem Chassis.
Einzig der AMD Ryzen 9 4900H konnte glänzen, auch bei der GPU war es nur ein RTX 2060 maxQ.
Tastaturbeleuchtung geht nach einer Minute aus, ist nicht einstellbar....


Anforderungen
2* USB 4.0
1* usb 20GB/s
2-3 * usb 10GB/s
Hochwertiges Display
Stabiles Chassis
Vernünftige Tastaturbeleuchtung.
Kein Bling Bling.
Linux Support

AMD kündigt immer wirklich schöne Sachen an, auf dem Deutschen Markt erscheint dann aber fast nur "Müll"

AMD Ryzen 9 7945HX (Dragon Range, Hawk Point....) mit 4070
4090 gibt es nur mit Intel etc....

[Mars81]

ich glaube, bei dem Satz hast du dich nur um 1-2 Jahre verschätzt ;)

Kann es AMD umsetzen? Das weiß bislang nur AMD
Wenn du mich nicht unvollständig zitierst, dann passt es wieder ;)

Edit: Aber um es nochmal zu verdeutlichen: Vielleicht basieren die Leaks ja auf den Simulationen und nicht auf den tatsächlich erreichten Steigerungen.

[iamthebear]

seine Raptor Lake Refresh, MTL (und vermutlich auch ARL) Leaks... lagen bzw. liegen aber komplett daneben!

https://forums.anandtech.com/threads/should-mlid-be-considered-a-legitimate-source.2617535/

"MLID's Intel "leaks" in particular have been egregiously wrong, he claimed Meteor Lake would have +21% IPC, Arrow Lake +34% IPC and Panther Lake +40% IPC. That's a 126% IPC increase in the space of 24 months, and it should have been immediately obvious to anyone with even minimal technical knowledge that it's simply impossible."

komplett gaga, sorry.

Bei diesen 40% Angaben Jahre vor Release handelt es sich um Design Targets.
Immer wenn Intel hinten liegt werden für die nächste Generation noch unrealistischere Design Targets erstellt damit man wieder aufholen kann. Was davon dann realistisch umsetzbar ist das ist wieder eine andere Sache.

MLID hat teilweise echte gute Quellen, bastelt sich daraus dann aber seine eigene Welt und ignoriert alles was nicht in sein Weltbild passt.

[horn 12]

https://videocardz.com/newz/amd-ryzen-9000-granite-ridge-desktop-es-cpu-with-8-zen5-cores-has-been-pictured

Launch wohl Juli, Vorstellung Juni so meine Annahme!

[rentex]

https://videocardz.com/newz/amd-ryzen-9000-granite-ridge-desktop-es-cpu-with-8-zen5-cores-has-been-pictured

Launch wohl Juli, Vorstellung Juni so meine Annahme!

Man sieht, das man nichts sieht...

[mboeller]

Wenn du mich nicht unvollständig zitierst, dann passt es wieder ;)

Edit: Aber um es nochmal zu verdeutlichen: Vielleicht basieren die Leaks ja auf den Simulationen und nicht auf den tatsächlich erreichten Steigerungen.

sag ich doch, du liegst um Jahre daneben ;)

[Andi_90]

https://www.youtube.com/watch?v=mhY1ahFhCd4

CB 24 Cores
9950X Single 170pts / MT 3000pts

Singlecore wären, dass ca. 38%

SpecInt wieder +40% IPC

Aber RGT halt...langsam wird es zuviel Hype

[maximus_hertus]

.langsam wird es zuviel Hype

This! Und der Launch ist wie man so hört noch mindestens 1 Quartal entfernt, eher sogar noch 5 Monate.

Das wird bei dem Hyper Hyper Train doch nur wieder für eine große Enttäuschung sorgen.

[HOT]

Wird schon Computex die Vorstellung sein, kaufbar sicherlich aber erst später.
Ich wette Computex Zen5 und Gamescon RDNA4, vielleicht auch die X3D? AMD wird die Launches von Zen5-Desktop + Server und RDNA bis September durch haben, den Rest des Jahres gibts eben nur noch Mobilprodukte, damit die Notebooks ab Januar im Markt sind.

[Mars81]

sag ich doch, du liegst um Jahre daneben ;)

Ich glaube wir reden hier völlig aneinander vorbei.

Bist du zufälligerweise Ingenieur bei AMD oder bei einem Mainboardhersteller (vorrausgesetzt AMD hat bereits finale Taktraten festgelegt)?

Das das finale Tapeout (sofern bei der vermutlich derzeit laufenden Evaluierung kein gravierender Fehler festgestellt wird) bereits stattgefunden hat, ist mir bewusst. Das heißt, AMD weiß inzwischen sehr genau, zu welcher Leistung der von ihnen konstruierte Chip in der Lage ist.

Aber auf welcher Information diese Leaks (wenn es denn tatsächlich solche sind und nicht nur Spekulationen) basieren, kann ich aus meiner Perspektive nicht beurteilen.

[Andi_90]

Ich glaube wir reden hier völlig aneinander vorbei.

Bist du zufälligerweise Ingenieur bei AMD oder bei einem Mainboardhersteller (vorrausgesetzt AMD hat bereits finale Taktraten festgelegt)?

Das das finale Tapeout (sofern bei der vermutlich derzeit laufenden Evaluierung kein gravierender Fehler festgestellt wird) bereits stattgefunden hat, ist mir bewusst. Das heißt, AMD weiß inzwischen sehr genau, zu welcher Leistung der von ihnen konstruierte Chip in der Lage ist.

Aber auf welcher Information diese Leaks (wenn es denn tatsächlich solche sind und nicht nur Spekulationen) basieren, kann ich aus meiner Perspektive nicht beurteilen.


Man kann relativ gut vor einen tape out sagen was am Ende rauskommt. Kannst ja sogar fast alles auf einen FPGA nachstellen.

[amdfanuwe]

Man kann relativ gut vor einen tape out sagen was am Ende rauskommt. Kannst ja sogar fast alles auf einen FPGA nachstellen.
Mit FPGA kannst du nur die Logik simulieren. Nach dem Tape Out stellt man erst fest, wo noch Hotspots auftreten, was das Teil säuft, ob noch ungewollte Kapazitäten den Takt begrenzen etc.. Meist braucht es dann noch einen oder mehrere Steppings. Ryzen 5000 ging mit B0 an den Start, für den 5800X3D brauchte es dann noch das B2 Stepping bevor es funktionierte.
Und erst nach den ersten paar tausend Chips lassen sich die SKUs je nach Takt und Verbrauch festlegen.

[robbitop]

Man kann relativ gut vor einen tape out sagen was am Ende rauskommt. Kannst ja sogar fast alles auf einen FPGA nachstellen.

Moderne FPGAs können grob 2 Mio logic cells emulieren. Das reicht nicht für moderne Chips.

Aber man kann den Kram per software simulieren . Zwar sehr langsam aber das kann man ja skalieren.

[Zossel]

Mit FPGA kannst du nur die Logik simulieren. Nach dem Tape Out stellt man erst fest, wo noch Hotspots auftreten, was das Teil säuft, ob noch ungewollte Kapazitäten den Takt begrenzen etc.. Meist braucht es dann noch einen oder mehrere Steppings. Ryzen 5000 ging mit B0 an den Start, für den 5800X3D brauchte es dann noch das B2 Stepping bevor es funktionierte.
Und erst nach den ersten paar tausend Chips lassen sich die SKUs je nach Takt und Verbrauch festlegen.

Es gibt nicht die eine einzige Simulation.

Der logische Aufbau ist eine Simulation. Eine andere Simulation sind die analoge und elektrische Simulation bestimmter (Teil-)Bereiche.
Ein Teil der Verknüpfung dieser Ergebnisse findet zwischen den Ohren bestimmter Primaten statt, genauso wie die Festlegung was man überhaupt simulieren möchte.
Und auch ein Teil der Sensorik vorheriger Chips welche andere Ergebnisse als simuliert liefert wird in das Design und die zukünftige Simulation einfließen.

[Zossel]

Moderne FPGAs können grob 2 Mio logic cells emulieren. Das reicht nicht für moderne Chips.

Aber man kann den Kram per software simulieren . Zwar sehr langsam aber das kann man ja skalieren.

Solange eine Simulation auf mehreren FPGAs schneller als irgendeine Software ist wird man das machen.

[amdfanuwe]

Eine andere Simulation sind die analoge und elektrische Simulation bestimmter (Teil-)Bereiche.
Die wird aber nicht mit FPGAs durchgeführt.

[Zossel]

Die wird aber nicht mit FPGAs durchgeführt.

Kann sein, möglicherweise eignen sich bestimmte Berechnungen als besonders geeignet für FPGAs.

[robbitop]

Solange eine Simulation auf mehreren FPGAs schneller als irgendeine Software ist wird man das machen.
Ich denke, dass man damit maximal Teilbereiche simulieren kann von modernen Chips.
Zwischen modernen SoCs und GPUs und FPGAs liegen mehrere Größenordnungen. Das erscheint mir nicht sinnvoll zu sein.

[fondness]

Moderne FPGAs können grob 2 Mio logic cells emulieren. Das reicht nicht für moderne Chips.

Aber man kann den Kram per software simulieren . Zwar sehr langsam aber das kann man ja skalieren.

Also der Virtex UltraScale+ VU19P FPGA, praktischerweise von AMD schafft über 9 Millionen logic cells und über 2000 GPIOs. Damit kann man schon kleinere Sachen wie einen Zen Core, vielleicht sogar ein CCX nachbauen. Ein FPGA LUT ist auf keinen Fall mit einem Transistor gleichzusetzen.

AMD bewirbt das Ding im übrigen sogar damit:

The Virtex™ UltraScale+™ VU19P FPGA enables prototyping and emulation of the most advanced ASIC and SoC technologies, as well as the development of complex algorithms.

https://www.xilinx.com/products/silicon-devices/fpga/virtex-ultrascale-plus-vu19p.html

[Zossel]

Ich denke, dass man damit maximal Teilbereiche simulieren kann von modernen Chips.
Zwischen modernen SoCs und GPUs und FPGAs liegen mehrere Größenordnungen. Das erscheint mir nicht sinnvoll zu sein.

Cadence scheint sogar komplette 19 Zoll Schränke die mit FPGAs vollgerümpelt sind für Chip-Simulation zu verhökern:

https://www.cadence.com/en_US/home/tools/system-design-and-verification/emulation-and-prototyping/protium.html

Warum das "nicht sinnvoll" sein sollte erschließt sich mir überhaupt nicht, was hast du dagegen einzuwenden?

[fondness]

Cadence scheint sogar komplette 19 Zoll Schränke die mit FPGAs vollgerümpelt sind für Chip-Simulation zu verhökern:

https://www.cadence.com/en_US/home/tools/system-design-and-verification/emulation-and-prototyping/protium.html

Warum das "nicht sinnvoll" sein sollte erschließt sich mir überhaupt nicht, was hast du dagegen einzuwenden?

Da sind sogar Referenzen von Nvidia drinnen:

With twice the useable capacity, 50 percent higher throughput, and faster modular compiler turnaround, we can validate our most sophisticated GPU and SoC designs comprehensively and on schedule.

[Zossel]

Da sind sogar Referenzen von Nvidia drinnen:

Warum auch sollte Nvidia solche Systeme nicht nutzen?
Weil da FPGAs von AMD drin stecken?

[fondness]

Warum auch sollte Nvidia solche Systeme nicht nutzen?
Weil da FPGAs von AMD drin stecken?

Es ging gerade um die Frage, ob man FPGAs zur Simulation moderner Chips verwenden kann oder nicht? Keine Ahnung was du mit dieser Frage jetzt bezwecken willst, man kann die dummen Grabenkämpfe auch mal sein lassen.

[Zossel]

Es ging gerade um die Frage, ob man FPGAs zur Simulation moderner Chips verwenden kann oder nicht? Keine Ahnung was du mit dieser Frage jetzt bezwecken willst, man kann die dummen Grabenkämpfe auch mal sein lassen.

Ich finde die Vorstellung das man solche Technik nicht nutzen sollte einfach völlig absurd.

[robbitop]

Cadence scheint sogar komplette 19 Zoll Schränke die mit FPGAs vollgerümpelt sind für Chip-Simulation zu verhökern:

https://www.cadence.com/en_US/home/tools/system-design-and-verification/emulation-and-prototyping/protium.html

Warum das "nicht sinnvoll" sein sollte erschließt sich mir überhaupt nicht, was hast du dagegen einzuwenden?
Das wird für die Simulation von Teilen des Chips sein. Nur als Beispiel AD102 hat 76 Mrd Transistoren.
Mit 9 Million logic cells bei im Durchschnitt 8T pro Logic cell kann man grob 72 Mio Transistoren simulieren. Also 3x Größenordnungen unter AD102. Also brauchst du 1000 FPGAs um eine GPU zu simulieren.
Ich kann mir gut vorstellen, dass da eher Teilbereiche anstatt ganze Chips simuliert werden.
Kann mich aber auch irren.

Cadence scheint sogar komplette 19 Zoll Schränke die mit FPGAs vollgerümpelt sind für Chip-Simulation zu verhökern:

https://www.cadence.com/en_US/home/tools/system-design-and-verification/emulation-and-prototyping/protium.html

Warum das "nicht sinnvoll" sein sollte erschließt sich mir überhaupt nicht, was hast du dagegen einzuwenden?
Du verdrehst meine Worte. Ich habe nur gesagt, dass die Simulation ganzer Chips damit ggf. nicht sinnvoll ist. Nicht, dass die Simulation von zB Teilbereichen nicht sinnvoll ist. Sonst gäbe es die Anwendung ja auch nicht. Ggf. musst du etwas nuancierter/differenzierter die Posts von anderen lesen.

Siehe hier:
Ich finde die Vorstellung das man solche Technik nicht nutzen sollte einfach völlig absurd.
Das hat so doch kein Mensch gesagt.

[Leonidas]

AMD (Ryzen) "9000Series" im Chipsatz-Treiber genannt:
https://twitter.com/9550pro/status/1777951108771746202

[Pirx]

...
Du verdrehst meine Worte. Ich habe nur gesagt, dass die Simulation ganzer Chips damit ggf. nicht sinnvoll ist. Nicht, dass die Simulation von zB Teilbereichen nicht sinnvoll ist. Sonst gäbe es die Anwendung ja auch nicht. Ggf. musst du etwas nuancierter/differenzierter die Posts von anderen lesen....

Das darfst du auch gern mal selbst beherzigen.

Moderne FPGAs können grob 2 Mio logic cells emulieren. Das reicht nicht für moderne Chips.

Aber man kann den Kram per software simulieren . Zwar sehr langsam aber das kann man ja skalieren.

[robbitop]

Das darfst du auch gern mal selbst beherzigen.
Das war für komplette Chips gemeint. Und das kann man auch aus dem weiteren Kontext der Diskussion sehen.

Leute wie du sind die Besten - null in einer Diskussion beteiligt und dann ein Beitrag der inhaltlich keiner ist. Good job.

[amdfanuwe]

Kann mich aber auch irren.

Tust du.
Mit FPGA wird die Logik simuliert, nicht auf Transistorebene.
Da interessiert es nicht, ob für ein effizientes Flip-Flop Gatter 10 oder 100 Transistoren verwendet werden. Das FPGA simuliert nur die Flip-Flop Funktion.
Ebenso gibt es komplexere Funktionen wie ALUs, FPUs, DSPs etc. die entsprechend ihrer Logik auf dem FPGA programmiert werden.
Zudem haben FPGAs internen Speicher und I/O wie DDR, PCIe, Ethernet und es gibt welche mit HBM.

Es braucht also keine 1000 FPGAs um komplexere ASICs zu simulieren.

[robbitop]

Das verstehe ich. Aber ich habe zumindest irgendwo gelesen, dass eine Logikzelle in einem modernen SoC im ganz groben Durchschnitt aus 8 Transistoren besteht. Bedeutet zB dass AD102 knapp 9 Mrd Logiccells bräuchte.
Wenn der Durchschnitt falsch sein, sollte bitte ich um Korrektur.

[fondness]

Ein Logikgatter in einem FPGA besteht locker aus 200 Transistoren, eher mehr. Das heißt aber noch lange nicht, dass man einen 200 Transistor ASIC damit simulieren kann. Wie ich hinten schon gesagt habe, ein LUT ist auf keinen Fall mit einem Transistor gleichzusetzen. Die Menge an Ressourcen im FPGA (LUTs, FFs, BRAMs) um eine bestimmten CPU zu implementieren kann stark variieren, je nachdem, wie gut der Code geschrieben ist und wie gut die Synthesetools sind. Um einen FPGA zu verstehen muss man in Logikgattern denken (AND, OR, NOT, XOR). Jede digitale Schaltung kann als Kombination dieser Gatter dargestellt werden (plus einiger Register (FFs) um Daten zwischen den Taktsignalen zu speichern). Ich habe zu meiner Studentenzeit mal eine CPU implementiert mit 1,2 Millionen Transistoren, die problemlos in einem FPGA mit 80K LUTs Platz hatte. Je nachdem wie gut die Implementierung ist und wie viel man optimiert geht da sicher noch viel mehr. Aber wie gesagt das hängt von sehr vielen Parameter ab und kann keinesfalls pauschalisiert werden. Deshalb sind so Aussagen auch Blödsinn.

[robbitop]

Ich habe das anders verstanden - bitte korrigieren wenn falsch:
Ich setze ja nicht Logikzellen mit Transistoren gleich sondern multipliziere mit dem groben Durchschnitt der Transistoren, die eine durchschnittliche Logikzelle in einem ASIC hat.
Eine Logikzelle in einem FPGA kann eine Logikzelle in einem ASIC simulieren. Dafür ist im FPGA anscheinend viel mehr Komplexität nötig als in einem ASIC.
Relevant ist, wie viele Logikzellen der FPGA simulieren kann und wie viele Logikzellen das zu simulierende Objekt hat.
Nach meinem Verständnis sind es im Schnitt 8 Transistoren in einem ASIC pro Logikzelle (das Spektrum ist sicherlich groß. Also kann man mit einem aktuellen FPGA ganz grob gesagt 9 Mio Logikzellen x 8 Transistoren pro ASIC Zelle simulieren. Das ist grob ein ASIC mit 72 Mio Transistoren. Ganz ganz grob.
Das entspricht einer GPU aus dem Jahr 2001/2.

Wenn dieser Zusammenhang falsch sein sollte oder der Schnitt von 8 Transistoren falsch sein sollte bitte gern korrigieren.

[latiose88]

FPGA ist also ein Teil eines jeder cpu? Was kann man denn damit so alles machen und kann das mit Windows umgehen oder geht da drauf dann nur Linux?

[amdfanuwe]

Um einen FPGA zu verstehen muss man in Logikgattern denken (AND, OR, NOT, XOR).
NOR vergessen :-) . Jetzt aber nicht denken, dass ein einfaches Logikgatter direkt auf eine FPGA Logikzelle umgesetzt wird. Eine FPGA Logikzelle kann schon wesentlich komplexere Sachen machen. Das sollte man aber den Compilern überlassen wie die das auf die Logikzellen umsetzen.
CPUs programmiert man ja auch nicht mehr in Assembler.

[samm]

FPGA ist also ein Teil eines jeder cpu? Was kann man denn damit so alles machen und kann das mit Windows umgehen oder geht da drauf dann nur Linux?Nein, aber ein FPGA kann eine CPU sein / werden / "simulieren", oder Teile davon.

Was man damit machen kann, ist, sie zu programmieren, gewisse Funktionen auszuführen.

Sowohl für Linux wie für Windows gibt es entsprechende Software, um FPGAs zu programmieren. Und man kann prinzipiell Treiber für jedes OS schreiben, um mit der programmierten Funktionalität umgehen zu können

Btw., was hat das alles mit Zen 5 zu tun?

[robbitop]

Zen 5 wurde eventuell durch FPGAs simuliert. X-D

[Zossel]

Zen 5 wurde eventuell durch FPGAs simuliert. X-D

Streiche das "eventuell".

[Zossel]

Was kann man denn damit so alles machen

https://www.google.com/search?q=vhdl+tutorial

[iamthebear]

Ist die Frage ob es für doie Validierung wirklich notwendig ist alle 144 SMs von AD102 per FPGA zu implementieren.
Ein abgespeckter AD107 sollte es für die meistens Tests doch auch tun.

Wie sich das Ganze dann in echten Spielen verhält wo auch noch CPU, Treiber etc. eine Rolle spielen wird man sowieso erst mit der echten Hardware sehen.

[Zossel]

Ist die Frage ob es für doie Validierung wirklich notwendig ist alle 144 SMs von AD102 per FPGA zu implementieren.
Ein abgespeckter AD107 sollte es für die meistens Tests doch auch tun.

Wie sich das Ganze dann in echten Spielen verhält wo auch noch CPU, Treiber etc. eine Rolle spielen wird man sowieso erst mit der echten Hardware sehen.

Bei einem Zieltakt von ein paar Megahertz im Simulator kannst du zocken komplett knicken.

[fondness]

Ich habe das anders verstanden - bitte korrigieren wenn falsch:
Ich setze ja nicht Logikzellen mit Transistoren gleich sondern multipliziere mit dem groben Durchschnitt der Transistoren, die eine durchschnittliche Logikzelle in einem ASIC hat.
Eine Logikzelle in einem FPGA kann eine Logikzelle in einem ASIC simulieren. Dafür ist im FPGA anscheinend viel mehr Komplexität nötig als in einem ASIC.
Relevant ist, wie viele Logikzellen der FPGA simulieren kann und wie viele Logikzellen das zu simulierende Objekt hat.
Nach meinem Verständnis sind es im Schnitt 8 Transistoren in einem ASIC pro Logikzelle (das Spektrum ist sicherlich groß. Also kann man mit einem aktuellen FPGA ganz grob gesagt 9 Mio Logikzellen x 8 Transistoren pro ASIC Zelle simulieren. Das ist grob ein ASIC mit 72 Mio Transistoren. Ganz ganz grob.
Das entspricht einer GPU aus dem Jahr 2001/2.

Wenn dieser Zusammenhang falsch sein sollte oder der Schnitt von 8 Transistoren falsch sein sollte bitte gern korrigieren.

Ich sage dir gerne auch noch ein drittes mal, dass so ein Umrechnungsfaktor Blödsinn ist. Je nachdem was du implementierst ist da so ziemlich alles möglich von einem Transistor bis zu vielleicht einigen 100K Transistoren wenn ich zB bestimmte Stromsparmechanismen oder Taktoptimierungen weglassen kann, die nichts an der Funktionalität ändern. Das hängt ja auch schlicht davon ab was man überhaupt simulieren will. Nicht immer ist es sinnvoll, einen Chip 1 zu 1 nachzubauen. Synthetisiere mal ein paar Designs auf einem FGPA dann bekommst du ein Gefühl dafür was ich meine.

Aber das ist für mich hier wieder mal ein typischer robbitop. Zuerst irgendwas behaupten, dann widerlegt werden und dann Schritt für Schritt zurück rundern, sich falsch verstanden fühlen, etc. Was willst du denn noch? Es gab hier Links zu FPGA Simulations-Prototyping-Umgebungen, es gab die Aussage eines Senior Nvidia Hardware Engineers der sagt, dass man damit die modernste GPUs und SoCs validiert, es gibt die Aussagen von AMD zu ihren FPGAs, die explizit für sowas vermarktet werden. Die Sache ist durch.

[rentex]

Was ist denn jetzt der Stand in Sachen Standard DDR5 Takt? Habe was von 6400 MHz gelesen, was mir zu hochgegriffen scheint.

[lilgefo~]

Ich habe das anders verstanden - bitte korrigieren wenn falsch:
...
Wenn dieser Zusammenhang falsch sein sollte oder der Schnitt von 8 Transistoren falsch sein sollte bitte gern korrigieren.



...
Aber das ist für mich hier wieder mal ein typischer robbitop. Zuerst irgendwas behaupten, dann widerlegt werden und dann Schritt für Schritt zurück rundern, sich falsch verstanden fühlen, etc.

...


Und jetzt synthethisieren wir mal den Fehler.

[HOT]

Was ist denn jetzt der Stand in Sachen Standard DDR5 Takt? Habe was von 6400 MHz gelesen, was mir zu hochgegriffen scheint.

6200 läuft mit Zen4, 6400 wird mit ner neuen IOD rev. Problemlos sein
Offiziell wird man 5600 machen IMO.

[Lyka]

bis wieder jemand nen Sweet Spot Spruch bringt, die Mainboard-Hersteller wieder mit brennenden CPU konfrontiert werden usw. Aber man muss halt neue (schnellere) Bausteine verkaufen.

(Ich sollte ne Wette machen, ob irgendjemand von den Herstellern was aus der lustigen CPU-Schmelz-Aktion was gelernt hat ...)

[Zossel]

Und jetzt synthethisieren wir mal den Fehler.
Wie wäre es mit einfach mal meinen Link anklicken und eine Kulturtechnik anwenden die es schon ewig gibt: Lesen!
High Performance

Highest performance enterprise prototypes for testing software on multi-billion-gate designs

Large Capacity

Provides capacity for multi-billion-gate designs by leveraging the industry’s largest production FPGA, AMD VU19P
Die Kapazitäten stehen sogar zweimal auf der Seite!

[mczak]

6200 läuft mit Zen4, 6400 wird mit ner neuen IOD rev. Problemlos sein
Offiziell wird man 5600 machen IMO.
Wünschenswert wäre höherer offizieller Speichertakt schon, auch wenn JEDEC-konforme ddr5-6400 Module noch äusserst rar sind. Zumindest ddr5-5600 ist aber problemlos erhältlich. Wenn aber Zen 5 tatsächlich dasselbe IOD verwendet wie Zen 4, wird's wohl schwierig. DDR5-5600 zumindest geht zwar natürlich problemlos mit Zen 4 kommt aber meines Wissens immer auch schon mit etwas höherer SoC-Spannung daher (wenn man nicht manuell eingreift), und ich weiss nicht ob man das für die offizielle Unterstützung wirklich möchte auch wenn das prinizipiell kein grosses Problem ist. Ob da bloss eine neue Revision desselben IOD wirklich hilft bin ich etwas skeptisch (es sei denn das wurde explizit redesignt für höhere Speicherfrequenzen, fragt sich bloss ob man das dann wirklich als neue Revision und nicht neues IOD bezeichnen würde).

[rentex]

JEDEC konforme 6400 MHz unter 1,1 V? Wäre mir neu und wohl nicht Stand des Machbaren.

edit: Doch gibt es, aber mit Latenzen vom anderen Stern...

https://www.pcgameshardware.de/RAM-Hardware-154108/News/Teamgroup-Elite-Plus-DDR5-6400-JEDEC-Vorgaben-1425641/

[mczak]

JEDEC konforme 6400 MHz unter 1,1 V? Wäre mir neu und wohl nicht Stand des Machbaren.

edit: Doch gibt es, aber mit Latenzen vom anderen Stern...

https://www.pcgameshardware.de/RAM-Hardware-154108/News/Teamgroup-Elite-Plus-DDR5-6400-JEDEC-Vorgaben-1425641/
Klar das sind nicht die schnellsten Timings, sind aber für JEDEC-Speicher nicht speziell langsam. In Nanosekunden ist das genau so schnell (oder eben genau so langsam...) wie ddr5-4800/5200/5600 JEDEC-konforme Module auch.
(Jede Geschwindigkeitsstufe hat 3 JEDEC-konforme Subtimings, und sämtliche mir bekannten JEDEC-konformen Module verwenden immer die mittleren "B" Timings, das ist hier nicht anders.)
So wie ich das verstehe ist ddr5-6400 mit 1.1V mittlerweile kein Hexenwerk mehr, braucht aber wohl 5. Generation (1b) 10nm dram Fertigung - Samsung hat z.B. ganz normal solche ddr5-6400 Chips (und 32gb) im Angebot. Angekündigt ist ja schon 6. Generation (1c) 10nm Fertigung, vielleicht sieht man dann auch noch schnellere JEDEC-konforme Chips.
Was man aber auch von den offiziellen Timings halten mag, Tatsache ist dass es solche Module gibt (und die sicher in näherer Zukunft nicht mehr so exotisch sind), also wäre es eben ganz nett wenn die auch offiziell unterstützt werden, nur habe ich da eben bei Zen 5 wenig Hoffnung.

[HOT]

Wünschenswert wäre höherer offizieller Speichertakt schon, auch wenn JEDEC-konforme ddr5-6400 Module noch äusserst rar sind. Zumindest ddr5-5600 ist aber problemlos erhältlich. Wenn aber Zen 5 tatsächlich dasselbe IOD verwendet wie Zen 4, wird's wohl schwierig. DDR5-5600 zumindest geht zwar natürlich problemlos mit Zen 4 kommt aber meines Wissens immer auch schon mit etwas höherer SoC-Spannung daher (wenn man nicht manuell eingreift), und ich weiss nicht ob man das für die offizielle Unterstützung wirklich möchte auch wenn das prinizipiell kein grosses Problem ist. Ob da bloss eine neue Revision desselben IOD wirklich hilft bin ich etwas skeptisch (es sei denn das wurde explizit redesignt für höhere Speicherfrequenzen, fragt sich bloss ob man das dann wirklich als neue Revision und nicht neues IOD bezeichnen würde).
Wen interessieren JEDEC-konforme Module? Der Retail-Käufer kauft eh EXPO/XMP. Es ist wie ich sagte, offiziell geht man sicherlich auf 5600 hoch, EXPO/XMP wird aber 6400 laufen. Das jetzige IOD läuft wie ein Uhrwerk mit 6000, 6200 ist in 99% der Fälle möglich, bei 6400 1:1 wirds dann schon finster ohne weitere Spannungserhöhung. Die Taktgremze beim Speicher ist bei AMD sehr fein (bei Intel nicht). Und auch richtig: Ohne automatisch eingestellter höhere Spannung im IOD ist momentan nur 5200 möglich, weswegen die auch so spezifiziert ist. Aber man kann parallelen zu Zen+ ziehen, Zen1 packte fast nie die 3200, Zen+ aber regelmäßig. Die Rev. optimiert das IOD sicherlich, dass 5600/6400 möglich werden. Mehr gibts erst dann bei Zen6, denn da wird das IOD in Rente gehen.

JEDEC konforme 6000er:
https://geizhals.de/crucial-pro-dimm-24gb-cp24g60c48u5-a3030877.html?hloc=at&hloc=de
6400er werden dann bei Zen5 sicherlich ebenfalls erscheinen (obwohls Quatsch ist, wie bei den 6000ern, weil es ja keine Produkte gibt, die das offiziell nutzen dürften).

[basix]

Ob da bloss eine neue Revision desselben IOD wirklich hilft bin ich etwas skeptisch (es sei denn das wurde explizit redesignt für höhere Speicherfrequenzen, fragt sich bloss ob man das dann wirklich als neue Revision und nicht neues IOD bezeichnen würde).

Wenn da sonst nicht neue Funktionalität wie USB4 daherkommt, ist Revision die passendere Bezeichnung.

Man kann am IOD selbst optimieren aber auch am Package. Dazu allenfalls noch potentielle Mainboard-Anpassungen (AM5+?). 6400 vs. 5200 sind "nur" +20% und somit nicht völlig abwegig.

[robbitop]

Ich sage dir gerne auch noch ein drittes mal, dass so ein Umrechnungsfaktor Blödsinn ist. Je nachdem was du implementierst ist da so ziemlich alles möglich von einem Transistor bis zu vielleicht einigen 100K Transistoren wenn ich zB bestimmte Stromsparmechanismen oder Taktoptimierungen weglassen kann, die nichts an der Funktionalität ändern. Das hängt ja auch schlicht davon ab was man überhaupt simulieren will. Nicht immer ist es sinnvoll, einen Chip 1 zu 1 nachzubauen. Synthetisiere mal ein paar Designs auf einem FGPA dann bekommst du ein Gefühl dafür was ich meine.



Aber das ist für mich hier wieder mal ein typischer robbitop. Zuerst irgendwas behaupten, dann widerlegt werden und dann Schritt für Schritt zurück rundern, sich falsch verstanden fühlen, etc. Was willst du denn noch? Es gab hier Links zu FPGA Simulations-Prototyping-Umgebungen, es gab die Aussage eines Senior Nvidia Hardware Engineers der sagt, dass man damit die modernste GPUs und SoCs validiert, es gibt die Aussagen von AMD zu ihren FPGAs, die explizit für sowas vermarktet werden. Die Sache ist durch.

Ich habe doch explizit geschrieben dass ich mir nicht sicher bin. Von Anfang an.

Weiterhin bringst du nur Allgemeinplätze in deinem Post "es [eine Logikzelle] kann alles von 1 bis 100 K Transistoren sein". Ich habe nach konkreten Zahlen gefragt. Man könnte zum Beispiel als Median über einen großen Schnitt von Logikzellen machen - warum ist das Blödsinn? Auf Milliarden von Transistoren wird man da schon eine statistisch sinnvoll genuge Normalverteilung aufbauen können, wo man dann eben den Median nimmt. Und es fällt mir auch schwer zu glauben, dass eine Logikzelle auf einem ASIC 100K Transistoren groß sein kann. Allgemeinplätze "so kannst du das nicht rechnen" sind nicht wirklich sinnvoll konstruktiv.

Die verlinkten Aussagen waren auch alle unkonkret in dieser Hinsicht.

Und weiterhin es ging ja um Teilbereiche vs ganzer Chip. Und nicht ob überhaupt.


Synthetisiere mal ein paar Designs auf einem FGPA dann bekommst du ein Gefühl dafür was ich meine.
Das impliziert, dass du das schon gemacht hast - ansonsten macht der Satz keinen Sinn (weil man ja sonst nicht das Gefühl dafür bekommen hat, was du aber zu haben scheinst). Dann erzähle mal, was du da synthetisiert hast.

[Nightspider]

Bitte nicht streiten.

[Zossel]

Das impliziert, dass du das schon gemacht hast - ansonsten macht der Satz keinen Sinn (weil man ja sonst nicht das Gefühl dafür bekommen hat, was du aber zu haben scheinst). Dann erzähle mal, was du da synthetisiert hast.
Ich hatte schon mal darauf hingewiesen das lesen hilft:
Ich habe zu meiner Studentenzeit mal eine CPU implementiert mit 1,2 Millionen Transistoren, die problemlos in einem FPGA mit 80K LUTs Platz hatte. Je nachdem wie gut die Implementierung ist und wie viel man optimiert geht da sicher noch viel mehr. Aber wie gesagt das hängt von sehr vielen Parameter ab und kann keinesfalls pauschalisiert werden. Deshalb sind so Aussagen auch Blödsinn.

[Nakai]

Eine LUT ist wie der Name schon sagt eine Look Up Table. Dort kann eine simple Logik implementiert werden, welche natürlich nicht 1:1 in Transistoren endet. Dann sind im FPGA immer noch DSP-Slices verbaut, welche angebunden werden, wenn man logische Operationen machen will. Diese benutzen dann auch keine Ressourcen, sondern nur Verdrahtungsaufwand. Verdrahtung ist auch so ein Stichwort.

[robbitop]

Ich hatte schon mal darauf hingewiesen das lesen hilft:
OK hab ich überlesen - mea culpa. Aber dennoch ein LUT ist keine Logic cell, soweit ich das verstanden habe. Und es ging um logic cells, denn die werden von den FPGA Herstellern angegeben.

[mczak]

Wen interessieren JEDEC-konforme Module
Naja also für derartig unwichtig halte ich das auch wieder nicht, es gibt ja nicht nur Retail-Markt.
Ausserdem hilft ein höherer offiziell unterstützter Speichertakt (der sich eben immer auf JEDEC konformen Speicher bezieht) bei den Reviews weil viele Tester den schnellsten offiziell unterstützten Speichertakt verwenden (wobei die Tester da nicht völlig konsequent sind, weil sie sich zwar beim Speichertakt an die offiziellen Vorgaben halten aber trotzdem OC-Speicher mit schnelleren Timings verwenden). Klar den grossen Performancesprung bringt höherer Speichertakt jetzt auch nicht, aber wenn man sieht wie weit die CPU-Hersteller bereit sind die Effizienz zu opfern um noch das letzte Prozentchen aus der CPU zu quetschen (und letztlich kostet das auch etwas weil eben die Plattform für den Unsinn ausgelegt sein muss) scheint das nicht ganz unerheblich.

[HOT]

Mit Jedec testen hilft Retail Kunden nicht. Praxisfern.

[Denniss]

Der Großteil der Rechner wird im OEM-Bereich verkauft und da wird meistens nur JEDEC RAM unterstützt. Man sollte bei solchen Test aber auch im Retail üblichen RAM mittesten also z.b. 6000er RAM bei AM5/1700

[Zossel]

Mit Jedec testen hilft Retail Kunden nicht. Praxisfern.

Bei Tests mit OC müsste man die Kisten vorher mindestens eine Woche in einer Klimakammer mit 35 Grad stresstesten.

[Thunder99]

Am Beispiel vom CB wurde der RAM auf JEDEC Settings betrieben aber auch ein Test mit 6000er. D.h. die ganzen Balken sind auf den Standard Takt generiert worden.

Alles was über JEDEC ist ist OC. Schön in einem Test zu sehen was es bringt aber mehr auch nicht. Sonder Tests gibt es ja oft auch noch und da wird auf das Optimieren eingegangen.

Rechnen kann ma ansonsten ja selber. X mal Prozent an + sollte man ja hinkriegen :)

[Leonidas]

Aufgrund der weiten Verbreitung wirklich gutklassiger OC-Speichermodule sollte man zumindest im Spiele-Bereich generell beides testen: Spezifikations-gerecht und Speicher-OC. Das Speicher-OC kann dabei durchaus unterschiedlich sein, je nachdem ob verschiedene Architekturen die Speicher-Übertaktung gut oder weniger gut verkraften.

Was man vermeiden sollte, sind hingegen extreme Speichertaktungen, die dann genauso extreme Preise haben. Ist zwar schön anzuschauen, aber wenn man sich die Mehrpreise ansieht, dann gibt es oftmals effektivere Wege, seine Kohle in Mehrperformance umzuwandeln. So ein Test geht nur, wenn jener dann ebenfalls zusätzlich ist (sprich 3 Meßreihen pro CPU).

[Zossel]

Aufgrund der weiten Verbreitung wirklich gutklassiger OC-Speichermodule sollte man zumindest im Spiele-Bereich generell beides testen: Spezifikations-gerecht und Speicher-OC. Das Speicher-OC kann dabei durchaus unterschiedlich sein, je nachdem ob verschiedene Architekturen die Speicher-Übertaktung gut oder weniger gut verkraften.

Was man vermeiden sollte, sind hingegen extreme Speichertaktungen, die dann genauso extreme Preise haben. Ist zwar schön anzuschauen, aber wenn man sich die Mehrpreise ansieht, dann gibt es oftmals effektivere Wege, seine Kohle in Mehrperformance umzuwandeln. So ein Test geht nur, wenn jener dann ebenfalls zusätzlich ist (sprich 3 Meßreihen pro CPU).

Aber bei OC sollte ein Test auch aufzeigen ob das überhaupt zuverlässig funktioniert.
Und das nicht nur bei 15 Grad und optimaler Belüftung für ein paar Minuten.

[The_Invisible]

Das Thema OC sollte man bei Reviews gleich ganz rausnehmen, sind meist nur kurzTests und dann krachts gleich beim nächsten richtigen Game. Schürt man zu große Hoffnungen und dann wundern sich viele warums Zuhause nicht so hoch läuft...

[Zossel]

Das Thema OC sollte man bei Reviews gleich ganz rausnehmen, sind meist nur kurzTests und dann krachts gleich beim nächsten richtigen Game. Schürt man zu große Hoffnungen und dann wundern sich viele warums Zuhause nicht so hoch läuft...

Das ganze OC-Zeug mal richtig stresstesten wäre doch mal Tests wert, auch wenn dieser Defätismus wahrscheinlich ziemlich am Selbstbewusstsein einiger Konsumenten kratzen würden.

[HOT]

Bei Tests mit OC müsste man die Kisten vorher mindestens eine Woche in einer Klimakammer mit 35 Grad stresstesten.

Leute das ist doch kein OC in dem Sinne. Ihr macht euch das ja sehr leicht. Nach der Asus-Katastrophe mit GN hat sich da was verändert und zumindest AMD empfiehlt ja ausdrücklich 6000er EXPO-Speicher für optimale Performance.
Aber ich stimme zu, dass AMD hier auch den nächsten Schritt gehen muss und die Grauzone verlassen muss. Die sollten die Empfehlung und RMA dafür offiziell machen und den empfohlenen EXPO-Betrieb garantieren. Ich glaub das ist bisher noch nicht passiert.
Trotzdem ist für Retailer ein Test mot JEDEC-Timings nonsens und nicht repräsentativ. Für Komplettrechner wär das ok, aber das ist praxisfern für Selbstbauer, um die es bei Review von Hardware nunmal geht.
Ich finde PCGH-CPU-Tests leider furchtbar uninteressant, weil die nur JEDEC benchen, interessiert mich exakt deshalb nicht mehr. Alles top korrekt gemacht, leider uninteressant, man sollte idealerweise beides haben aber Tests mit optimaler Performance ist auch ok. Dann nicht so viele uninteressante Alt-CPUs sondern was wie performt.

[dildo4u]

AMD gibt nicht umsonst so niedrigen Ram Takt als Spec an auf dauert grillt man mit EXPO einfach die CPU und Intel fällt gerade auf die schnauze es macht also weniger Sinn als jemals das AMD irgend etwas pusht.

[HOT]

AMD gibt nicht umsonst so niedrigen Ram Takt als Spec an auf dauert grillt man mit EXPO einfach die CPU und Intel fällt gerade auf die schnauze es macht also weniger Sinn als jemals das AMD irgend etwas pusht.
Selten so einen Quatsch gelesen. Die große Mehrheit der Retailkunden betreiben Ryzen 7k mit 6000 CL30 und haben 0 Probleme. Das CPU-Grillen aufzuwärmen ist derart lächerlich, da muss ich nach dem Motiv fragen...

MF-Verkäufe von DDR5 5600:

https://www.mindfactory.de/search_result.php?search_query=ddr+5+5600

5200
https://www.mindfactory.de/search_result.php?search_query=ddr+5+5200

6000 cl30
https://www.mindfactory.de/search_result.php?search_query=6000+CL30

um mal die Perspektiven gradezurücken :freak:
Und wir wollen mal nicht unterschlagen, dass die 5200er und 5600er fast alle EXPO und XMP-Speicher sind...

[dildo4u]

DDR5 6000 ist eine Jedec Spec wenn es jede CPU mit nicht schädlicher Spannung schaffen würde warum gibt AMD dann 5200 an?

[basix]

Warum gibt Intel so tiefe Frequenzen an, wenn sie doch oft viel, viel mehr schaffen? Dumme Diskussion....

1.) JEDEC Spezifikationen -> gibt nicht viel 6000er Module, vor 1.5 Jahren bei Zen 4 Release erst recht nicht
2.) Günstiger Speicher für OEMs -> 5200 schafft sogar der Abfall vom Abfall der DDR5 Produktion
3.) Günstige Boards für OEMs -> Mit langsamerem Speicher kann man sich PCB-Layer sparen
4.) CPU Güte -> 5200 werden wirklich mit allen CPUs laufen. Beim Speicher hat man keine Salvage Option, deswegen lieber etwas defensiv spezifizieren. OC ist "Glücksache"

HOT hat ja aufgezeigt, dass Selbstbauer typ. 6000er kaufen. Macht auch Sinn, da die Module kaum mehr kosten als 5200er mit dazu noch viel schlechteren Latenzen. Und die allermeisten Zen 4 CPUs schaffen 6000 auch. Nur vermutlich nicht 100% der CPUs und man muss die SoC Spannung je nach dem noch etwas erhöhen. Und dass erhöhte Spannungen die Lebensdauer einer CPU reduzieren (egal welche Spannung, egal wie viel man erhöhen muss) ist jetzt auch keine Neuheit. Das Thema bei ASUS war zudem nicht AMDs Schuld. Die haben SoC bei max. 1.35V spezifiziert. Wenn ASUS da drüber geht, hat AMD nichts falsch gemacht.

[Chrisch]

dildo4u hat nicht ganz unrecht, man liest bei AMD ggü Intel nach wie vor oft von defekten / sterbenden IMCs, Zufall oder ggf. doch was dran das die es nicht unbedingt so abhaben können? Ich mein, nur weil es die Mehrheit nutzt heißt das ja lange nicht das es auf Dauer gut geht.

[HOT]

Er hat gänzlich unrecht. Diese sterbende IMCs Thema ist blanker Unsinn.

[dildo4u]

Wie bei Intel man sollte auch dem Mainboard Hersteller nicht trauen Asus hat auch beim 7800X3D Mist gebaut und wie gesagt AMD ist vorne es macht Null Sinn sich RMA Vorfälle einzuhandeln.

https://wccftech.com/amd-ryzen-7-7800x3d-cpu-burns-up-kills-itself-the-asus-x670-motherboard

[Zossel]

Beim Speicher hat man keine Salvage Option

Quasi jeder DRAM-Chip ist Salvage. Auch die Chips auf den Spielzeug-Modulen.

[woodsdog]

dildo4u hat nicht ganz unrecht, man liest bei AMD ggü Intel nach wie vor oft von defekten / sterbenden IMCs, Zufall oder ggf. doch was dran das die es nicht unbedingt so abhaben können? Ich mein, nur weil es die Mehrheit nutzt heißt das ja lange nicht das es auf Dauer gut geht.

Ach ja, wo liest man denn "oft" davon?

Es gab ganz am Anfang ein EXPO/Spannungsproblem auf AM5, das wurde aber ruck-zuck mit Bios-updates gefixt.

Wer das nicht kann und auf einer neuen Platform immer noch mit einem 1 Jahr altem BIOS unterwegs ist, sollte vielleicht auch kein EXPO im BIOS aktivieren v0v

[HOT]

Wie bei Intel man sollte auch dem Mainboard Hersteller nicht trauen Asus hat auch beim 7800X3D Mist gebaut und wie gesagt AMD ist vorne es macht Null Sinn sich RMA Vorfälle einzuhandeln.

https://wccftech.com/amd-ryzen-7-7800x3d-cpu-burns-up-kills-itself-the-asus-x670-motherboard

Ist halt Unsinn, das kannste auch noch 100x wiederholen, davon wirds nicht wahrer. Fehler passieren, werden abgestellt und das Problem gibt es nicht mehr. Wenn das dein einziges Argument ist, ist das eher tragisch...

woodsdog
die Wahrheit ist ja, dass es selbst wenn es kein BIOS-Update gab nicht passiert. Es gab weltweit eine Handvoll Vorfälle, seit Monaten aber nicht mehr. Die blasen das auf, es ist NICHTS dahinter. Diese ganze Story gab es nur, weil vor allem Asus Mist gebaut hat und AMD das nicht in jeglicher Form abgesichert hatte. Sowas passiert, aber das jetzt aufzuwärmen ist einfach nur lächerlich.

Wie gesagt, man sehe sich die Verkäufe bei MF an. Die 6000er sind der riesige Löwenanteil der Verkäufe. Die werden auch genau so genutzt. Wenn es da auch nur den Ansatz eines Problems gäbe, wären die Foren ruckzuck voll davon, die gibts aber nicht. DDR5 6000 läuft, sowohl bei Intel als auch bei AMD. Da gibts keine Auisreden und das ist auch kein OC in einer sinnvollen Definition.

[Chrisch]

Ach ja, wo liest man denn "oft" davon?
Also wenn ich so im PCGHX oder HWLuxx stöbere finde ich immer wieder Posts zu "PC bootet nicht mehr, Postcode bleibt bei init. Ram hängen" oder "Speicher nur noch singlechannel" und dazu auch einige Antworten von Usern mit dem selben Problem wo dann der Tausch der CPU abhilfe geschaffen hat.

Und mit verhältnismäßig meine ich ggü Intel, denn dort lese ich selten bis garnicht davon.

Und nicht aufm Schlips getreten fühlen, ich hab selbst nen 7800X3D und betreibe ihn mit DDR5-6400.

Edit: und nein, ich meine nichts Posts von letztes Jahr zur Release Zeit mit alten BIOS Versionen, sondern von Systemen wo das eigentliche Problem schon lange gefixt sein soll.

[latiose88]

ALso mit DDR5 5600 mhz mit cl28 umgehe ich wenn ich mal ein AM5 haben werde solche Probleme auf jedenfall.Weil die guten Timinigs helfen gewissen Anwendung.Das ist genauso schnell wie mit höheren Ramtakt.Der skalierte bei wem nur sehr schlecht.ALso mit meiner Anwendung.Darum bin ich mit sehr schnellen Timinigs besser bedient.Wenn es mal schnellere CL geben wird,wird auch das genommen.Mal sehen wie es bis Herbst weiter gehen wird.Ich kaufe auf jedenfall erst mal wenn Zen 5 raus gekommen ist.Dann reifen auch die Mainbaords weiter und ich nehme gewiss keine Highend Mainbaord.Mir reicht ein b650 locker aus.Mit der CPU habe ich kein Oc vor,wenn dann wird die CPU auf 142 Watt gedrosselt.Beim Ram kann ich es mir ja noch gut überlegen,aber 5600 mhz ist gesetzt.Das ist auf jedenfall nicht zu hoch vom Ramtakt.

[basix]

Quasi jeder DRAM-Chip ist Salvage. Auch die Chips auf den Spielzeug-Modulen.

Ich sprach von der CPU ;) Also dem Speicherinterface auf der CPU.

[rentex]

Bei EXPO 6000 MHz ist eher der Mehrverbrauch durch permanent höhere SoC und RAM Spannung das Thema (nicht viel, aber trotzdem).
Da degradiert nichts, wenn man die Spannung vernünftig setzt.
Wurde doch letztes Jahr ausgiebig erörtert, schon vergessen?

[mboeller]

witzig

https://pbs.twimg.com/media/GLLC4p7a8AAZ8ah?format=jpg&name=large

wenn's stimmt, kommt was "nettes" von AMD

wie sind eigentlich 45T+ Punkte bei Cinebench R23 MT und 13T+ in 3DMark TS einzuordnen?

[basix]

Gibt es Kraken Point überhaupt noch?

Aber ja, sieht schön aus. Mir würde der 9855HS gut gefallen ;)
Die GPU Taktraten scheinen aber etwas niedriger zu sein als die >3GHz Gerüchte. CPU Taktraten scheinen mir sinnvoll zu sein.

[Leonidas]

Viel zu früh für Benchmarks zu konkreten Strix-Point-SKUs. Das ist ein Jahresende-Launch, da hat AMD derzeit noch keine einzelnen Modelle kreiiert. Kraken Point und Sonoma kommen erst dick in 2025 als Nachzügler, denkbarerweise gibt es da noch nicht einmal ein Tape-Out.

[Der_Korken]

witzig

https://pbs.twimg.com/media/GLLC4p7a8AAZ8ah?format=jpg&name=large

wenn's stimmt, kommt was "nettes" von AMD

wie sind eigentlich 45T+ Punkte bei Cinebench R23 MT und 13T+ in 3DMark TS einzuordnen?

Der 7950X schafft 38K in CB23MT und 2050 in CB23ST. Damit wäre Strix Halo gerade mal gute 20% schneller. Bei 140W statt 230W schafft der 7950X immer noch 36K im MT, also das ist keine Frage des Maximalverbrauchs.

Ansonsten sind da einige komische Schaden. Was bedeutet "Zen5DT" wenn dort nicht nur gesockelte, sondern auch komplett verlötete Modelle drinstehen? Will AMD ganze Board-CPU-Kombos ausliefern, die in Gaming-PCs verbaut werden sollen? Warum hat Strix Halo in Zen5DT und Zen5LP die gleichen Modellnamen, aber unterschiedliche TDPs? Warum hat Strix Point mit 9855HS eine höhere Nummer in Zen5LP als der deutlich stärkere 9850S? Die ST-Punkte unterscheiden sich zwischen Strix-Point und Strix-Halo deutlich mehr als die Taktraten vermuten lassen. Muss nicht komplett ausgedacht sein, aber viele Sachen sehen für mich komisch aus.

[davidzo]

witzig

https://pbs.twimg.com/media/GLLC4p7a8AAZ8ah?format=jpg&name=large

wenn's stimmt, kommt was "nettes" von AMD

wie sind eigentlich 45T+ Punkte bei Cinebench R23 MT und 13T+ in 3DMark TS einzuordnen?

Das wäre imo underwhelming. 14/13900K kommen auf 2200-2300 ST und 39-41K MT.
Timespy Extreme CPU Scores liegen aktuell auch schon bei 13-14K mit nem 7950X oder 14900K.

Die kleineren 8Kern CPUs fallen auch untypisch stark ab. Im ST sollte ein 9800G und 9600G eigentlich gleichschnell sein wie das Sarlak topmodell. Wieso sollten die ST Taktraten um mehr als 10% niedriger sein, wenn man doch auch weniger Cores mit Energie versorgen und kühlen muss? Gerade bei der Kühlung sollte der monolitische Strix point im Vorteil sein. Lässt man da mit StrixPoint nicht ganz viel Potential auf dem Tisch wenn man den 15% unter den Möglichkeiten taktet? Und wo ist dann der Salvage von Sarlak wenn nicht alle CPUs die Maximaltakte schaffen?

Was mich besonders wundert ist dass es soldered CPUs im Desktop geben soll. Nicht sehr realistisch imo, zumal die Mobilvariante eh schon mit 125W konfigurierbar ist. Für die paar "gaming"-AIOs kann man also auch direkt die mobilvariante nehmen.

Das macht imo alles nicht besonders viel Sinn.

[basix]

Viel zu früh für Benchmarks zu konkreten Strix-Point-SKUs. Das ist ein Jahresende-Launch, da hat AMD derzeit noch keine einzelnen Modelle kreiiert. Kraken Point und Sonoma kommen erst dick in 2025 als Nachzügler, denkbarerweise gibt es da noch nicht einmal ein Tape-Out.

Es gibt Zen 5 CPUs bereits. Wenn man zu denen bereits Benchmarks hat/hätte, kann man daraus schon was ableiten.

Wenn man Strix Point Benchmarks hat, kann man Kraken Point und Sonoma ableiten. Und es ist relativ wahrscheinlich, dass es Strix bereits im Labor gibt. Den grössten Unsicherheitsfaktor gibt es bei mir bei der GPU-Performance von Strix Halo. 3x schneller als Strix Point bei 2.5x CU hört sich zwar etwas ungewöhnlich an, doch Strix Halo hat Infinity Cache.

[Leonidas]

Wenn man Strix Point Benchmarks hat, kann man Kraken Point und Sonoma ableiten.

Grundsätzlich denkbar (man kann mit dem Strix-Silizium die kleineren Chips simulieren). Deswegen haben auch solch halbgaren Gerüchte immer doch eine (kleine) Chance auf Echtheit.


In dem Sinne (nicht wirklich) werfe ich auch was in die Runde:
https://twitter.com/highyieldYT/status/1779094167072702813
Zen 5 is now rumored to be 10% faster than Zen 6.
:weg: