davidzo
2021-06-22, 17:37:53
Jim Keller über Risc-V für high performance computing:
So if I was just going to say if I want to build a computer really fast today, and I want it to go fast, RISC-V is the easiest one to choose. It’s the simplest one, it has got all the right features, it has got the right top eight instructions that you actually need to optimize for, and it doesn't have too much junk.
https://www.anandtech.com/show/16762/an-anandtech-interview-with-jim-keller-laziest-person-at-tesla
Nun steigt selbst Intel in den Risc-V Markt ein:
https://www.anandtech.com/show/16780/intel-to-create-riscv-development-platform-with-sifive-p550-cores-on-7nm-in-2022
The new SiFive Performance P550 core at the heart of Horse Creek is SiFive’s highest performance processor to date, with the company quoting a SPEC2006int of 8.65 per GHz. It is a Linux-capable core, with full support for the RISC-V vector extension v1.0rc. It has a 13-stage triple-issue out-of-order microarchitecture with a private 32KB+32KB L1 cache and a private L2 cache (per core) The design supports four cores in a single cluster that can be paired up to 4 MB of shared L3.
Damit ist Risc-V wohl endgültig auch bei den "big-cores" angekommen. triple issue ist jetzt noch nicht viel, aber 8.65 specint2006 ist etwa auf Zen1 / haswell Niveau. Das ist für Triple issue verdammt gut und die Vorstellung was mit quadruple, quintuple issue möglich wäre ist nicht schwierig.
Floatingpoint technisch hat SiFive schon länger was im Angebot was mit den dicksten Intel AVX FPUs konkurrieren kann, der x280 ist ein extrem FPUlastiger Soc.
So if I was just going to say if I want to build a computer really fast today, and I want it to go fast, RISC-V is the easiest one to choose. It’s the simplest one, it has got all the right features, it has got the right top eight instructions that you actually need to optimize for, and it doesn't have too much junk.
https://www.anandtech.com/show/16762/an-anandtech-interview-with-jim-keller-laziest-person-at-tesla
Nun steigt selbst Intel in den Risc-V Markt ein:
https://www.anandtech.com/show/16780/intel-to-create-riscv-development-platform-with-sifive-p550-cores-on-7nm-in-2022
The new SiFive Performance P550 core at the heart of Horse Creek is SiFive’s highest performance processor to date, with the company quoting a SPEC2006int of 8.65 per GHz. It is a Linux-capable core, with full support for the RISC-V vector extension v1.0rc. It has a 13-stage triple-issue out-of-order microarchitecture with a private 32KB+32KB L1 cache and a private L2 cache (per core) The design supports four cores in a single cluster that can be paired up to 4 MB of shared L3.
Damit ist Risc-V wohl endgültig auch bei den "big-cores" angekommen. triple issue ist jetzt noch nicht viel, aber 8.65 specint2006 ist etwa auf Zen1 / haswell Niveau. Das ist für Triple issue verdammt gut und die Vorstellung was mit quadruple, quintuple issue möglich wäre ist nicht schwierig.
Floatingpoint technisch hat SiFive schon länger was im Angebot was mit den dicksten Intel AVX FPUs konkurrieren kann, der x280 ist ein extrem FPUlastiger Soc.