Diskussion zu: Hardware- und Nachrichten-Links des 2./3. Oktober 2021

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/hardware-und-nachrichten-links-des-23-oktober-2021

[Iscaran]

Twitterer Uzzi38 bekäftigt AMDs Release-Strategie für die RDNA3-Generation, wonach der kleinere Navi-33-Chip zuerst antreten soll, der größere Navi 31 hingegen später – so wie es zuletzt bereits berichtet wurde. Neu und interessant hieran ist, dass es bezüglich des Tape-Outs allerdings umgedreht ist: Danach wird Navi 31 seinen Tape-Out (in diesem Oktober) zuerst hinlegen, Navi 33 ist in dieser Frage später dran. Es ergibt sich also die etwas seltsame Situation, dass der später in den Tape-Out gehende Chip (Navi 33) letztlich früher den Markt erreichen soll. Dies ist ein deutlicher Hinweis darauf, dass AMD für das Multichip-Konstrukt von Navi 31 einfach mehr Validierungszeit benötigt –


Das ist imho ein klarer Beleg für meine, auch im RDNA3 Architecture discussion thread dargelegte Theorie, dass der N33 ein "Salvage" GCD der N31/N32 GCD produktion darstellt.

Deswegen ist das "Tapeout" von N31 und N32 auch zuerst...danach muss man gucken welche GCDs für welche Serie passen...N33 kommt dann zuerst in den Markt, weil es der kleinste Chip ist.

[basix]

Wie stellst du dir das denn vor? Nach aktuellem Gerüchte-Stand haben die GCDs keine Speichercontroller und keinen IF$. Ausserdem soll N33 in 6nm kommen und nicht 5nm. Das passt überhaupt nicht zu deiner Theorie.

[Gast]

Wie stellst du dir das denn vor? Nach aktuellem Gerüchte-Stand haben die GCDs keine Speichercontroller und keinen IF$.

Was sind das für Gerüchte?

Nach den letzten mir bekannten Informationen sind die GCDs voll funktionsfähige Grafikchips und die MCDs nicht viel mehr als der 3D-Cache der kommenden Zen-Prozessoren, über welche auch die Kommunikation zwischen den GCDs stattfindet.

[Iscaran]

"soll"...die 6nm können sich auf den MCD beziehen. Die GCDs könnten dann genauso in 5nm sein.

So oder so erscheint mir die aktuelle Gerüchtelage seltsam, zumal Alle klar von "Chiplets" und multichip design reden und am Ende macht aber AMD einfach 3 unterschiedliche Chips und GCD s ?!? (den Gerüchten nach). Ergibt doch eigentlich keinen echte "nutzen" ?

Das ergibt doch null Sinn. UND passt auch nicht zu der Beschreibung in den Patentschriften.

Ob die GCDs wirklich keine Memory Controller und kein IF$ haben erscheint mir auch schwierig.

Es sei denn AMD hat 3 Chips die es kombiniert.
1x MCD (für jeden Chip einzigartig also N31-MCD, N32-MCD, N33-MCD)
1x IF$ "Chiplet" (z.B. 64MB, und somit skalierbar N33, 2x Cache-Chiplet, N32, 4x und N31 6x z.B.)
1x "GCD" mit 5120 SPs = 20 WGPs.

Nur erscheint mir die Trennung in Cache und GCD chiplets unsinnig - da der Cache 1.) NAHE an den Shader Engines liegen muss und ZWEITENS den Interconnect zwischen den Chiplets bereitststellt.

Ergo sind meiner Ansicht nach nur "Geometrien" zulässig die darauf bauen, dass die GCDs zumindest einen gewissen Teil des Caches irgendwo tragen UND diese geometrisch so angeordnet werden müssen dass die Caches in Kontakt zu einander geraten.

Siehe dazu auch meine Skizzen im RDNA3 topic (https://www.forum-3dcenter.org/vbulletin/showthread.php?p=12808278#post12808278).

[Complicated]

Dies ist ein deutlicher Hinweis darauf, dass AMD für das Multichip-Konstrukt von Navi 31 einfach mehr Validierungszeit benötigt – weswegen es auch zu der für Grafikchips ungewöhnlich hohen Zeitspanne von fünf Quartalen zwischen Tape-Out und Marktstart kommt (Oktober 2021 zu erstes Quartal 2023).
Das halte schlicht für eine falsche Schlußfolgerung.
Viel näher liegend ist, dass mit Chiplet-Konstrukten immer die kleine, und daher mit halb so vielen GPU-Chiplets zu bestückende, SKU zuerst in den Markt geht.

Damit verlängert man die Zeit in der man die Chiplets binnen kann und für die höherklassigen SKUs bereit stellt. Zusätzlich hat man einen besseren Ausblick wann ein Launch mit entsprechend ausreichend Lagerbestand für das Lineup statt finden kann.

Edit: Und dass man in so einem Fall den komplexeren Chip/Package zuerst im Tapeout hat, sollte sich eigentlich auch aus der neuen Chiplet Architektur als sinnvoll ableiten.

@CB-Banchmarks Win10/11
Ist dieses heutige Update schon in Deinem Artikel berücksichtigt?
Update 03.10.2021 11:46 Uhr

ComputerBase hatte für die Windows-11-Benchmarks bisher Build 22463 verwendet. Das ist, wie von einigen Lesern angemerkt, bereits ein früher Stand des für das Jahr 2022 von Microsoft geplanten Updates und damit nicht repräsentativ für Build 22000, das am Dienstag als erste offizielle Version von Windows 11 erscheinen wird. Auch der Nvidia-Treiber wurde auf Build 22000 ausgelegt und nicht auf eine darüber hinaus bereits weiterentwickelte Vorschau.

Die Redaktion hat alle Benchmarks inzwischen auch mit Windows 11 Build 22000 durchgeführt. Die Leistung liegt in der Regel etwas höher, der Schlagabtausch zwischen Windows 11 und Windows 10 fällt eng aus. Die mit Build 22463 zu beobachtenden Leistungsprobleme in Mafia: Definitive Edition und F1 2020 treten mit Build 22000 nicht auf. Lediglich F1 2020 zeigt mit aktivertem VBS inkl. HVCI noch einen überdurchschnittlich großen Leistungsabfall. Ebenfalls besser als Build 22463 präsentiert sich Windows 11 Build 22000 bei den NVMe-SSD-Benchmarks. Das absolute Niveau liegt höher und der Leistungsverlust durch Virtual-Based Security ist kleiner.

[Leonidas]

Wie stellst du dir das denn vor? Nach aktuellem Gerüchte-Stand haben die GCDs keine Speichercontroller und keinen IF$. Ausserdem soll N33 in 6nm kommen und nicht 5nm. Das passt überhaupt nicht zu deiner Theorie.

Exakt. Nach der bisherigen These könnte ein GCD zwar auch als Singelchip operieren. Aber es passt nicht die Fertigung: GCD 5nm, N33 6nm.




@CB-Banchmarks Win10/11
Ist dieses heutige Update schon in Deinem Artikel berücksichtigt?

Nein, noch nicht.

[Iscaran]

Aber es passt nicht die Fertigung: GCD 5nm, N33 6nm.


Wer sagt denn das bei einem Multi-Chip Die jedes sub-Die in derselben Fertigung kommen muss?

N33 besteht (wie alle RDNA3s) soweit wir wissen aus mindestens 2 Komponenten. Dem MCD (Multichip Core Die) - quasi dem Gehirn und dem Steuerzentrum für alles und den GCDs (Graphics Core Die) "Chiplets".

Chiplets sind die GCDs aber auch NUR DANN, wenn sie in Kombination mit unterschiedlichen MCDs verbaut werden.

Also MCD in 6nm GCDs in 5nm...passt sehr wohl. Und ich könnte mir auch vorstellen, dass ein AMD Mitarbeiter auf die Frage "in welcher Fertigung" wird N33 gefertigt auf die Fertigungsgröße des MCDs verweist, hier 6nm. Denn das MCD ist der "Kern" von N33... der ganze Chipletrest ist "nur drangelötet".

Vielleicht ist es auch einfacher den MCD in 6nm zu machen, weil man da mehr Platz dann hat für andere Komponenten - oder nicht einfach alles der unterschiedlichen Kern-Logikbauteile "geshrinked" werden muss (Video decoder engine, Memory controller ....uvm).

Da übernimmt man vielleicht einfach die bekannten Designs von RDNA2 für eben in 6nm.

[matty2580]

Gab es die News hier im 3dc schon, dass Intel Loihi 2 in Intel 4 fertigt?
https://www.pcgameshardware.de/CPU-CPU-154106/News/Intel-Loihi-2-KI-Chip-5-nm-Prozess-1380656/
https://www.hardwareluxx.de/community/threads/loihi-2-intels-neuronaler-chip-wird-schneller-und-in-intel-4-gefertigt.1305100/

Dann wäre Intel bei der Fertigung viel weiter als viele vermuten, und Intel 7 wird nur einen kurzen Auftritt haben.

[Complicated]

Viel weiter?
Beim umbenennen vielleicht:
Apropos Fertigung: Diese findet in einem Pre-Production-Prozess von Intel 4 statt. So bezeichnet Intel seine bisher in 7 nm geplante Fertigung.EUV ist demnach nach wie vor in Pre-Production und immer noch nicht in der Massenfertigung angekommen bei Intel.

[matty2580]

Bisher war der Stand dazu, dass es noch dauert bis erste Produkte in Intel 4 produziert werden.
Aber über diesen Punkt sind sie schon längst hinaus, und produzieren schon in Intel 4.

Nächsten Monat gibt es endlich die ersten Desktop CPU in Intel 7.

Und die Umbenennung der Fertigungsprozesse war richtig, da sie jetzt viel näher an TSMCs und Samsungs Bezeichnungen sind. Damit wird das deutlich besser vergleichbar.

[Complicated]

Intel 7=10nm. Einige Jahre verspätet:
https://www.computerbase.de/2021-07/nanometer-rennen-intel-fuehrt-neue-node-namen-wie-intel-7-und-intel-4-ein/
Alder Lake wird das erste Produkt in „Intel 7“, das im Herbst dieses Jahres veröffentlicht werden soll. Die Serienproduktion der Chips läuft bereits. Auch Sapphire Rapids für Server nutzt diesen Fertigungsprozess. Meteor Lake soll im Jahr darauf in „Intel 4“ gefertigt werden, aber erst 2023 an den Start gehen.
Sapphire Rapids ist gerade erst auf Q2/2022 verschoben worden:
https://www.pcgameshardware.de/CPU-CPU-154106/News/Neue-Roadmap-nennt-Q2-2022-fuer-den-Launch-von-Intels-Sapphire-Rapids-1375181/

Der A14 in 5nm TSMC von Apple wurde im September 2020 released:
https://de.wikipedia.org/wiki/Apple_A14_Bionic
Da kommt Intel 4 erst 2023 um die Ecke.

[iamthebear]

Ist bei den Win11 Werten schon das Update von gestern Mittag verarbeitet?

ComputerBase hatte für die Windows-11-Benchmarks bisher Build 22463 verwendet. Das ist, wie von einigen Lesern angemerkt, bereits ein früher Stand des für das Jahr 2022 von Microsoft geplanten Updates und damit nicht repräsentativ für Build 22000, das am Dienstag als erste offizielle Version von Windows 11 erscheinen wird. Auch der Nvidia-Treiber wurde auf Build 22000 ausgelegt und nicht auf eine darüber hinaus bereits weiterentwickelte Vorschau.

Die Redaktion hat alle Benchmarks inzwischen auch mit Windows 11 Build 22000 durchgeführt. Die Leistung liegt in der Regel etwas höher, der Schlagabtausch zwischen Windows 11 und Windows 10 fällt eng aus. Die mit Build 22463 zu beobachtenden Leistungsprobleme in Mafia: Definitive Edition und F1 2020 treten mit Build 22000 nicht auf. Lediglich F1 2020 zeigt mit aktivertem VBS inkl. HVCI noch einen überdurchschnittlich großen Leistungsabfall. Ebenfalls besser als Build 22463 präsentiert sich Windows 11 Build 22000 bei den NVMe-SSD-Benchmarks. Das absolute Niveau liegt höher und der Leistungsverlust durch Virtual-Based Security ist kleiner.

Würde damit nur mehr Handbrake bleiben, das deutlich schlechter abschneidet. Timespy würde ich einmal außer Konkurrenz sehen da keine reale Anwendung. Aber wäre natürlich interessant woran es liegt.
Fraglich ist auch, ob dasselbe Verhalten auch in anderen Hardwarekombinationen auftritt oder ob man hier lediglich einzelne Treiber testet. In dem Fall würde der Nachbesserungsbedarf eher bei den Hardwareherstellern liegen als bei MS. Aber ob sich die bei älterer Hardware noch so bemühen werden...

Eine andere Möglichkeit wäre auch, dass die neue Schedulerlogik von Win11 nicht so gut mit Threadripper harmoniert. Hier hat ja MS ziemlich lange herumgebastelt bis der einigermaßen gelaufen ist. Ist ja bei Zen nicht so einfach mit dem Scheduling.

Das ist imho ein klarer Beleg für meine, auch im RDNA3 Architecture discussion thread dargelegte Theorie, dass der N33 ein "Salvage" GCD der N31/N32 GCD produktion darstellt.

Deswegen ist das "Tapeout" von N31 und N32 auch zuerst...danach muss man gucken welche GCDs für welche Serie passen...N33 kommt dann zuerst in den Markt, weil es der kleinste Chip ist.

Ähm nein. Die Navi31/32 GCDs sind 5nm Chips. Navi33 ist ein monolithischer 6nm Chip. Einmal abgesehen davon dass ihm dann ja wie erwähnt Speicherinterface und Infinity Cache fehlen würden: 5nm und 6nm sind komplett andere zueinander inkompatible Fertigungsverfahren.

Dass Navi33 weniger Testzeit braucht liegt eher daran, dass 6nm designkompatibel zu 7nm ist. Das ist im Prinzip nur 7nm mit einem EUV Layer mehr. Hier wird AMD einfach 90% von Navi21 übernommen haben und nur ein paar Änderungen eingefügt haben, dass auch mit 128Bit Speicherinterface die Performance nicht zusammenbricht (wie auxh immer AMD dies geschafft hat). Ich bin mir nicht sicher, ob man dies überhaupt als RDNA3 bezeichnen kann.

Navi31 und 32 sind dann komplett neu designte Chips und 5nm Chips zu designen ist ein Horror. Die Kosten liegen hier im Bereich von einer halben Mrd. Dollar. Bei 28nm war das noch ein 10tel davon. Das sind jetzt nur die normalen Designkosten für einen monolithischen Chip. Das schließt nicht die ganzen Architekturänderungen mit ein, dass man den Infinity Cache auf einzelne Chips auslagert. Das ist kein simpler IO Die, den man da drauf stöpselt. Da müssen mehrere TB/s an Daten übertragen werden.
Eines ist klar: Navi31 und 32 werden ihre Entwicklungskosten nie einspielen können. Das ist eine langfristige Investition, die sich bei RDNA4 und 3nm auch im Midrange (500-700 Euro) bezahlt machen wird.

Navi32 dürfte dann wirklich nur ein abgespeckter Navi31 werden. Hier dürfte sich der Aufwand in Grenzen halten. Was mit 15K FP32 Einheiten und z.B. 4 MCDs funktioniert wird
auch mit 10K FP32 Einheiten und 3 MCDs funktionieren.

[Leonidas]

Wer sagt denn das bei einem Multi-Chip Die jedes sub-Die in derselben Fertigung kommen muss?

Es wurde klar berichtet, dass GCD 5nm und MCD 6nm ist. Egal aus wievielen Einzelchips MCD besteht, an den 6nm ändert das nix.

Ergo sehe ich da keinen Spielraum für Deine These. Sofern die Angaben zur Fertigungstechnologie passen, kann N33 nicht aus N31 oder N32 aufgebaut sein.



Gab es die News hier im 3dc schon, dass Intel Loihi 2 in Intel 4 fertigt?

Nein. Aber beachte: Das ist ein 60mm² Chip. Es zeigt nur an, um wieviel schneller neue Fertigungen spruchreif sind, je kleiner die Chips sind.

Eine besondere Aussage zur Kurzlebigkeit von Intel 7 kann ich daher hier nicht herauslesen. Wobei Intel 7 ja 10nm ist - und dass schon ziemlich lange existiert.




Ist bei den Win11 Werten schon das Update von gestern Mittag verarbeitet?

Wie gesagt: Nein.

[iamthebear]

Nein. Aber beachte: Das ist ein 60mm² Chip. Es zeigt nur an, um wieviel schneller neue Fertigungen spruchreif sind, je kleiner die Chips sind.

Das Hauptproblem bei 10nm waren bei Intel ja die Taktraten, das es vermutlich auch bei Intel 4 zu lösen gilt und ich denke, dass dies ganz unabhängig von dem Belichtungsproblem ohne EUV ist.
Bei den kleinen 60nm Chip wissen wir weder wie hoch die Ausbeute ist (die ja bei einem reinen Forschungsprojekt ziemlich egal ist) noch wie hoch die möglichen Taktraten sind.
Es wurde behauptet, dass dieses Projekt unbedingt die kleinen Strukturen benötigt aber auf Grund der kleinen Chipfläche und sowieso sehr niedrigen Verlustleistung im mW Bereich würde ich das einmap als Notlüge bezeichnen und man hat das Projekt eher auf Grund der eher als Testprojekt ausgesucht um etwas Werbung dafür zu machen.

[Gast]

Das Hauptproblem bei 10nm waren bei Intel ja die Taktraten, das es vermutlich auch bei Intel 4 zu lösen gilt und ich denke, dass dies ganz unabhängig von dem Belichtungsproblem ohne EUV ist.

Das Problem der Taktraten wurde mit 10nm Superfin aká Intel 7 bereits gelöst.

Ob Intel 4 damit irgendwelche Probleme hat oder haben wird ist davon völlig unabhängig, ganz egal ob EUV oder DUV, die Prozesse sind unterschiedlich und nur weil es mit Intel 7 gelöst ist, heißt das ja nicht, dass es mit Intel 4 nicht wieder auftreten kann.

Überhaupt ist zu Intel 4 nichts wirklich bekannt, außer dass EUV zum Einsatz kommt. EUV ist aber nur ein Werkzeug und hat nichts mit der Qualität des Prozesses an sich zu tun, ein Prozess kann gut oder schlecht sein, ganz unabhängig davon wie er gefertigt wird.

Die Entscheidung DUV/EUV ist hauptsächlich eine wirtschaftliche, mit welchem Werkzeug ist zu erwarten, dass ich die benötigten Strukturen am Ende günstiger Fertigen kann.

[Complicated]

Die Entscheidung DUV/EUV ist hauptsächlich eine wirtschaftliche, mit welchem Werkzeug ist zu erwarten, dass ich die benötigten Strukturen am Ende günstiger Fertigen kann.
Ausser dass mit DUV und Quadpatterning bei 7nm Schluß ist und es nicht kleiner geht. Nicht nur wirtschaftlich, sondern auch technisch mit der Belichtung, sind 4 Durchgänge derzeit das Limit. Ohne die EUV-Belichter wird China die Strukturgrößen von TSMC, Intel und Samsung nicht erreichen.

[Iscaran]

Es wurde klar berichtet, dass GCD 5nm und MCD 6nm ist. Egal aus wievielen Einzelchips MCD besteht, an den 6nm ändert das nix.

Ergo sehe ich da keinen Spielraum für Deine These. Sofern die Angaben zur Fertigungstechnologie passen, kann N33 nicht aus N31 oder N32 aufgebaut sein.


Du widersprichst dir hier gerade selber.
ALLE RDNA3 Chips haben GCDs und MCDs verbaut. Die Frage ist nur in welcher Konfiguration.

Wenn also N33 aus MCD + GCD besteht und N31 und N32 ebenfalls aus MCD + GCDs bestehen...dann kann man nicht einfach "ausschliessen" dass die Bezeichnung mit 6nm hier ausreichend ist.

Die Aussage im Gerücht mit den 6nm für N33 hier so auf die Goldwaage zu legen und allein DARAUS abzuleiten, dass N33 eine eigener Chip sein MUSS halte ich für sehr gewagt.

Ich schreibe ja die MCDs von allen RDNA3 GPUs könnten sehr wohl 6nm sein und es sind wohl 3 unterschiedliche MCDs an welchen dann aber die jeweils gleichen 5nm GCDs (in unterschiedlicher Anzahl) "angeflanscht" werden.

Die EINZIG andere logischer Erklärung wäre, das das MCD auch bereits einen "Teil-GCD" enthält an welchen dann die weiteren Chiplet GCDs nur "ankoppeln".

Dann würde N33 eben aus so einem MCDGCD bestehen komplett in 6nm gefertigt und trägt somit KEINE weiteren GCDs als "Chiplets" (welche in 5nm gefertigt würden).

Wohingegen N32/31 dann aus MCD + GCD Chiplets oder EBENFALLS aus MCDGCD + GCD Chiplets bestehen würden.

Ob der N33 MCDGCD also nun anders gefertigt wird als die N32/N31 MCDGCDs ist dahingestellt.

Aber aus der ganzen Einsparungspotenzialgeschichte heraus und in Analogie zu den Zen-Architekturen würde ich stark annehmen, dass man hier eben Gerade NICHT eine Lösung kreiert hat die am Ende doch wieder die Produktion von 3 Chips erfordert...

Aber gut Gerüchte - wir werden ja sehen was rauskommt.

[Leonidas]

Du widersprichst dir hier gerade selber.
ALLE RDNA3 Chips haben GCDs und MCDs verbaut.

Nein. N33 ist monolithisch und 6nm (mehrfach direkt bestätigt). So zumindest die ausgehenden Gerüchte, auf welche wir uns derzeit stützen.

[Iscaran]

Nein. N33 ist monolithisch und 6nm (mehrfach direkt bestätigt). So zumindest die ausgehenden Gerüchte, auf welche wir uns derzeit stützen.

Welche Quellen denn? Die einzige die ich kenne ist der Tweet von Greymon:
https://twitter.com/greymon55/status/1439486356548325387?ref_src=twsrc%5Etfw%7Ctwcamp%5Etweetembed%7Ctwterm%5E1439486 356548325387%7Ctwgr%5E%7Ctwcon%5Es1_&ref_url=https%3A%2F%2Fwww.techtimes.com%2Farticles%2F265982%2F20210929%2Famd-rdna3-navi-33-might-be-weaker-than-previously-rumored.htm

Da steht:
n31:5nm+6nm 256bit gddr6
n32 5nm+6nm 192bit gddr6
n33 6nm 128bit gddr6 perf>6900xt

Was bestätigt dass N31 explizit ein MIX aus 5nm + 6nm ist...

Was also gut passen würde wenn das MCD in 6nm ist und die GCDs in 5nm

Für N33 steht da zwar 6nm, aber WENN die Konfiguration nun so ist, dass wir MCDGCDs haben die dann ERWEITERT werden durch GCD-Chiplets.Passt das gut.
Das Kern MCDGCD ist 6nm in ALLEN 3 RDNA3s.

So oder so aus diesem 3 Zeilen kann man viel herauslesen.

[Leonidas]

Also ich operiere exakt mit den gleichen Daten, ergo hier kein Mißverständnis. Nur einwas noch hinzukommend: N33 wurde mehrfach rein monolithisch genannt.

Damit ist es aus meiner Sicht nicht möglich, die GCDs von N31/N32 in irgendeiner Form für N33 zu verwenden. Rein aus dem Grund, dass jene aus unterschiedlicher Fertigung kommen.

[Complicated]

Was also gut passen würde wenn das MCD in 6nm ist und die GCDs in 5nm

Für N33 steht da zwar 6nm, aber WENN die Konfiguration nun so ist, dass wir MCDGCDs haben die dann ERWEITERT werden durch GCD-Chiplets.Passt das gut.
Das Kern MCDGCD ist 6nm in ALLEN 3 RDNA3s.
Das halte ich auch für ein sehr wahrscheinliches Szenario und würde die Launch-Roadmap unterstützen. Damit wäre N33=MCD für alle in 6nm inkl. monolithisch verbauter GPU, die immer als primärer GCD fungiert bei Skalierung.

So wie hier aus dem Patent dargestellt wäre dann der Memory Controller und der GPU Teil 106-1 monolithisch in N33 vorhanden und mit den GCDs ergänzbar:
https://cdn.videocardz.com/1/2021/04/AMD-Active-Bridge-Chiplet-Patent-Fig5-768x494.png

Aus https://www.forum-3dcenter.org/vbulletin/showthread.php?p=12756638#post12756638

Damit ist es aus meiner Sicht nicht möglich, die GCDs von N31/N32 in irgendeiner Form für N33 zu verwenden. Rein aus dem Grund, dass jene aus unterschiedlicher Fertigung kommen.
Also das ergibt IMHO keinen Sinn als Argument, da derzeit auch IO-Dies bei Zen CPUs aus anderer Fertigung stammen und sehr gut funktionieren - das ist eines der zentralen Feature der Chiplet Architektur.

Edit: Nicht für N33 werden die GCDs verwendet, sondern N33 wird für N32/31 als MCD verwendet. Möglicherweise liegt hier das Mißverständnis.

[Iscaran]

Edit: Nicht für N33 werden die GCDs verwendet, sondern N33 wird für N32/31 als MCD verwendet. Möglicherweise liegt hier das Mißverständnis.

Hatte ich doch geschrieben? Das ist eine von 2 denkbaren Lösungen.
Entweder ist N33 ein abgespecktes/salvage "Chiplet" (wegen der 4096 SPs) + ein N33-MCD

ODER das Kern-MCD enthält immer auch schon 1x "GCD-Teil"....sozusagen das "chiplet 1"...an welches für N32 und N31 nur weitere GCD-Chiplets drangeflanscht werden.

Siehe dazu auch die Patent figure 2. (im RDNA3-Thread hab ich es deutlicher ausgeführt mit Skizze)

[Complicated]

Ich meine Leonidas hat das andersherum gedeutet und daher geschrieben dass die Fertigungsunterschiede hier eine Hürde darstellen.
die GCDs von N31/N32 in irgendeiner Form für N33 zu verwenden.

[Iscaran]

ah, hab gedacht du beziehst es auf meine Aussagen :freak:
Passt.

[Complicated]

Hab den Bezug verdeutlicht :)

[Leonidas]

Edit: Nicht für N33 werden die GCDs verwendet, sondern N33 wird für N32/31 als MCD verwendet. Möglicherweise liegt hier das Mißverständnis.

Wahrscheinlich liegt hier das Mißverständnis (bisher).

Aber wenn ich Deine Idee weiterverfolge: N33 ist ein vollständiger Grafikchip. Wieso sollte ich den als MCD verwenden? MCD ist nur Cache, da werden keine Hardware-Einheiten und kein Speicherinterface benötigt. All das gehört aber zu N33.

[Complicated]

Du musst auf dem MCD keinen Cache und Speicherinterface verbauen, doch dann musst du:

Für einen N33 einen monolithischen 6nm Chip designen und fertigen.
Einen MCD in 6nm (der modular erweitert werden kann) designen und fertigen.
GCDs in 5nm mit Speichercontroller und Memory-Interface bauen.

Oder du baust eben N33 als monolithische 6nm und legst in gleich an als MCD mit Speichercontroller und Speicherinterface inkl. iGPU, welche als primärer GCD dient um 6nm MCD Erweiterungen in 6nm und dazu gehörige GCDs in 5nm anzubinden.
Dann musst Du weder MCDs noch GCDs mit Speichercontroller oder Memory-Interface ausstatten und dafür hast Du Platz für Cache und hältst die Chiplets mit der größten Stückzahl klein und mit guten Yields produzierbar, was deine Ausbeute/Wafer deutlich erhöht.
Und ganz nebenbei hat man eine für mobile nutzbare APU basierend auf N33, die sich auch mit GCDs vergrößern lässt.

[Leonidas]

Ich verstehe Deinen Gedankengang nicht. Aus meiner Sicht:

GCD: Compute, Interfaces @ 5nm
MCD: reiner Cache @ 6nm
monolith: Compute, Interfaces, Cache @ 6nm

Außer GCD und MCD ist nichts davon in irgendeiner Form sinnvoll zu kombinieren. Der Monolith ist bereits ein kompletter Chip. Man könnte noch mehr Cache mittels MCD draufmachen, mehr geht da nicht. All dies passt dann allerdings nicht zur klaren Maßgabe, dass N31 & N32 eine Kombination aus GCD/5nm und MCD/6nm sein sollen.

[Iscaran]

Ich verstehe Deinen Gedankengang nicht. Aus meiner Sicht:

GCD: Compute, Interfaces @ 5nm
MCD: reiner Cache @ 6nm
monolith: Compute, Interfaces, Cache @ 6nm


"Monolith" gibt es nicht mehr in RDNA3.

N33 = MCD (welches seinerseits bereits einen GCD1 (mit 20 - x WGP?) UND einen minimal Cache enthält).
GCD sind dann Zusatz-Chiplets zu je 20 WGP (+Cache + ggf. weitere Memory-Lanes).

Der MCD MUSS Cache enthalten, (ebenso wie die GCDs) weil die Interconnects zwischen den unterschiedlichen Mutli-Dies NUR über den Cache laufen (siehe Patent).

Es gibt deswegen bei AMD genau 2 Chip-Arten
Das MCD (6nm) und das GCD (5nm)

Welches zu insgesamt 3 GPUs (N33, N32, N31) als "Multi-Die Chips" assembliert werden.

[Complicated]

MCD: reiner Cache @ 6nm
Das ist falsch - da der MCD der Bridge-Chip ist, der zwar den Cache enthält, führt eine Reduzierung auf "nur Cache" aber zu deiner Sichtweise.

Das entscheidende ist dabei, dass der Cache in den Bridge-Chip "eingelassen" wird und so die Anbindung der GCDs über die von AMD/TSMC beschriebenen Direktkontakte (CoW) erfolgt, was die selbe Signalqualität, wie onDie-Cache ermöglicht.

Der Bridge-Chip (MCD) enthält den Cache und ist ebenfalls Modular erweiterbar. Daher kann der gesamte Teil auch für N33 in dem einen Chip schon enthalten sein und einen monolithischen iGPU Anteil auf die selbe Weise anbinden und den Memorycontroller/Interface benötigst Du ja bei einem solchen kompletten Chip. Und wenn Du einen N33 hast der all das schon beinhaltet, dann musst du keine MCD-Module und keine GCDs mit Controller/Interface bauen. 256-bit reicht ja auch für den N31 aus, da der IF$ mit dem MCD für jedes GCD um 128 MB erweitert werden kann.

N33=Monolithisches Design mit iGPU inkl. MCD-Anbindung für GCDs als Erweiterung (6nm) 256 MB IF$+256 bit Interface und Memorycontroller
N32= N33+MCD Erweiterung(6nm)+GCD (5nm) 384 MB IF$
N31=N33+2x MCD Erweiteurng (6nm)+2x GCD (5nm) 512 MB IF$

Der N33 lässt sich nach unten dann als Salvage Chip auch noch nutzen mit reduziertem Interface auf 128 bit.

Nehme ich die kolportierten Gerüchte für N31 von 15.360 Shadern, dann bekomme ich mit meiner Annahme bei einem Divisor von 3 für
N33 5.120 Shader (monolithisch 6nm)
N32 10.240 Shader (N33 (6nm)+5.120 Shader auf 1x GCD (5nm))
N31 15.360 Shader (N33 (6nm)+2 GCDs(5nm))

Die 5nm Fertigung wird auf diese Weise am effizientesten genutzt, sowohl was verfügbare Wafer angeht, als auch was Designkosten bei Entwicklung angeht, als auch was die maximal möglichen Yields und somit mögliche Stückzahlen angeht. Da kommen pro Wafer doppelt bis dreimal so viele GCDs raus als es bei N33 in 6nm Basis-GPUs ergibt.

[Iscaran]

Die 5nm Fertigung wird auf diese Weise am effizientesten genutzt, sowohl was verfügbare Wafer angeht, als auch was Designkosten bei Entwicklung angeht, als auch was die maximal möglichen Yields und somit mögliche Stückzahlen angeht. Da kommen pro Wafer doppelt bis dreimal so viele GCDs raus als es bei N33 in 6nm Basis-GPUs ergibt.
Exakt - alle bisherigen Spekulationen um N33 "monolith" usw. scheinen genau diesen, gerade für AMD so fundamental wichtigen Grund um überhaupt in "Chiplet-Design" zu gehen völlig zu ignorieren.



Nehme ich die kolportierten Gerüchte für N31 von 15.360 Shadern, dann bekomme ich mit meiner Annahme bei einem Divisor von 3 für
N33 5.120 Shader (monolithisch 6nm)
N32 10.240 Shader (N33 (6nm)+5.120 Shader auf 1x GCD (5nm))
N31 15.360 Shader (N33 (6nm)+2 GCDs(5nm))


N33 = 5120 SPs könnte als Basis stimmen, aber released wird wohl nur eine Art "Salvage" davon mit 4096 Sps...
ODER der "Base-Die" hat aufgrund des Platzbedarfs der anderen Komponenten evtl. nur 16 WGP = 4096 SPs
Und die GCG-Chiplets sind dann je 20 WGPs leicht anders aufgebaut.

Das würde vermutlich noch am besten zu der Spekulation passen, N33 sei "monolithisch" und ein "anderer" Chip als N32 / N31.

ABER wenn der N33 "base die" nur 4096 SPs hat, hätte man das Problem dass die Shaderzahlen für N32 und N31 falsch sind denn 4096+5120 = 9216 und NICHT 10240 !
Sowie für N31 dann: 2x5120+4096 = 14336 und nicht 15360 !

=> Das logischste ist, sofern an dem 4096 SP gerücht was dran ist, der N33 Base-Die kommt nur als "Salvage" auf den Markt...

ODER auch der N33 ist kein "echter" monolith, sondern ebenfalls eine Konstruktion aus Core Die (MCD) + Basis-Chiplet (GCD)...wobei man hier die "Salvage" GCDs mit 4096 aktiven SPs nimmt die aus der Produktion der 5120 SP GCDs über bleiben.

Dazu passt dann halt nicht die Verallgemeinerung N33 wäre "Rein 6nm"...

[Complicated]

=> Das logischste ist, sofern an dem 4096 SP gerücht was dran ist, der N33 Base-Die kommt nur als "Salvage" auf den Markt...
Korrekt, wenn N31 und N32 einen vollständigen N33 benötigen, dann macht es auch Sinn die vollständig funktionierenden N33 zuerst zu sammeln und für N32/31 bereitzustellen.

Nur eine Sache sehe ich hier als nicht passend zu meiner Spekulation: Wie soll N31 einen früheren Tapeout haben als N33, wenn dieser ein fundamentaler Baustein des N31 ist?
Was ich mir erklären könnte ist, dass N33 als MCD für N31 zuerst entwickelt wurde (also Focus auf die Eigenschaften als Controller-Chip für die GCDs) und der eigenständige GPU-Teil anschließend optimiert wurde, ohne die Eigenschaften als MCD-Baustein zu kompromittieren.

In der Produktion ist der Release mit N33 zum Start des Lineups die logische Konsequenz der Chiplet-Architektur.

[Leonidas]

Das ist falsch - da der MCD der Bridge-Chip ist, der zwar den Cache enthält, führt eine Reduzierung auf "nur Cache" aber zu deiner Sichtweise.

Ok, so krass meinte ich es nicht. Ich wollte nur sagen: Kein Compute-Einheiten, keine Interfaces nach außen (Speicherinterface & PCIe).

Wenn man dagegen MCD mit irgendwelchen anderen Einheiten definitiert - okay, dann kann man sich das von Euch beschrieben vorstellen. Aber bisher haben die Leaker klar gesagt, dass MCD keinerlei Compute-Einheiten oder Interfaces enthalten. Dies wäre dann also Eure eigenständige These.

[Iscaran]

Aber bisher haben die Leaker klar gesagt, dass MCD keinerlei Compute-Einheiten oder Interfaces enthalten. Dies wäre dann also Eure eigenständige These.

Bisher haben die wenigsten Leaker doch klar in MCD und GCD unterschieden?
Am ehesten dran ist noch die Grafik von glaube Greymon55, mit den kolportierten "2 GCDs" aber da wird kein MCD gezeigt...

Die Shaderzahlen und Angaben zu WGPs, SE, SAs stammen auch mit aller Wahrscheinlichkeit aus Treiberangaben (wie bei RDNA1) damals?

[Leonidas]

Nein, die Treiber-Angaben haben in die Irre geführt. Die Leaker müssen da inzwischen bessere Quellen haben. Treiber-Angaben kommen auch üblicherweise von anderen Quellen, wie Phoronix.

Und eigentlich gibt es eine klare Unterscheidung in GCD und MCD. Danach ist in MCD kein Stück Compute & Interface, nur Cache und der Connect. Bleibt nur das GCD für alle Compute-Einheiten und alle Interfaces nach außen.

[Complicated]

Danach ist in MCD kein Stück Compute & Interface, nur Cache und der Connect. Bleibt nur das GCD für alle Compute-Einheiten und alle Interfaces nach außen.
Das trifft bei meinem "N33-Modell" ebenso zu, mit dem Vorteil dass keine Interfaces auf jedem der GCDs verbaut werden müssen, auch wenn nur ein primärer GCD, dessen Interface zum Einsatz kommt, pro SKU verbaut wird.

Man überlege sich diese Logik einmal: man geht auf Chiplets um ausgerechnet den Teil, der am meisten Strom verbraucht und in der Fläche am schwersten zu skalieren ist, auf jedem Chiplet zu verbauen. Das Memory-Interface und dazu einen Controller.

[Iscaran]

Man überlege sich diese Logik einmal: man geht auf Chiplets um ausgerechnet den Teil, der am meisten Strom verbraucht und in der Fläche am schwersten zu skalieren ist, auf jedem Chiplet zu verbauen. Das Memory-Interface und dazu einen Controller.

Da triffst du einen Punkt! So gesehen sollte das komplette Memory Interface auf dem MCD sitzen + etwas Cache für die Brücken.

Wenn N33/N32/N31 jedoch alle unterschiedliche Speicheranbindung haben würde das automatisch bedeuten dass man auch unterschiedliche MCDs braucht.

Integriert man einen Teil der Memory Interfaces aber auf den GCDs - kann man das ganze skalieren ohne jeweils neues MCD machen zu müssen. Auch wenn das heisst man muss einen Stromfresser auf jedes Chiplet bauen.

Vielleicht braucht aber diese ganze "Chiplet" Idee sowieso so eine Art "Cache-Subcontroller"...womit man evtl. an diesen jeweils Memory Interfaces anbauen kann.

So hätte man den Hauptmemorycontroller auf dem MCD, inklusive einem Teil der Interfaces dafür. Und könnte dennoch mittels der Subcontroller auf jedem GCD einen "skalierenden Memory Interfaceteil" verbauen?

Also MCD mit Controller + 128Bit Anbindung + Cache
GCD nur +64 Bit Anbindung je GCD + Cache

[matty2580]

Nein. Aber beachte: Das ist ein 60mm² Chip. Es zeigt nur an, um wieviel schneller neue Fertigungen spruchreif sind, je kleiner die Chips sind.

Eine besondere Aussage zur Kurzlebigkeit von Intel 7 kann ich daher hier nicht herauslesen. Wobei Intel 7 ja 10nm ist - und dass schon ziemlich lange existiert.
Ich dachte das interessiert dich?
Weil du sehr häufig Analysen zu einem kommenden Fertigungsprozess machst.

Desktop CPUs in 10nm ( jetzt Intel 7 ) kommen doch erst in einem Monat, und dass auch noch in Verbindung mit einer neuen Architektur.

Ich weiß natürlich, dass Intel 7 schon lange läuft, und seit Jahren Chips für Notebooks produziert werden, und dass der Notebook-Markt viel größer ist als der PC-Desktop-Bereich. Aber wenn es nach einigen hier im Forum geht, sind dass kleine Mengen gewesen, was natürlich nie gestimmt hat.

Hast du noch Lust was zu Intel 4 zu schreiben, oder lässt dich dass Thema noch kalt? ^^

[Leonidas]

Da triffst du einen Punkt! So gesehen sollte das komplette Memory Interface auf dem MCD sitzen + etwas Cache für die Brücken.

Problem dieser These: Die Leaker haben deutlich zurückgewiesen, dass das Speicherinterface auf dem MCD sitzt. Die Idee ist praktikabel, nur scheint AMD jene nicht derart umzusetzen.



Hast du noch Lust was zu Intel 4 zu schreiben, oder lässt dich dass Thema noch kalt? ^^

Ungefähr so kalt wie Smartphone-Chips auf 5nm. Die kommen nun einmal früher als PC-Chips. Letztere sind interessant, nicht diese Nebenprojekte ohne PC-Bezug.

Denn genau das, was hier viele versuchen reinzuinterpretieren, wird nicht passieren: Nein, Intel 4 kommt im PC-Bereich deswegen nicht früher. Solcherart Zeitpläne sind ab einem gewissen Fortschritt nicht mehr umzustoßen.

[virtualizer2000]

Zum Thema "VBS & HCVI unter Windows 11" wäre es noch wichtig zu wissen dass ComputerBase die Tests mit AMD Prozessoren durchgeführt hatte.
Diese haben wohl aktuell noch Performance probleme unter Win 11, siehe:
https://www.amd.com/en/support/kb/faq/pa-400

[Leonidas]

Auch das kommt noch hinzu - und wird sicherlich abgestellt werden. Dauert halt ein paar Tage.

[matty2580]

Denn genau das, was hier viele versuchen reinzuinterpretieren, wird nicht passieren: Nein, Intel 4 kommt im PC-Bereich deswegen nicht früher. Solcherart Zeitpläne sind ab einem gewissen Fortschritt nicht mehr umzustoßen.
Danke für die ehrliche Antwort Leo.

Das Intel 4 schneller kommt für den PC-Desktop-Bereich hatte ich nie vermutet.
Aber das Intel dieses Mal den eigenen Zeitplan einhalten kann, halte ich für wahrscheinlich, denn die Produktion in Intel 4 läuft ja schon, wenn auch nur bei kleinen Chips, mit aktuell noch schlechten Yields.

Für mich persönlich ergibt sich daraus die Frage, ob ich Produkte in Intel 7 für den PC überspringe, und lieber auf Produkte in Intel 4 warte?
Die sollen ja angeblich nicht so viel später kommen. 1 1/2 Jahre kann ich auch weiter mit der PS5 und Switch spielen.

[Complicated]

Wenn N33/N32/N31 jedoch alle unterschiedliche Speicheranbindung haben würde das automatisch bedeuten dass man auch unterschiedliche MCDs braucht.Nicht wenn N33 ein 256-bit Interface in 6nm verbaut hat. Der Rest skaliert mit mehr IF$ auf den MCD-Erweiterungen mit den zusätzlichen GCDs.
Problem dieser These: Die Leaker haben deutlich zurückgewiesen, dass das Speicherinterface auf dem MCD sitzt. Die Idee ist praktikabel, nur scheint AMD jene nicht derart umzusetzen.
Was auch nicht der Fall wäre, wenn das 256-Bit SI auf N33 sitzt und als "Master GCD" genutzt wird und N32/N31 zusätzlichen IF$ nutzen für deren Bandbreiten Bedarf. Das SI muss dann gar nicht größer werden.

Wenn das mit IF$ kombiniert betrachtet wird, dann wäre es eine geniale Chiplet-Architektur von AMD.

[Iscaran]

Nicht wenn N33 ein 256-bit Interface in 6nm verbaut hat. Der Rest skaliert mit mehr IF$ auf den MCD-Erweiterungen mit den zusätzlichen GCDs.


Die Gerüchte berichtigen aber recht zuverlässig von unterschiedlichen SIs bei N33, N32, N31

Wäre es nicht wirtschaftlich ziemlich unnütz ein "fettes" SI zu verbauen und dann zu 25% oder 50% zu deaktivieren?

Erscheint mir hier dann doch wieder wirtschaftlich unsinnig. Soweit ich das im Kopf habe wurde bei Salvage Chips bislang auch eher selten das SI gekapped oder? Ausser man musste es tun um genug Abstand zu haben.

Falls das produtionstechnisch aber eher "billig" ist...ja warum nicht einen MCD mit Fettem-SI das dann passen beschnitten wird.

[Leonidas]

Für mich persönlich ergibt sich daraus die Frage, ob ich Produkte in Intel 7 für den PC überspringe, und lieber auf Produkte in Intel 4 warte?

Meteor Lake in Intel 4 dürfte im ersten Halbjahr 2023 antreten. Sofern die Gerüchteküche stimmt.



Zu Navi 3X: Zumindest lese ich aus diesem Thread heraus, dass noch sehr viele verschiedene Wege denkbar sind, zu diesen 3 Chips zu kommen. AMD kann nur einen davon umsetzen - aber eventuell begegnen uns andere der genannten Ideen in späteren Chip-Generationen wieder.