Arrow Lake (Lion Cove+Skymont, Xe HPG, LGA1851, 20A+N3B, 2024)

[fondness]

Das ist keine Korrektur das ist einfach nur kleinliche Besserwisserei.


Okay. :)

Ich hoffe, das war’s jetzt mit dem Thema.

Haha da ist ja jemand Dünnhäutig. X-D Ich werde es nicht mehr wagen dich zu korrigieren. :)

[BlacKi]

Die kleinste CPU der 245K leistet etwa soviel wie ein 7800X3D/14900KS bei ~75W, damit ist das Effizienzargument der X3D CPUs nicht mehr gültig.
vielleicht stock. ein großteil des verbrauchs geht lediglich in den IO Die, optmierungen hier können jenen verbrauch fast halbieren. das ist einer der gründe warum ich keine 6000mhz auf dem ram fahre, weil der mehrverbrauch in keinem verhältnis steht.



mit leichter reduzierung des kerntakts und UV, braucht ein optimierter 7800x3d selten mehr als 40w und ist schneller als stock.

[Prinzenrolle]

Welch Überraschung, wenn man eine CPU auf einem niedrigen Betriebspunkt (und nicht am Limit) betreibt wird sie um ein Vielfaches effizienter.

Die Tests werden sicherlich einen 9950X dann bei ~100W dagegenstellen.
Der fällt hinter den 7950X @100W zurück.:redface:, sprich ist nicht sonderlich effizient.
Tests mit den Q-Samples zeigen bei <65W eine fast doppelt so hohe Effizienz, verglichen mit Zen 5, mit Sicherheit aber um die +50%.
Bedeutet auch, hätte Arrow Lake mehr E-Cores, könnte AMD nicht konkurrieren.

[Der_Korken]

Tests mit den Q-Samples zeigen bei <65W eine fast doppelt so hohe Effizienz, verglichen mit Zen 5, mit Sicherheit aber um die +50%.

Bei solchen Vergleichen sollte man den imho extrem ineffizienten IOD der Ryzens bedenken. Ich habe nur meinen 5900X als Vergleich, aber da ist CorePower ~ PackagePower - 35W. D.h. bei 100W dürfen die Kerne mehr als doppelt so viel ziehen wie bei 65W, was in einem überproportionalen Leistungsgewinn resultieren kann (in Relation zur Package Power). Für den User spielt es zwar keine Rolle, wo der Strom hingeht, aber bei technischen Vergleichen zwischen Core-Architekturen kann man hier zu falschen Schlüssel gelangen.

[Prinzenrolle]

Ja sicherlich, aber das ist ja dann AMDs Problem, dass sie lösrn müssen.
Idle/niedrige Lasten sind auch ein Problem. Arrow Lake hat da von Lunar Lake "abgekupfert" und soll da auch neues bieten.

[dildo4u]

Es gibt doch Kein Grund warum Strix nicht für den Desktop kommen kann wäre zumindest eine Alternative zum Midrange Arrow Lake mit ordentlichem idle Verbrauch.

[Lehdro]

Ich hoffe die Memory Latency stimmt so nicht, early UEFI oder so. Für 6400C32 wäre das schon arg schlecht.

[Der_Korken]

Ich hoffe die Memory Latency stimmt so nicht, early UEFI oder so. Für 6400C32 wäre das schon arg schlecht.

Die Cache-Latenzen sehen auch alle zu hoch aus. Bei 5,5Ghz wären das 22 Takte für den L2 und 88 Takte für den L3. Ersteres ist aber definitiv falsch, da Intel bereits 17 Takte bestätigt hat. Außerdem fehlt da eine Cache-Stufe. Da würde ich noch nicht zu viel reininterpretieren.

Edit: Und die L2-Bandbreite wurde deutlich langsamer als die L3-Bandbreite gemessen, was natürlich auch Quatsch ist.

[Lehdro]

Hoffen wir dass es AIDA64 Quatsch ist, denn das letzte was Intel und der Markt braucht, ist ein enttäuschender ARL-S.

[mocad_tom]

https://x.com/SShwartsman/status/1827759781253206276

The L0D is to blame (wahrscheinlich)

It won't be. Some software breaks if LLC is not enumerated as same level on both P-Core and E-core. But also breaks if attempting to enumerate hole on place of new L1 on Atom. Intel observed multiple existing workloads breaking due to incorrect CPUID interpretation.

[HOT]

Genau, die Caches sind einfach durcheinander bei AIDA. Aber für die Mem-Latenz hat AMD auch etwas gebraucht, bis die brauchbar waren in Chiplets. Ich denke, man kann da nicht soviel von erwarten wie von monolithisch.

[Zossel]

https://x.com/SShwartsman/status/1827759781253206276

The L0D is to blame (wahrscheinlich)

Ein Diagramm welches Latenzen in Abhängigkeit der durchlaufen Speichermenge anzeigt hätte diese Probleme nicht.

[iamthebear]

Dass die Speicherlatenzen ziemlich bescheiden werden bei dem ganzen Chipletzeugs war ja anzunehmen.
Immerhin ist es eine deutliche Verbesserung zu MTL.

Der Vorteil von ARL zu RTL ist primär die etwas höhere IPC und dass es weniger kritisch ist ein paar Backgroundthreads auf die E Cores zu schieben selbst wenn der Scheduler einmal den falschen erwischt.
Das Fehlen von SMT dürfte auch eher ein Vorteil sein weil jeder Thread der auf einem E Core Cluster landet kann dort bis zu 4MB L2 nutzen was den L3 entlastet.

Die Speicherlatenzen sind natürlich ein Nachteil aber so stark speicherabhängig war RPL nicht. Ich würde einmal grob schätzen um die 10%.

[mocad_tom]

I see what they did there.

David Huang hat ja dies zum Zen5 geschrieben:

https://x.com/hjc4869/status/1826555819628134553

What's special about Zen 5 is that its branch target buffer is so much larger than any other current microarchitecture and suffers from much higher performance penalty when the OS constantly flushes them.

Zen 5 hat einen sehr sehr tiefen Branch Target Buffer.
Ein Twitterer (ich weiß es jetzt nicht mehr welcher) meinte, Intel habe eine Chance verpasst und in dieser Generation einen zu gering großen Branch Target Buffer implementiert.
Man hätte sich ja einfach nach dem Vorbild von Zen5 orientieren können.

Stattdessen ist Intel hergegangen und hat einen 'komischen L0D' Cache implementiert.

Gegenthese (meine Meinung):
Ich glaube das einigen noch gar nicht klar ist, dass beides zur Diskussion bei Intel stand(größerer Branch Target Buffer vs. L0D).

Aber man wollte das Rausräumen der Buffer bei Context Switches elegant umgehen. Der L1 Cache wird eben nicht geflusht. Man hat also etwas in seiner Cache Struktur implementiert, was andere im OoO-Window drin haben.


https://x.com/SShwartsman/status/1828656628645695896

For LionCove and many others.
It is 192K, 12-way associative

Ich gehe davon aus, dass der L0D / L1D /L1I Cache-Verbund mit ziemlichem Aufwand designed wurde. Und dieser Cache-Verbund bleibt für länger so (zumindest beim P-Core).
Wir sehen hier ja direkt die Harvard-Architektur, die darunter liegenden Caches (ab L2) sind dann wieder Daten und Befehle gemischt, hier aber nicht, hier wird zwischen Befehle und Daten strikt getrennt.

[Der_Korken]

Wie hängen BTB und L0D denn hier zusammen? Für mich ist der L0D nur der alte L1D mit einem Takt weniger Latenz (bei etwas weniger Takt) und der neue L1D ist eine kleine "Latenzoptimierung" des L2. Imho haben BTB und die neue Cache-Hierachie nichts miteinander zu tun. Das eine hilft dem anderen nicht, wenn eins davon unterdimensioniert ist. Wäre die sinvolle Nutzung von VIPT nicht auf 32 bzw. 48kB limitiert, wäre der alte L1 eher auf Apple-Verhältnisse gewachsen statt diesen Zwischencache einzuführen.

[MiamiNice]

Ich hoffe die Memory Latency stimmt so nicht, early UEFI oder so. Für 6400C32 wäre das schon arg schlecht.

Da es hier niemanden aufgefallen ist, schau Dir den NB Multi an. Der Screen ist mit 2 angezogenen Handbremsen entstanden (NB/Ring Takt und langsamer Jedec konformer Ram). Real World Performance wird daher weit höher liegen, bzw. niedriger bezogen auf die Latenzen.

Es fehlen gute 1,5 Ghz Ring Takt auf dem Screen um auf RPL Werte zu kommen. Ich denke da stapelt jemand absichtlich tief mit dem Screen. Die übliche Nebelkerze.

[Lehdro]

Da es hier niemanden aufgefallen ist, schau Dir den NB Multi an. Der Screen ist mit 2 angezogenen Handbremsen entstanden (NB/Ring Takt und langsamer Jedec konformer Ram).
Wie hoch liegt denn der Ring Takt bei ARL-S ootb? Oder wo lag er bei MTL als Rückgriff? Meines Wissens sogar noch niedriger...

Übrigens habe ich ARL-S 6400C32 mit vergleichbaren RPL-S 6400C32 verglichen - der Unterschied ist enorm, falls sich das so bestätigt.

[MiamiNice]

Verstehe ich schon. Aber wenn der Ring nur bei 3,5 Ghz taktet, erhöhen sich die Latenzen ungemein. Bei meinem RPL stehen da 5Ghz unter Ring, nicht 3,5 Ghz. Der Ring hat in ARL jetzt weniger Hops, er sollte jetzt imo eher schneller sein als bisher. Daher denke ich, da geht deutlich mehr. Auch wird ARL 10000er DDR5 als CAMM2 unterstützen. Aus der Ecke kommt also auch noch was oben drauf.
Daher denke ich das dieser Screen nicht das zeigt was real beim User ankommen wird.

Edit (auch ein 14900k hat 5 Ghz Ring. 50x Multi, statt 35x wie auf dem ARL Screen):

https://i.ibb.co/Y3W15FQ/intel-core-i9-14900k-aida64-680px.png (https://ibb.co/JKdGYwt)

[fondness]

Intel Core Ultra 200K launch pushed back by a week, now scheduled for October 24

https://videocardz.com/newz/intel-core-ultra-200k-launch-pushed-back-by-a-week-now-coming-october-24

[HOT]

Kein Wunder, dass ARL kein Problem mehr mit der Degeneration hat, wenn der Ring nur noch 3,5GHz hat....

[Achill]

Kein Wunder, dass ARL kein Problem mehr mit der Degeneration hat, wenn der Ring nur noch 3,5GHz hat....

Genau das habe ich auch gedacht, aber werden wir sehen. Kann auch gut sein das es Ungereimtheiten im Bios / Microcode sind und das noch wird.

[MiamiNice]

Was hat die Degeneration mit dem Ring Takt zu tun? Die Ursache warum manche RPLs degenerieren wurde doch geklärt. Ich habe da nirgendwo was von Takt gelesen, wenn ich mich recht entsinne. Eher von zu hohen Strömen, zu viel Hitze und ein nicht funktionierendes, bzw. falsch arbeitendes, TVB.

[HOT]

Takt+Spannung war die Ursache für die Degeneration. Und nein, geklärt ist da nach wie vor gar nichts.

[iamthebear]

Also für mich sieht die Cache Strategie von Intel so aus:
.) Der L1 heißt nun L0. Vom Prinzip her ist dieser gleich (wie jeder L1) wobei man es geschafft hat die Latenz um 1 Takt zu reduzieren was bei einem noch breiteren Design sicher von Vorteil ist denn irgendwann ist der maximale Parallelisierungsgrad erreicht und die Latenz der Operationen ist der limitierende Faktor (sofern die Sprungvorhersage klappt).

Statt 5 Takten nun 4 Takte

.) Beim L2 hat Intel diesen in 2 Cachelevel aufgeteilt.

Bisher: 2MB mit 16 Takte

Neu:
192KB L1 mit 9 Takten
3MB L2 mit 17 Takten

Irgendwie hat Intel es geschafft hier ein weiteres Cachelevel einzubauen ohne dass die L2 Latenz stark ansteigt.
Meine Vermutung: Sie beginnen bereits den L2 zu durchsuchen bevor der L1 den Cache Miss feststellt.

.) Der L3 ist wieder gleich wie vorher

Was den Branch Target Buffer angeht: Keine Ahnung was dieser mit der Cachestruktur zu tun hat aber der L2 BTB wurde von Willow Cove auf Golden Cove von 5K auf 12K erhöht. Das ist schon relativ groß. Gerade wenn ich mir Zen5 so ansehe frage ich mich ob das überhaupt noch viel bringt.

[mocad_tom]

L0D
. . . . . . . . aber -> L1I
L1D

L2
L3

Dieser Satz -> alles verschiebt sich um eines nach unten stimmt nicht.
Weil es keinen L0I gibt.

L0D hat jetzt 4 Takte
L1D hatte vorher 5 Takte

nur mal so -> der L0D ist jetzt 20% schneller

Dann geht es ja um den Einsatz von Transistor-Budget.
Man hat sich also dazu entschlossen es so zu bauen, Transistor-Budget so zu "verbraten".
Und noch keine andere CPU-Schmiede macht es aktuell so.

Jeder der meint "es wurde ja nur die Cache-Hierarchie um eine Stufe runtergeschoben" der liegt schlichtweg falsch.

nochmal -> der L0D ist jetzt 20% schneller

Und der L1D ist massiv gewachsen und hat deutlich weniger Latenz, als der bisherige L2.

Das Dekodieren, das Reordern, das Fusionieren der Befehle (man hat es ja der x86-ISA vorgeworfen, dass es altbacken ist) ist nicht das Problem. Im Gegenteil, im neuen ARM geht man jetzt auch hin und macht Ops-Fusion / oder RISC-V macht plötzlich auch fein Ops-Fusion.

Wenn Mode so in Wellen dahinmeandert, dann sind wir wieder bei "All Eyes on L1D-Cache".

Zen5 und M4 brezeln ihre IPC dadurch auf, dass sie ihre AVX- / SVE2-Seite aufpolstern.

Intel geht 'back to the Roots'.
Core 2 Duo hatte eine coole L1- und L2-Cache-Latenz und zack ging das Ding ab wie Schmidts Katze.

Und man wird erkennen, das dieses Reinarbeiten in die Cache-Hierarchie auch gut bei virtualisierten Workloads ankommt(in Form von 'da bremst nix').

[robbitop]

Man wird Messungen abwarten müssen. Aktuell sieht es nach Stocherei im Dunklen aus.

[Der_Korken]

Zen5 und M4 brezeln ihre IPC dadurch auf, dass sie ihre AVX- / SVE2-Seite aufpolstern.

Intel geht 'back to the Roots'.
Core 2 Duo hatte eine coole L1- und L2-Cache-Latenz und zack ging das Ding ab wie Schmidts Katze.

Und man wird erkennen, das dieses Reinarbeiten in die Cache-Hierarchie auch gut bei virtualisierten Workloads ankommt(in Form von 'da bremst nix').

Conroe hatte vor allem eine kurze Pipeline und sicherlich auch eine bessere Branch Prediction, sodass nicht ständig eine mit 30 Ops gefüllte Pipeline geflushed werden musste.

Und Zen 5 hat mit ihrem 2-Ahead-Branch-Predictor auch ein cooles "old school feature" im dem Sinne, dass es schon vor langer Zeit mal erdacht aber nie umgesetzt wurde und gerade bei klassischem, skalaren, branchigem Code helfen sollte, aber offensichtlich klemmt es dort noch an anderen Stellen.

[mocad_tom]

In denke es wird den Göttern des Cache-Hierarchie-Schnitzens viel zu wenig gehuldigt.

Bisher so:
Ja toll hier ist das Diagramm zur Paket-Latenz.

Richtig wäre aber:
Ihr Götter der Cache-Hierarchie was habt ihr für feine Gaben?
Im Prinzip müsste man 5 Wochen lang feiern weil sie hier einen Takt einsparen konnten - es ändert einfach alles.

Klar muss man die Realworld-Messwerte abwarten - trotzdem schaut es nicht schlecht aus.

Was macht Jim Keller eigentlich wirklich?
Wahrscheinlich hockt er sich einfach nur an die Caches ran und gut ist.

So wie sich John Carmack hinsetzt und beim Doom-Sourcecode drauf aufpasst, dass es geradlinig in Cache-Lines reinpasst.

[Zossel]

Was den Branch Target Buffer angeht: Keine Ahnung was dieser mit der Cachestruktur zu tun hat aber der L2 BTB wurde von Willow Cove auf Golden Cove von 5K auf 12K erhöht. Das ist schon relativ groß. Gerade wenn ich mir Zen5 so ansehe frage ich mich ob das überhaupt noch viel bringt.

Latency-Hiding. Viele Wege führen nach Rom.

[Gipsel]

L0D hat jetzt 4 Takte
L1D hatte vorher 5 Takte

nur mal so -> der L0D ist jetzt 20% schneller
[..]
nochmal -> der L0D ist jetzt 20% schneller
[..]
Zen5 und M4 brezeln ihre IPC dadurch auf, dass sie ihre AVX- / SVE2-Seite aufpolstern.
Intel geht 'back to the Roots'.
Core 2 Duo hatte eine coole L1- und L2-Cache-Latenz und zack ging das Ding ab wie Schmidts Katze.
In denke es wird den Göttern des Cache-Hierarchie-Schnitzens viel zu wenig gehuldigt.

Bisher so:
Ja toll hier ist das Diagramm zur Paket-Latenz.

Richtig wäre aber:
Ihr Götter der Cache-Hierarchie was habt ihr für feine Gaben?
Im Prinzip müsste man 5 Wochen lang feiern weil sie hier einen Takt einsparen konnten - es ändert einfach alles.Nur mal so nebenbei, die Zens haben schon immer nur 4 Takte Latenz beim L1D (und niedrigere L2 und L3 Latenzen). Der L1D von Zen5 hat die exakt gleiche Größe, Latenz und Assoziativität wie Lion Coves L0D.
Und hat das "einfach Alles geändert"? :rolleyes:

[Prinzenrolle]

Kommt halt darauf an an welcher Stelle der Flaschenhals sitzt.

[MiamiNice]

Mag daran liegen das es bei Zen an anderen Dingern hapert, wie z.b. an der Core to Core Latenz oder am gesamten Speichersubsystem bzw. am nicht für den Desktop gemachten IF.
Bei Intel läuft es innerhalb der CPU, an vielen Stellen, ein wenig zügiger. Vielleicht merkt man dann eher einen Unterschied.

[Lehdro]

Mag daran liegen das es bei Zen an anderen Dingern hapert, wie z.b. an der Core to Core Latenz
AMD hat deutlich bessere Core-to-Core Latenz innerhalb des CCDs:
Zen 3: ~15-19ns (https://www.anandtech.com/show/16214/amd-zen-3-ryzen-deep-dive-review-5950x-5900x-5800x-and-5700x-tested/5)
Zen 4: ~14-18ns (https://www.anandtech.com/show/17585/amd-zen-4-ryzen-9-7950x-and-ryzen-5-7600x-review-retaking-the-high-end/10)
Zen 5: ~19-23ns (https://www.anandtech.com/show/21524/the-amd-ryzen-9-9950x-and-ryzen-9-9900x-review/3)
ADL: ~26-33ns (https://www.anandtech.com/show/17047/the-intel-12th-gen-core-i912900k-review-hybrid-performance-brings-hybrid-complexity/6)
RPL: ~23-36ns (https://www.anandtech.com/show/17601/intel-core-i9-13900k-and-i5-13600k-review/5)
ARL: ?
Hoffentlich testet das jemand, nachdem Anandtech weg ist.

oder am gesamten Speichersubsystem bzw. am nicht für den Desktop gemachten IF.
Bingo. Hängt allein an der Latenz zum Speichersubsystem (was über den IF und damit den IOD muss), also alles was über L3 hinausgeht. Deswegen geht X3D auch so ab, der spart sich den Weg.

ARL wird spannend, weil Intel hier nun auch aus dem Tile (bei AMD: Chiplet) raus muss.

[MiamiNice]

Wie sieht es den außerhalb eines CCDs aus? So weit mir bekannt, steigt es dann hart an.
ARL wird spannend, weil Intel hier nun auch aus dem Tile (bei AMD: Chiplet) raus muss.
Warum ist bei ARL der IMC eigentlich im SOC und nicht im Core Tile? Ich denke auch das dies der mit Abstand spannendste Punkt an ARL wird.
Wenn das nicht läuft, ist die CPU zum spielen absolut Käse und es wird auf den 3D Zen gewartet.
Deswegen geht X3D auch so ab, der spart sich den Weg.
Mir sind die Zusammenhänge durchaus bewusst :)
Allerdings auch, dass der L4 nicht endlos groß ist und es hier, je nach Game, auch nicht immer passt bzw. nicht die richtigen Daten im Speicher enthalten sind.
Zwar in den meisten Fällen, aber eben halt nicht immer.

[Zossel]

AMD hat deutlich bessere Core-to-Core Latenz innerhalb des CCDs:
Zen 3: ~15-19ns (https://www.anandtech.com/show/16214/amd-zen-3-ryzen-deep-dive-review-5950x-5900x-5800x-and-5700x-tested/5)
Zen 4: ~14-18ns (https://www.anandtech.com/show/17585/amd-zen-4-ryzen-9-7950x-and-ryzen-5-7600x-review-retaking-the-high-end/10)
Zen 5: ~19-23ns (https://www.anandtech.com/show/21524/the-amd-ryzen-9-9950x-and-ryzen-9-9900x-review/3)
ADL: ~26-33ns (https://www.anandtech.com/show/17047/the-intel-12th-gen-core-i912900k-review-hybrid-performance-brings-hybrid-complexity/6)
RPL: ~23-36ns (https://www.anandtech.com/show/17601/intel-core-i9-13900k-and-i5-13600k-review/5)
ARL: ?
Hoffentlich testet das jemand, nachdem Anandtech weg ist.


Kann doch jeder selbst machen, die Quellen liegen hier: https://github.com/ChipsandCheese/Microbenchmarks/tree/master/CoherencyLatency
Bauen mit:
CFLAGS="-O2 -pthread" make PThreadsCoherencyLatency

[Gipsel]

Vielleicht merkt man dann eher einen Unterschied.Genau, vielleicht. Es ist vermutlich etwas verfrüht, bereits jetzt in Jubelstürme auszubrechen, weil man in einem Detail zu den Zen-Cores aufschließt. Sicher bringt das etwas Performance, aber wie viel genau das wert ist, weiß man bei den neuen intel-Kernen doch überhaupt nicht (vielleicht hängt es dort auch oft woanders, oder warum hat intel das nicht bereits früher angegangen?).

[fondness]

Du finalen Specs sind wohl da:
https://benchlife.info/intel-core-ultra-2-aks-arrow-lake-s-5-cpu-spec-final/

[Prinzenrolle]

Das sind nicht die finalen Spezifikationen, es fehlt das Baseline bzw. Performance Profil, welches der neue Standard wird. Die 250W sind lediglich optional.
Über 150W zu gehen bringt bei Arrow Lake sowieso kaum Zugewinne.
Mit 100W Deckel ist man exakt genauso schnell wie ein 14900KS mit 253W in Cinebench R23.

[dildo4u]

Die 250 Watt machen Sinn da der Ultra 7 gegen AMD X3D antritt und daher hohen Boost Takt benötigt.

Bei Raptor Lake lagen 400mhz zwischen i7 und i9 jetzt nur 200mhz.

[Der_Korken]

40MB L2 bedeuten dann auch 3MB für die P-Cores: 8x3 + 4x4 = 40. Von der LNL-Präsi war das nicht ganz klar, da es Lion Cove mit zwei verschiedenen L2-Größen geben sollte, sowie einmal mit und einmal ohne SMT (also physisch, nicht nur in Firmware deaktiviert). Ich dachte kein SMT impliziert dann auch 2,5MB, aber dem ist wohl nicht so.

[MiamiNice]

Im Text steht das alle ARL based SKUs das Extreme Profil laden können, so lange ein Z Board genutzt wird.
Ansonsten steht da nicht wirklich was neues.
Mich kotzen diese konservativen Werte massiv an. Wird spannend wie viel Leistung die CPU mit 300 Watt + auf die Strasse bringt.

[Prinzenrolle]

Mich kotzen diese konservativen Werte massiv an. Wird spannend wie viel Leistung die CPU mit 300 Watt + auf die Strasse bringt.

Interessiert mich mittlerweile überhaupt nicht mehr. Viel Leistungsaufnahme reinzupumpen um oben raus noch 10-15% mehr an Performance zu gewinnen, ist komplett sinnfrei. Alle CPUs (mit Ausnahme der Ripper) sollten in der Leistungsaufnahme wieder auf 30-max. 125 Watt begrenzt werden.

[MiamiNice]

Hat sicher niemand etwas dagegen wenn Du Deine eigene CPU kastrierst. Andere müssen Strom loswerden da die Stadtwerke eher enteignen statt für den Strom zu zahlen.

[Zossel]

Andere müssen Strom loswerden da die Stadtwerke eher enteignen statt für den Strom zu zahlen.

????????????????????????????

[Prinzenrolle]

. Andere müssen Strom loswerden da die Stadtwerke eher enteignen statt für den Strom zu zahlen.

Hab schon kreativere Ausreden gelesen den Stromverbrauch in die Höhe zu treiben.:biggrin:

[Angiesan]

????????????????????????????
Ich denke er spricht von Solaranlagen :-)

[Hakim]

Wäre dennoch besser die elekro Karre mit dem Überschuss aufzuladen oder sonst was sinnvolles statt für 5% mehr Leistung die man sowieso nicht wahrnimmt 100W zu verbraten.

[Leonidas]

es fehlt das Baseline bzw. Performance Profil, welches der neue Standard wird. Die 250W sind lediglich optional.

Dazu gab es allerdings schon deutlich anders Aussagen (PL1=PL2=250W). Mal schauen, was sich davon bewahrheitet.



40MB L2 bedeuten dann auch 3MB für die P-Cores: 8x3 + 4x4 = 40.

Wurde hier schon dargelegt, wie man die Cache-Größen errechnet:
https://www.3dcenter.org/news/news-des-19-juli-2024

[bbott]

Ich denke er spricht von Solaranlagen :-)
Dann kann er aber nur Zocken, wenn die Sonne scheint ;D
Im Winter ist dann Sense, da reicht es häufig nichtmal für die Grundlast geschweige denn für das Heizen :freak:
Als schön Wetter Zocker, also statt Strand zocken und bei schlechtem Wetter raus ;D

[Prinzenrolle]

Dazu gab es allerdings schon deutlich anders Aussagen (PL1=PL2=250W). Mal schauen, was sich davon bewahrheitet

172W, mit TAU für 60 Sekunden als Baseline soviel ich weiß.

[Lehdro]

Mit 100W Deckel ist man exakt genauso schnell wie ein 14900KS mit 253W in Cinebench R23.
Das wäre krass, so viel hat nicht einmal Intel versprochen. Na dann, >40k Punkte bei R23 sind das Ziel bei 100W. Der 9950X im Ecomode erreicht übrigens 28k bei 88W. Bei 100W laut Igor sogar 33k. (https://www.overclockers.ua/news/cpu/135212-ryzen-9950x-cb23-3.png)
Kann doch jeder selbst machen, die Quellen liegen hier: https://github.com/ChipsandCheese/Microbenchmarks/tree/master/CoherencyLatency
Bauen mit:
CFLAGS="-O2 -pthread" make PThreadsCoherencyLatency
Danke :)

Ich kaufe die CPU aber nicht vor Release oder gar vor den Reviews. Ich will die Daten in einem Review sehen (halt so früh wie möglich) :)
Wie ich sehe führt HWLuxx den Benchmark auch durch, damit wäre das gesichtert.

[Gipsel]

Das wäre krass, so viel hat nicht einmal Intel versprochen. Na dann, >40k Punkte bei R23 sind das ZielDer 14900KS schafft keine >40k in CB R23 in 253W mit Stock-Settings. Das geht eher nur mit 320+W und/oder UV.

[Lehdro]

Der 14900KS schafft keine >40k in CB R23 in 253W mit Stock-Settings. Das geht eher nur mit 320+W und/oder UV.
Habe mich da nur fix nach den Werten gerichtet die Videocardz da auflistet.

[Wuge]

Müsste mal messen... 42500 macht meiner im stabilen dynamischen Setting aber da nimmt er 320W und läuft so ca. 50-80mV unter Stock-VID, also 2-3 Taktstufen höher als auf Default.

[Zossel]

Müsste mal messen... 42500 macht meiner im stabilen dynamischen Setting aber da nimmt er 320W und läuft so ca. 50-80mV unter Stock-VID, also 2-3 Taktstufen höher als auf Default.

Sind solche Cornercases relevant?

[Gipsel]

Müsste mal messen... 42500 macht meiner im stabilen dynamischen Setting aber da nimmt er 320W und läuft so ca. 50-80mV unter Stock-VID, also 2-3 Taktstufen höher als auf Default.Messe mal lieber mit dem neuesten BIOS und intel Default Performance power profile (253W/253W) mit Standard-Loadlines (also kein 0,4mOhm oder sowas, denn das führt zu Undervolting [und bei Einigen zu Instabilitäten]) und ohne UV, dann landest Du sicher unter 40k (vermutlich so etwa 38k, bei Einigen kommen sogar nur 36k rum, warum auch immer). ;)
Und ja, ich weiß daß für den 14900KS das Extreme Profile (320W) von intel empfohlen wird, aber Lehdro bzw. Prinzenrolle hatten ja explizit von 250W gesprochen.

[Wuge]

Davon gehe ich auch aus. Hab leider nur Test-BIOSe auf der Kiste. Aber vielleicht flashe ich mal ein aktuelles Stock BIOS auf den zweiten Chip. Würde mich aber eh wundern, wenn mein optimiertes Setting nicht 10% schneller ist als stock ;)

[mocad_tom]

41400 Punkte und 300W

https://youtu.be/2IgE7vTJUsU?feature=shared&t=69

Wenn der noch ein bisschen runterregelt, dann macht er 40.000Punkte und 250W

[Gipsel]

41400 Punkte und 300W

https://youtu.be/2IgE7vTJUsU?feature=shared&t=69

Wenn der noch ein bisschen runterregelt, dann macht er 40.000Punkte und 250WUndervoltet bei 300W macht der also 41,4K. Schön. Was macht der mit Stock-Settings (mit einem der intel default Settings mit Standard-Loadlines [Video ist 10 Monate alt, damals haben alle Boards out-of-the-box Undervolting betrieben])? Darum ging es. ;)

[Chrisch]

Lt. Tests macht nen 14900K ~37k mitm Intel Baseline Profil (253W), der KS dürfte da auch nicht so viel besser sein.

[aceCrasher]

https://videocardz.com/newz/intel-core-ultra-200-arrow-lake-s-to-support-10000-mt-s-cudimm-memory

Arrow-Lake soll per CUDIMM bis zu DDR5-10000 unterstützen.

[MiamiNice]

Das ist seit Monaten bekannt. Nur leider fehlen noch die passenden 10000er CUDIMMs. Bisher kann man die nur bis 8000 kaufen.

[robbitop]

Die Frage ist, was das bringen wird. Bringt vor allem mehr Bandbreite. Sub 50 ns Gesamtmemorylatency haben wir (zumindest in den jeweiligen Top Modellen mit gutem Tuning) schon seit 15+ Jahren. Versaut wird diese in letzter Zeit eher durch die Fabric die immer langsamer wird (weil mehr Teilnehmer).
Das Bandbreite für MT ein echter Kopfschmerz ist glaube ich - aber für Sachen wie Spiele sicherlich selten relevant vs minimaler Gesamtmemorylatency...
IMO hilft da mehr lokale Hitrate (große und schnelle Caches). Da hat sich ja bei Lion Cove auch ordentlich was getan. Fehlt nur noch ein großer schneller LLC wie beim Ryzen X3D. Aber die Cache Stufen bis zum L3 sehen ziemlich gut aus.

[MiamiNice]

Wir haben beim gamen imo eine miserable Hitrate, sonst würde der 3D-Cache oder 8000er DDR5 bei RPL nicht so viel beim gamen bringen. Wäre natürlich 1. Class wenn diese maßgeblich ansteigt. Aber glaubt das wer? Ich eher nicht. Von daher denke ich schon das 10000 MT was bringen, auch bei der Latenz (der MC muss höher takten, definitiv kein Gear 4 nutzen ^^). Die große Frage jedoch ist, IMO, wie weit die Latenz durch den Interposer steigt. Der MC sitzt bei ARL im SoC Tile und nicht im CPU Tile. Da wäre ich an einer Erklärung interessiert warum dies so ist. Kann ich mir leider nicht herleiten. Das ist meine größte Sorge aktuell.

€: Was man bei den CUDIMMs nicht vergessen sollte ist, dass diese nicht nur mit dem Takt hoch gehen sondern auch mit den Timings runter. Nahe Position am Sockel = kürzere Wege. Keine DIMM Slots mehr, keine 2 offenen DIMM Slots mehr (Wiederstand). Gerade Verbindung von CPU Sockel zu CUDIMM Sockel, keine krummen Leiterbahnen mehr in der Platine (timing).

[iamthebear]

Die Latenzen dürften bei ARL ca. 15ns nach oben gehen. Ein Teil kommt von dem ganzen Chipletzeugs, ein anderer vom gesunkenen Ringtakt.
Ich bezweifle auch, dass die höhere Bandbreite viel bringen wird. Das sieht man gut an den Tests mit DDR5 7600 gegen 6400 mit guten Timings.

Meiner Meinung nach hätte Intel den IMC besser im Compute Die belassen sollen und nur das restliche IO Zeigs auf den SOC auslagern.

[Gipsel]

Was man bei den CUDIMMs nicht vergessen sollte ist, dass diese nicht nur mit dem Takt hoch gehen sondern auch mit den Timings runter. Nahe Position am Sockel = kürzere Wege. Keine DIMM Slots mehr, keine 2 offenen DIMM Slots mehr (Wiederstand). Gerade Verbindung von CPU Sockel zu CUDIMM Sockel, keine krummen Leiterbahnen mehr in der Platine (timing).Die kürzeren Wege erlauben den höheren Takt (weil weniger Kapazitäten auf den Leitungen und bessere Signalqualität sichergestellt werden kann). Die Latenz selber ist von den Speicherbausteinen auf den DIMMs abhängig und ändert sich nicht wesentlich (ein paar Zentimeter mehr oder weniger Abstand spielen da laufzeittechnisch keine wesentliche Rolle).
Die gezeigten 9200er und 9600 CU-DIMMS haben minimal CL44. Das ist die gleiche Zeitdauer wie 30,6 bzw. 29,3 Takte bei 6400er DIMMs (oder 28,7 bzw. 27,5 Takte bei 6000ern). Sprich, heute kaufbarer 6400er-CL30 oder 6000er-CL28 hat grob die gleiche Latenz. Und die 9600er DIMMs laufen auch schon mit beachtlichen 1,5V (auf JEDEC-Specs nehmen die nur 1,1V).

[MiamiNice]

Die Chips liegen jetzt auch flach, parallel zum Board, auf einem Sockel. MSI hat auf der Computex schon einen Wasserkühler speziell für diese Module gezeigt. Andere werden sicherlich folgen. Ich habe einen vielleicht eher sportlichen Blick auf diese Dinge. 1,5 Volt finde ich nicht wirklich beachtlich, da brauche ich leider jetzt schon mehr. Was auf der Packung steht und was hinterher beim Kunden geht, sind immer zwei Paar Schuhe. Ich weiß, Du teilst diese Meinung nicht. Es wird nicht bei CL44 in den heimischen Rechnern dieser Welt bleiben. Aber wahrscheinlich bei 90 % dieser CPUs die nicht privat verbaut werden.

[Loeschzwerg]

Verwechselt ihr gerade CUDIMM mit CAMM? Edit: Und bevor jemand frägt: Ja, den CKD (client clock driver) gibt es optional natürlich auch für CAMM2.

[Zossel]

€: Was man bei den CUDIMMs nicht vergessen sollte ist, dass diese nicht nur mit dem Takt hoch gehen sondern auch mit den Timings runter. Nahe Position am Sockel = kürzere Wege. Keine DIMM Slots mehr, keine 2 offenen DIMM Slots mehr (Wiederstand). Gerade Verbindung von CPU Sockel zu CUDIMM Sockel, keine krummen Leiterbahnen mehr in der Platine (timing).

Die Latenz von DRAM war immer scheiße, ist scheiße und wird immer scheiße bleiben.

Und seit wann sind "krumme" Leiterbahnen schlecht? Beim routing von differential pairs macht man die sogar extra "krumm", DRAM ist zwar ingle ended da braucht man trotzdem length matching damit clock und data in gleicher phase bleiben.

Ich hätte jetzt gerne ein Bild von realen routing von DRAMs über alle PCB-Layer hier mit reingenommen, aber leider kann man hier keine Bilder hochladen. (Oder habe ich das nicht gefunden?)
Wer sich das trotzdem mal anschauen möchte: https://www.kicad.org/made-with-kicad/ da sind Beispiele mit realen DRAM routing dabei. (Kicad ist open source, das kann sich jeder installieren)

[Zossel]

Und die 9600er DIMMs laufen auch schon mit beachtlichen 1,5V (auf JEDEC-Specs nehmen die nur 1,1V).

Das ist halt Spielzeug.

[MiamiNice]

Verwechselt ihr gerade CUDIMM mit CAMM? Edit: Und bevor jemand frägt: Ja, den CKD (client clock driver) gibt es optional natürlich auch für CAMM2.

Meines Wissens nach wird es CUDIMMs auch im CAMM2 Formfaktor geben. Das wird der wahre King und nicht standard DDR5 in CAMM2 Modulen oder CUDIMM in standard DIMM Modulen.

[Loeschzwerg]

"DIMM" ist halt der falsche Begriff für das was du meinst, darum ging es mir. Du meinst CAMM2 mit einem CKD. Theoretisch könnte man das CU-CAMM2 nennen, aber eine offizielle Bezeichnung ist das meines Wissens nach nicht bzw. gibt es (noch) nicht. Sonst bin ich bei dir, das dürfte der Perf-King sein und ich bin gespannt wie viele Lösungen es dazu in naher Zukunft geben wird.

[MiamiNice]

Bezeichnet nicht "CUDIMM" einfach "nur" ungepufferten ram + eignen Zeitgeber + XMP? DIMM und CAMM, war ich immer der Meinung, ist nur ein Formfaktor wie z.b. M2. Ist das nicht korrekt?

[bulshir]

Bei CAMM2 ist der CKD (Clock Driver) nicht optional, sondern vorgeschrieben.
In any case, CKDs will be coming to all of JEDEC's DDR5 memory form factors. So along with the CUDIMM, we'll have the Clocked SODIMM (CSODIMM), and even DDR5 CAMM2 memory modules will use clock drivers.
Alle CAMM2 Module (ob Desktop ATX oder mobil im Laptop) haben also einen CKD.
https://www.anandtech.com/show/21455/making-desktop-ddr5-even-faster-cudimms-debut-at-computex
Ob es dann für höhere Datenrate genutzt wird, entscheiden die Hersteller.

PS: Das mit dem "vorgeschrieben" ist dem verlinkten Artikel entnommen.
Laut ("JESD323", December 2023), ist der "JESD82-531: DDR5CKD01 Clock Driver", zumindest Teil des Standards für "DDR5 Clocked Unbuffered Dual, Inline Memory Module (CUDIMM)"

[HOT]

Ist halt wie damals m.2 vs. u.2. Durchgesetzt hat sich m.2, ich würde mal tippen, dass CUDIMMs ein Nischendasein fristen wird, während CAMM2 langsam seinen Siegeszug antreten wird.

[Gipsel]

Ist halt wie damals m.2 vs. u.2. Durchgesetzt hat sich m.2, ich würde mal tippen, dass CUDIMMs ein Nischendasein fristen wird, während CAMM2 langsam seinen Siegeszug antreten wird.Da die DIMM-Bauform billiger ist (insbesondere für die Boards) und zugleich auch flexibler (unterschiedliche Anzahl Slots möglich), könnte das ein recht langsamer Siegeszug werden. Auf HighEnd-Boards wird man das sicher öfter sehen, aber im Massenmarkt bin ich nicht überzeugt, daß sich die Bauform schon mit DDR5 durchsetzt.

[Loeschzwerg]

Sehe ich genauso. DIMMs werden uns noch lange erhalten bleiben.

DIMM und CAMM, war ich immer der Meinung, ist nur ein Formfaktor wie z.b. M2. Ist das nicht korrekt?

Doch, das ist schon korrekt. Aber du hast ja immer CAMM gemeint und dabei DIMM geschrieben :)

"Die Chips liegen jetzt auch flach, parallel zum Board, auf einem Sockel." --> CAMM2

Bei CAMM2 ist der CKD (Clock Driver) nicht optional, sondern vorgeschrieben.


Das lese ich da jetzt nicht heraus und wäre mit bereits erschienen DDR5 Modulen auch nicht vereinbar, hinsichtlich Spec. Es ist ein Vorschlag von Seiten JEDEC ab 6400MT/s einen CKD einzusetzen und eben wenn man nach JESD323 konform sein möchte.

[MiamiNice]

Imho haben z.b. LPCAMM2 Module (Low Power Compression Attached Memory Modules) keinen eignen Taktgeber.

[Wuge]

Messe mal lieber mit dem neuesten BIOS und intel Default Performance power profile (253W/253W) mit Standard-Loadlines (also kein 0,4mOhm oder sowas, denn das führt zu Undervolting [und bei Einigen zu Instabilitäten]) und ohne UV, dann landest Du sicher unter 40k (vermutlich so etwa 38k, bei Einigen kommen sogar nur 36k rum, warum auch immer). ;)
Und ja, ich weiß daß für den 14900KS das Extreme Profile (320W) von intel empfohlen wird, aber Lehdro bzw. Prinzenrolle hatten ja explizit von 250W gesprochen.

Gerade mal laufen lassen.... im 253W Profil und schlechtesten Settings ohne jegliche Optimierung macht ein guter 14900KS knappe 38k.

[Zossel]

Imho haben z.b. LPCAMM2 Module (Low Power Compression Attached Memory Modules) keinen eignen Taktgeber.

RAM wird komplett von der CPU gesteuert. Und eine denkbare oder mögliche PLL zur Taktaufbereitung ist kein Taktgeber.
Und ein simpler Treiber ist noch weniger ein Taktgeber

[HOT]

Da die DIMM-Bauform billiger ist (insbesondere für die Boards) und zugleich auch flexibler (unterschiedliche Anzahl Slots möglich), könnte das ein recht langsamer Siegeszug werden. Auf HighEnd-Boards wird man das sicher öfter sehen, aber im Massenmarkt bin ich nicht überzeugt, daß sich die Bauform schon mit DDR5 durchsetzt.

Die Flexibilität ist eine Chimäre. Zwar gibts noch 4 Slots, aber die kann man nicht mehr sinnvoll nutzen, jedenfalls mit 4-Rank-Modulen. Das macht eh kein Mensch mehr, das voll zu bestücken... und es ist ja auch überhaupt nicht empfehlenswert. Mit DDR5 hätte eigentlich das 2-Slot-Board längst Standard werden sollen, das hätte ja auch gut Kosten gespart...

Die höheren Kosten für CAMM2 sind ja auch nur temporär, das kann auch in ein paar Jahren trotzdem billiger sein bei den Taktraten, die dann herrschen werden. Ich denke, dass CUDIMMs eine quick-and-dirty Lösung ist - es wird längst Zeit, dass Speicher 128Bit breit wird und man nicht mehr mit den dämlichen DIMMs rumhantieren muss.

https://www.computerbase.de/2024-05/neues-ram-format-msi-und-kingston-bringen-camm2-in-den-desktop-pc/

Also ich finde, das ist ein Fortschritt, der seit 15 Jahren überfällig ist.

[KarlKastor]

Inwiefern sollte es relevant sein, ob ein einzelnes Modul mit 64 Bit oder 128 Bit angebunden ist?

[Altehardware]

Cpu brauchen Bandbreite die meiste zeit einer cpu verbringt diese mit warten auf Daten
Daher wäre 256 bit oder 512bit Si sehr vorteilhaft der Grund warum das noch nicht gemacht wird liegt am Silizium das frisst zu viel chipfläche.
Das wird mit cowos und 3d chips gelöst sein. ich gehe von zen 7 an aus das es ein Si chip gibt in n6 und einen n3 cpu mit Rest ovben drauf geben wird. Intel unklar
Da sich intel jegliche arch Änderung aufgegeben hat arrow lake ist doe letzte desktop cpu danach folgen nur noch massiv e-core cpu für laptop und server auf Masse ausgelegte cpu (ab 64 core) und die brauchen die breiten Si
Eine echte desktop cpu von intel mit singlecore Spitze wird es nach arrow lake nicht mehr geben. Dankt gelsinger dafür
amd wird definitiv mit am6 auf apu only gehen und bei dem perf der zen6 cpu bleiben was dann bei 6,6ghz maximal sein wird bei gleicher ipc wie jetzt von aktuell cb15 340 auf 440
Danach ist offen was es ab zen8 gibt
Intel ist raus die chance war da mit beast lake wurde aber gecancelt und die Pläne waren genial
doppelte ipc mit wählbare core splittung in mehrere threads
Das wären die ideale Desktop cpu geworden

[Zossel]

Cpu brauchen Bandbreite die meiste zeit einer cpu verbringt diese mit warten auf Daten
Daher wäre 256 bit oder 512bit Si sehr vorteilhaft der Grund warum das noch nicht gemacht wird liegt am Silizium das frisst zu viel chipfläche.

Das löst nicht das Problem der Latenzen. Und eine komplette cacheline in einem Takt (512/8=64) zu ziehen ist maximal ineffizient.

[Badesalz]

doppelte ipc:ulol: Ja. Klar hätten sie das hinbekommen :rolleyes:

[basix]

CUDIMM ist eine feine Sache für Desktop. (LP)CAMM2 sehe ich nur auf wenigen Desktop-Boards und primär für Mobile, damit man dort von SODIMM wegkommen kann bei nicht aufgelötetem DRAM. Das spart dort Platz und ziemlich viel Energie.

Auch wenn (LP)CAMM2 signal-technisch auch Vorteile auf dem Desktop hat, hat man immer noch gesockelte CPUs (=Signalintegrität-Nachteil vs. verlötet bei Mobile) und man verliert einiges an Flexibilität. Nachrüsten mit zusätzlichen DIMMs geht dann nicht mehr. (LP)CAMM2 ist daher am Desktop mMn primär ein Ersatz für Boards, welche heute bereits nur 2x DIMM-Slots haben, um maximale Speichertaktraten zu erzielen. Wird sicher seine Abnehmer finden, aber vermutlich nicht die breite Masse sein.

Momentan gibt es afaik auch noch keinen Tool-Less Mechanismus zum montieren von (LP)CAMM2 Modulen. Weiss nicht, ob zu dem was in der Pipeline ist.

[Badesalz]

Warum sind wir damit nicht direkt auf 2-bit ECC, Reg. Puff. blah blah gegangen?

Sonst, hätte ich an der Stelle nach dem Durchschnittsalter gefragt. Ohne eine ironische Note. Das erinnert mich an die Nöten der vergangenen Zeiten als jeder Aspekt ein Schuh war was drückte und man 1-2 Gens vorausschauen konnte was sich verbessern wird und was es alles bringt. Und selbst die nächste Gend kaum noch abwarten konnte, weil noch soviel mäh war.

HEUTE, erledigt selbst mein Xeon v4/4ch. Kübel 90% seiner Aufgaben direkt in quasi Echtzeit.
Wogegen die Spieler in FHD mit FPS komplett zugeschüttet werden und in 2k und erst recht in 4k, im GPU-Limit hängen. Wo die verschiedenen PCIe Gens sich auch schon grad mal messbar auswirken.
Und die Grakas hängen nun in den Limitierungen der Nodes. Tat ja schon die 4090 und die 5090 wird das erst richtig aufzeigen. Aber Sysmem bringt es jetzt voll oder wie?

Im Gegensatz zu früher wo meist der Privatkunde die Resterampe der Rechenzentren verwertete, ist seine Rolle diesmal die Betatests für jene. Das ist auch schon alles. "Der wahre King". Schon klar :uking:

PS:
Wasserkühler für CAMM-Module. Ich flieg weg :ulol: Ja. Weil das alles so gut rennt bekommt jetzt alles einen Kühler. SSDs, PCIe Slots (!), Speichermodule usw. Nicht wegen der Bubble mit dem Enthusiastenblödsinn, sondern damit es überhuapt funktioniert. DAS ist doch mal Technologie ;)

[robbitop]

:ulol: Ja. Klar hätten sie das hinbekommen :rolleyes:

Easy … hätten sich noch bremsen müssen X-D

[Badesalz]

Ha ha hah ha ha :biggrin: :up:

[basix]

[...]Und die Grakas hängen nun in den Limitierungen der Nodes. Tat ja schon die 4090 und die 5090 wird das erst richtig aufzeigen. Aber Sysmem bringt es jetzt voll oder wie?

Im Gegensatz zu früher wo meist der Privatkunde die Resterampe der Rechenzentren verwertete, ist seine Rolle diesmal die Betatests für jene. Das ist auch schon alles. "Der wahre King". Schon klar :uking:

Wie gesagt, für Mobile sind ~50% Energieeinsparungen beim DRAM vs. SODIMM schon sehr relevant. Und es behebt einige andere Probleme und Nachteile gegenüber sogar aufgelötetem DRAM (Reparierbarkeit, Aufrüstbarkeit, Board-Komplexität, ...) wo auch OEMs gut finden. Bei Mobile hat der Kunde meistens auch gar nichts an den DRAM-Modulen rumzufummeln, das schwächt das Thema Handhabung und Kühlung deutlich ab. Und zum Thema Wasserkühlung: Wird man nicht benötigen, das ist nur für die "Enthusiasten-Show" ;)

Bei Server sehe ich CAMM2 allerdings weniger. Ich kann mir nur schwer vorstellen, dass man auf der selben Fläche die selbe Memory Density wie mit DIMMs hinkriegt. Es gibt noch stacked CAMM2, das wäre evtl. was für Server, das ist aber viel komplexer im (mechanischen) Aufbau. Einzige (relativ grosse) Pro-Argumente bei Server sind der sinkende Stromverbrauch und höhere Bandbreiten. Vielleicht also was für HPC Zeugs, jedoch weniger für 08/15 Server.

[Badesalz]

Wie gesagt, für Mobile sind ~50% Energieeinsparungen beim DRAM vs. SODIMM schon sehr relevant.1. Ja? Wieviel kürzer läuft so ein Laptop auf Akku, mit 2 RAM-Modulen statt einem?

2. SONST hab ich das nicht allgemein ausgelacht, sondern mich nur über "King" lustig gemacht. Wenn ich 4090 und 5090 erwähne, denke ich nicht an Laptops oder?

Bei Server sehe ich CAMM2 allerdings weniger. Ich kann mir nur schwer vorstellen, dass man auf der selben Fläche die selbe Memory Density wie mit DIMMs hinkriegt.Korrekt :up:

[fondness]

https://x.com/harukaze5719/status/1838105065586037216?t=k77gFE_xr9VtP5oa9YH4WQ&s=19

1. ARL-S Refresh Canceled
2. ARL-S is good bench result, suck in game.
3. Ultra 9 285K, R23 is 47K+

[dildo4u]

V Ray Werte

https://i.ibb.co/bvpPrbh/Bildschirmfoto-vom-2024-09-23-08-49-14.png (https://ibb.co/PWBN5Dp)

https://wccftech.com/intel-core-ultra-9-285k-cpu-up-to-26-percent-faster-core-i9-14900k-v-ray-benchmark

[HOT]

https://x.com/harukaze5719/status/1838105065586037216?t=k77gFE_xr9VtP5oa9YH4WQ&s=19

1. ARL-S Refresh Canceled
2. ARL-S is good bench result, suck in game.
3. Ultra 9 285K, R23 is 47K+


der meint aber den 8+32, denn er schreibt ja "will battle for two years". Also gibts sicherlich einen Refresh á la Raptor Lake.

"Suck in Gaming" ist mMn ziemlich katastrophal für die neue gen.

[Prinzenrolle]

3. Ultra 9 285K, R23 is 47K+

Sollte passen.

Ein finaler 285K bringt vollausgefahren (250W) ~ 46600 Punkte im CB23

2. ARL-S is good bench result, suck in game.


Nö. Da "suckt" mit finalem Microcode und Windoof gar nichts.
245K = 7800X3D

Warum die X3D teuer sind ist der Tatsache geschuldet, dass Zen 5 zu langsam und zu teuer ist. (Zum Zocken)
Also gibts sicherlich einen Refresh á la Raptor Lake.

Auf jeden Fall kommt der 295K oder ein KS mit 6GHz in der Spitze sehr wahrscheinlich zeitlich parallel zu dem X3D Topmodell zur CES.

[dildo4u]

AMD hat doch schon den 7600X3D gebracht um ein i5 abzufangen und wie immer nicht die Plattform vergessen AM5 ist jetzt so alt das es bezahlbare Boards gibt.

Das muss sich bei Intel erst zeigen dort waren nur DDR4 Modelle Preisbrecher.

[fondness]

der meint aber den 8+32, denn er schreibt ja "will battle for two years". Also gibts sicherlich einen Refresh á la Raptor Lake.

ARL wird für 2 Jahre kämpfen, eben weil es keinen Refresh geben wird. So lese ich das zumindest.


"Suck in Gaming" ist mMn ziemlich katastrophal für die neue gen.

Suck in Games wäre natürlich nicht gut. Denn wegen etwas mehr Perf in Multithreading wegen dem 3nm TSMC Prozess wird man das Ding wohl nicht kaufen.

[MSABK]

Es kann auch bedeuten, dass ARL mehr Watt braucht um gut zu performen.

[Badesalz]

Nö. Da "suckt" mit finalem Microcode und Windoof gar nichts.
245K = 7800X3DSehr ziemlich unwahrscheinlich. Ggf. nur unter Win11 mit dem korrumpierten Kernel...

@MSABK
Wieviel mehr Watt denn? Der lief da schon mit 125W/250W.

[Altehardware]

Am 23.10.24 wissen wir es.
ich eghe davon aus das arow loake bei 5,0ghz bis singlecore 5,3ghz haben wird udn maximal +5% schneller ist aber bei halben verbrauch statt derzeit 330w dann 170w

[Gipsel]

Der 285K boostet recht sicher im ST bis 5,7GHz.
Und Maximal-TDP im Performance/Extreme Profile werden offenbar 250W.

[Prinzenrolle]

Sehr ziemlich unwahrscheinlich. Ggf. nur unter Win11 mit dem korrumpierten Kernel...

Ist doch eine ziemlich einfache Rechnung.
Die IPC Steigerung von 12-14% bzw. der flottere Speicher matchen in etwa den 14900KS/7800X3D. Klar, man kann jetzt spekulieren ob der Ring oder der "chiplet" Ansatz da etwas wegknabbern, das ist aber nicht viel. 2-3%.
Das wegfallen von SMT bringt auch noch kleine Verbesserungen und der HW-Scheduler mit den stärkeren E-Cores (die in Spielen nun mehr bringen) tut das übrige.
Sehr ziemlich unwahrscheinlich.

Hast du es getestet? Nö.:tongue:

[mocad_tom]

Arrow Lake-S braucht halt auch noch ein bisschen Bugfixes bei den Mainboards mit dem Speichercontroller.

CB R23 geht so richtig ab, sobald es komplett in den Cache passt.

Deshalb gab es von Tiger Lake auf Alder Lake einen ersten Sprung (weil P-Cores plötzlich größere Caches) und von Alder Lake auf Raptor Lake den nächsten Sprung(weil E-Cores größere Caches).

CB r23 testet gerade 0,0 den Memcontroller und den eingesetzten RAM.

Klar ist zwischen Arrow-Lake-Compute-Tile und Memcontroller eine Foveros-Brücke, aber die wird weniger negativen Impact haben als der Sprung vom CCX zum I/O-Tile bei Zen4/Zen5 (da hier durch das Package hindurchgegangen werden muss).

Und dann noch auf ein Detail achten beim Harukaze-Twitterpost:
"1. ARL-S Refresh Canceled"

ARL-S refresh Canceled(ARL für den Desktop). Im Laptop gibt es ein ARL-H Refresh, weil man dort die größere NPU haben will.

[Prinzenrolle]

Und dann noch auf ein Detail achten beim Harukaze-Twitterpost:
"1. ARL-S Refresh Canceled"

Das ergibt sowieso keinen Sinn, da er das zu dem Zeitpunkt gar nicht wissen kann.

[fondness]

Ist doch eine ziemlich einfache Rechnung.
Die IPC Steigerung von 12-14% bzw. der flottere Speicher matchen in etwa den 14900KS/7800X3D.


Der Takt sinkt um fast 9%.

[Badesalz]

Ist doch eine ziemlich einfache Rechnung.
Die IPC Steigerung von 12-14% bzw. der flottere Speicher matchen in etwa den 14900KS/7800X3D.Was braucht man denn da für ein Setup? Das glaub ich nicht, daß dies die Testumgebung der Reviewer ist. Du meinst eher was man möglichst max. rausholen kann?

Hast du es gestestet... Das kann er gar nicht wissen... Wir werden sehen wie sich die neue Zauberbude gegen die 120W des 7800X3D macht. Nur halt nicht unter dem korrumpierten Windows 11.

[reaperrr]

Das ergibt sowieso keinen Sinn, da er das zu dem Zeitpunkt gar nicht wissen kann.
Weil?

Solche Entscheidungen werden durchaus schonmal 1 Jahr oder mehr im Voraus getroffen, und die Partner bekommen interne Roadmaps von Intel, kriegen sowas also durchaus schon mal recht früh mit (grundsätzlich natürlich unter NDA, aber es gäbe keine Leaks wenn sich da jeder dran halten würde).

Der Takt sinkt um fast 9%.
Der 285K wird ca. 13900K-Taktraten haben, und selbst der 14900KS ist in der Praxis nur 3-4% schneller als dieser.

Wenn die P-Cores ~10% IPC in Spielen draufpacken sollten, wäre das etwas schneller als der 14900KS und ca. Schlagabtausch auf Augenhöhe mit dem 7800X3D.

Spätestens gegen den 9800X3D dürfte ARL aber dann wohl verlieren.

[HOT]

mocad_tom
Ach stimmt, hatte ich ganz vergessen. ARL-S-Refresh sollte ja ne neue NPU bekommen, das wird jetzt dann wohl nix. ARL-H-Refresh ist unnötig, gibt ja Panther lake H.

[MiamiNice]

PS:
Wasserkühler für CAMM-Module. Ich flieg weg :ulol: Ja. Weil das alles so gut rennt bekommt jetzt alles einen Kühler. SSDs, PCIe Slots (!), Speichermodule usw. Nicht wegen der Bubble mit dem Enthusiastenblödsinn, sondern damit es überhuapt funktioniert. DAS ist doch mal Technologie ;)

Was ist den los mit Dir? Das ganze Zeug bekommt einen Kühler um es übertakten zu können. Nichts BRAUCHT einen Wasserkühler, Schon gar nicht die Low Power Camm2 Module.
Enthusiastenblödsinn? Vergessen auf welchem Board Du unterwegs bist?
Hier herrscht im letzter Zeit eher das Problem mit dem Blödsinn Geschwafel bzgl. standard HW.

[Badesalz]

Enthusiastenblödsinn? Vergessen auf welchem Board Du unterwegs bist?Also wir sind hier schonmal nicht auf PCGHE und nicht im HWLuxx. Von daher kann man ab und zu auch mal eine normale Diskussion erwarten. Und eigentlich zeichnete uns das auch immer aus: Immer beide Augen offen.
(hast du ja schon letztens nicht gemacht, jetzt ist die CPU erodiert)

Und ich glaub nicht, daß sich das mit nem Häppchen Omnipotenz ändern wird. Auch wenn ich hier natürlich auch nicht gegen die Vielfalt bin. Mal ab und zu kurz über eine Technologie (nicht gleich über XY Hersteller) ablästern, sollte wohl drin sein und deine Gefühle auch nicht so verletzen. Nehm dir da nicht so viel von an.

[Zossel]

Hier herrscht im letzter Zeit eher das Problem mit dem Blödsinn Geschwafel bzgl. standard HW.

Der Rotz der in deiner Kiste verbaut ist fällt vom selben Band wie der Rest.
Oder hast du einen dieser Kleiderschränke mit Drehstromanschluss von NV zu Hause?

[mocad_tom]

@hot
Arrow Lake-H Refresh glaube ich kommt schon.
Im Panther Lake werden die wohl kaum gleich die ganz dicke GPU reinpacken.
(wobei jetzt wo ich so drüber nachdenke, die GPU ist ein eigenes Chiplet auch bei Panthe Lake-H :uponder: )

Dieses besagte Halo-Produkt wird wohl Arrow Lake-H Refresh mit einer besonders starken iGPU und starken NPU.

Ich weiß es nicht.
Wenn der Intel 18A-Prozess gesund ist, dann wird das Halo-Produkt mit Panther-Lake-H kommen, wenn nicht, dann mit Arrow-Lake-H-Refresh.

[HOT]

Panther Lake H ist ja schon geleakt mit 4+8+4 Kernen, mache Leaks sprechen auch von 6+8+4. In jedem Falle sollen aber die GPUs ein separates Tile sein.

https://www.techpowerup.com/326339/intel-core-ultra-300-series-panther-lake-h-leaks-18-cpu-cores-12-xe3-gpu-cores-and-up-to-45-watt-tdp

Arrow Lake HX dürfte noch interessant werden für einen Refresh, weil hier ja dann nach wie vor 8+16 zum Einsatz kommt.
Es gab ja mal Gerüchte, dass der 8+16 mit einer stärkeren NPU refresht werden sollte. Das N3B-CPU-Tile dürfte aber in jedem Falle bleiben.

[mocad_tom]

Spannend wird es, ob sie Panther Lake (also Cougar Cove) jetzt wieder SMT oder Rentable Units spendieren.

Diamond Rapids Cougar Cove und Panther Lake Cougar Cove werden von den Features nicht zu weit auseinander liegen.


Arrow-Lake-HX-Refresh wird mit Arrow-Lake-S-Refresh mitgestorben sein.

[HOT]

Weder noch, MLID hatte das schon vor Monaten als Leak rausgehauen. Cougar Cove soll weder SMT noch RU bekommen und nur ca. 7% mehr IPC als Lion Cove bringen. Das wird also mehr ein Refresh von Lion Cove.

Diamond Rapids hat Lion Cove+ mit SMT und AVX 512. Das ist ein anderer Kern, als der, der im Desktop verwendet wird. Auch Darkmont dürfte unterschiedlich sein (auch mit AVX512?) und bei Clearwater Forest zum Einsatz kommen. Neueste Leaks von PTL sagen Cougar Cove+Skymont.

Ich nehme aber an, dass ARL-H weiterlaufen wird, durch 26 hindurch, aus kapazitätsgründen. Intel kann sicherlich einiges an 18A fertigen, aber der Rest wird dann durch N3B abgedeckt.

[Mayk-Freak]

V-Ray Score vom Core Ultra7 265KF

https://wccftech.com/intel-core-ultra-7-265kf-cpu-tested-v-ray-benchmark-faster-than-14700k/

Mein i7 14700KF schafft mit Gaming (OC Einstellungen) über 38500 Score

https://postimg.cc/H8n6xkBx

[Gipsel]

V-Ray Score vom Core Ultra7 265KF

https://wccftech.com/intel-core-ultra-7-265kf-cpu-tested-v-ray-benchmark-faster-than-14700k/

Mein i7 14700KF schafft mit Gaming (OC Einstellungen) über 38500 ScoreWo bleibt denn da die RaptorLake IPC der Skymonts?

[HOT]

Das wird ja nur in wenigen Workloads überhaupt klappen. Alles was AVX ist fällt da mMn schonmal deutlich schlapper aus als bei RPL.
Die haben mMn ja auch quatsch präsentiert, weil sie die e-Kerne ja mit der LPE-Version von MTL verglichen haben, das ist natürlich bodenloser Unsinn gewesen.

[Hakim]

V-Ray Score vom Core Ultra7 265KF

https://wccftech.com/intel-core-ultra-7-265kf-cpu-tested-v-ray-benchmark-faster-than-14700k/

Mein i7 14700KF schafft mit Gaming (OC Einstellungen) über 38500 Score


Glaub OC könnte der 265K mehr rausholen als der RPL, einfach weil der Arrow Lake deutlich mehr auf Effizienz getrimmt zu sein scheint als die Raptoren die sehr nah an der Kotzgrenze laufen. Aber mal die Tests abwarten.

[dildo4u]

Es macht einfach kein Sinn Midrange höher zu trimmen der 9700X ist die Konkurrenz.
Ich tippe drauf das die 8 Cores X3D Modelle wegen der hohen Nachfrage über 400€ bleiben.

[MiamiNice]

https://i.ibb.co/XF2BBMj/1724269191625.webp (https://ibb.co/0YDNNvm)

Bei den mini Spannungen wird das die interessanteste Intel CPU seit Generationen. So auf Pussy getrimmt, da wird überdurchschnittlich mehr gehen.
Tim Taylor Time ist back :D

[KarlKastor]

Das wird ja nur in wenigen Workloads überhaupt klappen. Alles was AVX ist fällt da mMn schonmal deutlich schlapper aus als bei RPL.
Die haben mMn ja auch quatsch präsentiert, weil sie die e-Kerne ja mit der LPE-Version von MTL verglichen haben, das ist natürlich bodenloser Unsinn gewesen.
In wiefern soll das relevant sein? Sie haben ja direkt gegen Raptor Lake verglichen. Und da liegt Skymont IPC über Raptor Lake IPC. Int und FP.

Allerdings ST. Wenn sich vier Skymont den L2 und die Ringbus Anbindung teilen müssen wird's da ordentlich Abstriche geben.

[Lehdro]

Sie haben ja direkt gegen Raptor Lake verglichen. Und da liegt Skymont IPC über Raptor Lake IPC. Int und FP.

Allerdings ST. Wenn sich vier Skymont den L2 und die Ringbus Anbindung teilen müssen wird's da ordentlich Abstriche geben.
Und damit ist die Präsentation maximal irreführend gewesen (was auch damals angemerkt wurde). Mag technisch alles korrekt sein, allerdings führt der Sinn und Zweck diese Art des Vergleiches maximal ad absurdum. Ein Kernkonzept was auf Masse setzt, mithilfe von ST Werten zu bewerben die eine rein theoretische Leistung darstellen, die nur mit Hilfe von Ressourcen zu erreichen ist, die im MT Einsatz nicht in dem Maße überhaupt konzeptionell zur Verfügung stehen kann, kann man schon als Augenwischerei bezeichnen.

Also wie so oft: Grau is alle Theorie – entscheidend is auf'm Platz!

[mocad_tom]

Skymont teilt sich den L2 mit 4 anderen Kernen - ja das ist richtig.

Gleichzeitig bekommt man aber bei dieser SRAM-Zelle in TSMC N3B mehr Zugriff-Ports (quasi for free).
Die Flip Flops, die den Speicherwert halten können nicht mehr kleiner geshrinked werden. Die Anzahl gleichzeitig zugreifender Geräte kann for free erhöht werden.
Deshalb werden die Cluster-Ansätze gerade populär.
Beim Snapdragon X-Elite sind es auch 4er-Cluster.
Ich vermute, dass so etwas ähnliches auch bei den P-Kernen daherkommen wird, oder auch bei den Zen.
Aufgrund der lokalität der Daten werden sich die CPUs kaum in die quere kommen. Trotzdem gibt es dann aber wieder Aktivitäten, die von einem großen L2-Cache für einen Core profitieren.

Ich sehe nicht, dass in MT-Real-benchmarks die Skymont über Gebühr einbrechen werden, weil sie sich den L2 teilen (vllt. weil der Port am Ringbus nicht mächtig genug ist, aber ich glaube auch das nicht).

[MiamiNice]

Sind die hier schon bekannt im 3DC?

https://i.ibb.co/Dtqq08G/DDR5-CUDIMM-9600-MEMORY.jpg (https://ibb.co/Dtqq08G) https://i.ibb.co/1s0Mgw0/1726281459374.webp (https://ibb.co/1s0Mgw0) https://i.ibb.co/v39hQy5/GXNop4cbg-AQO-JQ.png (https://ibb.co/v39hQy5) https://i.ibb.co/m43ypqZ/IMG-7136.webp (https://ibb.co/m43ypqZ) https://i.ibb.co/xzM69wb/1725514615689.webp (https://ibb.co/xzM69wb) https://i.ibb.co/B6KYn0N/GWs-BYuy-Wo-AADLp-B.webp (https://ibb.co/B6KYn0N) https://i.ibb.co/Tbw4pM3/GWm-Eiavac-AAHns.webp (https://ibb.co/Tbw4pM3)

[Gipsel]

Gleichzeitig bekommt man aber bei dieser SRAM-Zelle in TSMC N3B mehr Zugriff-Ports (quasi for free).
Die Flip Flops, die den Speicherwert halten können nicht mehr kleiner geshrinked werden. Die Anzahl gleichzeitig zugreifender Geräte kann for free erhöht werden.Was?!?
So funktioniert das nicht.

[mczak]

Aufgrund der lokalität der Daten werden sich die CPUs kaum in die quere kommen. Trotzdem gibt es dann aber wieder Aktivitäten, die von einem großen L2-Cache für einen Core profitieren.

Also die Bandbreite leidet schon auch, selbst wenn sich die Daten nicht in die Quere kommen. 1 Skymont Kern hat eine L2 Bandbreite von 64 Bytes pro Takt, aber die Gesamtbandbreite des L2 des Clusters ist 128 Byte pro Takt. (Beides ist allerdings das Doppelte von Crestmont, sollte also wohl in der Praxis nicht allzu sehr limitieren, könnte aber durchaus ab und an eine Rolle spielen, z.B. bei AVX-Code.)

Ich sehe nicht, dass in MT-Real-benchmarks die Skymont über Gebühr einbrechen werden, weil sie sich den L2 teilen (vllt. weil der Port am Ringbus nicht mächtig genug ist, aber ich glaube auch das nicht).
Der Skymont-Cluster hängt an keinem Ringbus (nur der P-Cluster hat seinen eigenen Ringbus), wie die Verbindungen im Compute-Die da genau aussiehen ist nicht wirklich dokumentiert, intel spricht da einfach von Fabric. Sollten theoretisch 32 Bytes pro Takt sein, allerdings erreicht da bei chipsandcheese der Skymont-Cluster schon bloss etwa die halbe Speicherbandbreite des Lion-Cove Clusters.

[KarlKastor]

Also die Bandbreite leidet schon auch, selbst wenn sich die Daten nicht in die Quere kommen. 1 Skymont Kern hat eine L2 Bandbreite von 64 Bytes pro Takt, aber die Gesamtbandbreite des L2 des Clusters ist 128 Byte pro Takt.
Chipsandcheese hat etwa 100 GB/s für Crestmont und Skymont SC gemessen. Aber 400 GB/s für den Quad Cluster in Lunar Lake und nur 200 GB/s für den Cluster in Meteor Lake.


Der Skymont-Cluster hängt an keinem Ringbus (nur der P-Cluster hat seinen eigenen Ringbus), wie die Verbindungen im Compute-Die da genau aussiehen ist nicht wirklich dokumentiert, intel spricht da einfach von Fabric.
In Lunar Lake. Hier geht's um Arrow Lake. Kann komplett anders aussehen. Es macht gar keinen Sinn 16 Kerne ohne Zugriff auf den L3 zu verbauen. Was sollen die bringen?

[mczak]

In Lunar Lake. Hier geht's um Arrow Lake. Kann komplett anders aussehen. Es macht gar keinen Sinn 16 Kerne ohne Zugriff auf den L3 zu verbauen. Was sollen die bringen?
Ach ja sorry, das kommt davon wenn man mehrere Foren-Threads parallel liest :-).
Da dürfte das in der Tat wohl gleich aussehen wie bei Raptor Lake. Wobei bisherige E-Cluster ziemlich weit unter den 32 Bytes/Takt blieben die ein Ring-Stop eigentlich zur Verfügung stellt, das könnte sich aber bessern, wer weiss (ansonsten wäre das wohl schon etwas suboptimal).

[mocad_tom]

Was?!?
So funktioniert das nicht.

https://twitter.com/Darth_Goldsmith/status/1838398594384277548

Mike Goldsmith erklärt es zwar kompliziert - aber ausführlich.

Die komplexeren SRAM-Zellen shrinken noch, die einfacheren SRAM-Zellen nicht mehr.

Und das kam mit Ansage.


-------------

Weiteres anschauliches Beispiel:
https://x.com/overunderlay/status/1829284495104872773

[Gipsel]

https://twitter.com/Darth_Goldsmith/status/1838398594384277548

Mike Goldsmith erklärt es zwar kompliziert - aber ausführlich.

Die komplexeren SRAM-Zellen shrinken noch, die einfacheren SRAM-Zellen nicht mehr.

Und das kam mit Ansage.

-------------

Weiteres anschauliches Beispiel:
https://x.com/overunderlay/status/1829284495104872773Da steht nur nichts von dem, was Du hier im Thread behauptet hast. :rolleyes:
Oder Du hast was Anderes geschrieben, als Du gemeint hast.
Klar ist, daß das Scaling von SRAM in den neuen Prozessen stark verringert ist, und man Maßnahmen auf einer höheren Ebene (z.B. Organisation und Gesamtlayout des Arrays) noch was rausquetschen kann (hat AMD ja z.B. auch bei seinen VCache-Dies gezeigt). Das hat mit den Ports einer (komplexeren) SRAM-Zelle aber erst mal nix zu tun.

[mocad_tom]

https://x.com/Darth_Goldsmith/status/1838395081503707221

Was von der Sache mit den NNPPNNPPNNPPNN SRam-Zellen verstehst du nicht?

Ja SRAM-Zellen skalieren nicht mehr, aber komplexere SRAM-Zellen skalieren schon noch(durch Tricks).

[dildo4u]

Passmark Werte von 285k.
Single Core Top MT unter i9 Raptor Lake/ Ryzen 9 Zen4

https://www.3dcenter.org/news/news-des-56-oktober-2024

[Gipsel]

https://x.com/Darth_Goldsmith/status/1838395081503707221

Was von der Sache mit den NNPPNNPPNNPPNN SRam-Zellen verstehst du nicht?

Ja SRAM-Zellen skalieren nicht mehr, aber komplexere SRAM-Zellen skalieren schon noch(durch Tricks).Du scheinst nicht zu verstehen, daß 8T oder 10T-Zellen (mit >1 Port) auch nicht mehr skalieren. An der für den Betrieb nötigen Peripherie um die Bitzellen herum und an der Gesamtkonstruktion eines Arrays kann man optimieren und quetschen, das hat aber nicht wirklich mit der "Komplexität" der SRAM-Zellen zu tun oder wie viele Ports die haben. Es gibt keinen dual ported SRAM "for free" in 3nm, wie Du ursprünglich meintest.

[basix]

AMD zeigt mit Zen 5 ja ziemlich gut, dass man Cache dichter packen kann. Mit den Zellen an sich hat das aber nichts zu tun. Intel hat auch immer sehr dicht gepackten SRAM gehabt, viel dichter als das, was AMD bisher hatte (auf einen gesamten L2/L3 Cache gesehen, nicht die Zellen an sich).

[Andi_90]

9% IPC P-Core
Clock regression

[Tarkin]

da poppen grad links und rechts Folien von Intel hoch...

wenn das so stimmt, dann ist das ein kompletter FAIL. Dagegen ist ZEN 5 ja absolut TOP!

nicht schneller als 14th gen beim Gaming, eher langsamer. Man wirbt mit reduziertem Energieverbrauch... und dafür soll man sich eine komplett neue Plattform kaufen.

Und wenn man davon ausgeht, dass das natürlich feinstes Cherry-Picking seitens Intel ist, und AMD wahrscheinlich wieder irgendwo ein Prügel unter die Beine geworfen wurde (altes AGESA, Windows ohne Zen 5 Patch uws... wird man sehen). Schaut jedenfalls nicht gut aus!

https://x.com/wxnod

[fondness]

da poppen grad links und rechts Folien von Intel hoch...

wenn das so stimmt, dann ist das ein kompletter FAIL. Dagegen ist ZEN 5 ja absolut TOP!

nicht schneller als 14th gen beim Gaming, eher langsamer. Man wirbt mit reduziertem Energieverbrauch... und dafür soll man sich eine komplett neue Plattform kaufen.

Und wenn man davon ausgeht, dass das natürlich feinstes Cherry-Picking seitens Intel ist, und AMD wahrscheinlich wieder irgendwo ein Prügel unter die Beine geworfen wurde (altes AGESA, Windows ohne Zen 5 Patch uws... wird man sehen). Schaut jedenfalls nicht gut aus!

https://x.com/wxnod

Die Folien stimmen sicher, die sind von Intel. Sowas zu faken wäre viel zu aufwändig, zumal auch das Design passt im Vergleich zu sonstigen Folien von Intel. Also besser wirds nicht.

In Anwendungen gibt's wohl schon einen boost, in Spielen nicht. Dazu weniger Stromverbrauch. Wie erwartet tut der gesunkene takt natürlich weh in Spielen und womöglich kostet der ausgelagerte IMC Latenz.

[MSABK]

Wenn das so stimmt dann hatte Amd noch Glück im Unglück. Da braucht der 9800X3d nicht mal mehr viel nachlegen.

[Kriegsgeier]

unweigerlich wird die 9800X3d CPU wohl bald zur meistverkauften Gamer-CPU werden!
Konkurrenzlos für min. ganzes 2025! Krass!

[Prinzenrolle]

Das sieht ja mal total enttäuschend aus.
Der 285K sollte nach den Folien weder in Spielen noch in Anwendungen schneller als der 9950X sein.

[OgrEGT]

Was man dazu bedenken muss dass Intel fertigungsmäßig von Chiplets bis N3B alles schon genutzt hat...

[Kriegsgeier]

oder doch eine Ente?

[Tarkin]

Ach ja... und natürlich nutzt intel hier "APO" LOL.

Wird lustig die Reviews zu lesen wo dann nicht wie bei Zen 5 ein Plus ggü. dem Vorgänger steht, sondern ein MINUS.

[fondness]

9% IPC P-Core
Clock regression

Wenn man 9% mehr IPC liefert und gleichzeitig den Takt um 9% senkt bleibt eben nichts mehr übrig. Die 32% IPC bei den eCores sind nett, werden aber wohl durch das fehlende SMT und den geringeren Verbrauch weg gefressen.

https://i.postimg.cc/VsgnyfF6/INTEL-CORE-ULTRA-200-ARROW-LAKE-IPC.jpg (https://postimages.org/)

[HOT]

Wurde ja vorher von Leakern schon gewarnt, dass das Ding für Gaming ne Graupe ist.

für Gaming fehlt der Takt und für MT AVX512 und SMT - total blöde Kombination... und das Ding wollen den 2 Jahre durchschleppen? Na das wird ja was... Aber tolle Plattform, das muss man echt sagen - schade, dass nach ARL schon wieder feierabend ist damit. Da geht AM5 doch auch wieder besser mit Zen6 und 7 :freak:. Man hat ja gedacht, jetzt wird alles besser, aber nö, nix wird besser ;).

[fondness]

Ach ja... und natürlich nutzt intel hier "APO" LOL.

Wird lustig die Reviews zu lesen wo dann nicht wie bei Zen 5 ein Plus ggü. dem Vorgänger steht, sondern ein MINUS.

Ja wenn man sich die Folien genau ansieht ist man laut Intel in Games sogar langsamer als der Vorgänger 14900K. Und das dann noch mit APO vs. AMD, könnte ein echt bitterer Launch werden.

[fondness]

Das sieht ja mal total enttäuschend aus.
Der 285K sollte nach den Folien weder in Spielen noch in Anwendungen schneller als der 9950X sein.

Da haben wohl deine wünsch-dir-was Angaben nicht ganz gestimmt. ;)

Was man dazu bedenken muss dass Intel fertigungsmäßig von Chiplets bis N3B alles schon genutzt hat...

Ja, wenn das alles so stimmt kann man sich schon die Frage stellen, warum man das Ding überhaupt so launcht und nicht einfach gecancelt hat. Immerhin soll der 3nm TSMC-Prozess sehr teuer sein und dafür dann nicht mal mehr Performance? Okay für Notebooks wird der niedrigere Verbrauch dann schon was bringen.

[MiamiNice]

Das ist genau das was ich meinte. Grüne Seuche. Bin auf Werte gespannt ohne Limits und mit anständigem Ram.
Aber sieht tatsächlich nach 98003D aus, auch für mich XD
Wie kann Intel nur den einen Punkt verkacken warum Intel CPUs immer erste Wahl waren seit dem C2D. Dieser Pat hat keinen Durchblick bei den Stärken der Intel Produkte.
Der wird sicher von der Lisa bezahlt :X

[MSABK]

Intel scheint wohl ohne die 300W Keule nicht konkurrenzfähig.

[aufkrawall]

Wow, das weggestrichene HT hat ja eine Performance-Explosion in Spielen verursacht.

[maximus_hertus]

Irgendwie kaum zu Glauben. Ich bin davon ausgegangen, dass Arrowlake in Sachen Performance die KRone holt und zwar bei ST, MT und Gaming. Beim Gaming jedoch nur minimal vor dem Zen 4 X3D, aber trotzdem vorne.

Wenn das so kommen sollte (davon gehe ich nun mehr oder weniger aus) und der 9950X3D bzw. 9800X3D bei MT grob die gleiche PErofrmance wie die X CPUs erreichen, dann sieht das für Intel nicht so toll aus.

Jedoch: Erstmal muss AMD liefern (Gerüchte sind schön, aber erst harte Benchmark Fakten zählen) und den Launch / die Preise nicht wieder komplett verhageln.

[HOT]

Mal ehrlich: Warum hat man für Games dann nicht wenigstens Bartlett-Lake gebraucht? Mit 12 p-Kernen wär das Ding noch ne Spur besser gewesen als der 14900k in Games. Man muss doch alles tun, um das Desaster abzufedern oder nicht?

[fondness]

Jedoch: Erstmal muss AMD liefern (Gerüchte sind schön, aber erst harte Benchmark Fakten zählen) und den Launch / die Preise nicht wieder komplett verhageln.

Naja selbst wenn AMD gar nichts liefert wird das locker reichen. Zen5X3D plus Windows-Patch wird klar (>=20%) vor Arrow Lake liegen. Da braucht es nicht mal den vollen Takt oder dem Cache am zweiten Chiplet. Selbst Zen4X3D plus Windows-Patch reicht ja bereits offensichtlich.

[dildo4u]

Ist doch ok wenn sie Modelle unter 400€ haben die Interessant sind dort tut sich wenig immer noch 8 Kerne bei AMD und Zen5 bringt nix Neues.

[E39Driver]

Das kritische für Intel ist man hat jetzt schon die beste verfügbare TSMC Fertigung extern teuer eingekauft, hat dennoch weiterhin die laufenden Fixkosten der eigenen nicht ausgelasteten FABs und scheint am Ende des Tages dennoch nicht konkurrenzfähig zu sein. Bisher konnte man es noch auf die Fertigung schieben, nun scheint es aber ein grundlegendes Thema des Designs zu sein. Ist man MT im Desktop nicht konkurrenzfähig, ist man es im Serverbereich auch nicht und hier wird der Gewinn gemacht. Alles vorbehaltlich die Leaks stimmen so, wonach es aber den Indizien nach aussieht.

Mal ehrlich: Warum hat man für Games dann nicht wenigstens Bartlett-Lake gebraucht? Mit 12 p-Kernen wär das Ding noch ne Spur besser gewesen als der 14900k in Games. Man muss doch alles tun, um das Desaster abzufedern oder nicht?

Jo ein 12-P-Core Bartlett auf relativ günstiger Eigenfertigung hätte für Gaming/Desktop scheinbar wirklich besser dagestanden. Macht die ganze Nummer noch verwunderlicher

[Lehdro]

Ist doch ok wenn sie Modelle unter 400€ haben die Interessant sind dort tut sich wenig immer noch 8 Kerne bei AMD und Zen5 bringt nix Neues.
Preisschlacht gegen AMD, die mit dem "billo" 4nm Node rumfahren, während Intel sich teuer vergleichsweise riesige Kapazitäten in N3B ankaufen muss. Sehe ich nicht.

[HOT]

Wenn AMD jetzt einen dual-X3D-CCD bringt, wird das in so manchem Game noch mal reinhauen. Intel war ungeschickt, die ganze Zeit wieder auf Sieg zu spielen, so hat man den Konkurrenten dazu veranlasst besser zu sein, als er hätte sein müssen (mit nur einem Cache-CCD). Das wird noch mal spannend.
aber wenn ARL wirklich so ne Niete bei Spielen ist, brauchen die eigentlich Bartlett Lake als Alternative. Jetzt wo der Bug raus ist aus RPL wäre das ja auch wieder ne Option und veraltet ist die 1700-Plattform auch nicht.

Preisschlacht gegen AMD, die mit dem "billo" 4nm Node rumfahren, während Intel sich teuer vergleichsweise riesige Kapazitäten in N3B ankaufen muss. Sehe ich nicht.

N3B wird für den Zweck einfach der falsche Prozess sein mMn. N4P und N4X werden leistungsfähiger sein als N3B für solche CPUs.

[dildo4u]

Preisschlacht gegen AMD, die mit dem "billo" 4nm Node rumfahren, während Intel sich teuer vergleichsweise riesige Kapazitäten in N3B ankaufen muss. Sehe ich nicht.
Das ist keine Schlacht 8 vs 6 Zen 5 Kerne kosten 100€ Aufpreis bei AMD wenn Intel nix für 350€ bauen kann was Geld macht dann weiß ich auch nicht.

[Lehdro]

Das ist keine Schlacht 8 vs 6 Zen 5 Kerne kosten 100€ Aufpreis bei AMD wenn Intel nix für 350€ bauen kann was Geld macht dann weiß ich auch nicht.
AMD hat ordentlich Spielraum beim Preis. Intels Margen sind schon bei deren Eigenfertigung lächerlich schlecht, das wird mit ARL-S also richtig mies aussehen, weil teurere Node als AMD. Wenn du wissen willst wie niedrig AMD mit den Preisen für Zen 5 gehen kann, einfach mal auf Zen 4 schielen. N4 ist kaum teurer als N5.

[fondness]

Das kritische für Intel ist man hat jetzt schon die beste verfügbare TSMC Fertigung extern teuer eingekauft, hat dennoch weiterhin die laufenden Fixkosten der eigenen nicht ausgelasteten FABs und scheint am Ende des Tages dennoch nicht konkurrenzfähig zu sein. Bisher konnte man es noch auf die Fertigung schieben, nun scheint es aber ein grundlegendes Thema des Designs zu sein. Ist man MT im Desktop nicht konkurrenzfähig, ist man es im Serverbereich auch nicht und hier wird der Gewinn gemacht. Alles vorbehaltlich die Leaks stimmen so, wonach es aber den Indizien nach aussieht.


MT wird man so schlecht nicht sein. Da helfen schon die 24 Cores mit den starken eCores und der 3nm Prozess. Auch die Perf/Watt wird sicher steigen. Allerdings wird man da wohl nur aufholen und nicht überholen. Ergo auch im Server-Bereich wird man schon aufholen denke ich. Aber ja den Wechsel auf TSMC verstehe ich hier auch nicht.

Aber für Desktop sieht es natürlich schlecht aus, da kaufen die Leute wohl nicht wegen gestiegener MT-Leistung, zumal die Konkurrenz bessere Angebote hat.

[Lehdro]

Aber ja den Wechsel auf TSMC verstehe ich hier auch nicht.
20A ist absehbar schrott. Das war keine Entscheidung gegen 20A und für N3B, das war schlicht die nackte Notwendigkeit.
Das sollte doch nun langsam klar sein: "Intel rettet sich nach vorne" und wer Intels Erklärung glaubt, das 18A so viel besser ist als 20A im selben Zeitraum der Entwicklung, hat die Rechnung ohne den Wirt gemacht. 20A war schlicht nicht verfügbar und N3B der Ausweg. Ein teurer Ausweg.

[fondness]

20A ist absehbar schrott. Das war keine Entscheidung gegen 20A und für N3B, das war schlicht die nackte Notwendigkeit.
Das sollte doch nun langsam klar sein: "Intel rettet sich nach vorne" und wer Intels Erklärung glaubt, das 18A so viel besser ist als 20A im selben Zeitraum der Entwicklung, hat die Rechnung ohne den Wirt gemacht. 20A war schlicht nicht verfügbar und N3B der Ausweg. Ein teurer Ausweg.

Naja Intel 3 sieht im Server-Bereich nicht so schlecht aus.

[HOT]

AMD hat ordentlich Spielraum beim Preis. Intels Margen sind schon bei deren Eigenfertigung lächerlich schlecht, das wird mit ARL-S also richtig mies aussehen, weil teurere Node als AMD. Wenn du wissen willst wie niedrig AMD mit den Preisen für Zen 5 gehen kann, einfach mal auf Zen 4 schielen. N4 ist kaum teurer als N5.
IIRC ist N4/N5 etwas teurer geworden, aber N6 etwas billiger, AMD wird also keine große Kostenerhöhung haben. Zen5 ist fast exakt genauso groß wie Zen4, aber das CCD hat eine minimal günstigere Form für Wafer, so dass man ein paar Dies mehr rausbekommen wird. Alles nichts weltbewegendes.
Man hat bei Zen2 diese Konfiguration aufgrund der niedrigen Kosten eingeführt, da sind wird heute immer noch. Erst Zen6 soll Siliziumbrücken und 2,5D-Stacking bekommen.

Naja Intel 3 sieht im Server-Bereich nicht so schlecht aus.

Wie das gegen Turin aussieht sehen wir noch, aber ja, Intel3 scheint ziemlich gut zu sein.

[Lehdro]

Naja Intel 3 sieht am Server-Bereich nicht so schlecht aus.
Intel 3 ist aber auch nicht 20A und 18A und tritt zudem nur gegen TSMC 5nm an (Genoa). Bis jetzt. Von AMD kommt da nun auch etwas um die zwei Jahre alten Architekturen abzulösen (Turin kommt diese Woche!). Das aufholen war da also nur von kurzer Dauer.

[fondness]

Intel 3 ist aber auch nicht 20A und 18A und tritt zudem nur gegen TSMC 5nm an (Genoa). Bis jetzt. Von AMD kommt da nun auch etwas um die zwei Jahre alten Architekturen abzulösen (Turin kommt diese Woche!). Das aufholen war da also nur von kurzer Dauer.

Klar, aber sieht das im Server-Bereich mit Intel 3 wirklich so viel schlechter aus als mit dem TSMC 3nm Prozess im Desktop? IMO hätte man da auch am Desktop gleich Intel 3 nehmen können.

[HOT]

Äpfel mit Äpfeln bitte, N3B ist kein richtiger Performanceprozess. Intel3 wird mit N5P vergleichbar sein.

[Lehdro]

Klar, aber sieht das im Server-Bereich mit Intel 3 wirklich so viel schlechter aus als mit dem TSMC 3nm Prozess im Desktop?
Vielleicht erfahren wir da noch etwas...

IMO hätte man da auch am Desktop gleich Intel 3 nehmen können.
Klar, Bartlett Lake schrumpfen auf Intel 3. Die Weitsicht hatte aber keiner, weil man lieber Traumschlössern hinterherrennt, anstatt auf dem Boden der Tatsachen zu bleiben.

[fondness]

Äpfel mit Äpfeln bitte, N3B ist kein richtiger Performanceprozess. Intel3 wird mit N5P vergleichbar sein.

Das wäre ja kein Nachteil am Desktop, dann ginge vielleicht etwas mehr Takt. ;)
Wobei ich das nicht unterschreiben würde, 5,7Ghz schafft man mit keinem LP Prozess. N3B ist sehr wohl ein Performance-Prozess.

[HOT]

[...]

Klar, Bartlett Lake schrumpfen auf Intel 3. Die Weitsicht hatte aber keiner, weil man lieber Traumschlössern hinterherrennt, anstatt auf dem Boden der Tatsachen zu bleiben.

Eher, weil man die Zukunft nicht vorhersagen kann ;).
Als diese Entscheidungen 2020 und 21 getroffen wurden war man sich nicht sicher, ob man Intel3 so packen kann. Man wird bewußt die Pläne für CPUs und Foundry getrennt betrachtet haben und ist eben auf Nummer sicher gegangen.

Aber es wird nicht an ARL liegen, dass N3B nichts taugt, ich sehe da eher ne Fehleinschätzung beim Prozess und einem eher schlechten Lion Cove die Schuld.

Das wäre ja kein Nachteil am Desktop, dann ginge vielleicht etwas mehr Takt. ;)
Wobei ich das nicht unterschreiben würde, 5,7Ghz schafft man mit keinen LP Prozess. N3B ist sehr wohl ein Performance-Prozess.

Ich schrieb ja nicht keiner sondern kein richtiger. N3B war für Apple designt. Trotzdem liegt der größte Pferdefuss sicherlich bei Lion Cove.

[Lehdro]

Eher, weil man die Zukunft nicht vorhersagen kann ;).
Als diese Entscheidungen 2020 und 21 getroffen wurden war man sich nicht sicher, ob man Intel3 so packen kann. Man wird bewußt die Pläne für CPUs und Foundry getrennt betrachtet haben und ist eben auf Nummer sicher gegangen.
Auf Nummer sicher gegangen? N3B ist ein Notnagel, weil finanziell ein absolute Katastrophe in Intels derzeitiger Situation. Intel wird den Großteil der ARL-S Dies für 20A eingeplant haben (das Thema hatten wir schon als 20A für ARL-S abgesägt wurde) und hat sich erneut (nach 14nm, 10nm, Intel 7, Intel 4 und Intel 3) massiv verspekuliert mit den eigenen Prozessen. Das kam doch nicht aus heiterem Himmel - aber trotzdem hat man erneut alles auf eine Karte gesetzt. Die Notlösung - und alle ARL-S auf N3B ist eine solche - ist diesmal nicht eine Verschiebung des Produktes, sondern eine Verschiebung der Fertigung. Wow, Pat Gelsinger ist so ein Genie, Probleme mit Geld erschlagen.

Ein richtiger Plan B wäre das gewesen was Intel selbst propagiert hat: Prozessagnostizität - bei den eigenen Fabs. Warum nicht Bartlett Lake auf Intel 4/3? Warum L-Cove nicht auf Intel 3? Hat man alles nicht gemacht, weil man gedacht hat, das wird schon. Die Reißleine hat man wieder mal viel zu spät gezogen und jetzt hängt da ein riesiger Batzen Probleme dran: Die eigenen Fabs muss man unterauslasten und trotzdem bezahlen, TSMC mag Geld und Kapazitäten sind auch nicht unendlich. Die Margen sind auch so schon schlecht, AMD fertigt viel günstiger und hat anscheinend eine zumindest vergleichbare Architektur, die zudem noch Stärken hat von denen Intel nur träumen kann. Uff.

[HOT]

Das glaube ich nicht, dass man alles 20A machen wollte. Man wird die ganze Generation mit N3 von Anfang an geplant haben, weil man genau wusste, dass die Fertigung das größte Problem ist. Man sieht das ja auch jetzt: LNL 4+4, ARL 8+16 und ARL 6+8, das ist ein komplettes Lineup. 20A sollte nur ein Pilecleaner-Die werden, das wurde aber gecancelt.

Als klar war, dass Man Intel3 hinbekommt wird man schnell ARL-U nachgeschoben haben, damit der Großteil der Produktion trotzdem darüber läuft, denn die U werden denke ich in jedem Brot-und-Butter-Notebook verbaut werden.

[dreas]

Nach diesem Beitrag von CB:
https://www.computerbase.de/news/prozessoren/intel-core-ultra-9-285k-gaming-benchmarks-vs-14900k-und-ryzen-9000-geleakt.89887/
ist AL bei Games kaum bis gar nicht schneller als alle alten CPUs von Intel.
Damit verkauft uns Intel jetzt das Ganze als "Effizienzwunder", ähnlich wie schon beim Notebook.

Unterm Strich führt also weiterhin am X3D für Spieler nix vorbei. Kein Wunder, das die Preise bei AMD in letzter Zeit gestiegen sind und ein 7800x3D nun 430 Brüsseler Peseten kostet.

Nichts gegen Effizienz, aber für Intel wird das nicht reichen.

[MSABK]

Wie hieß es in den Medien, Zen5%. Mal sehen was man sich für ARL überlegt.

[ryan]

Deswegen hat Intel kaum bis gar nicht über Arrow Lake gesprochen, der Chip ist einfach nicht der Hit. Der IMC im Soc ist wirklich sehr teuer, es fallen 5% IPC weg und in Spielen wohl noch mehr. Immerhin effizienter, aber das ist nicht überraschend alleine wegen N3B. Intel muss damit bis Nova Lake auskommen, ja das wird eine weitere Durststrecke für Intel. Für Mobile haben sie wenigstens Lunar Lake und vor allem Panther Lake zwischen Nova Lake noch. Sie hätten bei Arrow Lake niemals das erste Tile Design von Meteor Lake übernehmen dürfen.

Lion Cove selber ist aber auch schwach. Dann blieben ja noch 7% IPC über Skymont am Ringbus übrig bei fast der dreifachen Fläche.

[HOT]

Deswegen hat Intel kaum bis gar nicht über Arrow Lake gesprochen, der Chip ist einfach nicht der Hit. Der IMC im Soc ist wirklich sehr teuer, es fallen 5% IPC weg und in Spielen wohl noch mehr. Immerhin effizienter, aber das ist nicht überraschend alleine wegen N3B. Intel muss damit bis Nova Lake auskommen, ja das wird eine weitere Durststrecke für Intel. Für Mobile haben sie wenigstens Lunar Lake und vor allem Panther Lake zwischen Nova Lake noch. Sie hätten bei Arrow Lake niemals das erste Tile Design von Meteor Lake übernehmen dürfen.

Lion Cove selber ist aber auch schwach. Dann blieben ja noch 7% IPC über Skymont am Ringbus übrig bei fast der dreifachen Fläche.

Ganz früher war ja auch mal die Rede davon, dass das Teil monolithisch werden sollte, das wäre jetzt aber ne noch größere Katastrophe, weil Intel dann statt der 140mm² 230mm² oder sowas fertigen müsste in N3. Da ist die jetzige Lösung schon sinnvoller. Die ganzen N6-Sub-Dies sind nicht teuer, die GPU in N5 ist eben etwas überflüssig teuer. Es ist ja auch nicht das Problem, dass das ganze Konstrukt einen gewissen Kostenrahmen hat, das Problem ist, dass AMD extrem billig fertigen kann.

[ryan]

Ganz früher war ja auch mal die Rede davon, dass das Teil monolithisch werden sollte, das wäre jetzt aber ne noch größere Katastrophe, weil Intel dann statt der 140mm² 230mm² oder sowas fertigen müsste in N3. Da ist die jetzige Lösung schon sinnvoller.


Schon 2022 hat sich Intel hingestellt und gesagt, sie würden das tile Design von Meteor Lake übernehmen, während Lunar Lake eine neues Design bekommt. Es geht vor allem um den IMC, der außerhalb vom compute tile nichts verloren hat, der muss bei den Kernen sitzen. Lion Cove ist aber auch so schwach. Artic Wolf könnte dann vorbeiziehen.

[HOT]

Ist halt Blödsinn, bei AMD ist der IMC schon seit Zen2 aus dem Compute Die raus.

[fondness]

Wenn das mit dem IMC wirklich deutlich Performance kostet, verstehe ich noch immer nicht wie man so dumm sein konnte. Ich meine warum bitte macht man das? Ich kann mir das nach wie vor nicht vorstellen, dass das wirklich Performance kostet. Denke die Gründe liegen wo anders.

[HOT]

Wenn das mit dem IMC wirklich deutlich Performance kostet, verstehe ich noch immer nicht wie man so dumm sein konnte. Ich meine warum bitte macht man das? Ich kann mir das nach wie vor nicht vorstellen, dass das wirklich Performance kostet.

Nein, das liegt nicht daran, dass man den IMC ausgelagert hat :freak:. Im Gegensatz zu Zen sind die ja sogar über Siliziumbrücken verbunden... da geht nicht viel deshalb verloren. Das Tile-Design ist nicht daran Schuld, das kostet etwas Perf/W brutto, hat aber einen enormen Kostenvorteil zu einem großen Monolithen in N3. Man hat das Tiledesign aus Kostengründen gemacht und etwas Perf/W geopfert, das ist sehr sinnvoll.

[MiamiNice]

Die Fertigung ist schuld, der IMC und die Tiles. TSMC kann keine hoch takten Chips bauen, deren Fertigung ist auf andere Dinge optimiert. Dazu der ausgelagerte MC und das Tile Design an sich.
So macht PC HW keinen Fun mehr. Jetzt gibbet nur noch standard Rotze von beiden Herstellern.
Kann man die Kisten direkt auf Luft zurück bauen, sich Kirmis Lichter in die Kiste stecken und sich bei den 08/15 DAUs einreihen.

[robbitop]

Das kritische für Intel ist man hat jetzt schon die beste verfügbare TSMC Fertigung extern teuer eingekauftklich besser dagestanden. Macht die ganze Nummer noch verwunderlicher
Die beste ist N3E. AFAIK nutzt Intel "nur" N3B, was kaum besser als die N4 Prozesse sind. (man vergleiche M3 in N3B mit M4 in N3E). Da ginge also noch was ^^

[davidzo]

Deswegen hat Intel kaum bis gar nicht über Arrow Lake gesprochen, der Chip ist einfach nicht der Hit. Der IMC im Soc ist wirklich sehr teuer, es fallen 5% IPC weg und in Spielen wohl noch mehr.

Nein, nicht unbedingt. Hier werden manchmal die falschen Schlüsse gezogen. Wir wissen nicht ob Lion Cove überhaupt fähig ist einen zweistelligen IPC-Gewinn gegenüber Raptor Cove zu erbringen.

Lunarlakes Lioncove Kerne werden mit zwar 14% IPC Verbesserung beworben, das aber gegenüber Redwood Cove, nicht Raptor Cove. In diversen Reviews, selbst Spec benchmarks hat sich auch gezeigt dass Redwood Cove eine Regression bei der IPC war gegenüber Raptor Cove. 5% kommt in etwa hin, aber dies ist das erste mal dass Intel das quasi indirekt eingesteht und eine Zahl zu dieser Regression liefert.

Die Regression wurde von den meisten Reviewern ignoriert weil die Effizienz höher war als Raptor Cove und damit die Taktraten unter MT Last besser.
Außerdem schob man damals die einstelligen Prozente auf unreife Firmware und Speicherlatenzen.
Ich glaube aber nicht dass es wirklich nur die Speicherlatenzen sind. Die Regression bei Meteorlake tritt auch in nicht latenzsensiblen Benchmarks wie Cinebench auf.

Außerdem ist ausgerechnet Lion Cove eigentlich so designed dass Speicherlatenzen keine große Rolle spielen sollten, mit nochmals erweiterten oOo Ressourcen, extra L0 Cache, vergrößertem L1 und L2 Cache, sowie einem ausreichend großen L3. Die zusätzliche Speicherlatenz durch den MC im i/o DIE sollte bei einem derart Cache-lastigen Core-design keine so großen Auswirkungen haben.

[robbitop]

Ziemlich enttäuschend was bei den Klimmzügen die man mit dem P Core ggü dem alten gemacht hat was dabei nur herauskommt. (insgesamt breiter im Decoder und im Backend, größerer ROB und dann noch dieser L1,5 Cache)
Aber Zen 5 hat das ja auch bitter erfahren müssen.
Devil's advocate: ggf. ist die Zeit der großen Sprünge in Games einfach vorbei? (ich will das Gegenteil wie jeder andere hier auch - aber "früher" kam bei solchen Änderungen schon doch mehr heraus)

[ryan]

Nein, nicht unbedingt. Hier werden manchmal die falschen Schlüsse gezogen. Wir wissen nicht ob Lion Cove überhaupt fähig ist einen zweistelligen IPC-Gewinn gegenüber Raptor Cove zu erbringen.

Lunarlakes Lioncove Kerne werden mit zwar 14% IPC Verbesserung beworben, das aber gegenüber Redwood Cove, nicht Raptor Cove. In diversen Reviews, selbst Spec benchmarks hat sich auch gezeigt dass Redwood Cove eine Regression bei der IPC war gegenüber Raptor Cove. 5% kommt in etwa hin, aber dies ist das erste mal dass Intel das quasi indirekt eingesteht und eine Zahl zu dieser Regression liefert.



Ja weil Redwood Cove in MTL das gleiche Tile Design mit IMC im Soc verwendet. Hier hat Lunar Lake den Vorteil, den hat Arrow Lake nicht. Ansonsten wären es wohl auch nur so 10%. Was zur Hölle haben die Leute von Intel Israel nur 3 Jahre lang gemacht, wie lange will sich das Intel noch anschauen. Kann man nur hoffen, dass der unified Core wirklich auf Basis vom Atom weiterentwickelt wird.

[Lehdro]

Das glaube ich nicht, dass man alles 20A machen wollte.
Habe ich auch nie behauptet.

Man wird die ganze Generation mit N3 von Anfang an geplant haben, weil man genau wusste, dass die Fertigung das größte Problem ist.
Deswegen stellt man sich jahrelang vor die Presse und erzählt groß von 20A mit ARL-S. Sogar ARL-S Wafer hat man gezeigt, weil man "schon so weit ist" (H1/2024 Manufacturing ready (https://www.computerbase.de/2023-03/intel-20a-und-18a-tape-out-erfolgt-und-alles-super-an-der-fertigungsfront/)), TSMC war nur Beiwerk "external Node". Wenn sie das von Anfang an so geplant haben, war das dreckig und die Unwahrheit gegenüber ihren eigenen Aussagen. Shareholder rufen dann schon mal die Anwälte an.

20A sollte nur ein Pilecleaner-Die werden, das wurde aber gecancelt.

Ein Pipecleaner-Die? So hat Pat ein SRAM Die genannt in 18A (https://x.com/IanCutress/status/1494430760123584512). Pipecleaner-Node? So hat man nach der Abkündigung 20A genannt. (https://www.tomshardware.com/pc-components/cpus/intels-turnaround-plan-revolves-around-this-one-chip-family-clearwater-forest-pictured-intels-first-18a-chip-slated-for-high-volume-manufacturing)

Fakt ist: Intel hatte fest mit 20A geplant, ich würde sogar davon ausgehen das 6+8 auf Intel 20A laufen sollte und nur 8+16 auf TSMC N3B. Von den Kapazitäten die man benötigt macht nur das wirtschaftlich Sinn. 6+8 = Brot und Butter, 8+16 = Highend.

Wie hieß es in den Medien, Zen5%. Mal sehen was man sich für ARL überlegt.
L-Cove.

[Zossel]

Ein richtiger Plan B wäre das gewesen was Intel selbst propagiert hat: Prozessagnostizität - bei den eigenen Fabs.

Aber warum sprechen dann die ganzen CPU-Designer immer von ausbalancieren wenn das mit der Prozessagnostizität so einfach wäre?

[fondness]

Ziemlich enttäuschend was bei den Klimmzügen die man mit dem P Core ggü dem alten gemacht hat was dabei nur herauskommt. (insgesamt breiter im Decoder und im Backend, größerer ROB und dann noch dieser L1,5 Cache)
Aber Zen 5 hat das ja auch bitter erfahren müssen.
Devil's advocate: ggf. ist die Zeit der großen Sprünge in Games einfach vorbei? (ich will das Gegenteil wie jeder andere hier auch - aber "früher" kam bei solchen Änderungen schon doch mehr heraus)

Zen 5 hat die erwartbare Steigerung gebracht von ~17% IPC, davon ist intel ein Stück weg. Games hängen halt an der Latenz, das war nie anders, dafür gibt's den X3D. Deshalb steht auch Intel mit ihren großen Caches da ganz gut da. Aber klar wird es nicht gerade einfacher IPC zu erhöhen, auch das ist aber keine Neuigkeit.

[Zossel]

Die beste ist N3E. AFAIK nutzt Intel "nur" N3B, was kaum besser als die N4 Prozesse sind. (man vergleiche M3 in N3B mit M4 in N3E). Da ginge also noch was ^^

Als Chipdesigner sollte man den Prozess auch beherrschen, man sieht ja immer wieder Iterationen von Chips auf vergleichbaren Prozessen mit höherer Dichte an Transen oder auch anderen Verbesserungen die der reine Prozess nicht hergibt.

Man kann es beim Design auch überreizen, siehe die aktuellen AI-Dinger von NV.

[Zossel]

Die Fertigung ist schuld, der IMC und die Tiles. TSMC kann keine hoch takten Chips bauen, deren Fertigung ist auf andere Dinge optimiert. Dazu der ausgelagerte MC und das Tile Design an sich.

So einfach kann die Welt manchmal sein.

So macht PC HW keinen Fun mehr. Jetzt gibbet nur noch standard Rotze von beiden Herstellern.

Was hast du bei dir zu Hause stehen?

[Lehdro]

Aber warum sprechen dann die ganzen CPU-Designer immer von ausbalancieren wenn das mit der Prozessagnostizität so einfach wäre?
Frag doch mal Intel. Die haben das doch zur Maxime erhoben. (https://www.anandtech.com/show/15217/intels-manufacturing-roadmap-from-2019-to-2029)

[madzapp]

Wenn das so kommt bin ich gespannt, wer den schönsten "Once I was a CPU-manufacturer myself, but then I got Arrow Lake in my knee" Meme macht.

[fondness]

Wenn das so kommt bin ich gespannt, wer den schönsten "Once I was a CPU-manufacturer myself, but then I got Arrow Lake in my knee" Meme macht.

Naja gut man muss auch nicht übertreiben. Desktop ist eine nische. Im Notebook wird der 3nm Prozess schon was bringen plus Lunar Lake. Im Server sollte sie auch aufholen durch bessere perf/Watt.

[Zossel]

Frag doch mal Intel. Die haben das doch zur Maxime erhoben. (https://www.anandtech.com/show/15217/intels-manufacturing-roadmap-from-2019-to-2029)

Ich habe von Chipdesignern gesprochen und nicht von Folien.

[HOT]

Ziemlich enttäuschend was bei den Klimmzügen die man mit dem P Core ggü dem alten gemacht hat was dabei nur herauskommt. (insgesamt breiter im Decoder und im Backend, größerer ROB und dann noch dieser L1,5 Cache)
Aber Zen 5 hat das ja auch bitter erfahren müssen.
Devil's advocate: ggf. ist die Zeit der großen Sprünge in Games einfach vorbei? (ich will das Gegenteil wie jeder andere hier auch - aber "früher" kam bei solchen Änderungen schon doch mehr heraus)

Da würde gerne daraus machen:
Die Zeit, in der Spiele in der Priorität bei der Entwicklung der Prozessoren weit oben stand ist vorbei.
Es zählen halt offensichtlich nur noch Serverworkloads und Mobiltauglichkeit. Wenn man sich die Bilanzen anschaut, sieht man ja auch, warum. Gaming-Desktop fällt vom Serverbereich ab bei AMD, Grafik vom "Compute"-Bereich.

[Lehdro]

Ich habe von Chipdesignern gesprochen und nicht von Folien.
Frag doch bei Intel nach, da arbeiten sowohl Chipdesigner, als auch Strategieexperten die das als machbar verkaufen ;)

[madzapp]

Naja gut man muss auch nicht übertreiben. Desktop ist eine nische. Im Notebook wird der 3nm Prozess schon was bringen plus Lunar Lake. Im Server sollte sie auch aufholen durch bessere perf/Watt.

Sicher, die haben ein paar schöne Sachen am Start, aber aus der Gamingcommunity wird da was kommen. ZEN 5% kreist ja auch hauptsächlich da.

[Zossel]

Da würde gerne daraus machen:
Die Zeit, in der Spiele in der Priorität bei der Entwicklung der Prozessoren weit oben stand ist vorbei.

Die "Probleme" die es bei Spielen gibt gibt es auch bei anderen Anwendungen.
Mit Branchy Code und Pointer Chasing kämpfen auch andere Anwendungen, und latency hiding ist letztendlich auch nur hiding.

[robbitop]

Es sind ja nicht nur Spiele die davon profitieren wenn CPUs schneller werden. Schnelle Latenz, viel ILP etc hilft ja auch außerhalb von Spielen. Aber ggf ist da pro Thread einfach immer weniger extrahierbar bei dieser Art Code. Deminishing returns.
Gerade der L1,5 Cache und das größere OoO Window und der größere ROB sollten hier helfen.

[Zossel]

Frag doch bei Intel nach, da arbeiten sowohl Chipdesigner, als auch Strategieexperten die das als machbar verkaufen ;)

https://www.pcgameshardware.de/Retrospektive-Thema-214694/News/Irrtuemer-Intels-10-Gigahertz-und-Nvidias-CineFX-PCGH-Retro-18-November-667403/

[MiamiNice]

Das ist imo diese grüne Mindset was gerne progagiert wird für Normalsterbliche. Wohlgemerkt in Zeiten in denen fast jeder eine Solaranlage betreibt, KI Zentren aus den Boden schießen und Coins rund um die Uhr geschürft werden. Nicht zu vergessen die über 100 Atommeiler die gerade weltweit im Bau sind.

Aber natürlich MUSS in Desktop gespart werden :freak:


Was hast du bei dir zu Hause stehen?

Ist das relevant? Ich generiere meinen Spaß mit PC HW in dem ich alle 4 Jahre das beste Zeug kaufe welches am Markt verfügbar ist und Monate damit verbringe an dem Zeug zu fummeln. Maßgeblich OC, Wasserkühlung Spielchen, etc. pp.. Stromkosten habe ich, wie die meisten, keine mehr. Hier zählt nur (Gaming)Power in der Kiste.
Bei AMD kann man noch bissel an den Timings spielen, da ist man in unter einer Woche durch. Bei Intel konnte man überall dran spielen. Jetzt macht das keinen Sinn mehr. Standardkost wie bei AMD. HW für DAUs. Zusammenstecken und fertig. Kaum noch Chance da 20 oder mehr Prozent zu holen. Damit ist PC HW so langweilig wie ne PS.

[Zossel]

Es sind ja nicht nur Spiele die davon profitieren wenn CPUs schneller werden. Schnelle Latenz, viel ILP etc hilft ja auch außerhalb von Spielen. Aber ggf ist da pro Thread einfach immer weniger extrahierbar bei dieser Art Code. Deminishing returns.
Gerade der L1,5 Cache und das größere OoO Window und der größere ROB sollten hier helfen.

void** p = (void**) memory[0];
while (count-- > 0) {
p = (void**) *p;
}

[robbitop]

Ich könnte mir vorstellen, dass Intel auf eigenen Prozessen etwas mehr Takt rausquetschen kann als auf TSMCs. Intel hat beim Intel 7 ja 6,2 GHz erreicht. Die jetzt erreichten 5,5 GHz entsprechen ja auch grob dem was AMD dort herausholt. So extrem viel mehr wird auch mit deutlich mehr TDP wahrscheinlich nicht drin sein.

[Loeschzwerg]

Aber natürlich MUSS in Desktop gespart werden :freak:


Jetzt wart doch mal ab, evtl. ist mit OC ja doch noch Luft nach oben bzw. OC überhaupt mal wieder relevant möglich (Core 13/14 waren ja quasi am Limit).

[Zossel]

Das ist imo diese grüne Mindset was gerne progagiert wird für Normalsterbliche. Wohlgemerkt in Zeiten in denen fast jeder eine Solaranlage betreibt, KI Zentren aus den Boden schießen und Coins rund um die Uhr geschürft werden. Nicht zu vergessen die über 100 Atommeiler die gerade weltweit im Bau sind.

Ein klares Feindbild strukturiert den Tag.

[Hakim]

Wenn denn die Folien richtig sind, enttäuschend, zugute halten kann man dennoch das man keiner Wunderwerte auf Folien präsentiert. Dennoch mal auf die unabhängigen Reviews warten.

[mksn7]

void** p = (void**) memory[0];
while (count-- > 0) {
p = (void**) *p;
}


Easy, man braucht einfach nur einen Reorder Buffer der größer ist als count

/s

[fondness]

Wenn denn die Folien richtig sind, enttäuschend, zugute halten kann man dennoch das man keiner Wunderwerte auf Folien präsentiert. Dennoch mal auf die unabhängigen Reviews warten.

Das sie keine "Wunderwerte" präsentieren ist noch gar nicht gesagt. Sie testen jedenfalls mit APO, das wird also bei unabhängigen Reviews kaum besser.

[fondness]

Mittlerweile sind auch die finalen Specs geleaked:

https://i.postimg.cc/mgCKsYY3/CORE-ULTRA-200-SPECS.jpg (https://postimg.cc/5X9s5Fkj)

https://x.com/9550pro/status/1843622869533966363

[robbitop]

Zen 5 hat die erwartbare Steigerung gebracht von ~17% IPC, davon ist intel ein Stück weg. Games hängen halt an der Latenz, das war nie anders, dafür gibt's den X3D. Deshalb steht auch Intel mit ihren großen Caches da ganz gut da. Aber klar wird es nicht gerade einfacher IPC zu erhöhen, auch das ist aber keine Neuigkeit.
Zen 3 und Zen 4 haben an der Latenz auch nicht großartig was geändert und hatten trotzdem viel größere Sprünge auch in Spielen.

[fondness]

Zen 3 und Zen 4 haben an der Latenz auch nicht großartig was geändert und hatten trotzdem viel größere Sprünge auch in Spielen.

Nicht wirklich. Zen4 hat zB ~13% IPC und ~16% mehr Takt gebracht. Das wären also 1,13*1,163 = 31.5% Mehrleistung. Davon sind in Spielen ~20% angekommen. Und bei Zen5 ist die Latenz sogar leicht gestiegen (wobei noch nicht klar ist ob AGESA oder Architekturbedingt), bei Zen4 leicht gesunken durch DDR5 und 2x L2-Cache.

Der 7800X3D hat dagegen ~26% Mehrleistung gebracht ggü. dem 5800X3D, obwohl der Takt sehr viel weniger gestiegen ist. Die theoretische Mehrleistung schlägt hier voll durch (1,13*1.11111 = 26%). Ohne 3D-Cache war also schon Zen4 klar Latenzlimitiert in Spielen. Mit 3D-Cache skaliert er linear mit IPC und Takt. Hier kann man also auch bei Zen5 einiges erwarten IMO.

[mironicus]

Mit 8 Performance und 16 Effizienzkernen wird diese neue Intel-CPU aber wohl nicht schneller sein als ein 14900K oder 9950X?

[HOT]

Nicht wirklich. Zen4 hat zB ~13% IPC und ~16% mehr Takt gebracht. Das wären also 1,13*1,163 = 31.5% Mehrleistung. Davon sind in Spielen ~20% angekommen. Und bei Zen5 ist die Latenz sogar leicht gestiegen (wobei noch nicht klar ist ob AGESA oder Archbedingt), bei Zen4 leicht gesunken durch DDR5 und 2x L2-Cache.

Die neue Cache-Aufteilung und die höheren Bandbreiten werden da nicht spurlos vorbeigegangen sein. Man hat es geschafft bei deutlich höheren Bandbreiten gleich schnell zu bleiben, das ist der Erfolg.
Das ist einfach ein Tradeoff, den man eingehen muss, wenn man AVX512 ohne Einschränkungen implementieren will und gleichzeitig die Cache-Dichte (nicht der Zellen) stark erhöht.

[Gipsel]

Mittlerweile sind auch die finalen Specs geleaked:

https://i.postimg.cc/mgCKsYY3/CORE-ULTRA-200-SPECS.jpg (https://postimg.cc/5X9s5Fkj)

https://x.com/9550pro/status/1843622869533966363
Wie erwartet, P-Kerne bis 5,7GHz im Topmodell und die E-Kerne bis beachtliche 4,6GHz.
Falls intel bei MT-Last im harten Powerlimit die P-Kerne bei ~4,5GHz und die E-Kerne bei knapp 4GHz hält, könnte die Energieeffizienz bei 24 Threads sogar ganz passabel sein (wird dann nur eng mit der Top-Performance).
Aber bei den +24% mehr maximalem Boosttakt im Vergleich zu den E-Kernen (beim Topmodell mit Allem Gequetsche mit TVB und so, während die E-Kerne die 4,6GHz in jedem Modell können, bei vergleichbarem Aufwand würden die E-Kerne also vermutlich an den 5GHz kratzen), kaum mehr IPC, kein SMT, kein AVX512 könnte man sich wirklich fragen, was das mit den P-Kernen soll und warum die im Vergleich recht schwach sind.

[basix]

Mit 8 Performance und 16 Effizienzkernen wird diese neue Intel-CPU aber wohl nicht schneller sein als ein 14900K oder 9950X?

Soll laut einigen Leaks etwas schneller sein als ein 14900K, auch bei MT. Ob es für einen 9950X reicht? Schwer zu sagen.

[dildo4u]

Hätte Zen5 sein IPC Sprung wirklich gehabt hätte Arrow Lake keine Chance gegen den 9950X was scheinbar nicht der fall ist.(Es sind eher 10% vs Zen4)

Single Core IPC ist imo Nutzloser Wert wenn es sich jetzt von der Gameing Performance entkoppelt.


Der 7950X ist hier 100% 9950X 109%

https://www.3dcenter.org/artikel/launch-analyse-amd-ryzen-9000/launch-analyse-amd-ryzen-9000-seite-2

[Linmoum]

Für diejenigen, die primär zocken, ist das ja eine komplette Katastrophe und Intel hat nicht mal eben den zusätzlichen Cache in der Hinterhand, wie AMD. Das wird vs. Zen5X3D richtig wehtun.

[fondness]

Hätte Zen5 sein IPC Sprung wirklich gehabt hätte Arrow Lake keine Chance gegen den 9950X was scheinbar nicht der fall ist.(Es sind eher 10% vs Zen4)

Single Core IPC ist imo Nutzloser Wert wenn es sich jetzt von der Gameing Performance entkoppelt.


Der 7950X ist hier 100% 9950X 109%

https://www.3dcenter.org/artikel/launch-analyse-amd-ryzen-9000/launch-analyse-amd-ryzen-9000-seite-2

Wenn der Speicher nicht limitiert ist der IPC-Sprung da, siehe meinen Beitrag oben. Der X3D wird das IMO auch zeigen.

[//differentRob]

Alle bashen schon auf den 285k ein und ich so: Hello 265k, my Queen...245k my Princess.

Denke die zweite und dritte Reihe wird bei diesem Release interessant. Taktregression geringer als beim Topshot.

[Wuge]

Eieiei... das tut weh. Fragt man sich was das soll...
Doch noch BIOS für den 14900KS updaten, damit der nicht schon in 3 Jahren durch ist? ;)
ARL war bei mir eh nicht geplant aber schätze solange der IMC nicht im Ring sitzt wie bei den aktuellen Intel Monolithen oder ein riesen Cache Abhilfe schafft (x3D), wirds im Gaming nicht mehr besser.

[MiamiNice]

Für diejenigen, die primär zocken, ist das ja eine komplette Katastrophe und Intel hat nicht mal eben den zusätzlichen Cache in der Hinterhand, wie AMD. Das wird vs. Zen5X3D richtig wehtun.

Das wird Intel IMO im DIY Bereich von 10% Marktanteil auf knapp 1% runter bringen. Muss man nur noch die Nerd Foren schauen, z.b. overclockers.net.
ARL ist schon vor dem Release quasi tot.

[Zossel]

Ist das relevant? Ich generiere meinen Spaß mit PC HW in dem ich alle 4 Jahre das beste Zeug kaufe welches am Markt verfügbar ist und Monate damit verbringe an dem Zeug zu fummeln. Maßgeblich OC, Wasserkühlung Spielchen, etc. pp.. Stromkosten habe ich, wie die meisten, keine mehr. Hier zählt nur (Gaming)Power in der Kiste.
Bei AMD kann man noch bissel an den Timings spielen, da ist man in unter einer Woche durch. Bei Intel konnte man überall dran spielen. Jetzt macht das keinen Sinn mehr. Standardkost wie bei AMD. HW für DAUs. Zusammenstecken und fertig. Kaum noch Chance da 20 oder mehr Prozent zu holen. Damit ist PC HW so langweilig wie ne PS.

Gut optimierende Compiler sind auch langweilig.

[y33H@]

Bei Intel konnte man überall dran spielen. Jetzt macht das keinen Sinn mehr.Kannst CPU, Fabric, RAM übertakten bei ARL ...

[mironicus]

Kannst CPU, Fabric, RAM übertakten bei ARL ...

Dafür bin ich zu alt. :freak:

[r3ptil3]

Irgendwie schade, auch wenn's Intel ist.
Ich habe fest damit gerechnet, dass mit der Gen die Wende kommt.

Effizienz im Fokus ist aber immerhin etwas gutes.

[fondness]

Sicher, die haben ein paar schöne Sachen am Start, aber aus der Gamingcommunity wird da was kommen. ZEN 5% kreist ja auch hauptsächlich da.

Here we go:

Core Ultra 9 2.85%

https://x.com/Olrak29_/status/1843646089377001849?t=Ud0A5vMApaAilp99fvtpGg&s=19

[davidzo]

Ja weil Redwood Cove in MTL das gleiche Tile Design mit IMC im Soc verwendet. Hier hat Lunar Lake den Vorteil, den hat Arrow Lake nicht. Ansonsten wären es wohl auch nur so 10%. Was zur Hölle haben die Leute von Intel Israel nur 3 Jahre lang gemacht, wie lange will sich das Intel noch anschauen. Kann man nur hoffen, dass der unified Core wirklich auf Basis vom Atom weiterentwickelt wird.

Jein. Die 14% mehr IPC von Lion Cove hat es nur in unserem Kopf gegeben, bzw. waren ein Trick von Intel. Auch Lunarlake hat gegenüber Raptorlake wohl nur rund 10% IPC Gewinn. Der Sprung von Meteorlake auf Lunarlake ist nicht nur deswegen so groß weil der IMC bessere Latenzen bietet sondern weil Redwood Cove eine IPC Regression mit sich brachte die den Sprung größer erscheinen ließ als er gegenüber Raptor Cove wirklich war.

Das ist imo diese grüne Mindset was gerne progagiert wird für Normalsterbliche.

Miami ist echt zum schießen :ulol:

Wer ist schuld daran dass die Firma deren fanboi ich bin versagt hat? -Na klar, Obam--- ähh die Grünen?

Wer?:ucrazy:

- DIE GRÜÜNEN! (mit der Stimme von Seehofer)

:popcorn::popcorn::popcorn:

[w0mbat]

RWC hat keine IPC regression, sondern MTL. Aber da RWC = MTL stimmt die Aussage dann doch wieder.

[Prinzenrolle]

Da haben wohl deine wünsch-dir-was Angaben nicht ganz gestimmt. ;)

Abgesehen von der Gaming Performance haben die Werte gestimmt.;)

Mal sehen ob es bei Gaming nicht doch noch die ein oder andere Überraschung gibt. Evtl. mit Speicher-OC.

[Sardaukar.nsn]

Mit 8 Performance und 16 Effizienzkernen wird diese neue Intel-CPU aber wohl nicht schneller sein als ein 14900K oder 9950X?

Etwa gleich schnell wie 14900K aber wohl 80 Watt weniger Verbrauch. Jetzt muss nur noch der Preis dazu passen.

https://www.techpowerup.com/img/oMI0x9sDkaYTDict.jpg

https://i.imgur.com/ddGisFp.jpeg

Quelle: https://www.youtube.com/watch?v=OuJ0IOSnWxM

[Daredevil]

Für diejenigen, die primär zocken, ist das ja eine komplette Katastrophe und Intel hat nicht mal eben den zusätzlichen Cache in der Hinterhand, wie AMD. Das wird vs. Zen5X3D richtig wehtun.
Wenn Intel nicht mal oder nur schmerzlich an den aktuellen X3D kommt rein im Gaming, kann AMD sich die neue X3D Generation entweder fürstlich vergolden lassen, oder einfach noch ein wenig warten bis sie kommt.
Alternativ kommt Intel über den Preis, was mich sehr verwundern würde oder Intel fokussiert sich eher auf den HPC/Server Markt, was man ja gut daran erkennen kann, das die E-Cores offenbar richtig gute Sprünge gemacht haben, mh?

Aber gut. Intel ist heute gefühlt da wo AMD früher mal war mit Zen1/2 und da musste AMD auch irgendwo über den Preis gehen gekoppelt mit Features, die Kunden sich gewünscht haben ( OC für alle, Upgradebar bis in alle Ewigkeit, langer AM4 Support ). Das würde Intel aktuell sicherlich auch mal gut stehen.

[MSABK]

Mit wie viel Watt wurden die Ergebnisse auf den Folien erzielt? Sieht nach 250W aus.

[davidzo]

Mit wie viel Watt wurden die Ergebnisse auf den Folien erzielt? Sieht nach 250W aus.

80Watt unter dem 14900K dürfte auf 170W hinauslaufen.

[iamthebear]

Ein Stock 14900K zieht bei Spielen doch keine 250W. Bei den moderneren Titeln landet der bei 150W-200W. Bei älteren Titeln sind es noch weniger.

Vermutlich also 100W 285K vs. 180W 14900K. So berauchend ist das aber nicht. Ein 7800X3D zieht 60W und ist mittlerweile schon ca. 10% schneller als ein 14900K.

[davidzo]

so wie ich das interpretiere ging es MSABK um die tdp bzw. pl2

[Tarkin]

Etwa gleich schnell wie 14900K aber wohl 80 Watt weniger Verbrauch. Jetzt muss nur noch der Preis dazu passen.


Nur wird leider niemand auf sowas "upgraden" weil man sich ja auch noch ein neues Motherboard checken muss ;D

Im DIY Segment sind diese CPUs jedenfalls DOA.

[MSABK]

so wie ich das interpretiere ging es MSABK um die tdp bzw. pl2

Danke, genau das meinte ich.

[dildo4u]

Er hat die Folien übersetzt.

-T66zXLDGvU

[fondness]

Etwa gleich schnell wie 14900K aber wohl 80 Watt weniger Verbrauch. Jetzt muss nur noch der Preis dazu passen.

https://www.techpowerup.com/img/oMI0x9sDkaYTDict.jpg

https://i.imgur.com/ddGisFp.jpeg

Quelle: https://www.youtube.com/watch?v=OuJ0IOSnWxM

Aufpassen, das ist offensichtlich der Gesamtsystem Verbrauch und damit nach dem Netzteil. Je nach Netzteil Effizienz kann man von den 80W ein gutes Stück abziehen.

[Zossel]

so wie ich das interpretiere ging es MSABK um die tdp bzw. pl2

Hat Intel immer noch dieses statische Powermgmt?

[ChaosTM]

Ein Schritt in die Richtige Richtung. Selbst wenn real nur 60W übrig bleiben sollten.
Vor allem muss man sich wohl keine Sorgen mehr machen, dass das Ding abraucht oder schnell degradiert.

[Der_Korken]

+9% sind schon sehr enttäuschend für drei Jahre Entwicklung. Im Grunde basiert der 14900K immer noch auf den Golden Cove Kernen, die Ende 2021 gelaunched wurden und wurde zwischenzeitlich nur durch etwas mehr Cache und schnellere RAM-Freigabe gepimpt. Entweder sind Intel die P-Kerne egal oder die sind so weit in eine Sackgasse reinentwickelt, dass Intel ein komplett neues ground-up design braucht. Wobei Lion Cove von außen schon ein wenig so aussieht mit dem breiteren Renamer, getrennte INT/FP-Execution, etc.

Sieht nach schweren Zeiten für Intel aus, wenn sie damit die nächsten zwei Jahre überstehen müssen.

[y33H@]

Hat Intel immer noch dieses statische Powermgmt?
Welches statische?

[robbitop]

+9% sind schon sehr enttäuschend für drei Jahre Entwicklung. Im Grunde basiert der 14900K immer noch auf den Golden Cove Kernen, die Ende 2021 gelaunched wurden und wurde zwischenzeitlich nur durch etwas mehr Cache und schnellere RAM-Freigabe gepimpt. Entweder sind Intel die P-Kerne egal oder die sind so weit in eine Sackgasse reinentwickelt, dass Intel ein komplett neues ground-up design braucht. Wobei Lion Cove von außen schon ein wenig so aussieht mit dem breiteren Renamer, getrennte INT/FP-Execution, etc.

Sieht nach schweren Zeiten für Intel aus, wenn sie damit die nächsten zwei Jahre überstehen müssen.
Oder die Wurst ist einfach ausgelutscht. (zur Klarstellung - ich hoffe das nicht - aber es wirkt ein wenig so, wenn sowohl Intel als auch AMD in der letzten Generation mit ordentlichen Kopfständen so wenig mehr herausdrücken konnte und beide bei einem sehr sehr sehr ähnlichen IPC Level stagnieren...) Ggf. ist mehr IPC in heutigen Spielen einfach nicht mehr zu extrahieren (gemeint ist wir haben den Punkt erreicht wo es sich um sinkende Grenzerträge handelt -> also es geht noch mehr aber jedes Bisschen wird immer härter erkauft).
Da die Taktsteigerungsmöglichkeit sicherlich auch begrenzt ist, muss zukünftig der Fokus ggf. noch mehr auf Skalierbarkeit mit MT liegen.

[Der_Korken]

@robbitop: Ich hatte es so verstanden, dass die 9% IPC für alles gelten, nicht nur für Spiele. Bei letzteren ist klar, dass Verbesserungen am Kern oft nur mäßig durchschlagen.

[fondness]

+9% sind schon sehr enttäuschend für drei Jahre Entwicklung. Im Grunde basiert der 14900K immer noch auf den Golden Cove Kernen, die Ende 2021 gelaunched wurden und wurde zwischenzeitlich nur durch etwas mehr Cache und schnellere RAM-Freigabe gepimpt. Entweder sind Intel die P-Kerne egal oder die sind so weit in eine Sackgasse reinentwickelt, dass Intel ein komplett neues ground-up design braucht. Wobei Lion Cove von außen schon ein wenig so aussieht mit dem breiteren Renamer, getrennte INT/FP-Execution, etc.

Sieht nach schweren Zeiten für Intel aus, wenn sie damit die nächsten zwei Jahre überstehen müssen.

Ja, man hat das Gefühl Intel Isreal muss für jede Performance-Erhöhung mittlerweile auch eine Regression hinnehmen. Als Beispiel kann man zB den zusätzlichen Cache-Level als sehr kritisch ansehen. Man darf nicht vergessen wenn eine CPU Daten benötigt überprüft man zuerst jedes Cache-Level und wenn es eine Miss gibt, greift man auf den RAM zu. Das zusätzliche Cache Level bringt vermutlich was in Fällen wo der bisheriger sehr große L2 zu langsam war, kostet aber Memory Latenz, was einem wieder bei der Spiele-Performance auf die Füße fällt.

Aber ja ich habe ja hier schon vor einiges Zeit darüber spekuliert, dass Intel mittelfristig mit den eCores plant. Die deutliche IPC- und Taktsteigerungen in diesem Bereich deuten auch darauf hin, dass da die Ressourcen gebündelt wurden. Und wenn man sich mal den Die-Size Vergleich ansieht, sieht das für die P-Cores einfach nur desaströs aus. Mittelfristig könnte man dann eine Zen-Strategie fahren, was sicher auch viele Doppelgleisigkeiten beseitigt und neue Ressourcen freisetzt.

Es war auch lange Zeit so, dass die P-Cores abwechselnd von Isreal und den USA entwicklet wurden. Mittlerweile gibt es nur noch Isreal, dass sich um die P-Cores kümmert. Intel ist sich also sicher bewusst, dass das eine Sackgasse ist und die Ressourcen sind intern längst umgeschichtet worden. Bei den P-Cores wird nur noch das nötigste getan. Da man noch keinen Ersatz hat braucht man sie aber noch. Was natürlich ein fail ist, auch das muss man offen Ansprechen, dass sie überhaupt in dieser Lage sind und nicht schon längst Ersatz haben. Da ist intern sicher einiges schief gelaufen.

[fondness]

Oder die Wurst ist einfach ausgelutscht. (zur Klarstellung - ich hoffe das nicht - aber es wirkt ein wenig so, wenn sowohl Intel als auch AMD in der letzten Generation mit ordentlichen Kopfständen so wenig mehr herausdrücken konnte und beide bei einem sehr sehr sehr ähnlichen IPC Level stagnieren...) Ggf. ist mehr IPC in heutigen Spielen einfach nicht mehr zu extrahieren (gemeint ist wir haben den Punkt erreicht wo es sich um sinkende Grenzerträge handelt -> also es geht noch mehr aber jedes Bisschen wird immer härter erkauft).
Da die Taktsteigerungsmöglichkeit sicherlich auch begrenzt ist, muss zukünftig der Fokus ggf. noch mehr auf Skalierbarkeit mit MT liegen.

Natürlich ist mehr IPC in Spielen zu extrahieren, man muss halt größere Caches verbauen um nicht Memory-bounded zu sein. Nur das Problem von Lion Cove sind nicht Spiele.

[Kriegsgeier]

war das nicht so, dass je größer der Cash einer CPU ist desto größer die Latenz?

[Wuge]

Gerade vom neuen Cache-Konzept hatten wir uns doch viel erhofft, da es den Anschein machte, dass man die Latenz der zusätzlichen Cache-Stufe komplett verstecken kann. Kann man sich jetzt schon fragen, was der ganze Aufwand sollte. L1D soll ja auch geringere Latenz haben als Raptor Cove bei gleicher Größe.

Könnte man bitte nen Raptor LAke mit den neuen eCores und 72MB L3 ausstatten, IMC noch mal updaten und das Ganze in Intel3 bringen? ;)

[fondness]

war das nicht so, dass je größer der Cash einer CPU ist desto größer die Latenz?

Nein, die Größe ist nicht das Problem, ganz im Gegenteil. Ein größerer Cache bedeutet, dass ich seltener auf den RAM zugreifen muss, weil mehr Daten im Cache Platz haben. Die Abfrage ob Daten im Cache vorhanden sind ist sehr effizient, wird mit spezieller HW realisiert.

/Edit: Achso falsch verstanden. Ja klar ein größerer Cache hat eine höhere Latenz.