Archiv verlassen und diese Seite im Standarddesign anzeigen : Diskussion zu: News des 7. Oktober 2024
Leonidas
2024-10-08, 08:05:06
Link zur News:
https://www.3dcenter.org/news/news-des-7-oktober-2024
Sweepi
2024-10-08, 09:35:01
Willst du noch den Apple M3 Pro(6P+6E/12T) als Vergleich hinzufügen?
Der schafft 3107 / 15721 (https://browser.geekbench.com/macs/macbook-pro-14-inch-nov-2023-12c-cpu-18c-gpu) im GB6.
Lehdro
2024-10-08, 10:52:39
Bislang liegt bei Zen 4 sozusagen Cache auf Cache, der 3D V-Cache liegt genau über dem regulären Level3-Cache von Ryzen 7000X3D.
Nein. Der 3D V-Cache liegt über L3 und L2 Cache von Zen 4. Die TSVs sind auch in beiden Cacheflächen zu finden.
Source: Highyield Video (https://www.youtube.com/watch?v=bPLKa4crk8A) / Die Shots von Fritzchens Fritz (wird im Video gezeigt und auch auf den Fotos zu sehen)
L3 Cache Area bei Zen 4 = 24mm²
3D V-Cache Chiplet bei Zen 4 = 36mm²
Werden vielleicht die kleineren Prozessoren nicht bei TSMC gefertigt? Mich wundert ja eh wie TSMC Intel, die ~75% Marktanteil haben, bedienen will wenn es selbst bei den 25% für AMD nicht immer reicht.
> Ob jener Geekbench-Wert zum Core Ultra 5 235 einen Ausreißer oder aber die Regel darstellt
Sweepi
2024-10-08, 13:16:38
Das wirft die Frage auf, wer (AMD/Intel/Nvidia/Apple) wie viel Waferflaeche (in Quadratmetern) bei pro Quartal bei TSMC einkauft.
Annator
2024-10-08, 13:39:57
„Geisterschiff des Pazifiks“ wiederentdeckt [Scinexx]
Link defekt
Leonidas
2024-10-08, 15:33:16
Nein. Der 3D V-Cache liegt über L3 und L2 Cache von Zen 4. Die TSVs sind auch in beiden Cacheflächen zu finden.
Ok, da war ich zu ungenau.
Werden vielleicht die kleineren Prozessoren nicht bei TSMC gefertigt?
Alles bis auf den Interposer und das Packaging kommt bei ARL von TSMC.
Link defekt
Gefixt. Korrekter Link ist:
https://www.scinexx.de/news/archaeologie/geisterschiff-des-pazifiks-wiederentdeckt/
Und nochmal: AD102 wird auch auf viel gewinnträchtigeren Karten als 4090 verbaut.
Leonidas
2024-10-08, 17:04:54
Es gibt keine Wafer-Knappheit, ergo muss man zumindest deswegen kein Marktsegment limitieren.
Erstens einmal passt dies zu den Konnektoren auf dem Die (den TSVs) und zweitens liegt der 3D V-Cache somit nicht auf typischen Hotspots, wie den CPU-Kernen. Bei Zen 5 muß sich AMD sicherlich umorganisieren, damit der 3D V-Cache nicht irgendwo über einem Hotspot liegt.
Warum? Ob über dem Hotspot der 3D-Cache oder das leere filler-silicon liegt dürfte ziemlich egal sein, direkter Kontakt mit dem Heatspreader ist so oder so nicht gegeben.
Zumal AMD bei Zen5 das thermal design bekanntermaßen deutlich verbessert hat, wovon speziell die 3D-Variante umso mehr profitieren sollte.
Leonidas
2024-10-09, 05:32:44
Warum? Der 3DV sollte nicht über einem Core liegen.
Warum? Der 3DV sollte nicht über einem Core liegen.
Und warum nicht? Dem Core wird egal sein ob darüber Cache oder totes Silizium liegt.
Sweepi
2024-10-09, 14:56:01
Der Cache ist Temperatur anfälliger als der Core und weniger Temperaturleitfähig als das Substrat, was ansonsten auf dem Core wäre.
Liegt der Cache also auf dem Core, limitiert der Cache Leistungsaufnahme und damit Leistung des Cores.
Der Cache ist Temperatur anfälliger als der Core und weniger Temperaturleitfähig als das Substrat, was ansonsten auf dem Core wäre.
Der Cache ist nicht Temperaturanfälliger als der Core darunter, und nachdem der Core darunter die meiste Hitze produziert ist er zwangsweise heißer als der Cache darüber.
Und der Cache ist sogar besser leitfähig für Wärme als reines Silizium, da sich darin Metalllayer befinden welche die Wärmelleitfähigkeit gegenüber reinem Silizium verbessern.
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