Verschnitt bei DDR2?

[MadManniMan]

hm... nun sagt man ja, daß ddr2 nicht an die leistung von ddr1 rankommt und begründet das mit den gestiegenen latenzen.

nu wird doch aber der physikalische takt im größten teil des riegels halbiert und einfach die bandbreite verdoppelt. seit dem CBMC weiß jedes kind um den nachteil von verschnitt - und da dieser bei ddr2 noch nie erwähnt wurde(zumindest hab ich nix davon gelesen), frag ich euch nu: wo liegt mein denkfehler?


btw: eigentlich müßte der 4fach-memory-controller der gf3 effektiver sein, als doppelt so hoch getakteter sd-ram... oder sind die latenzen vom ddr so groß?

[Quasar]

Die Latenzen sind bei ähnlichen Taktraten AFAIK einigermaßen gleich. Problematisch kann sein, daß bei DDR2 nur 4er-Bursts vorgesehen sind. Wenn der Memorycontroller darauf nicht abgestimmt ist, also DDR2 nur rangeklatscht wurde, dann könnt's böse aussehen.

Davon abgesehen ist die Debatte müßig, denn IIRC wird DDR-I bis zu 380MHz produziert, wohingegen DDR-II bei 400MHz anfängt....

[MadManniMan]

Originally posted by Quasar
Die Latenzen sind bei ähnlichen Taktraten AFAIK einigermaßen gleich. Problematisch kann sein, daß bei DDR2 nur 4er-Bursts vorgesehen sind. Wenn der Memorycontroller darauf nicht abgestimmt ist, also DDR2 nur rangeklatscht wurde, dann könnt's böse aussehen.

mag ja alles richtig sein, aber irgendwie hab ich son µ das gefühl, als obs net ganz soo viel mit meinen fragen zu tun hat :eyes:

Originally posted by Quasar
Davon abgesehen ist die Debatte müßig, denn IIRC wird DDR-I bis zu 380MHz produziert, wohingegen DDR-II bei 400MHz anfängt....

hm, ich war bisher der meinung, ddr2 würde schon wesentlich früher eingesetzt - zumindest bei sys-ram

[ow]

Originally posted by MadManniMan


mag ja alles richtig sein, aber irgendwie hab ich son µ das gefühl, als obs net ganz soo viel mit meinen fragen zu tun hat :eyes:



und ich hab so das Gefuehl, als haette ich deine frage nicht ganz verstanden, villeicht ist es quasar auch so gegegangen.:D

/edit: nach dem 4. Mal lesen und denken hab ich's jetzt.:D

Verschnitt gibt es keinen, die interne Busbreitenverdoppelung duerfte komplett hw-verdrahtet sein (es braucht da eigentlich nuir einen Multiplexer), mit einem CBMC hat das nicht das geringste zu tun.

[Quasar]

Originally posted by MadManniMan


mag ja alles richtig sein, aber irgendwie hab ich son µ das gefühl, als obs net ganz soo viel mit meinen fragen zu tun hat :eyes:



hm, ich war bisher der meinung, ddr2 würde schon wesentlich früher eingesetzt - zumindest bei sys-ram

Wenn ich deine Frage richtig verstanden habe, willst du Äpfel mit Glühbirnen vergleichen...

Wo wird denn DDR-II in Sys-RAM eingesetzt, bzw. was verstehst du darunter?

[MadManniMan]

so jungs... nochmal verständlich:

ddr2-bandbreite = ddr1-bandbreite ... zumindest theoretisch

ABER man erkauft sich das durch eine bandbreitenverdopplung im zuge einer hertz-halbierung -> bei grakas ist zb 256bit wesentlich ineffektiver als 128bit @2*Hz, da einfach der verschnitt größer ist. ein 4fach-memory controller hilft hier, den verschnitt gar unter normales 128bit-ram zu senken, da 4*64bit... gelle?

[MadManniMan]

Originally posted by ow
/edit: nach dem 4. Mal lesen und denken hab ich's jetzt.:D

jau, hastu! :)

Originally posted by ow
Verschnitt gibt es keinen, die interne Busbreitenverdoppelung duerfte komplett hw-verdrahtet sein (es braucht da eigentlich nuir einen Multiplexer)

öh... :| nochmal deutsch, bitte!


Originally posted by ow
mit einem CBMC hat das nicht das geringste zu tun.

is mir klar, war ja auch nur für die verständlichkeit (was ja offensichtlich nich sooo viel gebracht hat :D )

[MadManniMan]

Originally posted by Quasar
Wo wird denn DDR-II in Sys-RAM eingesetzt, bzw. was verstehst du darunter?

ich war der meinung gewesen, gelesen zu haben, daß ddr2 auch bald in ganz normalem ram (den zum aufn mobo klatschen ;) ) zu finden sein wird. und bis der bei 400mhz, sprich ddr800 angelangt is.... :eyes:

[ow]

Originally posted by MadManniMan

jau, hastu! :)

öh... :| nochmal deutsch, bitte!

is mir klar, war ja auch nur für die verständlichkeit (was ja offensichtlich nich sooo viel gebracht hat :D )

Also ein Multiplexer ist ganz allgemein ein Bauteil, welches mehrere Eingänge und Ausgänge (oft nur einen Ausgang) hat.

Der Multiplexer tut nichts anderes, als wahlweise einen seiner Eingänge auf den (einen) Ausgang durchzuschalten.

DDR2-RAM hat ja extern nur halb soviele Datenleitungen wie intern, man muss also 2 interne Datenleitungen auf eine externe durchschalten (2nach1-Multiplex), und zwar abwechselnd (btw. meinst du in deinen postings oben nicht 'bandbreitenverdopplung' sondern 'busbreitenverdoppelung', die Bandbreite ist ja dieselbe wie bei DDR1).

Multiplexer arbeiten sehr schnell, das Multiplexing erfolgt quasi verzögerungsfrei, da ind er Regel fest verdrahtet.

Zu Multiplexern siehe zB. auch hier: http://www.stormzone.de/uni/TIPR/ti_2.doc


Die Sache mit dem CBMC ist was gaaanz anders.

Hier geht es darum, einen vorhandene Busbreite effizient zu nutzen.
Ein Grafikchip schreibt ja zB. 32Bit-Werte (truecolor) in den Framebuffer. Jetzt wäre es ja Quatsch, für jeden 32Bit Transfer, volle 128 und 256Bit Busbreite zu nutzen (->Verschnitt).
Also versucht man beispielsweise, möglichst viele 32Bit Werte zu puffern, um die dann zusammen in einem Schreibzyklus als einen 128Bit- (256 Bit) Wert rauszuschreiben.

[MadManniMan]

Originally posted by ow
Also ein Multiplexer ist ganz allgemein ein Bauteil, welches mehrere Eingänge und Ausgänge (oft nur einen Ausgang) hat.

Der Multiplexer tut nichts anderes, als wahlweise einen seiner Eingänge auf den (einen) Ausgang durchzuschalten.

DDR2-RAM hat ja extern nur halb soviele Datenleitungen wie intern, man muss also 2 interne Datenleitungen auf eine externe durchschalten (2nach1-Multiplex), und zwar abwechselnd

fein :) also kein verschnitt

Originally posted by ow (btw. meinst du in deinen postings oben nicht 'bandbreitenverdopplung' sondern 'busbreitenverdoppelung', die Bandbreite ist ja dieselbe wie bei DDR1).

nee du, ich meine schon bandbreitenverdopplung. die is aber durch den internen halben takt relativiert



Originally posted by ow
Die Sache mit dem CBMC ist was gaaanz anders.

Hier geht es darum, einen vorhandene Busbreite effizient zu nutzen.
Ein Grafikchip schreibt ja zB. 32Bit-Werte (truecolor) in den Framebuffer. Jetzt wäre es ja Quatsch, für jeden 32Bit Transfer, volle 128 und 256Bit Busbreite zu nutzen (->Verschnitt).
Also versucht man beispielsweise, möglichst viele 32Bit Werte zu puffern, um die dann zusammen in einem Schreibzyklus als einen 128Bit- (256 Bit) Wert rauszuschreiben.

da erzählst du mir nix neues ;)

hier nochmal die frage: "btw: eigentlich müßte der 4fach-memory-controller der gf3 effektiver sein, als doppelt so hoch getakteter sd-ram... oder sind die latenzen vom ddr so groß?"

folgendes:
1) spekulativer 300mhz sdr-sdram -> 4,8GB/s paketgröße: 128bit
2) spekulativer 150mhz ddr-sdram -> 4,8GB/s paketgröße: 256bit
3) spekulativer 150mhz ddr-sdram -> 4,8GB/s paketgröße: 4*64bit

nun ist die frage: ist 1) oder 3) schneller? 3) bietet pakete mit weniger verschnitt, aber 1) hat aufgrund der echten 300mhz im vergleich zu den "effektiven" :naughty: 2*150mhz von 3) latenzvorteile...

:|

[ow]

Originally posted by MadManniMan

nee du, ich meine schon bandbreitenverdopplung. die is aber durch den internen halben takt relativiert




:|
:D bitte das mal für ingenieure verständlich erklären

Die bandbreite von DDR2 ist doch intern wie extern dieselbe und gleich der von DDR1 bei gleichem Takt. Was wird da 'relativiert'?



da erzählst du mir nix neues ;)

hier nochmal die frage: "btw: eigentlich müßte der 4fach-memory-controller der gf3 effektiver sein, als doppelt so hoch getakteter sd-ram... oder sind die latenzen vom ddr so groß?"

folgendes:
1) spekulativer 300mhz sdr-sdram -> 4,8GB/s paketgröße: 128bit
2) spekulativer 150mhz ddr-sdram -> 4,8GB/s paketgröße: 256bit
3) spekulativer 150mhz ddr-sdram -> 4,8GB/s paketgröße: 4*64bit

nun ist die frage: ist 1) oder 3) schneller? 3) bietet pakete mit weniger verschnitt, aber 1) hat aufgrund der echten 300mhz im vergleich zu den "effektiven" :naughty: 2*150mhz von 3) latenzvorteile...

:|


Öh.... da werden jetzt aber viele unterschiedliche Dinge verglichen.

3) ist schneller als 2).
Aber 1) müsste schneller als 3) sein.
Begründung: es werden hier nur 128Bit-Daten addressiert, auch beim CBMC mit 4x64 Bit erfolgt nur einen Adressierung für alle 256Bit.
Die Adressierung erfolgt zudem nach demselben Schema wie bei SDRAM, hier wirkt keine 'effektive' Taktverdoppelung.
Also 1) ist schneller als 3) bzgl. der Adressierung (da doppelter Takt).

[MadManniMan]

Originally posted by ow
:|
:D bitte das mal für ingenieure verständlich erklären

Die bandbreite von DDR2 ist doch intern wie extern dieselbe und gleich der von DDR1 bei gleichem Takt. Was wird da 'relativiert'?


sagen wirs mal so... die bandbreite würde verdoppelt, da der interne bus doppelt so breit ist. ABER da der interne takt nur die hälfte des externen beträgt...

kapichè? :naughty:

Originally posted by ow
Öh.... da werden jetzt aber viele unterschiedliche Dinge verglichen.

3) ist schneller als 2).
Aber 1) müsste schneller als 3) sein.
Begründung: es werden hier nur 128Bit-Daten addressiert, auch beim CBMC mit 4x64 Bit erfolgt nur einen Adressierung für alle 256Bit.
Die Adressierung erfolgt zudem nach demselben Schema wie bei SDRAM, hier wirkt keine 'effektive' Taktverdoppelung.
Also 1) ist schneller als 3) bzgl. der Adressierung (da doppelter Takt).

danke, wußt ich nich. da ists dann auch relativ, wie die latenz reinwirkt...

[Xmas]

Originally posted by ow
Begründung: es werden hier nur 128Bit-Daten addressiert, auch beim CBMC mit 4x64 Bit erfolgt nur einen Adressierung für alle 256Bit.

:|
Das musst du mir mal genauer erklären.

[Xmas]

Originally posted by MadManniMan
sagen wirs mal so... die bandbreite würde verdoppelt, da der interne bus doppelt so breit ist. ABER da der interne takt nur die hälfte des externen beträgt...

kapichè? :naughty:
Nein, der "interne Bus" (wenn man das so nennen will) ist nicht doppelt so breit. Es wird lediglich abwechselnd aus verschiedenen Speicherzellen geschrieben/gelesen.

[ow]

Originally posted by Xmas

:|
Das musst du mir mal genauer erklären.

wieso? stimmt es nicht?

ich meine damit, wieviele Datenbits pro Adressierung übertragen werden. Bei 128Bit SDR sind es 128Bit und bei 128Bit DDR eben 256Bit.

[StefanV]

Originally posted by ow


wieso? stimmt es nicht?

ich meine damit, wieviele Datenbits pro Adressierung übertragen werden. Bei 128Bit SDR sind es 128Bit und bei 128Bit DDR eben 256Bit.

Und welchen Sinn hätte dann ein CBMC ??
:|

[Xmas]

Originally posted by ow


wieso? stimmt es nicht?

ich meine damit, wieviele Datenbits pro Adressierung übertragen werden. Bei 128Bit SDR sind es 128Bit und bei 128Bit DDR eben 256Bit.
Nicht ganz. Wegen dem Burst Mode sind es bei DDR1 256 oder 512 Bits, bei DDR2 immer 512. Bei SDR bin ich mir nicht ganz sicher.

Ich hatte deine Formulierung so verstanden dass nur eine Adresse übertragen würde.

[robbitop]

@Quasar
es soll sogar 500Mhz DDR Speicher geben..hab die Quelle nicht mehr.
Das scheint dann aber das Ende der Fahnenstange zu sein

[Exxtreme]

Originally posted by Quasar
Die Latenzen sind bei ähnlichen Taktraten AFAIK einigermaßen gleich.
Nicht wirklich. :)

Bei zufälligen Speicherzugriffen sind die Latenzen doppelt so hoch ggü. DDRI-RAM. Bei GraKas spielt es kaum eine Rolle da diese sehr oft Bursts ausnutzen können. Als normaler PC-Speicher könnte das tatsächlich Einbussen bedeuten, welche man durch erhöhten Takt wieder ausgleichen müsste.

[Endorphine]

Originally posted by Exxtreme

Nicht wirklich. :)

Bei zufälligen Speicherzugriffen sind die Latenzen doppelt so hoch ggü. DDRI-RAM. Bei GraKas spielt es kaum eine Rolle da diese sehr oft Bursts ausnutzen können. Als normaler PC-Speicher könnte das tatsächlich Einbussen bedeuten, welche man durch erhöhten Takt wieder ausgleichen müsste. Das bringt die primitive interne Verwaltung eben mit sich...

Wenn man das Konzept, das hinter DDR-II SDRAM steckt bis zu Ende denkt und dann gleich noch die Anbindung serialisiert um die Kosten zu drücken landet man ohnehin wieder bei RDRAM, von mir aus auch die vereinfachte Form 4i mit nur 4 internen Bänken, dafür unabhängig voneinander.

DDR-II ist unter dem Gesichtspunkt eine unnötige Technik. Es wird jetzt nach und nach die Entwicklung von RDRAM noch einmal durchgegangen. Ich bin gespannt, wie lange die Anbindung noch breiter werden soll, bis irgendwer mal die Kostennotbremse zieht und auf ne serielle Anbindung setzt, und damit die Integration endlich mal wieder wachsen könnte statt sie weiter zu verringern.

[ow]

Originally posted by Xmas

Nicht ganz. Wegen dem Burst Mode sind es bei DDR1 256 oder 512 Bits, bei DDR2 immer 512. Bei SDR bin ich mir nicht ganz sicher.

Ich hatte deine Formulierung so verstanden dass nur eine Adresse übertragen würde.

oem...ja.:D Burst Modi hatte ich nicht beruecksichtigt.

[x-dragon]

Originally posted by robbitop
@Quasar
es soll sogar 500Mhz DDR Speicher geben..hab die Quelle nicht mehr.
Das scheint dann aber das Ende der Fahnenstange zu sein Hier ist er nochmal:

11.12.2002, 17:44
500MHz DDR-I SDRAM von Hynix (http://www.hartware.net/news.html?id=30038)
Quelle: Hynix

[Endorphine]

@Thread:
Noch eine systembedingte Schwäche von DDR-II SDRAM und den Nachfolgern: durch den intern niedrigeren Takt, der durch Verschachtelung der internen Einheiten wieder ausgeglichen werden soll wird auch ein Problem von RDRAM übernommen, wofür RDRAM immer ggü. unoptimiertem SDRAM gescholten wurde: der Speicher erreicht erst bei längeren Bursts seine volle Leistung, die Startverzögerung ist gleich der Latenz des niedriger getakteten DRAMs. Je kürzer der Burst, desto weniger kann der eigentlich geringere Takt der DRAM-Speicherzellen ausgeglichen werden.

Sieht niemand die Parallelen? Ich finde es bemerkenswert, dass keiner DDR-II SDRAM mal unter dem Gesichtspunkt sieht, dass nur das Prinzip von RDRAM (langsam getaktetes DRAM, auf mehrere Bänke verteilt und sehr schnell seriell angebunden) nun Schritt für Schritt nachgebaut wird. Mit allen sich ergebenden Vor- und Nachteilen. Die Speicherindustrie hängt sich wieder mal einen Wunderbeutel um, dabei wurde nichts neues geschaffen. Ein weiteres hilfloses Konzept, mehr Leistung aus DRAM rauszuholen. Und das Konzept ist noch nicht mal zügig zu Ende gedacht, das hebt man sich lieber für spätere Generationen auf.

[Demirug]

Endorphine, in wie fern kurze Bursts? Laut Spec wird nur ein Burst von 4 unterstützt (Samsung hat auch noch einen Burst von 8 eingebaut). Und was man nie vergessen darf CPUs laden in der Regel sowieso immer eine komplette Cacheline. Die länge sollte dann allerdings wirklich zu der Burstsize passen.

Ich warte ja übrigens schon lange darauf das ein Speicherhersteller sich endlich mal dazu durchringt und die enhanced DRAM Technik einsetzt.

[StefanV]

Originally posted by Demirug
Ich warte ja übrigens schon lange darauf das ein Speicherhersteller sich endlich mal dazu durchringt und die enhanced DRAM Technik einsetzt.

Es gab doch mal ein EDRAM Board samt Chipsatz (OPTI) im c't Test, das ganze ist allerdings auch schon fast 10 Jahre her...

[Demirug]

Originally posted by Stefan Payne


Es gab doch mal ein EDRAM Board samt Chipsatz (OPTI) im c't Test, das ganze ist allerdings auch schon fast 10 Jahre her...

Ich meinte ja auch in Verbindung mit neuen Speicherchips.

[StefanV]

Originally posted by Demirug
Ich meinte ja auch in Verbindung mit neuen Speicherchips.

VIA hatte mit NEC zusammen doch eine ähnliche Technologie, die sich leider nie im Markt etablieren konnte.

Die Virtual Channel Memory Spezifikation für bis zu PC133 RAM...

[Demirug]

Originally posted by Stefan Payne


VIA hatte mit NEC zusammen doch eine ähnliche Technologie, die sich leider nie im Markt etablieren konnte.

Die Virtual Channel Memory Spezifikation für bis zu PC133 RAM...

Du meinst VCM-SDRAM für den VIA-Apollo-Pro Chipsatz, oder?

Das Ziel dieser Chips war eigentlich aber ein anderes. Es ging darum Busmastereinheiten (CPU, SCSI, Netwerkkarten, ...) jeweils einen eigenen virtuellen Speicher Kanal zur Verfügung zu stellen. Damit sollte der beim wechsel des Busmasters notwendige neuanlauf (Page und Addresse neu übertragen, übertragungsmodus wählen, ...) entfallen und durch eine einfache selection des virtuellen Kanals ersetzt werden.

Das ganze bringt aber eigentlich nur was wenn mehrer Busmastergeräte syncron aus unterschiedlichen Speicherbereichen Blockweise Daten lesen oder schreiben. Das übertragen einer Datei von der Festplatte über eine Netwerkkarte ist da ein gutes Beispiel.

Der SCSI Controller schreibt in einen Block linear Daten und die (aktive) Netzwerkkarte liest aus dem gleichen Block verzögert wieder aus. Da sich der VCM Speicher die aktuelle Speicherposition für den SCSI Controller und die Netzwerkkarte merkt entfällt bei jedem Busmasterwechsel das übertragen dieser Informationen an den Speicher.

Wenn man nur die CPU betrachtet ist das ganze nicht sehr brauchbar da man dort mit mehreren virtuellen Speicherkanälen kaum was anfangen kann. Bei Grafikkarten könnte die Technik was bringen. Jeweils getrennnte Kanäle für Texturen, Vertexdaten, Z/Stencil Buffer, Framebuffer, ...