News des 20. Juni 2003

[Schlapphuttype]

][SIZE=1]Original geschrieben von 3Dcenter.de
Andererseits ist dieser Sockel-Wechsel derzeit wirklich nur eine theoretische Überlegung - und bei Intel reicht für ein ähnlich breites Speicherinterface schließlich derzeit auch noch ein Sockel mit 478 Pins aus ...
Die Intel-Prozessoren für den Sockel 478 haben _garkein_ Speicherinterface, sondern nur einen Prozessorbus, der sie mit der Northbridge verbindet und zudem nur 64-bit breit ist.

cu

Schlapphuttype

[Leonidas]

Original geschrieben von Schlapphuttype
Die Intel-Prozessoren für den Sockel 478 haben _garkein_ Speicherinterface, sondern nur einen Prozessorbus, der sie mit der Northbridge verbindet und zudem nur 64-bit breit ist.

cu

Schlapphuttype



Ok, Speicherinterface gehört dort nicht hin, Interface wäre besser, gefixt.
Jedoch Intel 64 Bit x 4 = 256 Bit, ergo gleich wie bei AMD. Es sei denn, Intel überträgt auf einer 64 Bit Leitung 256 Bit Daten durch reine Magie.

[Lost Prophet]

... Abseits dessen wurden auch die LowCost Athlon 64 Prozessoren bestätigt: Ab Jahresanfang 2004 soll es hier den "Paris" Core mit SingleChannel Speicherinterface, 256 kByte Level2 Cache und auf Basis einer 130nm SQI Fertigung geben, womit der einzige Unterschied zum "Clawhammer" Core der Level2 Cache ist: "Clawhammer" hat wie alle "vollwertigen" Athlon 64 Prozessoren 1 MB, "Paris" nur 256 kByte. Ähnliches gilt dann auch für dessen Ablösung mit dem "Victoria" Core im 2. Halbjahr 2003: Ebenfalls nur 256 kByte Level2 Cache, evenfalls nur SingleChannel Speicherinterface, aber eben schon in 90nm SOI geferigt und damit mehr Taktmöglichkeiten für AMD.

;)

cya axel

[Tigershark]

Zum einen wird der neue Core dann schon in 90nm SOI (Silicon on Inductor, ermöglicht bis zu 30 Prozent höhere Taktraten) gefertigt

Heißt das nicht Silicon on Insulator ???

Gruß, Tiger.

[Schlapphuttype]

Original geschrieben von Leonidas
Jedoch Intel 64 Bit x 4 = 256 Bit, ergo gleich wie bei AMD. Es sei denn, Intel überträgt auf einer 64 Bit Leitung 256 Bit Daten durch reine Magie.
Das zwischen dem 64 bit breiten PSB von Intel (200 MHz Basistakt, DAR, QDR) und einem 128-bit breiten Speicherinterface (200 MHz Basistakt, SAR, DDR) so ziemlich _alles_ (Pincount, Signallevel, Busprotokoll) unterschiedlich ist, abgesehen von der theoretischen Maximalbandbreite, kann dir doch bestimmt nicht entgangen sein?!

Ob das 'was mit Magie zu tun hat weiss ich nicht, aber vielleicht finden sich ja im neuen 'Harry Potter' Anhaltspunkte? ;)

cu

Schlapphuttype

[Schlapphuttype]

Original geschrieben von Tigershark
Heißt das nicht Silicon on Insulator ???
Ja, heisst es. :)

cu

Schlapphuttype

[Leonidas]

Original geschrieben von Purple_Stain
;)

cya axel


Gefixt.

[Leonidas]

Original geschrieben von Schlapphuttype
Das zwischen dem 64 bit breiten PSB von Intel (200 MHz Basistakt, DAR, QDR)



Mal eine dumme Frage, da ich nirgendwo eine Info dazu finde: Wie realisiert Intel denn das QDR-Dings? Mit einer einzelnen 64 Bit Leitung? Warum gibt es dann das Verfahren nicht längst schon bei Speicherbausteinen und sonstwo?


Ich hab jetzt mangels verfügbarer Infos vermutet, Intel benutzt auch einfach zwei 64 Bit Interfaces im DDR-Mode. Ein "echter" QDR-Mode ist mir nicht bekannt - wie soll der funktionieren? Man kläre mich bitte auf.

[Demirug]

Intel benutzt einen "Quad Pumped Bus" bei dem pro Takt 4 bit/s pro Leitung übertragen werden.

Bei RAMBus speicher wird auch mit einem Quad Verfahren gearbeitet. Ob es allerdings das gleiche wie bei Intel ist kann ich nicht sagen.

RAMBus arbeitet mit unterschiedlichen Signalpegeln. http://www.rambus.com/downloads/Signaling_Overview.pdf

[Endorphine]

Original geschrieben von Leonidas
Mal eine dumme Frage, da ich nirgendwo eine Info dazu finde: Wie realisiert Intel denn das QDR-Dings? Mit einer einzelnen 64 Bit Leitung? Warum gibt es dann das Verfahren nicht längst schon bei Speicherbausteinen und sonstwo?


Ich hab jetzt mangels verfügbarer Infos vermutet, Intel benutzt auch einfach zwei 64 Bit Interfaces im DDR-Mode. Ein "echter" QDR-Mode ist mir nicht bekannt - wie soll der funktionieren? Man kläre mich bitte auf. QDR meint einfach nur Dualport mit DDR-Übertragung.

Mehr zu Multiport RAM z.B. hier: http://www.e-insite.net/ednmag/index.asp?layout=article&articleId=CA45963

[Leonidas]

Original geschrieben von Demirug
Bei RAMBus speicher wird auch mit einem Quad Verfahren gearbeitet. Ob es allerdings das gleiche wie bei Intel ist kann ich nicht sagen.



Das ist eben ein Irrtum! RAMBUS ist ein 16bittiger Speicher, der im DDR-Verfahren arbeitet und (bei Intel) an ein DualChannel Interface angeschlossen wird (2x2=4 = Marketing-Quad). Keine Spur eines echten QDR-Verfahrens - dies ist bei RAMBUS nur eine Marketingbezeichnung, hat aber keine technische Grundlage!

Ergo: Ich glaube Euch gern, daß der P4 ein QDR-Verfahren kann, aber beweist es bitte. Vorher (ohne Beweis) darf ich es nicht glauben.

[Leonidas]

Original geschrieben von Demirug
Intel benutzt einen "Quad Pumped Bus" bei dem pro Takt 4 bit/s pro Leitung übertragen werden.



Das ist keine Erklärung. Ich würde gern sehen, wie 4 Signale pro Takt auf einer Leitung übertragen werden.

[Leonidas]

Original geschrieben von Endorphine
QDR meint einfach nur Dualport mit DDR-Übertragung.



Dualport deute ich als 2 Interface, ergo zwei 64 Bit Leitungen. Oder?

[Demirug]

Original geschrieben von Leonidas
Das ist eben ein Irrtum! RAMBUS ist ein 16bittiger Speicher, der im DDR-Verfahren arbeitet und (bei Intel) an ein DualChannel Interface angeschlossen wird (2x2=4 = Marketing-Quad). Keine Spur eines echten QDR-Verfahrens - dies ist bei RAMBUS nur eine Marketingbezeichnung, hat aber keine technische Grundlage!

Ergo: Ich glaube Euch gern, daß der P4 ein QDR-Verfahren kann, aber beweist es bitte. Vorher (ohne Beweis) darf ich es nicht glauben.

Mein Fehler: Ich habe das mit Yellowstone in einen Topf geworfen.

[StefanV]

Original geschrieben von Leonidas
Dualport deute ich als 2 Interface, ergo zwei 64 Bit Leitungen. Oder?

Such mal nach V-RAM und W-RAM, also recht alten Grafik Speichern, die vor ~10 Jahren auf Grafikkarten verbaut wurden, die waren mal Dual Portet (du siehst, das ist alles andere als neu ;))

Dual Ported bedeutet, daß man einen D-RAM Baustein in einem Takt sowohl beschreiben als auch lesen kann, wie genau das funzt -> k/a.

[Demirug]

Reicht das als Beweis?

http://www.intel.com/design/pentium4/datashts/24919805.pdf

Seite 65:

D[63:0]# (Data) are the data signals. These signals provide a 64-bit data path
between the processor system bus agents, and must connect the appropriate pins
on all such agents. The data driver asserts DRDY# to indicate a valid data transfer.
D[63:0]# are quad-pumped signals and will thus be driven four times in a common
clock period. D[63:0]# are latched off the falling edge of both DSTBP[3:0]# and
DSTBN[3:0]#. Each group of 16 data signals correspond to a pair of one DSTBP#
and one DSTBN#. The following table shows the grouping of data signals to data
strobes and DBI#.

[Endorphine]

Original geschrieben von Leonidas
Dualport deute ich als 2 Interface, ergo zwei 64 Bit Leitungen. Oder? Moment. Worüber reden wir? Der FSB des Pentium 4 wird nur als "quadpumped" bezeichnet, wie das nun wirklich arbeitet habe ich ehrlich gesagt selbst noch nicht begriffen. Irgendwie finden sich dazu auch keine Informationen. Intel knallt immer nur den Fakt hin, dass auf den Leitungen 4x pro Takt Übertragungen stattfinden. Was ich aber nicht verstehe, woran das dann getriggert wird. Man hat ja nur die beiden Flanken des Taktsignals.

Es sind aber definitiv nur 64 Leitungen, siehe Attachment.

Anders verhält es sich bei QDR-SRAM (_nicht_ "SDRAM", sondern "SRAM"). Darauf bezog ich mich oben auch. Da gibts dann zwei Ports jeweils zum Lesen und Schreiben, die parallel arbeiten und auf denen Daten im DDR-Verfahren übertragen werden. Also im Endeffekt zwei separate Busse, die sozusagen Fullduplex ermöglichen. Diese Speicherchips werden hauptsächlich in Switches und Routern eingesetzt.

Soweit ich es erkenne hat der quadpumped FSB von Intel nichts mit der Datenübertragung bei dualported DDR-Speichern -> "QDR" zu tun, das eine hat mit dem anderen also nichts zu tun.

Vielleicht gibts irgendwo bei Intel Dokumente zum quadpumped bus, bis jetzt habe ich leider noch nichts finden können.

Edit: Da war jemand schneller ;) Ich hab länger gesucht und auch nichts besseres finden können als den einen Fakt, dass es nur 64 Leitungen sind :(

[Leonidas]

Original geschrieben von Demirug
Reicht das als Beweis?

http://www.intel.com/design/pentium4/datashts/24919805.pdf

Seite 65:



Denke schon. Ich hab es zwar nicht wirklich begriffen, aber ich akzeptiere es, daß Intel auf einer 64 Bit Leitung 4 Datenpakete pro Takt überträgt, wie auch immer man das realisiert. Danke für die Infos.

Die entsprechende News habe ich schon vorab zurechtgebogen, ich will dort nicht noch großartig was ändern, daß es zum eigentlichen Thema der News nur ein sehr weiter Nebengedanke war.

[Demirug]

Um einen "quadpumped" Datenübertragung zu realisieren gibt es nur zwei möglichkeiten.

1. Erhöhen des Informationsgehalts pro Signal
2. Erhöhen der Signaldichte.

1. Normalerweise überträgt man in der Computertechnik auf einer Leitung informationen nur Binär. Es gibt aber nach wie vor die Möglichkeit der Analogen übertragung. Wir alle Wissen das man zum übertragen von 2 Zuständen zwei Pegel braucht. Mit 4 Pegeln könnte man aber nun 4 Zustände in der gleiche Zeit übertragen. 4 Zustände entsprechen 2 Bits. Überträgt man also nun mit der Steigenden und der Fallenden Flnake ein Signal welche auf einem von 4 Pegeln liegt hat man 4 Bit pro Takt übertragen.

2. Hierbei werden innerhalb eines Takts einfach mehr Signale ganz normal binär übertragen. Diese Übertragung wird aber nicht mehr vom externen Takt gesteuert der ja zu langsam dafür wäre. Man benutzt einen eigenen Taktgenerator auf beiden Seiten welcher durch den externen Takt syncronisiert wird. Was man allerdings genau davon hat die Taktleitung auf einer geringeren Taktrate als die Datenleitungen laufen zu lassen weiss ich auch nicht so genau.

[Leonidas]

Original geschrieben von Demirug
Um einen "quadpumped" Datenübertragung zu realisieren gibt es nur zwei möglichkeiten.



Thx.

[mapel110]

Original geschrieben von Demirug
Was man allerdings genau davon hat die Taktleitung auf einer geringeren Taktrate als die Datenleitungen laufen zu lassen weiss ich auch nicht so genau.

vielleicht hängts ja damit zusammen, dass viele mobos das brauchen, um auch den takt für den ram zu erkennen.
sprich also 100/133 oder 200 mhz.
solange gibts ja asynchrone takte des fsb zum ram ja noch nicht.

[StefanV]

Original geschrieben von mapel110
vielleicht hängts ja damit zusammen, dass viele mobos das brauchen, um auch den takt für den ram zu erkennen.
sprich also 100/133 oder 200 mhz.
solange gibts ja asynchrone takte des fsb zum ram ja noch nicht.

Naja, soo lange gibts ja auch kein Synchrones DRAM ;)

[Demirug]

In dem Zusammenhang ist das noch ganz interesant:

http://www.quadbandmemory.com/

[Leonidas]

Original geschrieben von Demirug
In dem Zusammenhang ist das noch ganz interesant:

http://www.quadbandmemory.com/


Ist kein echtes QDR-Verfahren. Die nehmen nur zwei DDR-Speicherchips auf ein Speichermodul. Intern ist das DDR Speicher an einen DualInterface, nur daß hier das DualInterface nicht auf dem Mobo, sondern auf der Speicherplatine sitzt. Wird sich IMO nicht durchsetzen, da die extra Produktion Geld kostet und somit diese Module nie so billig wie DDR-Speicher werden - und schneller als DualChannel auf Mobos ist es auch nicht.

[Demirug]

Original geschrieben von Leonidas
Ist kein echtes QDR-Verfahren. Die nehmen nur zwei DDR-Speicherchips auf ein Speichermodul. Intern ist das DDR Speicher an einen DualInterface, nur daß hier das DualInterface nicht auf dem Mobo, sondern auf der Speicherplatine sitzt.

Das ist schon ein QDR Verfahren . Dabei werden zwei DDR-Daten Signale auf einer Leistung gemultiplext. zwischen den Speicherbausteinen und dem Switch ist es nur DDR aber zwischen dem Switch und der Nordbridge ist es QDR Protokoll. Damit ist das Ziel (mehr Durchsatz bei gleicher Leitungsanzahl auf dem Motherboard) ja erreicht.

Theoretisch könnte man den Speicher und den switch auch in einen Chip packen.

[Endorphine]

Ich hab doch bereits geschrieben, wo QDR verwendet wird - bei QDR-SRAM -> http://www.qdrsram.com/

[BlackBirdSR]

Original geschrieben von Leonidas
Ist kein echtes QDR-Verfahren.

zumindest meine Signale haben nur 2 Taktflanken, und so würde ich auf die schnelle sagen gibt es kein QDR welches im Sinne von DDR als "echtes" QDR durchgehen würde.
Es bleiben nur Methoden wie bei Quadbandmemory, oder was auch immer Intel verwendet (hab gar keine Lust damit rumzukämpfen ;) )

[Leonidas]

Original geschrieben von Demirug
Das ist schon ein QDR Verfahren . Dabei werden zwei DDR-Daten Signale auf einer Leistung gemultiplext. zwischen den Speicherbausteinen und dem Switch ist es nur DDR aber zwischen dem Switch und der Nordbridge ist es QDR Protokoll.


Mmh. Haste Recht.

[ow]

Original geschrieben von Leonidas
Denke schon. Ich hab es zwar nicht wirklich begriffen, aber ich akzeptiere es, daß Intel auf einer 64 Bit Leitung 4 Datenpakete pro Takt überträgt, wie auch immer man das realisiert.

?
Also AGP4x überträgt auch 4x Daten pro Takt (entsprechend QDR), bei AGP8x sind es gar 8 Datenübertragungen pro Takt.

[Leonidas]

Original geschrieben von ow
?
Also AGP4x überträgt auch 4x Daten pro Takt (entsprechend QDR), bei AGP8x sind es gar 8 Datenübertragungen pro Takt.


Naja. Bei AGPx4 wird es dadurch erreicht, daß die Datenleitungen einen höheren Takt als die Signalleitungen haben, so ein echtes QDR-Verfahren ist das nicht.