AMD Zen 3+ (Desktop: Warhol, gestrichen; APU: Rembrandt, 6nm, Q1/2022)

[HOT]

Zitat von w0mbat

Zumal N6 nur dichter packt:

https://www.anandtech.com/show/14228...sistor-density

Da N6 zu N7 kompatibel ist wird auch nicht dichter gepackt .
Das ändert genau nichts mMn. N6 ist halt billiger zu fertigen und wird länger im Programm von TSMC bleiben, das ist alles.

[w0mbat]

Zitat:

Essentially, N6 allows to shrink die sizes of designs developed using N7 design rules by around 15% while using the familiar IP for additional cost savings

Anandtech berichtet anders darüber. Ohne jeglichen Vorteil wird AMD es nicht machen.

[HOT]

Ist halt billiger und erfordert nur sehr wenig Aufwand.

[Piefkee]

Zitat von HOT

Ist halt billiger.

Es ist dichter als N7...

[amdfanuwe]

Bei übernahme des N7 Designs bleibt es bei gleicher Dichte und bei neuem 6nm Design ergibt sich ein Shrink.
https://www.tsmc.com/english/dedicat...h_advancedTech

[Der_Korken]

Da kann man sich ja fast schon fragen, ob dieses Mockup von Genoa mit 12 Chiplets und 400W nicht eventuell auf Warhol-Dies basiert. Die Chiplets waren mit 71mm² unerwartet groß für einen Fullnode-Shrink und auch die 400W waren unerwartet viel - zwar für 96 statt 64 Cores, aber trotzdem würde Zen 4 dadurch Core-vs-Core nicht sparsamer sein als Zen 3, was schon merkwürdig wäre.

[rentex]

Gibt das nicht noch mehr Probleme bei der Kühlung, speziell bei einem 8C ?!

[robbitop]

Ggf macht man es ja wie bei Zen+ in 12nm. Kein shrink, keine neue Maske aber dafür ein wenig mehr Takt.

[rentex]

Wäre ne Möglichkeit. Empfand aber schon die XT ZEN2 Reihe als nicht gerade sinnvoll.

[w0mbat]

Zen2 XT war einfach ein Testlauf im verbesserten 7nm Prozess für Zen3, da hat sich nichts geändert. Zen+ war mehr.

[LasterCluster]

Zitat von robbitop

Ggf macht man es ja wie bei Zen+ in 12nm. Kein shrink, keine neue Maske aber dafür ein wenig mehr Takt.

Sieht stark danach aus. Interessant könnte auch n neues IO Die sein - siehe Milan. Latenzen optimieren, Takt etwas pushen, nochmals etwas bessere Speicherunterstützung, SKUs umsortieren und schon ist man bereit für Alder Lake.

[Thunder99]

Alleine schon wenn es billiger wird rentiert sich N6.

Aber mit einem neuen IO Chip und kleinen Verbesserungen wäre es wirklich ein Update zu Ryzen 5000 wo vermarktet werden kann.

Bleibt spannend und ob es noch für AM4 kommt (mindestens 500er Chipsatz Serie)

[LasterCluster]

Zitat von Thunder99

Alleine schon wenn es billiger wird rentiert sich N6.

Aber mit einem neuen IO Chip und kleinen Verbesserungen wäre es wirklich ein Update zu Ryzen 5000 wo vermarktet werden kann.

Bleibt spannend und ob es noch für AM4 kommt (mindestens 500er Chipsatz Serie)

Letztendlich einfach für beides. Als 6000er Serie für AM4 in 2020 und bei der 7000er Serie für AM5 in 21 als Verstärkung für Zen4

[reaperrr]

Zitat von Der_Korken

Da kann man sich ja fast schon fragen, ob dieses Mockup von Genoa mit 12 Chiplets und 400W nicht eventuell auf Warhol-Dies basiert. Die Chiplets waren mit 71mm² unerwartet groß für einen Fullnode-Shrink

Das bezweifle ich.

Es gibt mehrere gute Gründe, warum Zen4-Chiplets längst nicht so schrumpfen müssen, wie einige hier zu glauben scheinen:

- analoges (IF-Interface auf Chiplet) und SRAM schrumpfen in 5nm viel schlechter als Logik, SRAM nur bis zu 1,3x und analog nur 1,2x Dichte vs. 7nm.
- mehr SRAM (mehr Cache) recht wahrscheinlich, was Einsparungen in dieser Disziplin schon komplett auffressen könnte
- die bis zu 1,84x Packdichte, die TSMC für Logik angibt, sind nicht nur der absolute Best-Case, sondern vor allem auch nicht die weniger kompakten, aber deutlich performanteren HPC-Transistoren, auf die gerade AMD möglicherweise setzen wird
- wenn die Chiplets zu klein werden und die Logik zu dicht gepackt wird, könnte das negativ für die Takt- und Kühlbarkeit sein

Zitat von Der_Korken

und auch die 400W waren unerwartet viel - zwar für 96 statt 64 Cores, aber trotzdem würde Zen 4 dadurch Core-vs-Core nicht sparsamer sein als Zen 3, was schon merkwürdig wäre.

So merkwürdig wäre auch das nicht.

Der elektrische Vorteil von 5nm vs. 7nm ist geringer als der von 7nm zu 16FF+/14LPP/12LP.

Selbst N5HPC wird wohl höchstens 20-25% mehr Transistor-Performance @ gleichem Verbrauch bieten. Wenn Zen4 entweder merklich Transistoren draufpackt (gut möglich), oder die Einsparungen durch 5nm in höheren Takt investiert (oder halt von beidem etwas), sind die Cores schnell bei ca. gleichem Verbrauch wie Zen3-Kerne, nur halt bei besserer IPC und mehr Takt je Kern.
Es bringt AMD außerdem ja auch nichts, voll auf Effizienz zu setzen, wenn Intel mit SPR deutlich bei der Performance aufholt und dafür auch bereitwillig auf TDPs von 350-400W setzt. AMD muss am oben Ende des Line-Ups in die Vollen gehen, und überm SweetSpot ist es auch nicht schwer, auf den gleichen Verbrauch je Kern wie in 7nm zu kommen. Das wäre selbst mit einem einfachen 5nm-Shrink von Zen3 absolut möglich, solange man es gekühlt bekommt.

[basix]

Ich denke, dass die Zen 4 Chiplets im Bereich von 65-70mm2 landen werden. Das wäre ca. 1.2-1.3x Scaling verglichen mit Zen 3. N5P wird mehr als das bringen, aber zusätzlicher SRAM und zusätzliche Logik werden hier dazukommen. Kleinere Chiplets wären so oder so suboptimal.

400W waren auch eher mehr als erwartet. Aber bezüglich Datencenter lohnt es sich, viel Rechenleistung kompakt unterzubringen. Auch wenn dann die CPU nicht am optimalen Betriebspunkt betrieben wird, ist man damit effizienter unterwegs (Energie als auch Kosten), da viel Infrastruktur darum herum wegfällt. Und es wird sicher SKUs mit geringerer TDP geben. Wahrscheinlich 125-400W. Die niedrigste TDP wird vorallem vom IOD bestimmt und nicht von den Cores.

[HOT]

Ist das nicht schon geleakt, dass Zen4 knapp über 70mm² groß werden? Sollte ja bereits Tape Out gehabt haben.
Da Zen4 sehr viel mehr Cache haben wird und Cache bei N5 aber nur 15% schrumpft, ist doch klar, wie sich die Größe ergibt. Logik wird wesentlich dichter, aber es ist ja auch davon auszugehen, dass Zen4 erheblich breiter wird.

[Distroia]

Ist es denn überhaupt sicher, dass Zen 4 "sehr viel mehr Cache" haben wird? Bei dir weiß man oft nicht, ob du spekulierst oder von gesicherten Informationen sprichst. Ich habe noch nichts Offizielles von wegen sehr viel mehr Cache gehört. Auch finde ich es gar nicht "klar" sondern ziemlich spekulativ, wie sich die Größe ergibt, es sei denn du weißt etwas, was ich nicht auf dem Schirm hab.

Wenn überhaupt sehr viel mehr Cache, könnte ich mir einen L4-Cache auf einem eigenen Die in einem älteren Prozess viel eher vorstellen. Mehr Cache auf dem Chiplet selbst halte ich für keine gute Idee, immerhin hat Zen 3 schon eine Menge davon und der Cache schrumpft, wie du schon gesagt hast, kaum noch mit kleineren Fertigungsprozessen. Wenn etwas schlecht mit dem Fertigungsprozess skaliert, nutzt man dafür einen älteren Prozess (so wie man es beim IO-Die auch schon gemacht hat); das ist doch einer der Hauptgründe für ein Chiplet-Design. Der L3-Cache ist jetzt schon fast so groß wie größer als die Kerne mit L1-Cache und das Verhältnis würde sich dann noch mehr in Richtung L3-Cache verschieben. Von daher würde würde mich alles andere als wieder 32 MB L2-Cache schon wundern. Da investiert man die Fläche doch lieber in die Kerne selbst (z.B. in Form von geringere Packdichte für höhere Frequenzen und bessere thermische Eigenschaften).

[robbitop]

L2 wird bei Zen 4, da sind sich die Gerüchte schon lange einig, von 512kiB auf 1 MiB steigen. Ob der L3 vergrößert wird oder es einen L4 geben wird, ist komplett offen. Zum L3 gibt es iirc noch keine ernst zu nehmenden Gerüchte. Ein L4 hingegen kam schonmal auf. Aber IMO unbekannt ob das wirklich der Fall werden wird. Ein L4 muss schon ziemlich fix sein, damit er was bringt. Deutlich unter 40 ns. Das Gerücht sprach vom IOD. Mit der IF wie wir sie heute kennen ist das IMO nicht zu schaffen.

[Distroia]

Skaliert der L2-Cache denn genauso schlecht wie der L3-Cache? Ich würde eher erwarten, dass L2-Cache besser skaliert.


Edit: Hmmm, scheinen auf dem Die-Shot etwa gleichdicht gepackt zu sein. Da werden sie sich bei der Skalierung wohl auch nicht viel nehmen. Ich dachte immer, L3 wäre dichter gepackt. Der L2-Cache ist aber nur etwa 1mm² pro Kern (dazu hat bestimmt jemand eine genauere Zahl), weshalb der doppelte Cache gar nicht so viel ausmachen dürfte. Dann käme man mit einem reinen Shrink von Zen 3 von auf 5 nm plus doppeltem L2-Cache vielleicht auf 60 mm², wenn nicht schon durch die größe für das Packaging limitiert wäre.

[Nightspider]

Zitat von HOT

Da Zen4 sehr viel mehr Cache haben wird und Cache bei N5 aber nur 15% schrumpft,............

Dezent widersprüchlich...