Intel Arrow Lake (Lion Cove+Skymont, Xe HPG, LGA1851, 20A+N3B, 2024)

[mocad_tom]

Hier mal Material um die Diskussion anzufetten:

https://x.com/p1cturedump/status/1844741988194664947

Auf dem ARL-SoC-Die sitzen zwei Crestmont

Der Unterschied zwischen dem Meteor Lake SoC-Die und dem Arrow Lake SoC-Die wird minimal sein.

Deshalb könne wir uns jetzt auch mal über das im roten Kasten unterhalten.
Der Ring.
Der läuft durch den Soc-Die durch, hat dort als Ringbus-Teilnehmer den IMC.
Am oberen Ende ist der Ringbus-Teilnehmer igpu rangehängt.

Es hat bei der Meteor Lake-Vorstellung keinen interessiert - ich frage es jetzt mal, weil eigentlich müsste das mit der Meteor Lake Vorstellung alles gesagt worden sein:

-"sind das zwei Ringbus und sie "küssen" sich in der Mitte vergleichbar mit einer 8"
oder
-"ist das wirklich ein Ringbus also ein ganz schmales hohes O"

Es wird dann wohl darauf hinauslaufen, dass man austestet, wie hoch man den Ringbus jagen kann (der ist ja dann der Flaschenhals).
Ich denke das wird finetuning beim BIOS brauchen.

Dann noch die 265KF -Frage:
Warum gibt es 265KF, aber keinen 285KF?
Könnte es sein, dass man den Ringbus höher jagen kann, wenn die igpu gar nicht als Chiplet mit drin sitzt? Und könnte es nachträglich noch einen 285KF mit werksseitig OC am Ring geben?

[w0mbat]

Ich würde auf die Renderbilder nichts geben.

[mocad_tom]

https://hc34.hotchips.org/assets/pro...bmit%20(1).pdf

In dem Hotchips paper sah das aber auch schon so aus.
Im Rahmen von wissenschaftlichen Vorträgen darf man nicht so schludern.

[bbott]

Zitat von Zossel

Was ist den da bei Intel los? Support für ECC?
Und kein Sternchen auf der Folie.

https://pics.computerbase.de/1/1/4/4...0.fa4c427b.png

Ist bestimmt das interne ecc des DDR 5 gemeint. (Hoffentlich nicht )

[bbott]

Zitat von iamthebear

Technologisch ist Arrow Lake sehr interessant. Aus Gamer Käufersicht jedoch komplett uninteressant.
Zen5 wurde als Fail bezeichnet hat aber mit den neustens Updates zumindest 5-10% heraus geholt und angeblich das Taktproblem bei X3D gelöst. Alles auf fast demselben Node ohne die Die size zu erhöhen.

Intel macht 2 Node Jumps und schafft lediglich etwas mehr Effizienz von der aber ein Teil gar nicht von der CPU (Package Power) zu kommen scheint.

Bingo! AL 3nm vs. Zen 4nm

Gleicher node: 5-10% mehr Games Performance und 15+% mehr bei Apps, eine Enttäuschung
Zwei Nodesprünge: Quasi identische Performance bei Stromverbrauch ähnlich zu Konkurrenz, und einige schreien Wow....

Intel hat mit 3nm, durch die Rosa Brille im Best Case ein Patt zu alten Gen und Konkurrenz geschaffen ...

Games (voraussichtlich) AL - 20% vs Zen 5 3D sind auf einmal egal, bei Zen 5 waren 5% bei vielen relevant und ein MEGA Fail

Man müsste jetztmal die Posts vergleichen

[robbitop]

Wobei man sagen muss dass Intel mit ARL und LNL nur die Assi Version (kleiner Spaß falls sich jmd getriggert fühlt) von N3 hat. N3B. Die ist kaum besser als N4 seitens Performance und Power. Erst N3E bringt einen ordentlichen Sprung wie man an M4 (N3E) vs M3 (N3B) vs M2 (N4/N4P?) sehen kann.

Zitat von robbitop

Wobei man sagen muss dass Intel mit ARL und LNL nur die Assi Version (kleiner Spaß falls sich jmd getriggert fühlt) von N3 hat. N3B. Die ist kaum besser als N4 seitens Performance und Power. Erst N3E bringt einen ordentlichen Sprung wie man an M4 (N3E) vs M3 (N3B) vs M2 (N4/N4P?) sehen kann.

Bestenfalls ein Indiz, mehr nicht. Könnte auch schlicht am M3 liegen, dass es nicht soviel mehr perf/Watt vs. M2 gibt. Apple hat ja auch die Taktraten erhöht.

Würde es nichts bringen, hätte Intel oder Apple auch N4 nehmen können. Wäre erheblich billiger gewesen.

Noch dazu wenn man berücksichtigt woher Intel kommt, das sind ja quasi 2 full node shrinks vs dem Vorgänger kann man da schon etwas mehr erwarten.

[Zossel]

Zitat von robbitop

Wobei man sagen muss dass Intel mit ARL und LNL nur die Assi Version von N3 hat. N3B. Die ist kaum besser als N4 seitens Performance und Power. Erst N3E bringt einen ordentlichen Sprung wie man an M4 (N3E) vs M3 (N3B) vs M2 (N4/N4P?) sehen kann.

Die Zielgruppe von Intel sind eben keine Versuchstauben die jede neue Skinnerbox für beliebige Preise kaufen und für jede Software freudig strahlend die 1/3 Applesteuer ablatzen.
Und obendrein bekommst du noch wie geil es doch ist das ihr Geld jetzt jemand anders hat (Marktkapitalisierung von Apple).

[mocad_tom]

@Zossel ECC

Mein 13700K Arbeitsrechner mit W680 Chipset arbeitet auch mit ECC-Speicher.
Richtigem ECC.

[robbitop]

Zitat von fondness

Bestenfalls ein Indiz, mehr nicht. Könnte auch schlicht am M3 liegen, dass es nicht soviel mehr perf/Watt vs. M2 gibt. Apple hat ja auch die Taktraten erhöht.

Würde es nichts bringen, hätte Intel oder Apple auch N4 nehmen können. Wäre erheblich billiger gewesen.

Noch dazu wenn man berücksichtigt woher Intel kommt, das sind ja quasi 2 full node shrinks vs dem Vorgänger kann man da schon etwas mehr erwarten.

Ich will hauptsächlich sagen dass N3B auf keinen Fall mit N3E gleichzusetzen ist weil ein gutes Stück besser. Top Notch ist N3E.

[basix]

Der M4 ist nicht gross effizienter als M3. Der ist zwar einiges schneller, schluckt aber auch einiges mehr.

[robbitop]

Sicher? Das iPad Pro ist ein gutes Stück dünner und leichter geworden und schneller ohne an Akkulaufzeit zu verlieren. Wie soll das ohne Effizienzsteigerung gehen?
Und das M4 Macbook ist doch laut den leaks auch um einiges schneller als das M3 und das wahrscheinlich auch ohne Akkulaufzeit zu verlieren.

[Undertaker]

Zitat von Gipsel

Ich meine, die E-Cores sehen ja ganz gut aus und erreichen auch in fast allen Modellen gleichen Takt. Und in den SKUs mit niedriger TDP (z.B. 35W T-Modelle) laufen P- und E-Cores ja quasi schon mit fast dem gleichen Takt. Das heißt im Prinzip, daß die E-Cores auch auf 5GHz oder gehen könnten, wenn intel da für Last auf wenigen Threads wie beim Boost der P-Cores die Effizienz vernachlässigt). Wenn die E-Cores also weiterhin nur 1/3 der Größe der P-Cores wären, sollte intel die Architektur der P-Cores mal wirklich gut überdenken.

So einfach ist die Rechnung wohl eher nicht. Zunächst einmal reden wir über aktuell 24% Taktdifferenz zwischen E- und P-Cores im jeweiligen Maximalausbau. Zusammen mit der IPC-Differenz ergibt das über 35% (!) Unterschied in der Pro-Thread-Leistung, das ist mehr als signifikant und schlicht unverzichtbar für Desktop- und Mobile.

Jetzt nimmst du an, dass die P-Cores bei den vorliegenden Maximaltaktraten mehr "ausgequetscht" sind als die E-Cores. Kann man spekulieren, auch wenn es dafür zunächst einmal keinen Beleg gibt. Das ein gewisser Effizienzverzicht in Form höher getakteter E-Cores diese 35% Performanceabstand jedoch signifikant reduzieren könnte, ist schon arg weit hergeholt. In der Vergangenheit war es so, dass die P-Cores am unteren Rand ihres Betriebsbereiches effizienter als die E-Cores am oberen Rand ihres Taktfensters agierten – schlechte Voraussetzungen, um hier selbst bei noch stärkerer Vernachlässigung der Effizienz einem P-Core Konkurrenz zu machen. Vor allem aber werden die dicht gepackten E-Cores nicht annähernd in der Lage sein, überhaupt wirklich hohe Taktraten zu erreichen. Selbst bei 5 GHz blieben 25% Leistungsdifferenz zur aktuell maximalen P-Core Ausbaustufe und es ist zweifelhaft, ob dieser Mehrtakt (auch wenn man mit Mehrspannung um sich wirft) vom Design überhaupt erreichbar wäre. Bei Zen 4 vs 4C meine ich, dass AMD allein 50% Fläche nur für die bessere Taktbarkeit von Zen 4 investiert hatte.

Bei den P- vs. E-Cores kommen nun noch Differenzen wie ein 3x so großer L2-Cache der P-Cores ins Spiel. Allein das kostet sicher massiv viel Fläche bei in vielen Fällen marginalem Leistungsgewinn, in Cache-lastigen Szenarien (-> Spiele) dürfte das aber wohl noch deutlich mehr als die gemittelten ~10% zwischen P- und E-Cores bringen.

Summa summarum: Ob ein um 35% Pro-Thread-Leistung aufgebohrter E-Core letztendlich tatsächlich kleiner und/oder effizienter als der aktuelle P-Core wäre, kann hier keiner valide abschätzen. Dass jedes Prozent IPC und Taktbarkeit überproportional teuer erkauft werden muss, ist jedenfalls weder neu noch überraschend.

[Zossel]

Zitat von Undertaker

In der Vergangenheit war es so, dass die P-Cores am unteren Rand ihres Betriebsbereiches effizienter als die E-Cores am oberen Rand ihres Taktfensters agierten – schlechte Voraussetzungen, um hier selbst bei noch stärkerer Vernachlässigung der Effizienz einem P-Core Konkurrenz zu machen.

IMHO lohnt es sich nicht sich sich mit dem alten Zeug zu beschäftigen.
Das was Intel da abgezogen hat wird wahrscheinlich als Pentium4 2.0, Titanium 2.0 oder als Bulldozer 2.0 in die CPU-Geschichte eingehen. (Shit, wir brauchen unbedingt mehr Kerne, was haben wir den in der Kiste liegen um möglichst schnell viel Kerne auf den Markt zu bringen)

Intel wird ein paar Jahre (einstellig - mittel bis hoch) brauchen um wieder sauber an einem Masterplan lang aufeinander aufbauend seine neuen Produkte entwickeln zu können.
Für non-x86 Produkte wird es eher länger dauern, Intel braucht allerdings dringend brauchbare Marktanteile in non-x86 Märkten.
Fabs sind ein anderes Thema, wahrscheinlich wäre ein eigener CEO für die Fabs besser um das bewältigen zu können, 2 so unterschiedliche und komplexe Themen im selben Kopf klingt nach einem Plan zum scheitern.

Die Grundlagen das z.b. AMD jetzt in recht kurzer Zeit (wenige Monate) die verschiedenen Zen5 Varianten (Mobil, Desktop, Server, Zen_xc@!3!nm, X3D) auf den Markt bringen kann wurden vor 5-10 Jahren gelegt.
Im Mobilbereich ist AMD (noch) nicht soweit um sich Millionen Teile auf Halde legen zu können um kurzfristig Stückzahlen liefern zu können, aber bevor man sowas machen kann steht ganz klar eine gute Execution, wie man so schön auf neudeutsch sagt.

Vielleicht schreibt F. Su noch mal ihre Memoiren und verrät uns den Trick wie man die ganzen BWL-Heißluftgebläse in einem US-Konzern dieser Größenordnung unter Kontrolle behält :-)

[basix]

Zitat von robbitop

Sicher? Das iPad Pro ist ein gutes Stück dünner und leichter geworden und schneller ohne an Akkulaufzeit zu verlieren. Wie soll das ohne Effizienzsteigerung gehen?
Und das M4 Macbook ist doch laut den leaks auch um einiges schneller als das M3 und das wahrscheinlich auch ohne Akkulaufzeit zu verlieren.

Tests wie diese sprechen eine eindeutige Sprache, Apple kocht auch nur mit Wasser 7-9W Single Core sind mal eine Ansage, der M3 lag eher bei ~5W
https://youtu.be/EbDPvcbilCs?t=506
https://youtu.be/EbDPvcbilCs?t=643

Peak Verbrauch ist deutlich höher. Bei gleicher Frequenz faktisch gleicher Verbrauch. Bei Spec hat der da 3-5% höhere Effizienz gemessen (bei gleichen Taktraten). Bei anderen Applikationen kann es etwas besser aussehen (wenn die IPC besser durchschlägt), aber bei max. Taktraten ist man sicher nicht effizienter als M3.
Apple hat beim M4 vermutlich die Hot Spots besser optimiert und bei den Geräten generell die thermische Ableitung verbessert. Das bringt enorm was, wenn man mehr verbraucht.

Akkulaufzeit-Tests sind Teillastbetrieb. Das hat noch nicht viel zum Peak-Verbrauch zu sagen. Und evtl. ist einfach das Display des iPad effizienter geworden, das macht bei einem Tablet sehr viel aus.

[Gipsel]

Zitat von Undertaker

So einfach ist die Rechnung wohl eher nicht. Zunächst einmal reden wir über aktuell 24% Taktdifferenz zwischen E- und P-Cores im jeweiligen Maximalausbau.

Das Argument ist, daß die 4,6GHz für die E-Cores nicht wirklich das Maximum sind (wie die 5,7 GHz der P-Cores, die nur mit allen möglichen Boosttechniken erreicht werden). Geht man im Produktstack nur ein wenig runter und schaut sich die Frequenzen ohne die Extra-Boosttechniken für die P-Cores an, schrumpft der Abstand doch beträchtlich. Im Topmodell mit den 5,7GHz P-Cores stecken die besten Bins und intel limitiert offenbar die E-Cores bei 4,6GHz (die auch keinen eTVB und solche Spielereien spendiert bekommen, die die P-Cores überhaupt erst auf ihren Maximaltakt kommen lassen). Bei den niedrigeren Bins sieht intel offenbar keine Veranlassung, den E-Core-Takt irgendwie merklich zu reduzieren. Dies sagt mir, daß die 4,6GHz der E-Cores quasi sicher von fast jedem Die erreicht werden können. Das impliziert natürlich, daß bessere Bins höher gehen würden, wenn intel das wollte. Hier spielt für das Argument Effizienz auch keine Rolle, denn die wirft intel für den Boost der P-Cores ja auch aus dem Fenster (das könnte man für einen der E-Core-Cluster also vielleicht auch tun und den auf 5+GHz quetschen).
Wenn der Größenunterschied der Cores wirklich immer noch >Faktor 2,5 ist, fragt man sich schon, ob man nicht zukünftig lieber ein wenig mehr Aufwand in eine moderate Erweiterung der E-Cores steckt und die taktmäßig ein wenig höher treibt, als Unmengen an Diefläche in P-Cores zu investieren.
Der Takt-und Leistungsunterschied ist in der Spitze ja kleiner als zwischen Zen5 und Zen5c (oder Zen4 und Zen4c) bei größerem relativem Flächenunterschied (was wohl hauptächlich an den eher mittelprächtigen P-Cores liegt, die Skymonts sind ja wie gesagt ganz gut und takten auch ansprechend).

[Der_Korken]

Als ST-Booster kann man die P-Kerne sicher noch eine Generation mitschleppen, wobei vier von denen locker reichen sollten. Alles schlecht skalierende und viel L2 benötigende wäre versorgt und die Breite stemmen die dann nochmals verbesserten E-Kerne. Rechnerisch würden dadurch 10 weitere E-Kerne auf den Die passen, also 4+26 (was man dann zu 4+24 abrunden würde). Da braucht Intel auch kein SMT mehr in die P-Kerne reinfriemeln, denn das spielt für die MT-Leistung des Gesamtchips keine Rolle mehr. Dann lieber noch +200Mhz rausholen für mehr ST. SMT auf den E-Kernen dagegen wäre ein krasser MT-Boost.

[Zossel]

Zitat von Gipsel

Der Takt-und Leistungsunterschied ist in der Spitze ja kleiner als zwischen Zen5 und Zen5c (oder Zen4 und Zen4c) bei größerem relativem Flächenunterschied

Wo finden sich die Vergleichsdaten zwischen den Chiplet Ausführungen von Zen5 und Zen5c, am besten auch mit einer Gegenüberstellung Zen4(c)? (Ich hatte bisher keine Muße gehabt danach zu suchen)

[HOT]

Zitat von Der_Korken

Als ST-Booster kann man die P-Kerne sicher noch eine Generation mitschleppen, wobei vier von denen locker reichen sollten. Alles schlecht skalierende und viel L2 benötigende wäre versorgt und die Breite stemmen die dann nochmals verbesserten E-Kerne. Rechnerisch würden dadurch 10 weitere E-Kerne auf den Die passen, also 4+26 (was man dann zu 4+24 abrunden würde). Da braucht Intel auch kein SMT mehr in die P-Kerne reinfriemeln, denn das spielt für die MT-Leistung des Gesamtchips keine Rolle mehr. Dann lieber noch +200Mhz rausholen für mehr ST. SMT auf den E-Kernen dagegen wäre ein krasser MT-Boost.

Sieht jetzt doch so aus, als käme ein Panther Lake S mit 8+16, danach Nova Lake S mit 8+16, mit durch schleppen trifft wohl nicht so ganz zu.

[Undertaker]

Zitat von Gipsel

Das Argument ist, daß die 4,6GHz für die E-Cores nicht wirklich das Maximum sind (wie die 5,7 GHz der P-Cores, die nur mit allen möglichen Boosttechniken erreicht werden).

Wie gesagt, ob und in welchem Ausmaß die E-Cores mehr relativen Taktspielraum als die P-Cores haben, bleibt Spekulation. Ich meine in einem der Reviews (ggf. auch auf Youtube) gehört zu haben, dass Intel von 5 GHz OC-Potential bei den E-Cores sprach (vielleicht findet das noch jemand); falls das so war, wären für einen serientauglichen Betrieb wohl kaum mehr als ~200 MHz mehr realistisch. Die gleiche Frage nach dem Taktspielraum müsste man nun ebenso bei den P-Cores stellen, Abstufungen in der Modellpalette zur Produktdifferenzierung (die bei ST nun einmal nur über den P-Core Maximaltakt geht, MT wird bereits über P-Core-Takt/P-Core-Anzahl/E-Core-Anzahl differenziert) sind hier kein sinnvoller Indikator. Zumal die P-Cores taktseitig auch eher durch Temperaturen und Maximalströme limitiert werden, bei den E-Cores auf geringerem Verbrauchsniveau dagegen eher designbedingte Faktoren den Takt begrenzen dürften. Ein solches Limit dürfte eine viel schmälere Gauß-Verteilung bzgl. erreichbarer Maximaltaktraten als bei einem P-Core ergeben. Und: eTVB ist bei einem E-Core bei weniger kritischen Verbrauchs- und Temperaturlimits ebenfalls tendenziell weniger wirkungsvoll.

So oder so: An den aktuellen ~35% ST-Differenz zwischen P- und E-Cores lässt sich so allenfalls Kosmetik betreiben. IPC-Steigerungen kosten immer überproportional Fläche, mehr Taktpotential verlangt geringere Packdichten und schadet idR sogar der IPC, wenn dafür relative Cache-Latenzen steigen oder Pipelines verlängert werden müssen. Was du implizierst ist, dass sich das aktuelle E-Core-Design bei weniger Verbrauch oder Fläche auf die ST-Performance der aktuellen P-Cores bringen ließe. Ich sage, dass die dafür erforderlichen Umbauten in Anbetracht der vorliegenden Differenz immens wären und die Abschätzung, um welchen Faktor der Flächenbedarf dabei steigt, für uns als Außenstehende kaum zu treffen ist.

Zitat von Gipsel

Wenn der Größenunterschied der Cores wirklich immer noch >Faktor 2,5 ist

Noch kenne ich keine Zahlen, allerdings lassen ~10 vs. 32% IPC-Wachstum sowie die Annäherung der Maximaltaktraten eine tendenzielle Annäherung in Fläche und Transistorzahl vermuten. Und ich würde hier insbesondere auch die Cachegrößen nicht vernachlässigen (3-fache L2-Menge der P-Cores), die gerade im Anwendungsmittel oft eher wenig Performanceeinfluss haben, jedoch einen durchaus großen Flächenanteil einnehmen.