powerVR back on top ?!

We intend to (re-)establish PowerVR technology as a performance leader in the PC Market
http://www.pvrgenerations.co.uk/cgi-...er=0&pagenum=1
da gibts ein interview !

so wie es aussieht, wird uns wohl bald ein dx9 TBR beglücken

[Exxtreme]

Ich glaub's erst wenn ich's sehe. Und einen DX9-TBR kannst du auch heutzutage schon haben -> R300.

[Ailuros]

Zitat:

Ich glaub's erst wenn ich's sehe. Und einen DX9-TBR kannst du auch heutzutage schon haben -> R300.

Speicher-Optimierungen machen einen IMR keinen TBDR.

Zitat:

so wie es aussieht, wird uns wohl bald ein dx9 TBR beglücken

ImgTec ist eine Firma die IP verkauft (siehe Intellectual Property). Jeder Design peilt mehr als nur einen Markt an. Wenn es einen Partner geben sollte, der will und es auch kann in den PC Markt zu investieren, dann ja.

In jedem anderen Fall kann eine Variante des Designs nur als integrierte Loesung, PDA chip oder auch console chip landen ohne es je in den PC zu schaffen.

Die kuendigen mit Sicherheit nichts an, bis sie fast vor Massen-Produktion stehen. Daher wuerde ich eher sagen: abwarten und Tee trinken.

[Exxtreme]

Zitat:

Originally posted by Ailuros


Speicher-Optimierungen machen einen IMR keinen TBDR.

Err, ich schrieb nichts von einem Deferred Renderer.
AFAIK macht die R300 auf Tiling wenn FSEAA aktiviert wird. Tiling und IMR schliessen sich nicht gegenseitig aus.

[Quasar]

Sie schreibt ge-tiled in den Framebuffer, aber zu einer kompletten TBR-Lösung gehört, afaik, noch ein bißchen mehr.

[Ailuros]

Zitat:

Originally posted by Exxtreme

Err, ich schrieb nichts von einem Deferred Renderer.
AFAIK macht die R300 auf Tiling wenn FSEAA aktiviert wird. Tiling und IMR schliessen sich nicht gegenseitig aus.

Mit dem staendigen Marketing-Wirrwarr von z.B. Trident ist es moeglich dass man die Defination eines "Tilers" nicht richtig interpretiert. ATI hat ihre back buffer tiling Optimierungen seit der R100 nie vermarktet, was bei NVIDIA auch nicht anders ist. Wobei der Durchschnitts Verbraucher unter Tiler einen TBDR versteht, unter IMR dann "traditionelle" Architekturen.

Ich setz mich jetzt nicht hin und analysiere die Unterschiede zwischen einer memory tiling storage Optimierung und TBR, aber was FSAA betrifft, war Supersampling schon auf KYRO "Bandbreiten-frei". Da Multisampling "Fuellraten-frei" auf R300 und GF4 ist, kannst Du dreimal raten was der Unterschied zu einer Multisampling Implementation auf einem TBDR waere.

Kleiner Ausschnitt:

Zitat:

In the case of tilers, the pixel color can be computed once and applied to the visible samples in the pixel based on the sample's z values. When the tile is done, the filter can be applied to the tile and the results written to the frame buffer.

Du kannst frei Data auf dem Netz nachsuchen wie eine SDRAM R100 mit Supersampling aussah. Wenn mich mein Gedaechtnis nicht betruegt, war die KYRO II um ungefaehr 60% schneller mit SSAA, wenn nicht mehr, wobei (obwohl primitiver) memory tiling und hierarchical Z schon damals da war.

[ActionNews]

Zitat:

Originally posted by Quasar
Sie schreibt ge-tiled in den Framebuffer, aber zu einer kompletten TBR-Lösung gehört, afaik, noch ein bißchen mehr.

Stimmt! Diese "ge-tiled in den Framebuffer schreiben" konnten IMHO schon die Ur-Voodoos !

CU ActionNews

[ActionNews]

Zitat:

Originally posted by Ailuros

(...)
ImgTec ist eine Firma die IP verkauft (siehe Intellectual Property). Jeder Design peilt mehr als nur einen Markt an. Wenn es einen Partner geben sollte, der will und es auch kann in den PC Markt zu investieren, dann ja.

In jedem anderen Fall kann eine Variante des Designs nur als integrierte Loesung, PDA chip oder auch console chip landen ohne es je in den PC zu schaffen.

Die kuendigen mit Sicherheit nichts an, bis sie fast vor Massen-Produktion stehen. Daher wuerde ich eher sagen: abwarten und Tee trinken.

Ich hoffe ja immernoch, dass ImgTec/PowerVR aus dem STMicro-Desaster gelernt hat, und die Chips endlich selber produziert! Sie wären dadurch unabhängiger und auf der sicheren Seite. STMicros Marketing, Verlässlichkeit und Produktplazierrung (Low-Cost) waren einfach miserabel und ich möchte sowas lieber nicht mehr erleben! Aber naja, es geht ja nicht nach mir sondern ImgTec muss das entscheiden. Wenigstens scheinen sie schon mal zu überlegen erste Samples Notfalls auch bei einer Halbleiterfirma wie TSMC oder UMC unabhängig von einem Lizensnehmer zu fertigen. Zumindest meine ich sowas aus dem EE Times Interview mit John Metcalfe herausgelesen zu haben !

CU ActionNews

[Demirug]

Ailuros, bezüglich deiner Frage aus dem anderen Thread

Zitat:

Another advantage TBDR has is that vertex and pixel processing is completely decoupled, the vertex and pixel shaders work on completely different scenes meaning that there is a significant reduction of the chance that the vertex shader will stall the pixel shader (complex vertex shader with simple pixel shader) or the other way around (simple vertex shader with very complex pixel shader). Reducing the idle time of pipeline components is yet another way to be more efficient.

Es ist zwar richtig das es keine direkte Kopplung von Vertex und Pixelshader gibt dafür aber eine indirekte. Dasss soll heisen wenn zum Beispiel der Pixelshader aufwand in Frame 1 höher ist als der Vertexaufwand in Frame 2 läuft der Vertexshader auch im idle. Umgekehrt gilt das selbe. Da beim TBDR aber die Kopplung schwächer ist als bei einem IMR (welche ja über entsprechende Caches auch entkoppeln) ist immer noch ein Vorteil zu erwarten wie Kristof schon sagt.

Dafür entstehen in einem TBDR aber andere Kopplungen die ein IMR nicht kennt. So ist zum Beispiel das Trisetup (welches bei einem TBDR einfacher als beim IMR ist) mit einer Binning Einheit und diese ist wiederrum mit dem Speicherinterface verbunden. Das Binning von Komplexen Dreiecken (viele Texturkoordinaten) dürfte aufwendiger sein, allerdings kommt dem Binning hier die Tatsache engegen das komplexe Dreiecke auch komplexe Shaderprogramme haben und das Trisetup dadurch sowieso weniger Dreiecke an das Binnig liefert. Das Memoryinterface ist aber schon wieder ein ganz anderes Thema. PowerVr arbeitet ja mit dem Plane Prinzip. Das heist das pro zu interpolierenden Wert 3 Fliesspunktwerte gebraucht werden. Es müsste aber IMO möglich sein jeweils 2 davon mit einer geringeren Präzäsion zu speichern. Also pro Plane sollten 8 Byte anfallen. Ein Dreieck mit Z-Werten und 2 2D Texturkoordinaten braucht 6 Planes (=48 Byte). Das Memoryinterface kann sich also durchaus als Bremse auswirken.

Auf der anderen Seite haben wir auch wieder eine Kette von gekoppelten Einheiten:

Speicher->HSR-Einheit->Pixelshader->Speicher

Beim Einlesen der getillten Daten kann sich der Chip zuerst nur auf die Begrennzungs und Z-Plane beschränken. (=16 Byte). Die HSR-Einheit besteht AFAIK aus 32 Einheiten. Pro Takt können also 32 AA-Sample positionen überprüft werden. Vorteil bei dieser Technik ist das auch ohne AA alle Einheiten benutzt werden können. Ein Nachteil ist allerdings das sobald ein Dreieck in einer Tile liegt auch die gesamte Tile überprüft werden muss. Also selbst wenn nur ein AA-Sample bedeckt wird müssen alle geprüft werden. Mit einer entsprechenden Optimierung liese sich das im besten Fall auf die Anzahl der benutzen Einheiten reduzieren. Sobald nun alle Dreiecke einer Tile durch das HSR gelaufen sind müssen für die nicht aussortierten Pixel die Texturkoordinaten bestimmt werden. Und dann geht es ab in den Pixelshader. Also haben wir wieder 3 stellen die sich gegenseitig blockieren können. Befinden sich weninge Dreiecke in einer Tile könnte es passieren das das HSR schon fertig ist bevor die Texturkoordinaten der vorherigen Tile berechnet sind. Genauso kann eine Tile mit vielen Dreiecken dazu führen das die dahinterliegenden Einheiten leerlaufen.

Also man sieht das es auch noch in einem TBDR genügend Stellen gibt die sich gegenseitig blockieren können.

Im Vergleich zu dem neuen IMR verliert ein TBDR immer mehr von seinen Vorteilen. Die Framebufferkompression reduziert den Bandbreitenvorteil beim AA. HSR auf Z-Buffer Basis verringert die Anzahl der Pixel die unnötig durch den Pixelshader müssen. Z-Buffer Kompression verkleinert den Bandbreitenbedarf bei den IMR. Kleiner und komplexere Dreiecke erhöhen in beim TBDR. Stencil Buffer Kompression verkleinern ebenfalls den Bandbreitenbedarf. Beim TBDR sind Stencil Operationen nach wie vor ohne Speicherbandbreiten bedarf. Sogesehen dürfte sich PowerVr freuen das DOOM III sehr viel mit Stencilops rendert.

Es bleibt also zu sagen das man bei einem TBDR heute in ähnliche Bereiche, was den Coretakt und die Bandbreite angeht, bewegen muss um Konkurrenzfähig zu sein.

[Ailuros]

Zitat:

Es bleibt also zu sagen das man bei einem TBDR heute in ähnliche Bereiche, was den Coretakt und die Bandbreite angeht, bewegen muss um Konkurrenzfähig zu sein.

Ich bezweifle dass auch jemand das Gegenteil behauptet hat.

Netter post uebrigens.

Lies mal dieses Patent durch:

http://appft1.uspto.gov/netacgi/nph-...DN/20020039100

(obwohl es eigentlich generell erscheint) und sag mir ob es in gewissen Stellen die von Dir aufgefuehrten negativen Anhaltspunkte uebergehen koennte. Ich nenne es meistens "hierarchical tiling scheme" mit einer Moeglichkeit es mit Z-Kompression zu kombinieren.

Auch Gigapixel war schon so weit mit hierarchicalZ und Z Kompression zu arbeiten. Sage II der auf Fear sollte hatte eine geringe Anzahl von "dedicated ram" fuer binning. Ich hab allen ernstes keine Ahnung ob bei PVR nun in naechsten Produkten der Geometrie Prozessor integriert ist (a la Mojo), oder ob er immer noch eine unabhaengige Einheit sein wird (wie bei Series 2, 3 und 4 nicht im PC space natuerlich ausser dem letzten).

Mehr kann ich leider nicht oeffentlich ausspucken, als mich nur an offiziel veroeffentlichte Kleinigkeiten halten. Tiler haben den Nachteil dass man Wiedergabe schlecht vorraussehen kann, denn ich kann mir vorstellen dass die Geschichte wie bei KYRO nicht allzu aendern wird (nicht absolut konstante Wiedergabe in allen Applikationen), wobei die Applikationen hoechstwahrscheinlich auch eine Rolle spielen.

Wie Du weisst konnten Tiler bis jetzt zwar Bandbreite auf 1/4 reduzieren, jedoch war deren groesstes Problem Vertex Bandwidth dass bis zu 2.5x Mal aufzusteigen vermochte. Mit diesem Nachteil und der fehlenden Geometrie/T&L Einheit konnten sich selbst budget Tilers gegen die Konkurrenz schwer bestaetigen "across the board". Wenn aber diese Limitation beseitigt wird (ob es nun obere vorgeschlagene alternative tiling Methoden sind oder andere) und die Spezifikationen gleich sind wie auf einem konkurrierenden IMR, koennen Vorteile schon da sein. Was uebrig bleibt, ist dass sie es endlich zu beweisen versuchen.

Ich hab zwar gefragt im Interview ob es eine Moeglichkeit gibt dass eine Art "Amalgamation" von IMR's und TBR's stattfinden koennte, aber es war verstaendlich dass die Frage eine elegante stereotype "Neben-Antwort" bekam.

[Demirug]

Zitat:

Originally posted by Ailuros
Ich bezweifle dass auch jemand das Gegenteil behauptet hat.

Da bin ich mir nicht so sicher. Die geringere Bandbreite und der Coretakt werden nach wie vor gerne als Argument für TBDR aufgeführt.

Zitat:

[SIZE=1]Lies mal dieses Patent durch:

http://appft1.uspto.gov/netacgi/nph-...DN/20020039100

(obwohl es eigentlich generell erscheint) und sag mir ob es in gewissen Stellen die von Dir aufgefuehrten negativen Anhaltspunkte uebergehen koennte. Ich nenne es meistens "hierarchical tiling scheme" mit einer Moeglichkeit es mit Z-Kompression zu kombinieren./SIZE]

Ja das patent kenne ich. Es geht dabei um die Lösung von zwei Probleme von TBDR.

1.: wenn sich ein Dreieck über mehr als eine Tile erstreckt müssen die Planedaten für jede Tile einzelen gespeichert werden. Das verbraucht natürlich Bandbreite. Die in dem Patent aufgeführte Makrotile Technik reduziert diesen zusätzlichen Speicherbedarf in dem die Planedaten nur einmal für mehrer Tiles abgelegt werden und in den Tiles selbst nur ein Verweis gespeichert wird.

2.: Das viel grössere Problem eines TBDR ist das im der Tilespeicher ausgehen kann. Die Technik in dem Patent versucht das zu umgehen in dem sobald der Tilespeicher ein gewisses Volumen ereicht eine Tile ausgewählt und gerendert wird um wieder speicher freizugeben. Allerdings muss für diese Tile dann ein Z-Buffer gepeichert werden da ja noch weitere Dreiecke für diese Tile kommen könnten. Ich habe diesen Punkt jetzt nicht mehr genau im Kopf aber vorzugsweise sollte man diesen komprimierten Z-Buffer direkt wieder im Tilespeicher ablegen. Dadurch kann er wenn die Tile noch einmal bearbeitet werden muss direkt mit den Tiledaten eingeladen werden. Zudem muss dann kein eigener Speicherbreich mehr angelegt werden.

Die Technik mit einem Tilespeicher mit fester grösses hat auch noch den Vorteil das man den Tilespeicher ohne Probleme über einen eigenen Memorycontroller anbinden kann oder sogar embeded RAM benutzen könnte.

Zitat:

Auch Gigapixel war schon so weit mit hierarchicalZ und Z Kompression zu arbeiten. Sage II der auf Fear sollte hatte eine geringe Anzahl von "dedicated ram" fuer binning. Ich hab allen ernstes keine Ahnung ob bei PVR nun in naechsten Produkten der Geometrie Prozessor integriert ist (a la Mojo), oder ob er immer noch eine unabhaengige Einheit sein wird (wie bei Series 2, 3 und 4 nicht im PC space natuerlich ausser dem letzten).

Vorzugsweise sollte man immer alles auf so wenigen Chips wie nur möglich unterbringen.

Zitat:

[Mehr kann ich leider nicht oeffentlich ausspucken, als mich nur an offiziel veroeffentlichte Kleinigkeiten halten. Tiler haben den Nachteil dass man Wiedergabe schlecht vorraussehen kann, denn ich kann mir vorstellen dass die Geschichte wie bei KYRO nicht allzu aendern wird (nicht absolut konstante Wiedergabe in allen Applikationen), wobei die Applikationen hoechstwahrscheinlich auch eine Rolle spielen.

Wie Du weisst konnten Tiler bis jetzt zwar Bandbreite auf 1/4 reduzieren, jedoch war deren groesstes Problem Vertex Bandwidth dass bis zu 2.5x Mal aufzusteigen vermochte. Mit diesem Nachteil und der fehlenden Geometrie/T&L Einheit konnten sich selbst budget Tilers gegen die Konkurrenz schwer bestaetigen "across the board". Wenn aber diese Limitation beseitigt wird (ob es nun obere vorgeschlagene alternative tiling Methoden sind oder andere) und die Spezifikationen gleich sind wie auf einem konkurrierenden IMR, koennen Vorteile schon da sein. Was uebrig bleibt, ist dass sie es endlich zu beweisen versuchen.

Ich hab zwar gefragt im Interview ob es eine Moeglichkeit gibt dass eine Art "Amalgamation" von IMR's und TBR's stattfinden koennte, aber es war verstaendlich dass die Frage eine elegante stereotype "Neben-Antwort" bekam.

Ja die durch die Vertex daten verbrauchte Bandbreite ist eines der Hauptprobleme der TBDR. Aber mit der Bandbreite haben ja auch die IMR zu kämpfen. Bei der Fillrate dagegen haben die TBDR weniger Probleme da ja in den Pixelshadern nur noch das ankommt was wirklich zu sehen ist. Doch wie schon gesagt haben da die IMR schon gute fortschritte gemacht. Der andere Knackpunkt beim TBDR ist die HSR Leistung. Ich will sie jetzt mal mit Dreiecksfragmente/s bezeichnen. Diese Fragmente werden bei der HSR Prüfung in AA-Samples zerlegt und davon entstehen bei einem TBDR viel mehr als bei einem IMR. Im Gegenzug lassen sie die HSR Einheiten aber besser nutzten als die AA-Sampler beim IMR. Alles in allem ist es recht schwer Leistungsaussagen ohne Simulationsmodel zu machen.

Zum leztzen Punkt: Ich denke das es durchaus möglich ist das sie die TBDR gewisses Dinge bei den IMR entleihen werden. Den beide Techniken (IMR und TBDR) habe in der reinen Form Nachteile.

[GloomY]

Zitat:

Originally posted by mapel110
We intend to (re-)establish PowerVR technology as a performance leader in the PC Market
http://www.pvrgenerations.co.uk/cgi-...er=0&pagenum=1
da gibts ein interview !

so wie es aussieht, wird uns wohl bald ein dx9 TBR beglücken

Das Interview ist echt mega cool

("it's our third plant since we have somehow managed to depress the previous two", "Actually any company where every Wednesday is a 'donut'-day has to be a good company to work for")

Zum Inhalt:
"At this moment in time high quality and high performance anisotropic filtering have become a key element for new products, we are aware of this and there is no problem handling this demand."

Hört sich schon mal nicht schlecht an.

Und dann gibt's da ja auch noch einen neuartiges Texturkompressionsverfahren (PVR-TC), das nur noch die hälfte der Größe von DXTC haben soll. Klingt auch vielversprechend.

Zitat:

Originally posted by Demirug
Da bin ich mir nicht so sicher. Die geringere Bandbreite und der Coretakt werden nach wie vor gerne als Argument für TBDR aufgeführt.

Ein TBR braucht auf Grund der höheren Effizienz einfach weniger Rohpower, daher ist das an sich schon ein Vorteil wenn es um Resourcen (Füllrate, Bandbreite, Die-Größe) geht.

Allerdings hast du schon Recht, wenn du sagst, dass man zumindest IN DIE NÄHE der Leistungsdaten eines IMRs kommen sollte. Damit meine ich nicht sowas wie KyroII gegen GF2 Ultra (350 gegen 2000 MegaTexel Füllrate). Wenn es um solche Verhältnisse geht, bekommt ein TBDR natürlich schon seine Probleme...

Zitat:

Originally posted by ActionNews
STMicros Marketing, Verlässlichkeit und Produktplazierrung (Low-Cost) waren einfach miserabel und ich möchte sowas lieber nicht mehr erleben!

David Harolds war jedoch sehr zufrieden über die zusammenarbeit und sagte dass STM ein guter Partner war, und das nachdem ST bekannt gegeben ht PVR loszuwerden wollen.
Ich weiss allerdings nicht inwieweit er da die Warheit sagen darf.

Zitat:

Originally posted by Demirug
Die HSR-Einheit besteht AFAIK aus 32 Einheiten. Pro Takt können also 32 AA-Sample positionen überprüft werden. Vorteil bei dieser Technik ist das auch ohne AA alle Einheiten benutzt werden können. Ein Nachteil ist allerdings das sobald ein Dreieck in einer Tile liegt auch die gesamte Tile überprüft werden muss. Also selbst wenn nur ein AA-Sample bedeckt wird müssen alle geprüft werden.

AFAIK gilt diese Aussage mit den 32 parallelen Einheiten des ISP nur für KYRO I+II. Schon KYRO III hätte hier eine Verdoppelung gebracht und weiter zu erhöhen ist nicht unbedingt schwierig, aber vielleicht nicht sinnvoll.
Es ist ja allgemein bekannt, dass der ISP des KYRO nicht für die zukünftigen Dreiecksmengen ausreichend ist, da wird es mit Sicherheit eine Änderung geben, deshalb würde ich hier keinen Flaschenhals sehen wollen.

Das Testen der ganzen Tile geschieht bei KYRO in 16 Takten je Dreieck, bei einer Veränderung des ISP entsprechend noch schneller, weshalb sollte das ein Problem sein?

Es bleibt aber dabei, damit ein TBDR in jeder Situation ähnlich Leistungen bringen kann, wie die IMRs muss er auch ähnliche Leistungsdaten haben, d.h. die Chips der Serie5 werden ähnlich komplex und groß und natürlich auch mit entsprechendem Speicher bestückt sein.

Egal ob PowerVR jemden finden wird der die Serie5 in den PC Markt bringt, es wird auf jeden Fall einige Chips für Testzwecke geben und da sollten wir recht gespannt sein, wie diese sich schlagen werden.

[loewe]

Zitat:

Originally posted by Unregistered


David Harolds war jedoch sehr zufrieden über die zusammenarbeit und sagte dass STM ein guter Partner war, und das nachdem ST bekannt gegeben ht PVR loszuwerden wollen.
Ich weiss allerdings nicht inwieweit er da die Warheit sagen darf.

Marketing,

STM bleibt einer der größten Partner was den MBX anbelangt und damit natürlich auch einer der Geldgeber, da hätte ich auch nichts anderes gesagt!

[Demirug]

GloomY, da kann ich dir nur begrenzt zustimmen:

Im Vertexbereich gibt es überhaupt keinen Unterschied.

Von den Transitoren wird der unterschied auch nicht mehr so gross sein. Ein TBDR kann zwar einen Teil der Pixelpipelines einsparen dafür muss aber die aufwändige Tilling und HSR Logic untergebracht werden.

Ein NV30 kann theoretisch 16 G AA-Samples verarbeiten. Dafür gibt es 32 AA-Sampler. Auch ein TBDR braucht auch eine art AA-Sampler. Diese sind aber in der HSR Logic untergebracht. Das dumme dabei ist nur das beim TBDR Verfahren viel mehr AA-Samples als beim IMR verfahren erzeugt werden.

IMR: AA-Samples = Summe aller Pixelfragmente die nicht durch Early Z im trisetup entfernt werden. Fragmente die erst durch das EarlyZ in der Pixelpiepline entfernt werden zählen weil sie ja für diesen Takt den AA-Sampler blockieren.

TBDR: AA-Samples = Anzahl der Dreiecksfragmente * Anzahl der AA-Samples pro Tile. btw. Early Z macht beim TBDR keinen Sinn.

Die Kyros haben 32 dieser HSR Einheiten. Das wird für eine highend Karte aber nicht mehr reichen. 1024*768 4xAA braucht bein einer Tile grösse von 32*32 Samples 3072 Tiles. gehen wir nun von einer halben million Dreiecke pro Frame aus kommen wir auf ca 165 Fragmente pro Tile (bei gleichmässiger Verteilung). Das heist wir müssen 165*3072*32*32 = 519.045.120 AA-Samples pro Frame prüfen. Wir wollen mindestens 75 FPS also 38.928.384.000 AA-Samples/s. Bei 400 MHZ Core brauchz man 98 HSR Zellen. Die Anzahl muss aber ein vielfaches der Tilebreite sein also 128 Zellen. Bei 500 MHz kommmt man mit 96 Zellen aus.

165 Fragmente pro Tile heist 165*(32*32)/128 = 1320 Takte oder 165*(32*32)/96 = 1760 Takte für die HSR Prüfung. Daraus ergibt sich das pro Pixel (4xMSAA) 5,16 bzw. 6,88 Takte für den Pixelshader zur Verfügung stehen. Benutzen wir nun nur 4 PS ergeben sich ca 21 Takte bzw. 28 Takte. Damit läst sich was anfangen. Werden mehr Takte benötigt was bei der Verwendung von AF wahrscheinlich ist wird das HSR blockiert bei weniger Takten läuft der PS leer. Ein ähnliches Problem ergibt sich wenn weniger Fragmente in der Tile sind denn das bedeutet weniger Takte für den Pixel oder blockieren des HSR.

Also ein TBDR kämpft mit ähnliche Problemen wie ein IMR. Beim IMR ist der kritische Faktor Pixel/Dreieck beim TBDR ist er Fragmente/Tile.

[Demirug]

Zitat:

Originally posted by loewe


AFAIK gilt diese Aussage mit den 32 parallelen Einheiten des ISP nur für KYRO I+II. Schon KYRO III hätte hier eine Verdoppelung gebracht und weiter zu erhöhen ist nicht unbedingt schwierig, aber vielleicht nicht sinnvoll.
Es ist ja allgemein bekannt, dass der ISP des KYRO nicht für die zukünftigen Dreiecksmengen ausreichend ist, da wird es mit Sicherheit eine Änderung geben, deshalb würde ich hier keinen Flaschenhals sehen wollen.

Ja ich gehe ja wie gesagt von mindestens 96 aber eher 128 oder noch mehr einheiten aus. Wobei mir 128 ein guter Mittelweg zu sein scheint.

Zitat:

Das Testen der ganzen Tile geschieht bei KYRO in 16 Takten je Dreieck, bei einer Veränderung des ISP entsprechend noch schneller, weshalb sollte das ein Problem sein?

Da gibt es kein Problem. Es müssen halt wie schon gesagt nur mehr HSR-Zellen vorhanden sein um mit den Polys fertig zu werden.

Zitat:

Es bleibt aber dabei, damit ein TBDR in jeder Situation ähnlich Leistungen bringen kann, wie die IMRs muss er auch ähnliche Leistungsdaten haben, d.h. die Chips der Serie5 werden ähnlich komplex und groß und natürlich auch mit entsprechendem Speicher bestückt sein.

Meine Reden. Viel sparen läst sich mehr.

Zitat:

Egal ob PowerVR jemden finden wird der die Serie5 in den PC Markt bringt, es wird auf jeden Fall einige Chips für Testzwecke geben und da sollten wir recht gespannt sein, wie diese sich schlagen werden.

Wie soll man ohne Partner Karten bauen? PowerVR macht doch nur das LogikDesign.

[loewe]

Zitat:

Originally posted by Demirug
Wie soll man ohne Partner Karten bauen? PowerVR macht doch nur das LogikDesign.

Nein!

[loewe]

Zitat:

Originally posted by Demirug
Ja ich gehe ja wie gesagt von mindestens 96 aber eher 128 oder noch mehr einheiten aus. Wobei mir 128 ein guter Mittelweg zu sein scheint.

PowerVR rechnet eigentlich immer ganz gut bevor sie bauen, KYRO war für seine Zeit konzipiert, da waren 100.000 Dreiecke genug.
Für Serie5 muss also neu festgelegt werden, wobei zwei Gründe auf jeden Fall für 128 Einheiten sprechen:

1. Es ist die Zeit der Spiele mit 500.000+ Dreiecken, die Serie5 wird sicher mindestens bis 2005 bestehen müssen. Die bringen nicht jedes Jahr einen völlig neuen Chip!

2. Sie wollen Highend und da brauche ich immer etwas mehr als notwendig.


Könnte auch sein das sie noch höher gehen, für einzelne Chips der Serie kann man dann ja ein wenig abspecken.

[Demirug]

Zitat:

Originally posted by loewe
Könnte auch sein das sie noch höher gehen, für einzelne Chips der Serie kann man dann ja ein wenig abspecken.

laut einer Aussage in einem Interview soll es ja sowieso ein sehr variables Design werden. Ich denke da mal an austauschbare Pixelshader. Von den ganz einfachen reinen MT Shader bis hoch zu einem PS 3.0 nach DX9 Spec.

Möglicherweise erhöht man auch nicht einfach nur die Anzahl der Zellen sonder baut die Logic so auf das mehr als eine Tile gleichzeitig bearbeitet werden kann.